KR101720321B1 - Power module pakage and methods of fabricating the same - Google Patents

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Abstract

본 발명은 얇은 알루미늄 와이어가 DBC 기판에 본딩되는 파워 모듈 패키지 및 파워 모듈 패키지의 형성방법에 관한 것이다.
본 발명의 일 형태에 따른 파워 모듈 패키지는 상면에 도전막 패턴을 포함하는 기판; 상기 기판 상에 장착된 적어도 하나 이상의 반도체 칩; 및 상기 반도체 칩과 상기 도전막 패턴을 전기적으로 연결하는 와이어;를 포함하고, 상기 와이어가 연결된 상기 도전막 패턴은 상부 표면이 평탄화된 도전막 패턴을 포함한다.
본 발명에 따르면, 본딩 와이어가 부착되는 DBC 기판의 상부 도전막 패턴의 거칠기가 개선되므로, 와이어의 부착력이 개선될 수 있다.The present invention relates to a power module package in which a thin aluminum wire is bonded to a DBC substrate and a method of forming a power module package.
A power module package according to one aspect of the present invention includes: a substrate including a conductive film pattern on an upper surface thereof; At least one semiconductor chip mounted on the substrate; And a wire electrically connecting the semiconductor chip and the conductive film pattern, wherein the conductive film pattern to which the wire is connected includes a conductive film pattern having an upper surface planarized.
According to the present invention, since the roughness of the upper conductive film pattern of the DBC substrate to which the bonding wire is attached is improved, the adhesion of the wire can be improved.

Figure R1020100013859
Figure R1020100013859

Description

파워 모듈 패키지 및 그의 형성방법{Power module pakage and methods of fabricating the same}POWER MODULE PACKAGE AND METHOD FOR FORMING THE SAME

본 발명은 파워 모듈 패키지 및 상기 파워 모듈 패키지의 형성방법에 관한 것으로서, 특히 얇은 알루미늄 와이어가 DBC 기판에 본딩되는 파워 모듈 패키지 및 파워 모듈 패키지의 형성방법에 관한 것이다.The present invention relates to a power module package and a method of forming the power module package, and more particularly, to a power module package and a method of forming a power module package in which a thin aluminum wire is bonded to a DBC substrate.

파워 모듈 패키지는 기판 상에 반도체 칩을 장착하고 밀봉하는 구조로 제공되고 있다. The power module package is provided with a structure for mounting and sealing a semiconductor chip on a substrate.

도 1은 종래 기술에 따른 파워 모듈 패키지의 구성을 도해하는 단면도이다.1 is a cross-sectional view illustrating a configuration of a conventional power module package.

도 1을 참조하면, DBC 기판(10)은 세라믹 절연막(11), 상부 도전막 패턴(13) 및 하부 도전막 패턴(12)을 포함한다. 상부 도전막 패턴(13)의 상면에는 반도체 칩(30)이 솔더층(20)을 개재하여 장착된다. 반도체 칩(30)이 드라이브 IC 칩(Drive IC chip)인 경우, 반도체 칩(30)과 상부 도전막 패턴(13)을 전기적으로 연결하는 와이어(41)는 직경이 상대적으로 작을 수 있다. Referring to FIG. 1, the DBC substrate 10 includes a ceramic insulating film 11, an upper conductive film pattern 13, and a lower conductive film pattern 12. A semiconductor chip 30 is mounted on the upper surface of the upper conductive film pattern 13 via a solder layer 20. When the semiconductor chip 30 is a drive IC chip, the diameter of the wire 41 electrically connecting the semiconductor chip 30 and the upper conductive film pattern 13 may be relatively small.

통상적으로 상부 도전막 패턴(13)은 상부 표면의 거칠기(roughness)가 불량하다. 거칠기는 조도(粗度)의 단위로 표시될 수 있는데, 일반적으로 상부 도전막 패턴(13)의 상부표면은 최대 높이조도(Rmax)가 50㎛ 보다 크며, 상부 표면의 중심선 평균조도(Ra)가 2㎛ 보다 크며, 그리고 상부 표면의 10점 평균조도(Rz)가 16㎛ 보다 크다. Normally, the upper conductive film pattern 13 has poor roughness of the upper surface. The roughness may be expressed in units of roughness. Generally, the upper surface of the upper conductive film pattern 13 has a maximum height roughness Rmax of more than 50 mu m and a center line average roughness Ra of the upper surface And the 10-point average roughness Rz of the upper surface is larger than 16 占 퐉.

따라서 상부 도전막 패턴(13)의 상부 표면의 거칠기가 불량하면 본딩 와이어(40)의 접착이 불량하게 되는 문제점이 발생한다. 특히 본딩 와이어(40) 중에서 직경이 작은 와이어(41)는 상기 접착 불량의 문제점이 더욱 현저하게 된다. Accordingly, if the roughness of the upper surface of the upper conductive film pattern 13 is poor, the adhesion of the bonding wire 40 becomes poor. Particularly, the wire 41 having a small diameter among the bonding wires 40 becomes more problematic in the adhesion failure.

본 발명이 이루고자 하는 기술적 과제는 와이어가 DBC 기판에 양호하게 본딩될수 있는 파워 모듈 패키지를 제공하는 데 있다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a power module package in which wires can be favorably bonded to a DBC substrate.

그리고, 본 발명이 이루고자 하는 다른 기술적 과제는 와이어가 DBC 기판에 양호하게 본딩될수 있는 파워 모듈 패키지의 형성방법을 제공하는 데 있다.It is another object of the present invention to provide a method of forming a power module package in which a wire can be favorably bonded to a DBC substrate.

상기 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 파워 모듈 패키지가 제공된다. According to an aspect of the present invention, there is provided a power module package.

상기 파워 모듈 패키지는 상면에 도전막 패턴을 포함하는 기판; 상기 기판 상에 장착된 적어도 하나 이상의 반도체 칩; 및 상기 반도체 칩과 상기 도전막 패턴을 전기적으로 연결하는 와이어;를 포함하고, 상기 와이어가 연결된 상기 도전막 패턴은 상부 표면이 평탄화된 도전막 패턴을 포함한다. The power module package comprising: a substrate including a conductive film pattern on an upper surface thereof; At least one semiconductor chip mounted on the substrate; And a wire electrically connecting the semiconductor chip and the conductive film pattern, wherein the conductive film pattern to which the wire is connected includes a conductive film pattern having an upper surface planarized.

상기 평탄화된 도전막 패턴은 상부 표면의 최대 높이조도(Rmax)가 50㎛ 보다 작으며, 상부 표면의 중심선 평균조도(Ra)가 2㎛ 보다 작으며, 그리고 상부 표면의 10점 평균조도(Rz)가 16㎛ 보다 작은 도전막 패턴일 수 있다. 바람직하게는 상기 평탄화된 도전막 패턴은 압인가공(coining)으로 평탄화된 도전막 패턴일 수 있다. The planarized conductive film pattern is characterized in that the maximum height roughness Rmax of the upper surface is less than 50 占 퐉, the center line average roughness Ra of the upper surface is less than 2 占 퐉, May be a conductive film pattern smaller than 16 mu m. Preferably, the planarized conductive film pattern may be a conductive film pattern planarized by coining.

상기 도전막 패턴은 구리를 포함하여 구성될 수 있으며, 상기 와이어는 알루미늄을 포함하여 구성되며 직경이 8 mil 이하일 수 있다. 상기 기판은 DBC(Direct Bonding Copper) 기판일 수 있다. 상기 반도체 칩은 드라이브 IC 칩(Drive IC chip)을 포함할 수 있다. The conductive film pattern may include copper, and the wire may include aluminum and may have a diameter of 8 mils or less. The substrate may be a DBC (Direct Bonding Copper) substrate. The semiconductor chip may include a drive IC chip.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따른 파워 모듈 패키지가 제공된다.According to another aspect of the present invention, there is provided a power module package.

상기 파워 모듈 패키지는 세라믹 절연막; 상기 세라믹 절연막 상에 서로 이격되어 배치되는 복수개의 상부 도전막 패턴들; 및 상기 세라믹 절연막 하에 배치되는 하부 도전막 패턴;을 포함하여 구성되는 DBC 기판; 상기 복수개의 상부 도전막 패턴들 중 적어도 하나의 제1 상부 도전막 패턴 상에 장착되는 적어도 하나의 제1 반도체 칩; 및 상기 제1 반도체 칩과 상기 복수개의 상부 도전막 패턴들 중 적어도 하나의 제2 상부 도전막 패턴을 전기적으로 연결하는 적어도 하나의 제1 와이어;를 포함하고, 상기 제1 와이어가 연결된 상기 제2 상부 도전막 패턴은 상부 표면이 평탄화된 제2 상부 도전막 패턴을 포함할 수 있다. The power module package includes: a ceramic insulating film; A plurality of upper conductive film patterns spaced apart from each other on the ceramic insulating film; And a lower conductive film pattern disposed under the ceramic insulating film; At least one first semiconductor chip mounted on a first upper conductive film pattern of at least one of the plurality of upper conductive film patterns; And at least one first wire electrically connecting the first semiconductor chip and the second upper conductive film pattern of at least one of the plurality of upper conductive film patterns, The upper conductive film pattern may include a second upper conductive film pattern having an upper surface planarized.

상기 평탄화된 제2 상부 도전막 패턴은 상부 표면의 최대 높이조도(Rmax)가 50㎛ 보다 작으며, 상부 표면의 중심선 평균조도(Ra)가 2㎛ 보다 작으며, 그리고 상부 표면의 10점 평균조도(Rz)가 16㎛ 보다 작은 도전막 패턴일 수 있다. 상기 평탄화된 제2 상부 도전막 패턴은 압인가공(coining)으로 평탄화된 도전막 패턴인 것이 바람직하다. Wherein the planarized second upper conductive film pattern has a maximum height Rmax of the upper surface of less than 50 占 퐉, a centerline average roughness Ra of the upper surface of less than 2 占 퐉 and a 10- (Rz) is less than 16 mu m. The planarized second upper conductive film pattern is preferably a conductive film pattern planarized by coining.

상기 적어도 하나의 제1 상부 도전막 패턴과 상기 적어도 하나의 제2 상부 도전막 패턴은 상기 세라믹 절연막 상에 서로 이격되어 배치되거나, 또는 서로 이격되지 않고 일체로 연결되어 배치될 수도 있다. The at least one first upper conductive film pattern and the at least one second upper conductive film pattern may be spaced apart from each other on the ceramic insulating film or may be integrally connected without being separated from each other.

상기 제1 와이어는 알루미늄을 포함하여 구성되며 직경이 8 mil 이하일 수 있다. 상기 제1 반도체 칩은 드라이브 IC 칩(Drive IC chip)을 포함할 수 있다. The first wire may comprise aluminum and may have a diameter of less than 8 mils. The first semiconductor chip may include a drive IC chip.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 측면의 일 형태의 파워 모듈 패키지에 따르면, 상기 제1 반도체 칩이 장착된 상기 제1 상부 도전막 패턴은 상부 표면이 평탄화된 제1 상부 도전막 패턴일 수 있으며, 상기 평탄화된 제1 상부 도전막 패턴은 상부 표면의 최대 높이조도(Rmax)가 50㎛ 보다 작으며, 상부 표면의 중심선 평균조도(Ra)가 2㎛ 보다 작으며, 그리고 상부 표면의 10점 평균조도(Rz)가 16㎛ 보다 작은 도전막 패턴일 수 있다. 상기 평탄화된 제1 상부 도전막 패턴은 압인가공(coining)으로 평탄화된 도전막 패턴인 것이 바람직하다. According to another aspect of the present invention, there is provided a power module package, wherein the first upper conductive film pattern on which the first semiconductor chip is mounted includes a first upper conductive film pattern (Rmax) of the upper surface is less than 50 占 퐉, the center line average roughness (Ra) of the upper surface is less than 2 占 퐉, and the upper surface of the upper conductive film And may be a conductive film pattern having a point average roughness Rz of less than 16 mu m. The planarized first upper conductive film pattern is preferably a conductive film pattern planarized by coining.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 측면의 다른 형태의 파워 모듈 패키지에 따르면, 상기 복수개의 상부 도전막 패턴들 중 적어도 하나의 제3 상부 도전막 패턴 상에 장착되는 적어도 하나의 제2 반도체 칩; 및 상기 제2 반도체 칩과 상기 복수개의 상부 도전막 패턴들 중 적어도 하나의 제4 상부 도전막 패턴을 전기적으로 연결하는 제2 와이어;를 더 포함하고, 상기 제2 반도체 칩은 파워 칩(Power chip)을 포함하고, 상기 제2 와이어는 알루미늄을 포함하여 구성되며 직경이 8 mil 보다 클 수 있다. According to another aspect of the present invention, there is provided a power module package including at least one second semiconductor layer mounted on a third upper conductive film pattern of at least one of the plurality of upper conductive film patterns, chip; And a second wire electrically connecting the second semiconductor chip and the fourth upper conductive film pattern of at least one of the plurality of upper conductive film patterns, wherein the second semiconductor chip includes a power chip ), And the second wire comprises aluminum and may have a diameter greater than 8 mils.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 파워 모듈 패키지의 형성방법이 제공된다.According to another aspect of the present invention, there is provided a method of forming a power module package.

상기 형성방법은 세라믹 절연막; 상기 세라믹 절연막 상에 서로 이격되어 배치되는 복수개의 상부 도전막 패턴들; 및 상기 세라믹 절연막 하에 배치되는 하부 도전막 패턴;을 포함하여 구성되는 DBC 기판을 준비하는 단계; 상기 상부 도전막 패턴들 중의 소정 영역에 대하여 표면을 평탄화하는 단계; 상기 복수개의 상부 도전막 패턴들 중 적어도 하나의 제1 상부 도전막 패턴 상에 적어도 하나의 반도체 칩을 장착하는 단계; 및 상기 복수개의 상부 도전막 패턴들 중 적어도 하나의 제2 상부 도전막 패턴과 상기 반도체 칩을 전기적으로 연결하는 와이어를 본딩을 하는 단계;를 포함하고, 상기 소정 영역은 상기 반도체 칩이 장착되는 상부 도전막 패턴 및 상기 와이어가 본딩되는 상부 도전막 패턴을 포함할 수 있다. The forming method includes a ceramic insulating film; A plurality of upper conductive film patterns spaced apart from each other on the ceramic insulating film; And a lower conductive film pattern disposed under the ceramic insulating film. Planarizing a surface of a predetermined region of the upper conductive film patterns; Mounting at least one semiconductor chip on at least one first upper conductive film pattern of the plurality of upper conductive film patterns; And bonding a second upper conductive film pattern of at least one of the plurality of upper conductive film patterns and a wire electrically connecting the semiconductor chip to each other, A conductive film pattern, and an upper conductive film pattern to which the wire is bonded.

상기 표면을 평탄화하는 단계는 상기 소정 영역 상을 압인가공하여 상부 표면을 평탄화하는 단계를 포함할 수 있다. The step of planarizing the surface may include a step of planarizing the upper surface by stamping the predetermined area.

본 발명에 따른 반도체 파워 모듈 패키지 및 그의 제조방법에 따르면, 본딩 와이어가 부착되는 DBC 기판의 상부 도전막 패턴의 거칠기가 개선되므로, 와이어의 부착력이 개선될 수 있다.According to the semiconductor power module package and the manufacturing method thereof according to the present invention, since the roughness of the upper conductive film pattern of the DBC substrate to which the bonding wire is attached is improved, the adhesion force of the wire can be improved.

도 1은 종래 기술에 따른 파워 모듈 패키지의 구성을 도해하는 단면도이며;
도 2 내지 도 3은 종래 기술의 문제점을 해결하기 위해 제시된 파워 모듈 패키지의 단면을 도해하는 단면도들이며;
도 4 및 도 5는 본 발명의 일 실시예에 따른 파워 모듈 패키지의 구성을 각각도해하는 단면도 및 평면도이며; 그리고
도 6 내지 9는 본 발명의 다른 실시예에 따른 파워 모듈 패키지의 형성방법을순차적으로 도해하는 단면도들이다.1 is a cross-sectional view illustrating a configuration of a power module package according to the prior art;
Figs. 2 to 3 are cross-sectional views illustrating a cross-section of a power module package that has been proposed to solve the problems of the prior art; Fig.
4 and 5 are a cross-sectional view and a plan view, respectively, illustrating a configuration of a power module package according to an embodiment of the present invention; And
6 to 9 are sectional views sequentially illustrating a method of forming a power module package according to another embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.The embodiments of the present invention are described in order to more fully explain the present invention to those skilled in the art, and the following embodiments may be modified into various other forms, The present invention is not limited to the embodiment. Rather, these embodiments are provided so that this disclosure will be more thorough and complete, and will fully convey the concept of the invention to those skilled in the art. In the drawings, the thickness and size of each layer are exaggerated for convenience and clarity of explanation.

명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에", 또는 "연결되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", 또는 "연결되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", 또는 "직접 연결되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.When referring to one element such as a film, a region, or a substrate, etc. throughout the specification being "on", or "connected to" another element, Quot ;, "connected ", or " connected ", or intervening elements may be present. On the other hand, when one element is referred to as being "directly on" or "directly connected" to another element, it is interpreted that there are no other elements intervening therebetween. Like numbers refer to like elements. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items.

본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.Although the terms first, second, etc. are used herein to describe various elements, components, regions, layers and / or portions, these members, components, regions, layers and / It is obvious that no. These terms are only used to distinguish one member, component, region, layer or section from another region, layer or section. Thus, a first member, component, region, layer or section described below may refer to a second member, component, region, layer or section without departing from the teachings of the present invention.

또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.Also, relative terms such as "top" or "above" and "under" or "below" can be used herein to describe the relationship of certain elements to other elements as illustrated in the Figures. Relative terms are intended to include different orientations of the device in addition to those depicted in the Figures. For example, in the figures the elements are turned over so that the elements depicted as being on the top surface of the other elements are oriented on the bottom surface of the other elements. Thus, the example "top" may include both "under" and "top" directions depending on the particular orientation of the figure. If the elements are oriented in different directions (rotated 90 degrees with respect to the other direction), the relative descriptions used herein can be interpreted accordingly.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a," "an," and "the" include singular forms unless the context clearly dictates otherwise. Also, " comprise "and / or" comprising "when used herein should be interpreted as specifying the presence of stated shapes, numbers, steps, operations, elements, elements, and / And does not preclude the presence or addition of one or more other features, integers, operations, elements, elements, and / or groups.

도 2 내지 도 3은 종래 기술의 문제점을 해결하기 위해 제시된 파워 모듈 패키지의 단면을 도해하는 단면도들이다. 도 1 내지 3에서 동일한 부호는 동일한 구성요소를 지칭하며, 따라서 동일한 구성요소에 대한 설명은 도 1에서 이미 언급하여 중복되므로, 여기에서는 생략한다.FIGS. 2 to 3 are cross-sectional views illustrating a cross section of a power module package proposed to solve the problems of the prior art. 1 to 3 denote the same elements, and therefore the description of the same elements is already repeated in FIG. 1, so that they are omitted here.

도 2를 참조하면, 도전막 패턴(13) 상에 알루미늄 범프(25)를 형성하고, 알루미늄 범프(25)상에 와이어(41)가 부착되는 구성을 개시하고 있다. 따라서, 와이어(41)가 거칠기가 불량한 도전막 패턴(13) 상에 직접 부착되지 않으므로, 와이어(41)의 접착력이 개선될 수 있다. 2, an aluminum bump 25 is formed on a conductive film pattern 13, and a wire 41 is attached on an aluminum bump 25. In the structure shown in FIG. Therefore, since the wire 41 does not directly adhere to the conductive film pattern 13 having a poor roughness, the adhesion of the wire 41 can be improved.

그러나, 고집적 패키지의 요구에 대응하여 와이어(41)들 간의 거리가 점점 좁아지므로, 와이어(41)가 부착되는 영역마다 알루미늄 범프(25)를 형성하는 것은 기술적으로 매우 어렵고 비용도 증가하는 또 다른 문제점이 발생된다. However, since the distance between the wires 41 becomes narrower in response to the demand for the highly integrated package, it is technically very difficult and costly to form the aluminum bumps 25 for each area to which the wire 41 is attached. Lt; / RTI >

도 3을 참조하면, 반도체 칩은 파워 칩(power chip, 35) 및 드라이브 IC 칩(30)을 포함할 수 있다. 파워 칩(35)은 DBC 기판의 상부 도전막 패턴(13) 상에 장착되고, 상대적으로 직경이 큰 와이어(46)에 의해 상부 도전막 패턴(13) 및/또는 리드(70)와 전기적으로 연결된다. Referring to FIG. 3, the semiconductor chip may include a power chip 35 and a drive IC chip 30. The power chip 35 is mounted on the upper conductive film pattern 13 of the DBC substrate and is electrically connected to the upper conductive film pattern 13 and / or the lead 70 by a wire 46 having a relatively large diameter do.

드라이브 IC 칩(30)은 DBC 기판의 상부 도전막 패턴(13) 상에 장착되지 않고, 리드(70) 상에 장착된다. 드라이브 IC 칩(30)은 상대적으로 직경이 작은 와이어(45)에 의해 리드(70) 및/또는 패드부(26)에 전기적으로 연결된다. The drive IC chip 30 is mounted on the lead 70 without being mounted on the upper conductive film pattern 13 of the DBC substrate. The drive IC chip 30 is electrically connected to the lead 70 and / or the pad portion 26 by a wire 45 having a relatively small diameter.

직경이 작은 와이어(45)가 거칠기가 불량한 상부 도전막 패턴(13) 상에 부착되지 않으므로 와이어(45)의 접착력이 개선될 수 있다. 그러나, 리드(70) 상에 반도체 칩(30)이 장착되므로, 리드(70)의 면적이 증가하게 되어 패키지 전체 크기가 증가하는 추가적인 문제점이 발생된다. The wire 45 having a small diameter is not attached to the top conductive film pattern 13 having a poor roughness, so that the adhesion of the wire 45 can be improved. However, since the semiconductor chip 30 is mounted on the lead 70, the area of the lead 70 is increased, which causes an additional problem of increasing the overall size of the package.

도 4 및 도 5는 본 발명의 일 실시예에 따른 파워 모듈 패키지의 구성을 각각도해하는 단면도 및 평면도이다. 4 and 5 are a cross-sectional view and a plan view, respectively, illustrating a configuration of a power module package according to an embodiment of the present invention.

도 4 및 도 5를 참조하면, DBC 기판(100)이 제공된다. DBC 기판(100)은 세라믹 절연막(111); 세라믹 절연막(111) 상에 서로 이격되어 배치되는 복수개의 상부 도전막 패턴들(113a, 113b, 113c, 113d); 및 세라믹 절연막(111) 하에 배치되는 하부 도전막 패턴(112);을 포함하여 구성된다. 상부 도전막 패턴들(113a, 113b, 113c, 113d) 및 하부 도전막 패턴(112)은 구리를 포함하여 구성될 수 있다. Referring to FIGS. 4 and 5, a DBC substrate 100 is provided. The DBC substrate 100 includes a ceramic insulating film 111; A plurality of upper conductive film patterns 113a, 113b, 113c, and 113d disposed on the ceramic insulating film 111 so as to be spaced apart from each other; And a lower conductive film pattern 112 disposed under the ceramic insulating film 111. The upper conductive film patterns 113a, 113b, 113c, and 113d and the lower conductive film pattern 112 may include copper.

복수개의 상부 도전막 패턴들(113a, 113b, 113c, 113d) 중 적어도 하나의 제1 상부 도전막 패턴(113a) 상에 적어도 하나의 제1 반도체 칩(130)이 솔더층(120)을 개재하여 장착된다. 제1 반도체 칩(130)은 드라이브 IC 칩(Drive IC chip)을 포함할 수 있다. At least one first semiconductor chip 130 is formed on at least one first upper conductive film pattern 113a of the plurality of upper conductive film patterns 113a, 113b, 113c, and 113d through the solder layer 120 Respectively. The first semiconductor chip 130 may include a drive IC chip.

적어도 하나의 제1 와이어(141)는 제1 반도체 칩(130)과 복수개의 상부 도전막 패턴들(113a, 113b, 113c, 113d) 중 적어도 하나의 제2 상부 도전막 패턴(113b)을 전기적으로 연결한다. 제1 와이어(141)는, 예를 들어, 알루미늄을 포함하여 구성되며 직경이 8 mil 이하일 수 있다. At least one first wire 141 electrically connects the first semiconductor chip 130 and at least one second upper conductive film pattern 113b of the plurality of upper conductive film patterns 113a, 113b, 113c, and 113d Connect. The first wire 141 is made of, for example, aluminum and can have a diameter of 8 mils or less.

제1 와이어(141)가 연결된 제2 상부 도전막 패턴(113b)은 그 상부 표면의 적어도 일부가 평탄화된다. 평탄화된 상기 상부 표면은 거칠기(roughness)가 개선된다. 거칠기는 조도(粗度)로 표현될 수 있는데, 조도의 단위는 여러가지가 있다. At least a part of the upper surface of the second upper conductive film pattern 113b to which the first wire 141 is connected is planarized. The planarized upper surface is improved in roughness. Roughness can be expressed as roughness. There are various units of roughness.

먼저, 조도의 단위로서, 최대 높이조도(maximum height roughness)가 있는데, 이는 채취 부분의 기준길이(cut-off) 내의 조도곡선(粗度曲線, roughness profile)에서, 중심선(中心線, centerline, arithmetric mean line of profile)에 평행하고 그 곡선의 최고점과 최저점을 지나는 두 평행선간의 상하 거리를 의미하며, Rmax 의 기호로 표시한다. First, there is a maximum height roughness as a unit of roughness, which is the ratio of the centerline, centerline, arithmetric, and centerline to the roughness profile in the cut- mean line of profile, and the distance between the two parallel lines passing through the highest point and the lowest point of the curve, expressed as the symbol Rmax.

또한, 조도의 단위로서, 중심선 평균조도(中心線 平均粗度; arithmetical average roughness, centerline average roughness)가 있는데, 이는 중심선에서 단면곡선까지의 평균 높이를 의미하며, Ra의 기호로 표시한다. Also, as a unit of roughness, there is a centerline average roughness (arithmetical average roughness), which means an average height from a center line to a section curve, and is represented by a symbol of Ra.

그리고, 조도의 단위로서, 10점 평균조도(十點平均 粗度; ten point median height)가 있는데, 이는 채취 부분의 기준길이(cut-off) 내의 조도곡선에서, 제일 높은 곳에서부터 3번째의 봉우리와 가장 낮은 곳에서부터 3번째의 골을 각각 지나고, 중심선에 평행한, 두 평행선간의 거리를 의미하여, Rz의 기호로 표시한다. There is a 10 point average roughness (ten point median height) as a unit of roughness, which is the roughness curve in the cut-off of the picking portion, the third peak from the highest point, And the distance between two parallel lines passing through the third point from the lowest point and parallel to the center line, and is represented by the symbol Rz.

상기 조도의 단위들은 당업자들에게 잘 알려진 개념이므로, 이에 대한 상세한 설명은 여기에서 생략한다. Since the illuminance units are well known to those skilled in the art, a detailed description thereof will be omitted here.

평탄화된 제2 상부 도전막 패턴(113b)은 그 상부 표면의 최대 높이조도(Rmax)가 50㎛ 보다 작으며, 상부 표면의 중심선 평균조도(Ra)가 2㎛ 보다 작으며, 그리고 상부 표면의 10점 평균조도(Rz)가 16㎛ 보다 작은 도전막 패턴을 의미한다. The planarized second upper conductive film pattern 113b is formed such that the maximum height roughness Rmax of the upper surface thereof is smaller than 50 占 퐉 and the center line average roughness Ra of the upper surface is smaller than 2 占 퐉, Means a conductive film pattern having a point average roughness Rz of less than 16 mu m.

평탄화된 제2 상부 도전막 패턴(113b)은 예를 들어, 압인가공(coining)으로 평탄화된 도전막 패턴일 수 있다. 압인가공은 소재 표면에 필요한 모양이나 무늬가 있는 형공구(型工具)를 눌러서, 비교적 얕은 요철(凹凸)이 생기게 하는 것인데 소성가공법의 하나이다. The planarized second upper conductive film pattern 113b may be, for example, a conductive film pattern planarized by coining. The abrasive processing is one of the plastic working methods in which relatively shallow irregularities are produced by pressing a mold tool having a shape or pattern necessary for the material surface.

한편, 제1 반도체 칩(130)이 장착된 제1 상부 도전막 패턴(113a)은 그 상부 표면의 적어도 일부가 평탄화된다. 평탄화된 제1 상부 도전막 패턴(113a)은 그 상부 표면의 최대 높이조도(Rmax)가 50㎛ 보다 작으며, 상부 표면의 중심선 평균조도(Ra)가 2㎛ 보다 작으며, 그리고 상부 표면의 10점 평균조도(Rz)가 16㎛ 보다 작은 도전막 패턴을 의미한다. 평탄화된 제1 상부 도전막 패턴(113a)은 예를 들어, 압인가공(coining)으로 평탄화된 도전막 패턴일 수 있다.On the other hand, at least a part of the upper surface of the first upper conductive film pattern 113a on which the first semiconductor chip 130 is mounted is planarized. The planarized first upper conductive film pattern 113a is formed such that the maximum height roughness Rmax of the upper surface thereof is smaller than 50 占 퐉 and the center line average roughness Ra of the upper surface thereof is smaller than 2 占 퐉, Means a conductive film pattern having a point average roughness Rz of less than 16 mu m. The planarized first upper conductive film pattern 113a may be, for example, a conductive film pattern planarized by coining.

복수개의 상부 도전막 패턴들(113a, 113b, 113c, 113d)중에서 상기 평탄화된 상부 도전막 패턴들(113a, 113b), 예를 들어 도 5에서 해치된 영역,은 압인가공 영역(C 영역) 내에 배치될 수 있다. 즉, 평탄화된 상부 도전막 패턴들(113a, 113b)은 복수개의 상부 도전막 패턴들(113a, 113b, 113c, 113d) 중 압인가공 영역(C 영역) 내에 있는 상부 도전막 패턴들을 압인가공하여 구현할 수 있다. The planarized upper conductive film patterns 113a and 113b, for example, the hatched region in FIG. 5, among the plurality of upper conductive film patterns 113a, 113b, 113c, and 113d, . That is, the planarized upper conductive film patterns 113a and 113b are formed by subjecting the upper conductive film patterns 113a, 113b, 113c, and 113d in the upper processing region (C region) .

한편, 제1 상부 도전막 패턴(113a) 및 제2 상부 도전막 패턴(113b)은 세라믹 절연막(111) 상에 서로 이격되어 배치될 수 있다. 또는 제1 상부 도전막 패턴(113a) 및 제2 상부 도전막 패턴(113b)은 세라믹 절연막(111) 상에 서로 이격되지 않고 일체로 연결되어 배치될 수 있다. On the other hand, the first upper conductive film pattern 113a and the second upper conductive film pattern 113b may be disposed on the ceramic insulating film 111 so as to be spaced apart from each other. Or the first upper conductive film pattern 113a and the second upper conductive film pattern 113b may be integrally connected and arranged on the ceramic insulating film 111 without being separated from each other.

복수개의 상부 도전막 패턴들(113a, 113b, 113c, 113d) 중 적어도 하나의 제3 상부 도전막 패턴(113c) 상에 적어도 하나의 제2 반도체 칩(135)가 장착될 수 있다. 제2 와이어(142)가 제2 반도체 칩(135)과 복수개의 상부 도전막 패턴들(113a, 113b, 113c, 113d) 중 적어도 하나의 제4 상부 도전막 패턴(113d)을 전기적으로 연결한다. 제2 반도체 칩(135)은 예를 들어 파워 칩(Power chip)을 포함할 수 있다. 제2 와이어(142)는 알루미늄을 포함하여 구성될 수 있으며 직경이 8 mil 보다 클 수 있다.
At least one second semiconductor chip 135 may be mounted on at least one third upper conductive film pattern 113c of the plurality of upper conductive film patterns 113a, 113b, 113c, and 113d. The second wire 142 electrically connects the second semiconductor chip 135 and the fourth upper conductive film pattern 113d of at least one of the plurality of upper conductive film patterns 113a, 113b, 113c, and 113d. The second semiconductor chip 135 may include a power chip, for example. The second wire 142 may comprise aluminum and may have a diameter greater than 8 mils.

도 6 내지 9는 본 발명의 다른 실시예에 따른 파워 모듈 패키지의 형성방법을순차적으로 도해하는 단면도들이다. 6 to 9 are sectional views sequentially illustrating a method of forming a power module package according to another embodiment of the present invention.

먼저, 도 6을 참조하면, DBC 기판(110)을 준비한다. DBC 기판(110)은 세라믹 절연막(111); 세라믹 절연막(111) 상에 서로 이격되어 배치되는 복수개의 상부 도전막 패턴들(113); 및 세라믹 절연막(111) 하에 배치되는 하부 도전막 패턴(112)을 포함할 수 있다. First, referring to FIG. 6, a DBC substrate 110 is prepared. The DBC substrate 110 includes a ceramic insulating film 111; A plurality of upper conductive film patterns 113 spaced apart from each other on the ceramic insulating film 111; And a lower conductive film pattern 112 disposed under the ceramic insulating film 111. [

복수개의 상부 도전막 패턴들(113)은 구리를 포함하여 형성될 수 있으며, 상부 표면은 거칠기가 불량할 수 있다. 거칠기가 불량한 상부 도전막 패턴들은 그 상부 표면의 최대 높이조도(Rmax)가 50㎛ 보다 크며, 상부 표면의 중심선 평균조도(Ra)가 2㎛ 보다 크며, 그리고 상부 표면의 10점 평균조도(Rz)가 16㎛ 보다 클 수 있다. The plurality of upper conductive film patterns 113 may be formed to include copper, and the upper surface may have poor roughness. The top conductive film patterns having poor roughness have a maximum height Rmax of more than 50 占 퐉, a center line average roughness Ra of more than 2 占 퐉, and a 10-point average roughness Rz of the upper surface, May be greater than 16 [mu] m.

계속하여 도 7을 참조하면, 거칠기가 불량한 상기 복수개의 상부 도전막 패턴들(113) 중의 소정 영역(C 영역)에 대하여 상부 표면을 평탄화한다. 상기 소정 영역(C 영역)은 후속 공정의 반도체 칩을 장착하는 단계 및 와이어를 본딩하는 단계에서 각각 상기 반도체 칩이 장착되는 상부 도전막 패턴 및 상기 와이어가 본딩되는 상부 도전막 패턴을 포함할 수 있다. Subsequently, referring to FIG. 7, the upper surface is planarized with respect to a predetermined region (region C) of the plurality of upper conductive film patterns 113 having poor roughness. The predetermined region (region C) may include an upper conductive film pattern on which the semiconductor chip is mounted and an upper conductive film pattern to which the wire is bonded, respectively, in a step of mounting a semiconductor chip of a subsequent process and a step of bonding a wire .

상부 표면을 평탄화하는 단계는 상기 소정 영역(C 영역)을 압인가공하여 상부 표면을 평탄화하는 단계를 포함한다. 도 7을 참조하면, 펀치 툴(punch tool, 200)과 같은 형공구(型工具)로 상부 도전막 패턴(113a, 113b)의 적어도 일부를 압인한다. 따라서, 펀치 툴(200)의 하부면은 평평하며, 상기 하부면의 폭(W)은 소정 영역(C 영역)의 폭과 동일할 수 있다. The step of planarizing the upper surface includes a step of planarizing the upper surface by subjecting the predetermined region (region C) to embossing. Referring to FIG. 7, at least a part of the upper conductive film patterns 113a and 113b is stamped with a die tool such as a punch tool 200. In FIG. Therefore, the lower surface of the punch tool 200 is flat, and the width W of the lower surface may be equal to the width of the predetermined region (region C).

도 8을 참조하면, 펀치 툴(200)으로 상부 도전막 패턴(113a, 113b)의 적어도 일부를 압인한 후, 상부 도전막 패턴(113a, 113b)의 상부 표면의 적어도 일부가 평탄화된 DBC 기판(100)이 제공된다. 평탄화된 상부 도전막 패턴(113a, 113b)은 그 상부 표면의 최대 높이조도(Rmax)가 50㎛ 보다 작으며, 상부 표면의 중심선 평균조도(Ra)가 2㎛ 보다 작으며, 그리고 상부 표면의 10점 평균조도(Rz)가 16㎛ 보다 작을 수 있다. 8, at least a part of the upper conductive film patterns 113a and 113b is pressed with the punch tool 200, and at least a part of the upper surfaces of the upper conductive film patterns 113a and 113b are planarized. 100) is provided. The planarized upper conductive film patterns 113a and 113b are formed such that the maximum height roughness Rmax of the upper surface thereof is smaller than 50 占 퐉 and the center line average roughness Ra of the upper surface is smaller than 2 占 퐉, The point average roughness Rz may be smaller than 16 mu m.

도 9를 참조하면, 상부 표면이 평탄화된 상부 도전막 패턴들(113a, 113b) 중의 일부인 제1 상부 도전막 패턴(113a) 상에 반도체 칩(130)이 솔더층(120)을 개재하여 장착된다. 9, the semiconductor chip 130 is mounted on the first upper conductive film pattern 113a, which is a part of the upper conductive film patterns 113a and 113b having the upper surface flattened, with the solder layer 120 interposed therebetween .

계속하여, 도 4를 참조하면, 상부 표면이 평탄화된 상부 도전막 패턴들(113a, 113b) 중의 일부인 제2 상부 도전막 패턴(113b)과 반도체 칩(130)을 본딩 와이어(141)로 연결한다. 4, the second upper conductive film pattern 113b, which is a part of the upper conductive film patterns 113a and 113b having the upper surface flattened, is connected to the semiconductor chip 130 by the bonding wires 141 .

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but many variations and modifications may be made by those skilled in the art .

100 : DBC 기판
113a, 113b, 113c, 113d : 상부 도전막 패턴
130 : 반도체 칩
120 : 솔더층100: DBC substrate
113a, 113b, 113c and 113d: upper conductive film pattern
130: semiconductor chip
120: Solder layer

Claims (20)

상면에 제1 도전막 패턴 및 제2 도전막 패턴을 포함하는 기판;
상기 기판 상에 장착된 제1 반도체 칩 및 제2 반도체 칩;
상기 제1 반도체 칩과 상기 제1 도전막 패턴을 전기적으로 연결하는 제1 와이어; 및
상기 제2 반도체 칩과 상기 제2 도전막 패턴을 전기적으로 연결하며, 상기 제1 와이어의 직경보다 큰 직경을 가지는 제2 와이어;를 포함하고,
상기 제1 와이어가 연결되는 상기 제1 도전막 패턴의 부분의 거칠기는, 상기 제2 와이어가 연결되는 상기 제2 도전막 패턴의 부분의 거칠기보다 작은 것을 특징으로 하는 파워 모듈 패키지.A substrate including a first conductive film pattern and a second conductive film pattern on an upper surface thereof;
A first semiconductor chip and a second semiconductor chip mounted on the substrate;
A first wire electrically connecting the first semiconductor chip and the first conductive film pattern; And
And a second wire electrically connecting the second semiconductor chip and the second conductive film pattern and having a diameter larger than the diameter of the first wire,
Wherein a roughness of a portion of the first conductive film pattern to which the first wire is connected is smaller than a roughness of a portion of the second conductive film pattern to which the second wire is connected. 제1항에 있어서,
상기 제1 와이어가 연결되는 상기 제1 도전막 패턴의 부분은 상부 표면의 최대 높이조도(Rmax)가 50㎛ 보다 작으며, 상부 표면의 중심선 평균조도(Ra)가 2㎛ 보다 작으며, 그리고 상부 표면의 10점 평균조도(Rz)가 16㎛ 보다 작은 것을 특징으로 하는 파워 모듈 패키지.The method according to claim 1,
(Rmax) of the upper surface is less than 50 占 퐉, a center line average roughness (Ra) of the upper surface is less than 2 占 퐉, and a portion of the first conductive film pattern And the 10-point average roughness (Rz) of the surface is smaller than 16 占 퐉. 제1항에 있어서,
상기 제1 와이어가 연결되는 상기 제1 도전막 패턴의 부분은 압인가공(coining)으로 평탄화된 도전막 패턴인 것을 특징으로 하는 파워 모듈 패키지. The method according to claim 1,
Wherein a portion of the first conductive film pattern to which the first wire is connected is a conductive film pattern flattened by coining. 제1항에 있어서,
상기 제1 도전막 패턴 및 제2 도전막 패턴은 구리를 포함하여 구성되는 것을 특징으로 하는 파워 모듈 패키지.The method according to claim 1,
Wherein the first conductive film pattern and the second conductive film pattern include copper. 제1항에 있어서,
상기 제1 와이어는 알루미늄을 포함하여 구성되며 직경이 8 mil 이하인 것을 특징으로 하는 파워 모듈 패키지.The method according to claim 1,
Wherein the first wire comprises aluminum and has a diameter of less than 8 mils. 제1항에 있어서,
상기 기판은 DBC(Direct Bonding Copper) 기판인 것을 특징으로 하는 파워 모듈 패키지.The method according to claim 1,
Wherein the substrate is a DBC (Direct Bonding Copper) substrate. 제1항에 있어서,
상기 제1 반도체 칩은 드라이브 IC 칩(Drive IC chip)을 포함하는 것을 특징으로 하는 파워 모듈 패키지.The method according to claim 1,
Wherein the first semiconductor chip includes a drive IC chip. 세라믹 절연막; 상기 세라믹 절연막 상에 서로 이격되어 배치되는 복수개의 상부 도전막 패턴들; 및 상기 세라믹 절연막 하에 배치되는 하부 도전막 패턴;을 포함하여 구성되는 DBC 기판;
상기 복수개의 상부 도전막 패턴들 중 적어도 하나의 제1 상부 도전막 패턴 상에 장착되는 적어도 하나의 제1 반도체 칩;
상기 제1 반도체 칩과 상기 복수개의 상부 도전막 패턴들 중 적어도 하나의 제2 상부 도전막 패턴을 전기적으로 연결하는 적어도 하나의 제1 와이어;
상기 복수개의 상부 도전막 패턴들 중 적어도 하나의 제3 상부 도전막 패턴 상에 장착되는 적어도 하나의 제2 반도체 칩;
상기 제2 반도체 칩과 상기 복수개의 상부 도전막 패턴들 중 적어도 하나의 제4 상부 도전막 패턴을 전기적으로 연결하며, 상기 제1 와이어의 직경보다 큰 직경을 가지는 적어도 하나의 제2 와이어;를 포함하고,
상기 제1 와이어가 연결되며 상부 표면이 평탄화된 상기 제2 상부 도전막 패턴의 부분의 거칠기는, 상기 제2 와이어가 연결되는 상기 제4 상부 도전막 패턴의 부분의 거칠기보다 작은 것을 특징으로 하는 파워 모듈 패키지.A ceramic insulating film; A plurality of upper conductive film patterns spaced apart from each other on the ceramic insulating film; And a lower conductive film pattern disposed under the ceramic insulating film;
At least one first semiconductor chip mounted on a first upper conductive film pattern of at least one of the plurality of upper conductive film patterns;
At least one first wire electrically connecting the first semiconductor chip and the second upper conductive film pattern of at least one of the plurality of upper conductive film patterns;
At least one second semiconductor chip mounted on at least one third upper conductive film pattern of the plurality of upper conductive film patterns;
And at least one second wire electrically connecting the second semiconductor chip and at least one fourth upper conductive film pattern of the plurality of upper conductive film patterns and having a diameter larger than the diameter of the first wire and,
The roughness of a portion of the second upper conductive film pattern where the first wire is connected and the upper surface is planarized is smaller than the roughness of a portion of the fourth upper conductive film pattern to which the second wire is connected. Module Packages. 제8항에 있어서,
상기 제1 와이어가 연결되며 상부 표면이 평탄화된 상기 제2 상부 도전막 패턴의 부분은 상부 표면의 최대 높이조도(Rmax)가 50㎛ 보다 작으며, 상부 표면의 중심선 평균조도(Ra)가 2㎛ 보다 작으며, 그리고 상부 표면의 10점 평균조도(Rz)가 16㎛ 보다 작은 것을 특징으로 하는 파워 모듈 패키지.9. The method of claim 8,
(Rmax) of the upper surface is less than 50 占 퐉, and the center line average roughness (Ra) of the upper surface is 2 占 퐉 And the 10-point average roughness (Rz) of the upper surface is less than 16 占 퐉. 제8항에 있어서,
상기 제1 와이어가 연결되며 상부 표면이 평탄화된 상기 제2 상부 도전막 패턴의 부분은 압인가공(coining)으로 평탄화된 도전막 패턴인 것을 특징으로 하는 파워 모듈 패키지.9. The method of claim 8,
Wherein the portion of the second upper conductive film pattern, to which the first wire is connected and the upper surface is planarized, is a conductive film pattern flattened by coining. 제8항에 있어서,
상기 제1 반도체 칩이 장착된 상기 제1 상부 도전막 패턴은 상부 표면이 평탄화되어 상기 제2 와이어가 연결되는 상기 제4 상부 도전막 패턴의 부분보다 거칠기가 작은 것을 특징으로 하는 파워 모듈 패키지.9. The method of claim 8,
Wherein the first upper conductive film pattern on which the first semiconductor chip is mounted has a roughness lower than that of the fourth upper conductive film pattern on which the upper surface is planarized to connect the second wires. 제11항에 있어서,
상기 제1 상부 도전막 패턴은 상부 표면의 최대 높이조도(Rmax)가 50㎛ 보다 작으며, 상부 표면의 중심선 평균조도(Ra)가 2㎛ 보다 작으며, 그리고 상부 표면의 10점 평균조도(Rz)가 16㎛ 보다 작은 것을 특징으로 하는 파워 모듈 패키지.12. The method of claim 11,
Wherein the first upper conductive film pattern has a maximum height roughness Rmax of less than 50 占 퐉 and a center line average roughness Ra of less than 2 占 퐉 and a 10 point average roughness Rz ) Is smaller than 16 mu m. 제11항에 있어서,
상기 제1 상부 도전막 패턴은 압인가공(coining)으로 평탄화된 것을 특징으로 하는 파워 모듈 패키지.12. The method of claim 11,
Wherein the first upper conductive film pattern is planarized by coining. 제8항에 있어서,
상기 적어도 하나의 제1 상부 도전막 패턴과 상기 적어도 하나의 제2 상부 도전막 패턴은 상기 세라믹 절연막 상에 서로 이격되어 배치되는 것을 특징으로 하는 파워 모듈 패키지.9. The method of claim 8,
Wherein the at least one first upper conductive film pattern and the at least one second upper conductive film pattern are spaced apart from each other on the ceramic insulating film. 제8항에 있어서,
상기 적어도 하나의 제1 상부 도전막 패턴과 상기 적어도 하나의 제2 상부 도전막 패턴은 상기 세라믹 절연막 상에 서로 이격되지 않고 일체로 연결되어 배치되는 것을 특징으로 하는 파워 모듈 패키지.9. The method of claim 8,
Wherein the at least one first upper conductive film pattern and the at least one second upper conductive film pattern are integrally connected to each other without being separated from each other on the ceramic insulating film. 제8항에 있어서,
상기 제1 와이어는 알루미늄을 포함하여 구성되며 직경이 8 mil 이하인 것을 특징으로 하는 파워 모듈 패키지.9. The method of claim 8,
Wherein the first wire comprises aluminum and has a diameter of less than 8 mils. 제8항에 있어서,
상기 제1 반도체 칩은 드라이브 IC 칩(Drive IC chip)을 포함하는 것을 특징으로 하는 파워 모듈 패키지.9. The method of claim 8,
Wherein the first semiconductor chip includes a drive IC chip. 제1항에 있어서,
상기 제2 반도체 칩은 파워 칩(Power chip)을 포함하고,
상기 제2 와이어는 알루미늄을 포함하여 구성되며 직경이 8 mil 보다 큰 것을 특징으로 하는 파워 모듈 패키지.The method according to claim 1,
Wherein the second semiconductor chip includes a power chip,
Wherein the second wire comprises aluminum and has a diameter greater than 8 mils. 세라믹 절연막; 상기 세라믹 절연막 상에 서로 이격되어 배치되는 복수개의 상부 도전막 패턴들; 및 상기 세라믹 절연막 하에 배치되는 하부 도전막 패턴;을 포함하여 구성되는 DBC 기판을 준비하는 단계;
상기 상부 도전막 패턴들 중의 소정 영역에 대하여 표면을 평탄화하는 단계;
상기 복수개의 상부 도전막 패턴들 중 적어도 하나의 제1 상부 도전막 패턴 상에 적어도 하나의 제1 반도체 칩을 장착하는 단계;
상기 복수개의 상부 도전막 패턴들 중 적어도 하나의 제2 상부 도전막 패턴과 상기 제1 반도체 칩을 전기적으로 연결하는 제1 와이어를 본딩을 하는 단계;
상기 복수개의 상부 도전막 패턴들 중 적어도 하나의 제3 상부 도전막 패턴 상에 적어도 하나의 제2 반도체 칩을 장착하는 단계; 및
상기 복수개의 상부 도전막 패턴들 중 적어도 하나의 제4 상부 도전막 패턴과 상기 제2 반도체 칩을 전기적으로 연결하며, 상기 제1 와이어의 직경보다 큰 직경을 가지는 제2 와이어를 본딩을 하는 단계;를 포함하고,
상기 소정 영역은 상기 제1 반도체 칩이 장착되는 상기 제1 상부 도전막 패턴 및 상기 제1 와이어가 본딩되는 상기 제2 상부 도전막 패턴의 부분을 포함하는 것을 특징으로 하는 파워 모듈 패키지의 형성방법.A ceramic insulating film; A plurality of upper conductive film patterns spaced apart from each other on the ceramic insulating film; And a lower conductive film pattern disposed under the ceramic insulating film.
Planarizing a surface of a predetermined region of the upper conductive film patterns;
Mounting at least one first semiconductor chip on at least one first upper conductive film pattern of the plurality of upper conductive film patterns;
Bonding a first wire electrically connecting at least one second upper conductive film pattern of the plurality of upper conductive film patterns to the first semiconductor chip;
Mounting at least one second semiconductor chip on at least one third upper conductive film pattern of the plurality of upper conductive film patterns; And
Bonding a second wire having a diameter larger than a diameter of the first wire electrically connecting at least one fourth upper conductive film pattern of the plurality of upper conductive film patterns to the second semiconductor chip; Lt; / RTI >
Wherein the predetermined region includes a portion of the first upper conductive film pattern on which the first semiconductor chip is mounted and the portion of the second upper conductive film pattern to which the first wire is bonded. 제19항에 있어서,
상기 표면을 평탄화하는 단계는 상기 소정 영역 상을 압인가공하여 상부 표면을 평탄화하는 단계를 포함하는 것을 특징으로 하는 파워 모듈 패키지의 형성방법.20. The method of claim 19,
Wherein the step of planarizing the surface includes a step of flattening the upper surface by subjecting the predetermined region to planarization.
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