KR101717648B1 - Display device and method for fabricating the same - Google Patents

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Abstract

본 발명은 표시장치 및 제조방법에 관한 것으로서, 본 발명에 따른 표시장치는, 기판상에 매트릭스 형태로 형성된 게이트배선; 상기 기판 상에 형성되고, 상기 게이트배선과 교차하여 화소영역을 정의하는 데이터배선; 상기 게이트배선과 나란히 배치되는 공통배선; 상기 게이트배선과 데이터배선의 교차지점에 형성되고, 상기 게이트배선에서 분기한 게이트전극과, 게이트절연막, 액티브층, 오믹콘택층, 상기 데이터배선에서 분기한 소스전극 및 상기 소스전극에 이격되어 대응하도록 형성된 드레인전극을 포함하여 구성되는 박막트랜지스터; 상기 박막트랜지스터 상부에 형성되고, 상기 드레인전극의 일부분을 노출시키는 콘택홀을 포함하는 보호층; 및 상기 보호층 상부에 형성된 도전층과 도전성을 가진 금속산화막으로 이루어지며, 상기 콘택홀을 통해 상기 드레인전극과 전기적으로 연결되는 화소전극;을 포함하여 구성되는 것을 특징으로 한다.The present invention relates to a display device and a manufacturing method thereof, and a display device according to the present invention includes a gate wiring formed in a matrix form on a substrate; A data line formed on the substrate and defining a pixel region crossing the gate line; A common wiring arranged in parallel with the gate wiring; A gate electrode formed at a point of intersection between the gate wiring and the data wiring and spaced apart from the gate electrode branched from the gate wiring and the gate insulating film, the active layer, the ohmic contact layer, the source electrode branched from the data wiring, A thin film transistor including a drain electrode formed; A protective layer formed on the thin film transistor and including a contact hole exposing a part of the drain electrode; And a pixel electrode formed of a conductive layer formed on the protective layer and a conductive metal oxide layer and electrically connected to the drain electrode through the contact hole.

Description

표시장치 및 그 제조방법{DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a display device and a method of manufacturing the same,

본 발명은 표시장치에 관한 것으로서, 보다 상세하게는 표시장치의 화소전극을 포함하는 전극배선 형성시에 미세 패턴화를 통해 개구율 확대 및 미세화 공정에 따른 공정 시간을 줄일 수 있는 표시장치 및 그 제조방법에 관한 것이다.The present invention relates to a display device, and more particularly, to a display device capable of reducing processing time due to an enlargement of the aperture ratio and a refinement process through fine patterning at the time of forming the electrode wiring including the pixel electrode of the display device, .

일반적으로 박막트랜지스터(TFT; Thin Film Transistor)는 반도체장치 및 표시장치인 박막 트랜지스터 액정표시장치(TFT LCD) 등에서 스위칭 소자로서 널리 이용되고 있다.2. Description of the Related Art In general, a thin film transistor (TFT) is widely used as a switching device in a semiconductor device and a thin film transistor liquid crystal display (TFT LCD) as a display device.

표시장치 중에서, 박막 트랜지스터 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며, 부가가치가 높은 차세대 첨단 디스플레이 소자로 각광받고 있다.Of the display devices, the thin film transistor liquid crystal display device is attracting attention as a next-generation advanced display device with low power consumption, good portability, and high value-added.

이러한 표시장치 중에서도 각 화소(pixel) 별로 전압의 온(on), 오프 (off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현 능력이 뛰어나 가장 주목받고 있다.Of these display devices, an active matrix type liquid crystal display device having a thin film transistor, which is a switching device capable of controlling on and off of a voltage for each pixel, have.

이러한 표시장치는 물론 반도체장치에서 스위칭소자로 널리 이용되는 박막트랜지스터와 전기적으로 접속되는 화소전극을 미세화하려면 공정 시간 및 식각 균일도 등의 많은 기술적 문제가 발생하게 된다. 특히, 고 개구율을 만드는데 많은 어려움이 따르게 되어 이로 인한 휘도 상승의 한계를 보이게 된다.To miniaturize a pixel electrode electrically connected to a thin film transistor widely used as a switching element in a semiconductor device as well as the display device, many technical problems such as process time and etching uniformity are caused. In particular, the difficulty in making a high aperture ratio is accompanied by the limitation of the luminance increase.

이러한 관점에서, 도 1을 참조하여 표시장치 중 종래기술에 따른 액정표시장치를 예로 들어 설명하면 다음과 같다.From this point of view, the liquid crystal display according to the related art will be described as an example of the display device with reference to FIG.

도 1은 종래기술에 따른 액정표시장치 구조에 대해 개략적으로 나타낸 단면도이다.1 is a cross-sectional view schematically showing a structure of a liquid crystal display according to a related art.

종래기술에 따른 액정표시장치는, 도 1에 도시된 바와 같이, 컬러필터를 가지고 있는 컬러필터기판(미도시)과 박막트랜지스터 어레이 기판(11)이 서로 대향하고 있으며, 이러한 컬러필터 기판(미도시)과 박막트랜지스터 어레이기판(11) 사이에는 액정층(미도시)이 개재되어 있다.1, a color filter substrate (not shown) having a color filter and a thin film transistor array substrate 11 are opposed to each other, and a color filter substrate (not shown) (Not shown) is interposed between the thin film transistor array substrate 11 and the thin film transistor array substrate 11.

여기서, 상기 박막트랜지스터 어레이 기판(11) 상에는 게이트배선(미도시)과 이 게이트배선에서 분기한 게이트전극(13a)과 함께 게이트배선과 나란하게 서로 이격된 다수 개의 공통전극(13b)이 형성되어 있다.Here, on the thin film transistor array substrate 11, a plurality of common electrodes 13b spaced apart from each other in parallel with the gate wiring are formed together with a gate wiring (not shown) and a gate electrode 13a branched from the gate wiring .

또한, 상기 게이트전극(13a)을 포함한 어레이기판(11) 전면에 게이트절연막 (15)이 형성되어 있으며, 그 위에는 순차적으로 섬 형태의 액티브층(17)과 오믹콘택층(19)으로 구성된 반도체층(21)이 형성되어 있다. 이때, 상기 액티브층(17)은 순수 비정질실리콘 (a-Si:H)으로 형성되며, 상기 오믹콘택층(19)은 불순물 비정질 실리콘(n+ a-Si)으로 형성된다. A gate insulating film 15 is formed on the entire surface of the array substrate 11 including the gate electrode 13a and sequentially formed thereon an active layer 17 in the form of an island and a semiconductor layer (Not shown). At this time, the active layer 17 is formed of pure amorphous silicon (a-Si: H), and the ohmic contact layer 19 is formed of impurity amorphous silicon (n + a-Si).

그리고, 상기 오믹콘택층(19) 위로는 상기 게이트배선(미도시)과 교차되게 배열되어 화소영역을 정의하는 데이터배선(23)과, 이 데이터배선(23)에서 분기한 소스전극(23a) 및, 상기 게이트전극(13a)을 중심으로 상기 소스전극(23a)으로부터 소정간격 이격하여 마주 대하고 있는 드레인전극(23b)이 형성되어 있다. 이때, 상기 게이트전극(13a)과 반도체층(21), 및 소스전극(23a)과 드레인전극(23b)은 박막 트랜지스터(T)를 구성한다.A data line 23 is formed on the ohmic contact layer 19 so as to intersect with the gate line (not shown) to define a pixel region. A source electrode 23a branched from the data line 23, And a drain electrode 23b facing the gate electrode 13a at a predetermined distance from the source electrode 23a. At this time, the gate electrode 13a and the semiconductor layer 21, and the source electrode 23a and the drain electrode 23b constitute a thin film transistor T.

더욱이, 상기 소스 및 드레인전극(23a, 23b)과 노출된 액티브층(17) 위로 전면에 상기 드레인전극(23b) 일부를 노출시키는 콘택홀(미도시)을 포함하는 보호층 (25)이 형성되어 있다. A protective layer 25 is formed on the entire surface of the source and drain electrodes 23a and 23b and the exposed active layer 17 and includes a contact hole (not shown) exposing a part of the drain electrode 23b have.

또한, 상기 보호층(25) 상부에는 각 화소영역 별로 독립되며, 상기 콘택홀(미도시)을 통해 상기 드레인전극(23b)과 접촉하는 화소전극(31a)이 형성되어 있다. 이때, 상기 화소전극(31a)은 투명성 도전물질인 ITO로 형성되어 있으며, 단위 화소영역 별로 일정 간격을 두고 다수 개가 이격되게 배열되어 있다. A pixel electrode 31a is formed on the passivation layer 25 to be in contact with the drain electrode 23b through the contact hole (not shown). At this time, the pixel electrode 31a is formed of ITO, which is a transparent conductive material, and a plurality of pixel electrodes 31a are arranged at regular intervals in a unit pixel region.

따라서, 박막트랜지스터 어레이기판(11) 상에 형성된 다수 개의 공통전극 (13b)과 다수 개의 화소전극(31a)이 서로 이격되어 수평적으로 배치되어 있어, 이들에 인가되는 전압에 따라 수평적 전기장을 형성하고, 이때 이러한 수평적 전기장 사이에 있는 액정분자들이 영향을 받아 구동하게 된다.Accordingly, a plurality of common electrodes 13b and a plurality of pixel electrodes 31a formed on the thin film transistor array substrate 11 are horizontally arranged so as to be spaced apart from each other, and a horizontal electric field is formed according to voltages applied to the common electrodes 13b At this time, the liquid crystal molecules between the horizontal electric fields are influenced and driven.

한편, 상기 구성으로 이루어지는 종래기술에 따른 액정표시장치 제조방법에 대해 도 2a 내지 도 2e를 참조하여 설명하면 다음과 같다.A method of manufacturing a liquid crystal display device according to the related art having the above structure will be described with reference to FIGS. 2A to 2E.

도 2a 내지 도 2e는 종래기술에 따른 액정표시장치 제조방법을 개략적으로 나타낸 공정 단면도이다.2A to 2E are cross-sectional views schematically showing a method of manufacturing a liquid crystal display device according to the related art.

도 2a에 도시된 바와 같이, 투명한 기판(11) 상에 다수의 게이트배선(미도시)과 함께 이 게이트배선으로 수직되게 연장된 게이트전극(13a)을 형성한다. 이때, 상기 기판(11) 상에는 상기 게이트배선(미도시)와 게이트배선에서 분기한 게이트전극(13a)와 함께, 상기 게이트배선(미도시)과 나란하게 배치되며, 일정 간격만큼 이격된 다수 개의 공통전극(13b)이 분기된 공통배선(미도시)을 형성한다. As shown in Fig. 2A, on the transparent substrate 11, a plurality of gate wirings (not shown) and a gate electrode 13a extending vertically to the gate wirings are formed. At this time, on the substrate 11, a gate electrode (not shown) and a gate electrode 13a branched from the gate wiring are arranged in parallel with the gate wiring (not shown) (Not shown) in which the electrode 13b is branched.

그 다음, 상기 게이트전극(13a)을 포함한 기판(11) 전면에 게이트절연막(15)을 형성하고, 그 위에는 순차적으로 섬 형태의 액티브층(17)과 오믹콘택층(19)으로 구성된 반도체층(21)을 형성한다. 이때, 상기 액티브층(17)은 순수 비정질실리콘 (a-Si:H)으로 형성되며, 상기 오믹콘택층(19)은 불순물 비정질 실리콘(n+ a-Si)으로 형성된다.Next, a gate insulating film 15 is formed on the entire surface of the substrate 11 including the gate electrode 13a, and a semiconductor layer (not shown) composed of an island-shaped active layer 17 and an ohmic contact layer 19 21). At this time, the active layer 17 is formed of pure amorphous silicon (a-Si: H), and the ohmic contact layer 19 is formed of impurity amorphous silicon (n + a-Si).

이어서, 상기 오믹콘택층(19) 위로는 상기 게이트배선(미도시)과 교차되게 배열되는 데이터배선(23)과 함께, 이 데이터배선(23)에서 분기한 소스전극(23a)과, 상기 게이트전극(13a)을 중심으로 상기 소스전극(23a)으로부터 소정간격 이격되는 드레인전극(23b)을 형성한다. 이때, 상기 게이트전극(13a)과 반도체층(21), 및 소스전극(23a)과 드레인전극(23b)은 박막 트랜지스터(T)를 구성한다. A source electrode 23a branched from the data line 23 and a source electrode 23b branched from the data line 23 are formed on the ohmic contact layer 19 along with the data line 23 arranged to cross the gate line A drain electrode 23b spaced from the source electrode 23a by a predetermined distance is formed around the gate electrode 13a. At this time, the gate electrode 13a and the semiconductor layer 21, and the source electrode 23a and the drain electrode 23b constitute a thin film transistor T.

그 다음, 상기 데이터배선(23), 소스전극(23a) 및 드레인전극(23b)을 포함한 기판(11) 전면에 무기 절연물질로 이루어진 보호층(25)을 형성한다.A protective layer 25 made of an inorganic insulating material is formed on the entire surface of the substrate 11 including the data line 23, the source electrode 23a and the drain electrode 23b.

이어서, 도 2b에 도시된 바와 같이, 포토리소그라피 공정기술을 이용한 노광 공정 및 패터닝공정을 통해 상기 보호층(25)을 선택적으로 식각하여 상기 드레인전극(23b)을 노출시키는 콘택홀(27)을 형성한다. Then, as shown in FIG. 2B, the protective layer 25 is selectively etched through an exposure process and a patterning process using a photolithography process technique to form a contact hole 27 for exposing the drain electrode 23b do.

이어서, 도 2c에 도시된 바와 같이, 상기 콘택홀(27)을 포함한 보호막(25) 상에 투명성 도전물질인 ITO(Indium Tin Oxide)을 증착하여 단일 막 구조의 투명도전층(31)을 형성한다. 2C, ITO (Indium Tin Oxide), which is a transparent conductive material, is deposited on the passivation layer 25 including the contact hole 27 to form a transparent conductive layer 31 having a single-layer structure.

그 다음, 상기 투명도전층(31) 상에 감광성 물질을 도포한 후, 화소전극으로 정의될 위치를 한정하는 노광마스크(미도시)를 상기 감광성 물질층(미도시) 상측에 배치시킨 다음, 상기 노광마스크(미도시)를 통해 상기 감광성 물질층에 자외선 광을 조사하는 노광공정 및 현상공정을 진행하여 감광막패턴(33)을 형성한다.Next, after a photosensitive material is applied on the transparent conductive layer 31, an exposure mask (not shown) for defining a position defined as a pixel electrode is disposed on the photosensitive material layer (not shown) A photoresist pattern 33 is formed by performing an exposure process and a development process of irradiating the photosensitive material layer with ultraviolet light through a mask (not shown).

이어서, 도 2d에 도시된 바와 같이, 상기 감광막패턴(33)을 차단막으로 상기 투명도전층(31)을 습식 식각(wet etch) 공정을 통해 선택적으로 식각하여 화소전극 (31a)을 형성한다. 이때, 상기 화소전극(31a)은, 도면에는 도시하지 않았지만, 각 화소영역 별로 서로 일정간격 이격된 다수 개의 전극 형태로 배열된다. 또한, 상기 다수 개의 화소전극(31a)은 다수 개의 공통전극(13b)들과 서로 엇갈려 일정간격 이격되어 대응된다.2D, the transparent conductive layer 31 is selectively etched by a wet etch process using the photoresist pattern 33 as a blocking layer to form a pixel electrode 31a. Although not shown in the figure, the pixel electrodes 31a are arranged in a plurality of electrode shapes spaced apart from each other by a predetermined distance. In addition, the plurality of pixel electrodes 31a are spaced apart from each other by a plurality of common electrodes 13b.

그 다음, 도 2e에 도시된 바와 같이, 이렇게 습식 식각 공정을 통해 상기 투명 도전층(31)을 선택적으로 제거하여 화소전극(31a)을 형성한 후, 잔류하는 감광막패턴(33)을 제거함으로써 박막트랜지스터 어레이기판을 제조하는 공정을 완성한다. Then, as shown in FIG. 2E, the transparent conductive layer 31 is selectively removed through the wet etching process to form the pixel electrode 31a, and then the remaining photoresist pattern 33 is removed, Thereby completing a process for manufacturing a transistor array substrate.

이후, 도면에는 도시하지 않았지만, 블랙매트릭스층(미도시)과 칼라필터층(미도시)을 포함한 칼라필터 어레이기판 제조공정과 함께 상기 칼라필터 어레이기판과 박막트랜지스터 어레이기판(11) 사이에 액정층(미도시)을 형성하는 공정을 진행함으로써 표시장치를 제조하는 공정을 완료한다.Although not shown in the drawings, a color filter array substrate including a black matrix layer (not shown) and a color filter layer (not shown) and a liquid crystal layer (not shown) are formed between the color filter array substrate and the thin film transistor array substrate 11 The process of forming the display device is completed to complete the process of manufacturing the display device.

상기한 바와 같이, 종래기술에 따른 표시장치 및 그 제조방법에 의하면 다음과 같은 문제점이 있다.As described above, the display device according to the related art and the manufacturing method thereof have the following problems.

종래기술에 따른 표시장치 및 그 제조방법에 의하면, 기존의 화소전극 형성시에 사용하는 단일 금속층, 예를 들어 ITO, 몰리브덴티타늄합금 또는 알루미늄 식각시에 금속 특성에 따른 식각 능력을 고려하여 식각 공정을 진행해야 하므로 공정 진행이 복잡해지게 된다. 즉, 금속 종류에 따라 식각액(etchant) 변동이 크게 됨으로써 한계 이상의 균일도 (uniformity) 구현이 어려울 수 있으며, 그로 인해 식각 공정성이 저하되고 신규 금속 물질에 대한 적용이 어려워진다.According to the display device and the method of manufacturing the same according to the related art, the etching process is performed in consideration of the etching ability depending on the metal characteristics in the single metal layer used for forming the pixel electrode, for example, ITO, molybdenum titanium alloy or aluminum. The process progress becomes complicated. That is, it is difficult to realize uniformity over the limit due to a large etchant fluctuation depending on the kind of the metal. As a result, the etch processability is lowered and the application to the new metal material becomes difficult.

또한, 종래기술에 따른 표시장치 및 그 제조방법은 단일 막의 금속막의 경우에 상하, 좌우의 식각 균일도(etch uniformity)가 불량하여 미세배선 구현이 어렵다.In addition, the conventional display device and its manufacturing method have poor etch uniformity in top and bottom, right and left sides in the case of a metal film of a single film, and it is difficult to realize fine wiring.

그리고, 종래기술에 따른 표시장치 및 그 제조방법은, 단일 막의 금속막 식각시에 금속막이 외부로 노출되어 있기 때문에 금속막이 데미지(damage)를 받게 되어 균일한 배선을 형성하는 것이 어렵게 되며, 금속막 식각공정 시간이 증가함으로써 생산성이 떨어진다.In the conventional display device and its manufacturing method, since the metal film is exposed to the outside during the etching of the metal film of the single film, the metal film is damaged and it becomes difficult to form a uniform wiring, The productivity is decreased due to the increase of etching process time.

더욱이, 종래기술에 따른 표시장치 및 그 제조방법은 화소전극 또는 그 이외의 금속배선, 예를 들어 게이트라인 또는 데이터라인 등을 미세 선폭(w1)을 갖는 미세전극으로 형성하기 위해서는 식각 공정 시간, 식각 균일도, 금속 데미지 등의 많은 기술적 문제가 발생할 수 있어, 특히 고 개구율을 요구하는 디스플레이 공정에서 많은 어려움이 따르게 되고, 이로 인해 휘도 상승을 기대하기에는 한계가 따른다.Furthermore, in order to form a pixel electrode or other metal wiring, for example, a gate line or a data line, as a fine electrode having a fine line width w1, Uniformity, and damage to the metal. Therefore, there are many difficulties in the display process that requires a high aperture ratio, and thus there is a limit to expect the luminance increase.

또한, 종래기술의 표시장치에 사용하는 투명 도전물질인 ITO(Indium Tin Oxide)는 투과율이 우수하지만 대조비(contrast ratio)가 떨어지고, 약 3.0μm 이하의 선폭(w1) 구현이 어려운 문제점이 있다. In addition, ITO (Indium Tin Oxide), which is a transparent conductive material used in a conventional display device, has a high transmittance but a low contrast ratio, and it is difficult to realize a line width w1 of about 3.0 μm or less.

한편, 이러한 문제점을 개선할 수 있는 재질로 몰리브덴티타늄합금(MoTi)을 사용하는 경우에, 대조비(contrast ratio)는 개선되지만, 외부의 빛이 금속전극에 반사되어 편광축 (polarizer)을 거치면서 무지개 형태로 보이는 무지개 얼룩 현상이 발생할 우려가 있다. 따라서, 기존의 금속전극에 반사되어 편광축을 거치면서 발생하는 무지개 얼룩 현상을 방지하기 위해서는 전극의 반사도를 감소시킬 수 있는 저반사 전극이 절실히 요구된다.On the other hand, when a molybdenum titanium alloy (MoTi) is used as a material capable of solving such a problem, the contrast ratio is improved, but the external light is reflected by the metal electrode and passes through a polarizer, There is a possibility that a rainbow stain phenomenon appears. Therefore, in order to prevent the iridescence phenomenon which is generated by passing through the polarization axis after being reflected by the conventional metal electrode, a low reflection electrode which can reduce the reflectivity of the electrode is desperately required.

이에 본 발명은 상기 종래기술에 따른 제반 문제점을 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 표시장치의 화소전극을 포함한 전극배선 형성시에 배선의 미세화를 통해 개구율 확대 및 미세 패턴화 공정에 따른 공정시간을 줄임으로써 생산성을 향상시킬 수 있는 표시장치 및 그 제조방법을 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the above problems of the prior art, and it is an object of the present invention to provide a method of manufacturing a display device, And to provide a display device capable of improving productivity by reducing the processing time, and a method of manufacturing the same.

또한, 본 발명의 다른 목적은 표시장치의 화소전극을 포함한 금속배선의 미세 패턴화는 물론 반도체장치의 금속배선의 미세 패턴화 또는 기타 다른 표시장치의 금속배선의 미세 패턴화에 적용 가능한 표시장치 및 그 제조방법을 제공함에 있다. Another object of the present invention is to provide a display device applicable to fine patterning of a metal wiring including a pixel electrode of a display device, fine patterning of metal wiring of a semiconductor device or fine patterning of metal wiring of another display device and And a manufacturing method thereof.

그리고, 본 발명의 또 다른 목적은 반사도를 감소시킬 수 있는 저반사 전극으로 적용가능한 표시장치 및 그 제조방법을 제공함에 있다.It is another object of the present invention to provide a display device applicable as a low-reflection electrode capable of reducing the reflectivity and a method of manufacturing the same.

상기 목적을 달성하기 위한 본 발명에 따른 표시장치는, 기판상에 매트릭스 형태로 형성된 게이트배선; 상기 기판상에 형성되고, 상기 게이트배선과 교차하여 화소영역을 정의하는 데이터배선; 상기 게이트배선과 나란히 배치되는 공통배선; 상기 게이트배선과 데이터배선의 교차지점에 형성되고, 상기 게이트배선에서 분기한 게이트전극과, 게이트절연막, 액티브층, 오믹콘택층, 상기 데이터배선에서 분기한 소스전극 및 상기 소스전극에 이격되어 대응하도록 형성된 드레인전극을 포함하여 구성되는 박막트랜지스터; 상기 박막트랜지스터 상부에 형성되고, 상기 드레인전극의 일부분을 노출시키는 콘택홀을 포함하는 보호막; 및 상기 보호막 상부에 형성된 도전층과 상기 도전층상에 형성된 도전성을 가진 금속산화막 또는 금속질화막으로 이루어지며, 상기 콘택홀을 통해 상기 드레인전극과 전기적으로 연결되는 화소전극;을 포함하여 구성되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a display device including: a gate wiring formed in a matrix on a substrate; A data line formed on the substrate and defining a pixel region crossing the gate line; A common wiring arranged in parallel with the gate wiring; A gate electrode formed at a point of intersection between the gate wiring and the data wiring and spaced apart from the gate electrode branched from the gate wiring and the gate insulating film, the active layer, the ohmic contact layer, the source electrode branched from the data wiring, A thin film transistor including a drain electrode formed; A protective film formed on the thin film transistor and including a contact hole exposing a portion of the drain electrode; And a pixel electrode formed of a conductive layer formed on the protective film and a conductive metal oxide film or metal nitride film formed on the conductive layer and electrically connected to the drain electrode through the contact hole. do.

상기 목적을 달성하기 위한 본 발명에 따른 표시장치 제조방법은, 기판상에 게이트전극을 구비한 게이트배선과, 이 게이트배선과 나란하게 배치되고 다수 개의 공통전극을 구비한 공통배선을 형성하는 단계; 상기 게이트전극을 포함한 기판 전면에 게이트절연막을 형성하는 단계; 상기 게이트전극의 상부에 상기 게이트절연막을 사이에 두고 액티브층과 채널영역만큼 이격된 오믹콘택층으로 이루어진 반도체층을 형성하는 단계; 상기 반도체층 상부에 상기 게이트배선과 교차하여 화소영역을 정의하는 데이터배선과, 이 데이터배선에서 분기한 소스전극과, 이 소스전극과 이격된 드레인전극을 형성하는 단계; 상기 소스전극, 드레인전극 및 데이터배선을 포함한 기판 전면에 보호막을 형성하는 단계; 상기 보호막을 패터닝하여 상기 드레인전극 일부분을 노출시키는 콘택홀을 형성하는 단계; 상기 보호막의 상부에 상기 콘택홀을 통해 상기 드레인전극과 접촉하는 도전층을 형성하고, 상기 도전층상에 도전성을 가진 금속산화막 또는 금속질화막을 적층하는 단계; 및 상기 도전층과 금속산화막 또는 금속질화막을 순차적으로 식각하여 도전층패턴과 금속산화막패턴 또는 금속질화막패턴으로 이루어진 화소전극을 형성하는 단계;를 포함하여 구성되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a display device, including: forming a gate wiring having a gate electrode on a substrate; forming a common wiring disposed in parallel with the gate wiring and having a plurality of common electrodes; Forming a gate insulating film on the entire surface of the substrate including the gate electrode; Forming a semiconductor layer on the gate electrode, the ohmic contact layer being spaced apart from the active layer by a channel region with the gate insulating film interposed therebetween; A data line crossing the gate line and defining a pixel region on the semiconductor layer; a source electrode branched from the data line; and a drain electrode spaced apart from the source electrode; Forming a protective film over the entire substrate including the source electrode, the drain electrode, and the data line; Patterning the passivation layer to form a contact hole exposing a portion of the drain electrode; Forming a conductive layer on the protective film in contact with the drain electrode through the contact hole, and stacking a metal oxide film or a metal nitride film having conductivity on the conductive layer; And forming a pixel electrode composed of a conductive layer pattern and a metal oxide film pattern or a metal nitride film pattern by successively etching the conductive layer and the metal oxide film or the metal nitride film.

본 발명에 따른 표시장치 및 그 제조방법에 의하면 다음과 같은 효과가 있다.The display device and the manufacturing method thereof according to the present invention have the following effects.

본 발명에 따른 표시장치 및 그 제조방법은, 금속막과 도전성을 가진 금속산화막 또는 금속질화막으로 이루어진 이중 막 구조를 식각하여 화소전극으로 사용함으로써 기존의 단일 막인 금속막보다는 빠른 식각 속도를 확보하게 되고, 이로 인해 안정한 고 개구율의 미세전극 또는 미세 선폭을 갖는 미세배선을 형성할 수 있다. The display device and the method of manufacturing the same according to the present invention can be used as a pixel electrode by etching a metal film and a conductive metal oxide film or a metal nitride film to obtain a faster etch rate than a conventional metal film , Thereby making it possible to form a stable high-aperture-ratio microelectrode or fine wiring having a fine line width.

특히, 본 발명은 식각공정 시간을 단축하여 미세 전극 형성이 가능하기 때문에, 화소전극의 미세 선폭(W2)을 기존에 비해 줄일 수 있어, 개구율을 향상시킬 수 있고, 이로 인해 전체적인 휘도를 향상시킬 수 있게 된다. In particular, since the present invention can reduce the etching time to form a microelectrode, the fine line width W2 of the pixel electrode can be reduced compared with the prior art, and the aperture ratio can be improved. As a result, .

더욱이, 본 발명은 미세 선폭(W2)을 갖는 미세전극, 예를 들어 화소전극과 공통전극 형성이 가능하기 때문에, 단위 화소영역 내에 배치되는 화소전극과 공통전극 수를 증가시킬 수 있다.Furthermore, since the present invention can form a microelectrode having a fine line width (W2), for example, a pixel electrode and a common electrode, it is possible to increase the number of common electrodes and pixel electrodes arranged in the unit pixel region.

이로 인해, 본 발명은 개구율은 그대로 유지하면서 화소전극과 공통전극 간 거리(d2)를 기존에 비해 좁게 유지하여 전기장의 세기를 증가시킬 수 있어, 전기장에 의해 반응하는 액정의 반응력을 높임으로써 표시장치의 반응 속도를 증가시킬 수도 있다.Accordingly, the present invention can increase the intensity of the electric field by maintaining the aperture ratio as it is while keeping the distance d2 between the pixel electrode and the common electrode narrower than that of the conventional device, thereby increasing the reaction force of the liquid crystal reacting by the electric field, May be increased.

따라서, 본 발명에 따른 표시장치의 화소전극 또는 기타 다른 금속배선 형성공정을 기존에 비해 빠르고 균일하게 수행할 수 있어, 전극의 미세화를 통해 고개구율 확보가 기대되고, 미세화 공정에 따른 공정 시간을 줄일 수 있다.Therefore, the pixel electrode or other metal wiring forming process of the display device according to the present invention can be performed more quickly and uniformly than before, so that it is expected to secure a high aperture ratio through miniaturization of electrodes, and the process time due to the miniaturization process is reduced .

또한, 본 발명에 따른 표시장치 및 그 제조방법은, 표시장치의 화소전극 또는 기타 다른 금속배선 형성시에 금속막과 도전성을 가진 금속산화막 또는 금속질화막으로 구성된 이중 막 구조를 사용함으로써 기존의 단일 막 구조인 금속막보다는 빠른 식각 속도를 확보할 수 있어, 식각 공정시간이 감소된다.Further, the display device and the method of manufacturing the same according to the present invention can be realized by using a double-layered structure composed of a metal film and a metal oxide film or a metal nitride film which is conductive when a pixel electrode or other metal wiring of a display device is formed, The etching speed can be secured faster than the metal film having the structure, and the etching process time is reduced.

따라서, 본 발명에 따른 표시장치 및 그 제조방법은 기존의 단일 막인 금속막보다는 빠른 식각 속도가 확보되기 때문에, 전극의 미세 선 폭을 줄일 수 있어 미세전극을 통한 개구율 증가 및 휘도를 증가시킬 수 있으며, 식각 공정시간이 감소되므로 생산성이 향상된다.Therefore, since the display device and the method of manufacturing the same according to the present invention can secure a faster etch rate than a metal film, which is a conventional single film, the fine line width of the electrode can be reduced and the aperture ratio and brightness can be increased through the microelectrode , The etching process time is reduced and the productivity is improved.

그리고, 본 발명에 따른 표시장치 및 그 제조방법은, 금속막과 도전성을 가진 금속산화막 또는 금속질화막의 이중 막 구조를 식각하여 패터닝함으로써 균일한 미세배선 구현이 가능하며, 금속막이 금속산화막 또는 금속질화막에 의해 외부로 노출되지 않게 됨으로써 금속막의 데미지를 감소시킬 수 있다.The display device and the method of manufacturing the same according to the present invention can realize uniform micro wiring by etching and patterning the double film structure of the metal film and the metal oxide film or the metal nitride film having conductivity and the metal film can be formed as a metal oxide film or a metal nitride film So that damage to the metal film can be reduced.

더욱이, 본 발명에 따른 표시장치 및 그 제조방법은, 기존의 단일 막인 금속전극은 높은 반사도로 인해 무지개 얼룩 현상이 발생하였으나, 본 발명에서 사용된 금속막과 금속산화막 또는 금속질화막의 이중막 구조의 금속전극은 반사도가 낮기 때문에 저반사 전극으로도 사용이 가능하다. 즉, 금속산화막 또는 금속질화막은 광 반사율이 금속막 보다는 낮기 때문에 반사율이 높은 금속막 상부에서 반사율을 감소시키는 역할을 함으로써, 금속막과 금속산화막 또는 금속질화막의 이중 막 구조의 금속전극은 저반사 전극으로 적용이 가능하다.Furthermore, in the display device and the method of manufacturing the same according to the present invention, the metallic electrode, which is a conventional single film, has a high reflectivity, resulting in a rainbow stain phenomenon. However, the metal film used in the present invention and the metal oxide film or the metal nitride film Since the metal electrode has low reflectivity, it can be used as a low reflection electrode. That is, since the metal oxide film or the metal nitride film has a lower light reflectance than the metal film, the metal oxide film or the metal nitride film serves to reduce the reflectance at the upper portion of the metal film having a high reflectance, .

또한, 본 발명에 따른 표시장치 및 그 제조방법은 액정표시장치의 화소전극을 포함한 다양한 금속배선은 물론 그리고 태양전지의 저반사전극, 반도체장치의 미세전극을 포함한 금속배선 또는 기타 다른 표시장치의 미세전극을 포함한 금속배선에도 적용이 가능하다.Further, the display device and the manufacturing method thereof according to the present invention are applicable not only to various metal lines including pixel electrodes of a liquid crystal display device, but also to various devices such as a low reflection electrode of a solar cell, a metal line including a microelectrode of a semiconductor device, It is also applicable to metal wiring including electrodes.

도 1은 종래기술에 따른 액정표시장치 구조를 개략적으로 도시한 단면도이다.
도 2a 내지 도 2e는 종래기술에 따른 액정표시장치 제조방법을 설명하기 위한 공정 단면도이다.
도 3은 본 발명에 따른 액정표시장치의 박막트랜지스터 어레이기판의 평면도이다.
도 4는 도 3의 Ⅳ-Ⅳ선을 따라 절단된 단면도로서, 본 발명에 따른 액정표시장치 구조를 개략적으로 도시한 단면도이다.
도 5a 내지 도 5n은 본 발명에 따른 액정표시장치 제조방법을 설명하기 위한 공정 단면도이다.
도 6은 본 발명에 따른 표시장치의 제조방법에 있어서, 금속별로 부식 전위(corrosion potential) 분포를 나타낸 그래프이다.
도 7은 본 발명에 따른 표시장치의 제조방법에 있어서, 금속막과 금속산화막 또는 금속질화막의 전위에 따른 전류밀도를 나타낸 그래프로서, 금속막과 금속산화막 또는 금속질화막의 전위차를 개략적으로 도시한 그래프이다.
도 8은 본 발명에 따른 표시장치의 제조방법에 있어서, 몰리브덴티타늄합금(MoTi)과 구리질화막(CuNx)으로 구성된 이중막을 사용한 경우와 기존의 몰리브덴티타늄합금(MoTi)으로 구성된 단일막을 사용한 경우에 있어서, 식각 시간에 따른 식각 바이어스를 나타낸 그래프이다.
도 9는 본 발명에 따른 표시장치의 제조방법에 있어서, 몰리브덴티타늄합금(MoTi)과 구리질화막(CuNx)으로 구성된 이중막을 사용한 경우에 식각 시간에 따른 미세 선폭(w2)의 변화를 나타낸 그래프이다.
도 10은 본 발명에 따른 표시장치의 제조방법에 있어서, 금속막으로 이루어진 단일막과, 금속막과 금속산화막 또는 금속질화막으로 이루어진 이중막 구조의 경우에, 식각 시간에 따라 구현되는 미세 선폭(w2)의 변화 상태를 보여 주는 사진이다.1 is a cross-sectional view schematically showing a structure of a liquid crystal display device according to the related art.
2A to 2E are cross-sectional views illustrating a method of manufacturing a liquid crystal display device according to the related art.
3 is a plan view of a thin film transistor array substrate of a liquid crystal display device according to the present invention.
FIG. 4 is a cross-sectional view taken along the line IV-IV of FIG. 3, and is a schematic cross-sectional view illustrating the structure of a liquid crystal display device according to the present invention.
5A to 5N are cross-sectional views illustrating a method of manufacturing a liquid crystal display device according to the present invention.
6 is a graph showing a corrosion potential distribution for each metal in the method of manufacturing the display device according to the present invention.
7 is a graph showing the current density according to the potentials of the metal film and the metal oxide film or the metal nitride film in the method for manufacturing the display device according to the present invention and is a graph schematically showing the potential difference between the metal film and the metal oxide film or metal nitride film to be.
FIG. 8 is a graph showing the results of a case where a single film composed of a molybdenum titanium alloy (MoTi) and a copper nitride film (CuNx) and a conventional molybdenum titanium alloy (MoTi) is used in a method of manufacturing a display device according to the present invention , And the etching bias according to the etching time.
9 is a graph showing a change in the fine line width w2 according to an etching time in the case of using a bilayer composed of a molybdenum titanium alloy (MoTi) and a copper nitride film (CuNx) in a method of manufacturing a display device according to the present invention.
10 is a graph showing the relationship between the line width w2 realized according to the etching time in the case of a single film made of a metal film and a double film structure made of a metal film and a metal oxide film or a metal nitride film, ) In the state of change.

이하, 본 발명의 바람직한 실시 예에 따른 표시장치에 대해 첨부된 도면을 참조하여 상세히 설명한다.
이하 본 발명의 실시 예에서는 액정표시장치를 예로 들어 설명하고 있지만 본 발명에 따른 표시장치는 이에 한정되는 것은 아니며, 예컨데 유기발광표시장치 (Organic Light Emitting Device; OLED) 등과 같이 박막 트랜지스터를 스위칭 소자로 사용하는 다양한 종류의 표시장치일 수 있다.
도 3은 본 발명에 따른 액정표시장치의 박막트랜지스터 어레이기판의 평면도이다.Hereinafter, a display device according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
Hereinafter, a liquid crystal display device will be described as an example of the present invention. However, the display device according to the present invention is not limited thereto. For example, an organic light emitting diode (OLED) And may be various kinds of display devices used.
3 is a plan view of a thin film transistor array substrate of a liquid crystal display device according to the present invention.

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도 4는 도 3의 Ⅳ-Ⅳ선을 따라 절단된 단면도로서, 본 발명에 따른 액정표시장치 구조를 개략적으로 도시한 단면도이다.FIG. 4 is a cross-sectional view taken along the line IV-IV of FIG. 3, and is a schematic cross-sectional view illustrating the structure of a liquid crystal display device according to the present invention.

본 발명에 따른 표시장치는, 도 3에 도시된 바와 같이, 표시장치용 어레이기판(미도시; 도 4의 부호 "101" 참조) 상에 소정 간격 이격되어 평행하게 가로방향으로 구성된 다수 개의 게이트배선(103)과; 상기 게이트배선(103)에 근접하여 상기 게이트배선(103)과 평행하게 구성된 공통배선(104)과; 상기 게이트배선 (103)과는 교차하여 화소영역(P)을 정의하며, 세로 방향으로 연장하는 다수의 데이터배선(113a)이 형성되어 있다.As shown in Fig. 3, the display device according to the present invention includes a plurality of gate wirings (not shown) spaced apart from each other on a display substrate array substrate (103); A common wiring 104 formed in parallel with the gate wiring 103 in proximity to the gate wiring 103; A plurality of data wirings 113a extending in the vertical direction are formed to intersect the gate wirings 103 and define the pixel region P. [

또한, 상기 각 화소영역(P) 내의 게이트 배선(103)과 데이터 배선(113a)이 교차지점에는 상기 게이트 배선(103)에서 분기하여 형성된 게이트 전극(103a)과, 상기 게이트 전극(103a) 위로 게이트절연막(105)과, 상기 게이트 절연막(105) 위로 액티브층(107)과 오믹콘택층(109)으로 구성된 반도체층(111)과, 상기 반도체층 (111)과 접촉하여 형성된 소스전극(113b)과 드레인전극(113c)으로 구성된 박막트랜지스터(T)가 형성되어 있다. 이때, 상기 소스전극(113b)은 상기 데이터 배선(113a)에서 분기하여 있다.A gate electrode 103a formed by branching from the gate wiring 103 is formed at the intersection of the gate wiring 103 and the data wiring 113a in each pixel region P, A semiconductor layer 111 composed of an active layer 107 and an ohmic contact layer 109 is formed on the gate insulating film 105 and a source electrode 113b formed in contact with the semiconductor layer 111, And a thin film transistor T composed of a drain electrode 113c are formed. At this time, the source electrode 113b is branched at the data line 113a.

그리고, 상기 화소영역(P) 내에는 상기 게이트 배선(103)과 근접하여 평행하게 형성된 공통배선(104)으로부터 분기한 다수 개의 공통전극(104a)이 상기 데이터배선(113a)과 평행하게 형성되어 있으며, 상기 각 공통전극(104a) 사이로 상기 공통전극(104a)과 엇갈리도록 다수 개의 화소전극(141a)이 배치되어 있다. 이때, 상기 다수 개의 화소전극(141a)은 상기 드레인전극(113c)과 연결되어 있는 화소전극배선(141)에서 분기하여 있다. A plurality of common electrodes 104a branched from the common wiring 104 formed in parallel with the gate wiring 103 in parallel are formed in the pixel region P in parallel with the data wiring 113a And a plurality of pixel electrodes 141a are disposed between the common electrodes 104a so as to be offset from the common electrode 104a. At this time, the plurality of pixel electrodes 141a are branched at the pixel electrode wirings 141 connected to the drain electrodes 113c.

도 4는 도 3의 Ⅳ-Ⅳ선을 따라 절단된 단면도로서, 본 발명에 따른 액정표시장치 구조를 개략적으로 도시한 단면도이다.FIG. 4 is a cross-sectional view taken along the line IV-IV of FIG. 3, and is a schematic cross-sectional view illustrating the structure of a liquid crystal display device according to the present invention.

여기서는 표시장치의 화소전극 구조를 중심으로 설명하지만, 다른 금속배선, 예를 들어 게이트전극을 포함한 게이트배선 또는, 공통배선, 또는 소스 및 드레인전극을 포함한 데이터배선 구조에도 동일하게 적용될 수 있음을 밝혀 두기로 한다. 또한, 본 발명은 표시장치의 금속배선 이외에, 미세 선 폭을 갖는 금속전극 또는 금속배선이 이용되는 반도체장치 및 기타 다른 표시장치 그리고 태양전지의 저반사 전극에도 적용 가능함을 밝혀 두기로 한다.Although the pixel electrode structure of the display device is mainly described here, it is noted that the present invention is equally applicable to other metal wirings, for example, a gate wiring including a gate electrode, a common wiring, or a data wiring structure including source and drain electrodes . It is to be understood that the present invention is also applicable to a semiconductor device, a display device, and a low-reflection electrode of a solar cell other than a metal wiring of a display device, a metal electrode having a fine line width or a metal wiring, and other display devices.

본 발명에 따른 표시장치는, 도 4에 도시된 바와 같이, 기판(101) 상에 게이트 전극(103a)을 포함하는 게이트 배선(미도시; 도 3의 "103" 참조)과 공통배선(미도시; 도 3의 "104" 참조) 및 상기 공통배선(미도시)에서 분기한 다수 개의 공통전극(104a)이 형성되어 있으며, 그 위로 전면에 게이트 절연막(105)이 형성되어 있으며, 상기 게이트 절연막(105) 위로 상기 게이트 전극(103a)에 대응하여 액티브층(107)과 오믹콘택층(109)을 갖는 반도체층(111)이 형성되어 있다. 이때, 이 게이트배선에서 분기한 게이트 전극(103a) 및 공통전극(104a)도 함께 형성된다. 또한, 상기 게이트배선(미도시) 및 공통배선(미도시)의 구성으로는 단일 막, 이중 막 또는 삼중 막 구조로 형성될 수 있으나, 도면에서는 편의상 단일 막 구조로 도시하였다. 여기서, 상기 이중 막 구조는 도전층과 금속산화막 또는 금속질화막의 적층 구조를 포함하며, 삼중 막 구조는 2개의 도전층과 금속산화막 또는 금속질화막의 적층 구조를 포함한다. 이때, 상기 이중 막을 구성하는 도전층 재질로는 몰리브덴티타늄 합금(MoTi), 알루미늄(Al), 알루미늄합금, 크롬 (Cr), 텅스텐(W), 구리 (Cu)가 포함된 도전성 금속그룹 중 선택된 하나 또는 2 이상이 사용되거나, 또는 ITO, AZO, ZnO, IZO 또는 기타 다른 투명 금속물질 중에서 선택된 하나 또는 2 이상을 사용할 수 있다. As shown in Fig. 4, a display device according to the present invention includes a substrate 101, gate wirings (not shown in Fig. 3, refer to 103) including a gate electrode 103a, And a plurality of common electrodes 104a branched from the common wiring (not shown) are formed on the gate insulating layer 105. A gate insulating layer 105 is formed on the entire surface of the common electrode 104a, 105, a semiconductor layer 111 having an active layer 107 and an ohmic contact layer 109 is formed corresponding to the gate electrode 103a. At this time, the gate electrode 103a and the common electrode 104a branched off from the gate wiring are also formed. In addition, the gate wiring (not shown) and the common wiring (not shown) may be formed as a single film, a double film, or a triple film structure. Here, the bilayer structure includes a lamination structure of a conductive layer and a metal oxide film or a metal nitride film, and the triple film structure includes a laminated structure of two conductive layers and a metal oxide film or a metal nitride film. At this time, the conductive layer material constituting the double layer may be selected from a conductive metal group containing molybdenum titanium alloy (MoTi), aluminum (Al), aluminum alloy, chromium (Cr), tungsten (W) Or two or more may be used, or one or two or more selected from ITO, AZO, ZnO, IZO or other transparent metal materials may be used.

그리고, 상기 금속산화막 및 금속질화막에 포함되는 금속으로는 구리(Cu), 알루미늄(Al), 알루미늄합금, 크롬 (Cr), 텅스텐(W), 또는 몰리브덴티타늄(MoTi)합금 등이 사용된다. 그리고, 상기 액티브층(107)은 순수 비정질실리콘(a-Si:H)으로 형성되며, 상기 오믹콘택층 (109)은 불순물 비정질 실리콘 (n+ a-Si)으로 형성된다.As the metal included in the metal oxide film and the metal nitride film, copper (Cu), aluminum (Al), aluminum alloy, chromium (Cr), tungsten (W), molybdenum titanium (MoTi) alloy and the like are used. The active layer 107 is formed of pure amorphous silicon (a-Si: H), and the ohmic contact layer 109 is formed of impurity amorphous silicon (n + a-Si).

또한, 상기 게이트 절연막(105) 위로 상기 게이트 배선(미도시) 및 공통배선 (미도시)과 교차하며 데이터 배선(113a)이 형성되어 있으며, 상기 반도체층(111) 위로 상기 반도체층(111)과 접촉하며, 상기 데이터배선(113a)에서 분기한 소스전극 (113b) 및 상기 소스전극(113c)과 이격하며 상기 반도체층(111)과 접촉하는 드레인전극(113c)이 형성되어 있다. 이때, 상기 데이터배선(113a), 소스전극(113b) 및 드레인전극(113c)의 구성으로는 이중 막 또는 삼중 막 구조로도 형성될 수 있으나, 도면에서는 편의상 단일 막 구조로 도시하였다. 여기서, 상기 이중 막 구조로는 도전층과 금속산화막 또는 금속질화막의 적층 구조를 포함하며, 삼중 층 구조는 2개의 도전층과 금속산화막 또는 금속질화막의 적층 구조를 포함한다. 이때, 상기 이중 막을 구성하는 도전층 재질로는 몰리브덴티타늄(MoTi)합금, 알루미늄(Al), 알루미늄합금, 크롬(Cr), 텅스텐(W), 구리(Cu) 등이 포함된 도전성 금속그룹 중에서 선택된 하나 또는 2 이상이 사용하거나, 또는 ITO, AZO, ZnO, IZO 또는 기타 다른 투명 금속물질 중에서 선택된 하나 또는 2 이상을 사용할 수 있다. A data line 113a is formed on the gate insulating film 105 so as to intersect the gate line and the common line (not shown), and the semiconductor layer 111, And a source electrode 113b branched from the data line 113a and a drain electrode 113c spaced apart from the source electrode 113c and in contact with the semiconductor layer 111 are formed. At this time, the data line 113a, the source electrode 113b, and the drain electrode 113c may have a double or triple film structure, but they are shown as a single film structure for the sake of convenience. Here, the bilayer structure includes a lamination structure of a conductive layer and a metal oxide film or a metal nitride film, and the triple layer structure includes a laminate structure of two conductive layers and a metal oxide film or a metal nitride film. At this time, the conductive layer material constituting the double layer is selected from a conductive metal group including molybdenum titanium (MoTi) alloy, aluminum (Al), aluminum alloy, chromium (Cr), tungsten (W) One or two or more of them may be used, or one or two or more selected from ITO, AZO, ZnO, IZO or other transparent metal materials may be used.

그리고, 상기 금속산화막 및 금속질화막에 포함되는 금속으로는 구리(Cu), 알루미늄(Al), 알루미늄합금, 크롬 (Cr), 텅스텐(W), 또는 몰리브덴티타늄(MoTi)합금 등이 사용된다.As the metal included in the metal oxide film and the metal nitride film, copper (Cu), aluminum (Al), aluminum alloy, chromium (Cr), tungsten (W), molybdenum titanium (MoTi) alloy and the like are used.

그리고, 상기 소스 및 드레인전극(113b, 113c)을 포함하여 노출된 게이트 절연막(105) 위로 전면에 보호층(125)이 형성되어 있으며, 상기 보호층(125) 위로 콘택홀(127)을 통해 상기 드레인전극(113c)과 접촉하는 화소전극배선(141)에서 분기된 다수 개의 화소전극(141a)이 그 하부에 형성된 다수 개의 공통전극(104a) 사이마다 엇갈려 형성되어 있다. 이때, 상기 다수 개의 화소전극(141a)은 도시한 바와 같이 보호층(125) 상부에 형성될 수도 있으며, 도시하지 않았지만, 소스전극 및 드레인전극이 형성되는 게이트 절연막 위에 형성될 수도 있다. A protective layer 125 is formed on the entire surface of the gate insulating layer 105 including the source and drain electrodes 113b and 113c. The protective layer 125 is formed on the passivation layer 125 through the contact hole 127, A plurality of pixel electrodes 141a branched from the pixel electrode lines 141 which are in contact with the drain electrodes 113c are staggered between a plurality of common electrodes 104a formed under the pixel electrodes 141a. At this time, the plurality of pixel electrodes 141a may be formed on the passivation layer 125, or may be formed on a gate insulating layer on which a source electrode and a drain electrode are formed, though not shown.

여기서, 상기 화소전극(141a)과 화소전극배선(141)은 도전층패턴(129a)과 금속산화막패턴 또는 금속질화막패턴(131a)의 적층 구조로 구성되어 있다. 이때, 상기 도전층패턴(129a) 재질로는 몰리브덴 티타늄합금(MoTi), 알루미늄(Al), 알루미늄합금, 크롬(Cr), 텅스텐(W), 구리(Cu) 등이 포함된 도전성 금속 그룹 중에서 선택된 하나 또는 2 이상이 사용되거나, 또는 ITO, AZO, ZnO, IZO 또는 기타 다른 투명 금속물질 중에서 선택된 하나 또는 2 이상을 사용할 수 있다. 또한, 상기 금속산화막 및 금속질화막에 포함되는 금속으로는 구리(Cu), 알루미늄(Al), 알루미늄합금, 크롬(Cr), 텅스텐 (W), 또는 몰리브덴티타늄합금(MoTi) 등이 사용된다.Here, the pixel electrode 141a and the pixel electrode wiring 141 are formed in a laminated structure of the conductive layer pattern 129a and the metal oxide film pattern or the metal nitride film pattern 131a. At this time, the conductive layer pattern 129a may be formed of a conductive metal group including molybdenum titanium alloy (MoTi), aluminum (Al), aluminum alloy, chromium (Cr), tungsten (W) One or two or more of them may be used, or one or two or more selected from ITO, AZO, ZnO, IZO or other transparent metal materials may be used. As the metal included in the metal oxide film and the metal nitride film, copper (Cu), aluminum (Al), aluminum alloy, chromium (Cr), tungsten (W), or molybdenum titanium alloy (MoTi) is used.

한편, 도면에는 도시하지 않았지만, 상기 박막트랜지스터 어레이기판으로 사용되는 투명한 기판(101) 상에 일정간격을 두고 칼라필터기판(미도시; 도 5n의 "151" 참조)이 배치되고, 이들 사이에 액정층(미도시; 도 5n의 "161" 참조)이 형성되어 있다.Although not shown in the drawings, a color filter substrate (not shown in the drawing) 151 (see FIG. 5n) is disposed at a predetermined interval on a transparent substrate 101 used as the thin film transistor array substrate, Layer (not shown in Fig. 5N "161") is formed.

한편, 상기와 같이 구성되는 본 발명에 따른 표시장치 제조방법에 대해 도 5a 내지 5n을 참조하여 설명하면 다음과 같다.The method of manufacturing a display device according to the present invention will now be described with reference to FIGS. 5A to 5N.

도 5a 내지 도 5n은 본 발명에 따른 액정표시장치 제조방법을 설명하기 위한 공정 단면도이다.5A to 5N are cross-sectional views illustrating a method of manufacturing a liquid crystal display device according to the present invention.

여기서는 본 발명에 따른 표시장치의 화소전극 구조를 중심으로 설명하지만, 다른 금속배선, 예를 들어 게이트 전극을 포함한 게이트배선, 공통배선 또는, 소스 및 드레인 전극을 포함한 데이터배선 구조에도 동일하게 적용될 수 있음을 밝혀 두기로 한다. 또한, 본 발명은 표시장치의 금속배선 이외에, 미세 선폭을 갖는 미세전극 또는 금속배선이 이용되는 반도체장치, 기타 다른 표시장치 또는 태양전지의 저반사전극에도 적용 가능함을 밝혀 두기로 한다.Here, the pixel electrode structure of the display device according to the present invention is mainly described, but the same can be applied to other metal wirings, for example, a gate wiring including a gate electrode, a common wiring, or a data wiring structure including source and drain electrodes . It is to be noted that the present invention is also applicable to a semiconductor device, a display device or a low-reflection electrode of a solar cell, in addition to a metal wiring of a display device, a microelectrode having a fine line width or a metal wiring.

도 5a에 도시된 바와 같이, 투명한 기판(101) 상에 알루미늄(Al), 알루미늄합금, 크롬(Cr), 텅스텐(W), 몰리브덴티타늄합금(MoTi), 구리(Cu) 등이 포함된 도전성 금속그룹 중에서 선택된 하나 또는 2 이상 금속물질을 증착하여 도전층(103)을 형성한다. 이때, 상기 도전층(103)의 구성으로는 단일 막, 이중 막 또는 삼중 막 구조로 형성될 수 있으나, 도면에서는 편의상 단일 막 구조로 도시하였다. 5A, a conductive metal (Al) containing aluminum (Al), an aluminum alloy, chromium (Cr), tungsten (W), molybdenum titanium alloy (MoTi), copper The conductive layer 103 is formed by depositing one or two or more metal materials selected from the group. At this time, the conductive layer 103 may have a single-layer structure, a double-layer structure, or a triple-layer structure.

여기서, 상기 이중 막 구조는 도전층과 금속산화막 또는 금속질화막의 적층 구조를 포함하며, 삼중 막 구조는 2개의 도전층과 금속산화막 또는 금속질화막의 적층 구조를 포함한다. 이때, 상기 이중 막을 구성하는 도전층 재질로는 몰리브덴티타늄 합금(MoTi), 알루미늄(Al), 알루미늄합금, 크롬(Cr), 텅스텐(W), 구리(Cu)가 포함된 도전성 금속그룹 중 선택된 하나 또는 2 이상이 사용되거나, 또는 ITO, AZO, ZnO, IZO 또는 기타 다른 투명 금속물질 중에서 선택된 하나 또는 2 이상을 사용할 수 있다. Here, the bilayer structure includes a lamination structure of a conductive layer and a metal oxide film or a metal nitride film, and the triple film structure includes a laminated structure of two conductive layers and a metal oxide film or a metal nitride film. At this time, the conductive layer material constituting the double layer may be selected from a conductive metal group containing molybdenum titanium alloy (MoTi), aluminum (Al), aluminum alloy, chromium (Cr), tungsten (W) Or two or more may be used, or one or two or more selected from ITO, AZO, ZnO, IZO or other transparent metal materials may be used.

그리고, 상기 금속산화막 및 금속질화막에 포함되는 금속으로는 구리(Cu), 알루미늄 (Al), 알루미늄합금, 크롬(Cr), 텅스텐(W), 또는 몰리브덴티타늄(MoTi)합금 등이 사용된다. As the metal included in the metal oxide film and the metal nitride film, copper (Cu), aluminum (Al), aluminum alloy, chromium (Cr), tungsten (W), molybdenum titanium (MoTi) alloy and the like are used.

그 다음, 도면에는 도시하지 않았지만, 상기 도전층(103) 상부에 제1 감광막(미도시)을 도포한 후, 노광마스크(미도시)을 이용한 노광 공정 및 현상공정을 통해 상기 제1 감광막(미도시)을 선택적으로 제거하여 제1 감광막패턴(미도시)을 형성한다. Next, although not shown in the drawing, a first photoresist layer (not shown) is coated on the conductive layer 103, and then the first photoresist layer (not shown) is exposed through an exposure process and a development process using an exposure mask Is selectively removed to form a first photoresist pattern (not shown).

이어서, 도 5b에 도시된 바와 같이, 상기 제1 감광막패턴(미도시)을 차단막으로 하여 식각공정을 통해 상기 도전층(103)을 선택적으로 식각하여, 일 방향으로 다수의 게이트배선(미도시; 도 3의 "103" 참조)과, 상기 게이트배선에서 연장되어 돌출 형성된 게이트전극(103a)과 함께, 공통배선(미도시; 도 3의 "104" 참조) 및 상기 공통배선(미도시)에서 분기한 다수 개의 공통전극(104a)을 형성한다.Next, as shown in FIG. 5B, the conductive layer 103 is selectively etched through the etching process using the first photoresist pattern (not shown) as a blocking layer to form a plurality of gate wirings (not shown) in one direction. (Not shown) (see "103" in FIG. 3) and a gate electrode 103a extending and protruding from the gate wiring (not shown) And a plurality of common electrodes 104a are formed.

그 다음, 도 5c에 도시된 바와 같이, 상기 제1 감광막패턴(미도시)을 제거하고, 게이트배선 등이 형성된 기판(101)의 전면에 실리콘산화막(SiO2) 및 실리콘질화막(SiNx)으로 구성된 무기절연 물질그룹과 경우에 따라서는 벤조사이클로부텐 (Benzocyclobutene)과, 아크릴(Acryl)계 수지(resin)로 구성된 유기절연 물질그룹 중에서 선택된 하나를 증착 또는 도포하여 게이트절연막(105)을 형성한다.5C, the first photoresist pattern (not shown) is removed, and a silicon oxide film (SiO 2 ) and a silicon nitride film (SiN x ) are formed on the entire surface of the substrate 101 on which the gate wiring and the like are formed A gate insulating film 105 is formed by depositing or applying one selected from the group consisting of an inorganic insulating material and an organic insulating material group composed of a benzocyclobutene and an acrylic resin as the case may be.

이어서, 상기 게이트절연막(105) 상에 채널영역으로 사용하는 비정질 실리콘 (a-Si:H)으로 구성된 액티브층(107)과 n+ 불순물이 도핑된 불순물 비정질실리콘으로 구성된 오믹콘택층(109)을 차례로 형성한다. Next, an active layer 107 made of amorphous silicon (a-Si: H) used as a channel region and an ohmic contact layer 109 made of an impurity-doped amorphous silicon doped with n + impurities are sequentially formed on the gate insulating film 105 .

그 다음, 상기 오믹콘택층(109) 상부에 도전물질을 스퍼티링방법으로 증착하여 도전층(113)을 형성한다. 이때, 상기 도전층(113) 재질로는 몰리브덴티타늄합금 (MoTi), 탄탈륨(Ta), 크롬 (Cr), 니켈(Ni), 인듐(In), 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 알루미늄합금의 금속 군 중에서 선택된 하나 또는 2 이상을 사용하거나, 또는 ITO, AZO, ZnO, IZO 또는 기타 다른 투명 금속물질 중에서 선택된 하나 또는 2 이상을 사용할 수 있다. Next, a conductive material is deposited on the ohmic contact layer 109 by a sputtering method to form a conductive layer 113. At this time, the conductive layer 113 may be made of a material selected from the group consisting of molybdenum titanium (MoTi), tantalum (Ta), chromium (Cr), nickel (Ni), indium (In), molybdenum (Mo), titanium Cu, Al, and aluminum alloys, or one or more selected from the group consisting of ITO, AZO, ZnO, IZO, and other transparent metal materials.

또한, 상기 도전층(113)의 구성으로는 단일 막, 이중 막 또는 삼중 막 구조로 형성될 수 있으나, 도면에서는 편의상 단일 막 구조로 도시하였다. 여기서, 상기 이중 막 구조인 경우에, 도전층과 금속산화막 또는 금속질화막의 적층 구조를 포함하며, 삼중 막 구조는 2개의 도전층과 금속산화막 또는 금속질화막의 적층 구조를 포함한다. 이때, 상기 이중 막을 구성하는 도전층 재질로는 몰리브덴티타늄 합금(MoTi), 알루미늄(Al), 알루미늄합금, 크롬(Cr), 텅스텐(W), 구리(Cu)가 포함된 도전성 금속그룹 중 선택된 하나 또는 2 이상이 사용하거나, 또는 ITO, AZO, ZnO, IZO 또는 기타 다른 투명 금속물질 중에서 선택된 하나 또는 2 이상을 사용할 수 있다. In addition, the conductive layer 113 may have a single-layer structure, a double-layer structure, or a triple-layer structure. Here, in the case of the above-mentioned double-layer structure, it includes a lamination structure of a conductive layer and a metal oxide film or a metal nitride film, and the triple film structure includes a laminated structure of two conductive layers and a metal oxide film or a metal nitride film. At this time, the conductive layer material constituting the double layer may be selected from a conductive metal group containing molybdenum titanium alloy (MoTi), aluminum (Al), aluminum alloy, chromium (Cr), tungsten (W) Or two or more may be used, or one or two or more selected from ITO, AZO, ZnO, IZO or other transparent metal materials may be used.

그리고, 상기 금속산화막 및 금속질화막에 포함되는 금속으로는 구리(Cu), 알루미늄 (Al), 알루미늄합금, 크롬(Cr), 텅스텐(W), 또는 몰리브덴티타늄(MoTi)합금 등이 사용된다. As the metal included in the metal oxide film and the metal nitride film, copper (Cu), aluminum (Al), aluminum alloy, chromium (Cr), tungsten (W), molybdenum titanium (MoTi) alloy and the like are used.

이어서, 도 5d 및 도 5e에 도시된 바와 같이, 상기 도전층(113) 상부에 제2 감광막(115)을 도포한 후, 회절마스크(120)을 이용한 포토리소그라피 공정기술을 통해 상기 제2 감광막(115)을 노광 및 현상하여 제2 감광막패턴(115a)을 형성한다.5D and 5E, the second photoresist layer 115 is coated on the conductive layer 113, and then the second photoresist layer 115 is formed on the second photoresist layer 115 by a photolithography process using a diffraction mask 120. Then, 115 are exposed and developed to form a second photoresist pattern 115a.

이때, 상기 회절마스크(120)로는 슬릿마스크 또는 하프톤마스크(Half-tone mask)를 사용하는데, 상기 회절마스크 이외에 일반 마스크를 사용할 수도 있다.At this time, a slit mask or a half-tone mask is used as the diffraction mask 120, and a general mask may be used in addition to the diffraction mask.

또한, 상기 회절마스크(120)는 광차단영역(120a)과 반투과영역(120b) 및 투과영역(120c)으로 구성되는데, 상기 반투과영역(120b)을 통해 노광되어 현상되고 남은 제2 감광막패턴(115a)의 두께는 상기 광차단영역(120a)을 통해 노광되어 현상되고 남은 제2 감광막패턴(115a)의 두께에 비해 얇게 형성된다. 그리고, 상기 반투과영역(120b) 아래에 위치하는 제2 감광막패턴(115a) 부분은 채널영역에 대응되며, 상기 광차단 영역(120a) 아래에 위치하는 제2 감광막패턴(115a) 부분은 소스/드레인영역에 대응된다.The diffraction mask 120 includes a light shielding region 120a, a semi-transmission region 120b, and a transmission region 120c. The second light shielding film 120 is exposed through the transflective region 120b, The thickness of the second photoresist pattern 115a is formed to be thinner than the thickness of the remaining second photoresist pattern 115a exposed through the light blocking area 120a and developed. The portion of the second photoresist pattern 115a located below the transflective region 120b corresponds to the channel region and the portion of the second photoresist pattern 115a located below the photoresist region 120a corresponds to the source / Drain region.

그 다음, 도 5f에 도시된 바와 같이, 상기 제2 감광막패턴(115a)을 차단막으로 하여, 상기 도전층(113), 오믹콘택층(109) 및 액티브층(107)을 순차적으로 식각한다. Next, as shown in FIG. 5F, the conductive layer 113, the ohmic contact layer 109, and the active layer 107 are sequentially etched using the second photoresist pattern 115a as a blocking layer.

이어서, 도 5g에 도시된 바와 같이, 에싱(ashing) 공정을 통해 상기 제2 감광막패턴(115a)을 일정 두께만큼 제거하여 채널영역과 대응되는 위치에 해당하는 상기 도전층(113) 상면을 노출시킨다. 5G, the second photoresist pattern 115a is removed by a predetermined thickness through an ashing process to expose the upper surface of the conductive layer 113 corresponding to the channel region .

그 다음, 도 5h에 도시된 바와 같이, 상기 에싱처리된 제2 감광막패턴(115a)을 마스크로 상기 노출된 도전층(113) 부분을 선택적으로 식각하여 상기 게이트배선(미도시)과 수직하게 교차하여 화소영역을 정의하는 데이터배선(113a)과, 상기 데이터배선(113a)에서 상기 게이트전극(103a)의 일측 상부로 돌출형성된 소스전극 (113b)과, 상기 소스전극(113b)과 소정간격만큼 이격된 드레인전극(113c)을 형성한다. 이때, 상기 채널영역에 위치하는 도전층(113) 식각시에 그 아래의 오믹콘택층 (109) 부분도 동시에 식각된다.5H, portions of the exposed conductive layer 113 are selectively etched using the second photoresist pattern 115a as an etching mask so as to intersect perpendicularly to the gate wiring (not shown) A source electrode 113b protruding upward from one side of the gate electrode 103a in the data line 113a and a source electrode 113b protruded from the source electrode 113b by a predetermined distance Thereby forming a drain electrode 113c. At this time, when the conductive layer 113 located in the channel region is etched, portions of the ohmic contact layer 109 below the conductive layer 113 are simultaneously etched.

이어서, 도 5i에 도시된 바와 같이, 상기 감광막패턴(115a)을 제거한 후 상기 데이터배선(113a)과 소스전극 및 드레인전극(113b, 113c)이 형성된 기판(101) 전면에 유기 절연물질그룹, 경우에 따라서는 무기 절연물질 그룹 중에서 하나를 선택 증착하여 보호층(125)을 형성하고, 이어 상기 보호층(125) 상에 제3 감광막(미도시)을 도포한다. 이때, 상기 보호층(125)의 형성물질로는, 전술한 실리콘산화막(SiO2) 및 실리콘질화막 (SiNx)을 포함하는 무기절연 물질그룹과 경우에 따라서는 벤조사이클로부텐 (Benzocyclobutene)과, 아크릴 (Acryl)계 수지(resin)로 구성된 유기절연 물질그룹 중에서 선택된 하나를 증착 또는 도포하여 사용한다.5I, after the photoresist pattern 115a is removed, an organic insulating material group is formed on the entire surface of the substrate 101 on which the data line 113a and the source and drain electrodes 113b and 113c are formed. In this case, A protective layer 125 is formed by selectively depositing one of the inorganic insulating material groups, and then a third photoresist layer (not shown) is coated on the protective layer 125. At this time, as the material for forming the protective layer 125, an inorganic insulating material group including the silicon oxide film (SiO 2 ) and the silicon nitride film (SiN x ), benzocyclobutene, And an organic insulating material group composed of an acrylic resin is deposited or applied.

그 다음, 포토리소그라피 공정기술을 통해 상기 제3 감광막(미도시)을 노광 및 현상 공정을 진행하여 제3 감광막패턴(미도시)을 형성한다. Then, a third photoresist pattern (not shown) is formed by exposing and developing the third photoresist layer (not shown) through a photolithography process.

이어서, 도 5j에 도시된 바와 같이, 상기 제3 감광막패턴(미도시)을 마스크로 상기 보호층(125)을 선택적으로 식각하여 드레인전극(113c)을 노출시키는 콘택홀 (127)을 형성한다. Referring to FIG. 5J, the protective layer 125 is selectively etched using the third photoresist pattern (not shown) as a mask to form a contact hole 127 exposing the drain electrode 113c.

그 다음, 도 5k에 도시된 바와 같이, 상기 제3 감광막패턴(미도시)을 제거한 후, 상기 콘택홀(127)을 포함한 보호막(125) 상에 도전층(129)을 스퍼터링방법으로 증착한다. 이때, 상기 도전층(129)의 재질로는 몰리브덴 티타늄합금(MoTi), 알루미늄(Al), 알루미늄합금, 크롬(Cr), 텅스텐(W), 구리(Cu) 등이 포함된 도전성 금속 그룹 중에서 선택된 하나 또는 2 이상이 사용되거나, 또는 ITO, AZO, ZnO, IZO를 포함하는 투명 도전물질 중에서 하나 또는 2 이상을 선택하여 사용할 수 있다. 5K, after the third photoresist pattern (not shown) is removed, a conductive layer 129 is deposited on the passivation layer 125 including the contact hole 127 by a sputtering method. The conductive layer 129 may be formed of a conductive metal group including molybdenum titanium alloy (MoTi), aluminum (Al), aluminum alloy, chromium (Cr), tungsten (W) One or two or more transparent conductive materials including ITO, AZO, ZnO, and IZO may be used.

이어서, 상기 도전층(129) 상에 화학기상증착법(CVD; chemical vapor deposition method) 또는 기타 다른 증착방법을 이용하여 금속산화물 또는 금속질화물을 증착하여 금속산화막 또는 금속질화막(131)을 형성한다. 이때, 상기 금속t산화막 및 금속질화막에 포함되는 금속으로는 구리(Cu), 알루미늄(Al), 알루미늄 합금, 크롬(Cr), 텅스텐 (W), 또는 몰리브덴티타늄합금(MoTi) 중에서 어느 하나를 선택하여 사용된다. 또한, 상기 금속산화막 또는 금속질화막(131)의 증착 두께는 그 아래의 도전층(129)의 습식 식각공정이 원활하게 이루어지는 정도의 두께라면 적절하다. Next, a metal oxide or a metal nitride is deposited on the conductive layer 129 using a chemical vapor deposition (CVD) method or another vapor deposition method to form a metal oxide film or a metal nitride film 131. At this time, any one of copper (Cu), aluminum (Al), aluminum alloy, chromium (Cr), tungsten (W), and molybdenum titanium alloy (MoTi) may be selected as the metal included in the metal tioxide film and the metal nitride film . The deposition thickness of the metal oxide film or the metal nitride film 131 is appropriate if the thickness of the conductive layer 129 below the metal oxide film or the metal nitride film 131 is such that the wet etching process can be performed smoothly.

그 다음, 상기 금속산화막 또는 금속질화막(131) 상부에 감광성 물질을 도포하여 제4 감광막 (미도시)을 형성한다. Next, a photosensitive material is coated on the metal oxide film or the metal nitride film 131 to form a fourth photosensitive film (not shown).

이어서, 화소전극으로 정의될 위치를 한정하는 노광마스크(미도시)를 상기 제4 감광막(미도시) 상측에 배치시킨 후 상기 노광마스크(미도시)를 통해 상기 제4 감광막(미도시)에 자외선 광을 조사하는 노광공정 및 현상공정을 진행하여 제4 감광막패턴(133)을 형성한다.Next, an exposure mask (not shown) defining a position to be defined as a pixel electrode is disposed on the fourth photoresist layer (not shown), and then ultraviolet rays (not shown) are applied to the fourth photoresist layer A fourth photoresist pattern 133 is formed by performing an exposure process and a development process for irradiating light.

그 다음, 도 5l에 도시된 바와 같이, 상기 제4 감광막패턴(133)을 차단막으로 습식 식각(wet etch) 공정에 의해 상기 금속산화막 또는 금속질화막(131)과 도전층(129)을 선택적으로 식각하여 도전층패턴(129a) 및 금속산화막패턴 또는 금속질화막패턴(131a)으로 이루어진 화소전극배선(141)과 함께 이 화소전극배선(141)에서 분기된 다수 개의 화소전극(141a)을 형성한다. Then, as shown in FIG. 51, the metal oxide film or the metal nitride film 131 and the conductive layer 129 are selectively etched by a wet etch process using the fourth photoresist pattern 133 as a blocking film, A plurality of pixel electrodes 141a branched from the pixel electrode wirings 141 are formed together with the pixel electrode wirings 141 made of the conductive layer pattern 129a and the metal oxide film pattern or the metal nitride film pattern 131a.

이때, 상기 습식 식각공정을 진행할 때, 상기 도전층(129) 상에는 금속 성분이 함유된 금속산화막 또는 금속질화막(131)이 증착되어 있어, 상기 도전층(129)은 양전극(anode)이 되고, 금속산화막 또는 금속질화막(131)은 음전극(cathode)이 됨으로써 금속산화막 또는 금속질화막(131)에서 도전층(129)으로 전자(electron)가 이동하게 된다. 따라서, 전자를 잃은 금속산화막 또는 금속질화막(131)은, 갈바닉 현상(Galvanic Effect)에 의해 식각이 가속화되어, 도 8에 도시된 바와 같이, 도전층(129)보다 더 큰 바이어스(bias)를 나타나게 되고, 양전극인 도전층(129)이 급속하게 부식됨으로써 도전층(129)의 측면 식각이 빠르게 진행된다.
즉, 금속 이중 막, 예를 들어 MoTi로 구성된 금속막과 CuNx으로 구성된 금속산화막 또는 금속질화막 간의 부식 전위(Corrosion Potention), 즉 기전력 (electromotive-force) 차이에 의해 전자(electron) 이동의 가속화가 이루어진다. 따라서, 도전층(129)과 금속산화막 또는 금속질화막(131)의 이중막 구조는 갈바닉 현상에 의해 빠르게 식각이 이루어지게 된다. 그러므로, 금속 이중 막, 예를 들어 도전층과 금속산화막 또는 금속질화막으로 이루어진 상기 화소전극 형성시의 식각 공정 시간이 단축되고, 미세 선 폭을 갖는 미세전극 또는 기타 미세금속배선 형성이 가능하게 된다.
따라서, 상기 도전층(129) 상에 금속산화막 또는 금속질화막(131)을 적층한 상태에서 식각공정을 진행하는 경우에, 기존 단일 막인 도전층 만을 식각하는 경우에 비해 식각 속도가 빨라 전극 또는 배선을 형성하기 위한 패터닝 공정이 균일하게 이루어지고, 공정시간이 단축된다.
이와 같이 상기 도전층(129)과 금속산화막 또는 금속질화막(131)의 이중 막 구조의 식각 원리에 대해 도 6 및 도 7을 참조하여 개략적으로 설명하면 다음과 같다.At this time, when the wet etching process is performed, a metal oxide film or a metal nitride film 131 containing a metal component is deposited on the conductive layer 129. The conductive layer 129 becomes an anode, The oxide film or the metal nitride film 131 becomes a cathode so that electrons move from the metal oxide film or the metal nitride film 131 to the conductive layer 129. Therefore, the metal oxide film or the metal nitride film 131 that has lost electrons is accelerated by the galvanic effect, resulting in a bias that is larger than that of the conductive layer 129 as shown in FIG. 8 And the side surface of the conductive layer 129 is rapidly etched because the conductive layer 129 as the positive electrode is rapidly corroded.
That is, electron movement is accelerated by a difference in corrosion potential (electromotive-force) between a metal film composed of a metal double film, for example, MoTi, and a metal oxide film composed of CuNx or a metal nitride film . Therefore, the bilayer structure of the conductive layer 129 and the metal oxide film or the metal nitride film 131 is rapidly etched by the galvanic phenomenon. Therefore, the time required for etching the metal double-layered film, for example, the conductive layer and the metal oxide film or the metal nitride film at the time of forming the pixel electrode can be shortened, and fine electrodes or fine metal wires having a fine line width can be formed.
Therefore, when the etching process is performed in the state where the metal oxide film or the metal nitride film 131 is laminated on the conductive layer 129, the etching speed is higher than that in the case where only the conductive layer as the single film is etched, The patterning process is uniformly performed, and the process time is shortened.
The etching principle of the bilayer structure of the conductive layer 129 and the metal oxide film or the metal nitride film 131 will be briefly described with reference to FIGS. 6 and 7. FIG.

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도 6은 본 발명에 따른 표시장치의 제조방법에 있어서, 금속별로 부식 전위(corrosion potential) 분포를 나타낸 그래프이다.6 is a graph showing a corrosion potential distribution for each metal in the method of manufacturing the display device according to the present invention.

도 7은 본 발명에 따른 표시장치의 제조방법에 있어서, 금속막과 금속산화막 또는 금속질화막의 전위에 따른 전류밀도를 나타낸 그래프로서, 금속막과 금속산화막 또는 금속질화막 간 전위차 발생을 개략적으로 도시한 그래프이다.
금속 단일막인 경우에 부식 전위(Corrosion Potetial)가 약 -0.35이고, 금속산화막 또는 금속질화막은 부식 전위(Corrosion Potetial)가 약 -0.025이다. 하지만, 본 발명에서 사용된 금속막과 금속산화막 또는 금속질화막의 이중막 구조인 경우에 부식 전위(Corrosion Potential)는 약 0.084 정도이다. 7 is a graph showing the current density according to the potentials of the metal film and the metal oxide film or the metal nitride film in the method of manufacturing the display device according to the present invention and schematically showing the potential difference between the metal film and the metal oxide film or the metal nitride film Graph.
Corrosion Potential is about -0.35 for a metal monolayer, and Corrosion Potential for a metal oxide or metal nitride film is about -0.025. However, in the case of the double-layer structure of the metal film and the metal oxide film or the metal nitride film used in the present invention, the corrosion potential is about 0.084.

따라서, 금속산화막 또는 금속질화막의 부식 전위(Corrosion Potential)가 높게 되면, 금속 식각이 어렵게 되고, 부식 전위(Corrosion Potential)가 낮을수록 부식이 잘 되는 경향을 갖는다. 이로 인해, 금속막과 금속산화막 또는 금속질화막의 부식 전위차가 큰 경우에는 그만큼 부식이 잘 일어날 수 있다고 볼 수 있다. Therefore, when the corrosion potential of the metal oxide film or the metal nitride film is high, the metal etching becomes difficult, and when the corrosion potential is low, the corrosion tendency is good. Therefore, when the corrosion potential difference between the metal film and the metal oxide film or the metal nitride film is large, it can be considered that the corrosion is likely to occur.

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도 6에 도시된 바와 같이, 알루미늄(Al)이나 몰리브덴티타늄합금(MoTi)의 경우에, 몰리브덴(Mo) 또는 구리(Cu)에 비해 부식 전위가 낮기 때문에 부식이 잘 된다고 볼 수 있다.As shown in FIG. 6, in the case of aluminum (Al) or molybdenum titanium alloy (MoTi), the corrosion potential is lower than that of molybdenum (Mo) or copper (Cu).

또한, 도 7에 도시된 바와 같이, 부식 전위가 낮은 금속막, 예를 들어 몰리브덴티타늄합금(MoTi)과 부식 전위가 높은 금속질화막(CuNx) 간의 부식 전위차가 크기 때문에 그만큼 갈바닉 효과가 잘 일어나서 금속막과 금속질화막의 식각공정이 빠르게 이루어지게 된다. 7, since the corrosion potential difference between a metal film having a low corrosion potential, for example, a molybdenum titanium alloy (MoTi) and a metal nitride film (CuNx) having a high corrosion potential is large, a galvanic effect is sufficiently generated, And the etching process of the metal nitride film can be performed quickly.

따라서, 전극으로 사용하기 위해 금속 이중막을 식각할 때, 상기 도전층 (129)은 양전극(anode)이 되고, 금속산화막 또는 금속질화막(131)은 음전극 (cathode)이 됨으로써 금속산화막 또는 금속질화막(131)에서 도전층(129)으로 전자(electron)가 이동하게 된다. 이때, 전자를 잃은 금속산화막 또는 금속질화막(131)은 갈바닉 현상(Galvanic Effect)에 의해 식각이 가속화되어 도전층(129)보다 더 큰 바이어스(bias)를 나타나게 되고, 양전극인 도전층(129)이 급속하게 부식됨으로써 도전층(129)의 측면 식각이 빠르게 진행된다. 즉, 금속 이중막, 예를 들어 MoTi로 구성된 금속막과 CuNx으로 구성된 금속질화막 간의 부식 전위(Corrosion Potenial) 차, 즉 기전력(electromotive-force) 차이에 의해 전자(electron) 이동의 가속화가 이루어지게 된다. Therefore, when the metal double layer is etched for use as an electrode, the conductive layer 129 becomes an anode and the metal oxide layer or metal nitride layer 131 becomes a cathode to form a metal oxide layer or a metal nitride layer 131 Electrons are transferred to the conductive layer 129. At this time, the metal oxide film or the metal nitride film 131 which has lost electrons accelerates the etching due to the galvanic effect and thus exhibits a larger bias than the conductive layer 129, and the conductive layer 129, which is a positive electrode, The side etching of the conductive layer 129 proceeds rapidly. That is, the electron movement is accelerated by a difference in electromotive force between a metal film composed of a metal double film, for example, MoTi, and a metal nitride film composed of CuNx, that is, a difference in electromotive force .

따라서, 금속 이중막인 도전층(129)과 금속산화막 또는 금속질화막(131)의 적층구조는 갈바닉 현상에 의해 빠르게 식각이 이루어지게 됨으로써, 금속 이중막, 예를 들어 도전층과 금속산화막 또는 금속질화막으로 이루어진 상기 화소전극 형성시의 식각 공정 시간이 단축되고, 미세 선폭을 갖는 미세전극 또는 기타 미세배선 형성이 가능하게 된다. Accordingly, the multilayer structure of the conductive layer 129, which is a metal double film, and the metal oxide film or the metal nitride film 131 is rapidly etched by the galvanic phenomenon, so that the metal double film, for example, The time of the etching process for forming the pixel electrode is shortened, and it is possible to form a fine electrode or other fine wiring having a fine line width.

이와 같이, 본 발명은 식각공정 시간을 단축하여 미세 전극 형성이 가능하기 때문에, 화소전극의 미세 선폭(w2)을 기존에 비해 줄일 수 있어, 개구율을 향상시킬 수 있고, 이로 인해 전체적인 휘도를 향상시킬 수 있게 된다. As described above, according to the present invention, since the fine electrode can be formed by shortening the etching process time, the fine line width w2 of the pixel electrode can be reduced compared with the prior art, and the aperture ratio can be improved, .

더욱이, 본 발명은 미세 선폭(w2)을 갖는 미세전극, 예를 들어 화소전극과 공통전극 형성이 가능하기 때문에, 단위 화소영역 내에 배치되는 화소전극과 공통전극 수를 늘릴 수 있다.Furthermore, since the present invention can form a microelectrode having a fine line width (w2), for example, a pixel electrode and a common electrode, the number of common electrodes and the number of pixel electrodes arranged in the unit pixel region can be increased.

이로 인해, 본 발명은 개구율은 그대로 유지하면서 화소전극과 공통전극 간 거리(d2)를 기존에 비해 좁게 하여 전기장의 세기를 증가시킬 수 있어, 전기장에 의해 반응하는 액정의 반응력을 높임으로써 표시장치의 반응 속도를 증가시킬 수도 있다.Therefore, the present invention can increase the intensity of the electric field by narrowing the distance d2 between the pixel electrode and the common electrode while maintaining the aperture ratio, and by increasing the reaction force of the liquid crystal reacting by the electric field, The reaction rate may be increased.

한편, 단일 막인 몰리브덴티타늄합금(MoTi)의 경우, 광 반사율은 약 61% 정도이고, 광 흡수율은 31% 정도로서, 반사율이 높게 나타나는데, 본 발명에서와 같이, 상기 단일 막인 몰리브덴티타늄합금(MoTi) 상부에 구리질화막(CuNx)을 적층하여 이중 막 구조를 형성함으로써 반사율을 현저히 낮출 수 있게 된다. 즉, 구리질화막(CuNx)은 광 반사율이 약 33% 정도이고, 광 흡수율은 약 64% 정도이기 때문에 반사율이 높은 몰리브덴티타늄합금(MoTi) 상부에서 반사율을 감소시키는 역할을 함으로써, 본 발명에 따른 금속막과 금속산화막 또는 금속질화막의 이중 막 구조의 금속전극은 저반사 전극으로 적용이 가능하다.On the other hand, in the case of a single layer of molybdenum titanium alloy (MoTi), the light reflectance is about 61% and the light absorptance is about 31%, and the reflectance is high. A copper nitride film (CuNx) is laminated on the substrate to form a bilayer structure, whereby the reflectance can be remarkably lowered. That is, since the copper nitride film (CuNx) has a light reflectance of about 33% and a light absorptivity of about 64%, it plays a role of reducing the reflectance on the upper part of the molybdenum titanium alloy (MoTi) The metal electrode having a double film structure of a film and a metal oxide film or a metal nitride film can be applied as a low reflection electrode.

또한, 상기 습식 식각공정은 도전층의 박막 재료에 따라 화학적 식각용액을 이용한 식각에 의해 제거될 수 있고, 또한 플라즈마 식각 또는 RIE (reactive ion etching)에 의해서 식각방법에 의해 수행될 수도 있다. 특히, 도전층을 제거하는 경우에는, 주어진 농도 비의 질소산, 염화수소산 및 아세트산 등의 혼합용액이 사용될 수 있다. 이때, 상기 습식 식각공정에 사용되는 식각용액으로는 전술한 용액이외에 다른 식각용액을 사용할 수도 있다.In addition, the wet etching process may be performed by etching using a chemical etching solution according to the thin film material of the conductive layer, and may also be performed by an etching method by plasma etching or RIE (reactive ion etching). Particularly, in the case of removing the conductive layer, a mixed solution of nitrogen acid, hydrochloric acid and acetic acid at a given concentration ratio can be used. At this time, as the etching solution used in the wet etching process, other etching solutions other than the above-mentioned solution may be used.

그 다음, 도 5m에 도시된 바와 같이, 잔류하는 제4 감광막패턴(133)을 제거하여 도전층패턴(129a)과 금속산화막패턴 또는 금속질화막패턴(131a)으로 이루어진 화소전극배선(141) 및 이 화소전극배선(141)에서 분기한 다수 개의 화소전극(141a)을 형성함으로써 박막트랜지스터 어레이기판 제조공정을 완료한다. 5M, the remaining fourth photoresist pattern 133 is removed to form the pixel electrode wirings 141 made of the conductive layer pattern 129a and the metal oxide film pattern or the metal nitride film pattern 131a, A plurality of pixel electrodes 141a branched from the pixel electrode wiring 141 are formed to complete the manufacturing process of the thin film transistor array substrate.

이후, 도 5n에 도시된 바와 같이, 투명한 칼라필터 기판(151) 상에 빛을 차단하는 블랙매트릭스층(153)과 함께, 이 블랙매트릭스층(153) 사이에 위치하는 칼라필터기판(151) 상에 칼라필터층(155)을 형성한다.5N, a black matrix layer 153 for blocking light is formed on the transparent color filter substrate 151, and a black matrix layer 153 is formed on the color filter substrate 151 between the black matrix layers 153 A color filter layer 155 is formed.

이어서, 상기 칼라필터기판(151)과 박막트랜지스터 어레이기판(101) 사이에 액정층(161)을 형성하는 공정을 추가로 실시함으로써 표시장치를 제조하는 공정을 완료한다. Subsequently, a step of forming a liquid crystal layer 161 between the color filter substrate 151 and the thin film transistor array substrate 101 is further performed to complete the process of manufacturing the display device.

한편, 도 8은 본 발명에 따른 몰리브덴티타늄합금(MoTi)과 구리질화막(CuNx)으로 구성된 이중 막 구조의 화소전극을 사용한 경우와 기존의 몰리브덴티타늄합금 (MoTi)으로 구성된 단일 막 구조의 화소전극을 사용한 경우에 있어서, 식각 시간에 따른 식각 바이어스를 나타낸 그래프이다.FIG. 8 is a graph showing the relationship between a pixel electrode having a double-layered structure composed of a molybdenum titanium alloy (MoTi) and a copper nitride film (CuNx) according to the present invention and a pixel electrode having a single film structure composed of a conventional molybdenum titanium alloy (MoTi) FIG. 4 is a graph showing the etching bias according to the etching time in the case of using the etching mask. FIG.

도 8에 도시된 바와 같이, 종래기술의 경우에는 몰리브덴티타늄합금(MoTi)으로 구성된 단일 막의 식각 시간이 약 100초인 경우에 식각 바이어스가 0.7 정도로 나타났지만, 본 발명의 경우에는 몰리브덴티타늄합금(MoTi)과 구리질화막(CuNx)으로 구성된 이중 막의 식각 시간이 약 35 내지 45초인 경우에 식각 바이어스가 약 1.44 내지 1.65 정도로 크게 나타남을 알 수 있다. As shown in FIG. 8, in the case of the prior art, the etch time of the single layer composed of the molybdenum titanium alloy (MoTi) is about 100 seconds, and the etching bias is about 0.7. In the case of the present invention, the molybdenum titanium alloy (MoTi) And the copper nitride film (CuNx) has an etching time of about 35 to 45 seconds, the etching bias is as large as about 1.44 to 1.65.

따라서, 본 발명에 따른 몰리브덴티타늄합금(MoTi)과 구리질화막(CuNx)으로 구성된 이중 막의 식각 바이어스가 약 1.44 내지 1.65 정도로 종래기술보다 크기 때문에, 종래기술의 식각 시간보다도 더 짧은 시간에 식각공정을 이루어진다는 것을 알 수 있다. 이로 인해, 본 발명은 기존에 비해 짧은 시간 동안에 식각공정이 가능하기 때문에 미세 선폭(w2)을 갖는 미세 전극 형성이 가능하게 된다. Therefore, the etch process is performed for a time shorter than the etching time of the prior art because the etching bias of the bilayer composed of the molybdenum titanium alloy (MoTi) and the copper nitride film (CuNx) according to the present invention is about 1.44 to 1.65, . Accordingly, the present invention can form a fine electrode having a fine line width (w2) because the etching process can be performed for a shorter time than the conventional method.

또한, 도 9는 본 발명에 따른 몰리브덴티타늄합금(MoTi)과 구리질화막 (CuNx)으로 구성된 이중막 구조의 화소전극을 사용한 경우에 식각 시간에 따른 미세 선폭의 변화를 나타낸 그래프이다.9 is a graph showing changes in fine line width according to an etching time when a double-layer structure pixel electrode composed of a molybdenum titanium alloy (MoTi) and a copper nitride film (CuNx) according to the present invention is used.

도 9에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 몰리브덴티타늄합금 (MoTi)과 구리질화막(CuNx)으로 구성된 이중막 식각 시간이 약 60초 내지 84초 인 경우에, 미세 선폭이 약 2.3 내지 1.60 μm 정도로 좁게 형성됨을 알 수 있다.As shown in FIG. 9, in the case of a double-layer etching time consisting of a molybdenum titanium alloy (MoTi) and a copper nitride film (CuNx) according to an embodiment of the present invention, about 60 seconds to 84 seconds, To 1.60 mu m.

도 10은 본 발명에 따른 금속막으로 이루어진 단일막과, 금속막과 금속산화막 또는 금속질화막으로 이루어진 이중막 구조의 경우에, 식각 시간에 따라 구현되는 미세 선폭(w)의 변화 상태를 보여 주는 사진이다.FIG. 10 is a photograph showing a change in the fine line width (w) according to the etching time in the case of a single film made of a metal film according to the present invention and a double film structure made of a metal film and a metal oxide film or a metal nitride film to be.

도 10에 도시된 바와 같이, 기존의 경우에 10초 동안 식각공정을 진행하는 경우에, 약 2.6μm 정도의 미세 선폭을 갖는 미세패턴이 형성되지만, 본 발명의 경우, 몰리브덴티타늄합금 (MoTi)과 구리질화막(CuNx)으로 구성된 이중막의 경우에는 약 40초간 식각공정을 진행하였을 때 약 2.0μm 정도의 미세 선폭을 갖는 미세패턴이 형성되고, 약 60초간 식각공정을 진행하였을 때 약 1.5μm 정도의 미세 선폭을 갖는 미세패턴이 형성되는 것을 알 수 있다.As shown in FIG. 10, when the etching process is performed for 10 seconds in the conventional case, a fine pattern having a fine line width of about 2.6 μm is formed. In the case of the present invention, the molybdenum titanium alloy (MoTi) In the case of a double-layer film made of a copper nitride film (CuNx), a fine pattern having a fine line width of about 2.0 μm is formed when the etching process is performed for about 40 seconds, and when the etching process is performed for about 60 seconds, It can be seen that a fine pattern having a line width is formed.

따라서, 본 발명은 기존에 비해 식각공정이 빠르게 이루어짐으로써, 식각 시간을 길게 하면 할수록 그만큼 미세 선폭을 좁게 형성할 수 있다. Therefore, the present invention is faster than conventional etching processes, and as the etching time is increased, the fine line width can be narrowed accordingly.

이상에서 설명한 바와 같이, 본 발명에 따른 표시장치 및 그 제조방법은, 금속막과 금속산화막 또는 금속질화막으로 이루어진 이중 막 구조를 식각하여 화소전극으로 사용함으로써 기존의 단일 막인 금속막보다는 빠른 식각 속도를 확보하게 되고, 이로 인해 안정한 고 개구율의 미세전극 또는 미세 선폭을 갖는 미세배선을 형성할 수 있다. As described above, the display device and the method of manufacturing the same according to the present invention can be used as a pixel electrode by etching a bilayer structure composed of a metal film and a metal oxide film or a metal nitride film, Thus, it is possible to form a fine electrode having a high opening ratio or a fine wiring having a fine line width.

특히, 본 발명은 식각공정 시간을 단축하여 미세 전극 형성이 가능하기 때문에, 화소전극의 미세 선폭(W2)을 기존에 비해 줄일 수 있어, 개구율을 향상시킬 수 있고, 이로 인해 전체적인 휘도를 향상시킬 수 있게 된다. In particular, since the present invention can reduce the etching time to form a microelectrode, the fine line width W2 of the pixel electrode can be reduced compared with the prior art, and the aperture ratio can be improved. As a result, .

더욱이, 본 발명은 미세 선폭(W2)을 갖는 미세전극, 예를 들어 화소전극과 공통전극 형성이 가능하기 때문에, 단위 화소영역 내에 배치되는 화소전극과 공통전극 수를 늘릴 수 있다.Furthermore, since the present invention can form a microelectrode having a fine line width (W2), for example, a pixel electrode and a common electrode, the number of pixel electrodes and common electrodes disposed in the unit pixel region can be increased.

이로 인해, 본 발명은 개구율은 그대로 유지하면서 화소전극과 공통전극 간 거리(d2)를 기존에 비해 좁게 하여 전기장의 세기를 증가시킬 수 있어, 전기장에 의해 반응하는 액정의 반응력을 높임으로써 표시장치의 반응 속도를 증가시킬 수도 있다.Therefore, the present invention can increase the intensity of the electric field by narrowing the distance d2 between the pixel electrode and the common electrode while maintaining the aperture ratio, and by increasing the reaction force of the liquid crystal reacting by the electric field, The reaction rate may be increased.

따라서, 본 발명에 따른 표시장치의 화소전극 또는 기타 다른 금속배선 형성공정을 기존에 비해 빠르고 균일하게 수행할 수 있으므로, 전극의 미세화를 통해 고개구율 확보가 기대되고, 미세화 공정에 따른 공정 시간을 줄일 수 있다.Therefore, since the pixel electrode or other metal wiring forming process of the display device according to the present invention can be performed faster and uniformly than the conventional one, the high aperture ratio can be secured by miniaturizing the electrodes, and the process time for the miniaturization process can be reduced .

또한, 본 발명에 따른 표시장치 및 그 제조방법은, 표시장치의 화소전극 또는 기타 다른 금속배선 형성시에 금속막과 이 금속막 상부에 금속산화막 또는 금속질화막을 형성하여 이중 막 구조를 형성한 상태에서 식각공정을 진행함으로써 기존의 단일 막인 금속막보다는 빠른 식각 속도를 확보할 수 있어, 식각 공정시간이 감소된다.Further, the display device and the method of manufacturing the same according to the present invention are characterized in that a metal film and a metal oxide film or a metal nitride film are formed on the metal film at the time of forming a pixel electrode or other metal wiring of a display device to form a double- It is possible to obtain a faster etch rate than a conventional metal film, and the etching process time is reduced.

따라서, 본 발명에 따른 표시장치 및 그 제조방법은 기존의 단일 막인 금속막보다는 빠른 식각 속도가 확보되기 때문에, 전극의 미세 선 폭을 줄일 수 있어 미세전극을 통한 개구율 증가 및 휘도를 증가시킬 수 있으며, 식각 공정시간이 감소되므로 생산성이 향상된다.Therefore, since the display device and the method of manufacturing the same according to the present invention can secure a faster etch rate than a metal film, which is a conventional single film, the fine line width of the electrode can be reduced and the aperture ratio and brightness can be increased through the microelectrode , The etching process time is reduced and the productivity is improved.

그리고, 본 발명에 따른 표시장치 및 그 제조방법은, 전극을 형성하기 위해 금속막과 금속산화막 또는 금속질화막의 이중 막 구조를 식각함으로써 균일한 미세배선 구현이 가능하며, 금속막이 금속산화막 또는 금속질화막에 의해 외부로 노출되지 않게 됨으로써 금속막의 데미지를 감소시킬 수 있다.The display device and the method of manufacturing the same according to the present invention can realize a uniform micro wiring by etching a double film structure of a metal film and a metal oxide film or a metal nitride film to form an electrode, So that damage to the metal film can be reduced.

더욱이, 본 발명에 따른 표시장치 및 그 제조방법은, 기존의 단일 막인 금속전극은 높은 반사도로 인해 무지개 얼룩 현상이 발생하였으나, 본 발명에서 사용된 금속막과 금속산화막 또는 금속질화막의 이중막 구조의 금속전극은 반사도가 낮기 때문에 저반사 전극으로도 사용이 가능하다. 즉, 금속산화막 또는 금속질화막은 광 반사율이 금속막보다는 낮기 때문에 반사율이 높은 금속막 상부에서 반사율을 감소시키는 역할을 함으로써, 금속막과 금속산화막 또는 금속질화막의 이중 막 구조의 금속전극은 저반사 전극으로 적용이 가능하다.Furthermore, in the display device and the method of manufacturing the same according to the present invention, the metallic electrode, which is a conventional single film, has a high reflectivity, resulting in a rainbow stain phenomenon. However, the metal film used in the present invention and the metal oxide film or the metal nitride film Since the metal electrode has low reflectivity, it can be used as a low reflection electrode. That is, since the metal oxide film or the metal nitride film has a lower light reflectance than the metal film, the metal oxide film or the metal nitride film serves to reduce the reflectance at the upper portion of the metal film having a high reflectance, .

또한, 본 발명에 따른 표시장치 및 그 제조방법은 표시장치의 화소전극을 포함한 다양한 금속배선은 물론 그리고 태양전지의 저반사전극, 반도체장치의 미세전극을 포함한 금속배선 또는 기타 다른 표시장치의 미세전극을 포함한 금속배선에도 적용이 가능하다.Further, the display device and the method of manufacturing the same according to the present invention can be applied not only to various metal wiring including pixel electrodes of a display device, but also to low reflection electrodes of solar cells, metal wiring including microelectrodes of semiconductor devices, The present invention can be applied to a metal wiring including a metal wiring.

이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, You will understand.

따라서, 이상에서 기술한 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려 주기 위해 제공되는 것이므로, 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 하며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Therefore, it should be understood that the above-described embodiments are provided so that those skilled in the art can fully understand the scope of the present invention. Therefore, it should be understood that the embodiments are to be considered in all respects as illustrative and not restrictive, The invention is only defined by the scope of the claims.

101 : 기판 103 : 게이트 배선
103a : 게이트 전극 104 : 공통배선
104a : 공통전극 105 : 게이트절연막
107 : 액티브층 109 : 오믹콘택층
111 : 반도체층 113a : 데이터배선
113b : 소스전극 113c : 드레인전극
125 : 보호층 127 : 콘택홀
129a : 도전층패턴 131a : 금속산화막패턴 또는 금속질화막패턴
141 : 화소전극배선 141a : 화소전극101: substrate 103: gate wiring
103a: gate electrode 104: common wiring
104a: common electrode 105: gate insulating film
107: active layer 109: ohmic contact layer
111: semiconductor layer 113a: data line
113b: source electrode 113c: drain electrode
125: protective layer 127: contact hole
129a: conductive layer pattern 131a: metal oxide film pattern or metal nitride film pattern
141: pixel electrode wiring 141a: pixel electrode

Claims (20)

기판상에 매트릭스 형태로 형성된 게이트배선;
상기 기판 상에 형성되고, 상기 게이트배선과 교차하여 화소영역을 정의하는 데이터배선;
상기 게이트배선과 데이터배선의 교차지점에 형성되고, 상기 게이트배선에서 분기한 게이트전극과, 게이트절연막, 액티브층, 상기 데이터배선에서 분기한 소스전극 및 상기 소스전극에 이격되어 대응하도록 형성된 드레인전극을 포함하여 구성되는 박막트랜지스터;
상기 박막트랜지스터 상부에 형성되고, 상기 드레인전극의 일부분을 노출시키는 콘택홀을 포함하는 보호층; 및
상기 보호층 상부에 형성된 도전층과 상기 도전층상에 형성된 도전성을 가진 금속산화막을 포함하며, 상기 콘택홀을 통해 상기 드레인전극과 전기적으로 연결되는 화소전극;을 포함하는 표시장치.A gate wiring formed in the form of a matrix on a substrate;
A data line formed on the substrate and defining a pixel region crossing the gate line;
A gate electrode formed at a point of intersection of the gate wiring and the data wiring, the gate electrode branched from the gate wiring, the gate insulating film, the active layer, the source electrode branched from the data wiring, and the drain electrode spaced apart from the source electrode A thin film transistor including the thin film transistor;
A protective layer formed on the thin film transistor and including a contact hole exposing a part of the drain electrode; And
And a pixel electrode electrically connected to the drain electrode through the contact hole, the conductive layer including a conductive layer formed on the protective layer and a conductive metal oxide film formed on the conductive layer. 제1 항에 있어서, 상기 도전층은 몰리브덴 티타늄합금(MoTi), 알루미늄(Al), 알루미늄합금, 크롬(Cr), 텅스텐(W), 구리(Cu)가 포함된 도전성 금속 그룹 중에서적어도 어느 하나를 포함하거나, ITO, AZO, ZnO, IZO 중 적어도 어느 하나를 포함하는 표시장치. The conductive layer according to claim 1, wherein the conductive layer comprises at least one of a conductive metal group including molybdenum titanium alloy (MoTi), aluminum (Al), aluminum alloy, chromium (Cr), tungsten (W) Or at least one of ITO, AZO, ZnO, and IZO. 제1 항에 있어서, 상기 금속산화막은 구리(Cu), 알루미늄(Al), 알루미늄 합금, 크롬(Cr), 텅스텐(W) 또는, 몰리브덴티타늄(MoTi)합금 중 적어도 어느 하나를 포함하는 표시장치. The display device according to claim 1, wherein the metal oxide film comprises at least one of copper (Cu), aluminum (Al), aluminum alloy, chromium (Cr), tungsten (W), or molybdenum titanium (MoTi) alloy. 제1 항에 있어서, 상기 게이트배선, 공통배선, 데이터배선, 또는 소스 및 드레인전극 중 적어도 어느 하나는 도전층과 금속산화막의 이중막 구조인 표시장치.The display device according to claim 1, wherein at least one of the gate wiring, the common wiring, the data wiring, or the source and drain electrodes is a double-layer structure of a conductive layer and a metal oxide film. 제4 항에 있어서, 상기 도전층은 몰리브덴 티타늄합금(MoTi), 알루미늄(Al), 알루미늄합금, 크롬(Cr), 텅스텐(W), 구리(Cu)가 포함된 도전성 금속 그룹 중에서적어도 어느 하나를 포함하거나, ITO, AZO, ZnO, IZO 를 포함하는 투명 금속물질 중에서 적어도 어느 하나를 포함하는 표시장치. The conductive layer according to claim 4, wherein the conductive layer comprises at least one of a conductive metal group including a molybdenum titanium alloy (MoTi), aluminum (Al), aluminum alloy, chromium (Cr), tungsten (W) Or a transparent metal material including ITO, AZO, ZnO, and IZO. 제1 항에 있어서, 상기 도전층은 금속층과 투명 도전층의 이중 막으로 구성된 표시장치. The display device according to claim 1, wherein the conductive layer comprises a double layer of a metal layer and a transparent conductive layer. 제6 항에 있어서, 상기 금속층은 몰리브덴티타늄(MoTi)합금, 알루미늄(Al), 알루미늄합금, 크롬(Cr), 텅스텐(W), 구리(Cu) 가 포함된 도전성 금속그룹 중 적어도 하나가 사용되며, 상기 투명도전층은 ITO, AZO, ZnO, IZO 중에서 적어도 하나가 사용되는 표시장치.The method according to claim 6, wherein the metal layer is at least one selected from the group consisting of molybdenum titanium (MoTi) alloy, aluminum (Al), aluminum alloy, chromium (Cr), tungsten (W), and copper , And at least one of ITO, AZO, ZnO, and IZO is used as the transparent conductive layer. 기판상에 게이트전극을 구비한 게이트배선을 형성하는 단계;
상기 게이트전극의 상부에 게이트절연막을 형성하는 단계;
상기 게이트전극의 상부에 상기 게이트절연막을 사이에 두고 액티브층을 형성하는 단계;
상기 액티브층 상부에 상기 게이트배선과 교차하여 화소영역을 정의하는 데이터배선과, 이 데이터배선에서 분기한 소스전극과, 이 소스전극과 이격된 드레인전극을 형성하는 단계;
상기 소스전극, 드레인전극 및 데이터배선을 포함한 기판 전면에 보호층을 형성하는 단계;
상기 보호층을 패터닝하여 상기 드레인전극 일부분을 노출시키는 콘택홀을 형성하는 단계;
상기 보호막의 상부에 상기 콘택홀을 통해 상기 드레인전극과 접촉하는 도전층을 형성하고, 상기 도전층상에 도전성을 가진 금속산화막을 적층하는 단계; 및
상기 금속산화막과 도전층을 순차적으로 식각하여 화소전극을 형성하는 단계;를 포함하는 표시장치 제조방법.Forming a gate wiring having a gate electrode on a substrate;
Forming a gate insulating film on the gate electrode;
Forming an active layer on top of the gate electrode with the gate insulating film interposed therebetween;
Forming a data line over the active layer to define a pixel region intersecting the gate line, a source electrode branched at the data line, and a drain electrode spaced apart from the source line;
Forming a protective layer on the entire surface of the substrate including the source electrode, the drain electrode, and the data line;
Forming a contact hole exposing a portion of the drain electrode by patterning the passivation layer;
Forming a conductive layer on the protective film in contact with the drain electrode through the contact hole and stacking a metal oxide film having conductivity on the conductive layer; And
And forming a pixel electrode by sequentially etching the metal oxide layer and the conductive layer. 삭제delete 삭제delete 제8 항에 있어서, 상기 게이트배선, 공통배선, 데이터배선, 또는 소스 및 드레인전극은 금속층과 금속산화막의 이중막 구조로 형성된 것을 특징으로 하는 표시장치 제조방법. The method of manufacturing a display device according to claim 8, wherein the gate wiring, the common wiring, the data wiring, or the source and drain electrodes are formed of a double layer structure of a metal layer and a metal oxide layer. 삭제delete 삭제delete 삭제delete 제4 항에 있어서, 상기 금속산화막은 구리(Cu), 알루미늄(Al), 알루미늄합금, 크롬(Cr), 텅스텐(W) 또는 몰리브덴티타늄(MoTi)합금 중 적어도 어느 하나를 포함하는 표시장치.The display device according to claim 4, wherein the metal oxide film comprises at least one of copper (Cu), aluminum (Al), aluminum alloy, chromium (Cr), tungsten (W), and molybdenum titanium (MoTi) alloy. 기판상에 매트릭스 형태로 형성된 게이트배선;
상기 기판 상에 형성되고, 상기 게이트배선과 교차하여 화소영역을 정의하는 데이터배선;
상기 게이트배선과 데이터배선의 교차지점에 형성되고, 상기 게이트배선에서 분기한 게이트전극과, 게이트절연막, 액티브층, 상기 데이터배선에서 분기한 소스전극 및 상기 소스전극에 이격되어 대응하도록 형성된 드레인전극을 포함하는 박막트랜지스터;
상기 박막트랜지스터 상부에 형성되고, 상기 드레인전극의 일부분을 노출시키는 콘택홀을 포함하는 보호층; 및
상기 보호층 상부에 형성된 도전층과 상기 도전층상에 형성된 도전성을 가진 금속질화막으로 이루어지며, 상기 콘택홀을 통해 상기 드레인전극과 전기적으로 연결되는 화소전극;을 포함하여 구성되는 것을 특징으로 하는 표시장치.A gate wiring formed in the form of a matrix on a substrate;
A data line formed on the substrate and defining a pixel region crossing the gate line;
A gate electrode formed at a point of intersection of the gate wiring and the data wiring, the gate electrode branched from the gate wiring, the gate insulating film, the active layer, the source electrode branched from the data wiring, and the drain electrode spaced apart from the source electrode A thin film transistor;
A protective layer formed on the thin film transistor and including a contact hole exposing a part of the drain electrode; And
And a pixel electrode electrically connected to the drain electrode through the contact hole, the conductive layer being formed on the conductive layer and the metal nitride film having conductivity formed on the conductive layer. . 제16 항에 있어서, 상기 금속질화막은 구리 (Cu), 알루미늄(Al), 알루미늄합금, 크롬(Cr), 텅스텐 (W) 또는, 몰리브덴티타늄 (MoTi)합금 중 적어도 어느 하나를 포함하는 표시장치. The display device according to claim 16, wherein the metal nitride film comprises at least one of copper (Cu), aluminum (Al), aluminum alloy, chromium (Cr), tungsten (W), or molybdenum titanium (MoTi) alloy. 제1 항에 있어서, 상기 금속 산화막은 상기 도전층보다 부식 전위가 높은 표시장치.The display device according to claim 1, wherein the metal oxide film has a higher corrosion potential than the conductive layer. 제4 항에 있어서, 상기 금속 산화막은 상기 도전층보다 부식 전위가 높은 표시장치.The display device according to claim 4, wherein the metal oxide film has a higher corrosion potential than the conductive layer. 제8 항에 있어서, 상기 금속산화막은 상기 도전층보다 식각 속도가 빠른 표시장치 제조방법.The method according to claim 8, wherein the metal oxide layer has a higher etching rate than the conductive layer.
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