KR101687718B1 - Liquid crystal display device and method for fabricating the same - Google Patents

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Abstract

본 발명은 게이트라인과 화소전극이 서로 오버랩되지 않도록 일정한 갭을 유지하는 액정표시장치에 관한 것으로서, 본 발명에 따른 액정표시장치는, 박막 트랜지스터 어레이기판 상에 형성되고, 수직 교차되게 배열된 화소영역을 정의하는 게이트배선 및 데이터배선; 상기 게이트배선에서 분기된 게이트전극, 게이트절연막, 액티브층 및 상기 데이터배선에서 분기된 소스전극과, 이 소스전극과 채널영역만큼 이격된 드레인전극으로 구성된 박막트랜지스터; 상기 게이트배선과 평행하게 이격되어 배치되고, 좁은 배선 폭을 가진 지역을 포함하는 공통전극배선; 및 상기 박막트랜지스터의 드레인전극과 접속되고, 상기 공통전극배선의 좁은 배선 폭의 지역과 일정 갭을 유지하는 화소전극배선;을 포함하여 구성되는 것을 특징으로 한다.The present invention relates to a liquid crystal display device in which a gate line and a pixel electrode maintain a constant gap so as not to overlap each other. The liquid crystal display device according to the present invention includes a pixel region formed on a thin film transistor array substrate, A gate wiring and a data wiring defining the gate wiring; A thin film transistor composed of a gate electrode, a gate insulating film, an active layer, a source electrode branched from the data line, and a drain electrode spaced apart from the source electrode by a channel region; A common electrode wiring arranged in parallel with the gate wiring and including an area having a narrow wiring width; And a pixel electrode wiring which is connected to the drain electrode of the thin film transistor and which maintains a constant gap with a region of a narrow wiring width of the common electrode wiring.

공통전극배선, 화소전극배선, 게이트배선, 캐패시터 A common electrode wiring, a pixel electrode wiring, a gate wiring, a capacitor

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a liquid crystal display device and a method of manufacturing the same,

본 발명은 액정표시장치에 관한 것으로서, 보다 상세하게는 공통전극배선과 화소전극의 오버랩에 영향을 받지 않도록 이 일정한 갭을 유지하는 액정표시장치 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device that maintains a constant gap so as not to be affected by an overlap between a common electrode line and a pixel electrode, and a method of manufacturing the same.

액정표시장치는 소형 및 박형화가 가능하고, 저소비 전력의 장점을 가지며, 노트북 컴퓨터, 사무자동화 기기, 오디오 및 비디오 기기 등에 이용되고 있다. 이러한 액정표시장치는 스위칭 소자로 박막트랜지스터를 이용한 액티브 매트릭스 방식의 액정표시장치가 동적인 이미지를 표현하기에 적합하여 일반적으로 사용되고 있다.The liquid crystal display device can be made compact and thin, has advantages of low power consumption, and is used in notebook computers, office automation devices, audio and video devices, and the like. Such a liquid crystal display device is generally used because an active matrix type liquid crystal display device using a thin film transistor as a switching device is suitable for expressing a dynamic image.

액정표시장치(Liquid Crystal Display Device: LCD)는 제1 및 제2 기판을 일정 간격을 유지하게 합착하고 그 사이에 액정을 주입하여 액정층이 형성된 형태로 제작된다.A liquid crystal display device (LCD) is manufactured in such a manner that first and second substrates are bonded together with a predetermined interval and liquid crystal is injected therebetween to form a liquid crystal layer.

액정표시장치의 동작을 간단히 설명하면, 박막트랜지스터가 턴-온(Turn-on)되면, 화소전극과 공통전극 사이에 전계가 형성되며, 이러한 전계에 의해 주입된 액정의 배열각이 변화되고, 배열각이 변화되고, 배열각에 따라 투과되는 빛의 양이 조절되어 원하는 영상을 표현하게 된다.When the thin film transistor is turned on, an electric field is formed between the pixel electrode and the common electrode, the arrangement angle of the liquid crystal injected by the electric field is changed, The angle is changed, and the amount of light transmitted through the array angle is adjusted to express a desired image.

이러한 종래의 액정표시장치에 대해 도 1 및 2를 참조하여 설명하면 다음과 같다.Such a conventional liquid crystal display device will be described with reference to FIGS. 1 and 2. FIG.

도 1은 종래기술에 따른 액정표시장치 구조를 도시한 평면도이다.1 is a plan view showing a structure of a liquid crystal display according to a related art.

도 2는 도 1의 "A"부를 확대한 평면도로서, 화소전극배선과 공통전극배선의 오버랩된 구조를 확대 도시한 평면도이다.Fig. 2 is an enlarged plan view of the "A" portion of Fig. 1, and is an enlarged plan view showing an overlapped structure of a pixel electrode wiring and a common electrode wiring.

종래기술에 따른 액정표시장치는, 도 1에 도시된 바와 같이, 화소영역을 정의하는 게이트배선(13) 및 데이터배선(23)이 교차되게 형성되어 있고, 상기 게이트배선(13) 및 데이터배선(23)과 연결되어 스위칭소자인 박막트랜지스터(T)가 형성되어 있으며, 상기 박막트랜지스터(T)의 드레인전극(23b)에는 제1 콘택홀(27a)을 통해 화소전극배선(29)이 연결되어 있다. 1, a gate wiring 13 and a data wiring 23 defining a pixel region are formed so as to intersect with each other. The gate wiring 13 and the data wiring And a pixel electrode line 29 is connected to the drain electrode 23b of the thin film transistor T through a first contact hole 27a .

또한, 상기 화소전극배선(29)에는 일정 간격만큼 이격된 다수의 화소전극 (29a)들이 분기되어 있다.In addition, a plurality of pixel electrodes 29a spaced apart by a predetermined distance are branched from the pixel electrode wirings 29.

그리고, 상기 게이트배선(13)과 이격되어 평행하게 공통전극배선(15)이 배치되어 있다. The common electrode wiring 15 is arranged in parallel to the gate wiring 13 so as to be spaced apart therefrom.

또한, 상기 다수의 화소전극(29a)들과 이격되어 대응하고 상기 데이터배선 (23)과 수평되는 다수 개의 공통전극(18a)을 구비한 공통전극연결라인(18)이 배치되고, 제2 콘택홀(27b)을 통해 상기 공통전극배선(15)과 접속되어 있다.A common electrode connection line 18 having a plurality of common electrodes 18a spaced apart from the plurality of pixel electrodes 29a and horizontally aligned with the data lines 23 is disposed, And is connected to the common electrode wiring line 15 through a common electrode line 27b.

여기서, 상기 드레인전극(23b)과 연결되는 화소전극배선(29)은 상기 드레인 전극(23b) 아래에 위치하는 공통전극배선(15) 부분과 오버랩되어져 제1 캐패시터 (C1)가 형성되고, 상기 드레인전극(23b) 지역을 제외한 지역에 위치하는 공통전극배선(15) 부분과 오버랩되는 화소전극배선(29) 부분에는 제2 캐패시터(C2)가 형성된다.The pixel electrode line 29 connected to the drain electrode 23b overlaps the common electrode line 15 located under the drain electrode 23b to form the first capacitor C1, A second capacitor C2 is formed on the portion of the pixel electrode wiring 29 overlapping with the portion of the common electrode wiring 15 located in the region excluding the region of the electrode 23b.

한편, 상기 구성으로 이루어지는 종래기술에 따른 액정표시장치 제조방법에 대해 도 3을 참조하여 설명하면 다음과 같다.A method of manufacturing a liquid crystal display device according to the related art having the above structure will be described with reference to FIG.

도 3은 도 2의 Ⅲ-Ⅲ선에 따른 단면도로서, 종래기술에 따른 액정표시장치 제조방법을 설명하기 위해 개략적으로 도시한 단면도이다. FIG. 3 is a cross-sectional view taken along line III-III in FIG. 2, and is a schematic cross-sectional view for explaining a conventional method of manufacturing a liquid crystal display device.

도 3에 도시된 바와 같이, 먼저 박막트랜지스터 어레이기판(11) 상에 게이트금속층을 증착한 후 이를 패터닝하여 게이트배선(미도시)과 이 게이트배선에서 분기된 게이트전극(13a)과 평행하게 이격된 공통전극배선(15)을 형성한다.As shown in FIG. 3, a gate metal layer is first deposited on the thin film transistor array substrate 11 and then patterned to form a gate electrode (not shown) and a gate electrode 13a branched in parallel to the gate electrode 13a Thereby forming the common electrode wiring 15.

그 다음, 상기 어레이기판(11) 전면에 절연물질을 증착하여 게이트절연막 (17)을 형성한 후 상기 게이트전극(13a) 상부에 위치하는 게이트절연막(13a) 상에 액티브층(19)을 형성한다.An insulating material is deposited on the entire surface of the array substrate 11 to form a gate insulating film 17 and then an active layer 19 is formed on the gate insulating film 13a located above the gate electrode 13a .

이어서, 상기 액티브층(19)을 포함한 기판 전면에 도전물질을 증착하고 이를 선택적으로 패터닝하여 상기 액티브층(19) 상부에 채널영역만큼 이격된 소스전극 (23a)과 드레인전극(23b)을 형성한다. 이때, 상기 소스전극(23a)은 상기 게이트배선(13)과 수직 교차되게 형성되는 데이터배선(23)으로부터 분기되어 있다.A conductive material is deposited on the entire surface of the substrate including the active layer 19 and selectively patterned to form a source electrode 23a and a drain electrode 23b spaced apart from each other by a channel region on the active layer 19 . At this time, the source electrode 23a is branched from the data line 23 formed so as to cross the gate line 13 perpendicularly.

그다음, 상기 소스전극(23a) 및 드레인전극(23b)을 포함한 기판 전면에 절연물질을 증착하여 보호막(25)을 형성한다.Next, an insulating material is deposited on the entire surface of the substrate including the source electrode 23a and the drain electrode 23b to form a protective film 25.

이어서, 상기 보호막(25)을 선택적으로 패터닝하여 상기 드레인전극(23b) 일부와 상기 공통전극배선(15) 일부를 각각 노출시키는 제1, 2 콘택홀(27a, 27b)을 형성한다.The protective film 25 is selectively patterned to form first and second contact holes 27a and 27b exposing a part of the drain electrode 23b and a part of the common electrode wiring 15, respectively.

그 다음, 상기 콘택홀(27)을 포함한 보호막(25) 상부에 투명도전물질을 증착한 후 이를 선택적으로 패터닝하여 상기 콘택홀(27)을 통해 상기 드레인전극(23b)와 접속하는 화소전극배선(29)과 이 화소전극배선(29)으로부터 분기된 다수의 화소전극(29a)들을 형성한다. 이때, 상기 화소전극배선(29) 형성시에 다수의 공통전극(미도시; 도 1의 "18a" 참조)을 구비한 공통전극연결라인(18)도 함께 형성된다. 또한, 상기 공통전극연결라인(18)은 상기 제2 콘택홀(27b)를 통해 상기 공통전극배선 (15)과 접속된다.A transparent conductive material is deposited on the passivation layer 25 including the contact hole 27 and selectively patterned to form a pixel electrode line connected to the drain electrode 23b through the contact hole 27 29 and a plurality of pixel electrodes 29a branched from the pixel electrode wirings 29 are formed. At this time, a common electrode connection line 18 having a plurality of common electrodes (not shown) (see 18a in FIG. 1) is formed at the time of forming the pixel electrode lines 29 as well. The common electrode connection line 18 is connected to the common electrode wiring 15 through the second contact hole 27b.

또한, 상기 화소전극배선(29)은 상기 드레인전극(23b) 상에서 상기 공통전극배선(15)과 오버랩되어져 제1 캐패시터(C1)를 형성하고, 상기 드레인전극(23b) 지역이 아닌 공통전극배선(15) 부분과 오버랩되어져 제2 캐패시터(C2)를 형성한다. The pixel electrode wirings 29 overlap the common electrode wirings 15 on the drain electrodes 23b to form the first capacitor C1 and the common electrode wirings 15 to form a second capacitor C2.

그러나, 종래기술에 따른 액정표시장치 및 그 제조방법에 의하면 다음과 같은 문제점이 있다.However, according to the conventional liquid crystal display device and its manufacturing method, there are the following problems.

종래기술에 따른 액정표시장치 제조시에, 각 층은 각각의 마스크로 독립된 공정으로 순차적으로 형성되게 되는데, 이 각각의 층은 공정 편차로 인해 오버랩 정도가 틀어질 수 있게 된다. 즉, 상기 공통전극배선과 화소전극배선 간에 공정 편차로 인해 화소전극배선 일부가 공통전극배선과 많이 오버랩되어지거나 오버랩되지 않게 되는 경우가 발생하게 되어 제2 캐패시터(C2) 용량이 변화된다.In the manufacture of a liquid crystal display according to the related art, each layer is sequentially formed by a separate process with each of the masks, and each of the layers can be overlapped due to process variations. That is, a part of the pixel electrode wiring may be overlapped or not overlapped with the common electrode wiring due to the process deviation between the common electrode wiring and the pixel electrode wiring, and the capacity of the second capacitor C2 is changed.

특히, 제2 캐패시터(C2)를 형성하는 공통전극배선과 화소전극배선이 국부적으로 오버랩되어 있는 경우, 한 쪽 방향으로 오버랩이 이동되었을 때 제2 캐패시터 (C2) 값이 커지거나, 작아지게 된다.Particularly, when the common electrode wiring forming the second capacitor C2 and the pixel electrode wiring are locally overlapped, the value of the second capacitor C2 becomes larger or smaller when the overlap is moved in one direction.

따라서, 공통전극배선 상부에 제2 캐패시터(C2)가 형성되는 구조에서는 공통전극배선과 화소전극배선의 오버랩 편차에 의해 제2 캐패시터(C2) 용량이 변화하게 된다. 이러한 캐패시터 용량의 변화는 액정표시장치의 구동 특성 및 신뢰성 특성에 악영향을 미칠 수 있다.Therefore, in the structure in which the second capacitor C2 is formed on the common electrode wiring, the capacitance of the second capacitor C2 changes due to the overlap deviation between the common electrode wiring and the pixel electrode wiring. Such a change in the capacitance of the capacitor may adversely affect the driving characteristics and the reliability characteristics of the liquid crystal display device.

이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 액정표시장치 제조시에 각 층의 오버랩 정도에 영향을 받지 않도록 화소전극배선과 공통전극배선 간의 일정한 갭을 유지하도록 함으로써 패널의 품질 향상을 기대할 수 있는 액정표시장치 및 그 제조방법을 제공함에 있다.SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a method of manufacturing a liquid crystal display device, in which a certain gap between a pixel electrode line and a common electrode line is maintained so as not to be influenced by the degree of overlap of each layer, And to provide a liquid crystal display device and a manufacturing method thereof that can expect quality improvement.

상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 박막 트랜지스터 어레이기판 상에 형성되고, 수직 교차되게 배열된 화소영역을 정의하는 게이트배선 및 데이터배선; 상기 게이트배선에서 분기된 게이트전극, 게이트절연막, 액티브층 및 상기 데이터배선에서 분기된 소스전극과, 이 소스전극과 채널영역만큼 이격된 드레인전극으로 구성된 박막트랜지스터; 상기 게이트배선과 평행하게 이격되어 배치되고, 좁은 배선 폭을 가진 지역을 포함하는 공통전극배선; 및 상기 박막트랜지스터의 드레인전극과 접속되고, 상기 공통전극배선의 좁은 배선 폭의 지역과 일정 갭을 유지하는 화소전극배선;을 포함하여 구성되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a liquid crystal display device including: a gate line and a data line formed on a thin film transistor array substrate, the gate line and the data line defining a pixel region arranged at right angles; A thin film transistor composed of a gate electrode, a gate insulating film, an active layer, a source electrode branched from the data line, and a drain electrode spaced apart from the source electrode by a channel region; A common electrode wiring arranged in parallel with the gate wiring and including an area having a narrow wiring width; And a pixel electrode wiring which is connected to the drain electrode of the thin film transistor and which maintains a constant gap with a region of a narrow wiring width of the common electrode wiring.

상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치 제조방법은, 박막 트랜지스터 어레이기판 상에 게이트배선과 이 게이트배선으로부터 분기된 게이트전극 및 이 게이트배선과 평행하게 이격되고 배선 폭이 좁은 영역을 구비한 공통전극배선을 형성하는 단계; 상기 어레이기판 전면에 게이트절연막을 형성하는 단계; 상기 게이트전극이 위치한 게이트절연막 상에 액티브층을 형성하는 단계; 상기 액티 브층 상에 상기 게이트배선과 수직 교차되게 배치되는 데이터배선과 이 데이터배선으로부터 분기된 소스전극 및 이 소스전극과 채널영역만큼 이격된 드레인전극을 형성하는 단계; 상기 소스전극과 드레인전극을 포함한 기판 전면에 보호막을 형성하는 단계; 상기 보호막에 상기 드레인전극과 함께 상기 공통전극배선 일부분을 노출시키는 제1, 2 콘택홀을 각각 형성하는 단계; 상기 보호막 상에 제1 콘택홀을 통해 상기 드레인전극과 접속되며, 상기 공통전극배선의 배선 폭이 좁은 영역과 일정 갭을 유지하는 화소전극배선과 함께 상기 제2 콘택홀을 통해 상기 공통전극배선과 접속하는 공통전극연결라인을 형성하는 단계;를 포함하여 구성되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a liquid crystal display device including a gate wiring, a gate electrode branched from the gate wiring, and a region spaced parallel to the gate wiring and having a narrow wiring width Forming a common electrode wiring; Forming a gate insulating film on the entire surface of the array substrate; Forming an active layer on the gate insulating film where the gate electrode is located; A data line disposed perpendicularly to the gate line on the active layer, a source electrode branched from the data line, and a drain electrode spaced apart from the source electrode by a channel region; Forming a protective film on the entire surface of the substrate including the source electrode and the drain electrode; Forming first and second contact holes exposing a portion of the common electrode wiring together with the drain electrode in the protective film; And a pixel electrode interconnection connected to the drain electrode through the first contact hole on the protective film and having a constant gap with a region having a narrower interconnection width of the common electrode interconnection, And forming a common electrode connection line to be connected to the common electrode.

본 발명에 따른 액정표시장치 및 그 제조방법은 다음과 같은 효과가 있다.The liquid crystal display device and the manufacturing method thereof according to the present invention have the following effects.

본 발명에 따른 액정표시장치 및 그 제조방법은 화소전극배선과 오버랩되는 공통전극배선의 일부의 배선 폭을 좁게 형성하여 그 좁게 형성된 부분에서 화소전극배선과 일정한 갭을 유지하도록 함으로써 제조공정시에 공정 편차가 발생하더라도 상기 일정한 갭에 의해 화소전극배선과 공통전극배선의 오버랩을 방지할 수 있으므로 캐패시터(C1) 용량이 변화되는 것을 방지할 수 있다.The liquid crystal display device and the method of manufacturing the same according to the present invention are characterized in that a wiring width of a part of the common electrode wiring overlapped with the pixel electrode wiring is narrowed so that a constant gap is maintained between the pixel electrode wiring and the pixel electrode wiring, It is possible to prevent overlap between the pixel electrode wiring and the common electrode wiring due to the constant gap even if a deviation occurs, thereby preventing the capacitance of the capacitor C1 from being changed.

따라서, 본 발명에 따른 액정표시장치 및 그 제조방법은 상기 일정한 갭에 의해 화소전극배선과 공통전극배선의 오버랩을 방지할 수 있어 캐패시터 (C1) 용량이 변화되는 것을 방지할 수 있으므로, 패널의 차징(charging)/홀딩(holding) 특성을 그대로 유지함으로 인해 패널의 품질 향상에 기여할 수 있다.Accordingly, since the liquid crystal display device and the method of manufacturing the same according to the present invention can prevent the overlap of the pixel electrode wiring and the common electrode wiring by the constant gap, the capacity of the capacitor C1 can be prevented from being changed, it can contribute to the improvement of the quality of the panel by maintaining the charging / holding characteristics as it is.

이하, 본 발명의 바람직한 실시예에 따른 액정표시장치에 대해 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a liquid crystal display according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 따른 액정표시장치 구조를 개략적으로 도시한 평면도이다.4 is a plan view schematically showing the structure of a liquid crystal display device according to the present invention.

도 5는 도 4의 "B"부를 확대한 평면도로서, 화소전극배선과 공통전극배선 간의 갭을 확대 도시한 평면도이다.Fig. 5 is an enlarged plan view of the portion "B" in Fig. 4, and is a plan view showing an enlarged gap between the pixel electrode wiring and the common electrode wiring.

도 6은 본 발명의 다른 실시예에 따른 도 4의 "B"부를 확대한 평면도로서, 화소전극배선과 공통전극배선 간의 갭을 확대 도시한 평면도이다.Fig. 6 is an enlarged plan view of a portion "B" in Fig. 4 according to another embodiment of the present invention, and is a plan view showing an enlarged gap between the pixel electrode wiring and the common electrode wiring.

본 발명에 따른 액정표시장치는, 도 4에 도시된 바와 같이, 화소영역을 정의하는 게이트배선(103) 및 데이터배선(123)이 수직 교차되게 형성되어 있고, 상기 게이트배선(103) 및 데이터배선(123)과 연결되어 스위칭소자인 박막트랜지스터(T)가 형성되어 있으며, 상기 박막트랜지스터(T)의 드레인전극(123b)에는 화소전극배선(129)이 연결되어 있다. 4, the gate wiring 103 and the data wiring 123 defining the pixel region are formed so as to cross each other at right angles. The gate wiring 103 and the data wiring And a thin film transistor T as a switching element is connected to the drain electrode 123 of the thin film transistor T. The pixel electrode wiring 129 is connected to the drain electrode 123b of the thin film transistor T. [

또한, 상기 화소전극배선(129)에는 서로 이격된 다수의 화소전극(29a)들이 분기되어 있다.In addition, a plurality of pixel electrodes 29a spaced apart from each other are branched in the pixel electrode line 129.

그리고, 상기 게이트배선(103)과 평행하게 이격되어 공통전극배선(105)이 배치되어 있다. A common electrode wiring 105 is disposed in parallel with the gate wiring 103. [

또한, 상기 다수의 화소전극(29a)들과 이격되어 대응하고 상기 데이터배선 (23)과 수평되는 다수 개의 공통전극(18a)을 구비한 공통전극연결라인(18)이 배치되고, 상기 공통전극배선(15)과 접속되어 있다.In addition, a common electrode connection line 18 having a plurality of common electrodes 18a corresponding to the plurality of pixel electrodes 29a and corresponding to the data lines 23 is disposed, (Not shown).

여기서, 상기 드레인전극(123b)과 접속되는 화소전극배선(129) 부분은 그 아래의 공통전극배선(105) 부분과 오버랩되어져 제1 캐패시터(C1)를 형성한다. 또한, 상기 공통전극배선(105)은 일부 영역은 배선 폭이 좁게 형성되어 있어, 이 부분에서 화소전극배선(129)과 일정한 폭(W) 만큼의 갭을 형성하고 있다.Here, the portion of the pixel electrode wiring 129 connected to the drain electrode 123b overlaps with the portion of the common electrode wiring 105 below it, thereby forming the first capacitor C1. In addition, a part of the common electrode wiring 105 is formed with a narrow wiring width, and a gap of a certain width W with the pixel electrode wiring 129 is formed at this part.

그리고, 상기 드레인전극(123b) 지역과 상기 공통전극배선(105)의 배선 폭이 좁게 형성되는 지역을 제외하고, 다시 일정 배선 폭을 유지하는 영역에서는 일부분이 화소전극배선(129)의 가장자리부와 오버랩되어져 보조 캐패시터로 사용되는 제2 캐패시터(C2)를 형성함으로써 공정 편차로 인해 스토리지 캐패시터의 용량이 작아지는 경우에 이러한 작아진 용량만큼 보상해 주는 역할을 한다.In a region where the width of the drain electrode 123b and the width of the common electrode wiring 105 are narrow, a part of the region is maintained at the edge portion of the pixel electrode wiring 129 The second capacitor C2 used as an auxiliary capacitor is overlapped to compensate for the smaller capacity when the capacity of the storage capacitor is reduced due to process variations.

한편, 본 발명의 다른 실시예로서, 도 6에 도시된 바와 같이, 공통전극배선 (105) 부분 중에서 좁은 폭을 가진 영역에서 화소전극배선(129)과 일정한 폭(W)만큼의 갭이 공정편차로 인해 화소전극배선이 이동되어져 그 폭이 다소 좁아지더라도 상기 공통전극배선(105)과 화소전극배선(129)이 오버랩되지 않게 된다. 6, a gap of a certain width (W) from the pixel electrode wiring 129 in a region having a narrow width in the portion of the common electrode wiring 105 is smaller than the gap between the pixel electrode wiring 129 and the common electrode wiring portion 105. In other words, The common electrode wirings 105 and the pixel electrode wirings 129 are not overlapped with each other even if the width of the pixel electrode wirings is reduced.

따라서, 이와 같이 공통전극배선(105)과 화소전극배선(129)이 일정한 폭(W) 만큼의 갭을 유지하고 있음으로써 공정 편차가 생기더라도 캐패시터의 용량 변화는 없게 된다. Thus, since the common electrode wiring 105 and the pixel electrode wiring 129 maintain a gap of a certain width W, the capacitance of the capacitor does not change even if a process deviation occurs.

만일, 공정 편차로 인해 드레인전극(123b) 상부에 있는 화소전극배선(129) 일부분이 공통전극배선(105)과 오버랩되지 않게 되더라도 화소전극배선(129)의 가장자리부분이 상기 공통전극배선(105)의 타측 부분과 오버랩되어져 보조 캐패시터, 즉 제2 캐패시터(C2)를 형성시켜 주기 때문에 캐패시터 용량이 줄어 드는 것을 보 상해 준다. Even if a part of the pixel electrode wiring 129 on the drain electrode 123b does not overlap with the common electrode wiring 105 due to the process variation, the edge portion of the pixel electrode wiring 129 is electrically connected to the common electrode wiring 105, And the second capacitor C2 is formed by overlapping with the other side of the first capacitor C2, thereby reducing the capacity of the capacitor.

한편, 상기 구성으로 이루어지는 본 발명에 따른 액정표시장치 제조방법에 대해 도 7을 참조하여 설명하면 다음과 같다.A method of manufacturing a liquid crystal display device according to the present invention will be described with reference to FIG.

도 7은 도 5의 Ⅶ-Ⅶ선에 따른 단면도로서, 본 발명에 따른 액정표시장치 제조방법을 설명하기 위해 개략적으로 도시한 단면도이다. 7 is a cross-sectional view taken along line VII-VII in FIG. 5, and is a schematic cross-sectional view for explaining a method of manufacturing a liquid crystal display device according to the present invention.

도 7에 도시된 바와 같이, 먼저 박막트랜지스터 어레이기판(101) 상에 게이트금속층을 증착한 후 이를 패터닝하여 게이트배선(미도시)과, 이 게이트배선에서 분기된 게이트전극(103a) 및, 이 게이트배선에서 평행하게 이격된 공통전극배선 (105)을 형성한다. 이때, 상기 공통전극배선(105) 일부 지역은 배선 폭이 좁게 형성되어 있다.7, a gate metal layer is first deposited on the thin film transistor array substrate 101 and then patterned to form a gate wiring (not shown), a gate electrode 103a branched from the gate wiring, Thereby forming a common electrode wiring 105 spaced apart in parallel from the wiring. At this time, a portion of the common electrode wiring 105 has a narrow wiring width.

그 다음, 상기 어레이기판(101) 전면에 실리콘질화막 또는 실리콘산화막을 포함하는 무기 절연물질을 증착하여 게이트절연막(107)을 형성한 후 그 위에 액티브층(미도시)을 증착한다.Next, an inorganic insulating material including a silicon nitride film or a silicon oxide film is deposited on the entire surface of the array substrate 101 to form a gate insulating film 107, and an active layer (not shown) is deposited thereon.

이어서, 상기 액티브층(미도시)을 선택적으로 패터닝하여 상기 게이트전극 (13a) 상부에 위치하는 게이트절연막(13a) 상에 액티브층패턴(109)을 형성한다. Subsequently, the active layer (not shown) is selectively patterned to form an active layer pattern 109 on the gate insulating layer 13a located above the gate electrode 13a.

그 다음, 상기 액티브층패턴(109)을 포함한 기판 전면에 도전물질을 증착하고 이를 선택적으로 패터닝하여 상기 액티브층패턴(109) 상부에 데이터배선(123)과, 이 데이터배선(123)으로부터 분기된 소스전극(123a)과, 상기 소스전극(123a)으로부터 채널영역만큼 이격된 드레인전극(123b)을 형성한다. A conductive material is deposited on the entire surface of the substrate including the active layer pattern 109 and selectively patterned to form a data line 123 on the active layer pattern 109 and a data line 123 branched from the data line 123 A source electrode 123a and a drain electrode 123b spaced apart from the source electrode 123a by a channel region are formed.

이때, 상기 소스전극 (123a)은 상기 게이트배선(103)과 수직 교차되게 형성 되는 데이터배선(123)으로부터 분기되어 있다.At this time, the source electrode 123a is branched from the data line 123 formed so as to be perpendicular to the gate line 103.

이어서, 상기 소스전극(123a) 및 드레인전극(123b)을 포함한 기판 전면에 절연물질을 증착하여 보호막(125)을 형성한다.Subsequently, an insulating material is deposited on the entire surface of the substrate including the source electrode 123a and the drain electrode 123b to form a passivation layer 125.

그 다음, 상기 보호막(125)을 선택적으로 패터닝하여 상기 드레인전극(123b) 일부와 상기 공통전극배선(105) 일부를 각각 노출시키는 제1, 2 콘택홀(127a, 127b)을 형성한다. Then, the protective film 125 is selectively patterned to form first and second contact holes 127a and 127b exposing a part of the drain electrode 123b and a part of the common electrode wiring 105, respectively.

이어서, 상기 콘택홀(127)을 포함한 보호막(125) 상부에 투명도전물질을 증착한 후 이를 선택적으로 패터닝하여 상기 콘택홀(127)을 통해 상기 드레인전극 (123b)와 접속하는 화소전극배선(129)과 이 화소전극배선(129)으로부터 분기된 다수의 화소전극(129a)들을 형성한다. 이때, 상기 화소전극(129a)들은 상기데이터배선(123)과 평행하게 배치되어 있다. 또한, 상기 화소전극배선(129) 형성시에 다수의 공통전극(미도시; 도 1의 "108a" 참조)을 구비한 공통전극연결라인 (108)도 함께 형성된다. 또한, 상기 공통전극연결라인(108)은 상기 제2 콘택홀 (127b)을 통해 상기 공통전극 배선(105)과 접속된다.A transparent conductive material is deposited on the passivation layer 125 including the contact hole 127 and selectively patterned to form a pixel electrode line 129 connected to the drain electrode 123b through the contact hole 127 And a plurality of pixel electrodes 129a branched from the pixel electrode wirings 129 are formed. At this time, the pixel electrodes 129a are arranged in parallel with the data lines 123. In addition, a common electrode connection line 108 having a plurality of common electrodes (not shown) (refer to "108a" in FIG. 1) is formed at the time of forming the pixel electrode lines 129. The common electrode connection line 108 is connected to the common electrode wiring 105 through the second contact hole 127b.

또한, 상기 드레인전극(123b)과 접속되고, 이 드레인전극(123b) 주위에 형성된 화소전극배선(129) 부분은 그 아래의 상기 공통전극배선(105) 부분과 오버랩되어져 제1 캐패시터(C1)를 형성한다. 그리고, 상기 공통전극배선(105)의 배선 폭이 좁은 지역은 상기 화소전극(129) 부분과 폭(W) 만큼의 갭을 유지한다.  The portion of the pixel electrode wiring 129 formed around the drain electrode 123b is overlapped with the portion of the common electrode wiring 105 below the portion of the pixel electrode wiring 129 to form the first capacitor C1 . A region where the width of the common electrode wiring 105 is narrow maintains a gap with the width of the pixel electrode 129 by a width W. [

더욱이, 상기 공통전극배선(105)의 타측 부분은 상기 화소전극배선(129)의 가장자리부와 일부가 오버랩되어져 보조 캐패시터 역할을 하는 제2 캐패시터(C2)를 형성한다. 즉, 공정편차가 좌우 방향으로 발생하는 경우에, 상기 화소전극배선 (129)의 가장자리부가 상기 공통전극배선(105)의 타측 부분과 오버랩되어져 제2 캐패시터(C2)를 형성한다.The other portion of the common electrode wiring 105 overlaps with the edge portion of the pixel electrode wiring 129 to form a second capacitor C2 serving as an auxiliary capacitor. That is, when the process variation occurs in the left-right direction, the edge portion of the pixel electrode wiring 129 overlaps with the other portion of the common electrode wiring 105 to form the second capacitor C2.

이상에서와 같이, 본 발명에 따른 액정표시장치 및 그 제조방법은 화소전극배선과 오버랩되는 공통전극배선의 일부를 좁게 형성하여 그 좁게 형성된 부분에서 화소전극배선과 일정한 갭을 유지하도록 함으로써 제조공정시에 공정 편차가 발생하더라도 상기 일정한 갭에 의해 화소전극배선과 공통전극배선의 오버랩을 방지할 수 있으므로 스토리지 캐패시터 용량이 변화되는 것을 방지할 수 있다.As described above, in the liquid crystal display device and the method of manufacturing the same according to the present invention, a part of common electrode wirings overlapping with the pixel electrode wirings is narrowly formed so as to maintain a constant gap with the pixel electrode wirings in the narrowly formed portion, The overlap between the pixel electrode wiring and the common electrode wiring can be prevented by the constant gap, thereby preventing the storage capacitor from being changed in capacity.

따라서, 본 발명에 따른 액정표시장치 및 그 제조방법은 상기 일정한 갭에 의해 화소전극배선과 공통전극배선의 오버랩을 방지할 수 있어 스토리지 캐패시터 (Cst) 용량이 변화되는 것을 방지할 수 있으므로, 패널의 차징(charging)/홀딩 (holding) 특성을 그대로 유지함으로 인해 패널의 품질 향상에 기여할 수 있다.Therefore, the liquid crystal display device and the method of manufacturing the same according to the present invention can prevent the overlap of the pixel electrode wiring and the common electrode wiring by the constant gap, thereby preventing the capacity of the storage capacitor (Cst) from being changed. By maintaining the charging / holding characteristics, the quality of the panel can be improved.

본 발명은 상술한 바와 같이 바람직한 실시예를 들어 도시하고 설명하였 으나, 상기 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변형과 변경이 가능하다. 그러한 변형 예 및 변경 예는 본 발명과 첨부된 특허청구범위의 범위내에 속하는 것으로 보아야 한다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, and that various changes and modifications will be apparent to those skilled in the art. Various variations and modifications are possible. Such variations and modifications are to be considered as falling within the scope of the invention and the appended claims.

도 1은 종래기술에 따른 액정표시장치 구조를 도시한 평면도이다.1 is a plan view showing a structure of a liquid crystal display according to a related art.

도 2는 도 1의 "A"부를 확대한 평면도로서, 화소전극배선과 공통전극배선의 오버랩된 구조를 확대 도시한 평면도이다.Fig. 2 is an enlarged plan view of the "A" portion of Fig. 1, and is an enlarged plan view showing an overlapped structure of a pixel electrode wiring and a common electrode wiring.

도 3은 도 2의 Ⅲ-Ⅲ선에 따른 단면도로서, 종래기술에 따른 액정표시장치 제조방법을 설명하기 위해 개략적으로 도시한 단면도이다. FIG. 3 is a cross-sectional view taken along line III-III in FIG. 2, and is a schematic cross-sectional view for explaining a conventional method of manufacturing a liquid crystal display device.

도 4는 본 발명에 따른 액정표시장치 구조를 개략적으로 도시한 평면도이다.4 is a plan view schematically showing the structure of a liquid crystal display device according to the present invention.

도 5는 도 4의 "B"부를 확대한 평면도로서, 화소전극배선과 공통전극배선 간의 갭을 확대 도시한 평면도이다.Fig. 5 is an enlarged plan view of the portion "B" in Fig. 4, and is a plan view showing an enlarged gap between the pixel electrode wiring and the common electrode wiring.

도 6은 본 발명의 다른 실시예에 따른 도 4의 "B"부를 확대한 평면도로서, 화소전극배선과 공통전극배선 간의 갭을 확대 도시한 평면도이다.Fig. 6 is an enlarged plan view of a portion "B" in Fig. 4 according to another embodiment of the present invention, and is a plan view showing an enlarged gap between the pixel electrode wiring and the common electrode wiring.

도 7은 도 5의 Ⅶ-Ⅶ선에 따른 단면도로서, 본 발명에 따른 액정표시장치 제조방법을 설명하기 위해 개략적으로 도시한 단면도이다. 7 is a cross-sectional view taken along line VII-VII in FIG. 5, and is a schematic cross-sectional view for explaining a method of manufacturing a liquid crystal display device according to the present invention.

* 도면의 주요 부부분에 대한 부호 설명 *[Description of Drawings]

101 : 박막트랜지스터 어레이기판 103 : 게이트배선101: thin film transistor array substrate 103: gate wiring

103a : 게이트전극 105 : 공통전극배선103a: gate electrode 105: common electrode wiring

107 : 게이트절연막 108 : 공통전극연결라인107: gate insulating film 108: common electrode connecting line

108a : 공통전극 109 : 액티브층패턴108a: common electrode 109: active layer pattern

123 : 데이트배선 123a : 소스전극123: Date wiring 123a: Source electrode

123b : 드레인전극 125 : 보호막123b: drain electrode 125: protective film

127a, 127b : 제1, 2 콘택홀 129 : 화소전극배선127a, 127b: first and second contact holes 129: pixel electrode wiring

129a : 화소전극129a:

Claims (8)

박막 트랜지스터 어레이기판 상에 형성되고, 수직 교차되게 배열된 화소영역을 정의하는 게이트배선 및 데이터배선;A gate wiring and a data wiring formed on the thin film transistor array substrate, the gate wiring and the data wiring defining a pixel region arranged to be vertically crossed; 상기 게이트배선에서 분기된 게이트전극, 게이트절연막, 액티브층 및 상기 데이터배선에서 분기된 소스전극과, 이 소스전극과 채널영역만큼 이격된 드레인전극으로 구성된 박막트랜지스터;A thin film transistor composed of a gate electrode, a gate insulating film, an active layer, a source electrode branched from the data line, and a drain electrode spaced apart from the source electrode by a channel region; 상기 게이트배선과 평행하게 이격되어 배치되고, 좁은 배선 폭을 가진 지역을 포함하는 공통전극배선; 및 A common electrode wiring arranged in parallel with the gate wiring and including an area having a narrow wiring width; And 상기 박막트랜지스터의 드레인 전극과 접속되고, 상기 드레인 전극과 접속되는 부분은 상기 공통전극배선과 오버랩되어 캐패시터를 이루며, 상기 공통전극배선의 좁은 배선 폭의 지역과는 일정 간격을 두고 이격되어 있는 화소전극배선;을 포함하여 구성되는 것을 특징으로 하는 액정표시장치.The pixel electrode is connected to the drain electrode of the thin film transistor and the drain electrode is overlapped with the common electrode wiring to form a capacitor and the pixel electrode is spaced apart from a region of a narrow wiring width of the common electrode wiring, And a plurality of wiring lines. 제1 항에 있어서, 화소전극배선은 다수 개의 분기된 화소전극들을 구비하는 것을 특징으로 하는 액정표시장치. The liquid crystal display of claim 1, wherein the pixel electrode line includes a plurality of branched pixel electrodes. 제1 항에 있어서, 상기 화소전극배선 형성시에 상기 공통전극배선과 연결되고, 다수 개의 분기된 공통전극들을 구비한 공통전극연결라인이 형성되는 것을 특징으로 하는 액정표시장치.The liquid crystal display of claim 1, further comprising a common electrode connection line connected to the common electrode line at the time of forming the pixel electrode line and including a plurality of branched common electrodes. 제1 항에 있어서, 상기 화소전극배선의 가장자리부는 상기 공통전극배선의 일부분과 오버랩되어 보조 캐패시터가 형성되는 것을 특징으로 하는 액정표시장치.The liquid crystal display of claim 1, wherein edge portions of the pixel electrode wirings overlap with a portion of the common electrode wirings to form auxiliary capacitors. 박막 트랜지스터 어레이기판 상에 게이트배선과 이 게이트배선으로부터 분기된 게이트전극 및 이 게이트배선과 평행하게 이격되고 배선 폭이 좁은 영역을 구비한 공통전극배선을 형성하는 단계;Forming a gate wiring, a gate electrode branched from the gate wiring, and a common electrode wiring on the thin film transistor array substrate, the common electrode wiring being spaced apart in parallel with the gate wiring and having a narrow wiring width; 상기 어레이기판 전면에 게이트절연막을 형성하는 단계;Forming a gate insulating film on the entire surface of the array substrate; 상기 게이트전극이 위치한 게이트절연막 상에 액티브층을 형성하는 단계;Forming an active layer on the gate insulating film where the gate electrode is located; 상기 액티브층 상에 상기 게이트배선과 수직 교차되게 배치되는 데이터배선과 이 데이터배선으로부터 분기된 소스전극 및 이 소스전극과 채널영역만큼 이격된 드레인전극을 형성하는 단계;Forming a data line on the active layer perpendicularly intersecting the gate line, a source electrode branched from the data line, and a drain electrode spaced apart from the source electrode and the channel region; 상기 소스전극과 드레인전극을 포함한 기판 전면에 보호막을 형성하는 단계; Forming a protective film on the entire surface of the substrate including the source electrode and the drain electrode; 상기 보호막에 상기 드레인전극과 함께 상기 공통전극배선 일부분을 노출시키는 제1, 2 콘택홀을 각각 형성하는 단계;Forming first and second contact holes exposing a portion of the common electrode wiring together with the drain electrode in the protective film; 상기 보호막 상에 제1 콘택홀을 통해 상기 드레인전극과 접속되며, 상기 드레인 전극과 접속되는 부분은 상기 공통전극배선과 오버랩되어 캐패시터를 이루며, 상기 공통전극배선의 배선 폭이 좁은 영역과는 일정 간격을 두고 이격되는 화소전극배선과 함께 상기 제2 콘택홀을 통해 상기 공통전극배선과 접속하는 공통전극연결라인을 형성하는 단계;를 포함하여 구성되는 것을 특징으로 하는 액정표시장치 제조방법.Wherein a portion of the common electrode wiring, which is connected to the drain electrode via the first contact hole, overlaps with the common electrode wiring to form a capacitor, And forming a common electrode connection line connected to the common electrode line through the second contact hole together with the pixel electrode line spaced apart from the common electrode line. 제5 항에 있어서, 상기 화소전극배선과 공통전극연결라인은 각각 다수 개의 분기된 화소전극들과 공통전극들을 구비하는 것을 특징으로 하는 액정표시장치 제조방법.6. The method of claim 5, wherein the pixel electrode line and the common electrode line each include a plurality of branched pixel electrodes and common electrodes. 제5 항에 있어서, 상기 화소전극배선 형성시에 상기 공통전극배선과 연결되고, 다수 개의 분기된 공통전극들을 구비한 공통전극연결라인이 형성되는 것을 특징으로 하는 액정표시장치 제조방법.The method of claim 5, wherein a common electrode connection line connected to the common electrode line and having a plurality of branched common electrodes is formed at the time of forming the pixel electrode line. 제5 항에 있어서, 상기 화소전극배선의 가장자리부는 상기 공통전극배선의 일부분과 오버랩되어 보조 캐패시터를 형성하는 것을 특징으로 하는 액정표시장치 제조방법.6. The method according to claim 5, wherein the edge portion of the pixel electrode wiring overlaps with a portion of the common electrode wiring to form an auxiliary capacitor.
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