KR101607152B1 - 반도체 장치 및 전자 기기 - Google Patents
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Abstract
면적을 증대시키지 않고, 과전압에 대한 내성을 높이는 것이 과제의 하나가 된다. 제 1 단자부(100)에 형성되고, 제 1 n형 불순물 영역(106)과, 평면시(平面視)에 있어서 상기 제 1 n형 불순물 영역(106)의 내주(內周)부에 형성된 제 1 저항 영역(107)과, 평면시에 있어서 상기 제 1 저항 영역(107)의 내주부에 형성된 제 1 p형 불순물 영역(108)을 갖는 제 1 반도체 영역(103)과, 제 2 단자부(101)에 형성되고, 제 2 p형 불순물 영역(109)과, 평면시에 있어서 상기 제 2 p형 불순물 영역(109)의 내주부에 형성된 제 2 저항 영역(110)과, 상기 제 2 저항 영역(110)의 내주부에 형성된 제 2 n형 불순물 영역(111)을 갖는 제 2 반도체 영역(104)을 갖는 구성이다.
반도체 장치, 과전압 보호 회로, 다이오드, 광전 변환 회로, 광 센서.
Description
본 발명은, 반도체 장치에 관한 것이다. 또한, 본 발명은, 전자 기기에 관한 것이다.
최근, 기판 위에 형성된, 특정의 기능을 갖는 전자 회로(이하, “기능 회로”라고 함)는, 다양한 전자 부품, 전자 기기 등의 반도체 장치에 이용되고 있다.
기능 회로로서는, 예를 들어 광전 변환 회로 등을 들 수 있다. 일반적으로, 전자파의 검지 용도로 사용되는 광전 변환 회로를 갖는 반도체 장치(광전 변환 장치라고 함)는 수많은 것들이 알려져 있고, 예를 들어, 자외선에서 적외선에 걸쳐 감도를 갖는 것은 총괄하여 광 센서라고 불리고 있다. 그 중에서도 파장 400nm 내지 700nm의 가시광선 영역에 감도를 갖는 것은 특히 가시광 센서라고 불리며, 인간의 생활 환경에 따라 조도 조정이나, 온 또는 오프의 제어 등이 필요한 기기류에 많이 이용되고 있다.
상기 기능 회로를 갖는 반도체 장치는, 외부로부터 일정 레벨 이상의 고전압이 공급됨으로써, 회로를 구성하는 소자가 전기적으로 파괴된다는 문제가 있었다. 예를 들어, 정전기 등에 의하여 수kV 정도의 고전압이 기능 회로에 공급되고, 기능 회로에 정전기의 방전(ESD; Electro Static Discharge 라고도 함)에 의한 파괴가 생긴다는 문제가 있다. 본 명세서에서는, 소자가 파괴될 만큼 절대값이 큰 전압을 “과전압”이라고 한다.
상기에 든 문제에 대하여, 과전압 보호 회로를 형성하고, 외부로부터 과전압이 기능 회로에 인가되는 경우에도, 기능 회로에 있어서의 소자의 파괴를 억제할 수 있는 반도체 장치가 제안되고 있다(예를 들어, 특허 문헌 1 참조).
예를 들어, 특허 문헌 1에 기재된 종래의 반도체 장치는, 과전압 인가 시에 있어서, 다이오드가 도통 상태로 됨으로써, 내부 회로의 과전압에 대한 내성을 높일 수 있다.
[특허문헌 1] 특개2006-60191호 공보
그러나, 종래의 과전압 보호 회로를 형성한 구성의 반도체 장치는, 과전압 인가 시에 있어서, 내부 회로의 입력부 부근의 일부의 소자가 국소적으로 파괴됨으로써, 내부 회로가 동작 불량이 되는 등, 과전압에 대한 내성은 충분하지 않다. 또한, 과전압 보호 회로를 형성하면, 그 만큼 반도체 장치의 면적이 증대한다는 문제가 있다.
상기 문제를 감안하여, 본 발명의 일 형태에서는 면적을 증대시키지 않고 과전압에 대한 내성을 높이는 것을 과제의 하나로 한다.
본 발명의 일 형태는, 제 1 단자를 갖는 제 1 단자부와, 제 2 단자를 갖는 제 2 단자부와, 기능 회로를 갖는 기능 회로부를 구비한 반도체 장치이며, 상부에 제 1 단자 또는 제 2 단자가 형성된 반도체 영역과, 제 1 전극과, 제 2 전극과, 제 1 전극에 전기적으로 접속되어 제 1 단자가 되는 제 3 전극과, 제 2 전극에 전기적으로 접속되어 제 2 단자가 되는 제 4 전극을 갖고, 반도체 영역은 제 1 전극 및 기능 회로에 전기적으로 접속되고, n형 및 p형의 한쪽의 도전형인 제 1 불순물 영역과, 평면시에 있어서 제 1 불순물 영역의 내주부에 형성된 저항 영역과, 평면시에 있어서 저항 영역의 내주부에 형성되고, 제 2 전극 및 기능 회로에 전기적으로 접속되고, n형 및 p형의 다른 쪽의 도전형인 제 2 불순물 영역을 갖는 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 일 형태에 있어서, 기능 회로와 제 1 전극과의 접속부, 및 기능 회로와 제 2 전극과의 접속부는, 각각 복수 형성되고, 기능 회로와 제 1 전극과의 복수의 접속부는 저항 값이 균일하고, 기능 회로와 제 2 전극과의 복수의 접속부는 저항 값이 균일한 구성으로 할 수도 있다.
또한, 본 발명의 일 형태에 있어서, 제 1 불순물 영역과 제 1 전극과의 접속부, 및 제 2 불순물 영역과 제 2 전극과의 접속부는, 각각 복수 형성되고, 제 1 불순물 영역과 제 1 전극과의 복수의 접속부는 저항 값이 균일하고, 제 2 불순물 영역과 제 2 전극과의 복수의 접속부는, 저항 값이 균일한 구성으로 할 수도 있다.
또한, 본 발명의 일 형태에 있어서, 저항 영역의 저항 값은, 제 1 불순물 영 역 및 제 2 불순물 영역의 각각의 저항 값보다 높은 구성으로 할 수도 있다.
본 발명의 일 형태는, 제 1 단자를 갖는 제 1 단자부와, 제 2 단자를 갖는 제 2 단자부와, 기능 회로를 갖는 기능 회로부를 구비한 반도체 장치이며, 제 1 단자부에 형성된 제 1 반도체 영역과, 제 2 단자부에 형성된 제 2 반도체 영역과, 기능 회로부에 형성된 제 3 반도체 영역과, 제 1 전극과, 제 2 전극과, 제 3 전극과, 제 4 전극과 제 5 전극과, 제 2 전극, 제 3 전극, 및 제 5 전극에 접하는 제 6 전극과, 제 1 전극 및 제 4 전극에 접하는 제 7 전극과, 제 1 반도체 영역 위에 형성되고, 제 6 전극에 접하여 제 1 단자가 되는 제 8 전극과, 제 2 반도체 영역 위에 형성되고, 제 7 전극에 접하여 제 2 단자가 되는 제 9 전극을 갖고, 제 1 반도체 영역은 제 1 전극에 접하는 제 1 n형 불순물 영역과, 평면시에 있어서 제 1 n형 불순물 영역의 내주부에 형성된 제 1 저항 영역과, 평면시에 있어서 제 1 저항 영역의 내주부에 형성되고, 제 2 전극에 접하는 제 1 p형 불순물 영역을 갖고, 제 2 반도체 영역은 제 3 전극에 접하는 제 2 p형 불순물 영역과, 평면시에 있어서 제 2 p형 불순물 영역의 내주부에 형성된 제 2 저항 영역과, 평면시에 있어서 제 2 저항 영역의 내주부에 형성되고, 제 4 전극에 접하는 제 2 n형 불순물 영역을 갖고, 제 3 반도체 영역은 기능 회로의 일부가 되고, 제 1 전극 및 제 5 전극에 접하는 제 3 n형 불순물 영역을 갖는 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 일 형태에 있어서, 제 1 n형 불순물 영역과 제 1 전극과의 접속부, 제 2 n형 불순물 영역과 제 4 전극과의 접속부, 및 제 3 n형 불순물 영역과 제 1 전극 및 제 5 전극과의 접속부는, 각각 복수 형성되고, 제 1 n형 불순물 영역과 제 1 전극과의 복수의 접속부는 저항 값이 균일하고, 제 2 n형 불순물 영역과 제 4 전극과의 복수의 접속부는 저항 값이 균일하고, 제 3 n형 불순물 영역과 제 1 전극과의 복수의 접속부는 저항 값이 균일하고, 제 3 n형 불순물 영역과 제 5 전극과의 복수의 접속부는 저항 값이 균일한 구성으로 할 수도 있다.
또한, 본 발명의 일 형태에 있어서, 제 1 p형 불순물 영역과 제 2 전극과의 접속부, 및 제 2 p형 불순물 영역과 제 3 전극과의 접속부는 각각 복수 형성되고, 제 1 p형 불순물 영역과 제 2 전극과의 복수의 접속부는, 저항 값이 균일하고, 제 2 p형 불순물 영역과 제 3 전극과의 복수의 접속부는 저항 값이 균일한 구성으로 할 수도 있다.
본 발명의 일 형태는, 기판 위에, 제 1 전위 공급 단자를 갖는 제 1 전위 공급부와, 제 2 전위 공급 단자를 갖는 제 2 전위 공급부와, 광전 변환 회로를 갖는 광전 변환 회로부를 구비한 반도체 장치이며, 제 1 전위 공급부에 형성된 제 1 반도체층과, 제 2 전위 공급부에 형성된 제 2 반도체층과, 광전 변환 회로부에 형성된 제 3 반도체층과, 제 1 전극과, 제 2 전극과, 제 3 전극과, 제 4 전극과, 제 5 전극과, 제 6 전극과, 제 1 전극에 접하는 제 7 전극과, 제 7 전극에 접하는 광전 변환층과, 제 3 전극, 제 4 전극, 및 제 6 전극에 접하는 제 8 전극과, 제 2 전극, 제 5 전극, 및 광전 변환층에 접하는 제 9 전극과, 제 1 반도체층 위에 형성되고, 제 8 전극에 접하고, 제 1 전위 공급 단자가 되는 제 10 전극과, 제 2 반도체층 위에 형성되고, 제 9 전극에 접하고, 제 2 전위 공급 단자가 되는 제 11 전극을 갖고, 제 1 반도체층은 제 2 전극에 접하는 제 1 n형 불순물 영역과, 평면시에 있어 서 제 1 n형 불순물 영역의 내주부에 형성된 제 1 저항 영역과, 평면시에 있어서 제 1 저항 영역의 내주부에 형성되고, 제 3 전극에 접하는 제 1 p형 불순물 영역을 갖고, 제 2 반도체층은 제 4 전극에 접하는 제 2 p형 불순물 영역과, 평면시에 있어서 제 2 p형 불순물 영역의 내주부에 형성된 제 2 저항 영역과, 평면시에 있어서 제 2 저항 영역의 내주부에 형성되고, 제 5 전극에 접하는 제 2 n형 불순물 영역을 갖고, 제 3 반도체층은 상부에 제 1 전극이 형성되지 않는 영역에 형성되고, 제 6 전극에 접하는 제 3 n형 불순물 영역을 갖는 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 일 형태에 있어서, 제 1 n형 불순물 영역과 제 2 전극의 접속부, 제 2 n형 불순물 영역과 제 5 전극의 접속부, 및 제 3 n형 불순물 영역과 제 6 전극의 접속부는, 각각 복수 형성되고, 제 1 n형 불순물 영역과 제 2 전극의 복수의 접속부는, 저항 값이 균일하고, 제 2 n형 불순물 영역과 제 5 전극의 복수의 접속부는, 저항 값이 균일하고, 제 3 n형 불순물 영역과 제 6 전극과의 복수의 접속부는 저항 값이 균일한 구성으로 할 수도 있다.
또한, 본 발명의 일 형태에 있어서, 제 1 p형 불순물 영역과 제 3 전극과의 접속부 및 제 2 p형 불순물 영역과 제 4 전극과의 접속부는, 각각 복수 형성되고, 제 1 p형 불순물 영역과 제 3 전극과의 접속부는, 저항 값이 균일하고, 제 2 p형 불순물 영역과 제 4 전극과의 복수의 접속부는, 저항 값이 균일한 구성으로 할 수도 있다.
또한, 본 발명의 일 형태에 있어서, 제 1 저항 영역의 저항 값은 제 1 n형 불순물 영역 및 제 1 p형 불순물 영역의 각각의 저항 값보다 높고, 제 2 저항 영역 의 저항 값은, 제 2 n형 불순물 영역 및 제 2 p형 불순물 영역의 각각의 저항 값보다 높은 구성으로 할 수도 있다.
본 발명의 일 형태는, 상기에 기재된 반도체 장치의 어느 하나를 구비한 것을 특징으로 하는 전자 기기이다.
또한, 본 명세서에 있어서, 트랜지스터는 게이트 단자, 소스 단자, 및 드레인 단자의 적어도 3개의 단자를 갖는 구조로 한다. 예를 들어, 전계 효과 트랜지스터를 예로 하면, 게이트 전극의 부분(게이트가 되는 영역, 도전층, 및 배선 등을 포함함) 또는 게이트 전극과 전기적으로 접속되어 있는 부분의 일부를 포함하여 게이트 단자라고 한다. 또한, 소스 전극의 부분(소스가 되는 영역, 도전층, 및 배선 등을 포함함)이나, 소스 전극과 전기적으로 접속되는 부분의 일부를 포함하여 소스 전극이라고 한다. 또한, 드레인 전극의 부분(드레인이 되는 영역, 도전층, 및 배선 등을 포함함)이나, 드레인 전극과 전기적으로 접속되는 부분의 일부를 포함하여 드레인 단자라고 한다.
또한, 본 명세서에 있어서, 트랜지스터의 소스 단자와 드레인 단자는, 트랜지스터의 구조나 동작 조건 등에 따라 변화되기 때문에, 어느 단자가 소스 단자 또는 드레인 단자인지를 한정하는 것이 어렵다. 그래서, 소스 단자 및 드레인 단자가 되는 단자로부터 임의로 선택한 한쪽의 단자를 소스 단자 또는 드레인 단자 중의 한쪽이라고 표기하고, 다른 한쪽의 단자를 소스 단자 또는 드레인 단자 중의 다른 한쪽이라고 표기한다.
또한, 본 명세서에 있어서, 다이오드는 애노드(Anode) 단자와 캐소 드(Cathode) 단자의 2개의 단자를 갖는다. 그래서, 애노드 단자를 다이오드의 제 1 단자라고 표기하고, 캐소드 단자를 다이오드의 제 2 단자라고 표기한다.
본 발명의 일 형태에 의하여, 면적을 증대시키지 않고, 과전압에 대한 내성을 높일 수 있다.
본 발명의 실시형태의 일례에 대하여, 도면을 사용하여 이하에 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 상세를 여러 가지로 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태인 반도체 장치의 구성에 대하여 설명한다.
본 실시형태의 반도체 장치는, 제 1 단자를 갖는 제 1 단자부와, 제 2 단자를 갖는 제 2 단자부와, 기능 회로를 갖는 기능 회로부를 구비한다.
또한, 본 실시형태의 반도체 장치는 반도체 영역과, 제 1 전극과, 제 2 전극과, 제 3 전극과, 제 4 전극을 갖는다.
본 실시형태의 반도체 장치에 있어서, 반도체 영역은 상부에 제 1 단자 및 제 2 단자 중 하나가 형성된다. 또한, 반도체 영역은, n형 및 p형의 한쪽의 도전 형인 제 1 불순물 영역과, 평면시에 있어서 제 1 불순물 영역의 내주부에 형성된 저항 영역과, 평면시에 있어서 저항 영역의 내주부에 형성된 n형 및 p형의 다른 한쪽의 도전형인 제 2 불순물 영역을 갖는다.
제 1 전극은, 제 1 불순물 영역 및 제 2 불순물 영역 중, n형의 도전형인 불순물 영역, 및 기능 회로에 전기적으로 접속된다.
제 2 전극은, 제 1 불순물 영역 및 제 2 불순물 영역 중, p형의 도전형인 불순물 영역, 및 기능 회로에 전기적으로 접속된다.
제 3 전극은, 제 1 단자가 되는 전극이고, 제 1 전극에 전기적으로 접속된다.
제 4 전극은, 제 2 단자가 되는 전극이고, 제 2 전극에 전기적으로 접속된다.
또한, 본 실시형태의 반도체 장치에 대하여, 도 1 내지 도 3을 사용하여 설명한다. 도 1 내지 도 3은, 본 실시형태에 있어서의 반도체 장치의 구성의 일례를 도시하는 평면 모식도이다.
또한, 도 1 내지 도 3은 각각 동일의 반도체 장치의 구성을 모식적으로 도시한 도면이고, 도 1은 편의상 제 2 전극 및 제 2 전극 위에 형성되는 부분에 대해서는 생략되어 있고, 도 2는 편의상 제 3 전극에 대하여 생략한다. 또한, 도 1 내지 도 3에 도시하는 반도체 장치는 편의상 실제의 반도체 장치의 형상 및 치수와는 상이한 부분을 포함한다.
도 1 내지 도 3에 도시하는 반도체 장치는, 제 1 단자부(100), 제 2 단자 부(101) 및 기능 회로부(102)를 갖는다.
제 1 단자부(100)는, 반도체 장치의 제 1 단자가 되는 전극이 형성되는 부분(제 1 패드부라고도 함)이고, 제 2 단자부(101)는, 반도체 장치의 제 2 단자가 되는 전극이 형성되는 부분(제 2 패드부라고도 함)이고, 제 1 단자부(100) 및 제 2 단자부(101)를 통해서 반도체 장치에 전위가 주어진다. 상기 전위는, 신호 또는 전원으로서 이용된다.
또한, 도 1 내지 도 3 중의 어느 하나에 도시하는 반도체 장치는, 제 1 n형 불순물 영역(106)과, 제 1 저항 영역(107)과, 제 1 p형 불순물 영역(108)을 갖는 제 1 반도체 영역(103)과, 제 2 p형 불순물 영역(109)과, 제 2 저항 영역(110)과, 제 2 n형 불순물 영역(111)을 갖는 제 2 반도체 영역(104)과, 기능 회로부(102)에 형성된 기능 회로(105)와, 제 1 반도체 영역(103), 제 2 반도체 영역(104), 및 기능 회로(105)를 덮도록 형성된 제 1 절연막(도 1 내지 도 3에서는 편의상 도시하지 않음)과, 제 1 절연막 위에 형성된 제 1 전극(117), 제 2 전극(118), 제 3 전극(119), 및 제 4 전극(120)과, 제 1 전극(117) 내지 제 4 전극(120)을 덮도록 형성된 제 2 절연막(도 1 내지 도 3에서는 편의상 도시하지 않음)과, 제 2 절연막 위에 형성된 제 5 전극(125) 및 제 6 전극(126)을 갖는다.
제 1 반도체 영역(103)은 제 1 단자부(100)에 형성되고, 제 2 반도체 영역(104)은 제 2 단자부(101)에 형성된다.
제 1 n형 불순물 영역(106)은 n형의 도전형인 불순물 원소를 포함하는 영역이다. 또한, 제 1 p형 불순물 영역(108)은 p형의 도전형인 불순물 원소를 포함하 는 영역이다.
제 2 p형 불순물 영역(109)은 p형의 도전형인 불순물 원소를 포함하는 영역이다. 또한, 제 2 n형 불순물 영역(111)은 n형의 도전형인 불순물 원소를 포함하는 영역이다.
제 1 저항 영역(107) 및 제 2 저항 영역(110)은, 제 1 n형 불순물 영역(106), 제 1 p형 불순물 영역(108), 제 2 p형 불순물 영역(109), 및 제 2 n형 불순물 영역(111)보다 저항 값이 높은 영역이다. 또한, 제 1 저항 영역(107) 및 제 2 저항 영역(110)은, 제 1 n형 불순물 영역(106), 제 1 p형 불순물 영역(108), 제 2 p형 불순물 영역(109), 및 제 2 n형 불순물 영역(111)보다 저항 값이 높으면 좋고, n형 불순물 원소 또는 p형 불순물 원소가 첨가되어 있어도 좋다.
또한, 도 4에 도 1에 도시하는 반도체 장치의 영역(131)에 있어서의 확대도를 도시한다. 도 1 내지 도 4에 도시하는 바와 같이, 제 1 저항 영역(107)은 평면시에 있어서 제 1 n형 불순물 영역(106)의 내주부에 형성된다. 또한, 제 1 p형 불순물 영역(108)은 평면시에 있어서 제 1 저항 영역(107)의 내주부에 형성된다.
또한, 제 2 저항 영역(110)은, 평면시에 있어서 제 2 p형 불순물 영역(109)의 내주부에 형성되고, 또한, 제 2 n형 불순물 영역(111)은 평면시에 있어서 제 2 저항 영역(110)의 내주부에 형성되고, 평면시에 있어서 p형 불순물 영역 및 n형 불순물 영역 사이에 저항 영역이 형성된 구성으로 되어 있다.
또한, 제 1 n형 불순물 영역(106), 제 1 저항 영역(107), 제 1 p형 불순물 영역(108), 제 2 p형 불순물 영역(109), 제 2 저항 영역(110), 및 제 2 n형 불순물 영역(111) 각각은, 과전압 인가시에 있어서, 전위가 각 영역에 전체적으로 균일하게 주어지도록 영역의 형상 등을 설계하는 것이 바람직하다. 전위가 영역에 전체적으로 균일하게 주어지도록 각 영역의 형상을 설계함으로써, 각 영역에 있어서의 국소적인 전계의 집중을 억제할 수 있다. 예를 들어, 도 1 내지 도 4에서는, 각 영역의 형상을 평면시에 있어서 사각 형상으로 하고 있다.
또한, 도 1 내지 도 4에 도시하는 반도체 장치에서는, 모든 단자부에 반도체 영역을 형성하는 예에 대하여 도시한다. 모든 단자부에 반도체 영역을 형성함으로써, 과전압에 대한 내성을 보다 높일 수 있다. 또한, 이것에 한정되지 않고, 본 실시형태의 반도체 장치는 어느 하나의 단자부에만 반도체 영역을 형성하는 구성으로 할 수도 있다.
또한, 도 1 내지 도 4에 도시하는 반도체 장치에서는, 제 1 n형 불순물 영역(106)의 내주부에 제 1 저항 영역(107)을 형성하고, 제 1 저항 영역(107)의 내주부에 제 1 p형 불순물 영역(108)을 형성한 구성으로 하고 있다. 상기 구성으로 함으로써, 전위 공급 단자로부터 공급된 경우에 소정의 부분에 있어서의 국소적인 전계의 집중을 억제할 수 있다.
또한, 도 1 내지 도 4에 도시하는 반도체 장치에서는, 제 2 p형 불순물 영역(110)의 내주부에 제 2 저항 영역(110)을 형성하고, 제 2 저항 영역(110)의 내주부에 제 2 n형 불순물 영역(111)을 형성한 구성으로 하고 있다. 상기 구성으로 함으로써, 전위 공급 단자로부터 전위가 공급된 경우에 소정의 부분에 있어서의 국소적인 전계의 집중을 억제할 수 있다.
또한, 본 실시형태의 반도체 장치에 있어서, 제 1 n형 불순물 영역(106)과 제 1 p형 불순물 영역(108)의 간격, 또는 제 2 p형 불순물 영역(109)과 제 2 n형 불순물 영역(111)의 간격을 “L”로 하고, 제 1 저항 영역(107) 또는 제 2 저항 영역(110)의 둘레의 길이를 “W”로 한 경우, L은 보다 짧고, W는 일정한 길이보다 길게 하는 것이 바람직하다. L을 짧게 함으로써, 제 1 n형 불순물 영역(106)과 제 1 p형 불순물 영역(108)의 사이, 및 제 2 p형 불순물 영역(109)과 제 2 n형 불순물 영역(111)의 사이의 저항 값을 원하는 과전압 보호 동작을 할 수 있을 정도로 낮게 할 수 있고, 또한, W를 일정한 길이보다 길게 함으로써, 과전압에 대한 내성을 높일 수 있다. 또한, L은, 일정 이상의 길이보다 짧게 하면, 누설 전류가 증가되므로, 누설 전류가 증가되지 않는 길이의 범위로 설계하는 것이 바람직하다. 예를 들어, 도 1 내지 도 4에서는, 각 영역의 형상을 평면시에 있어서 사각 형상으로 하였지만, 본 실시형태의 반도체 장치에서는, 예를 들어, 도 5에 도시하는 바와 같이, 다각 형상으로 할 수도 있다. 또한, 도시하지 않지만, 본 실시형태의 반도체 장치에서는, 다각 형상 이외에도 원형 등, 다양한 형상으로 할 수가 있다.
기능 회로(105)는, 특정의 기능을 갖는 회로이고, 제 1 입력 단자 및 제 2 입력 단자를 갖는다. 기능 회로(105)는, 예를 들어, 트랜지스터를 사용하여 구성된다. 또한, 기능 회로(105)로서는 제 1 입력 단자 및 제 2 입력 단자와는 별도로 단자를 형성할 수도 있다.
제 1 절연막은, 선택적으로 형성된 제 1 개구부(112), 제 2 개구부(113), 제 3 개구부(114), 제 4 개구부(115), 및 제 5 개구부(116)를 갖는다.
제 1 전극(117)은, 제 1 개구부(112)를 사이에 두고, 제 1 n형 불순물 영역(106)에 접하고, 또 제 5 개구부(116)를 사이에 두고 기능 회로(105)에 접한다.
또한, 제 2 전극(118)은 제 2 개구부(113)를 사이에 두고 제 1 p형 불순물 영역(108)에 접한다.
또한, 제 3 전극(119)은 제 3 개구부(114)를 사이에 두고 제 2 p형 불순물 영역(109)에 접하고, 또 제 5 개구부(116)를 사이에 두고 기능 회로(105)에 접한다.
또한, 제 4 전극(120)은 제 4 개구부(115)를 사이에 두고 제 2 n형 불순물 영역(111)에 접한다.
또한, 기능 회로에 있어서, 국소적으로 과전압이 인가되지 않도록 제 1 전극(117)과, 기능 회로(105)가 접하는 부분(“제 1 전극(117)과 기능 회로(105)와의 접속부”라고도 함)는, 복수 형성되고, 제 3 전극(119)과 기능 회로(105)가 접하는 부분(“제 3 전극(119)과 기능 회로(105)와의 접속부”라고도 함)은, 복수 형성되고, 또 제 1 전극(117)과 기능 회로(105)와의 복수의 접속부는, 기능 회로에의 전위의 공급이 균일하게 되도록, 즉, 저항 값이 각각 균일하게 되도록 형상 등을 설계하는 것이 바람직하고, 제 3 전극(119)과 기능 회로(105)와의 복수의 접속부는, 기능 회로에의 전위의 공급이 균일하게 되도록 즉, 저항 값이 각각 균일하게 되도록 형상 등을 설계하는 것이 바람직하다. 도 1 내지 도 4에 도시하는 반도체 장치에서는, 일례로서 제 1 전극(117)과 기능 회로(105)와의 접속부, 및 제 3 전극(119)과 기능 회로(105)와의 접속부를 빗살 모양으로 하고, 각각의 빗살이 기능 회로(105)에의 전위 공급이 균일, 즉, 접속부의 저항 값이 각각 균일하게 되도록 소정의 간격을 두고 형성된 구성으로 한다.
제 2 절연막은, 선택적으로 형성된 제 6 개구부(121), 제 7 개구부(122), 제 8 개구부(123) 및 제 9 개구부(124)를 갖는다.
제 5 전극(125)은 제 7 개구부(122)를 사이에 두고 제 2 전극(118)에 접하고, 또 제 8 개구부(123)를 사이에 두고 제 3 전극(119)에 접한다.
또한, 제 6 전극(126)은 제 6 개구부(121)를 사이에 두고 제 1 전극(117)에 접하고, 또 제 9 개구부(124)를 사이에 두고 제 4 전극(120)에 접한다.
다음에, 본 실시형태에 있어서의 반도체 장치의 단면 구조에 대하여 도 6을 사용하여 설명한다. 도 6은, 도 1 내지 도 3에 도시하는 반도체 장치의 단면 구조의 일례를 도시하는 단면 모식도이다. 또한, 여기서는, 일례로서 기판 위에 반도체층을 형성한 구성의 반도체 장치에 대하여 설명한다.
도 6에 도시하는 반도체 장치는, 도 1 내지 도 3과 마찬가지로, 제 1 단자부(100), 제 2 단자부(101), 및 기능 회로부(102)로 구성되고, 보다 구체적으로는, 기판(127)과, 기판(127) 위에 형성된 제 1 n형 불순물 영역(106), 제 1 저항 영역(107), 및 제 1 p형 불순물 영역(108)을 갖는 제 1 반도체층(도 1에 있어서의 제 1 반도체 영역(103)에 상당함)과, 제 2 p형 불순물 영역(109), 제 2 저항 영역(110), 및 제 2 n형 불순물 영역(111)을 갖는 제 2 반도체층(도 1에 있어서의 제 2 반도체 영역(104)에 상당함)과, 기능 회로(105)과, 제 1 반도체층, 제 2 반도체층, 및 기능 회로(105)를 덮도록 형성된 제 1 절연막(128)과, 제 1 절연막(128) 위 에 선택적으로 형성된 제 1 전극(117), 제 2 전극(118), 제 3 전극(119), 및 제 4 전극(120)과, 제 1 전극(117) 내지 제 4 전극(120)을 덮도록 형성된 제 2 절연막(129)과, 제 2 절연막(129) 위에 형성된 제 5 전극(125) 및 제 6 전극(126)을 갖는다.
기판(127)으로서는, 예를 들어, 유리 기판, 석영 기판 등을 사용할 수 있다. 또한, 기판 위에 하지 절연막을 형성한다면, 실리콘 기판, 금속 기판, 또는 스테인리스 기판 등을 사용할 수도 있다. 또한, 상기 기판 이외에도, 가요성 기판을 사용할 수도 있다. 가요성 기판이란, 구부릴 수 있는(플렉시블) 기판이며, 예를 들어, 폴리카보네이트, 폴리아릴레이트, 폴리에테르설폰 등으로 이루어지는 플라스틱 기판 등을 들 수 있다. 또한, 기판(127)으로서는, 예를 들어, 접합 필름(폴리프로필렌, 폴리에스테르, 비닐, 폴리플루오르화비닐, 염화비닐 등으로 이루어짐), 섬유질인 재료로 이루어지는 종이, 기재 필름(폴리에스테르, 폴리아미드, 무기 증착 필름, 종이류 등) 등을 사용할 수도 있다.
또한, 제 1 반도체층 및 제 2 반도체층은, 예를 들어, 비정질 반도체막, 단결정 반도체막, 다결정 반도체막, 또는 미결정(마이크로 크리스털 또는 세미 아모퍼스라고도 함) 반도체막 등을 사용하여 형성할 수 있고, 또한, 그들의 반도체막을 적층시켜 형성할 수도 있다. 또한, 반도체막은 예를 들어, 스퍼터링법, LPCVD법, 또는 플라즈마 CVD법 등에 의하여 형성할 수 있다. 또한, 비정질 반도체막을 공지의 기술(고상성장법, 레이저 결정화 방법, 촉매 금속을 사용한 결정화 방법 등)에 의하여 결정화시켜 형성된 결정 구조를 갖는 반도체막(결정성 반도체막)을 사용할 수 있고, 예를 들어, 다결정 실리콘막을 사용할 수도 있다.
제 1 절연막(128)으로서는, 예를 들어, 질화 절연막, 산화 절연막, 또는 질소를 포함하는 산화 절연막 등을 사용할 수 있다. 또한, 제 1 절연막(128)에는, 제 1 개구부(도 1에 있어서의 제 1 개구부(112)), 제 2 개구부(도 1에 있어서의 제 2 개구부(113)), 제 3 개구부(도 1에 있어서의 제 3 개구부(114)), 제 4 개구부(도 1에 있어서의 제 4 개구부(115)), 및 제 5 개구부(도 1에 있어서의 제 5 개구부(116))가 형성되어 있다.
제 1 전극(117) 내지 제 4 전극(120)으로서는, 예를 들어, 금, 은, 백금, 니켈, 실리콘, 텅스텐, 크롬, 몰리브덴, 철, 코발트, 구리, 팔라듐, 탄소, 알루미늄, 망간, 티타늄, 및 탄탈 등으로부터 선택된 일종의 원소 또는 상기 원소를 복수 포함하는 합금으로 이루어지는 재료를 사용할 수 있고, 또한, 그들을 단층 또는 적층으로 형성할 수도 있다. 상기 원소를 복수 포함하는 합금으로서는, 예를 들어, 알루미늄 및 티타늄을 포함하는 합금, 알루미늄, 티타늄, 및 탄소를 포함하는 합금, 알루미늄 및 니켈을 포함하는 합금, 알루미늄 및 탄소를 포함하는 합금, 알루미늄, 니켈, 및 탄소를 포함하는 합금, 또는 알루미늄 및 몰리브덴을 포함하는 합금 등을 적용할 수 있다. 또한, 인듐 주석 산화물(ITO), 산화 실리콘을 포함하는 인듐 주석 산화물(ITSO), 또는 산화 인듐 아연(IZO) 등의 투광성 재료를 사용할 수 있다. 또한, 제 1 전극(117) 내지 제 4 전극(120)은 각각 상이한 재료를 사용하여 형성할 수도 있다. 또한, 제 1 전극(117) 내지 제 4 전극(120)은 예를 들어, 증착법, 스퍼터링법, CVD법, 인쇄법 또는 액적토출법을 사용하여 형성할 수 있다.
제 2 절연막(129)으로서는, 예를 들어, 질화 절연막, 산화 절연막, 또는 질소를 포함하는 산화 절연막 등을 적용할 수 있다. 또한, 도 7에 도시하는 반도체 장치에서는, 제 2 절연막(129)에 제 6 개구부(도 2에 있어서의 제 6 개구부(121)), 제 7 개구부(도 2에 있어서의 제 7 개구부(122)), 제 8 개구부(도 2에 있어서의 제 8 개구부(123)), 제 9 개구부(도 2에 있어서의 제 9 개구부(124))가 형성되어 있다.
제 5 전극(125) 및 제 6 전극(126)으로서는, 예를 들어, 금, 은, 백금, 니켈, 실리콘, 텅스텐, 크롬, 몰리브덴, 철, 코발트, 구리, 팔라듐, 탄소, 알루미늄, 망간, 티타늄, 및 탄탈 등으로부터 선택된 일종의 원소 또는 상기 원소를 복수 포함하는 합금으로 이루어지는 재료를 사용할 수 있고, 또한, 그들을 단층 또는 적층으로 형성할 수도 있다. 상기 원소를 복수 포함하는 합금으로서는, 예를 들어, 알루미늄 및 티타늄을 포함하는 합금, 알루미늄, 티타늄, 및 탄소를 포함하는 합금, 알루미늄 및 니켈을 포함하는 합금, 알루미늄 및 탄소를 포함하는 합금, 알루미늄, 니켈, 및 탄소를 포함하는 합금, 또는 알루미늄 및 몰리브덴을 포함하는 합금 등을 적용할 수 있다. 또한, 인듐 주석 산화물(ITO), 산화 실리콘을 포함하는 인듐 주석 산화물(ITSO), 또는 산화 인듐 아연(IZO) 등의 투광성 재료를 사용할 수 있다. 또한, 제 5 전극(125) 및 제 6 전극(126)은 각각 상이한 재료를 사용하여 형성할 수도 있다. 또한, 제 5 전극(125) 및 제 6 전극(126)은 예를 들어, 증착법, 스퍼터링법, CVD법, 인쇄법 또는 액적토출법을 사용하여 형성할 수 있다.
또한, 도 6에 도시하는 구조에 한정되지 않고, 본 실시형태의 반도체 장치 는, 반도체 기판을 사용하여, 반도체 기판의 일부에 불순물 영역을 형성한 구성으로 할 수도 있다. 반도체 기판을 사용하여, 반도체 기판의 일부에 불순물 영역을 형성한 구성인 반도체 장치의 구조에 대하여 도 7을 사용하여 설명한다. 도 7은, 도 1 내지 도 3에 도시하는 반도체 장치의 단면 구조를 도시하는 단면 모식도이다.
도 7에 도시하는 반도체 장치는, 도 1 내지 도 3과 마찬가지로 제 1 단자부(100), 제 2 단자부(101), 및 기능 회로부(102)로 구성되고, 보다 구체적으로는, 반도체 기판(130)과, 반도체 기판(130)의 일부에 형성된 제 1 n형 불순물 영역(106), 제 1 저항 영역(107), 및 제 1 p형 불순물 영역(108)을 갖는 제 1 반도체 영역(도 1에 있어서의 제 1 반도체 영역(103))과, 제 2 p형 불순물 영역(109), 제 2 저항 영역(110), 및 제 2 n형 불순물 영역(111)을 갖는 제 2 반도체 영역(도 1에 있어서의 제 2 반도체 영역(104))과, 기능 회로(105)와, 제 1 반도체 영역, 제 2 반도체 영역, 및 기능 회로(105)를 덮도록 형성된 제 1 절연막(128)과, 제 1 절연막(128) 위에 선택적으로 형성된 제 1 전극(117), 제 2 전극(118), 제 3 전극(119), 및 제 4 전극(120)과, 제 1 전극(117) 내지 제 4 전극(120)을 덮도록 형성된 제 2 절연막(129)과, 제 2 절연막(129) 위에 형성된 제 5 전극(125) 및 제 6 전극(126)을 갖는다.
반도체 기판(130)으로서는, 예를 들어, n형 또는 p형의 도전형을 갖는 단결정 실리콘 기판, 화합물 반도체 기판(GaAs 기판, InP 기판, GaN 기판, SiC 기판, 사파이어 기판, ZnSe 기판 등), 및 접합법 또는 SIMOX(Separation by Implanted Oxygen)법을 사용하여 제작된 SOI(Silicon on Insulator) 기판 등을 사용할 수도 있다.
또한, 도 7에 도시하는 반도체 장치에서는, 제 1 절연막(128)에 제 1 개구부(도 1에 있어서의 제 1 개구부(112)), 제 2 개구부(도 1에 있어서의 제 2 개구부(113)), 제 3 개구부(도 1에 있어서의 제 3 개구부(114)), 제 4 개구부(도 1에 있어서의 제 4 개구부(115)), 및 제 5 개구부(도 1에 있어서의 제 5 개구부(116))가 형성되어 있다.
제 2 절연막(129)에는, 제 6 개구부(도 2에 있어서의 제 6 개구부(121)), 제 7 개구부(도 2에 있어서의 제 7 개구부(122)), 제 8 개구부(도 2에 있어서의 제 8 개구부(123)), 및 제 9 개구부(도 2에 있어서의 제 9 개구부(124))가 형성되어 있다.
또한, 편의상 도시하지 않지만, 제 5 전극은 제 1 단자가 되는 전극에 전기적으로 접속되고, 제 6 전극은 제 2 단자가 되는 전극에 전기적으로 접속된다.
다음에, 본 실시형태에 있어서의 반도체 장치의 등가 회로에 대하여, 도 8을 사용하여 설명한다. 도 8은 도 1 내지 도 3에 도시하는 반도체 장치의 등가 회로를 도시하는 등가 회로도이다.
도 8에 도시하는 바와 같이, 도 1 내지 도 3에 도시하는 반도체 장치의 등가 회로는, 단자(200)와, 단자(201)와, 제 1 다이오드(202)와, 제 2 다이오드(203)와, 기능 회로(204)를 갖는 구성으로 된다.
제 1 다이오드(202)는, 제 1 단자가 단자(201)에 전기적으로 접속되고, 제 2 단자가 단자(200)에 전기적으로 접속된다.
제 2 다이오드(203)는, 제 1 단자가 단자(201)에 전기적으로 접속되고, 제 2 단자가 단자(200)에 전기적으로 접속된다.
기능 회로(204)는, 복수의 제 1 단자 및 복수의 제 2 단자를 갖고, 복수의 제 1 단자가 단자(200)에 전기적으로 접속되고, 복수의 제 2 단자가 단자(201)에 전기적으로 접속된다. 또한, 도 8에 있어서, 복수의 제 1 단자 및 복수의 제 2 단자를 각각 6개씩 도시하지만, 6개에 한정되는 것이 아니다. 본 실시형태의 반도체 장치에서는, 기능 회로의 단자부를 복수 형성하고, 각 단자부에 있어서의 저항을 균일하게 함으로써, 과전압 인가시에 기능 회로가 전위 공급부의 일부가 국소적으로 파괴되는 것을 억제할 수 있고, 본 실시형태에 있어서의 반도체 장치의 과전압에 대한 내성을 향상시킬 수 있다.
도 8에 도시하는 바와 같이, 도 1 내지 도 3에 도시하는 반도체 장치는, 단자(200) 및 기능 회로(204)의 제 1 단자의 접속부와, 단자(201) 및 기능 회로(204)의 제 2 단자의 접속부 사이에 2개의 다이오드가 형성된 구성으로 볼 수 있다.
다음에, 도 8을 사용하여 도 1 내지 도 3에 도시하는 반도체 장치의 동작에 대하여 설명한다.
우선, 통상시에 있어서의 반도체 장치의 동작에 대하여 설명한다.
통상시에 있어서, 단자(200)와 단자(201) 사이에 전압(제 1 전압이라고도 함)이 인가된다.
이 때, 제 1 다이오드(202) 및 제 2 다이오드(203)는 비도통 상태가 되고, 기능 회로(204)의 복수의 제 1 단자와 복수의 제 2 단자 사이에는 제 1 전압이 인 가된다.
기능 회로(204)에서는, 제 1 전압이 인가되어 소정의 동작을 행한다. 상술한 것이 통상시에 있어서의 동작이다.
다음에, 과전압 인가시에 있어서의 반도체 장치의 동작에 대하여, 설명한다.
단자(200)와 단자(201) 사이에 과전압이 되는 전압(제 2 전압이라고도 함)이 인가된 경우, 제 1 다이오드(202) 및 제 2 다이오드(203)는, 도통 상태가 되어, 기능 회로에는 제 2 전압이 인가되지 않는다. 따라서, 기능 회로는, 파괴되지 않는다. 상술한 것이 과전압 인가시에 있어서의 동작이다.
상술한 바와 같이, 본 실시형태의 반도체 장치는, 과전압 인가시에 있어서, 제 1 다이오드 및 제 2 다이오드로 이루어지는 보호 소자가 도통 상태로 됨으로써, 과전압이 그대로의 값으로 기능 회로에 인가되는 것을 방지할 수 있으므로, 과전압에 대한 내성을 높일 수 있다.
또한, 본 실시형태의 반도체 장치는, 복수 층에 전극을 형성하고, 복수 층의 전극을 사이에 두고 단자부와 기능 회로부를 전기적으로 접속시킴으로써, 단층의 전극을 사이에 두고, 단자와 기능 회로부를 전기적으로 접속시키는 경우보다, 기능 회로의 입력부의 일부가 파괴되는 것을 억제할 수 있으므로, 과전압에 대한 내성을 높일 수 있다.
또한, 본 실시형태의 반도체 장치는, 단자부에 과전압 보호 회로를 형성함으로써, 반도체 장치의 회로 면적의 증대를 억제할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태인 반도체 장치의 예로서, 광전 변환 회로를 갖는 반도체 장치에 대하여 설명한다.
우선, 본 실시형태에 있어서의 반도체 장치의 제작 방법에 대하여 도 9 내지 도 20을 사용하여 설명한다. 도 9 내지 도 20은, 본 실시형태에 있어서의 반도체 장치의 제작 방법의 일례를 도시하는 평면 모식도이다. 또한, 본 실시형태에서는, 제 1 전위 공급부, 제 2 전위 공급부, 증폭 회로, 및 광전 변환 소자로 이루어지는 광전 변환 회로부를 갖는 반도체 장치의 예에 대하여 설명한다.
우선, 도 9에 도시하는 바와 같이, 기판(300) 위에 제 1 반도체층(301), 제 2 반도체층(302), 제 3 반도체층(303)을 형성한다.
기판(300)으로서는, 예를 들어, 도 6에 도시하는 기판(127)에 적용할 수 있는 기판과 마찬가지인 것을 적용할 수 있다. 본 실시형태에서는, 일례로서 0.5mm의 두께의 유리 기판(AN100)을 사용한다.
제 1 반도체층(301) 내지 제 3 반도체층(303)으로서는, 예를 들어, 상기 실시형태 1에 있어서의 제 1 반도체층 및 제 2 반도체층에 적용할 수 있는 반도체 재료를 적용할 수 있다. 본 실시형태에서는, 일례로서 비결정 반도체막을 결정화하고, 다결정 반도체층을 형성함으로써 제 1 반도체층(301) 내지 제 3 반도체층(303)을 형성한다. 이하에 다결정 반도체층의 제작 방법에 대하여 도시한다. 본 실시형태에서는, 일례로서 촉매 원소를 사용한 결정화 방법을 사용하여 다결정 반도체층을 형성하는 경우에 대하여 설명한다.
우선, 수소를 포함하는 비정질 실리콘막을 66nm의 두께로 대기에 노출시키지 않고 형성하고, 형성된 비정질 반도체막에 중량 환산으로 10ppm의 니켈을 포함하는 아세트산니켈 용액을 스피너(spinner)로 첨가한다. 또한, 용액을 첨가하는 방법 대신에 스퍼터링법으로 니켈 원소를 전면적으로 살포하는 방법을 사용하여도 좋다. 또한, 열 처리(500℃, 1시간)를 한 후, 결정화를 위한 열 처리(550℃, 4시간)를 행하여 다결정 실리콘막을 형성한다.
다음에, 형성한 다결정 실리콘막 표면의 산화막을 희석된 플루오르화 수소산 등으로 제거한다. 그 후, 결정화율을 높이고, 결정립 내에 잔존되는 결함을 보수하기 위한 레이저 광(XeCl: 파장 308nm)의 조사를 대기 중, 또는 산소 분위기 중에서 행한다.
레이저 광에는 파장 400nm 이하의 엑시머 레이저 광이나, YAG 레이저의 제 2 고조파 또는 제 3 고조파를 사용한다. 여기서는, 반복 주파수 10Hz 내지 1000Hz 정도의 펄스 레이저 광을 사용하고, 상기 레이저 광을 광학계에 의하여 100mJ/cm2 내지 500mJ/cm2로 집광하고, 90% 내지 95%의 오버랩율을 갖고 조사하여, 실리콘막 표면을 주사시키면 좋다. 본 실시형태에서는, 반복 주파수 30Hz, 에너지 밀도 470mJ/cm2로 레이저 광의 조사를 대기 중에서 행한다. 또한, 레이저 조사를 대기 중, 또는 산소 분위기 중에서 행하기 때문에, 레이저 광의 조사에 의하여 표면에 산화막이 형성된다.
또한, 본 실시형태에서는 펄스 레이저로서 엑시머 레이저를 사용한 예를 개시하였지만, 연속 발진의 레이저(CW 레이저라고도 함)나 10MHz 이상의 펄스 레이저 를 사용하여도 좋다. CW 레이저나 발진 주파수(반복 주파수)가 10MHz 이상의 펄스 레이저를 선형의 빔 스폿으로 가공하여 반도체막에 대하여 상대적으로 주사시키면서 조사함으로써, 엑시머 레이저를 조사하여 제작한 결정보다 입경이 큰 결정을 제작할 수 있다.
연속 발진의 레이저를 사용하는 경우에는, 출력 10W의 연속 발진의 YVO4 레이저로부터 사출된 레이저 광을 비선형 광학 소자에 의하여 고조파로 변환한다. 또한, 공진기 중에 YVO4 결정과 비선형 광학 소자를 넣고, 고조파를 사출하는 방법도 있다. 그리고 바람직하게는 광학계에 의하여 조사면에서 직사각 형상 또는 타원 형상의 레이저 광으로 형성하여, 피처리체에 조사한다. 이때의 에너지 밀도는, 0.01MW/cm2 내지 100MW/cm2 정도(바람직하게는, 0.1MW/cm2 내지 10MW/cm2)이 필요하다. 그리고 10cm/s 내지 2000cm/s 정도의 속도로 레이저 광에 대하여 상대적으로 반도체막을 이동시켜서 조사하면 좋다.
다음에, 상기 레이저 광의 조사에 의하여 형성된 산화막에 추가로, 오존수로 표면을 120초 처리하여 합계 1nm 내지 5nm의 산화막으로 이루어지는 배리어층을 형성한다. 이 배리어층은, 결정화시키기 위하여 첨가한 촉매 원소, 예를 들어, 니켈(Ni)을 막 중으로부터 제거하기 위하여 형성한다. 여기서는 오존수를 사용하여 배리어층을 형성하였지만, 산소 분위기 하의 자외선의 조사로 결정 구조를 갖는 반도체막의 표면을 산화하는 방법이나 산소 플라즈마 처리에 의하여 결정 구조를 갖는 반도체막의 표면을 산화하는 방법이나 플라즈마 CVD법이나 스퍼터링법이나 증착 법 등으로 1nm 내지 10nm 정도의 산화막을 퇴적하여 배리어층을 형성하여도 좋다. 또한, 배리어층을 형성하기 전에 레이저 광의 조사에 의하여 형성된 산화막을 제거하여도 좋다.
이어서, 배리어층 위에 스퍼터링법으로 게터링 사이트가 되는 아르곤 원소를 포함하는 비정질 실리콘막을 10nm 내지 400nm, 여기서는 막 두께 100nm로 성막한다. 여기서는, 아르곤 원소를 포함하는 비정질 실리콘막은, 실리콘 타깃을 사용하여 아르곤을 포함하는 분위기 하에서 형성한다. 플라즈마 CVD법을 사용하여 아르곤 원소를 포함하는 비정질 실리콘막을 형성하는 경우, 성막 조건은, 모노실란과 아르곤의 유량비(SiH4: Ar)를 1:99로 하고, 성막 압력을 6.665Pa로 하고, RF 파워 밀도를 0.087W/cm2로 하고, 성막 온도를 350℃로 한다.
그 후, 650℃로 가열된 노에 넣어서 열 처리를 행하여, 촉매 원소를 제거(게터링)한다. 이에 따라, 결정 구조를 갖는 반도체막 중의 촉매 원소 농도가 저감된다. 노 대신에 램프 어닐 장치를 사용하여도 좋다.
이어서, 배리어층을 에칭 스토퍼로 사용하여, 게터링 사이트인 아르곤 원소를 포함한 비정질 실리콘막을 선택적으로 제거한 후, 배리어층을 희석된 플루오르화 수소산으로 선택적으로 제거한다. 또한, 게터링 시, 니켈은 산소 농도가 높은 영역으로 이동하기 쉬운 경향이 있기 때문에, 산화막으로 이루어지는 배리어층을 게터링 후에 제거하는 것이 바람직하다.
또한, 촉매 원소를 사용하여 반도체막의 결정화를 행하지 않는 경우에는, 상 술한 배리어층의 형성, 게터링 사이트의 형성, 게터링을 위한 열 처리, 게터링 사이트의 제거, 배리어층의 제거 등의 공정은 필요로 하지 않는다.
또한, 도 9에서 도시하는 제 1 반도체층(301) 내지 제 3 반도체층(303)의 제작 방법으로서는, 상기 제작 방법에 한정되지 않고, 다른 제작 방법을 사용하여 형성할 수도 있다.
이상으로, 다결정 반도체층을 형성할 수 있다. 또한, 제 1 반도체층(301)은 제 1 전위 공급부의 일부가 되고, 제 2 반도체층(302)은 제 2 전위 공급부의 일부가 되고, 제 3 반도체층(303)은 기능 회로의 일부가 된다.
다음에, 편의상 도 9에는 도시하지 않지만, 제 1 반도체층(301) 내지 제 3 반도체층(303) 위에 제 1 절연막을 형성한다.
제 1 절연막으로서는, 예를 들어, 질화 절연막, 산화 절연막, 질소를 포함하는 산화 절연막 등을 적용할 수 있다. 본 실시형태에서는, 일례로서 산화질화 실리콘막을 30nm의 막 두께로 형성함으로써, 제 1 절연막을 형성한다.
다음에, 편의상 도 9에는 도시하지 않지만, 제 1 불순물 원소 첨가 공정으로서, 제 1 절연막을 사이에 두고, 제 1 반도체층(301) 내지 제 3 반도체층(303)에 p형 불순물 원소를 첨가한다. 본 실시형태에서는, 일례로서 도핑 농도 2.0×1017cm-3 내지 4.0×1017cm-3의 범위로 붕소를 첨가한다.
다음에, 도 10에 도시하는 바와 같이, 제 1 절연막을 사이에 두고, 제 3 반도체층(303)의 일부 위에 제 1 전극이 되는 전극(304)을 형성한다.
전극(304)은, 예를 들어, 탄탈, 텅스텐, 티타늄, 몰리브덴, 알루미늄, 구리, 크롬, 또는 니오븀 등의 금속 원소를 포함하는 재료(금속 재료라고도 함)로 이루어지는 막(금속막이라고도 함)을 사용하여 형성할 수 있고, 또한, 그들 금속막을 적층하여 형성할 수도 있다. 또한, 상기 금속 재료를 주성분으로 하는 합금막, 또는 상기 금속 원소를 포함하는 화합물을 사용하여 형성된 막을 형성할 수도 있다. 또한, 전극(304)은, 도전성을 부여하는 불순물 원소(인 등)를 도핑한 반도체막을 사용하여 형성할 수도 있다. 전극(304)은, 상기에 든 막을 소정의 형상으로 가공(패터닝 등)함으로써, 형성할 수 있다. 본 실시형태에서는, 일례로서 질화 탄탈막을 30nm의 두께로 형성하고, 또한 질화 탄탈막 위에 텅스텐막을 170nm의 두께로 형성함으로써 전극(304)을 형성한다.
다음에, 도 11에 도시하는 바와 같이, 제 2 불순물 원소 첨가 공정으로서 제 1 반도체층(301) 내지 제 3 반도체층(303)에 선택적으로 n형 도전형을 부여하는 불순물 원소(n형 불순물 원소라고도 함)를 첨가함으로써, 제 1 n형 불순물 영역(305), 제 2 n형 불순물 영역(306), 및 제 3 n형 불순물 영역(307)을 형성한다. 이 때, n형 불순물 원소로서는, 예를 들어, 인 또는 비소 등을 사용할 수 있다. 또한, 제 1 n형 불순물 영역(305), 제 2 n형 불순물 영역(306), 및 제 3 n형 불순물 영역(307) 이외에 있어서도 n형 불순물 원소가 첨가되어도 좋다. 본 실시형태에서는, 일례로서 가속 전압 15kV, 도핑 농도 1.0×1015cm-3의 조건으로 인을 첨가함으로써 제 1 n형 불순물 영역(305) 내지 제 3 n형 불순물 영역(307)을 형성한다.
다음에, 도 12에 도시하는 바와 같이, 제 3 불순물 원소 첨가 공정으로서 제 1 반도체층(301) 내지 제 3 반도체층(303)에 선택적으로 p형 도전형을 부여하는 불순물 원소(p형 불순물 원소라고도 함)를 첨가함으로써, 제 1 p형 불순물 영역(308), 및 제 2 p형 불순물 영역(309)을 형성한다. 이 때, p형 불순물 원소로서는, 예를 들어, 붕소, 알루미늄 또는 갈륨 등을 사용할 수 있다. 또한, 제 3 불순물 원소 첨가 공정에 있어서의 불순물 원소의 첨가 농도는, 상기 제 1 불순물 원소 첨가 공정에 있어서의 불순물 원소의 도핑 농도보다 높은 것이 바람직하다. 본 실시형태에서는, 일례로서 가속 전압 20kV, 도핑 농도 3.0×1020cm-3의 조건으로 붕소를 첨가함으로써 제 1 p형 불순물 영역(308) 및 제 2 p형 불순물 영역(307)을 형성한다.
또한, 평면시에 있어서, 제 1 p형 불순물 영역(308)은 제 1 n형 불순물 영역(305)의 내주부에 형성되고, 제 2 n형 불순물 영역(306)은 제 2 p형 불순물 영역(309)의 내주부에 형성된다.
또한, 제 1 n형 불순물 영역(305)과 제 1 p형 불순물 영역(308) 사이에는, 제 1 n형 불순물 영역(305) 및 제 1 p형 불순물 영역(308)보다 높은 저항 값인 영역이 형성되어 있다. 이 영역을 본 실시형태에서는, 제 1 저항 영역이라고 하고, 도 12에서는 제 1 저항 영역(310)이라고 도시한다. 제 1 저항 영역(310)은, 제 1 p형 불순물 영역(308)의 외주부에 형성되고, 또 제 1 n형 불순물 영역(305)의 내주부에 형성된다. 또한, 제 2 p형 불순물 영역(309)과 제 2 n형 불순물 영역(306) 사이에는, 제 2 p형 불순물 영역(309) 및 제 2 n형 불순물 영역(306)보다 높은 저항 값인 영역이 형성되어 있다. 이 영역을 본 실시형태에서는, 제 2 저항 영역이라고 하고, 도 12에서는 제 2 저항 영역(311)이라고 도시한다. 제 2 저항 영역(311)은, 제 2 n형 불순물 영역(306)의 외주부에 형성되고, 또 제 2 p형 불순물 영역(309)의 내주부에 형성된다.
제 1 저항 영역(310) 및 제 2 저항 영역(311)은, 시트 저항의 값이 10kΩ 이상인 것이 바람직하다. 시트 저항을 10kΩ로 함으로써, 과전압 공급시에 있어서 보다 확실하게 보호 동작을 행할 수 있다. 또한, 시트 저항의 값이 10kΩ 이상이면, 제 1 저항 영역(310) 및 제 2 저항 영역(311)의 일부 또는 전체에 n형 불순물 원소 또는 p형 불순물 원소가 첨가되어도 좋다.
또한, 제 1 n형 불순물 영역(305)과 제 1 p형 불순물 영역(308)의 간격, 또는 제 2 p형 불순물 영역(309)과 제 2 n형 불순물 영역(306)의 간격을 “L”로 하고, 제 1 저항 영역(310) 또는 제 2 저항 영역(311)의 둘레의 길이를 “W”로 한 경우, L은 보다 짧고, W는 일정한 길이보다 길게 하는 것이 바람직하다. L을 보다 짧게 함으로써, 제 1 n형 불순물 영역(305)과 제 1 p형 불순물 영역(308) 사이, 및 제 2 p형 불순물 영역(309)과 제 2 n형 불순물 영역(306) 사이의 저항 값을 원하는 과전압 보호 동작을 할 수 있을 정도로 낮게 할 수 있고, 또한, W를 일정한 길이보다 길게 함으로써, 과전압 보호 동작이 행해지는 부분의 면적을 크게 할 수 있다. 또한, L은, 일정한 길이보다 짧게 하면, 누설 전류가 생긴다. 따라서, L은 누설 전류가 생기지 않는 길이로 설계하는 것이 바람직하고, 구체적으로는, 2μm≤L≤4 μm의 범위로 하는 것이 바람직하다. 본 실시형태로서는 일례로서 L/W=4μm≤2160μm로 한다.
또한, 제 1 n형 불순물 영역(305), 제 1 저항 영역(310), 제 1 p형 불순물 영역(308), 제 2 p형 불순물 영역(309), 제 2 저항 영역(311) 및 제 2 n형 불순물 영역(306) 각각은, 과전압 공급시에 있어서, 전위가 영역 전체에 있어서, 균일하게 주어지도록 영역의 형상 등을 설계하는 것이 바람직하다. 전위가 영역 전체에 있어서, 균일하게 주어지도록 각 영역의 형상을 설계함으로써, 각 영역에 있어서의 전계의 집중을 억제할 수 있다.
제 1 n형 불순물 영역(305)의 내주부에 제 1 저항 영역(310)을 형성하고, 제 1 저항 영역(310)의 내주부에 제 1 p형 불순물 영역(308)을 형성한 구성으로 함으로써, 전위 공급 단자로부터 전위가 공급된 경우에 소정의 부분에 있어서의 전계의 집중을 억제할 수 있다.
또한, 제 2 p형 불순물 영역(309)의 내주부에 제 2 저항 영역(311)을 형성하고, 제 2 저항 영역(311)의 내주부에 제 2 n형 불순물 영역(306)을 형성한 구성으로 함으로써, 전위 공급 단자로부터 전위가 공급된 경우에 소정의 부분에 있어서의 전계의 집중을 억제할 수 있다.
다음에, 편의상 도시하지 않지만, 전극(304) 및 제 1 절연막 위에 제 2 절연막을 형성한다. 제 2 절연막으로서는, 예를 들어, 상기 실시형태 1에 나타낸 제 1 절연막(128)에 적용할 수 있는 재료를 적용할 수 있다. 본 실시형태에서는, 일례로서 질화산화 실리콘막을 165nm의 막 두께로 형성하고, 또한 질화산화 실리콘막 위에 산화질화 실리콘막을 600nm의 막 두께로 형성함으로써 제 2 절연막을 형성한다.
다음에, 도 13에 도시하는 바와 같이, 제 2 절연막에 있어서, 제 1 반도체층(301)에 있어서의 제 1 n형 불순물 영역(305) 위에 제 1 개구부(312)를 선택적으로 복수 형성하고, 제 1 p형 불순물 영역(308) 위에 제 2 개구부(313)를 선택적으로 복수 형성한다.
또한, 제 2 절연막에 있어서, 제 2 p형 불순물 영역(309) 위에 제 3 개구부(314)를 선택적으로 복수 형성하고, 제 2 반도체층(302)에 있어서의 제 2 n형 불순물 영역(306) 위에 제 4 개구부(315)를 선택적으로 복수 형성한다.
또한, 제 2 절연막에 있어서, 제 3 반도체층(303)에 있어서의 제 3 n형 불순물 영역(307) 위에 제 5 개구부(316)를 선택적으로 복수 형성한다.
또한, 제 2 절연막에 있어서, 전극(304) 위에 제 6 개구부(317)를 선택적으로 형성한다.
이 때, 복수의 제 1 개구부(312) 내지 복수의 제 4 개구부(315) 각각은, 전위 공급 단자를 사이에 두고 주어지는 전위가 반도체층에 있어서 균일하게 주어지도록 균일한 간격으로 형성되는 것이 바람직하다.
또한, 복수의 제 5 개구부(316) 각각은, 전위 공급 단자를 사이에 두고, 주어지는 전위가 제 3 반도체층(303)에 있어서 균일하게 주어지도록 균일한 간격으로 형성되는 것이 바람직하다.
다음에, 도 14에 도시하는 바와 같이, 제 1 개구부(312)를 사이에 두고 제 1 n형 불순물 영역(305)에 접하고, 또 제 5 개구부(316)를 사이에 두고 제 3 반도체층(303)에 접하도록 제 2 전극이 되는 전극(318)을 형성하고, 제 2 개구부(313)를 사이에 두고 제 1 p형 불순물 영역(308)에 접하도록 제 3 전극이 되는 전극(319)을 형성한다. 또한, 제 3 개구부(314)를 사이에 두고 제 2 p형 불순물 영역(309)에 접하도록 제 5 전극이 되는 전극(320)을 형성하고, 제 4 개구부(315)를 사이에 두고 제 2 n형 불순물 영역(306)에 접하도록 제 4 전극이 되는 전극(321)을 형성한다. 또한, 제 5 개구부(316)를 사이에 두고 제 3 반도체층(303)에 있어서의 제 3 n형 불순물 영역(307)에 접하도록 제 6 전극이 되는 전극(322)을 형성한다. 또한, 제 6 개구부(317)를 사이에 두고 전극(304)에 접하도록 제 7 전극이 되는 전극(323)을 형성한다.
전극(318) 내지 전극(323)으로서는, 예를 들어, 상기 실시형태 1에 있어서의 제 1 전극(117) 내지 제 4 전극(120)에 적용할 수 있는 재료를 적용할 수 있다. 본 실시형태에서는, 일례로서 티타늄막을 400nm의 막 두께로 형성함으로써, 전극(318) 내지 전극(323)을 형성한다.
또한, 제 3 반도체층(303)에 주어지는 전위의 값이, 소자가 파괴되는 높은 값으로 되지 않도록, 제 2 전극(318)과 제 3 반도체층(303)에 있어서의 제 3 n형 불순물 영역(307)이 접하는 부분(제 2 전극(318)과 제 3 n형 불순물 영역(307)과의 접속부라고도 함), 및 제 6 전극(322)과, 제 3 반도체층(303)에 있어서의 제 3 n형 불순물 영역(307)이 접하는 부분(제 6 전극(322)과 제 3 n형 불순물 영역(307)과의 접속부라고도 함)은 복수 형성되고, 또 제 2 전극(318)과 제 3 n형 불순물 영 역(307)과의 복수의 접속부는, 저항 값이 균일하게 되도록 형상 등을 설계하는 것이 바람직하고, 제 6 전극(322)과 제 3 n형 불순물 영역(307)과의 복수의 접속부는, 저항 값이 균일하게 되도록 형상 등을 설계하는 것이 바람직하다. 본 실시형태에서는, 일례로서 제 2 전극(318)과 제 3 n형 불순물 영역(307)과의 접속부, 및 제 6 전극(322)과 제 3 n형 불순물 영역(307)과의 접속부를 빗살 모양으로 하고, 각각의 빗살이 제 3 n형 불순물 영역(307)에의 전극 공급이 균일, 즉, 저항 값이 각각 균일하게 되도록 소정의 간격을 두고 형성된 구성으로 한다.
다음에, 도 15에 도시하는 바와 같이, 광전 변환 소자를 형성한다. 광전 변환 소자는, 전극(323)의 일부 위에 광전 변환층(324)을 형성함으로써, 형성된다. 광전 변환층(324)은, p형의 도전형인 p형 반도체층, p형 반도체층 및 n형 반도체층보다 높은 저항 값인 반도체층(고저항 반도체층이라고도 함), 및 n형의 도전형인 n형 반도체층을 적층함으로써, 형성된다.
p형 반도체층으로서는, 예를 들어, 주기율표 제 13족의 불순물 원소, 예를 들어, 붕소를 포함하는 아모퍼스 반도체막, 단결정 반도체막, 미결정 반도체막, 또는 촉매나 레이저 결정화 처리에 의하여 형성되는 다결정 반도체막 등을 사용하여 형성할 수 있다.
또한, 고저항 반도체층으로서는, 예를 들어 아모퍼스 반도체막, 단결정 반도체막, 미결정 반도체막, 또는 촉매나 레이저 결정화 처리에 의하여 형성되는 다결정 반도체막 등을 사용하여 형성할 수 있다.
또한, n형 반도체층으로서는, 주기율표 제 15족의 불순물 원소, 예를 들어 인을 포함하는 아모퍼스 반도체막, 단결정 반도체막, 미결정 반도체막, 또는 촉매나 레이저 결정화 처리에 의하여 형성되는 다결정 반도체막 등을 사용하여 형성할 수 있다.
예를 들어, 미결정 실리콘, 단결정 실리콘을 사용하여 형성된 광전 변환층을 본 실시형태의 반도체 장치에 사용함으로써, 기판 면내의 특성의 변동을 저감할 수 있다. 본 실시형태에서는, 일례로서 붕소를 포함하는 미결정 실리콘막을 플라즈마 CVD법을 사용하여 100nm의 막 두께로 형성하고, 붕소를 포함하는 미결정 실리콘막 위에 미결정 실리콘막을 400nm의 막 두께로 형성하고, 또한 미결정 실리콘막 위에 인을 포함하는 미결정 실리콘막을 100nm의 막 두께로 형성함으로써 광전 변환층(324)을 형성한다.
다음에, 편의상 도 15에는 도시하지 않지만, 전극(318) 내지 전극(323), 광전 변환층(324), 및 제 2 절연막 위에 제 3 절연막을 형성한다.
제 3 절연막으로서는, 예를 들어, 상기 실시형태 1에 나타낸 제 2 절연막(129)에 적용할 수 있는 재료를 적용할 수 있다. 본 실시형태에서는, 일례로서 질화산화 실리콘막을 100nm의 막 두께로 형성하고, 또한 질화산화 실리콘막 위에 테트라에틸오르토실리케이트(약칭: TEOS, 화학식: Si(OC2H5)4)를 사용한 산화 실리콘막을 800nm의 막 두께로 형성함으로써, 제 3 절연막을 형성한다.
다음에, 도 16에 도시하는 바와 같이, 제 3 절연막에 있어서, 전극(318) 위에 제 7 개구부(325)를 선택적으로 복수 형성하고, 전극(319) 위에 제 8 개구 부(326)를 선택적으로 복수 형성한다.
또한, 제 3 절연막에 있어서, 전극(320) 위에 제 9 개구부(327)를 선택적으로 복수 형성하고, 전극(321) 위에 제 10 개구부(328)를 선택적으로 복수 형성한다.
또한, 제 3 절연막에 있어서, 전극(332) 위에 제 11 개구부(329)를 선택적으로 복수 형성한다.
또한, 제 3 절연막에 있어서, 광전 변환층(324) 위에 제 12 개구부(330)를 선택적으로 복수 형성한다.
이 때, 복수의 제 7 개구부(325) 내지 복수의 제 12 개구부(330) 각각은, 전위 공급 단자를 사이에 두고, 주어지는 전위가 균일하게 주어지도록 균일한 간격으로 형성하는 것이 바람직하다.
다음에, 도 17에 도시하는 바와 같이, 제 8 개구부(326)를 사이에 두고, 전극(319)에 접하고, 또 제 11 개구부(329)를 사이에 두고, 전극(322)에 접하고, 또 제 9 개구부(327)를 사이에 두고 전극(320)에 접하도록 제 8 전극이 되는 전극(331)을 형성하고, 또한, 제 7 개구부(325)를 사이에 두고 전극(318)에 접하고, 또 제 10 개구부(328)를 사이에 두고 전극(321)에 접하고, 또 제 12 개구부(330)를 사이에 두고 광전 변환층(324)에 있어서의 n형 반도체층에 접하도록 제 9 전극이 되는 전극(332)을 형성한다.
전극(331) 및 전극(332)으로서는, 예를 들어, 상기 실시형태 1에 있어서의 제 5 전극(125) 및 제 6 전극(126)에 적용할 수 있는 재료를 적용할 수 있다. 본 실시형태에서는, 일례로서 티타늄막을 200nm의 막 두께로 형성함으로써, 전극(331) 및 전극(332)을 형성한다.
다음에, 편의상 도 17에는 도시하지 않지만, 기판(300) 위, 전극(331) 위, 및 전극(332) 위에 제 4 절연막을 형성한다. 제 4 절연막을 형성함으로써, 광전 변환층(324) 등에 수분이나 유기물 등의 불순물이 혼입하는 것을 방지할 수 있다.
다음에, 도 18에 도시하는 바와 같이, 제 4 절연막에 있어서, 제 13 개구부(333) 및 제 14 개구부(334)를 형성한다. 이 때, 제 13 개구부(333)는 전극(331) 위의 제 1 반도체층(301) 위에 위치하는 부분에 형성되고, 또한, 제 14 개구부(334)는 전극(332) 위의 제 2 반도체층(302) 위에 위치하는 부분에 형성된다.
다음에, 편의상 도 18에는 도시하지 않지만, 기판(300) 위, 전극(331) 위, 전극(332) 위, 및 제 4 절연막 위에 제 5 절연막을 형성한다.
다음에, 도 19에 도시하는 바와 같이, 제 5 절연막에 있어서, 제 15 개구부(335) 및 제 16 개구부(336)를 형성한다. 이 때, 제 15 개구부(335)는, 제 13 개구부(333)를 사이에 두고 전극(331) 위의 제 1 반도체층(301) 위에 위치하는 부분에 형성되고, 또한, 제 16 개구부(336)는 제 14 개구부(334)를 사이에 두고 전극(332) 위의 제 2 반도체층(302) 위에 위치하는 부분에 형성된다.
다음에, 도 20에 도시하는 바와 같이, 제 15 개구부(335)를 사이에 두고 전극(331)에 접하도록 전극(337)을 형성하고, 제 16 개구부(336)를 사이에 두고 전극(332)에 접하도록 전극(338)을 형성한다.
전극(337) 및 전극(338)으로서는, 예를 들어, 탄탈, 텅스텐, 티타늄, 몰리브 덴, 알루미늄, 금, 구리, 크롬, 또는 니오븀 등의 금속 원소를 포함하는 재료(금속 재료라고도 함)로 이루어지는 막(금속막이라고도 함)을 사용하여 형성할 수 있고, 또한, 그들 금속막을 적층하여 형성할 수도 있다. 또한, 상기 금속 재료를 주성분으로 하는 합금막, 또는 상기 금속 원소를 포함하는 화합물을 사용하여 형성된 막을 사용하여 형성할 수도 있다. 또한, 전극(337) 및 전극(338)은, 도전성을 부여하는 불순물 원소(인 등)를 도핑한 반도체막을 사용하여 형성할 수도 있다. 전극(337) 및 전극(338)은, 상기에 든 막을 소정의 형상으로 가공(패터닝 등)함으로써, 형성할 수 있다.
이상으로 본 실시형태에 있어서의 반도체 장치가 형성된다.
또한, 본 실시형태의 반도체 장치의 단면 구조에 대하여 도 21을 사용하여 설명한다. 도 21은, 도 9 내지 도 20에 도시하는 제작 방법에 의하여 제작되는 반도체 장치의 일례의 단면 구조를 나타내는 단면 모식도이다. 또한, 도 21의 일부에 있어서, 편의상 실제의 치수와는 상이한 치수로 기재한다. 본 실시형태에서는, 일례로서 기판 위에 반도체층이 형성된 구성에 대하여 설명한다.
도 21에 도시하는 반도체 장치는, 제 1 전위 공급부(339), 증폭 회로부(340), 광전 변환 소자부(341), 및 제 2 전위 공급부(342)로 구성된다. 또한, 증폭 회로부(340) 및 광전 변환 소자부(341)를 합쳐 광전 변환 회로부라고도 한다.
보다 구체적으로는, 도 21에 도시하는 반도체 장치는, 기판(300)과 기판(300) 위에 형성된 제 1 반도체층(도 9에 있어서의 제 1 반도체층(301))과, 제 2 반도체층(도 9에 있어서의 제 2 반도체층(302))과, 제 3 반도체층(도 9에 있어서의 제 3 반도체층(303))과, 제 1 반도체층, 제 2 반도체층, 및 제 3 반도체층을 덮도록 형성된 제 1 절연막(343)과, 제 3 반도체층 위의 제 1 절연막(343) 위에 선택적으로 형성된 전극(304)과, 전극(304) 및 제 1 절연막(343) 위에 형성된 제 2 절연막(344)과, 전극(318), 전극(319), 전극(320), 전극(321), 전극(322), 전극(323)과, 전극(323)에 일부가 접하도록 형성된 광전 변환층(324)과, 전극(318), 전극(319), 전극(320), 전극(321), 전극(322), 전극(323), 광전 변환층(324), 및 제 2 절연막(344) 위에 형성된 제 3 절연막(345)과, 제 3 절연막(345) 위에 선택적으로 형성된 전극(331) 및 전극(332)과, 전극(331) 및 전극(332)을 덮도록 형성된 제 4 절연막(346)과, 제 4 절연막(346) 위에 형성된 제 5 절연막(347)과, 전극(337) 및 전극(338)을 갖는다.
제 1 반도체층에는, 제 1 n형 불순물 영역(305), 제 1 저항 영역(310), 및 제 1 p형 불순물 영역(308)이 선택적으로 형성되어 있다.
제 2 반도체층에는, 제 2 p형 불순물 영역(309), 제 2 저항 영역(311), 및 제 2 n형 불순물 영역(306)이 선택적으로 형성되어 있다.
제 3 반도체층에는, 제 3 n형 불순물 영역(307)이 선택적으로 형성되어 있다.
전극(304)은, 제 3 반도체층 위의 제 1 절연막(343) 일부 위에 선택적으로 형성된다. 또한, 상기 제 3 n형 불순물 영역(307)은 상부에 전극(304)이 형성되지 않는 제 3 반도체층 부부에 형성되어 있다. 또한, 전극(304)은 질화 탄탈막 위에 텅스텐막이 형성된 구성의 2층 구조이지만, 텅스텐막은 질화 탄탈막 일부 위에 형 성된다. 제 3 반도체층(303) 상부에 전극(304)이 형성된 부분에는, 채널 영역이 형성된다.
또한, 제 3 n형 불순물 영역(307)과 채널 영역 사이에 제 3 n형 불순물 영역(307)보다 n형 불순물 원소 농도가 낮은 영역(저농도 불순물 영역이라고도 함)을 형성할 수도 있다. 저농도 불순물 영역은, 예를 들어, 전극(304) 위로부터 n형 불순물 원소를 첨가하고, 상부에 텅스텐막이 형성되지 않는 부분의 질화 탄탈막 일부를 사이에 두고 제 3 반도체층(303)에 형성된다.
전극(318)은 제 1 절연막(343) 및 제 2 절연막(344)에 형성된 제 1 개구부(도 13에 있어서의 제 1 개구부(312))를 사이에 두고, 제 1 n형 불순물 영역(305)에 접하여 형성되어 있다.
전극(319)은 제 1 절연막(343) 및 제 2 절연막(344)에 형성된 제 2 개구부(도 13에 있어서의 제 2 개구부(313))를 사이에 두고, 제 1 p형 불순물 영역(308)에 접하여 형성되어 있다.
전극(320)은 제 1 절연막(343) 및 제 2 절연막(344)에 형성된 제 3 개구부(도 13에 있어서의 제 3 개구부(314))를 사이에 두고, 제 2 p형 불순물 영역(309)에 접하도록 형성되어 있다.
전극(321)은 제 1 절연막(343) 및 제 2 절연막(344)에 형성된 제 4 개구부(도 13에 있어서의 제 4 개구부(315))를 사이에 두고, 제 2 n형 불순물 영역(306)에 접하도록 형성되어 있다.
전극(322)은 제 1 절연막(343) 및 제 2 절연막(344)에 형성된 제 5 개구부 (도 13에 있어서의 제 5 개구부(316))를 사이에 두고, 제 3 n형 불순물 영역(307)에 접하도록 형성되어 있다.
전극(323)은 제 1 절연막(343) 및 제 2 절연막(344)에 형성된 제 6 개구부(도 13에 있어서의 제 6 개구부(317))를 사이에 두고, 전극(304)에 접하도록 형성되어 있다.
전극(331)은, 제 2 절연막(344) 및 제 3 절연막(345)에 형성된 제 8 개구부(도 16에 있어서의 제 8 개구부(326))를 사이에 두고 전극(319)에 접하고, 또 제 2 절연막(344) 및 제 3 절연막(345)에 형성된 제 9 개구부(도 16에 있어서의 제 9 개구부(327))를 사이에 두고 전극(320)에 접하고, 또 제 2 절연막(344) 및 제 3 절연막(345)에 형성된 제 11 개구부(도 16에 있어서의 제 11 개구부(329))를 사이에 두고 전극(322)에 접하도록 형성되어 있다.
전극(332)은, 제 2 절연막(344) 및 제 3 절연막(345)에 형성된 제 7 개구부(도 16에 있어서의 제 7 개구부(325))를 사이에 두고 전극(318)에 접하고, 또 제 2 절연막(344) 및 제 3 절연막(345)에 형성된 제 10 개구부(도 16에 있어서의 제 10 개구부(328))를 사이에 두고 전극(321)에 접하고, 또 제 2 절연막(344) 및 제 3 절연막(345)에 형성된 제 12 개구부(도 16에 있어서의 제 12 개구부(330))를 사이에 두고 광전 변환층(324)에 접하도록 형성되어 있다.
전극(337)은, 제 4 절연막(346) 및 제 5 절연막(347)에 형성된 제 13 개구부(도 18에 있어서의 제 13 개구부(333)) 및 제 15 개구부(도 19에 있어서의 제 15 개구부(335))를 사이에 두고, 전극(331)의 제 1 반도체층(301) 위의 부분에 접하도 록 형성되어 있다.
전극(338)은, 제 4 절연막(346) 및 제 5 절연막(347)에 형성된 제 14 개구부(도 18에 있어서의 제 14 개구부(334)) 및 제 16 개구부(도 19에 있어서의 제 16 개구부(336))를 사이에 두고, 전극(332)의 제 2 반도체층(302) 위의 부분에 접하도록 형성되어 있다.
또한, 본 실시형태에 있어서, 제 1 전위 공급부(339) 및 제 2 전위 공급부(342)의 배치 위치는 도 21에 도시하는 위치에 특히 한정되지 않지만, 예를 들어, 평면시에 있어서, 기판(300)의 대각의 한쪽의 모서리에 제 1 전위 공급부(339)를 배치하고, 대각의 다른 한쪽의 모서리에 제 2 전위 공급부(342)를 배치함으로써, 평면시에 있어서의 제 1 전위 공급부(339)와 제 2 전위 공급부(342) 사이의 거리를 보다 길게 할 수 있으므로, 서로의 전위 공급부의 영향을 억제할 수 있다.
다음에, 본 실시형태에 있어서의 반도체 장치의 등가 회로에 대하여 도 22를 사용하여 설명한다. 도 22는, 도 9 내지 도 20에 도시하는 제작 방법에 의하여 제작되는 반도체 장치의 일례의 등가 회로를 도시하는 등가 회로도이다.
도 22에 도시하는 바와 같이, 본 실시형태의 제작 방법에 의하여 제작되는 반도체 장치의 등가 회로는, 상대적으로 고전위 측의 전위(Vdd라고도 함) 및 상대적으로 저전위 측의 전위(Vss라고도 함)의 한쪽이 주어지는 제 1 전위 공급 단자(400)와, 상대적으로 고전위 측의 전위 및 상대적으로 저전위 측의 전위의 다른 한쪽이 주어지는 제 2 전위 공급 단자(401)와, 제 1 다이오드(402)와, 제 2 다이오드(403)와, 광전 변환 회로(404)를 갖는 구성이 된다.
또한, 광전 변환 회로(404)는, 광전 변환 소자(405)와 증폭 회로(406)를 갖는 구성이 된다.
또한, 증폭 회로(406)는 참조용 트랜지스터(407)와, 출력용 트랜지스터 군(408)을 구비한 커런트 미러(current mirror) 회로를 갖는 구성이 된다.
제 1 다이오드(402)는, 제 1 단자가 제 2 전위 공급 단자(401)에 전기적으로 접속되고, 제 2 단자가 제 1 전위 공급 단자(400)에 전기적으로 접속된다.
제 2 다이오드(403)는, 제 1 단자가 제 2 전위 공급 단자(401)에 전기적으로 접속되고, 제 2 단자가 제 1 전위 공급 단자(400)에 전기적으로 접속된다.
광전 변환 회로(404)는, 복수의 제 1 단자 및 복수의 제 2 단자를 갖고, 복수의 제 1 단자가 제 1 전위 공급 단자(400)에 전기적으로 접속되고, 복수의 제 2 단자가 제 2 전위 공급 단자(401)에 전기적으로 접속된다. 또한, 도 22에 있어서, 복수의 제 1 단자 및 복수의 제 2 단자를 각각 5개씩 도시하지만, 5개로 한정되는 것이 아니다.
보다 구체적으로는, 광전 변환 회로(404)에 있어서, 광전 변환 소자(405)는 제 1 단자 및 제 2 단자를 갖고, 제 1 단자가 증폭 회로(406)에 접속되고, 제 2 단자가 증폭 회로(406) 및 제 1 전위 공급 단자에 전기적으로 접속된다.
보다 구체적으로는, 증폭 회로(406)에 있어서 참조용 트랜지스터(407)는 게이트 단자, 소스 단자, 및 드레인 단자를 갖고, 게이트 단자가 소스 단자 및 드레인 단자의 한쪽에 전기적으로 접속되고, 소스 단자 및 드레인 단자의 한쪽이 광전 변환 소자(405)의 제 1 단자에 전기적으로 접속되고, 소스 단자 및 드레인 단자의 다른 한쪽이 제 2 전위 공급 단자에 전기적으로 접속된다.
출력용 트랜지스터 군(408)은, 복수의 트랜지스터가 병렬 접속되는 것에 의하여 구성되고, 각 트랜지스터에 있어서의 게이트 단자끼리, 소스 단자끼리, 드레인 단자끼리가 전기적으로 접속된다. 또한, 복수의 트랜지스터의 개수는, 한정되는 것이 아니라, 본 실시형태에서는 N개(N은 자연수)로 한다. 트랜지스터의 개수를 많이 설치함으로써 트랜지스터의 개수에 따라 광전 변환 소자(405)의 출력 전류(광 전류)가 증폭된다. 예를 들어, 광전 변환 소자(405)의 출력 전류를 증폭 회로(406)에 있어서 100배로 증폭시키는 경우, 하나의 참조용 트랜지스터(407)에 대하여, 100개의 트랜지스터를 병렬 접속시켜 출력용 트랜지스터 군(408)을 구성하면 좋다.
또한, 출력용 트랜지스터 군(408)에 있어서의 각 트랜지스터는, 게이트 단자가 참조용 트랜지스터(407)의 게이트 단자에 전기적으로 접속되고, 소스 단자 및 드레인 단자의 한쪽이 광전 변환 소자(405)의 제 2 단자, 및 광전 변환 회로(404)의 복수의 제 1 단자를 사이에 두고, 제 1 전위 공급 단자(400)에 전기적으로 접속되고, 소스 단자 및 드레인 단자의 다른 한쪽이 광전 변환 회로(404)의 복수의 제 2 단자를 사이에 두고 제 2 전위 공급 단자(401)에 전기적으로 접속된다.
광전 변환 소자(405)에서는, 입사되는 광의 조도(照度)에 따른 광 전류가 출력된다. 또한, 광전 변환 소자(405)로서는, 예를 들어, 포토 다이오드 또는 포토 트랜지스터 등을 적용할 수 있다.
증폭 회로(406)에서는, 광전 변환 소자(405)로부터 출력된 광 전류의 값이 증폭된다. 또한, 본 실시형태에 있어서, 증폭 회로(406)가 커런트 미러 회로로 구성된 예에 대하여 설명하였지만, 이것에 한정되지 않고, 다른 구성이라도 동등한 동작을 행할 수 있다면, 적용할 수 있다.
또한, 도 22에 있어서, 참조용 트랜지스터(407)는 하나의 트랜지스터로 도시하였지만, 참조용 트랜지스터(407)는 복수의 트랜지스터로 구성하여도 좋다. 예를 들어, 트랜지스터의 개수를 변화시킴으로써 증폭 회로(406)에 있어서의 증폭률을 2배 정도로 할 수도 있다.
도 22에 도시하는 바와 같이, 본 실시형태에 있어서의 반도체 장치는, 제 1 전위 공급 단자(400) 및 광전 변환 회로(404)의 제 1 단자의 접속부와, 제 2 전위 공급 단자(401) 및 광전 변환 회로(404)의 제 2 단자의 접속부 사이에 2개의 다이오드가 형성되어 있다고 볼 수 있다.
다음에, 도 22를 사용하여 본 실시형태에 있어서의 반도체 장치의 동작에 대하여 설명한다.
우선, 통상시에 있어서의 동작에 대하여 설명한다.
통상시에 있어서 제 1 전위 공급 단자(400)와, 제 2 전위 공급 단자(401) 사이에 있는 전압(제 1 전압이라고도 함)이 인가된다.
이 때, 제 1 다이오드(402) 및 제 2 다이오드(403)는 비도통 상태가 되고, 광전 변환 회로(404)의 복수의 제 1 단자와, 복수의 제 2 단자 사이에는 제 1 전압이 인가된다.
광전 변환 회로(404)는, 광전 변환 소자(405)에 있어서 발생한 전류를 증폭 하여 출력한다. 광전 변환 회로(404)의 동작에 대하여 이하에 나타낸다.
제 1 전압이 인가되면, 광전 변환 소자(405)에는 반대 방향의 바이어스 전압이 인가되고, 광전 변환 소자(405)에 있어서 입사광의 강도에 따른 광 전류가 발생한다. 이 때, 증폭 회로(406)에 있어서의 참조용 트랜지스터(407) 및 출력용 트랜지스터 군(408)에 있어서의 각 트랜지스터의 게이트 단자의 전위가 각각 동등한 값이 되기 때문에, 출력용 트랜지스터 군(408)에 있어서의 각 트랜지스터에 흐르는 전류는, 참조용 트랜지스터(407)에 흐르는 전류에 대략 비례한다.
광전 변환 소자(405)에서 발생된 광 전류는, 증폭 회로(406)에 의하여 증폭되어, 출력된다. 상술한 것이 통상시에 있어서의 동작이다.
다음에, 과전압 인가시에 있어서의 동작에 대하여 설명한다.
제 1 전위 공급 단자(400)와, 제 2 전위 공급 단자(401) 사이에 과전압인 전압(제 2 전압이라고도 함)이 인가된다.
이 때, 제 1 다이오드(402) 및 제 2 다이오드(403)는 도통 상태가 되고, 광전 변환 회로(404)의 복수의 제 1 단자와 복수의 제 2 단자 사이에는 제 2 전압이 인가되지 않고, 제 2 전압보다 낮은 값의 전압이 인가되므로, 소자가 파괴되지 않는다.
상술한 바와 같이, 본 실시형태의 반도체 장치는, 과전압 인가시에 있어서, 제 1 다이오드 및 제 2 다이오드로 이루어지는 과전압 보호 소자가 도통 상태가 됨으로써, 실제의 동작을 저해하지 않고, 광전 변환 회로에 과전압이 그대로의 값으로 인가되는 것을 방지할 수 있으므로, 과전압에 대한 내성을 높일 수 있다.
또한, 본 실시형태의 반도체 장치는, 전위 공급부에 과전압 보호 회로를 형성하므로, 반도체 장치의 회로 면적의 증대를 억제할 수 있다.
또한, 본 실시형태의 반도체 장치는, 광전 변환 회로에의 전위 공급부를 복수 형성하고, 각 전위 공급부에 있어서의 저항을 균일하게 함으로써, 과전압 인가시의 광전 변환 회로에의 전위 공급에 의하여, 광전 변환 회로의 입력부의 일부, 예를 들어 증폭 회로의 트랜지스터 등의 소자가 파괴되는 것을 억제할 수 있으므로, 과전압에 대한 내성을 높일 수 있다.
또한, 본 실시형태의 반도체 장치는, 복수 층에 전극을 형성하고, 복수 층의 전극을 사이에 두고 전위 공급부와 광전 변환 회로부를 전기적으로 접속시킴으로써, 단층의 전극을 사이에 두고 전위 공급부와 광전 변환 회로부를 전기적으로 접속시키는 경우보다, 광전 변환 회로의 입력부의 일부, 예를 들어 증폭 회로의 트랜지스터 등의 소자가 파괴되는 것을 억제할 수 있으므로, 과전압에 대한 내성을 높일 수 있다.
또한, 본 실시형태는, 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태인 반도체 장치를 구비한 전자 기기의 예에 대하여 설명한다.
본 발명의 일 형태인 반도체 장치를 적용할 수 있는 전자 기기로서는, 예를 들어, 컴퓨터, 디스플레이, 휴대전화, 텔레비전 등을 들 수 있다. 그들 전자 기기의 구체적인 예를 도 23 내지 도 27b를 사용하여 설명한다. 도 23a 내지 도 27b는 본 실시형태에 있어서의 전자 기기의 구성의 일례를 도시하는 도면이다.
도 23은 휴대 전화이며, 본체(A)(500), 본체(B)(501), 케이싱(502), 조작 키(503), 음성 입력부(504), 음성 출력부(505), 회로 기판(506), 표시 패널(A)(507), 표시 패널(B)(508), 경첩(509), 투광성 재료부(510), 광전 변환 장치(511)를 갖고 있다. 본 발명의 일 형태인 반도체 장치는, 광전 변환 장치(511)로서 적용할 수 있다.
광전 변환 장치(511)에서는, 투광성 재료부(510)를 투과한 광을 검지하고, 검지한 외부광의 조도에 맞추어 표시 패널(A)(507) 및 표시 패널(B)(508)의 휘도가 컨트롤된다. 또한, 광전 변환 장치(511)에 의하여 얻어지는 조도에 맞추어 조작 키(503)의 조명 제어를 행한다. 이에 따라, 휴대 전화의 소비 전류를 억제할 수 있다.
도 24a 및 도 24b에 휴대 전화의 다른 예를 도시한다. 도 24a 및 도 24b에 있어서의 휴대 전화는, 본체(600), 케이싱(601), 표시 패널(602), 조작 키(603), 음성 출력부(604), 음성 입력부(605), 광전 변환 장치(606), 광전 변환 장치(608)를 갖는다. 본 발명의 일 형태인 반도체 장치는, 광전 변환 장치(606) 및 광전 변환 장치(608)로서 적용할 수 있다.
도 24a에 도시하는 휴대 전화에서는, 본체(600)에 형성된 광전 변환 장치(606)에 의하여 외부의 광을 검지함으로써 표시 패널(602) 및 조작 키(603)의 휘도를 제어할 수 있다.
또한, 도 24b에 도시하는 휴대 전화에서는, 도 24a의 구성에 추가로, 본 체(600)의 내부에 반도체 장치의 일 형태인 광전 변환 장치(608)를 형성한다. 광전 변환 장치(608)에 의하여, 표시 패널(602)에 형성되는 백 라이트의 휘도를 검출할 수도 있다.
도 25a는 컴퓨터이며, 본체(700), 케이싱(701), 표시부(702), 키보드(703), 외부접속 포트(704), 포인팅 디바이스(705) 등을 포함한다.
또한, 도 25b는 표시 장치이며, 텔레비전 수상기 등이 이에 해당된다. 도 25b에 있어서의 표시 장치는, 케이싱(706), 지지대(707), 표시부(708) 등으로 구성되어 있다.
도 25a의 컴퓨터에 형성되는 표시부(702), 및 도 25b에 도시하는 표시 장치의 표시부(708)로서, 액정 패널을 사용했을 경우의 상세한 구성을 도 26에 도시한다.
도 26에 도시하는 액정 패널(800)은, 케이싱(801)에 내장되어 있고, 기판(802a) 및 기판(802b), 기판(802a)과 기판(802b)에 끼워진 액정층(803), 편광 필터(804a) 및 편광 필터(804b), 및 백 라이트(805) 등을 갖는다. 또한, 케이싱(801)에는 본 발명의 일 형태인 반도체 장치로서 광전 변환 장치(806)가 형성되어 있다.
본 발명의 일 형태인 반도체 장치를 사용한 광전 변환 장치(806)는 백 라이트(805)로부터의 광량을 감지하고, 그 정보가 피드백 되어서 액정 패널(800)의 휘도가 조절된다.
도 27a 및 도 27b는, 본 발명의 일 형태인 반도체 장치를 광전 변환 장치로 서 카메라, 예를 들어, 디지털 카메라에 내장한 예를 도시하는 도면이다. 도 27a는 디지털 카메라의 전면 방향으로부터 본 사시도, 도 27b는 후면 방향으로부터 본 사시도이다. 도 27a에 있어서, 디지털 카메라에는, 릴리스 버튼(900), 메인 스위치(901), 파인더 창(902), 플래시부(903), 렌즈(904), 경통(905), 케이싱(906)이 구비되어 있다.
또한, 도 27b에 있어서, 파인더 접안창(907), 모니터(908), 조작 버튼(909)이 구비되어 있다.
릴리스 버튼(900)은, 절반의 위치까지 눌리면, 초점 조정 기구 및 노출 조정 기구가 작동하고, 최하부까지 눌리면 셔터가 열린다.
메인 스위치(901)는, 압하 또는 회전에 의하여 디지털 카메라의 전원의 ON/OFF를 전환한다.
파인더 창(902)은, 디지털 카메라의 전방면의 렌즈(904)의 상부에 배치되어 있고, 도 27b에 도시하는 파인더 접안창(907)에서 촬영하는 범위나 초점의 위치를 확인하기 위한 장치다.
플래시부(903)는, 디지털 카메라의 전면 상부에 배치되고, 피사체 휘도가 낮을 때에, 릴리스 버튼이 눌림으로써 셔터가 열림과 동시에 보조광을 조사한다.
렌즈(904)는, 디지털 카메라의 정면에 배치되어 있다. 렌즈는, 포커싱 렌즈, 줌 렌즈 등으로 구성되며, 도시하지 않는 셔터 및 조리개와 함께 촬영 광학계를 구성한다. 또한, 렌즈의 후방에는, CCD(Charge Coupled Device) 등의 촬상 소자가 설치되어 있다.
경통(905)은, 포커싱 렌즈, 줌 렌즈 등의 초점을 맞추기 위하여 렌즈의 위치를 이동하는 것이며, 촬영시에는, 경통을 꺼냄으로써, 렌즈(904)를 앞으로 이동시킨다. 또한, 휴대시에는, 렌즈(904)를 집어넣어서 콤팩트하게 한다. 이때, 본 실시형태에 있어서는, 경통을 꺼냄으로써 피사체를 줌 촬영할 수 있는 구조로 하고 있지만, 이 구조에 한정되지 않고, 케이싱(906) 내에서의 촬영 광학계의 구성에 의하여 경통을 꺼내지 않더라도 줌 촬영이 가능한 디지털 카메라여도 좋다.
파인더 접안창(907)은, 디지털 카메라의 후면 상부에 설치되어 있고, 촬영하는 범위나 초점의 위치를 확인할 때에 접안하기 위하여 설치된 창이다.
조작 버튼(909)은, 디지털 카메라의 후면에 설치된 각종 기능 버튼이며, 셋업(Set up) 버튼, 메뉴 버튼, 디스플레이 버튼, 기능 버튼, 선택 버튼 등으로 구성되어 있다.
본 발명의 일 형태인 반도체 장치를 도 27a 및 도 27b에 도시하는 카메라에 내장하면, 일 형태인 반도체 장치가 광전 변환 장치로서 광의 유무 및 강도를 감지하는 기능을 갖고, 이에 따라 카메라의 노출 조정 등을 행할 수 있다. 본 발명의 일 형태인 반도체 장치는, 실제의 동작을 저해하지 않고, 과전압 보호 기능을 수행할 수 있다. 그래서, 동작 불량에 대하여 신뢰성이 높고, 광의 감도가 양호한 전자 기기로 할 수 있다.
또한, 본 발명의 일 형태인 반도체 장치는, 그 외의 전자 기기, 예를 들어 프로젝션 TV, 네비게이션 시스템 등에 응용할 수 있다. 즉, 광을 검출할 필요가 있는 것이면 어떠한 것에나 사용할 수 있다.
또한, 본 실시형태는, 다른 실시형태와 적절히 조합할 수 있다.
[실시예 1]
본 실시예에서는, 실제로 제작한 본 발명의 일 형태인 반도체 장치에 대하여 설명한다.
우선, 본 실시예에 있어서 제작한 반도체 장치의 구성에 대하여 설명한다. 본 실시예의 반도체 장치는, 상기 실시형태 2에 있어서의 광전 변환 회로를 갖는 반도체 장치와 같은 구성이고, 제 1 전위 공급부, 제 2 전위 공급부, 증폭 회로 및 광전 변환 소자로 이루어지는 광전 변환 회로부를 갖는다. 또한, 본 실시예의 반도체 장치는, 상기 실시형태 2에 있어서의 반도체 장치와 같은 방법을 사용하여 제작하므로, 설명은 생략한다.
다음에, 본 실시예에 있어서의 반도체 장치의 과전압에 대한 내성에 대하여 설명한다.
본 실시예에 있어서의 반도체 장치의 과전압에 대한 내성을 확인하기 위하여, 제 1 과전압 인가 시험(정전기 시험이라고도 함)을 행하였다. 또한, 시험에는, 주식회사 노이즈 연구소(NOISE LABORATORY CO., LTD.) 제작의 반도체 정전기 시험기 ESS-606A를 사용하고, Human Body Model의 시험 방식을 사용하여 행하였다. 또한, 제 1 전위 공급부와 제 2 전위 공급부를 사이에 두고, 전압을 인가한 후의 출력 전류가 초기 출력 전류의 ±20% 변동하였을 때, 반도체 장치가 파괴되었다고 판정하였다. 또한, 시험은, 전위 공급부에 평면시에 있어서, n형 불순물 영역, p형 불순물 영역, 및 저항 영역이 사각 형상인 반도체 영역을 갖는 반도체 장치(제 1 반도체 장치라고도 함)와, 전위 공급부에 평면시에 있어서 n형 불순물 영역, p형 불순물 영역, 및 저항 영역이 다각 형상인 반도체 영역을 갖는 반도체 장치(제 2 반도체 장치라고도 함)와, 전위 공급부에 n형 불순물 영역, p형 불순물 영역, 및 저항 영역을 갖는 반도체 영역을 갖지 않는 반도체 장치(제 3 반도체 장치)에 대하여, 각각 제 1 샘플 내지 제 4 샘플을 4개씩 행하였다. 또한, 제 1 반도체 장치의 전위 공급부에 있어서의 저항 영역의 L/W는 4/2080이고, 제 2 반도체 장치의 전위 공급부에 있어서의 저항 영역의 L/W는 4/4320이다.
상기 제 1 과전압 인가 시험 결과에 대하여, 도 28을 사용하여 설명한다. 도 28은, 본 실시예에 있어서의 반도체 장치의 제 1 과전압 인가 시험 결과를 도시하는 도면이다.
도 28에 도시하는 바와 같이, 제 3 반도체 장치는, 1kV보다 높은 전압이 인가되면, 반도체 장치가 파괴되어 버리지만, 제 1 반도체 장치 및 제 2 반도체 장치는, 3kV까지 파괴되지 않았다. 이로써, 본 발명의 반도체 장치에 있어서 과전압에 대한 내성이 향상된 것을 확인하였다. 또한, W(도 1에 있어서의 제 1 저항 영역(107) 또는 제 2 저항 영역(110)의 둘레의 길이)를 일정한 값 이상으로 길게 함으로써 과전압에 대한 내성을 높일 수 있다는 것을 확인하였다.
또한, 상기 실시형태에서도 상술한 바와 같이, 본 발명의 반도체 장치는, L(도 1에 있어서의 제 1 n형 불순물 영역(106)과 제 1 p형 불순물 영영(108)의 간격, 또는 제 2 p형 불순물 영역(109)과 제 2 n형 불순물 영역(111)의 간격)를 보다 짧게 함으로써, 또한 과전압에 대한 내성을 향상시킬 수 있다. 본 실시예에서는, L의 최적 범위를 구하기 위하여 제 1 과전압 인가 시험에 사용한 샘플과 다른 구성의 샘플을 제작하고, 제 2 과전압 인가 시험을 행하였다. 다른 샘플의 모식도에 대하여 도 29를 사용하여 설명한다.
다른 샘플의 구성은, 도 29에 도시하는 바와 같이, 제 1 전위 공급 단자(1001)와, 제 2 전위 공급 단자(1002)와, 광전 변환 회로부(1003)와, 과전압 보호 회로부(1004)를 갖는다. 광전 변환 회로부(1003) 및 과전압 보호 회로부(1004)는 제 1 전위 공급 단자(1001) 및 제 2 전위 공급 단자(1002)에 전기적으로 접속된다.
또한, 과전압 보호 회로부(1004)는 평면시에 있어서 2개의 전극(1005) 사이에 형성된 n형 불순물 영역(1006), p형 불순물 영역(1007)과, 평면시에 있어서 n형 불순물 영역(1006) 및 p형 불순물 영역(1007) 사이에 형성된 저항 영역(1008)을 갖는다. 이 때, n형 불순물 영역(1006) 및 p형 불순물 영역(1007) 사이의 거리, 즉, 저항 영역(1008)의 단변 방향의 길이를 “L”로 하고, 저항 영역(1008)의 장변 방향의 길이를 “W”로 한다. 또한, 시험에는, 제 1 과전압 인가 시험과 마찬가지로, 주식회사 노이즈 연구소(NOISE LABORATORY CO., LTD.) 제작의 반도체 정전기 시험기 ESS-606A를 사용하고, Human Body Model의 시험 방식을 사용하고, 또한, 제 1 전위 공급 단자(1001)에 과전압으로서 정(正)전위 및 부(負)전위를 각각 인가하였다. 또한, 제 1 전위 공급 단자(1001) 및 제 2 전위 공급 단자(1002)를 사이에 두고, 전압을 인가한 후의 출력 전류가 초기 출력 전류의 ±20% 변동하였을 때, 반도체 장치가 파괴되었다고 판정하였다. 또한, 측정은, W가 3000μm이고, L이 상이 한 복수의 샘플을 사용하여 행하였다.
우선, 제 1 시험 결과로서 “L”이 상이한 복수의 샘플에 있어서의 제 2 과전압 시험 결과에 대하여, 도 30을 사용하여 설명한다. 도 30은, 본 실시예에 있어서의 제 2 과전압 시험 결과를 도시하는 도면이다.
도 30에 도시하는 바와 같이, 정전위 인가시에 있어서, L=4μm에서는, 2.5kV까지 광전 변환 회로부(1003)가 파괴되지 않았다. 또한, L=2μm에서는, 4kV까지 광전 변환 회로부(1003)가 파괴되지 않았다. 이로써, L이 짧은 샘플일수록 과전압에 대한 내성이 높아지는 것이 확인되었다. 또한, L=6μm일 때는, 1.5kV까지 광전 변환 회로부(1003)가 파괴되지 않았지만, 이것은 과전압 보호 회로부(1004)가 없을 경우에 있어서의 광전 변환 회로부(1003)의 절연 내압과 같은 정도이므로, 과전압 보호 회로부(1004)에 의한 과전압에 대한 내성의 향상은 극히 낮다고 할 수 있다. 따라서, 과전압에 대한 내성을 높이기 위해서는, L을 4μm 이하로 설정하는 것이 바람직하다.
다음에, 제 2 시험 결과로서, 과전압 인가 후에 있어서의 과전압 보호 회로부(1004)의 누설 전류의 측정 결과를 도 31에 도시한다.
도 31에 도시하는 바와 같이, L이 2μm 내지 6μm까지의 경우는, 누설 전류의 값이 10-6A 미만이지만, L=1μm의 경우에는, 누설 전류가 1kV 이상의 과전압을 인가한 후에 급격하게 상승하고, 1×10-6A보다 높아졌다. 이 결과에 의하여, L은 2μm 내지 6μm의 범위로 하는 것이 바람직하다는 것을 알 수 있다.
도 30 및 도 31을 보면, 누설 전류를 억제하고, 또 과전압에 대한 내성을 높이는 것을 고려한 경우, 상기 실시형태에서도 나타낸 바와 같이, L은 2μm 이상 4μm 이하인 것이 바람직하다는 것을 알 수 있다.
상술한 바와 같이, 본 실시예에 있어서의 반도체 장치는, 과전압에 대한 내성이 높아지는 것이 확인되었다.
도 1은 실시형태 1에 있어서의 반도체 장치의 구성의 일례를 도시하는 평면 모식도.
도 2는 실시형태 1에 있어서의 반도체 장치의 구성의 일례를 도시하는 평면 모식도.
도 3은 실시형태 1에 있어서의 반도체 장치의 구성의 일례를 도시하는 평면 모식도.
도 4는 도 1에 도시하는 반도체 장치의 영역(131)에 있어서의 확대도.
도 5는 실시형태 1의 반도체 장치에 있어서의 반도체 영역의 구성의 일례를 도시하는 도면.
도 6은 도 1 내지 도 3에 도시하는 반도체 장치의 단면 구조의 일례를 도시 하는 도면.
도 7은 도 1 내지 도 3에 도시하는 반도체 장치의 단면 구조의 일례를 도시하는 도면.
도 8은 도 1 내지 도 3에 도시하는 반도체 장치의 등가 회로를 도시하는 등가 회로도.
도 9는 실시형태 2에 있어서의 반도체 장치의 제작 방법의 일례를 도시하는 평면 모식도.
도 10은 실시형태 2에 있어서의 반도체 장치의 제작 방법의 일례를 도시하는 평면 모식도.
도 11은 실시형태 2에 있어서의 반도체 장치의 제작 방법의 일례를 도시하는 평면 모식도.
도 12는 실시형태 2에 있어서의 반도체 장치의 제작 방법의 일례를 도시하는 평면 모식도.
도 13은 실시형태 2에 있어서의 반도체 장치의 제작 방법의 일례를 도시하는 평면 모식도.
도 14는 실시형태 2에 있어서의 반도체 장치의 제작 방법의 일례를 도시하는 평면 모식도.
도 15는 실시형태 2에 있어서의 반도체 장치의 제작 방법의 일례를 도시하는 평면 모식도.
도 16은 실시형태 2에 있어서의 반도체 장치의 제작 방법의 일례를 도시하는 평면 모식도.
도 17은 실시형태 2에 있어서의 반도체 장치의 제작 방법의 일례를 도시하는 평면 모식도.
도 18은 실시형태 2에 있어서의 반도체 장치의 제작 방법의 일례를 도시하는 평면 모식도.
도 19는 실시형태 2에 있어서의 반도체 장치의 제작 방법의 일례를 도시하는 평면 모식도.
도 20은 실시형태 2에 있어서의 반도체 장치의 제작 방법의 일례를 도시하는 평면 모식도.
도 21은 도 9 내지 도 20에 도시하는 제작 방법에 의하여 제작되는 반도체 장치의 일례의 단면 구조를 도시하는 단면 모식도.
도 22는 도 9 내지 도 20에 도시하는 제작 방법에 의하여 제작되는 반도체 장치의 일례의 등가 회로를 도시하는 등가 회로도.
도 23은 실시형태 3에 있어서의 전자 기기의 구성의 일례를 도시하는 도면.
도 24a 및 도 24b는 실시형태 3에 있어서의 전자 기기의 구성의 일례를 도시하는 도면.
도 25a 및 도 25b는 실시형태 3에 있어서의 전자 기기의 구성의 일례를 도시하는 도면.
도 26은 실시형태 3에 있어서의 전자 기기의 구성의 일례를 도시하는 도면.
도 27a 및 도 27b는 실시형태 3에 있어서의 전자 기기의 구성의 일례를 도시 하는 도면.
도 28은 실시예 1에 있어서의 반도체 장치의 제 1 과전압 시험 결과를 도시하는 도면.
도 29는 실시예 1에 있어서의 반도체 장치의 구성을 도시하는 모식도.
도 30은 실시예 1에 있어서의 반도체 장치의 제 2 과전압 시험 결과를 도시하는 도면.
도 31은 실시예 1에 있어서의 반도체 장치의 과전압 인가 후의 보호 회로부의 누설 전류의 측정 결과를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
100: 제 1 단자부 101: 제 2 단자부
102: 기능 회로부 103: 제 1 반도체 영역
104: 제 2 반도체 영역 105: 기능 회로부
106: 제 1 n형 불순물 영역 107: 제 1 저항 영역
108: 제 1 p형 불순물 영역 109: 제 2 p형 불순물 영역
110: 제 2 저항 영역 111: 제 2 n형 불순물 영역
112: 제 1 개구 113: 제 2 개구
114: 제 3 개구 115: 제 4 개구
116: 제 5 개구 131: 영역
Claims (23)
- 반도체 영역과;제 1 전극과;제 2 전극과;상기 제 1 전극에 전기적으로 접속되는 제 3 전극과;상기 제 2 전극에 전기적으로 접속되는 제 4 전극과;상기 제 3 전극에 전기적으로 접속되는 제 5 전극과;상기 제 4 전극에 전기적으로 접속되는 제 6 전극과;회로를 포함하고,상기 제 6 전극은 상기 반도체 영역 위에 제공되고,상기 반도체 영역은,n형 불순물과 p형 불순물 중 한쪽을 포함하는 제 1 불순물 영역과;평면시에 있어서, 상기 제 1 불순물 영역의 내주부에 제공되는 저항 영역과;상기 n형 불순물과 상기 p형 불순물 중 다른쪽을 포함하고 평면시에 있어서 상기 저항 영역의 내주부에 제공되는, 제 2 불순물 영역을 포함하고,상기 제 1 불순물 영역은 상기 제 1 전극에 전기적으로 접속되고,상기 제 2 불순물 영역은 상기 제 2 전극에 전기적으로 접속되고,상기 회로의 제 1 단자는 상기 제 1 전극과 전기적으로 접속되고,상기 회로의 제 2 단자는 상기 제 2 전극과 전기적으로 접속되고,상기 저항 영역의 저항 값은 상기 제 1 불순물 영역 및 상기 제 2 불순물 영역의 저항 값보다 높은, 반도체 장치.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 기판과;상기 기판 위의 반도체 영역과;제 1 전극과;제 2 전극과;상기 제 1 전극에 전기적으로 접속되는 제 3 전극과;상기 제 2 전극에 전기적으로 접속되는 제 4 전극과;상기 제 3 전극에 전기적으로 접속되는 제 5 전극과;상기 제 4 전극에 전기적으로 접속되는 제 6 전극과;회로를 포함하고,상기 제 6 전극은 상기 반도체 영역 위에 제공되고,상기 반도체 영역은,n형 불순물과 p형 불순물 중 한쪽을 포함하는 제 1 불순물 영역과;평면시에 있어서, 상기 제 1 불순물 영역의 내주부에 제공되는 저항 영역과;상기 n형 불순물과 상기 p형 불순물 중 다른쪽을 포함하고 평면시에 있어서 상기 저항 영역의 내주부에 제공되는, 제 2 불순물 영역을 포함하고,상기 제 1 불순물 영역은 상기 제 1 전극에 전기적으로 접속되고,상기 제 2 불순물 영역은 상기 제 2 전극에 전기적으로 접속되고,상기 회로의 제 1 단자는 상기 제 1 전극과 전기적으로 접속되고,상기 회로의 제 2 단자는 상기 제 2 전극과 전기적으로 접속되고,상기 저항 영역의 저항 값은 상기 제 1 불순물 영역 및 상기 제 2 불순물 영역의 저항 값보다 높은, 반도체 장치.
- 삭제
- 제 1 항 또는 제 8 항에 있어서,상기 회로는, 광전 변환 소자와 증폭 회로를 포함하는, 반도체 장치.
- 제 1 항 또는 제 8 항에 있어서,상기 회로와 상기 제 1 전극의 복수의 접속부가 제공되고,상기 회로와 상기 제 2 전극의 복수의 접속부가 제공되고,상기 회로와 상기 제 1 전극의 복수의 접속부는 저항 값이 균일하고,상기 회로와 상기 제 2 전극의 복수의 접속부는 저항 값이 균일한, 반도체 장치.
- 제 11 항에 있어서,상기 회로는, 광전 변환 소자와 증폭 회로를 포함하는, 반도체 장치.
- 제 1 항 또는 제 8 항에 있어서,상기 제 1 불순물 영역과 상기 제 1 전극의 복수의 접속부가 제공되고,상기 제 2 불순물 영역과 상기 제 2 전극의 복수의 접속부가 제공되고,상기 제 1 불순물 영역과 상기 제 1 전극의 복수의 접속부는 저항 값이 균일하고,상기 제 2 불순물 영역과 상기 제 2 전극의 복수의 접속부는 저항 값이 균일한, 반도체 장치.
- 삭제
- 제 1 반도체 영역과;제 2 반도체 영역과;제 1 전극과;제 2 전극과;제 3 전극과;제 4 전극과;상기 제 2 전극 및 상기 제 3 전극에 전기적으로 접속되는 제 5 전극과;상기 제 1 전극 및 상기 제 4 전극에 전기적으로 접속되는 제 6 전극과;상기 제 5 전극에 전기적으로 접속되는 제 7 전극과;상기 제 6 전극에 전기적으로 접속되는 제 8 전극과;회로를 포함하고,상기 제 7 전극은 상기 제 1 반도체 영역 위에 제공되고,상기 제 8 전극은 상기 제 2 반도체 영역 위에 제공되고,상기 제 1 반도체 영역은,상기 제 1 전극과 접하는 제 1 n형 불순물 영역과;평면시에 있어서, 상기 제 1 n형 불순물 영역의 내주부에 제공되는 제 1 저항 영역과;평면시에 있어서, 상기 제 1 저항 영역의 내주부에 제공되고, 상기 제 2 전극과 접하는 제 1 p형 불순물 영역을 포함하고,상기 제 2 반도체 영역은,상기 제 3 전극과 접하는 제 2 p형 불순물 영역과;평면시에 있어서, 상기 제 2 p형 불순물 영역의 내주부에 제공되는 제 2 저항 영역과;평면시에 있어서, 상기 제 2 저항 영역의 내주부에 제공되고, 상기 제 4 전극과 접하는 제 2 n형 불순물 영역을 포함하고,상기 제 7 전극은 상기 제 1 n형 불순물 영역, 상기 제 1 저항 영역 및 상기 제 1 p형 불순물 영역과 중첩하고,상기 제 8 전극은 상기 제 2 n형 불순물 영역, 상기 제 2 저항 영역 및 상기 제 2 p형 불순물 영역과 중첩하고,상기 회로의 제 1 단자는 상기 제 1 전극과 전기적으로 접속되고,상기 회로의 제 2 단자는 상기 제 2 전극과 전기적으로 접속되는, 반도체 장치.
- 삭제
- 제 15 항에 있어서,상기 회로는, 광전 변환 소자와 증폭 회로를 포함하는, 반도체 장치.
- 제 15 항에 있어서,상기 제 1 n형 불순물 영역과 상기 제 1 전극의 복수의 접속부가 제공되고,상기 제 2 n형 불순물 영역과 상기 제 4 전극의 복수의 접속부가 제공되고,상기 제 1 n형 불순물 영역과 상기 제 1 전극의 복수의 접속부는 저항 값이 균일하고,상기 제 2 n형 불순물 영역과 상기 제 4 전극의 복수의 접속부는 저항 값이 균일한, 반도체 장치.
- 제 15 항에 있어서,상기 제 1 p형 불순물 영역과 상기 제 2 전극의 복수의 접속부가 제공되고,상기 제 2 p형 불순물 영역과 상기 제 3 전극의 복수의 접속부가 제공되고,상기 제 1 p형 불순물 영역과 상기 제 2 전극의 복수의 접속부는 저항 값이 균일하고,상기 제 2 p형 불순물 영역과 상기 제 3 전극의 복수의 접속부는 저항 값이 균일한, 반도체 장치.
- 제 15 항에 있어서,상기 제 1 저항 영역의 저항 값은 상기 제 1 n형 불순물 영역 및 상기 제 1 p형 불순물 영역의 저항 값보다 높고,상기 제 2 저항 영역의 저항 값은 상기 제 2 n형 불순물 영역 및 상기 제 2 p형 불순물 영역의 저항 값보다 높은, 반도체 장치.
- 제 1 항에 있어서,상기 제 1 불순물 영역은 사각 링 형상인, 반도체 장치.
- 제 8 항에 있어서,상기 제 1 불순물 영역은 사각 링 형상인, 반도체 장치.
- 제 15 항에 있어서,상기 제 1 n형 불순물 영역은 사각 링 형상이고,상기 제 2 p형 불순물 영역은 사각 링 형상인, 반도체 장치.
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