KR101580257B1 - 터치 패널 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 터치 기술, 더 자세히는, 터치 패널과 그 제조방법에 관련되어 있다. 유도성 전극 레이어 그리고 상기 유도성 전극 레이어를 덮는 패턴화된 보호 레이어;를 포함하며, 여기서 상기 패턴화된 보호 레이어의 형성된 패턴은 상기 유도성 전극 레이어의 그것과 동일한 터치 패널이 제공된다. 본 발명은 터치 패널들의 제조 방법 또한 제공한다. 터치 패널과 그 제조 방법이 본 발명에서 제공되는데, 여기서 상기 패턴화된 보호 레이어는 고온 베이킹의 조건 하에서 전도성 재료들의 다이아몬드(마름모) 저항 변화들 상의 산소의 영향을 극복하고 산소로부터 상기 유도성 전극 레이어를 고립시키기 위해 상기 유도성 전극 레이어를 덮기 위해 이용되며, 그렇게 함으로써 터치 패널에 의해 인식되는 터치 위치들의 정확성을 향상시킨다.

Description

터치 패널 및 그 제조 방법{TOUCH PANEL AND A MANUFACTURING METHOD THEREOF}
본 발명은 터치 기술에 관련되어 있다. 더 세부적으로, 본 발명은 터치 패널과 그 제조방법에 관련되어 있다.
터치 패널은 일반적으로 기질의 표면에서 상호 절연된 그리고 서로 교차하는 복수의 투명 전극들을 세팅하는 것에 의해 설계되고, 여기서 상기 투명 전극들은 주변 회로를 통해 컨트롤러와 연결된다. 터치 오브젝트가 특정 터치 위치에서 터치 패널에 접근 또는 접촉할 때, 상기 투명 전극들 사이의 용량성 변화(capacitive changes)는 터치 위치상에 생성되고, 상기 용량 변화의 신호들은 계산을 위한 주변 회로를 통해 컨트롤러로 전송되며, 결정될 터치 위치의 좌표를 허용한다.
그러나, (X축 전도성 유닛들 그리고 Y축 전도성 유닛들 같은) 투명 전극들은 일반적으로 포토-에칭 기술을 이용하여 제조되고 고온 베이킹 프로세스(baking process)를 거치는 것을 더 필요로 한다. 베이킹 프로세스에서 투명 전극들을 위해 이용되는 투명 전도성 필름들의 재료는 유산소 환경하에서 구워지고, 이는 투명 전극들의 다이아몬드(마름모꼴) 저항의 증가를 야기하며 이론적인 값보다 훨씬 더 큰 투명 전극들의 연결된 저항의 실제 값을 만들며, 그래서 터치 패널 상의 터치되는 X축 그리고 Y축 위치들의 정확하고 체계적인 인식에 영향을 준다.
본 발명은 터치 패널과 그 제조방법을 제공하며, 여기서 본 발명의 터치 패널은 유도성 전극 레이어를 덮기(cover) 위한 패턴화된(패턴이 형성된, patterned) 보호 레이어(protective layer)를 제공한다.
본 발명에 따라 구비된 터치 패널은, 터치 영역 그리고 유도성 전극 레이어가 배치된 터치 영역을 둘러싸는 주변 영역을 갖는 기질(substrate); 터치 영역의 가장자리에 분배된 그리고 유도성 전극 레이어와 전기적으로 연결된 복수의 랩핑 종료점(lapping endpoints); 상기 기질의 주변 영역에 분배된 그리고 상기 랩핑 종료점들과 전기적으로 연결된 주변 회로(peripheral circuit);를 더 포함한다.
베이킹 프로세스(baking process)에서, 패턴화된 보호 레이어는 고온 베이킹 조건하에서 전도성 재료들의 다이아몬드(마름모형) 저항에 대한 산소의 영향을 극복하기 위해 산소로부터 유도성 전극 레이어를 고립시키기 위해 이용되며, 그래서 터치 패널에 의해 인식된 터치 위치들의 정확성을 향상시킨다.
도1은 본 발명에 따른 터치 패널의 평면 개략도.
도2는 도1에서 보호 레이어 없는 터치 패널의 평면 개략도.
도3은 도1에서 횡단선 III-III상의 터치 패널의 횡단 개략도.
도4는 본 발명에 따른 터치 패널의 제1제조 프로세스의 개략도.
도5는 본 발명에 따른 터치 패널의 제2제조 프로세스의 개략도.
도6은 본 발명에 따른 터치 패널의 제3제조 프로세스의 개략도.
도7은 본 발명에 따른 터치 패널의 제4제조 프로세스의 개략도.
도8은 본 발명에 따른 터치 패널의 제5제조 프로세스의 개략도.
[발명의 요약]
본 발명은 터치 패널과 그 제조방법을 제공하며, 여기서 본 발명의 터치 패널은 유도성 전극 레이어를 덮기(cover) 위한 패턴화된(패턴이 형성된, patterned) 보호 레이어(protective layer)를 제공한다. 베이킹 프로세스(baking process)에서, 패턴화된 보호 레이어는 고온 베이킹 조건하에서 전도성 재료들의 다이아몬드(마름모형) 저항에 대한 산소의 영향을 극복하기 위해 산소로부터 유도성 전극 레이어를 고립시키기 위해 이용되며, 그래서 터치 패널에 의해 인식된 터치 위치들의 정확성을 향상시킨다.
본 발명에 구비된 터치 패널은 유도성 전극 레이어, 그리고 유도성 전극 레이어를 덮는 패턴화된(패턴이 형성된) 보호 레이어, 여기서 패턴화된 보호 레이어의 형성된 패턴은 유도성 전극 레이어의 그것과 동일하다.
본 발명에 따라 구비된 터치 패널은, 터치 영역 그리고 유도성 전극 레이어가 배치된 터치 영역을 둘러싸는 주변 영역을 갖는 기질(substrate); 터치 영역의 가장자리에 분배된 그리고 유도성 전극 레이어와 전기적으로 연결된 복수의 랩핑 종료점(lapping endpoints); 상기 기질의 주변 영역에 분배된 그리고 상기 랩핑 종료점들과 전기적으로 연결된 주변 회로(peripheral circuit);를 더 포함한다.
상기 터치 패널은 본 발명에 따라 구비되고, 여기서 패턴화된 보호 레이어는 상기 주변 회로를 더 덮고 상기 주변 회로의 형성된 패턴들과 동일하다.
본 발명은 터치 패널들의 제조 방법을 제공하며, 이는 유도성 전극 레이어 그리고 유도성 전극 레이어를 덮는 패턴화된 보호 레이어를 동시에 베이킹하는(baking) 단계를 포함하며, 여기서 상기 패턴화된 보호 레이어의 형성된 패턴은 상기 유도성 전극 레이어의 그것과 동일하다.
본 발명에 따라 구비된, 터치 패널들의 제조 방법에 있어서, 유도성 전극 레이어 그리고 패턴화된 보호 레이어의 베이킹 단계는 고온에서 동시적으로 수행될 수 있다.
본 발명에 따라 제공되는, 터치 패널들의 제조 방법에 있어서, 유도성 전극 레이어와 패턴화된 보호 레이어를 동시에 베이킹하는 단계에 앞서, 기질의 터치 영역상에서 유도성 레이어를 코팅; 유도성 레이어 상에서 보호 레이어를 코팅; 패턴화된 보호 레이어를 형성하기 위해 보호 레이어를 패터닝(패턴을 형성, patterning); 유도성 전극 레이어를 형성하기 위해 유도성 레이어를 패터닝(패턴을 형성, patterning);하는 단계가 수행된다.
통상의 숙련된 기술자에게, 아래에 설명된 많은 실시예와 도면들은 설명 목적을 위한 것 뿐이며 어떤 방법으로든 본 발명의 범위를 제한하지 않는다.
[실시예들의 자세한 설명]
본 발명을 해당 기술분야에서 통상의 지식을 가진 자에게 더 이해되도록 만들기 위해, 다음 공개들은 본 발명의 구성 컨텐츠의 세부적인 설명에 대해 첨부된 도면들과 연결된 몇몇 바람직한 실시예들이 언급되고 효율성이 얻어진다.
도1, 도2 그리고 도3에 대해 언급하면, 도1은 본 발명에 따른 터치 패널의 평면 개략도이고, 도2는 도1에서 보호 레이어 없는 터치 패널의 평면 개략도이고, 도3은 도1에서 횡단선 III-III상에서 터치 패널의 횡단 개략도이다.
터치 패널(50)은 유도성 전극 레이어(55) 그리고 패턴화된 보호 레이어(70)을 포함하고, 여기서 상기 패턴화된 보호 레이어(70)은 유도성 전극 레이어(55)를 덮으며, 여기서 상기 패턴화된 보호 레이어(70)의 형성된 패턴은 유도성 전극 레이어(55)의 그것과 동일하다.
유도성 전극 레이어(55)는 제1축을 따라 분포된 복수의 제1전도성 유닛들(54) 그리고 상기 제1전도성 유닛들(54)와 연결된 복수의 제1전도성 라인들(58), 제2축을 따라 분포된 복수의 제2전도성 유닛들(53) 그리고 상기 제2전도성 유닛들(53)과 연결된 (도3에 보여지는 것처럼) 복수의 제2전도성 라인들(51)을 포함한다. 복수의 절연 블록들(56)은 상기 터치 패널(50)상에 배치되는데, 여기서 각 절연 블록은 상기 제1전도성 유닛(54) 그리고 상기 제2전도성 유닛(53)을 서로 전기적으로 절연되게 만들기 위해 대응하는 제1전도성 라인(58) 그리고 제2전도성 라인(51) 사이에 배치된다. 절연 블록들(56)은 투명 절연 재료들로 제작된다.
패턴화된 보호 레이어(70)는 상기 제1전도성 유닛들(54), 상기 제2전도성 유닛들(53), 그리고 상기 제2전도성 라인들(51)을 덮는다(커버한다, cover). 패턴화된 보호 레이어(70)의 형성된 패턴은 상기 제1전도성 유닛(54), 상기 제2전도성 유닛(53), 그리고 상기 제2전도성 라인(51)의 그것과 동일하다. 상기 패턴화된 보호 레이어(70)은 상기 제1전도성 라인(58) 그리고 외부로 노출된 상기 절연 블록들(56) 또한 커버하는데, 그래서 이러한 구성요소들이 고온 제조 프로세스에서 차후 베이킹(baking)의 대상이 되는 것을 막는다.
터치 패널(50)은 터치 패널(90) 그리고 터치 영역(90)을 둘러싸는 주변 영역(80)을 갖는 기질(40)을 포함하고, 여기서 유도성 전극 레이어(55)는 유저의 터치 액션을 유도하고 유도성 신호들을 발생시키기 위한 상기 기질(40)의 터치 영역(90)상에 위치한다. 기질(40)은 투명 글래스 기질(transparent glass substrate) 또는 플라스틱 기질이 될 수 있고, 여기서 상기 언급된 플라스틱 기질의 재료들은, PET, PC, PE 그리고 PMMA를 포함할 수 있으나, 여기에 제한되지는 않는다.
터치 패널(50)은 복수의 랩핑 종료점들(lapping endpoints, 64) 그리고 복수의 주변 회로들(60)을 더 포함하고, 여기서 상기 랩핑 종료점들(64)는 상기 터치 영역(90)의 가장자리에 분포되며 상기 유도성 전극 레이어(55)와 전기적으로 연결된다. 상기 주변 회로들(60)은 상기 기질(40)의 주변 영역(80)에 분포되며 랩핑 종료점(64)들과 전기적으로 연결된다. 주변 회로(60)은 랩핑 종료점(64)를 통해 유도성 전극 레이어(55)와 전기적으로 연결되고 계산을 위해 랩핑 포인트들(64)를 통해 컨트롤러(미도시)로 유도성 전극 레이어(55)의 유도 신호들을 전송하기 위해 이용되며, 그래서 터치 패널(50)의 터치 위치들의 좌표를 결정하는 것을 돕는다.
실시예에서, 패턴화된 보호 레이어(70)은 주변 회로들(60)을 덮을 수 있고 그것들의 형성된 개별 패턴들과 관련하여 주변 회로(60)에 동일할 수도 있으며, 여기서 주변 회로(60) 그리고 랩핑 종료점들(64)는 금속성 또는 투명 전도성 재료들로 구성되고, 반면에 패턴화된 보호 레이어(70)은 투명 절연 재료들로 구성된다.
주변 회로들(60)은 다른 축들 상에 배치된 랩핑 종료점들(64)를 통해 제1전도성 유닛(54) 그리고 제2전도성 유닛(53)과 전기적으로 연결된다. 이는, 제1전도성 유닛(54) 그리고 제2전도성 유닛(53)을 터치하는 것에 의해 야기되는, 정전 용량 변화를 계산을 위해 주변 회로(60)을 통해 컨트롤러(미도시)에 대한 전송을 가능케하며, 그래서 터치 패널(50)의 터치 위치들의 좌표들을 결정한다.
위에서 공개된 터치 패널(50)의 구조에 있어,제1전도성 유닛들(54), 제2전도성 유닛들(53), 그리고 제2전도성 라인들(51), 은 투명 전도성 재료들로 구성되고, 반면 제1전도성 라인들(58)은 금속성 또는 투명 전도성 재료들로 구성된다.
터치 패널(50)의 제조 방법은 유도성 전극 레이어(55) 그리고 유도성 전극 레이어(55)를 덮는 패턴화된 보호 레이어(70)를 베이킹 하는 단계를 포함하며, 여기서 베이킹 단계는 고온에서 패턴화된 보호 레이어(70) 그리고 유도성 전극 레이어(55)를 베이크(bake)한다. 제안된 방법의 자세한 단계들은 다음에 설명되어 있다:
도4는 터치 패널의 제1제조 프로세스의 개략도이다. 상기 제조 프로세스는, 기질(40)의 터치 영역(90) 상의 제1전도성 라인(58)을 형성; 상기 기질(40)의 터치 영역(90)의 경계 상에서 복수의 랩핑 종료점들(64)를 형성;하는 것을 포함하며, 여기서 상기 랩핑 종료점들(64)는 상기 유도성 전극 레이어(55)와 전기적으로 연결된다. 상기 제조 프로세스에서, 상기 제1전도성 라인들(58) 그리고 상기 랩핑 종료점들(64)는 설계의 다른 고려들에 따라 개별적으로 또는 동시적으로 제조될 수 있다.
도5는 본 발명에서 터치 패널에 대한 제2제조 프로세스의 개략도이다. 주변 회로들(60)은 주변 회로들(60)이 상기 랩핑 종료점들(64)과 전기적으로 연결되도록 하기 위해 상기 기질(40)의 주변 영역(80)상에 형성된다.
상기 제1전도성 라인들(58), 상기 랩핑 종료점들(64), 그리고 상기 주변 회로들(60)은 금속성 또는 투명 전도성 재료들로 구성될 수 있다. 상기 제1제조 프로세스 그리고 상기 제2제조 프로세스는 개별적으로 또는 동시적으로 수행될 수 있다.
도6은 본 발명에서 터치 패널에 대한 제3제조 프로세스의 개략도이다. 절연 블록들(56)은 투명 절연 재료들을 이용하는 것에 의해 상기 제2전도성 라인(58) 상에 형성된다.
도7은 본 발명에서 터치 패널에 대한 제4제조 프로세스의 개략도이다. 유도성 레이어(55A)는 상기 기질(40)의 터치 영역(90) 상에 코팅되고, 즉 투명 전도성 재료는 상기 유도성 레이어(55A)를 형성하기 위해 상기 제1전도성 라인들(58) 그리고 상기 절연 블록들(56) 상에 코팅될 수 있다.
도8은 본 발명에서 터치 패널에 대한 제5제조 프로세스의 개략도이다. 보호 레이어(70A)는 유도 레이어(55A)상에 코팅되고, 즉 투명 절연 재료는 상기 보호 레이어(70A)를 형성하기 위해 상기 유도 레이어(55A) 상에 코팅될 수 있다.
제5제조 프로세스 다음에, 상기 유도 레이어(55A) 그리고 상기 보호 레이어(70A)는 유도성 전극 레이어(55) 그리고 패턴화된 보호 레이어(patterned protective layer, 70)를 개별적으로 (도1에 보여진 구조-완성 그림에 따라) 형성하기 위해 패턴화 될 수 있다.(can be patterned) 패턴화된 보호 레이어(70)의 형성된 패턴은 유도성 전극 레이어(55)의 그것과 동일하고, 여기서 보호 레이어(70A) 그리고 유도 레이어(55A)의 패터닝(patterning)은 동시에 또는 개별적으로 수행될 수 있다.
유도성 전극 레이어(55)를 형성하기 위해 유도 레이어(55A)를 패터닝하는 단계는 다음을 더 포함한다: 제1축을 따라 상기 제1전도성 유닛들(54)를 형성, 여기서 상기 제1전도성 유닛들(54)는 상기 제1제조 프로세스의 제1전도성 라인(58)에 전기적으로 연결됨; 제2축을 따라 상기 제2전도성 유닛들(53)을 형성, 여기서 상기 제2전도성 라인(51)은 상기 제2전도성 유닛들(53)에 링크됨. 상기 제1전도성 유닛들(54) 그리고 상기 제2전도성 유닛들(53)은, 예를 들어, 상기 제1전도성 라인(58) 그리고 상기 제2전도성 라인(51) 사이의 절연 블록들(56)의 셋팅에 의해 상호 그리고 전기적으로 절연되며, 그렇게 함으로써 상기 제1전도성 유닛들(54) 그리고 상기 제2전도성 유닛들(53)을 상호적으로 그리고 전기적으로 서로 절연되도록 만든다. 이 단계를 종료한 후에, 터치 영역(90) 내의 구조는 도2에 보여지는 것처럼 형성될 수 있다.
상기 보호 레이어(70A)는 상기 제5제조 프로세스에서 유도 레이어(55A) 상에 코팅되는 동안 상기 주변 회로들(60) 상에 코팅된다. 상기 보호 레이어(70A)를 패터닝하는 단계에서, 대응하는 패턴화된 보호 레이어(70)은 동시에 상기 주변 회로(60) 상에 형성되며, 여기서 상기 패턴화된 보호 레이어(70)은 상기 주변 회로(60)을 덮고 형성된 패턴들 관점에서 상기 주변 회로들(60)과 동일하다.
상기 패턴화된 보호 레이어(70)은 상기 제1전도성 유닛(54), 상기 제2전도성 유닛(53), 상기 제2전도성 라인(51), 그리고 상기 주변 회로(60)의 그것과 동일하게 형성된 패턴을 가진다. 상기 패턴화된 보호 레이어(70)은 상기 제1전도성 라인(58), 상기 절연 블록(56), 그리고 외부로 노출된 상기 랩핑 종료점들(64)을 또한 덮을 수 있으며, 그렇게 함으로써 상기 구성요소들이 고온 제조 프로세스에서 이후 베이킹(baking)의 대상이 되는 것을 방지한다.
상기 패터닝 단계를 종료한 후에 고온 베이킹(high-temperature baking)을 수행하는 프로세스에서, 상기 제1전도성 유닛(54), 상기 제2전도성 유닛(53), 그리고 상기 제2전도성 라인(51)은 상기 제1전도성 유닛(54), 상기 제2전도성 유닛(53), 그리고 상기 제2전도성 라인(51)을 덮는 상기 패턴화된 보호 레이어(70) 때문에 산소와 접촉하지 않는다. 이와 같이, 상기 제1전도성 유닛(54), 상기 제2전도성 유닛(53), 그리고 상기 제2전도성 라인(51)은 고온 베이킹의 조건 하에서 더 바람직한 다이아몬드(마름모) 저항을 갖는다.
터치 패널과 그 제조방법은 본 발명에서 제공되고, 여기서 보호 레이어는 고온 베이킹의 조건 하에서 유도성 전극의 다이아몬드(마름모) 저항 변화 상의 산소의 영향을 극복하고 산소로부터부터 유도성 전극 레이어를 고립시키기 위해 이후 베이킹 프로세스에서 유도성 전극 레이어를 덮기 위해 이용되며, 그렇게 함으로써 터치 패널에 의해 인식되는 터치 위치들의 정확성과 생산 수율을 향상시킨다.
특정 실시예들이 보여지고 설명되었지만, 본 발명의 범위와 사상으로부터 벗어나지 않는 다양한 변형과 대체들이 만들어질 수 있다. 그래서, 본 발명은 묘사된 방법에 의해 설명될 뿐 그에 제한되지는 않는다고 이해되어야 한다.

Claims (21)

  1. 유도성 전극 레이어; 및
    상기 유도성 전극 레이어를 덮는 패턴화된 보호 레이어; 및
    상기 유도성 전극 레이어에 전기적으로 연결된 복수의 주변 회로들;을 포함하며,
    상기 패턴화된 보호 레이어의 형성된 패턴은 상기 유도성 전극 레이어의 그것과 동일하고, 상기 패턴화된(patterned) 보호 레이어는 투명 절연 재료들로 구성되는 것을 특징으로 하는 터치 패널.
  2. 제1항에 있어서,
    터치 영역과 상기 터치 영역을 둘러싸는 주변 영역을 갖는 기질을 더 포함하며, 상기 유도성 전극 레이어는 상기 터치 영역 상에 배치되는 것을 특징으로 하는 터치 패널.
  3. 제2항에 있어서,
    상기 터치 영역의 가장자리에 분포된 복수의 랩핑 종료점들(lapping endpoints)들;을 더 포함하며, 상기 랩핑 종료점들은 상기 유도성 전극 레이어와 전기적으로 연결되는 것을 특징으로 하는 터치 패널.
  4. 제3항에 있어서, 상기 복수의 주변 회로들은 상기 기질의 주변 영역 상에 분포되어 상기 랩핑 종료점들과 전기적으로 연결되는 것을 특징으로 하는 터치 패널.
  5. 제1항에 있어서,
    상기 패턴화된 보호 레이어가 상기 주변 회로들을 추가적으로 덮으며(커버하고, cover) 상기 주변 회로들과 동일한 형성된 패턴들을 갖는 것을 특징으로 하는 터치 패널.
  6. 제1항에 있어서,
    상기 주변 회로들은 금속성 또는 투명 전도성 재료들로 구성되는 것을 특징으로 하는 터치 패널.
  7. 제1항에 있어서,
    상기 유도성 전극 레이어는,
    제1축을 따라 분포된 복수의 제1전도성 유닛들; 및
    제2축을 따라 형성되는 복수의 제2전도성 유닛들 그리고 상기 제2전도성 유닛들과 연결되는 복수의 제2전도성 라인들;을 더 포함하며,
    각 두 제1전도성 유닛들은 대응하는 제1전도성 라인과 전기적으로 연결되고,
    상기 제1전도성 유닛들 그리고 상기 제2전도성 유닛들은 상호적으로 그리고 전기적으로 절연되는 것을 특징으로 하는 터치 패널.
  8. 제7항에 있어서,
    각각 대응하는 상기 제1전도성 라인 그리고 상기 제2전도성 라인 사이에 놓여지는 복수의 절연 블록들을 더 포함하는 것을 특징으로 하는 터치 패널.
  9. 제8항에 있어서,
    상기 절연 블록들은 투명 절연 재료들로 구성되는 것을 특징으로 하는 터치 패널.
  10. 제2항에 있어서,
    상기 기질(substrate)은 하나 또는 그 이상의 투명 글래스 기질, 또는 플라스틱 기질이며, 상기 플라스틱 기질의 재료들은 PET, PC, PE, 그리고 PMMA 중 하나 또는 그 이상을 포함하는 것을 특징으로 하는 터치 패널.
  11. 제7항에 있어서,
    제1전도성 유닛들, 제2전도성 유닛들, 그리고 제2전도성 라인들은 투명 전도성 재료들로 구성되며, 상기 제1전도성 라인들은 금속류로 구성되는 것을 특징으로 하는 터치 패널.
  12. 제7항에 있어서,
    상기 제1전도성 유닛들, 상기 제2전도성 유닛들, 상기 제1전도성 라인들, 그리고 상기 제2전도성 라인들은 투명 전도성 재료들로 구성되는 것을 특징으로 하는 터치 패널.
  13. 삭제
  14. 터치 패널의 제조 방법에 있어서,
    복수의 주변 회로들과 전기적으로 연결된 유도성 전극 레이어 그리고 상기 유도성 전극 레이어를 덮는 패턴화된 보호 레이어를 베이킹하는 단계;를 포함하며,
    상기 패턴화된 보호 레이어의 형성된 패턴은 상기 유도성 전극 레이어의 그것과 동일하며, 상기 패턴화된 보호 레이어는 투명 절연 재료들로 구성되는 것을 특징으로 하는한 것을 특징으로 하는 터치 패널의 제조 방법.
  15. 제14항에 있어서,
    상기 유도성 전극 레이어 그리고 상기 패턴화된 보호 레이어를 베이킹하는 단계에 앞서,
    기질의 터치 영역 상에 유도성 레이어를 코팅하는 단계;
    상기 유도성 레이어 상에 보호 레이어를 코팅하는 단계;
    상기 패턴화된 보호 레이어를 형성하기 위해 상기 보호 레이어를 패터닝(patterning)하는 단계; 및
    상기 유도성 전극 레이어를 형성하기 위해 상기 유도성 레이어를 패터닝(patterning)하는 단계;를 더 포함하는 것을 특징으로 하는 터치 패널의 제조 방법.
  16. 제15항에 있어서,
    상기 보호 레이어를 패터닝하는 단계와 상기 유도성 레이어를 패터닝하는 단계는 동시에 수행되는 것을 특징으로 하는 터치 패널의 제조 방법.
  17. 제15항에 있어서,
    상기 기질의 상기 터치 영역 상에 상기 유도성 레이어를 코팅하는 단계에 앞서,
    복수의 제1전도성 라인들을 형성하는 단계;
    상기 기질의 터치 영역의 가장자리에 복수의 랩핑 종료점들을 형성하는 단계; 및
    상기 기질의 주변 영역 상에 상기 복수의 주변 회로들을 형성하는 단계;를 더 포함하며,
    상기 주변 회로들은 랩핑 종료점들과 전기적으로 연결되고, 상기 랩핑 종료점들은 상기 유도성 전극 레이어와 전기적으로 연결되는 것을 특징으로 하는 터치 패널의 제조 방법.
  18. 제17항에 있어서,
    상기 제1전도성 라인들, 상기 랩핑 종료점들, 그리고 상기 주변 회로들은 금속성 또는 투명 전도성 재료들로 구성되며 동시에 형성되는 것을 특징으로 하는 터치 패널의 제조 방법.
  19. 제17항에 있어서,
    상기 유도성 전극 레이어를 형성하기 위해 상기 유도성 레이어를 패터닝하는 단계는,
    제1축을 따라 복수의 제1전도성 유닛들을 형성하는 단계; 및
    제2축을 따라 복수의 제2전도성 유닛들 그리고 상기 제2전도성 유닛들과 연결되는 복수의 제2전도성 라인들을 형성하는 단계;를 더 포함하며,
    각 두 제1전도성 유닛들은 대응하는 제1전도성 라인들과 전기적으로 연결되며,
    상기 제1전도성 유닛들 그리고 상기 제2전도성 유닛들은 상호적으로 그리고 전기적으로 절연되는 것을 특징으로 하는 터치 패널의 제조 방법.
  20. 제19항에 있어서,
    상기 제1전도성 유닛들 그리고 상기 제2전도성 유닛들은 상기 제1전도성 라인 그리고 상기 제2전도성 라인 사이에 절연 블록이 놓여짐에 의해 상호적으로 그리고 전기적으로 절연되는 것을 특징으로 하는 터치 패널의 제조 방법.
  21. 제17항에 있어서,
    상기 보호 레이어는 상기 주변 회로들 상에 코팅되는 동안에 상기 유도성 레이어 상에 코팅되고, 상기 보호 레이어는 대응하는 패턴화된 보호 레이어가 상기 주변 회로 상에 형성되는 동안 패턴화되며, 추가로 상기 패턴화된 보호 레이어는 상기 주변 회로들을 덮으며(커버하며, cover) 상기 주변 회로들과 동일한 형성된 패턴을 갖는 것을 특징으로 하는 터치 패널의 제조 방법.
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