KR101565042B1 - Method of pretreating underlayer and method of fabricating thin film using the same - Google Patents
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Abstract
본 발명은 하부막 전처리 방법 및 이를 이용한 박막 형성 방법에 관한 것으로, 하부막이 형성된 기판을 준비하는 것, 상기 하부막 상에 유기 실란 화합물층을 형성하는 것 및 어닐링 공정을 수행하여 상기 유기 실란 화합물층으로부터 실리콘 단원자층을 형성하는 것을 포함하되, 상기 유기 실란 화합물층은 실리콘과 적어도 하나의 C-H가 결합된 물질을 포함하는 하부막 전처리 방법을 제공한다.The present invention relates to a method for pretreating a lower film and a method for forming a thin film using the same, which comprises preparing a substrate having a lower film formed thereon, forming an organosilane compound layer on the lower film and annealing, Wherein the organosilane compound layer comprises a material having silicon and at least one CH bonded thereto.
Description
본 발명은 하부막 전처리 방법 및 이를 이용한 박막 형성 방법에 관한 것으로, 상세하게는 이종 막질의 증착 전에 하부막을 전처리 하는 방법 및 이를 이용한 박막의 형성 방법에 관한 것이다.The present invention relates to a method of pretreatment of a lower film and a method of forming a thin film using the same, and more particularly, to a method of pretreatment of a lower film before deposition of a heterogeneous film and a method of forming a thin film using the same.
반도체 장치는 실리콘 웨이퍼와 같은 반도체 기판 상에 소정의 박막을 형성하고, 이러한 박막을 전기적 특성을 갖는 패턴으로 형성함으로써 제조된다. 이때, 기판 상에 형성되는 박막은 주로 화학 기상 증착(chemical vapor deposition; CVD) 또는 원자층 증착(atomic layer deposition; ALD) 등을 통하여 형성된다. A semiconductor device is manufactured by forming a predetermined thin film on a semiconductor substrate such as a silicon wafer and forming the thin film into a pattern having electrical characteristics. At this time, the thin film formed on the substrate is formed mainly by chemical vapor deposition (CVD) or atomic layer deposition (ALD).
최근, 기판의 대구경화와 함께 생산성의 재고 및 낮은 소비전력을 얻기 위해 소자의 디자인 룰은 축소되고, 이에 따라 반도체 장치의 집적도가 증가하는 추세이다. 이러한 반도체 장치의 고집적화 경향에 따라 단위 셀이 차지하는 영역이 축소되고 패턴의 선폭이 감소하고 있다. 그에 따라 박막의 두께는 점점 작아지고 있으며, 박막의 두께 균일성(uniformity)의 향상이 요구되고 있다. In recent years, design rules for devices have been reduced in order to obtain productivity and low power consumption, as well as for large-scale curing of substrates, and as a result, the degree of integration of semiconductor devices is increasing. The area occupied by the unit cells is reduced and the line width of the pattern is decreasing in accordance with the trend toward higher integration of such semiconductor devices. As a result, the thickness of the thin film is becoming smaller and the uniformity of the thickness of the thin film is required to be improved.
이러한 요구에 대응하여 원자층 증착(ALD) 공정의 적용이 더욱 확대되고 있다. 그러나, 원자층 증착(ALD) 공정은 많은 양의 원료 가스를 필요로 하고 공정 시간(process time)이 길어 반도체 장치의 생산성 또는 경제성 관점에서 불리한 측면이 있다. In response to this demand, the application of atomic layer deposition (ALD) processes has been further expanded. However, the atomic layer deposition (ALD) process requires a large amount of source gas and has a long process time, which is disadvantageous from the viewpoint of the productivity or economy of the semiconductor device.
한편, 화학 기상 증착(CVD) 공정은 여전히 양산공정에서 필수적인 공정으로 사용되고 있다. 화학 기상 증착(CVD) 공정은 기체 상태 또는 플라즈마 상태의 전구체(precursor)를 기판의 표면으로 이동시켜 기판 표면 상의 화학반응에 의해 고체상태의 핵(nuclei)이 형성되고, 이러한 핵이 성장하여 박막을 형성하는 공정이다. 이와 같은 화학 기상 증착(CVD) 공정에서는, 초기 성장 모드에서 기판 표면 상에 핵이 얼마나 균일하게 성장하여 분포하느냐에 따라 박막의 두께 균일성이 영향 받을 수 있다. 따라서, 박막의 두께 균일성(uniformity)의 향상을 위해서는 이러한 핵의 불균일한 성장 분포를 제어하기 위한 기판의 표면 처리 방법이 요구된다.Meanwhile, the chemical vapor deposition (CVD) process is still used as an essential process in the mass production process. The chemical vapor deposition (CVD) process moves a precursor in a gaseous state or a plasma state to the surface of a substrate to form a solid state nuclei by a chemical reaction on the surface of the substrate, . In such a chemical vapor deposition (CVD) process, uniformity of the thickness of the thin film may be affected by how uniform nuclei are grown and distributed on the surface of the substrate in the initial growth mode. Therefore, in order to improve the thickness uniformity of the thin film, there is a need for a method of surface treatment of the substrate to control the nonuniform growth distribution of the nuclei.
본 발명이 해결하고자 하는 과제는 전처리를 통해 증착될 박막의 표면 모폴로지 및 두께 균일성을 향상시킬 수 있는 하부막 전처리 방법 및 이를 이용한 박막 형성 방법을 제공하는데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a method of pretreatment of a lower film and a method of forming a thin film using the same, which can improve surface morphology and thickness uniformity of a thin film to be deposited through a pretreatment.
상기 과제를 달성하기 위한 본 발명에 따른 하부막 전처리 방법은 하부막이 형성된 기판을 준비하는 것; 상기 하부막 상에 유기 실란 화합물층을 형성하는 것; 및 어닐링 공정을 수행하여 상기 유기 실란 화합물층으로부터 실리콘 단원자층을 형성하는 것을 포함하되, 상기 유기 실란 화합물층은 실리콘과 적어도 하나의 C-H가 결합된 물질을 포함한다.According to another aspect of the present invention, there is provided a method for preparing a lower film, comprising: preparing a substrate on which a lower film is formed; Forming an organic silane compound layer on the lower film; And an annealing process to form a silicon monolayer from the organosilane compound layer, wherein the organosilane compound layer comprises a material having at least one C-H bond with silicon.
일 실시예에 따르면, 상기 유기 실란 화합물층을 형성하는 것은 상기 하부막의 표면에 전처리 소스 물질을 흡착시키는 것; 및 상기 전처리 소스 물질이 흡착된 상기 기판을 승온시키는 것을 포함하되, 상기 유기 실란 화합물층은 단일층일 수 있다.According to one embodiment, forming the organosilane compound layer comprises: adsorbing a pretreatment source material on a surface of the lower film; And heating the substrate on which the pretreatment source material has been adsorbed, wherein the organosilane compound layer may be a single layer.
일 실시예에 따르면, 상기 전처리 소스 물질은 실란 계열의 물질과 탄화 수소 계열 물질의 합성물 또는 실란 계열의 물질과 질소 함유 탄화 수소 계열의 물질의 합성물일 수 있다.According to one embodiment, the pretreatment source material may be a composite of a silane-based material and a hydrocarbon-based material, or a composite of a silane-based material and a nitrogen-containing hydrocarbon-based material.
일 실시예에 따르면, 상기 전처리 소스 물질은 하기 화학식 1로 표시될 수 있다.According to one embodiment, the pretreatment source material may be represented by the following formula (1).
[화학식 1][Chemical Formula 1]
SinH2n +1XSi n H 2n + 1 X
상기 화학식 1에서, In
n은 정수이고, X는 탄소(C)와 수소(H), 또는 탄소(C), 수소(H) 및 질소(N)가 연속적으로 결합된 지방족 또는 방향족 그룹이다.n is an integer and X is an aliphatic or aromatic group in which carbon (C) and hydrogen (H) or carbon (C), hydrogen (H) and nitrogen (N)
일 실시예에 따르면, 상기 기판의 승온 속도는 1 내지 10 ℃/min 일 수 있다.According to one embodiment, the rate of temperature rise of the substrate may be between 1 and 10 ° C / min.
일 실시예에 따르면, 상기 어닐링 공정은 상기 실리콘과 상기 C-H의 결합 관계를 열분해 할 수 있도록 수행될 수 있다.According to one embodiment, the annealing process may be performed to thermally decompose the bonding relationship between the silicon and the C-H.
일 실시예에 따르면, 상기 어닐링 공정은 질소(N2) 또는 수소(H2) 분위기 하에 450 내지 550℃의 온도에서 수행될 수 있다.According to one embodiment, the annealing process may be carried out at a temperature of 450 to 550 ℃ under nitrogen (N 2) or hydrogen (H 2) atmosphere.
상기 과제를 달성하기 위한 본 발명에 따른 박막의 형성 방법은 하부막이 형성된 기판을 준비하는 것; 상기 하부막 상에 유기 실란 화합물층을 형성하는 것; 어닐링 공정을 수행하여 상기 유기 실란 화합물층으로부터 실리콘 단원자층을 형성하는 것; 및 상기 실리콘 단원자층이 형성된 하부막 상에 박막을 형성하는 것을 포함하되, 상기 유기 실란 화합물층은 실리콘과 적어도 하나의 C-H가 결합된 물질을 포함한다.According to an aspect of the present invention, there is provided a method of forming a thin film, comprising: preparing a substrate on which a lower film is formed; Forming an organic silane compound layer on the lower film; Performing an annealing process to form a silicon monolayer layer from the organosilane compound layer; And forming a thin film on the lower film on which the silicon mono-element layer is formed, wherein the organosilane compound layer comprises silicon and at least one C-H bonded material.
일 실시예에 따르면, 상기 박막을 형성하는 것은 상기 실리콘 단원자층을 형성 후에 인 시튜(in-situ)로 수행될 수 있다.According to one embodiment, forming the thin film may be performed in-situ after forming the silicon monolayer.
일 실시예에 따르면, 상기 박막은 상기 하부막과 다른 물질을 포함할 수 있다.According to one embodiment, the thin film may include a material different from the lower film.
본 발명의 실시예에 따른 하부막 전처리 방법 및 이를 이용한 박막 형성 방법을 따르면, 전처리 소스 물질로 유기 실란 화합물을 사용하여 하부막의 전 표면에 실리콘 단원자층을 고르게 형성함으로써, 하부막의 표면 분위기를 균일하게 할 수 있다. 이에 따라, 하부막 상에 증착되는 박막의 표면 모폴로지가 향상될 수 있다. 나아가, 하부막의 전 표면에 실리콘 단원자층이 고르게 형성됨으로써, 하부막 상의 박막 역시 고르게 증착되어 박막의 두께 균일성(uniformity)이 향상될 수 있다. 또한, 실리콘 단원자층은 원자 수준으로 하부막 상에 형성되므로, 하부막과 박막 사이에 개재되어도 반도체 소자의 전기적 특성에 영향을 미치지 않을 수 있다.According to the method for pretreatment of the lower film according to the embodiment of the present invention and the method for forming a thin film using the same, the silicon mono-element layer is uniformly formed on the entire surface of the lower film by using the organosilane compound as the pretreatment source material, can do. Thus, the surface morphology of the thin film deposited on the lower film can be improved. Furthermore, since the silicon mono-element layer is uniformly formed on the entire surface of the lower film, the thin film on the lower film is also uniformly deposited, so that the thickness uniformity of the thin film can be improved. In addition, since the silicon mono-element layer is formed on the lower layer at the atomic level, even if it is interposed between the lower layer and the thin film, the electrical characteristics of the semiconductor element may not be affected.
도 1은 본 발명의 일 실시예에 따른 하부막 전처리 방법 및 이를 이용한 박막 형성 방법을 나타내는 순서도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 하부막 전처리 방법 및 이를 이용한 박막 형성 방법을 설명하기 위한 개념도들이다.
도 7은 도 6의 A 부분의 확대도이다.
도 8 및 도 9는 비교예 2와 실시예 1의 표면 거칠기를 비교하기 위한 AFM 사진들이다.
도 10은 전처리 공정의 수행 여부에 따른 실리콘막의 두께 균일성을 비교하기 위한 그래프이다.FIG. 1 is a flowchart illustrating a method of pretreatment of a lower film and a method of forming a thin film using the same, according to an embodiment of the present invention.
FIGS. 2 to 6 are conceptual diagrams illustrating a method for pre-treating a lower film and a method for forming a thin film using the same, according to an embodiment of the present invention.
7 is an enlarged view of a portion A in Fig.
Figs. 8 and 9 are AFM photographs for comparing the surface roughnesses of Comparative Example 2 and Example 1. Fig.
10 is a graph for comparing the thickness uniformity of the silicon film according to whether or not the pretreatment process is performed.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention, and how to accomplish them, will become apparent by reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. Like reference numerals refer to like elements throughout the specification.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. As used herein, the terms 'comprises' and / or 'comprising' mean that the stated element, step, operation and / or element does not imply the presence of one or more other elements, steps, operations and / Or additions. Also, in this specification, when it is mentioned that a film is on another film or substrate, it means that it may be formed directly on another film or substrate, or a third film may be interposed therebetween.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
도 1은 본 발명의 일 실시예에 따른 하부막 전처리 방법 및 이를 이용한 박막 형성 방법을 나타내는 순서도이다. 도 2 내지 도 6은 본 발명의 일 실시예에 따른 하부막 전처리 방법 및 이를 이용한 박막 형성 방법을 설명하기 위한 개념도들이다. 도 7은 도 6의 A 부분의 확대도이다.FIG. 1 is a flowchart illustrating a method of pretreatment of a lower film and a method of forming a thin film using the same, according to an embodiment of the present invention. FIGS. 2 to 6 are conceptual diagrams illustrating a method for pre-treating a lower film and a method for forming a thin film using the same, according to an embodiment of the present invention. 7 is an enlarged view of a portion A in Fig.
도 1 및 도 2를 참조하면, 하부막(110)이 형성된 기판(100)이 준비될 수 있다(S10). 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘/게르마늄 기판을 포함할 수 있다. 하부막(110)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막 중 적어도 하나를 포함할 수 있으며, 이에 제한되지 않는다. 하부막(110)은 이하에서 설명할 박막(130, 도 6 참조)과 다른 물질을 포함할 수 있다. 도시하지는 않았지만, 기판(100)은 도전 영역, 절연 영역 및/또는 도전 영역과 연결되는 도전 요소를 포함할 수 있다. 기판(100)은 반응 챔버(미도시) 내에 로딩(loading)될 수 있다.Referring to FIGS. 1 and 2, a
다음으로, 기판(100)의 표면을 세정 처리하는 공정이 수행될 수 있다(S20). 세정 처리는 하부막(110) 상의 불순물 또는 자연 산화막을 제거하기 위해 수행될 수 있다. 일 실시예에 따르면, 세정 공정은 수소 어닐링 공정을 수행하는 것을 포함할 수 있으며, 반응 챔버 내에서 인-시츄(in-situ)로 수행될 수 있다. 다른 실시예에 따르면, 세정 공정은 건식 및/또는 습식 식각 공정을 포함할 수 있으며, 반응 챔버에 로딩되기 전에 엑스-시츄(ex- situ)로 수행될 수 있다.Next, a step of cleaning the surface of the
이어서, 반응 챔버 내에 전처리 소스 물질을 주입하는 것(S30), 반응 챔버를 승온시키는 것(S40) 및 어닐링 공정을 수행하는 것(S50)을 포함하는 전처리 공정이 수행될 수 있다.Next, a pretreatment process including injecting a pretreatment source material into the reaction chamber (S30), heating the reaction chamber (S40), and performing an annealing process (S50) may be performed.
상세하게, 도 1 및 도 3을 참조하면, 반응 챔버(미도시) 내에 전처리 소스 물질(115)이 주입될 수 있다(S30). 전처리 소스 물질(115)은 기화되어 가스 또는 라디칼 상태로 반응 챔버 내에 주입되어 기판(100) 상에 플로우(flow) 될 수 있다. 일 실시예에 있어서, 전처리 소스 물질(115)은 실란 계열의 물질과 탄화 수소 계열 물질의 합성 또는 실란 계열의 물질과 질소 함유 탄화 수소 계열의 물질이 합성된 유기 실란 화합물일 수 있다. 일 예로, 전처리 소스 물질(115)은 알킬 계열의 실란을 포함할 수 있다. 다른 예로, 전처리 소스 물질(115)은 트리 실란(Si3H4)과 아닐린(C6H5NH2)이 합성된 물질 또는 테트라 실란(Si4H10)과 부티로니트릴(C4H6N)이 합성된 물질일 수 있으나, 이에 제한되지 않는다. 전처리 소스 물질(115)은 하기 화학식 1과 같이 표시될 수 있다.In detail, referring to FIGS. 1 and 3, a
[화학식 1][Chemical Formula 1]
SinH2n +1XSi n H 2n + 1 X
화학식 1에서, n은 상수이고 X는 탄소(C)와 수소(H), 또는 탄소(C), 수소(H) 및 질소(N)가 연속적으로 결합된 지방족 또는 방향족 그룹이다. 도 3에서, n은 1인 것으로 도시되었으나, 이에 제한되지 않는다. n은 2 이상일 수 있으며, 바람직하게 2 내지 5 사이일 수 있다. In Formula (1), n is a constant and X is an aliphatic or aromatic group in which carbon (C) and hydrogen (H), or carbon (C), hydrogen (H), and nitrogen (N) are continuously bonded. In Fig. 3, n is shown as being 1, but is not limited thereto. n may be 2 or more, and preferably 2 to 5.
도 4를 참조하면, 전처리 소스 물질(115, 도 3 참조)이 기판(100) 상으로 이동하여 하부막(110)의 표면에 유기 실란 화합물층(117)이 흡착될 수 있다. 이러한 유기 실란 화합물층(117)은 실리콘(Si)과 적어도 하나의 C-H가 결합된 물질(X)을 포함할 수 있다.Referring to FIG. 4, the pretreatment source material 115 (see FIG. 3) may be moved on the
전처리 소스 물질(115, 도 3 참조)이 주입될 때, 실리콘(Si)과 유기물(X)의 결합관계를 유지하며 실리콘(Si)이 하부막(110)의 표면에 흡착될 수 있도록 반응 챔버 내의 압력 및 온도가 조절될 수 있다. 일 예로, 반응 챔버 내의 압력은 10 ~ 100 Pa 사이로 유지되고, 기판(100)의 온도는 340 내지 390℃ 사이로 유지될 수 있다.When the pretreatment source material 115 (see FIG. 3) is implanted, the silicon (Si) is deposited on the surface of the
전처리 소스 물질(115, 도 3 참조)은 하부막(110)의 표면에 유기 실란 화합물층(117)이 고르게 흡착될 수 있도록 반응 챔버 내에 충분하게 주입될 수 있다. 이에 따라, 유기 실란 화합물층(117)은 하부막(110)의 전 표면에 조밀하게 흡착될 수 있다. 이 때, 실리콘(Si)과 결합되어 있는 유기물(X)은 하부막(110)의 표면에 흡착된 유기 실란 화합물층(117)이 다른 유기 실란 화합물과 결합하는 것을 억제할 수 있다. 이에 따라, 하부막(110) 상에 단일층의 유기 실란 화합물층(117)이 형성될 수 있다. 하부막(110) 상에 흡착되지 못한 전처리 소스 물질(115, 도 3 참조)은 퍼징(purging)에 의해 반응 챔버 외부로 배출될 수 있다.The pretreatment source material 115 (see FIG. 3) can be sufficiently injected into the reaction chamber so that the
계속해서 도 1을 참조하면, 하부막(110) 상에 흡착된 유기 실란 화합물층(117, 도 4 참조)이 안정화될 수 있도록 반응 챔버를 승온시킬 수 있다(S40). 승온 속도(Ramping Rate)는 1 내지 10 ℃/min일 수 있으며, 기판(100)의 온도가 450 ~ 550℃가 될 때까지 승온될 수 있다. 승온 속도 및 승온 온도는 전처리 소스 물질의 종류 및 공정 조건에 따라 달라질 수 있다.Referring to FIG. 1, the reaction chamber may be heated to stabilize the organic silane compound layer 117 (see FIG. 4) adsorbed on the lower film 110 (S40). The ramping rate may be 1 to 10 ° C / min and may be raised until the temperature of the
도 1 및 도 5를 참조하면, 단일층의 유기 실란 화합물층(117, 도 4 참조)이 형성된 기판(100) 상에 어닐링 공정이 수행(S50)되어 실리콘 단원자층(120)이 형성될 수 있다. 1 and 5, an annealing process may be performed on a
어닐링 공정은 질소(N2) 또는 수소(H2) 분위기 하에 450 내지 550℃의 온도에서 수행될 수 있다. 어닐링 공정을 통해 Si-X 본딩(bonding)이 열분해되어 실리콘(Si) 원소에 결합된 유기물(X)이 제거될 수 있다. 그 결과, 하부막(110)의 표면에 실리콘 단원자층(120)이 형성될 수 있다. 즉, 하부막(110)의 표면을 실리콘(Si) 분위기화 할 수 있다. 이 후, 반응 챔버 내에 질소(N2) 또는 수소(H2)를 포함하는 불활성 가스를 주입하여 퍼지(purge) 공정이 수행될 수 있다.The annealing process may be carried out at a temperature of 450 to 550 ℃ under nitrogen (N 2) or hydrogen (H 2) atmosphere. Si-X bonding is thermally decomposed through the annealing process so that the organic substance X bonded to the silicon (Si) element can be removed. As a result, a
도 1, 도 6 및 도 7을 참조하면, 실리콘 단원자층(120)이 형성된 하부막(110) 상에 박막(130)이 형성될 수 있다(S60). 박막(130)은 하부막(110)과 다른 물질을 포함할 수 있다. 일 예로, 하부막(110)이 실리콘 산화막인 경우 박막(130)은 실리콘막 또는 실리콘 질화막일 수 있다. 박막(130)은 화학 기상 증착(CVD) 공정에 의해 형성될 수 있으며, 전처리 효과를 높이기 위해 인 시튜(in-situ) 방법에 의해 전처리 공정(S30~S50)의 수행 후에 바로 증착될 수 있다.Referring to FIGS. 1, 6 and 7, a
이하 실시예들을 들어 본 발명을 더욱 상세히 설명한다.Hereinafter, the present invention will be described in more detail with reference to Examples.
실시예 1 내지 실시예 3은 실리콘 산화막이 증착된 기판 상에 전처리 공정(S30~S50, 도 1 참조)을 수행한 후 실리콘막을 일정 두께 별로 증착하였다. 실리콘막은 화학기상증착(CVD) 공정에 의해 인 시튜(in-situ)로 형성되었다. 이 후, 실리콘막들에 대하여 AFM(Atomic Force Microscope) 분석을 진행하였다. In Examples 1 to 3, a silicon film was deposited on a substrate having a silicon oxide film deposited thereon by a pretreatment process (S30 to S50, see FIG. 1). The silicon film was formed in-situ by a chemical vapor deposition (CVD) process. Thereafter, AFM (Atomic Force Microscope) analysis was performed on the silicon films.
비교예 1 내지 비교예 4는 실리콘 산화막이 증착된 기판 상에 전처리 공정(S30~S50, 도 1 참조)의 수행없이 화학기상증착(CVD) 공정에 의해 실리콘막을 일정 두께별로 증착하였다. 이 후, 실리콘막들에 대하여 AFM(Atomic Force Microscope) 분석을 진행하였다.In Comparative Examples 1 to 4, a silicon film was deposited to a predetermined thickness on a substrate having a silicon oxide film deposited thereon by a chemical vapor deposition (CVD) process without performing a pretreatment process (S30 to S50, see FIG. 1). Thereafter, AFM (Atomic Force Microscope) analysis was performed on the silicon films.
실시예 1 내지 실시예 3 및 비교예 1 내지 비교예 4의 AFM 분석 결과를 표 1에 정리하였다.The AFM analysis results of Examples 1 to 3 and Comparative Examples 1 to 4 are summarized in Table 1.
실시예들 및 비교예들의 표면 거칠기(RMS roughness) 값을 비교해보면, 실시예 1 내지 실시예 3의 경우 실리콘막의 두께와 상관없이 매우 평탄한 표면 조도(surface roughness)를 형성하고 있는 것을 알 수 있다. 즉, 100 Å 이하 두께에서도 실시예들의 표면 모폴로지(surface morphology)는 매우 양호한 것을 알 수 있다. 이에 반해, 비교예 1 내지 비교예 4의 경우 실시예들에 비해 표면 거칠기(RMS roughness) 값이 7 내지 70배 가량 더 큰 것을 알 수 있다. Comparing the RMS roughness values of the examples and the comparative examples, it can be seen that the surface roughnesses of Examples 1 to 3 are very smooth regardless of the thickness of the silicon film. That is, it can be seen that the surface morphology of the embodiments is very good even at a thickness of 100 Å or less. On the contrary, in the case of Comparative Examples 1 to 4, it can be seen that the value of the RMS roughness is about 7 to 70 times larger than those of Examples.
이러한 비교예들의 표면 조도(surface roughness) 혹은 표면 모폴로지(surface morphology)의 불량은 하부막인 실리콘 산화막의 표면 분위기의 불균일성 등에 의해 기인된 것일 수 있다. 즉, 하부막의 표면 분위기의 불균일성 등에 기인하여 실리콘막의 초기 성장 시 뷸균일한 핵 성장으로 인해 비교예들의 표면 거칠기(RMS roughness) 값이 증가될 수 있다. 반면, 본 발명의 실시예에 따른 전처리 공정(S30~S50, 도 1 참조)을 수행한 경우, 하부막의 표면의 불균일성이 완화되어, 이 후 증착되는 실리콘막의 표면 조도(surface roughness)가 양호해질 수 있다. The surface roughness or defects of the surface morphology of these comparative examples may be caused by the non-uniformity of the surface atmosphere of the silicon oxide film as the lower film. That is, the surface roughness (RMS roughness) of the comparative examples can be increased due to uniform nucleation at the initial growth of the silicon film due to unevenness of the surface atmosphere of the lower film and the like. On the other hand, when the pretreatment process (S30 to S50, see FIG. 1) according to the embodiment of the present invention is performed, the unevenness of the surface of the lower film is alleviated, and the surface roughness of the silicon film have.
또한, 두께에 따라 비교예들의 표면 거칠기(RMS roughness) 값들이 편차를 보이고 있는 것을 알 수 있다. 즉, 실리콘막의 두께가 증가할수록 비교예들의 표면 거칠기(RMS roughness) 값이 증가하다가 일정 두께 이상에서는 비교예들의 표면 거칠기(RMS roughness) 값이 낮아진 것을 알 수 있다. 이는 초기 성장 모드인 핵 성장시 실리콘 아일랜드(도 8의 B 참조)와 같은 불균일한 핵 성장으로 인해 실리콘막의 표면 거칠기(RMS roughness) 값이 증가하다가, 일정 두께 이상으로 실리콘막이 두꺼워지면서 실리콘 아일랜드(도 8의 B 참조)의 그레인(grain) 결합이 진행되어 실리콘막의 표면이 평탄해지는 것으로 해석될 수 있다. Also, it can be seen that the RMS roughness values of the comparative examples vary depending on the thickness. That is, as the thickness of the silicon film increases, the RMS roughness value of the comparative examples increases, whereas the RMS roughness value of the comparative examples decreases at a thickness exceeding a certain thickness. This is because the surface roughness (RMS roughness) value of the silicon film is increased due to nonuniform nucleation such as silicon island (see FIG. 8B) during the nucleus growth in the initial growth mode, and the silicon film becomes thicker 8) can be interpreted as the surface of the silicon film being flattened.
도 8 및 도 9는 비교예 2와 실시예 1의 표면 거칠기를 비교하기 위한 AFM 사진들이다. Figs. 8 and 9 are AFM photographs for comparing the surface roughnesses of Comparative Example 2 and Example 1. Fig.
도 8 및 도 9를 참조하면, 전처리 공정(S30~S50, 도 1 참조)을 수행하지 않은 경우(비교예 2) 실리콘 아일랜드(B)와 같은 불균일한 핵 성장으로 인해 실리콘막의 표면 모폴로지(surface morphology)가 불량한 것을 알 수 있다. 이에 반해, 전처리 공정(S30~S50, 도 1 참조)을 수행한 경우(실시예 1) 실리콘막의 표면 모폴로지(surface morphology)는 매우 평탄한 것을 알 수 있다. 즉, 비교예 2의 표면 거칠기(RMS roughness) 값은 67Å이고, 실시예 1의 표면 거칠기(RMS roughness) 값은 1.1Å로써, 비교예 2보다 실시예 1이 더 평탄한 표면 조도(surface roughness)를 형성하고 있다. 8 and 9, the surface morphology of the silicon film due to the non-uniform nucleation such as the silicon island (B) (Comparative Example 2) when the pretreatment process (S30 to S50, ) Is poor. On the contrary, when the pretreatment process (S30 to S50, see FIG. 1) is performed (Example 1), the surface morphology of the silicon film is very flat. That is, the RMS roughness value of Comparative Example 2 was 67 ANGSTROM, and the RMS roughness value of Example 1 was 1.1 ANGSTROM, so that Example 1 exhibited a more flat surface roughness than Comparative Example 2 .
도 10은 전처리 공정의 수행 여부에 따른 실리콘막의 두께 균일성을 비교하기 위한 그래프이다. 도 9는 실리콘 산화막이 증착된 기판 상에 실리콘막을 증착 후 기판의 x축을 따라 두께를 측정한 결과로써, 실리콘막의 증착전 전처리 공정(S30~S50, 도 1 참조)을 수행하지 않은 경우(a)와 전처리 공정(S30~S50, 도 1 참조)을 수행한 경우(b)를 비교하기 위한 그래프이다.10 is a graph for comparing the thickness uniformity of the silicon film according to whether or not the pretreatment process is performed. 9 is a graph showing the results of measurement of the thickness along the x-axis of the substrate after depositing the silicon film on the substrate on which the silicon oxide film is deposited. In the case (a) in which the pre-deposition process (S30 to S50, (B) in the case where the preprocessing process (S30 to S50, see Fig. 1) is performed.
도 10을 참조하면, 전처리 공정(S30~S50, 도 1 참조)을 수행지 않은 경우(a)의 기판 내의 두께 균일성(uniformity)은 10.16%로써, 전처리 공정(S30~S50, 도 1 참조)을 수행한 경우(b)의 두께 균일성(uniformity)인 1.86%보다 6배 가량 높은 것을 알 수 있다. 즉, 전처리 공정(S30~S50, 도 1 참조)의 수행으로 표면 모폴로지(surface morphology)가 향상된 실리콘막의 경우 기판 내의 두께 균일성 역시 향상됨을 알 수 있다.10, the thickness uniformity in the substrate of (a) is 10.16%, and the pre-treatment process (S30 to S50, see Fig. 1) It can be seen that the thickness uniformity of 1.86% of (b) is about 6 times higher than that of (b). That is, it can be seen that the thickness uniformity in the substrate is also improved in the case of the silicon film having improved surface morphology by performing the preprocessing step (S30 to S50, see FIG. 1).
본 발명의 실시예에 따른 하부막 전처리 방법 및 이를 이용한 박막 형성 방법을 따르면, 전처리 소스 물질로 유기 실란 화합물을 사용하여 하부막의 전 표면에 실리콘 단원자층을 고르게 형성함으로써, 하부막의 표면 분위기를 균일하게 할 수 있다. 이에 따라, 하부막 상에 증착되는 박막의 표면 모폴로지가 향상될 수 있다. 나아가, 하부막의 전 표면에 실리콘 단원자층이 고르게 형성됨으로써, 하부막 상의 박막 역시 고르게 증착되어 박막의 두께 균일성(uniformity)이 향상될 수 있다. 또한, 실리콘 단원자층은 원자 수준으로 하부막 상에 형성되므로, 하부막과 박막 사이에 개재되어도 반도체 소자의 전기적 특성에 영향을 미치지 않을 수 있다.According to the method for pretreatment of the lower film according to the embodiment of the present invention and the method for forming a thin film using the same, the silicon mono-element layer is uniformly formed on the entire surface of the lower film by using the organosilane compound as the pretreatment source material, can do. Thus, the surface morphology of the thin film deposited on the lower film can be improved. Furthermore, since the silicon mono-element layer is uniformly formed on the entire surface of the lower film, the thin film on the lower film is also uniformly deposited, so that the thickness uniformity of the thin film can be improved. In addition, since the silicon mono-element layer is formed on the lower layer at the atomic level, even if it is interposed between the lower layer and the thin film, the electrical characteristics of the semiconductor element may not be affected.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood. It is therefore to be understood that the above-described embodiments are illustrative and non-restrictive in every respect.
Claims (10)
상기 하부막 상에 유기 실란 화합물층을 형성하는 것; 및
어닐링 공정을 수행하여 상기 유기 실란 화합물층으로부터 유기물을 제거하여 실리콘 단원자층을 형성하는 것을 포함하되,
상기 유기 실란 화합물층은 실리콘과 적어도 하나의 C-H가 결합된 물질을 포함하는 하부막 전처리 방법.Preparing a substrate on which a lower film is formed;
Forming an organic silane compound layer on the lower film; And
And removing the organic material from the organosilane compound layer to form a silicon mono-element layer by performing an annealing process,
Wherein the organosilane compound layer comprises a material in which silicon and at least one CH are bonded.
상기 유기 실란 화합물층을 형성하는 것은:
상기 하부막의 표면에 전처리 소스 물질을 흡착시키는 것; 및
상기 전처리 소스 물질이 흡착된 상기 기판을 승온시키는 것을 포함하되,
상기 유기 실란 화합물층은 단일층인 하부막 전처리 방법.The method according to claim 1,
The organic silane compound layer is formed by:
Adsorbing a pretreatment source material on a surface of the lower film; And
And heating the substrate on which the pretreatment source material has been adsorbed,
Wherein the organic silane compound layer is a single layer.
상기 전처리 소스 물질은 실란 계열의 물질과 탄화 수소 계열 물질의 합성물 또는 실란 계열의 물질과 질소 함유 탄화 수소 계열의 물질의 합성물인 하부막 전처리 방법.3. The method of claim 2,
Wherein the pretreatment source material is a composite of a silane-based material and a hydrocarbon-based material or a composite of a silane-based material and a nitrogen-containing hydrocarbon-based material.
상기 전처리 소스 물질은 하기 화학식 1로 표시되는 하부막 전처리 방법.
[화학식 1]
SinH2n +1X
상기 화학식 1에서,
n은 정수이고, X는 탄소(C)와 수소(H), 또는 탄소(C), 수소(H) 및 질소(N)가 연속적으로 결합된 지방족 또는 방향족 그룹이다.3. The method of claim 2,
Wherein the pretreatment source material is represented by the following formula (1).
[Chemical Formula 1]
Si n H 2n + 1 X
In Formula 1,
n is an integer and X is an aliphatic or aromatic group in which carbon (C) and hydrogen (H) or carbon (C), hydrogen (H) and nitrogen (N)
상기 기판의 승온 속도는 1 내지 10 ℃/min 인 하부막 전처리 방법.3. The method of claim 2,
Wherein the substrate is heated at a rate of 1 to 10 占 폚 / min.
상기 어닐링 공정은 상기 실리콘과 상기 C-H의 결합 관계를 열분해 할 수 있도록 수행되는 하부막 전처리 방법.The method according to claim 1,
Wherein the annealing process is performed to pyrolyze the bonding relationship between the silicon and the CH.
상기 어닐링 공정은 질소(N2) 또는 수소(H2) 분위기 하에 450 내지 550℃의 온도에서 수행되는 하부막 전처리 방법.The method according to claim 6,
The annealing process method under film pretreatment is carried out at a temperature of 450 to 550 ℃ under nitrogen (N 2) or hydrogen (H 2) atmosphere.
상기 하부막 상에 유기 실란 화합물층을 형성하는 것;
어닐링 공정을 수행하여 상기 유기 실란 화합물층으로부터 유기물을 제거하여 실리콘 단원자층을 형성하는 것; 및
상기 실리콘 단원자층이 형성된 하부막 상에 박막을 형성하는 것을 포함하되,
상기 유기 실란 화합물층은 실리콘과 적어도 하나의 C-H가 결합된 물질을 포함하는 박막 형성 방법.Preparing a substrate on which a lower film is formed;
Forming an organic silane compound layer on the lower film;
Performing an annealing process to remove organic matter from the organosilane compound layer to form a silicon mono-element layer; And
And forming a thin film on the lower film on which the silicon mono-element layer is formed,
Wherein the organic silane compound layer comprises a material in which silicon and at least one CH are bonded.
상기 박막을 형성하는 것은 상기 실리콘 단원자층을 형성 후에 인 시튜(in-situ)로 수행되는 박막 형성 방법.9. The method of claim 8,
Wherein the forming of the thin film is performed in-situ after forming the silicon mono-element layer.
상기 박막은 상기 하부막과 다른 물질을 포함하는 박막 형성 방법. 9. The method of claim 8,
Wherein the thin film comprises a material different from the lower film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140003420A KR101565042B1 (en) | 2014-01-10 | 2014-01-10 | Method of pretreating underlayer and method of fabricating thin film using the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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-
2014
- 2014-01-10 KR KR1020140003420A patent/KR101565042B1/en active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101130065B1 (en) | 2008-01-30 | 2012-03-29 | 도쿄엘렉트론가부시키가이샤 | Method of aftertreatment of amorphous hydrocarbon film and method for manufacturing electronic device by using the aftertreatment method, and related storage medium and related treating system |
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