KR101528793B1 - 표시 장치 및 그 제작 방법 - Google Patents

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Abstract

표시 장치의 고세밀화에 따라, 화소수가 증가하고, 게이트선 수, 및 신호선 수가 증가한다. 게이트선 수, 및 신호선 수가 증가하면, 이들을 구동하기 위한 구동 회로를 갖는 IC칩을 본딩 등으로 실장하는 것이 곤란해지고, 제조 코스트가 증대한다는 문제가 있다.
동일 기판 위에 화소부와 화소부를 구동하는 구동 회로를 갖고, 화소부에 산화물 반도체를 사용한 박막 트랜지스터를 사용하고, 또 구동 회로의 적어도 일부의 회로도 산화물 반도체를 사용한 박막 트랜지스터로 구성한다. 동일 기판 위에 화소부에 덧붙여, 구동 회로를 설치함으로써 제조 코스트를 저감한다.

Description

표시 장치 및 그 제작 방법{DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 산화물 반도체를 사용하는 표시 장치 및 그 제조 방법에 관한 것이다.
액정 표시 장치로 대표되는 유리 기판 등의 평판에 형성되는 박막 트랜지스터는 어모퍼스 실리콘, 다결정 실리콘으로 제작되었다. 어모퍼스 실리콘을 사용한 박막 트랜지스터는 전계 효과 이동도가 낮지만 유리 기판의 대면적화에 대응할 수 있고, 한편, 결정 실리콘을 사용한 박막 트랜지스터는 전계 효과 이동도가 높지만, 레이저 어닐 등의 결정화 공정이 필요하여, 유리 기판의 대면적화에는 반드시 적응되지는 않는다는 특성을 가지고 있다.
이것에 대하여, 산화물 반도체를 사용하여 박막 트랜지스터를 제작하여, 전자 디바이스나 광 디바이스에 응용하는 기술이 주목받고 있다. 예를 들면, 산화물 반도체막으로서 산화아연, In-Ga-Zn-O계 산화물 반도체를 사용하여 박막 트랜지스터를 제작하고, 화상 표시 장치의 스위칭 소자 등에 사용하는 기술이 특허문헌 1 및 특허문헌 2에서 개시되어 있다.
[특허문헌 1] 일본 공개특허공보 2007-123861호
[특허문헌 2] 일본 공개특허공보 2007-096055호
산화물 반도체에 채널 형성 영역을 설치하는 박막 트랜지스터는 어모퍼스 실리콘을 사용한 박막 트랜지스터보다도 높은 전계 효과 이동도를 얻었다. 산화물 반도체막은 스퍼터링법 등에 의해 300℃ 이하의 온도로 막 형성이 가능해서, 다결정 실리콘을 사용한 박막 트랜지스터보다도 제조 공정이 간단하다.
이러한 산화물 반도체를 사용하여 유리 기판, 플라스틱 기판 등에 박막 트랜지스터를 형성하여, 액정 모니터, 일렉트로루미네선스 디스플레이 또는 전자페이퍼 등의 표시 장치에 대한 응용이 기대되고 있다.
표시 장치의 고세밀화에 따라, 화소수가 증가하고, 게이트선 수, 및 신호선 수가 증가한다. 게이트선 수, 및 신호선 수가 증가하면 이들을 구동하기 위한 구동 회로를 가지는 IC칩을 본딩 등에 의해 형성하는 것이 곤란해지고, 제조 비용이 증대한다.
그래서, 화소부를 구동하는 구동 회로의 적어도 일부의 회로를 산화물 반도체를 사용하여, 제조 비용을 저감하는 것을 과제로 한다.
또, 구동 회로에 있어서, 고속 구동을 도모하기 위해서, 소자간을 연결하는 배선간의 접촉 저항 등을 저감하는 것도 과제로 한다. 예를 들면, 게이트 배선과 상층 배선의 접촉 저항이 높으면, 입력된 신호가 왜곡될 우려가 있다.
또, 콘택트 홀의 수를 적게 하고, 구동 회로의 점유 면적을 축소화할 수 있는 표시 장치의 구조를 제공하는 것도 과제로 한다.
본 발명의 일 실시형태는 동일 기판 위에 화소부와, 화소부를 구동하는 구동 회로의 적어도 일부의 회로를 산화물 반도체를 사용한 박막 트랜지스터로 구성한다. 동일 기판 위에 화소부와 함께, 구동 회로를 설치함으로써 제조 비용을 저감한다.
본 명세서 중에서 사용하는 산화물 반도체는 InMO3(ZnO)m(m>0)로 표기되는 박막을 형성하고, 그 박막을 반도체층으로서 사용한 박막 트랜지스터를 제작한다. 또, M은 Ga(갈륨), Fe(철), Ni(니켈), Mn(망간), 및 Co(코발트)로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들면 M으로서, Ga의 경우가 있는 것 외에, Ga와 Ni 또는 Ga와 Fe 등, Ga 이외의 상기 금속 원소가 포함되는 경우가 있다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소 이외에, 불순물 원소로서 Fe, Ni 기타 전이 금속 원소, 또는 상기 전이 금속의 산화물이 포함되어 있는 경우가 있다. 본 명세서에서는 이 박막을 In-Ga-Zn-O계 비단결정막이라고도 부른다.
ICP-MS(Inductively Coupled Plasma Mass Spectrometry : 유도 결합 플라즈마 질량 분석법)의 분석에 의한 대표적인 측정예를 표 1에 나타낸다. In2O3 : Ga2O3:ZnO=1:1:1로 한 타깃(In:Ga:Zn=1:1:0.5)을 사용하여, 스퍼터법에서의 아르곤 가스 유량을 40sccm로 한 조건 1에서 얻어지는 산화물 반도체막은 InGa0.95Zn0.41O3.33이다. 또한, 스퍼터법에서의 아르곤 가스 유량을 10sccm, 산소를 5sccm로 한 조건 2에서 얻어지는 산화물 반도체막은 InGa0.94Zn0.40O3.31이다.
유량 성분 (atomic%) 성분식
Ar/O2 In Ga Zn O
40/0 17.6 16.7 7.2 58.6 InGa0.95Zn0.41O3.33
10/5 17.7 16.7 7 58.6 InGa0.94Zn0.40O3.31
또, 측정 방법을 RBS(Rutherford Backscattering Spectrometry : 레더포드 후방 산란 분석법)로 바꾸어 정량화한 결과를 표 2에 나타낸다.
유량 성분 (atomic%) 성분식
Ar/O2 In Ga Zn O Ar
40/0 17 15.8 7.5 59.4 0.3 InGa0 .93Zn0 .44O3 .49
10/5 16 14.7 7.2 61.7 0.4 InGa0 .92Zn0 .45O3 .86
조건 1의 시료를 RBS 분석으로 측정한 결과, 산화물 반도체막은 InGa0.93Zn0.44O3.49이다. 또한, 조건 2의 시료를 RBS 분석으로 측정한 결과, 산화물 반도체막은 InGa0.92Zn0.45O3.86이다.
In-Ga-Zn-O계 비단결정막의 결정 구조는 어모퍼스 구조가 XRD(X선 회절) 측정에서는 관찰된다. 또, 측정한 샘플의 In-Ga-Zn-O계 비단결정막은 스퍼터법으로 성막한 후, 가열 처리를 200℃ 내지 500℃, 대표적으로는 300 내지 400℃에서 10분 내지 100분 행하였다. 또한, 박막 트랜지스터의 전기 특성도 게이트 전압±20V에서, 온·오프비가 1O9 이상, 이동도가 1O 이상의 것을 제작할 수 있다.
이러한 전기 특성을 가지는 박막 트랜지스터를 구동 회로에 사용하는 것은 유용하다. 예를 들면, 게이트선 구동 회로는 게이트 신호를 순차적으로 전송하는 시프트 레지스터 회로와, 버퍼 회로 등으로 구성되고, 소스선 구동 회로는 게이트 신호를 순차적으로 전송하는 시프트 레지스터 회로와, 버퍼 회로와, 화소에 대한 영상신호의 전송의 온·오프를 바꾸는 아날로그 스위치 등으로 구성된다. 어모퍼스 실리콘을 사용한 TFT와 비교해 높은 이동도를 가지는 산화물 반도체막을 사용한 TFT는 시프트 레지스터 회로를 고속으로 구동시킬 수 있다.
또, 화소부를 구동하는 구동 회로의 적어도 일부의 회로를 산화물 반도체를 사용한 박막 트랜지스터로 구성하는 경우, 모두 n채널형 TFT로 형성되고, 도 1b에 도시한 회로를 기본단위로 하여 형성한다. 또한, 구동 회로에 있어서, 게이트 전극과 소스 배선, 또는 드레인 배선을 직접 접속시킴으로써 양호한 콘택트를 얻을 수 있고, 접촉 저항을 저감할 수 있다. 구동 회로에 있어서, 게이트 전극과 소스 배선, 또는 드레인 배선을 다른 도전막, 예를 들면 투명 도전막을 통해서 접속하는 경우, 콘택트 홀 수의 증가, 콘택트 홀 수의 증가에 의한 점유 면적의 증대, 또는 접촉 저항 및 배선 저항의 증대, 또 공정의 복잡화를 초래할 우려가 있다.
본 명세서에서 개시하는 발명의 구성은 화소부와 구동 회로를 가지고, 화소부는 적어도 제 1 산화물 반도체층을 가지는 제 1 박막 트랜지스터를 가지고, 구동 회로는 적어도 제 2 산화물 반도체층을 가지는 제 2 박막 트랜지스터와, 제 3 산화물 반도체층을 가지는 제 3 박막 트랜지스터를 가지고, 제 2 산화물 반도체층의 아래쪽에 형성된 제 2 박막 트랜지스터의 게이트 전극과 직접 접하는 배선은 제 3 산화물 반도체층과 전기적으로 접속하는 제 3 박막 트랜지스터의 소스 배선, 또는 드레인 배선이며, 제 3 산화물 반도체층은 배선 위에 직접 접하는 표시 장치이다.
본 발명의 일 실시형태는 상기한 과제의 적어도 하나를 해결한다.
또, 상기 구성에 있어서, 제 2 박막 트랜지스터의 게이트 전극은 게이트 전극을 덮는 게이트 절연층에 형성된 콘택트 홀을 통해서 배선과 전기적으로 접속되어 있다. 또한, 상기 구성에 있어서, 화소부와 구동 회로는 동일 기판 위에 설치함으로써 제조 비용을 저감한다.
또, 박막 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 게이트선 또는 소스선에 대하여, 구동 회로 보호용 보호 회로를 동일 기판 위에 설치하는 것이 바람직하다. 보호 회로는 산화물 반도체를 사용한 비선형 소자를 사용하여 구성하는 것이 바람직하다.
또, 구동 회로를 가지는 표시 장치로서는 액정 표시 장치 이외에, 발광 소자를 사용한 발광 표시 장치나, 전기 영동 표시 소자를 사용한 전자페이퍼라고도 불리는 표시 장치를 들 수 있다.
발광 소자를 사용한 발광 표시 장치에서는 화소부에 복수의 박막 트랜지스터를 가지고, 화소부에 있어서도 어떤 박막 트랜지스터의 게이트 전극과 다른 트랜지스터의 소스 배선, 또는 드레인 배선을 직접 접속시키는 개소를 가지고 있다. 또한, 발광 소자를 사용한 발광 표시 장치의 구동 회로에서는 박막 트랜지스터의 게이트 전극과 그 박막 트랜지스터의 소스 배선, 또는 드레인 배선을 직접 접속시키는 개소를 가지고 있다.
또, 제작 방법도 본 발명의 일 실시형태의 하나이며, 그 구성은 기판 위에, 제 1 게이트 전극과, 제 2 게이트 전극을 형성하고, 제 1 게이트 전극 및 제 2 게이트 전극을 덮는 게이트 절연층을 형성하고, 게이트 절연층을 선택적으로 에칭하여 제 2 게이트 전극에 이르는 콘택트 홀을 형성하고, 콘택트 홀을 통해서 제 2 게이트 전극과 직접 접하는 제 1 배선과, 제 1 게이트 절연층을 통해서 제 1 게이트 전극 및 제 2 게이트 전극의 양쪽과 겹치는 제 2 배선을 형성하고, 게이트 절연층 위에 제 1 게이트 전극과 겹치는 제 1 산화물 반도체층과, 게이트 절연층 위에 제 2 게이트 전극과 겹치는 제 2 산화물 반도체층을 형성하고, 제 2 산화물 반도체층은 제 1 배선 및 제 2 배선 위에 접하는 것을 특징으로 한다. 상기 제작 방법의 구성에 의해, 구동 회로의 기본단위인 인버터 회로를 제작할 수 있다.
물론, 구동 회로와 함께 화소부의 박막 트랜지스터도 동일 기판 위에 제작할 수 있다.
또, 상기 제작 공정에 있어서, 제 1 산화물 반도체층 및 제 2 산화물 반도체층의 형성 전에 게이트 절연층 표면에 플라즈마 처리, 구체적으로는 역(逆)스퍼터를 행함으로써 표면의 먼지 등을 제거하는 것이 바람직하다. 또한, 제 1 배선 및 제 2 배선의 형성 전에 게이트 절연층 표면 및 콘택트 홀 저면에 노정(露呈)되어 있는 제 2 게이트 전극 표면에 플라즈마 처리, 구체적으로는 역스퍼터를 행하여, 표면의 먼지 등을 제거하는 것이 바람직하다.
또, 제 1 , 제 2라고 붙이는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것은 아니다. 또한, 본 명세서에 있어서 발명을 특정하기 위한 사항으로서 고유한 명칭을 나타내는 것은 아니다.
게이트선 구동 회로 또는 소스선 구동 회로에서 산화물 반도체를 사용한 박막 트랜지스터로 형성함으로써 제조 비용을 저감한다. 그리고 구동 회로에 사용하는 박막 트랜지스터의 게이트 전극과 소스 배선, 또는 드레인 배선을 직접 접속시킴으로써 콘택트 홀의 수를 적게 하고, 구동 회로의 점유 면적을 축소화할 수 있는 표시 장치를 제공할 수 있다.
도 1a는 본 발명의 일 실시형태의 반도체 장치의 단면도, 도 1b는 등가 회로도, 도 1c는 상면도.
도 2a는 본 발명의 일 실시형태의 반도체 장치의 등가 회로도, 도 2b는 상면도.
도 3은 본 발명의 일 실시형태의 반도체 장치의 공정 단면도.
도 4는 본 발명의 일 실시형태의 반도체 장치의 공정 단면도.
도 5는 본 발명의 일 실시형태의 반도체 장치의 공정 단면도.
도 6은 본 발명의 일 실시형태의 반도체 장치의 상면도.
도 7은 본 발명의 일 실시형태의 반도체 장치의 상면도.
도 8은 본 발명의 일 실시형태의 반도체 장치의 상면도.
도 9는 본 발명의 일 실시형태의 반도체 장치의 상면도.
도 10은 본 발명의 일 실시형태의 반도체 장치의 단자부의 상면도 및 단면도.
도 11은 본 발명의 일 실시형태의 반도체 장치의 화소 상면도.
도 12는 전자페이퍼의 단면도.
도 13은 반도체 장치의 블록도를 설명하는 도면.
도 14는 소스선 구동 회로의 구성을 설명하는 도면.
도 15는 소스선 구동 회로의 동작을 설명하는 타이밍차트.
도 16은 소스선 구동 회로의 동작을 설명하는 타이밍차트.
도 17은 시프트 레지스터의 구성을 설명하는 도면.
도 18은 도 17에 도시하는 플립플롭의 접속 구성을 설명하는 도면.
도 19는 본 발명의 일 실시형태의 반도체 장치를 설명하는 상면도 및 단면도.
도 20은 본 발명의 일 실시형태의 반도체 장치를 설명하는 단면도.
도 21은 본 발명의 일 실시형태의 반도체 장치의 화소등가 회로를 설명하는 도면.
도 22는 본 발명의 일 실시형태의 반도체 장치를 설명하는 도면.
도 23은 본 발명의 일 실시형태의 반도체 장치를 설명하는 상면도 및 단면도.
도 24는 전자페이퍼의 사용 형태의 예를 설명하는 도면.
도 25는 전자서적의 일례를 도시하는 외관도.
도 26은 텔레비전 장치 및 디지털 포토 프레임의 예를 도시하는 외관도.
도 27은 유기기의 예를 도시하는 외관도.
도 28은 휴대전화기의 일례를 도시하는 외관도.
도 29는 TFT의 전기 특성인 VG-ID 곡선을 도시하는 도면.
도 30은 시프트 레지스터의 44단째, 43단째, 및 42단째의 출력 파형의 출력 파형을 표시한 오실로스코프에서의 측정 결과를 도시하는 도면.
도 31은 최대 구동 주파수일 때의 드라이버 출력 파형을 표시한 오실로스코프에서의 측정 결과를 도시하는 도면.
도 32는 액정 디스플레이의 표시의 모양을 도시하는 도면.
본 발명의 실시형태에 대해서, 이하에 설명한다.
(실시형태 1)
여기서는 2개의 n채널형 박막 트랜지스터를 사용하여 인버터 회로를 구성하는 예를 기초로 본 발명의 일 실시형태를 이하에 설명한다.
화소부를 구동하기 위한 구동 회로는 인버터 회로, 용량, 저항 등을 사용하여 구성한다. 2개의 n채널형 TFT를 조합하여 인버터 회로를 형성하는 경우, 인핸스먼트형 트랜지스터(enhancement type transistor)와 디프레션형 트랜지스터(depression type transistor)를 조합하여 형성하는 경우(이하, EDMOS 회로라고 함)와, 인핸스먼트형 TFT끼리 형성하는 경우(이하, EEMOS 회로라고 함)가 있다. 또, n채널형 TFT의 문턱치 전압이 정(正)인 경우에는 인핸스먼트형 트랜지스터라고 정의하고, n채널형 TFT의 문턱치 전압이 부(負)인 경우에는 디프레션형 트랜지스터라고 정의하고, 본 명세서를 통해서 이 정의를 따르는 것으로 한다.
화소부와 구동 회로는 동일 기판 위에 형성하고, 화소부에서는 매트릭스형으로 배치한 인핸스먼트형 트랜지스터를 사용하여 화소 전극에 대한 전압 인가의 온·오프를 바꾼다. 이 화소부에 배치하는 인핸스먼트형 트랜지스터는 산화물 반도체를 사용하였고, 그 전기 특성은 게이트 전압 ±20V에 있어서, 온·오프비가 1O9 이상이기 때문에, 리크 전류가 적어, 저소비전력 구동을 실현할 수 있다.
구동 회로의 인버터 회로의 단면 구조를 도 1a에 도시한다. 도 1a에 있어서, 기판(400) 위에 제 1 게이트 전극(401) 및 제 2 게이트 전극(402)을 설치한다. 제 1 게이트 전극(401) 및 제 2 게이트 전극(402)의 재료는 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오듐, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여, 단층으로 또는 적층하여 형성할 수 있다.
예를 들면 제 1 게이트 전극(401) 및 제 2 게이트 전극(402)의 2층의 적층 구조로서는 알루미늄층 위에 몰리브덴층이 적층된 2층의 적층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층 구조, 또는 구리층 위에 질화티타늄층 또는 질화탄탈을 적층한 2층 구조, 질화티타늄층과 몰리브덴층을 적층한 2층 구조로 하는 것이 바람직하다. 3층의 적층 구조로서는 텅스텐층 또는 질화텅스텐과, 알루미늄과 실리콘의 합금 또는 알루미늄과 티타늄의 합금과, 질화티타늄 또는 티타늄층을 적층한 적층으로 하는 것이 바람직하다.
또, 제 1 게이트 전극(401) 및 제 2 게이트 전극(402)을 덮는 게이트 절연층(403) 위에는 제 1 배선(409), 제 2 배선(410), 및 제 3 배선(411)을 형성하고, 제 2 배선(410)은 게이트 절연층(403)에 형성된 콘택트 홀(404)을 통해서 제 2 게이트 전극(402)과 직접 접속한다.
또, 제 1 게이트 전극(401)과 겹치는 위치에 제 1 배선(409) 및 제 2 배선(410) 위에 접하는 제 1 산화물 반도체층(405)과, 제 2 게이트 전극(402)과 겹치는 위치에 제 2 배선(410) 및 제 3 배선(411) 위에 접하는 제 2 산화물 반도체층(407)을 형성한다. 또, 제 1 산화물 반도체층(405) 또는 제 2 산화물 반도체층(407)을 형성하기 전에, 게이트 절연층(403)의 표면에 플라즈마 처리를 하는 것이 바람직하다. 예를 들면, 산화물 반도체막을 스퍼터법으로 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터를 행하여, 게이트 절연층(403)의 표면 및 콘택트 홀(404)의 저면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역스퍼터는 타깃측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판측에 RF전원을 이용하여 전압을 인가하여 기판에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또, 아르곤 분위기 대신에 질소, 헬륨 등을 사용해도 좋다. 또한, 아르곤 분위기에 산소, 수소, N2O 등을 첨가한 분위기에서 행하여도 좋다. 또한, 아르곤 분위기에 Cl2, CF4 등을 첨가한 분위기에서 행하여도 좋다.
제 1 박막 트랜지스터(430)는 제 1 게이트 전극(401)과, 게이트 절연층(403)을 통해서 제 1 게이트 전극(401)과 겹치는 제 1 산화물 반도체층(405)을 가지고, 제 1 배선(409)은 접지 전위의 전원선(접지 전원선)이다. 이 접지 전위의 전원선은 부의 전압 VDL이 인가되는 전원선(부전원선)으로 하여도 좋다.
또, 제 2 박막 트랜지스터(431)는 제 2 게이트 전극(402)과, 게이트 절연층(403)을 통해서 제 2 게이트 전극(402)과 겹치는 제 2 산화물 반도체층(407)을 가지고, 제 3 배선(411)은 정의 전압 VDD가 인가되는 전원선(정전원선)이다.
도 1a에 도시하는 바와 같이, 제 1 산화물 반도체층(405)과 제 2 산화물 반도체층(407)의 양쪽에 전기적으로 접속하는 제 2 배선(410)은 게이트 절연층(403)에 형성된 콘택트 홀(404)을 통해서 제 2 박막 트랜지스터(431)의 제 2 게이트 전극(402)과 직접 접속한다. 제 2 배선(410)과 제 2 게이트 전극(402)을 직접 접속시킴으로써 양호한 콘택트를 얻을 수 있고, 접촉 저항을 저감할 수 있다. 제 2 게이트 전극(402)과 제 2 배선(410)을 다른 도전막, 예를 들면 투명 도전막을 통해서 접속하는 경우와 비교하여, 콘택트 홀 수의 저감, 콘택트 홀 수의 저감에 의한 점유 면적의 축소를 도모할 수 있다.
또, 구동 회로의 인버터 회로의 상면도를 도 1c에 도시한다. 도 1c에 있어서, 쇄선 Z1-Z2로 절단한 단면이 도 1a에 상당한다.
또, EDMOS 회로의 등가 회로를 도 1b에 도시한다. 도 1a 및 도 1c 도시하는 회로 접속은 도 1b에 상당하고, 제 1 박막 트랜지스터(430)를 인핸스먼트형 n채널형 트랜지스터로 하고 제 2 박막 트랜지스터(431)를 디프레션형 n채널형 트랜지스터로 하는 예이다.
동일 기판 위에 인핸스먼트형 n채널형 트랜지스터와 디프레션형 n채널형 트랜지스터를 제작하는 방법은 예를 들면 제 1 산화물 반도체층(405)과 제 2 산화물 반도체층(407)을 다른 재료나 다른 성막 조건을 이용하여 제작한다. 또한, 산화물 반도체층의 상하에 게이트 전극을 형성하여 문턱값을 제어하여, 한쪽의 TFT가 노멀리 온이 되도록 게이트 전극에 전압을 가하고, 또 한쪽의 TFT가 노멀리 오프가 되도록 해서 EDMOS 회로를 구성해도 좋다.
(실시형태 2)
실시형태 1은 EDMOS 회로의 예를 개시했지만, 본 실시형태에서는 EEMOS 회로의 등가 회로를 도 2a에 도시한다. 도 2a의 등가 회로에서는 어느 쪽이나 인핸스먼트형 n채널형 트랜지스터로 하는 조합이어도 좋고, 제 1 박막 트랜지스터(460)를 인핸스먼트형 n채널형 트랜지스터로 하고, 또 한쪽의 트랜지스터인 제 2 박막 트랜지스터(461)를 디프레션형 n채널형 트랜지스터로 하는 조합으로 해도 좋고, 어떤 조합을 사용해도 구동 회로를 구성할 수 있다.
어느 쪽이나 같은 인핸스먼트형 n채널형 트랜지스터로 하는 조합으로 제작할 수 있는 도 2a의 회로 구성을 구동 회로에 사용하는 것은 화소부에 사용하는 트랜지스터도 같은 인핸스먼트형 n채널형 트랜지스터로 하기 위한 제작 공정이 증대하지 않아 바람직하다고 할 수 있다. 또한, 상면도를 도 2b에 도시한다.
또, 인버터 회로의 제작 공정의 일례를 도 3a, 도 3b, 및 도 3c에 도시한다. 또, 도 2b 중의 쇄선 Y1-Y2로 절단한 단면이 도 3c에 상당한다.
기판(440) 위에, 스퍼터법으로 제 1 도전막을 형성하고, 제 1 포토마스크를 사용하여 선택적으로 제 1 도전막을 에칭하고, 제 1 게이트 전극(441) 및 제 2 게이트 전극(442)을 형성한다. 그 다음에, 제 1 게이트 전극(401) 및 제 2 게이트 전극(442)을 덮는 게이트 절연층(443)을 플라즈마 CVD법 또는 스퍼터법을 이용하여 형성한다. 게이트 절연층(443)은 CVD법 또는 스퍼터링법 등을 이용하여, 산화실리콘층, 질화실리콘층, 산화질화실리콘층 또는 질화산화실리콘층을 단층으로 또는 적층하여 형성할 수 있다. 또한, 게이트 절연층(443)으로서, 유기 실란 가스를 사용한 CVD법으로 산화실리콘층을 형성하는 것도 가능하다. 유기 실란 가스로서는 규산에틸(TEOS : 화학식Si(OC2H5)4), 테트라메틸실란(TMS : 화학식Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
계속해서, 제 2 포토마스크를 사용하여 게이트 절연층(443)을 선택적으로 에칭하여 제 2 게이트 전극(442)에 이르는 콘택트 홀(444)을 형성한다. 여기까지 단계에서의 단면도가 도 3a에 상당한다.
계속해서, 게이트 절연층(443) 위에 스퍼터법으로 제 2 도전막을 형성하고, 제 3 포토마스크를 사용하여 선택적으로 제 2 도전막을 에칭하여, 제 1 배선(449), 제 2 배선(450), 및 제 3 배선(451)을 형성한다. 제 3 배선(451)은 콘택트 홀(444)을 통해서 제 2 게이트 전극(442)과 직접 접한다. 또, 제 2 도전막을 스퍼터법으로 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터를 행하여, 게이트 절연층(443)의 표면, 및 콘택트 홀(444)의 저면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역스퍼터는 타깃측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판측에 RF전원을 사용하여 전압을 인가하여 기판에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또, 아르곤 분위기 대신에 질소, 헬륨 등을 사용해도 좋다. 또한, 아르곤 분위기에 산소, 수소, N2O 등을 첨가한 분위기에서 행하여도 좋다. 또한, 아르곤 분위기에 Cl2, CF4 등을 첨가한 분위기에서 행하여도 좋다.
계속해서, 산화물 반도체막을 스퍼터법으로 성막한다.
스퍼터법에는 스퍼터용 전원에 고주파전원을 사용하는 RF 스퍼터법과, DC 스퍼터법이 있고, 또 펄스적으로 바이어스를 부여하는 펄스 DC 스퍼터법도 있다. RF 스퍼터법은 주로 절연막을 성막하는 경우에 사용할 수 있고, DC 스퍼터법은 주로 금속막을 성막하는 경우에 사용할 수 있다.
또, 재료가 다른 타깃을 복수 설치할 수 있는 다원 스퍼터 장치도 있다. 다원 스퍼터 장치는 동일 챔버에서 다른 재료막을 적층 성막할 수도 있고, 동일 챔버에서 복수 종류의 재료를 동시에 방전시켜 성막할 수도 있다.
또, 챔버 내부에 자석기구를 구비한 마그네트론 스퍼터법을 이용하는 스퍼터 장치나, 글로 방전을 이용하지 않고 마이크로파를 이용하여 발생시킨 플라즈마를 이용하는 ECR 스퍼터법을 이용하는 스퍼터 장치가 있다.
스퍼터 챔버로서는 상술한 여러가지 스퍼터법을 적절히 사용한다.
또, 성막 방법으로서, 성막 중에 타깃 물질과 스퍼터 가스 성분을 화학반응시켜 이들의 화합물 박막을 형성하는 리액티브 스퍼터법이나, 성막 중에 기판에도 전압을 가하는 바이어스 스퍼터법도 있다.
또, 산화물 반도체막을 스퍼터법으로 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터를 행하여, 게이트 절연층(443)의 표면 및 제 1 배선(449), 제 2 배선(450), 및 제 3 배선(451)에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역스퍼터는 타깃측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판측에 RF전원을 사용하여 전압을 인가하여 기판에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또, 아르곤 분위기 대신에 질소, 헬륨 등을 사용해도 좋다. 또한, 아르곤 분위기에 산소, 수소, N2O 등을 첨가한 분위기에서 행하여도 좋다. 또한, 아르곤 분위기에 Cl2, CF4 등을 첨가한 분위기에서 행하여도 좋다.
계속해서, 제 4 포토마스크를 사용하여 선택적으로, 산화물 반도체막 에칭을 행한다. 이 에칭이 종료된 단계에서 제 1 박막 트랜지스터(460)와 제 2 박막 트랜지스터(461)가 완성된다. 여기까지 단계에서의 단면도가 도 3b에 상당한다.
계속해서 대기 분위기하에서 또는 질소 분위기하에서 200℃ 내지 600℃의 가열 처리를 한다. 또, 이 가열 처리를 하는 타이밍은 한정되지 않고, 산화물 반도체막의 성막 후이면 언제 행하여도 좋다.
계속해서, 보호층(452)을 형성하고, 제 5 포토마스크를 사용하여 보호층(452)을 선택적으로 에칭하여 콘택트 홀을 형성한 후, 제 3 도전막을 형성한다. 마지막으로 제 6 포토마스크를 사용하여 제 3 도전막을 선택적으로 에칭하여 제 2 배선(450)과 전기적으로 접속하는 접속 배선(453)을 형성한다. 여기까지 단계에서의 단면도가 도 3c에 상당한다.
발광 소자를 사용한 발광 표시 장치에서는 화소부에 복수의 박막 트랜지스터를 가지고, 화소부에 있어서도, 어떤 하나의 박막 트랜지스터의 게이트 전극과 다른 트랜지스터의 소스 배선, 또는 드레인 배선을 직접 접속시키기 위한 콘택트 홀을 가지고 있다. 이 콘택트부는 제 2 포토마스크를 사용하여 게이트 절연층에 콘택트 홀을 형성할 때에 같은 마스크를 사용하여 형성할 수 있다.
또, 액정 표시 장치나 전자페이퍼에서는 FPC 등의 외부단자와 접속하기 위한 단자부에 있어서, 게이트 배선에 이르는 콘택트 홀을 형성할 때, 제 2 포토마스크를 사용하여 게이트 절연층에 콘택트 홀을 형성할 때에 같은 마스크를 사용하여 형성할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1 또는 실시형태 2에 개시한 구동 회로와 동일 기판 위에 형성할 수 있는 화소부의 박막 트랜지스터, 및 단자부의 제작 공정에 대해서 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 및 도 11을 사용하여 상세하게 설명한다.
도 4a에 있어서, 투광성을 가지는 기판(100)에는 코닝사의 7059 유리나 1737 유리 등으로 대표되는 바륨보로실리케이트 유리나 알루미노보로실리케이트 유리 등의 유리 기판을 사용할 수 있다.
계속해서, 도전층을 기판(100) 전면에 형성한 후, 제 1 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 배선 및 전극(게이트 전극(101)을 포함하는 게이트 배선, 용량 배선(108), 및 제 1 단자(121))을 형성한다. 이때 적어도 게이트 전극(101)의 단부에 테이퍼 형상이 형성되도록 에칭한다. 이 단계에서의 단면도를 도 4a에 도시하였다. 또, 이 단계에서의 상면도가 도 6에 상당한다.
게이트 전극(101)을 포함하는 게이트 배선과 용량 배선(108), 단자부의 제 1 단자(121)는 알루미늄(Al)이나 구리(Cu) 등의 저저항 도전성 재료로 형성하는 것이 바람직하지만, Al 단체(單體)로는 내열성이 떨어지고, 또 부식되기 쉽다는 등의 문제점이 있기 때문에 내열성 도전성 재료로 조합하여 형성한다. 내열성 도전성 재료로서는 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오듐(Nd), 스칸듐(Sc)으로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금, 또는 상술한 원소를 성분으로 하는 질화물을 사용할 수 있다.
계속해서, 게이트 전극(101) 위에 게이트 절연층(102)을 전체면에 성막한다. 게이트 절연층(102)은 PCVD법 또는 스퍼터법 등을 사용하여, 막 두께를 50 내지 250nm로 한다.
예를 들면, 게이트 절연층(102)으로서 PCVD법 또는 스퍼터법으로 산화실리콘 막을 사용하여, 100nm의 두께로 형성한다. 물론, 게이트 절연층(102)은 이러한 산화실리콘 막에 한정되는 것은 아니고, 산화질화실리콘막, 질화실리콘막, 산화알루미늄막, 산화탄탈막 등의 다른 절연막을 사용하여, 이들의 재료로 이루어지는 단층 또는 적층 구조로 형성해도 좋다.
계속해서, 제 2 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 게이트 전극과 같은 재료의 배선이나 전극에 이르는 콘택트 홀을 형성한다. 이 콘택트 홀은 나중에 형성하는 도전막과 직접 접속하기 위해서 형성한다. 예를 들면 구동 회로에 있어서, 게이트 전극과 소스 전극 또는 드레인 전극과 직접 접하는 박막 트랜지스터나, 단자부의 게이트 배선과 전기적으로 접속하는 단자를 형성하는 경우에 콘택트 홀을 형성한다.
계속해서, 금속 재료로 이루어지는 도전막을 스퍼터법이나 진공증착법으로 형성한다. 여기에서는 Ti막, Nd를 포함하는 알루미늄막, Ti막의 3층 구조로 한다. 도전막의 재료로서는 Al, Cr, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 도전막은 2층 구조로 하여도 좋고, 알루미늄막 위에 티타늄 막을 적층하여도 좋다. 또한, 도전막은 실리콘을 포함하는 알루미늄막의 단층 구조나, 티타늄막의 단층 구조로 하여도 좋다.
다음에, 제 3 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 소스 전극층(105a) 및 드레인 전극층(105b), 접속 전극(120)을 형성한다. 이때의 에칭 방법으로서 웨트 에칭 또는 드라이 에칭을 사용한다. 여기에서는 Ti막의 에천트로서 암모니아과수(과산화수소:암모니아:물=5:2:2)를 사용하고, Nd을 포함하는 알루미늄막의 에칭에는 인산과 아세트산과 질산을 섞은 용액을 사용하여 각각 에칭을 행한다. 이 웨트 에칭에 의해, Ti막과 Al-Nd막과 Ti막을 순차적으로 적층한 도전막을 에칭하여 소스 전극층(105a) 및 드레인 전극층(105b)을 형성한다. 이 단계에서의 단면도를 도 4b에 도시하였다. 또, 이 단계에서의 상면도가 도 7에 상당한다.
단자부에 있어서, 접속 전극(120)은 게이트 절연층에 형성된 콘택트 홀을 통해서 단자부의 제 1 단자(121)와 직접 접속된다. 또, 여기에서는 도시하지 않았지만, 상술한 공정과 같은 공정을 거쳐 구동 회로의 박막 트랜지스터의 소스 배선 또는 드레인 배선과 게이트 전극이 직접 접속된다.
다음에, 레지스트 마스크를 제거한 후, 플라즈마 처리를 한다. 이 단계에서의 단면도를 도 4c에 도시한다. 여기에서는 아르곤 가스를 도입하여 RF전원에 의해 플라즈마를 발생시키는 역스퍼터를 행하여, 노출되어 있는 게이트 절연층에 플라즈마 처리를 한다.
계속해서, 플라즈마 처리 후, 대기에 노출시키지 않고 산화물 반도체막을 성막한다. 플라즈마 처리 후, 대기에 노출시키지 않고 산화물 반도체막을 성막하는 것은 게이트 절연층과 산화물 반도체막의 계면에 먼지나 수분을 부착시키지 않는 점에서 유용하다. 여기에서는 직경 8인치의 In, Ga, 및 Zn을 포함하는 산화물 반도체 타깃(In2O3:Ga2O3:ZnO=1:1:1)을 사용하여, 기판과 타깃의 사이와의 거리를 170mm, 압력 0.4Pa, 직류(DC)전원 0.5kW, 아르곤 또는 산소 분위기하에서 성막한다. 또, 펄스 직류(DC)전원을 사용하면 먼지를 경감할 수 있고, 막 두께 분포도 균일해지기 때문에 바람직하다. 산화물 반도체막의 막 두께는 5nm 내지 200nm로 한다. 본 실시형태에서는 산화물 반도체막의 막 두께는 100nm로 한다.
산화물 반도체막의 성막은, 앞에 역스퍼터를 행한 챔버와 동일 챔버를 사용해도 좋고, 대기에 노출시키지 않고 성막할 수 있는 것이면 앞에 역스퍼터를 행한 챔버와 다른 챔버에서 성막하여도 좋다.
다음에, 제 4 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 산화물 반도체층(103)을 형성한다. 여기에서는 ITO07N(간토가가쿠사 제조)을 사용한 웨트 에칭에 의해, 불필요한 부분을 제거하여 산화물 반도체층(103)을 형성한다. 또, 여기에서의 에칭은 웨트 에칭에 한정되지 않고 드라이 에칭을 사용해도 좋다. 그 후, 레지스트 마스크를 제거한다.
계속해서, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃의 열처리를 하는 것이 바람직하다. 예를 들면 노(爐)에 넣고, 질소 분위기하에서 또는 대기 분위기하에서 350℃, 1시간의 열처리를 한다. 이상의 공정에서 산화물 반도체층(103)을 채널 형성 영역으로 하는 박막 트랜지스터(170)를 제작할 수 있다. 이 단계에서의 단면도를 도 5a에 도시하였다. 또, 이 단계에서의 상면도가 도 8에 상당한다. 또한, 도 5a의 단면도는 실시형태 2에 개시한 구동 회로의 제작 공정에서의 도 3b와 대응한다. 또, 열처리를 하는 타이밍은 산화물 반도체막의 성막 후이면 특별히 한정되지 않고, 예를 들면 보호 절연막 형성 후에 행하여도 좋다.
계속해서, 산화물 반도체층(103)을 덮는 보호 절연막(107)을 형성한다. 보호 절연막(107)은 스퍼터법 등을 사용하여 얻어지는 질화실리콘막, 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 산화탄탈막 등을 사용할 수 있다. 또한, 보호 절연막(107)을 형성하기 전에 산소 라디컬 처리를 산화물 반도체층(103) 표면에 행하는 것이 바람직하다. 산화물 반도체층(103) 표면의 산소 라디컬 처리로서는 플라즈마 처리나 역스퍼터를 행하면 좋다. 역스퍼터는 타깃측에 전압을 인가하지 않고, 산소, 또는 산소 및 아르곤 분위기하에서 기판측에 전압을 인가하여 기판에 플라즈마를 형성하여 표면을 개질하는 방법이다. 산소 라디컬 처리를 산화물 반도체층(103) 표면에 행함으로써 박막 트랜지스터(170)의 문턱치 전압값을 플러스로 할 수 있고, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다. 박막 트랜지스터의 게이트 전압이 가능한 한 0V에 가까운 정의 문턱값 전압으로 채널이 형성되는 것이 표시 장치에는 바람직하다. 또, 박막 트랜지스터의 문턱치 전압값이 마이너스이면, 게이트 전압이 0V이어도 소스 전극과 드레인 전극의 사이에 전류가 흐르는, 소위 노멀리 온이 되기 쉽다.
다음에, 제 5 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 보호 절연막(107)의 에칭에 의해 드레인 전극층(105b)에 이르는 콘택트 홀(125)을 형성한다. 그 후 레지스트 마스크를 제거한다. 또한, 여기에서의 에칭에 의해 제 2 단자(122)에 도달하는 콘택트 홀(127)도 형성한다. 또, 마스크의 수를 삭감하기 위해서, 같은 레지스트 마스크를 사용하여 게이트 절연층을 에칭하고 접속 전극(120)에 이르는 콘택트 홀(126)도 같은 레지스트 마스크로 형성하는 것이 바람직하다. 이 단계에서의 단면도를 도 5b에 도시한다.
계속해서, 보호 절연막(107) 위에 투명 도전막을 성막한다. 투명 도전막의 재료로서는 산화인듐(In2O3)이나 산화인듐산화주석 합금(In2O3-SnO2, ITO라고 약기함) 등을 스퍼터법이나 진공증착법 등을 사용하여 형성한다. 이러한 재료의 에칭처리는 염산계의 용액에 의해 행한다. 그러나, 특히 ITO의 에칭은 잔사가 발생하기 쉽기 때문에, 에칭 가공성을 개선하기 위해서 산화인듐산화아연 합금(In2O3-ZnO)을 사용해도 좋다.
다음에, 제 6 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 화소 전극(110)을 형성한다.
또, 이 제 6 포로리소그래피 공정에 있어서, 용량부에 있어서의 게이트 절연층(102) 및 보호 절연막(107)을 유전체로 하여, 용량 배선(108)과 화소 전극(110)으로 유지용량이 형성된다.
또, 이 제 6 포토리소그래피 공정에 있어서, 제 1 단자 및 제 2 단자의 위쪽을 레지스트 마스크로 덮어 단자부에 형성된 투명 도전막(128, 129)을 남긴다. 투명 도전막(128, 129)은 FPC와의 접속에 사용되는 전극 또는 배선이 된다. 제 1 단자(121)와 직접 접속된 접속 전극(120) 위에 형성된 투명 도전막(128)은 게이트 배선의 입력 단자로서 기능하는 접속용의 단자 전극이 된다. 제 2 단자(122) 위에 형성된 투명 도전막(129)은 소스 배선의 입력 단자로서 기능하는 접속용의 단자 전극이 된다.
계속해서, 레지스트 마스크를 제거하고, 이 단계에서의 단면도를 도 5c에 도시한다. 또, 이 단계에서의 상면도가 도 9에 상당한다. 또한, 도 5c의 단면도는 실시형태 2에 개시한 구동 회로의 제작 공정에서의 도 3c와 대응한다.
또, 도 10a1, 도 10a2는 이 단계에서의 게이트 배선 단자부의 상면도 및 단면도를 각각 도시하고 있다. 도 10a1은 도 10a2 중의 C1-C2선에 따른 단면도에 상당한다. 도 10a1에 있어서, 보호 절연막(154) 위에 형성되는 투명 도전막(155)은 입력 단자로서 기능하는 접속용 단자 전극이다. 또한, 도 10a1에 있어서, 단자부에서는 게이트 배선과 같은 재료로 형성되는 제 1 단자(151)와, 소스 배선과 같은 재료로 형성되는 접속 전극(153)과 이 게이트 절연층(152)을 개재하여 겹치고, 게이트 절연층(152)에 형성된 콘택트 홀을 통해서 직접 접하여 도통시키고 있다. 또한, 접속 전극(153)과 투명 도전막(155)이 보호 절연막(154)에 형성된 콘택트 홀을 통해서 직접 접하여 도통시키고 있다.
또, 도 10b1, 및 도 10b2는 소스 배선 단자부의 상면도 및 단면도를 각각 도시하고 있다. 또한, 도 10b1은 도 10b2 중의 G1-G2선에 따른 단면도에 상당한다. 도 10b1에 있어서, 보호 절연막(154) 위에 형성되는 투명 도전막(155)은 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 10b1에 있어서, 단자부에서는 게이트 배선과 같은 재료로 형성되는 전극(156)이, 소스 배선과 전기적으로 접속되는 제 2 단자(150)의 아래쪽에 게이트 절연층(152)을 통해서 겹친다. 전극(156)은 제 2 단자(150)와는 전기적으로 접속하지 않고, 전극(156)을 제 2 단자(150)와 다른 전위, 예를 들면 플로팅, GND, 0V 등으로 설정하면 노이즈 대책을 위한 용량 또는 정전기 대책을 위한 용량을 형성할 수 있다. 또한, 제 2 단자(150)는 보호 절연막(154)을 통해서 투명 도전막(155)과 전기적으로 접속하고 있다.
게이트 배선, 소스 배선, 및 용량 배선은 화소 밀도에 따라서 복수개 형성되는 것이다. 또한, 단자부에서는 게이트 배선과 동 전위의 제 1 단자, 소스 배선과 동 전위의 제 2 단자, 용량 배선과 동 전위의 제 3 단자 등이 복수 나열되어 배치된다. 각각의 단자의 수는 각각 임의의 수로 설치하면 양호한 것으로 하고, 실행자가 적당히 결정하면 좋다.
이렇게 해서 6회의 포토리소그래피 공정에 의해, 6장의 포토마스크를 사용하여, 보텀 게이트형 박막 트랜지스터(170)를 가지는 화소부, 유지용량을 완성시킬 수 있다. 그리고, 이들을 각각의 화소에 대응하여 매트릭스형으로 배치하여 화소부를 구성함으로써 액티브 매트릭스형 표시 장치를 제작하기 위한 한쪽의 기판으로 할 수 있다. 본 명세서에서는 편의상 이러한 기판을 액티브 매트릭스 기판이라고 부른다.
액티브 매트릭스형 액정 표시 장치를 제작하는 경우에는 액티브 매트릭스 기판과, 대향 전극이 형성된 대향 기판의 사이에 액정층을 설치하고, 액티브 매트릭스 기판과 대향 기판을 고정한다. 또, 대향 기판에 형성된 대향 전극과 전기적으로 접속하는 공통 전극을 액티브 매트릭스 기판 위에 실장하고, 공통 전극과 전기적으로 접속하는 제 4 단자를 단자부에 실장한다. 이 제 4 단자는 공통 전극을 고정 전위, 예를 들면 GND, 0V 등으로 설정하기 위한 단자이다.
또, 본 실시형태는 도 9의 화소 구성에 한정되지 않고, 도 9와는 다른 상면도의 예를 도 11에 도시한다. 도 11에서는 용량 배선을 설치하지 않고, 화소 전극을 이웃하는 화소의 게이트 배선과 보호 절연막 및 게이트 절연층을 개재하여 겹쳐 유지용량을 형성하는 예이며, 이 경우, 용량 배선 및 용량 배선과 접속하는 제 3 단자는 생략할 수 있다. 또, 도 11에 있어서, 도 9와 같은 부분에는 같은 부호를 참조하여 설명한다.
액티브 매트릭스형 액정 표시 장치에서는 매트릭스형으로 배치된 화소 전극을 구동함으로써 화면 위에 표시 패턴이 형성된다. 자세하게는 선택된 화소 전극과 상기 화소 전극에 대응하는 대향 전극의 사이에 전압이 인가됨으로써 화소 전극과 대향 전극의 사이에 배치된 액정층의 광학 변조가 행하여지고, 이 광학 변조가 표시 패턴으로서 관찰자에게 인식된다.
액정 표시 장치의 동화상 표시에 있어서, 액정 분자 자체의 응답이 느리기 때문에 잔상이 생기거나, 또는 동화상의 흐릿함이 생긴다고 하는 문제가 있다. 액정 표시 장치의 동화상 특성을 개선하기 위해서, 전체면 흑표시를 1 프레임 걸러 행하는 소위, 흑삽입이라고 불리는 구동 기술이 있다.
또, 수직 주기를 통상의 수직 주기의 1.5배 이상(바람직하게는 2배 이상)으로 함으로써 동화상 특성을 개선하는, 소위, 배속 구동이라고 불리는 구동 기술도 있다.
또, 액정 표시 장치의 동화상 특성을 개선하기 위해서, 백라이트로서 복수의 LED(발광 다이오드) 광원 또는 복수의 EL 광원 등을 사용하여 면광원을 구성하고, 면광원을 구성하고 있는 각 광원을 독립적으로 1 프레임 기판 내에서 간헐 점등 구동하는 구동 기술도 있다. 면광원으로서, 3종류 이상의 LED를 사용해도 좋고, 백색발광의 LED를 사용해도 좋다. 독립적으로 복수의 LED를 제어할 수 있기 때문에, 액정층의 광학 변조의 전환 타이밍에 맞추어 LED의 발광 타이밍을 동기시킬 수도 있다. 이 구동 기술은 LED를 부분적으로 소등할 수 있기 때문에, 특별히 1 화면을 차지하는 검은 표시 영역의 비율이 많은 영상 표시의 경우에는 소비전력의 저감 효과를 도모할 수 있다.
이들의 구동 기술을 조합함으로써 액정 표시 장치의 동화상 특성 등의 표시 특성을 종래보다도 개선할 수 있다.
본 실시형태에서 얻어지는 n채널형 트랜지스터는 In-Ga-Zn-O계 비단결정막을 채널 형성 영역에 사용하였고, 양호한 동특성(動特性)을 가지기 때문에, 이들의 구동 기술을 조합할 수 있다.
또, 발광 표시 장치를 제작하는 경우, 유기발광 소자의 한쪽의 전극(캐소드라고도 함)은 저전원 전위, 예를 들면 GND, 0V 등으로 설정하기 위해서, 단자부에, 캐소드를 저전원 전위, 예를 들면 GND, 0V 등으로 설정하기 위한 제 4 단자가 형성된다. 또한, 발광 표시 장치를 제작하는 경우에는 소스 배선, 및 게이트 배선에 덧붙여 전원 공급선을 설치한다. 따라서, 단자부에는 전원 공급선과 전기적으로 접속하는 제 5 단자를 설치한다.
본 실시형태는 실시형태 1, 또는 실시형태 2와 자유롭게 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 실시형태인 반도체 장치로서 전자페이퍼의 예를 개시한다.
도 12는 본 발명의 일 실시형태를 적용한 반도체 장치의 예로서 액티브 매트릭스형 전자페이퍼를 도시한다. 반도체 장치에 사용할 수 있는 박막 트랜지스터(581)로서는 실시형태 3에서 개시하는 박막 트랜지스터(170)와 동일하게 제작할 수 있고, 게이트 절연층, 소스 전극층, 및 드레인 전극층 위에 산화물 반도체층을 가지는 전기 특성이 높은 박막 트랜지스터이다.
도 12의 전자페이퍼는 트위스트볼 표시 방식을 사용한 표시 장치의 예이다. 트위스트볼 표시 방식이란 흰색과 흑색으로 나누어 칠해진 구형(球形)입자를 표시 소자에 사용하여, 전극층인 제 1 전극층 및 제 2 전극층의 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 발생시킨 구형입자의 방향을 제어함으로써 표시를 하는 방법이다.
박막 트랜지스터(581)는 보텀 게이트 구조의 박막 트랜지스터이며, 소스 전극층 또는 드레인 전극층에 의해 제 1 전극층(587)과, 절연층(585)에 형성하는 개구에서 접하고 있어 전기적으로 접속되어 있다. 제 1 전극층(587)과 제 2 전극층(588)의 사이에는 흑색영역(590a) 및 백색영역(590b)을 가지고, 주변에 액체로 채워져 있는 캐비티(594)를 포함하는 구형입자(589)가 형성되어 있고, 구형입자(589)의 주위는 수지 등의 충전재(595)로 충전되어 있다(도 12 참조). 본 실시형태에서는 제 1 전극층(587)이 화소 전극에 상당하고, 제 2 전극층(588)이 공통 전극에 상당한다.
또, 트위스트볼 대신에, 전기 영동 소자를 사용하는 것도 가능하다. 투명한 액체와, 정으로 대전한 흰 미립자와 부로 대전한 검은 미립자를 봉입한 지름 10㎛ 내지 200㎛ 정도의 마이크로캡슐을 사용한다. 제 1 전극층과 제 2 전극층의 사이에 형성되는 마이크로캡슐은 제 1 전극층과 제 2 전극층에 의해, 전장(電場)이 부여되면 흰 미립자와, 검은 미립자가 반대의 방향으로 이동하고, 백 또는 흑을 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기 영동 표시 소자이며, 일반적인 전자페이퍼라고 불리고 있다. 전기 영동 표시 소자는 액정 표시 소자와 비교하여 반사율이 높기 때문에, 보조 라이트는 불필요하고, 또 소비전력이 작고, 어둑어둑한 장소에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않을 경우에도, 한번 표시한 상을 보유하는 것이 가능하기 때문에, 전파 발신원으로부터 표시 기능이 있는 반도체 장치(단 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고도 함)를 멀리 한 경우에도, 표시된 상을 보존해 두는 것이 가능해진다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 전자페이퍼를 제작할 수 있다.
본 실시형태는 실시형태 1 내지 3의 어느 하나에 기재한 구동 회로 또는 화소부와 적당히 조합하여 행하는 것이 가능하다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 실시형태인 반도체 장치의 일례인 표시 장치에 있어서, 동일 기판 위에 적어도 구동 회로의 일부와, 화소부에 배치하는 박막 트랜지스터를 제작하는 예에 대해서 이하에 설명한다.
화소부에 배치하는 박막 트랜지스터는 실시형태 3에 따라서 형성한다. 또한, 실시형태 3에 개시하는 박막 트랜지스터(170)는 n채널형 TFT이기 때문에, 구동 회로 중, n채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성한다.
본 발명의 일 실시형태인 반도체 장치의 일례인 액티브 매트릭스형 액정 표시 장치의 블록도의 일례를 도 13a에 도시한다. 도 13a에 도시하는 표시 장치는 기판(5300) 위에 표시 소자를 구비한 화소를 복수 가지는 화소부(5301)와, 각 화소를 선택하는 게이트선 구동 회로(5302)와, 선택된 화소에 대한 비디오 신호의 입력을 제어하는 소스선 구동 회로(5303)를 가진다.
또, 실시형태 3에 개시하는 박막 트랜지스터(170)는 n채널형 TFT이며, n채널형 TFT로 구성하는 소스선 구동 회로에 대해서 도 14를 참조하여 설명한다.
도 14에 도시하는 소스선 구동 회로는 드라이버 IC(5601), 스위치군(5602_1 내지 5602_M), 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 배선(5621_1 내지 5621_M)을 가진다. 스위치군(5602_1 내지 5602_M) 각각은 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 가진다.
화소부(5301)는 소스선 구동 회로(5303)로부터 열방향으로 신장하여 배치된 복수의 신호선(S1 내지 Sm; 도시하지 않음)에 의해 소스선 구동 회로(5303)와 접속되고, 게이트선 구동 회로(5302)로부터 행방향으로 신장하여 배치된 복수의 주사선(G1 내지 Gn; 도시하지 않음)에 의해 게이트선 구동 회로(5302)와 접속되고, 신호선(S1 내지 Sm) 및 주사선(G1 내지 Gn)에 대응하여 매트릭스형으로 배치된 복수의 화소(도시하지 않음)를 가진다. 그리고, 각 화소는 신호선(Sj(신호선(S1 내지 Sm) 중 어느 하나)), 주사선(Gi(주사선(G1 내지 Gn) 중 어느 하나))과 접속된다.
드라이버 IC(5601)는 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 배선(5621_1 내지 5621_M)에 접속된다. 그리고, 스위치군(5602_1 내지 5602_M) 각각은 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 스위치군(5602_1 내지 5602_M) 각각에 대응한 배선(5621_1 내지 5621_M)에 접속된다. 그리고, 배선(5621_1 내지 5621_M) 각각은 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 통해서, 3개의 신호선에 접속된다. 예를 들면, J열째의 배선(5621_J(배선(5621_1) 내지 배선(5621_M) 중 어느 하나))은 스위치군(5602_J)이 가지는 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 통해서, 신호선(sj-1, sj, Sj+1)에 접속된다.
또, 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613)에는 각각 신호가 입력된다.
또, 드라이버 IC(5601)는 단결정 기판 위에 형성되어 있는 것이 바람직하다. 또, 스위치군(5602_1 내지 5602_M)은 화소부와 동일 기판 위에 형성되어 있는 것이 바람직하다. 따라서, 드라이버 IC(5601)와 스위치군(5602_1 내지 5602_M)은 FPC 등을 통해서 접속하면 좋다.
다음에, 도 14에 도시한 소스선 구동 회로의 동작에 대해서, 도 15의 타이밍차트를 참조하여 설명한다. 또, 도 15의 타이밍차트는 i행째의 주사선(Gi)이 선택되어 있는 경우의 타이밍 차트를 도시하고 있다. 또, i행째의 주사선(Gi)의 선택 기간은 제 1 서브 선택 기간(T1), 제 2 서브 선택 기간(T2) 및 제 3 서브 선택 기간(T3)으로 분할되어 있다. 또, 도 14의 소스선 구동 회로는 다른 행의 주사선이 선택되어 있는 경우에도 도 15와 같은 동작을 한다.
또, 도 15의 타이밍 차트는 J열째의 배선(5621_J)이 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 통해서, 신호선(Sj-1, Sj, Sj+1)에 접속되는 경우에 대해서 도시하고 있다.
또, 도 15의 타이밍차트는 i행째의 주사선(Gi)이 선택되는 타이밍, 제 1 박막 트랜지스터(5603a)의 온·오프의 타이밍(5703a), 제 2 박막 트랜지스터(5603b)의 온·오프의 타이밍(5703b), 제 3 박막 트랜지스터(5603c)의 온·오프의 타이밍(5703c) 및 J열째의 배선(5621_J)에 입력되는 신호(5721_J)를 도시하고 있다.
또, 배선(5621_1 내지 5621_M)에는 제 1 서브 선택 기간(T1), 제 2 서브 선택 기간(T2) 및 제 3 서브 선택 기간(T3)에 있어서, 각각 다른 비디오 신호가 입력된다. 예를 들면, 제 1 서브 선택 기간(T1)에 있어서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj-1)에 입력되고, 제 2 서브 선택 기간(T2)에 있어서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj)에 입력되고, 제 3 서브 선택 기간(T3)에 있어서 배선(5621-J)에 입력되는 비디오 신호는 신호선(Sj+1)에 입력된다. 또, 제 1 서브 선택 기간(T1), 제 2 서브 선택 기간(T2) 및 제 3 서브 선택 기간(T3)에 있어서, 배선(5621_J)에 입력되는 비디오 신호를 각각 Data_j-1, Data_j, Data_j+1로 한다.
도 15에 도시하는 바와 같이 제 1 서브 선택 기간(T1)에 있어서 제 1 박막 트랜지스터(5603a)가 온되고, 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)가 오프된다. 이때, 배선(5621_J)에 입력되는 Data_j-1이 제 1 박막 트랜지스터(5603a)를 통해서 신호선(Sj-1)에 입력된다. 제 2 서브 선택 기간(T2)에서는 제 2 박막 트랜지스터(5603b)가 온되고, 제 1 박막 트랜지스터(5603a) 및 제 3 박막 트랜지스터(5603c)가 오프된다. 이때, 배선(5621_J)에 입력되는 Data_j가 제 2 박막 트랜지스터(5603b)를 통해서 신호선(Sj)에 입력된다. 제 3 서브 선택 기간(T3)에서는 제 3 박막 트랜지스터(5603c)가 온되고, 제 1 박막 트랜지스터(5603a) 및 제 2 박막 트랜지스터(5603b)가 오프된다. 이때, 배선(5621_J)에 입력되는 Data_j+1이 제 3 박막 트랜지스터(5603c)를 통해서 신호선(Sj+1)에 입력된다.
이상으로부터, 도 14의 소스선 구동 회로는 1게이트 선택 기간을 3개로 분할함으로써 1게이트 선택 기간 동안에 1개의 배선(5621)으로부터 3개의 신호선에 비디오 신호를 입력할 수 있다. 따라서, 도 14의 소스선 구동 회로는 드라이버 IC(5601)가 형성되는 기판과, 화소부가 형성되어 있는 기판의 접속수를 신호선의 수와 비교하여 약 1/3로 할 수 있다. 접속수가 약 1/3이 됨으로써 도 14의 소스선 구동 회로는 신뢰성, 제조 수율 등을 향상시킬 수 있다.
또, 도 14와 같이, 1게이트 선택 기간을 복수의 서브 선택 기간으로 분할하고, 복수의 서브 선택 기간 각각에 있어서, 어떤 1개의 배선으로부터 복수의 신호선 각각 비디오 신호를 입력할 수 있으면 박막 트랜지스터의 배치나 수, 구동 방법 등은 한정되지 않는다.
예를 들면, 3개 이상의 서브 선택 기간 각각에 있어서 1개의 배선으로부터 3개 이상의 신호선 각각에 비디오 신호를 입력하는 경우는 박막 트랜지스터 및 박막 트랜지스터를 제어하기 위한 배선을 추가하면 좋다. 단, 1게이트 선택 기간을 4개 이상의 서브 선택 기간으로 분할하면 1개의 서브 선택 기간이 짧아진다. 따라서, 1게이트 선택 기간은 2개 또는 3개의 서브 선택 기간으로 분할되는 것이 바람직하다.
다른 예로서, 도 16의 타이밍차트에 도시하는 바와 같이, 1개의 게이트 선택 기간을 프리차지 기간(Tp), 제 1 서브 선택 기간(T1), 제 2 서브 선택 기간(T2), 제 3 서브 선택 기간(T3)으로 분할해도 좋다. 또, 도 16의 타이밍 차트는 i행째의 주사선(Gi)이 선택되는 타이밍, 제 1 박막 트랜지스터(5603a)의 온·오프의 타이밍(5803a), 제 2 박막 트랜지스터(5603b)의 온·오프의 타이밍(5803b), 제 3 박막 트랜지스터(5603c)의 온·오프의 타이밍(5803c) 및 J열째의 배선(5621_J)에 입력되는 신호(5821_J)를 도시하고 있다. 도 16에 도시하는 바와 같이, 프리차지 기간(Tp)에 있어서 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)가 온된다. 이때, 배선(5621_J)에 입력되는 프리차지 전압 Vp가 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 통해서 각각 신호선(Sj-1, Sj, Sj+1)에 입력된다. 제 1 서브 선택 기간(T1)에 있어서 제 1 박막 트랜지스터(5603a)가 온되고, 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)가 오프된다. 이때, 배선(5621_J)에 입력되는 Data_j-1이 제 1 박막 트랜지스터(5603a)를 통해서 신호선(Sj-1)에 입력된다. 제 2 서브 선택 기간(T2)에서는 제 2 박막 트랜지스터(5603b)가 온되고, 제 1 박막 트랜지스터(5603a) 및 제 3 박막 트랜지스터(5603c)가 오프된다. 이때, 배선(5621_J)에 입력되는 Data_j가 제 2 박막 트랜지스터(5603b)를 통해서 신호선(Sj)에 입력된다. 제 3 서브 선택 기간(T3)에서는 제 3 박막 트랜지스터(5603c)가 온되고, 제 1 박막 트랜지스터(5603a) 및 제 2 박막 트랜지스터(5603b)가 오프된다. 이때, 배선(5621_J)에 입력되는 Data_j+1이 제 3 박막 트랜지스터(5603c)를 통해서 신호선(Sj+1)에 입력된다.
이상으로부터, 도 16의 타이밍차트를 적용한 도 14의 소스선 구동 회로는 서브 선택 기간 전에 프리차지 선택 기간을 형성함으로써 신호선을 프리차지할 수 있기 때문에, 화소에 대한 비디오 신호의 기록을 고속으로 행할 수 있다. 또, 도 16에 있어서, 도 15와 같은 것에 관해서는 공통의 부호를 사용하여 도시하고, 동일 부분 또는 같은 기능을 가지는 부분의 상세한 설명은 생략한다.
또, 게이트선 구동 회로의 구성에 대해서 설명한다. 게이트선 구동 회로는 시프트 레지스터, 또는 버퍼를 가지고 있다. 또 경우에 따라서는 레벨 시프터를 가져도 좋고, 시프트 레지스터만으로 구성하여도 좋다. 게이트선 구동 회로에 있어서, 시프트 레지스터에 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력됨으로써 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에 있어서 완충 증폭되어, 대응하는 주사선에 공급된다. 주사선에는 1라인분의 화소의 트랜지스터의 게이트 전극이 접속되어 있다. 그리고, 1라인분의 화소의 트랜지스터를 일제히 ON으로 해야만 하기 때문에, 버퍼는 큰 전류를 흘리는 것이 가능한 것이 사용된다.
게이트선 구동 회로의 일부에 사용하는 시프트 레지스터의 일 형태에 관해서 도 17 및 도 18을 참조하여 설명한다.
도 17에 시프트 레지스터의 회로 구성을 도시한다. 도 17에 도시하는 시프트 레지스터는 플립플롭(5701_i 내지 5701_n)과 같은 복수의 플립플롭으로 구성된다. 또한, 제 1 클록 신호, 제 2 클록 신호, 스타트 펄스 신호, 리셋 신호가 입력되어 동작한다.
도 17의 시프트 레지스터의 접속 관계에 대해서 설명한다. 도 17의 시프트 레지스터는 i단째의 플립플롭(5701_i(플립플롭(5701_1 내지 5701_n) 중 어느 하나))은 도 18에 도시한 제 1 배선(5501)이 제 7 배선(5717_i-1)에 접속되고, 도 18에 도시한 제 2 배선(5502)이 제 7 배선(5717_i+1)에 접속되고, 도 18에 도시한 제 3 배선(5503)이 제 7 배선(5717_i)에 접속되고, 도 18에 도시한 제 6 배선(5506)이 제 5 배선(5715)에 접속된다.
또, 도 18에 도시한 제 4 배선(5504)이 홀수단째의 플립플롭에서는 제 2 배선(5712)에 접속되고, 짝수단째의 플립플롭에서는 제 3 배선(5713)에 접속되고, 도 18에 도시한 제 5 배선(5505)이 제 4 배선(5714)에 접속된다.
단, 1단째의 플립플롭(5701_1)의 도 18에 도시하는 제 1 배선(5501)은 제 1 배선(5711)에 접속되고, n단째의 플립플롭(5701_n)의 도 18에 도시하는 제 2 배선(5502)은 제 6 배선(5716)에 접속된다.
또, 제 1 배선(5711), 제 2 배선(5712), 제 3 배선(5713), 제 6 배선(5716)을, 각각 제 1 신호선, 제 2 신호선, 제 3 신호선, 제 4 신호선이라고 불러도 좋다. 또, 제 4 배선(5714), 제 5 배선(5715)을, 각각 제 1 전원선, 제 2 전원선이라고 불러도 좋다.
다음에, 도 17에 도시하는 플립플롭의 상세한 것에 대해서, 도 18에 도시한다. 도 18에 도시하는 플립플롭은 제 1 박막 트랜지스터(5571), 제 2 박막 트랜지스터(5572), 제 3 박막 트랜지스터(5573), 제 4 박막 트랜지스터(5574), 제 5 박막 트랜지스터(5575), 제 6 박막 트랜지스터(5576), 제 7 박막 트랜지스터(5577) 및 제 8 박막 트랜지스터(5578)를 가진다. 또, 제 1 박막 트랜지스터(5571), 제 2 박막 트랜지스터(5572), 제 3 박막 트랜지스터(5573), 제 4 박막 트랜지스터(5574), 제 5 박막 트랜지스터(5575), 제 6 박막 트랜지스터(5576), 제 7 박막 트랜지스터(5577) 및 제 8 박막 트랜지스터(5578)는 n채널형 트랜지스터이며, 게이트·소스간 전압(Vgs)이 문턱값 전압(Vth)을 상회했을 때 도통상태가 되는 것으로 한다.
도 18에 있어서, 제 3 박막 트랜지스터(5573)의 게이트 전극은 전원선과 전기적으로 접속되어 있다. 또한, 제 3 박막 트랜지스터(5573)와 제 4 박막 트랜지스터(5574)의 접속 회로(도 18 중 쇄선으로 둘러싼 회로)는 도 2a에 도시하는 회로 구성에 상당한다고 할 수 있다. 여기에서는 모든 박막 트랜지스터는 인핸스먼트형 n채널형 트랜지스터로 하는 예를 도시하지만, 특별히 한정되지 않고, 예를 들면 제 3 박막 트랜지스터(5573)는 디프레션형 n채널형 트랜지스터를 사용해도 구동 회로를 구동시킬 수도 있다.
다음에, 도 18에 도시하는 플립플롭의 접속 구성에 대해서, 이하에 개시한다.
제 1 박막 트랜지스터(5571)의 제 1 전극(소스 전극 또는 드레인 전극 중 하나)이 제 4 배선(5504)에 접속되고, 제 1 박막 트랜지스터(5571)의 제 2 전극(소스 전극 또는 드레인 전극 중 다른 하나)이 제 3 배선(5503)에 접속된다.
제 2 박막 트랜지스터(5572)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 2 박막 트랜지스터(5572)의 제 2 전극이 제 3 배선(5503)에 접속된다.
제 3 박막 트랜지스터(5573)의 제 1 전극이 제 5 배선(5505)에 접속되고, 제 3 박막 트랜지스터(5573)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제 3 박막 트랜지스터(5573)의 게이트 전극이 제 5 배선(5505)에 접속된다.
제 4 박막 트랜지스터(5574)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 4 박막 트랜지스터(5574)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제 4 박막 트랜지스터(5574)의 게이트 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속된다.
제 5 박막 트랜지스터(5575)의 제 1 전극이 제 5 배선(5505)에 접속되고, 제 5 박막 트랜지스터(5575)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 5 박막 트랜지스터(5575)의 게이트 전극이 제 1 배선(5501)에 접속된다.
제 6 박막 트랜지스터(5576)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 6 박막 트랜지스터(5576)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 6 박막 트랜지스터(5576)의 게이트 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속된다.
제 7 박막 트랜지스터(5577)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 7 박막 트랜지스터(5577)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 7 박막 트랜지스터(5577)의 게이트 전극이 제 2 배선(5502)에 접속된다. 제 8 박막 트랜지스터(5578)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 8 박막 트랜지스터(5578)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제 8 박막 트랜지스터(5578)의 게이트 전극이 제 1 배선(5501)에 접속된다.
또, 제 1 박막 트랜지스터(5571)의 게이트 전극, 제 4 박막 트랜지스터(5574)의 게이트 전극, 제 5 박막 트랜지스터(5575)의 제 2 전극, 제 6 박막 트랜지스터(5576)의 제 2 전극 및 제 7 박막 트랜지스터(5577)의 제 2 전극의 접속 개소를 노드(5543)로 한다. 또, 제 2 박막 트랜지스터(5572)의 게이트 전극, 제 3 박막 트랜지스터(5573)의 제 2 전극, 제 4 박막 트랜지스터(5574)의 제 2 전극, 제 6 박막 트랜지스터(5576)의 게이트 전극 및 제 8 박막 트랜지스터(5578)의 제 2 전극의 접속 개소를 노드(5544)로 한다.
또, 제 1 배선(5501), 제 2 배선(5502), 제 3 배선(5503) 및 제 4 배선(5504)을, 각각 제 1 신호선, 제 2 신호선, 제 3 신호선, 제 4 신호선이라고 불러도 좋다. 또, 제 5 배선(5505)을 제 1 전원선, 제 6 배선(5506)을 제 2 전원선이라고 불러도 좋다.
또, 소스선 구동 회로 및 게이트선 구동 회로를 실시형태 3에 개시하는 n채널형 TFT만으로 제작하는 것도 가능하다. 실시형태 3에 개시하는 n채널형 TFT는 트랜지스터의 이동도가 크기 때문에, 구동 회로의 구동 주파수를 높게 하는 것이 가능해진다. 예를 들면, 실시형태 3에 개시하는 n채널형 TFT를 사용한 게이트선 구동 회로는 고속으로 동작시킬 수 있기 때문에, 프레임 주파수를 높게 하는 것, 또는 흑화면 삽입을 실현하는 것 등도 실현할 수 있다.
또, 게이트선 구동 회로의 트랜지스터의 채널 폭을 크게 하는 것이나, 복수의 게이트선 구동 회로를 배치하는 것 등에 의해, 더욱 높은 프레임 주파수를 실현할 수 있다. 복수의 게이트선 구동 회로를 배치하는 경우는 짝수행의 주사선을 구동하기 위한 게이트선 구동 회로를 한 쪽에 배치하고, 홀수행의 주사선을 구동하기 위한 게이트선 구동 회로를 그 반대측에 배치함으로써 프레임 주파수를 높게 하는 것을 실현할 수 있다. 또한, 복수의 게이트선 구동 회로에 의해, 같은 주사선에 신호를 출력하면 표시 장치의 대형화에 유리하다.
또, 본 발명의 일 실시형태인 반도체 장치의 일례인 액티브 매트릭스형 발광 표시 장치를 제작하는 경우, 적어도 하나의 화소에 복수의 박막 트랜지스터를 배치하기 위해서, 게이트선 구동 회로를 복수로 배치하는 것이 바람직하다. 액티브 매트릭스형 발광 표시 장치의 블록도의 일례를 도 13b에 도시한다.
도 13b에 도시하는 발광 표시 장치는 기판(5400) 위에 표시 소자를 구비한 화소를 복수 가지는 화소부(5401)와, 각 화소를 선택하는 제 1 게이트선 구동 회로(5402) 및 제 2 게이트선 구동 회로(5404)와, 선택된 화소에 대한 비디오 신호의 입력을 제어하는 소스선 구동 회로(5403)를 가진다.
도 13b에 도시하는 발광 표시 장치의 화소에 입력되는 비디오 신호를 디지털 형식으로 경우, 화소는 트랜지스터의 온과 오프의 전환에 의해, 발광 또는 비발광의 상태가 된다. 따라서, 면적 계조법 또는 시간 계조법을 사용하여 계조를 표시할 수 있다. 면적 계조법은 1화소를 복수의 부화소로 분할하고, 각 부화소를 독립적으로 비디오 신호에 기초해서 구동시킴으로써 계조 표시를 행하는 구동법이다. 또 시간 계조법은 화소가 발광하는 기간을 제어함으로써 계조 표시를 행하는 구동법이다.
발광 소자는 액정 소자 등과 비교하여 응답 속도가 높기 때문에, 액정 소자보다도 시간 계조법에 적합하다. 구체적으로 시간 계조법으로 표시를 행하는 경우, 1프레임 기간을 복수의 서브 프레임 기간으로 분할한다. 그리고 비디오 신호에 따라, 각 서브 프레임 기간에 있어서 화소의 발광 소자를 발광 또는 비발광의 상태로 한다. 복수의 서브 프레임 기간으로 분할함으로써 1프레임 기간 동안에 화소가 실제로 발광하는 기간의 토털의 길이를, 비디오 신호에 의해 제어할 수 있고, 계조를 표시할 수 있다.
또, 도 13b에 도시하는 발광 표시 장치에서는 1개의 화소에 2개의 스위칭용 TFT를 배치하는 경우, 한쪽의 스위칭용 TFT의 게이트 배선인 제 1 주사선에 입력되는 신호를 제 1 게이트선 구동 회로(5402)로 생성하고, 다른쪽의 스위칭용 TFT의 게이트 배선인 제 2 주사선에 입력되는 신호를 제 2 게이트선 구동 회로(5404)로 생성하는 예를 도시하였지만, 제 1 주사선에 입력되는 신호와, 제 2 주사선에 입력되는 신호를, 모두 1개의 게이트선 구동 회로로 생성하도록 해도 좋다. 또한, 예를 들면, 1개의 화소가 가지는 스위칭용 TFT의 수에 의해, 스위칭 소자의 동작을 제어하는 것에도 사용할 수 있는 주사선이, 각 화소에 복수 형성될 수도 있다. 이 경우, 복수의 주사선에 입력되는 신호를, 모두 1개의 게이트선 구동 회로로 생성해도 좋고, 복수의 각 게이트선 구동 회로로 생성해도 좋다.
또, 발광 표시 장치에 있어서도, 구동 회로 중, n채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성할 수 있다. 또한, 소스선 구동 회로 및 게이트선 구동 회로를 실시형태 3에 개시하는 n채널형 TFT만으로 제작하는 것도 가능하다.
또, 상술한 구동 회로는 액정 표시 장치나 발광 표시 장치에 한하지 않고, 스위칭 소자와 전기적으로 접속하는 소자를 이용하여 전자 잉크를 구동시키는 전자페이퍼에 사용해도 좋다. 전자페이퍼는 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리고, 종이와 같이 읽기 쉽고, 다른 표시 장치와 비교하여 저소비전력, 얇고 가벼운 형상으로 하는 것이 가능하다는 이점을 가지고 있다.
전기 영동 디스플레이는 여러가지 형태를 생각할 수 있지만, 플러스의 전하를 가지는 제 1 입자와, 마이너스의 전하를 가지는 제 2 입자를 포함하는 마이크로캡슐이 용매 또는 용질에 복수 분산된 것이며, 마이크로캡슐에 전계를 인가함으로써 마이크로캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한쪽측에 집합한 입자의 색만을 표시하는 것이다. 또, 제 1 입자 또는 제 2 입자는 염료를 포함하고, 전계가 없는 경우에 이동하지 않는 것이다. 또한, 제 1 입자의 색과 제 2 입자의 색은 다른 것(무색을 포함함)으로 한다.
이와 같이, 전기 영동 디스플레이는 유전 정수가 높은 물질이 높은 전계영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다. 전기 영동 디스플레이는 액정 표시 장치에는 필요한 편광판, 대향 기판도 전기 영동 표시 장치에는 필요하지 않아, 두께나 무게가 반감된다.
상기 마이크로캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 천, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 가지는 입자를 사용함으로써 컬러 표시도 가능하다.
또, 액티브 매트릭스 기판 위에 적당히, 2개의 전극의 사이에 끼워지도록 상기 마이크로캡슐을 복수 배치하면 액티브 매트릭스형 표시 장치가 완성되고, 마이크로캡슐에 전계를 인가하면 표시를 행할 수 있다. 예를 들면 실시형태 3의 박막 트랜지스터와, 실시형태 2에 개시하는 구동 회로에 의해 얻어지는 액티브 매트릭스 기판을 사용할 수 있다.
또, 마이크로캡슐 중의 제 1 입자 및 제 2 입자는 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로루미네선스 재료, 일렉트로크로믹 재료, 자기 영동 재료로부터 선택된 일종의 재료, 또는 이들의 복합 재료를 사용하면 좋다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 표시 장치를 제작할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적당히 조합하여 실시하는 것이 가능하다.
(실시형태 6)
산화물 반도체층을 사용하여 박막 트랜지스터를 제작하고, 그 박막 트랜지스터를 화소부, 또 구동 회로에 사용하여 표시 기능을 가지는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 실시형태 1 또는 실시형태 2에 개시하는 인버터 회로를 구동 회로의 일부 또는 전체를, 화소부와 같은 기판 위에 일체로 형성하여, 시스템 온 패널을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro Luminescence) 소자, 유기 EL 소자 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화되는 표시 매체도 적용할 수 있다.
또, 표시 장치는 표시 소자가 밀봉된 상태인 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태인 모듈을 포함한다. 또 본 발명의 일 실시형태는 상기 표시 장치를 제작하는 과정에 있어서의, 표시 소자가 완성되기 전의 일 형태에 상당하는 소자기판에 관한 것이, 상기 소자기판은 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자기판은 구체적으로는 표시 소자의 화소 전극만이 형성된 상태이어도 좋고, 화소 전극이 되는 도전막을 성막한 후이며, 에칭하여 화소 전극을 형성하기 전의 상태이어도 좋고, 모든 형태가 적합하다.
또, 본 명세서 중에 있어서의 표시 장치는 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치를 포함함)을 가리킨다. 또한, 커넥터, 예를 들면 FPC(Flexible printed circuit) 또는 TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)를 장착한 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 형성된 모듈, 또는 표시 소자에 COG(Chip On Glass)방식에 의해 IC(집적 회로)가 직접 설치된 모듈도 모두 표시 장치에 포함하기로 한다.
본 실시형태에서는 본 발명의 일 실시형태인 반도체 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대해서, 도 19를 참조하여 설명한다. 도 19는 제 1 기판(4001) 위에 형성된 게이트 절연층, 소스 전극층, 및 드레인 전극층 위에 산화물 반도체층을 가지는 전기 특성이 높은 박막 트랜지스터(4010, 4011), 및 액정 소자(4013)를, 제 2 기판(4006)의 사이에 씰(seal)재(4005)로 밀봉한 패널의 상면도이며, 도 19b는 도 19a1, a2의 M-N에 있어서의 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002)와, 게이트선 구동 회로(4004)를 둘러싸도록 하여, 씰재(4005)가 형성되어 있다. 또 화소부(4002)와, 게이트선 구동 회로(4004) 위에 제 2 기판(4006)이 형성되어 있다. 따라서 화소부(4002)와, 게이트선 구동 회로(4004)는 제 1 기판(4001)과 씰재(4005)와 제 2 기판(4006)에 의해, 액정층(4008)과 함께 밀봉되어 있다. 또 제 1 기판(4001) 위의 씰재(4005)로 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 소스선 구동 회로(4003)가 실장되어 있다.
또, 별도 형성한 구동 회로의 접속 방법은 특별히 한정되는 것은 아니고, COG 방법, 와이어 본딩 방법, 또는 TAB 방법 등을 이용할 수 있다. 도 19a1은 COG 방법에 의해 소스선 구동 회로(4003)를 설치하는 예이며, 도 19a2는 TAB 방법에 의해 소스선 구동 회로(4003)를 설치하는 예이다.
또 제 1 기판(4001) 위에 형성된 화소부(4002)와, 게이트선 구동 회로(4004)는 박막 트랜지스터를 복수 가지고 있고, 도 19b에서는 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 게이트선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시하고 있다. 박막 트랜지스터(4010, 4011) 위에는 절연층(4020, 4021)이 형성되어 있다.
박막 트랜지스터(4010, 4011)는 게이트 절연층, 소스 전극층, 및 드레인 전극층 위에 산화물 반도체층을 포함하는 전기 특성이 높은 박막 트랜지스터에 상당하고, 실시형태 3에 개시하는 박막 트랜지스터(170)를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터(4010, 4011)는 n채널형 박막 트랜지스터이다.
또, 액정 소자(4013)가 가지는 화소 전극층(4030)은 박막 트랜지스터(4010)와 전기적으로 접속되어 있다. 그리고 액정 소자(4013)의 대향 전극층(4031)은 제 2 기판(4006) 위에 형성되어 있다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 겹쳐 있는 부분이, 액정 소자(4013)에 상당한다. 또, 화소 전극층(4030), 대향 전극층(4031)은 각각 배향막으로서 기능하는 절연층(4032, 4033)이 형성되고, 절연층(4032, 4033)을 통해서 액정층(4008)을 협지하고 있다.
또, 제 1 기판(4001), 제 2 기판(4006)으로서는 유리, 금속(대표적으로는 스테인리스), 세라믹스, 플라스틱을 사용할 수 있다. 플라스틱으로서는 FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름, 폴리에스테르 필름 또는 아크릴수지 필름을 사용할 수 있다. 또한, 알루미늄 포일을 PVF 필름이나 폴리에스테르 필름에 끼운 구조의 시트를 사용할 수도 있다.
또 4035는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥형의 스페이서이며, 화소 전극층(4030)과 대향 전극층(4031)의 사이의 거리(셀 갭)를 제어하기 위해서 형성되어 있다. 또 원형 스페이서를 사용하여도 좋다.
또, 배향막을 사용하지 않는 블루상(blue phase)을 나타내는 액정을 사용해도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭(cholestric) 액정을 승온시키면 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위해서 5중량% 이상의 카이랄제를 혼합시킨 액정 조성물을 사용하여 액정층(4008)에 사용한다. 블루상을 나타내는 액정과 카이랄제를 포함하는 액정 조성물은 응답 속도가 10㎲ 내지 100㎲로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다.
또 본 실시형태는 투과형 액정 표시 장치의 예이지만, 반사형 액정 표시 장치라도 반투과형 액정 표시 장치라도 적용할 수 있다.
또, 본 실시형태의 액정 표시 장치에서는 기판의 외측(시인측)에 편광판을 설치하고, 내측에 착색층, 표시 소자에 사용하는 전극층의 순서로 설치하는 예를 개시하지만, 편광판은 기판의 내측에 설치해도 좋다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 의해 적당히 설정하면 좋다. 또한, 블랙 매트릭스로서 기능하는 차광막을 설치해도 좋다.
또, 본 실시형태에서는 박막 트랜지스터의 표면 요철을 저감하기 위해서, 및 박막 트랜지스터의 신뢰성을 향상시키기 위해서, 실시형태 3에서 얻어진 박막 트랜지스터(170)를 보호막이나 평탄화 절연막으로서 기능하는 절연층(절연층(4020), 절연층(4021))으로 덮는 구성으로 되어 있다. 또, 보호막은 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 막기 위한 것이고, 치밀한 막이 바람직하다. 보호막은 스퍼터법을 이용하여, 산화규소막, 질화규소막, 산화질화규소막, 질화산화규소막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 또는 질화산화알루미늄막의 단층, 또는 적층으로 형성하면 좋다. 본 실시형태에서는 보호막을 스퍼터법으로 형성하는 예를 개시하지만, 특별히 한정되지 않고 여러가지의 방법으로 형성하면 좋다.
여기서는 보호막으로서 적층 구조의 절연층(4020)을 형성한다. 여기에서는 절연층(402O)의 일층째로서, 스퍼터법 또는 플라즈마 CVD법을 사용하여 산화규소막을 형성한다. 보호막으로서 산화규소막을 사용하면 소스 전극층 및 드레인 전극층으로서 사용하는 알루미늄막의 힐록 방지에 효과가 있다.
또, 보호막의 2층째로서 절연층을 형성한다. 여기에서는 절연층(4020)의 2층째로서, 플라즈마 CVD법을 이용하여 질화규소막을 형성한다. 보호막으로서 질화규소막을 사용하면 나트륨 등의 이온이 반도체 영역 중에 침입하여, TFT의 전기 특성을 변화시키는 것을 억제할 수 있다.
또, 보호막을 형성한 후에, 산화물 반도체층의 어닐(300℃ 내지 400℃)을 행하여도 좋다.
또, 평탄화 절연막으로서 절연층(4021)을 형성한다. 절연층(4021)으로서는 폴리이미드, 아크릴, 폴리이미드, 벤조사이클로부텐, 폴리아미드, 에폭시 등의 내열성을 가지는 유기 재료를 사용할 수 있다. 또 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인붕소 유리) 등을 사용할 수 있다. 실록산계 수지는 치환기로서 유기기(예를 들면 알킬기나 아릴기)나 플루오로기를 사용해도 좋다. 또한, 유기기는 플루오로기를 가져도 좋다. 또, 이들의 재료로 형성되는 절연막을 복수 적층시킴으로써 절연층(4021)을 형성해도 좋다.
또 실록산계 수지는 실록산계 재료를 출발 재료로서 형성된 Si-0-Si 결합을 포함하는 수지에 상당한다.
절연층(4021)의 형성법은 특별히 한정되지 않고, 그 재료에 따라서, 스퍼터법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다. 절연층(4021)을 재료액을 사용하여 형성하는 경우, 베이크하는 공정에서 동시에, 산화물 반도체층의 어닐(300℃ 내지 400℃)을 행하여도 좋다. 절연층(4021)의 소성 공정과 산화물 반도체층의 어닐을 겸함으로써 효율적으로 반도체 장치를 제작하는 것이 가능해진다.
화소 전극층(4030), 대향 전극층(4031)은 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐주석산화물(이하, ITO라고 함), 인듐아연산화물, 산화규소를 첨가한 인듐주석산화물 등의 투광성을 가지는 도전성 재료를 사용할 수 있다.
또, 화소 전극층(4030), 대향 전극층(4031)으로서, 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 사용하여 형성한 화소 전극은 시트 저항이 10000Ω/□ 이하, 파장 550nm에 있어서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는 소위 π전자 공역계 도전성 고분자를 사용할 수 있다. 예를 들면 폴리 아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
또 별도로 형성된 소스선 구동 회로(4003)와, 게이트선 구동 회로(4004) 또는 화소부(4002)에 주어지는 각종 신호 및 전위는 FPC(4018)로부터 공급되어 있다.
본 실시형태에서는 접속 단자 전극(4015)이, 액정 소자(4013)가 가지는 화소 전극층(4030)과 같은 도전막으로 형성되고, 단자 전극(4016)은 박막 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
접속 단자 전극(4015)은 FPC(4018)가 가지는 단자와, 이방성 도전막(4019)을 통해서 전기적으로 접속되어 있다.
또 도 19에서는 소스선 구동 회로(4003)를 별도 형성하고, 제 1 기판(4001)에 실장한 예를 도시하였지만, 본 실시형태는 이 구성에 한정되지 않는다. 게이트선 구동 회로를 별도 형성하여 실장해도 좋고, 소스선 구동 회로의 일부 또는 게이트선 구동 회로의 일부만을 별도 형성하여 실장해도 좋다.
도 20은 본 발명의 일 실시형태를 적용하여 제작되는 TFT 기판(2600)을 사용하여 반도체 장치로서 액정 표시 모듈을 구성하는 일례를 도시하고 있다.
도 20은 액정 표시 모듈의 일례이며, TFT 기판(2600)과 대향 기판(2601)이 씰재(2602)로 고착되고, 그 사이에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 착색층(2605)이 형성되어 표시 영역을 형성하고 있다. 착색층(2605)은 컬러 표시를 행하는 경우에 필요하고, RGB 방식의 경우에는 빨강, 초록, 파랑의 각 색에 대응한 착색층이 각 화소에 대응하여 형성되어 있다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606), 편광판(2607), 확산판(2613)이 설치되어 있다. 광원은 냉음극관(2610)과 반사판(2611)으로 구성되고, 회로 기판(2612)은 플렉시블 배선 기판(2609)에 의해 TFT 기판(2600)의 배선 회로부(2608)와 접속되고, 컨트롤 회로나 전원회로 등의 외부회로가 내장되어 있다. 또 편광판과, 액정층의 사이에 위상차판을 가진 상태로 적층하여도 좋다.
액정 표시 모듈에는 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment), ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 등을 사용할 수 있다.
이상의 공정으로부터 반도체 장치로서 신뢰성이 높은 액정 표시 패널을 제작할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적당히 조합하여 실시하는 것이 가능하다.
(실시형태 7)
본 실시형태에서는 본 발명의 일 실시형태의 반도체 장치로서 발광 표시 장치의 예를 도시한다. 표시 장치가 가지는 표시 소자로서는 여기에서는 일렉트로루미네선스를 이용하는 발광 소자를 사용하여 개시한다. 일렉트로루미네선스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지, 무기화합물인지에 따라 구별되어, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 부르고 있다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써 발광성의 유기 화합물이 여기상태를 형성하고, 그 여기상태가 기저상태로 되돌아올 때에 발광한다. 이러한 메커니즘으로부터, 이러한 발광 소자는 전류 여기형 발광 소자라고 불린다.
무기 EL 소자는 그 소자 구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 가지는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층의 사이에 두고, 또 이것을 전극의 사이에 둔 구조이며, 발광 메커니즘은 금속 이온의 내각 전자 전이를 이용하는 국재형 발광이다. 또, 여기에서는 발광 소자로서 유기 EL 소자를 참조하여 설명한다.
도 21은 본 발명의 일 실시형태를 적용한 반도체 장치의 예로서 디지털 시간 계조 구동을 적용 가능한 화소 구성의 일례를 도시하는 도면이다.
디지털 시간 계조 구동을 적용 가능한 화소의 구성 및 화소의 동작에 대해서 설명한다. 여기에서는 산화물 반도체층을 채널 형성 영역에 사용하는 n채널형 트랜지스터를 1개의 화소에 2개 사용하는 예를 도시한다.
화소(6400)는 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404) 및 용량 소자(6403)를 가지고 있다. 스위칭용 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극 중 하나)이 신호선(6405)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극 중 다른 하나)이 구동용 트랜지스터(6402)의 게이트에 직접 접속되어 있다. 또, 제 2 전극이 구동용 트랜지스터(6402)의 게이트에 직접 접속하기 위한 콘택트 홀은 실시형태 2에 개시한 게이트 절연층에 대한 에칭에 의해 형성할 수 있기 때문에, 전체 포토 마스크의 수는 증가하지 않는다. 구동용 트랜지스터(6402)는 게이트가 용량 소자(6403)를 통해서 전원선(6407)에 접속되고, 제 1 전극이 전원선(6407)에 접속되고, 제 2 전극이 발광 소자(6404)의 제 1 전극(화소 전극)에 접속되어 있다.
또, 발광 소자(6404)의 제 2 전극(공통 전극(6408))에는 저전원 전위가 설정되어 있다. 또, 저전원 전위는 전원선(6407)으로 설정되는 고전원 전위를 기준으로 하여 저전원 전위<고전원 전위를 충족시키는 전위이며, 저전원 전위로서는 예를 들면 GND, 0V 등이 설정되어 있어도 좋다. 이 고전원 전위와 저전원 전위의 전위차를 발광 소자(6404)에 인가하여, 발광 소자(6404)에 전류를 흘려 발광 소자(6404)를 발광시키기 위해서, 고전원 전위와 저전원 전위의 전위차가 발광 소자(6404)의 순방향 문턱값 전압 이상이 되도록 각각의 전위를 설정한다.
또, 용량 소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용하여 생략하는 것도 가능하다. 구동용 트랜지스터(6402)의 게이트 용량에 대해서는 채널 영역과 게이트 전극의 사이에서 용량이 형성되어 있어도 좋다.
여기서, 전압 입력 전압 구동 방식의 경우에는 구동용 트랜지스터(6402)의 게이트에는 구동용 트랜지스터(6402)가 충분히 온되거나, 오프되는 2가지의 상태가 되는 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형영역에서 동작시킨다. 구동용 트랜지스터(6402)는 선형영역에서 동작시키기 위해서, 전원선(6407)의 전압보다도 높은 전압을 구동용 트랜지스터(6402)의 게이트에 가한다. 또, 신호선(6405)에는 (전원선 전압+구동용 트랜지스터(6402)의 Vth) 이상의 전압을 곱한다.
또, 디지털 시간 계조 구동 대신에, 아날로그 계조 구동을 행하는 경우, 신호의 입력을 다르게 함으로써 도 21과 같은 화소 구성을 사용할 수 있다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(6402)의 게이트에 발광 소자(6404)의 순방향 전압+구동용 트랜지스터(6402)의 Vth 이상의 전압을 가한다. 발광 소자(6404)의 순방향 전압이란 원하는 휘도로 하는 경우의 전압을 가리키고 있고, 적어도 순방향 문턱값 전압을 포함한다. 또, 구동용 트랜지스터(6402)가 포화 영역에서 동작하는 비디오 신호를 입력함으로써 발광 소자(6404)에 전류를 흘려보낼 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해서, 전원선(6407)의 전위는 구동용 트랜지스터(6402)의 게이트 전위보다도 높게 한다. 비디오 신호를 아날로그로 함으로써 발광 소자(6404)에 비디오 신호에 따른 전류를 흘려보내고, 아날로그 계조 구동을 행할 수 있다.
또, 도 21에 도시하는 화소 구성은 이것에 한정되지 않는다. 예를 들면 도 21에 도시하는 화소에 새롭게 스위치, 저항 소자, 용량 소자, 트랜지스터 또는 논리 회로 등을 추가해도 좋다.
다음에, 발광 소자의 구성에 대해서, 도 22를 참조하여 설명한다. 여기에서는 구동용 TFT가 인핸스먼트형인 경우를 예로 들어, 화소의 단면 구조에 관해서 설명한다. 도 22a, 도 22b, 도 22c의 반도체 장치에 사용되는 구동용 TFT인 TFT(7001, 7011, 7021)는 실시형태 3에서 개시하는 박막 트랜지스터와 동일하게 제작할 수 있고, 게이트 절연층, 소스 전극층, 및 드레인 전극층 위에 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터이다.
발광 소자는 발광을 추출하기 위해서 적어도 양극 또는 음극의 한쪽이 투명하면 좋다. 그리고, 기판 위에 박막 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 추출하는 상면 사출이나, 기판측의 면으로부터 발광을 추출하는 하면 사출이나, 기판측 및 기판과는 반대측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 화소 구성은 어느 사출 구조의 발광 소자에나 적용할 수 있다.
상면 사출 구조의 발광 소자에 대해서 도 22a를 참조하여 설명한다.
도 22a에, 구동용 TFT인 TFT(7001)가 n형이고, 발광 소자(7002)로부터 발생되는 빛이 양극(7005)측으로 통하는 경우의, 화소의 단면도를 도시한다. 도 22a에서는 발광 소자(7002)의 음극(7003)과 구동용 TFT인 TFT(7001)가 전기적으로 접속되어 있고, 음극(7003) 위에 발광층(7004), 양극(7005)이 차례로 적층되어 있다. 음극(7003)은 일함수가 작고, 게다가 빛을 반사하는 도전막이면 다양한 재료를 사용할 수 있다. 예를 들면 Ca, Al, CaF, MgAg, AlLi 등이 바람직하다. 그리고 발광층(7004)은 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 복수의 층으로 구성되어 있는 경우, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층한다. 또 이들의 층을 모두 형성할 필요는 없다. 양극(7005)은 빛을 투과하는 투광성을 가지는 도전성 재료를 사용하여 형성하고, 예를 들면 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐주석산화물(이하, ITO라고 나타냄), 인듐아연산화물, 산화규소를 첨가한 인듐주석산화물 등의 투광성을 가지는 도전막을 사용해도 좋다.
음극(7003) 및 양극(7005)으로 발광층(7004)을 사이에 두고 있는 영역이 발광 소자(7002)에 상당한다. 도 22a에 도시한 화소의 경우, 발광 소자(7002)로부터 발생되는 빛은 화살표로 도시하는 바와 같이 양극(7005)측에 사출된다.
다음에, 하면 사출 구조의 발광 소자에 대해서 도 22b를 참조하여 설명한다. 구동용 TFT(7011)가 n형이고, 발광 소자(7012)로부터 발생하는 빛이 음극(7013)측에 사출되는 경우의, 화소의 단면도를 도시한다. 도 22b에서는 구동용 TFT(7011)와 전기적으로 접속된 투광성을 가지는 도전막(7017) 위에, 발광 소자(7012)의 음극(7013)이 성막되어 있고, 음극(7013) 위에 발광층(7014), 양극(7015)이 차례로 적층되어 있다. 또, 양극(7015)이 투광성을 가지는 경우, 양극 위를 덮도록, 빛을 반사 또는 차폐하기 위한 차폐막(7016)이 성막되어 있어도 좋다. 음극(7013)은 도 22a의 경우와 동일하게, 일함수가 작은 도전성 재료이면 여러가지 재료를 사용할 수 있다. 단 그 막 두께는 빛을 투과하는 정도(바람직하게는 5nm 내지 30nm 정도)로 한다. 예를 들면 20nm의 막 두께를 가지는 알루미늄막을, 음극(7013)으로서 사용할 수 있다. 그리고 발광층(7014)은 도 22a와 동일하게, 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 양극(7015)은 빛을 투과할 필요는 없지만, 도 22a와 동일하게, 투광성을 가지는 도전성 재료를 사용하여 형성할 수 있다. 그리고 차폐막(7016)은 예를 들면 빛을 반사하는 금속 등을 사용할 수 있지만, 금속막에 한정되지 않는다. 예를 들면 흑색 안료를 첨가한 수지 등을 사용할 수도 있다.
음극(7013) 및 양극(7015)으로, 발광층(7014)을 사이에 두고 있는 영역이 발광 소자(7012)에 상당한다. 도 22b에 도시한 화소의 경우, 발광 소자(7012)로부터 발생되는 빛은 화살표로 도시하는 바와 같이 음극(7013)측에 사출된다.
다음에, 양면 사출 구조의 발광 소자에 대해서, 도 22c를 참조하여 설명한다. 도 22c에서는 구동용 TFT(7021)와 전기적으로 접속된 투광성을 가지는 도전막(7027) 위에, 발광 소자(7022)의 음극(7023)이 성막되어 있고, 음극(7023) 위에 발광층(7024), 양극(7025)이 차례로 적층되어 있다. 음극(7023)은 도 22a의 경우와 동일하게, 일함수가 작은 도전성 재료이면 여러가지 재료를 사용할 수 있다. 단 그 막 두께는 빛을 투과하는 정도로 한다. 예를 들면 20nm의 막 두께를 가지는 Al을, 음극(7023)으로서 사용할 수 있다. 그리고 발광층(7024)은 도 22a와 동일하게, 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 양극(7025)은 도 22a와 동일하게, 빛을 투과하는 투광성을 가지는 도전성 재료를 사용하여 형성할 수 있다.
음극(7023)과, 발광층(7024)과, 양극(7025)이 겹쳐 있는 부분이 발광 소자(7022)에 상당한다. 도 22c에 도시한 화소의 경우, 발광 소자(7022)로부터 발생되는 빛은 화살표로 도시하는 바와 같이 양극(7025)측과 음극(7023)측의 양쪽에 사출된다.
또, 여기에서는 발광 소자로서 유기 EL 소자에 관해서 설명하였지만, 발광 소자로서 무기 EL 소자를 설치하는 것도 가능하다.
또 본 실시형태에서는 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광 소자가 전기적으로 접속되어 있는 예를 개시했지만, 구동용 TFT와 발광 소자의 사이에 전류 제어용 TFT가 접속되어 있는 구성이어도 좋다.
또 본 실시형태에서 도시하는 반도체 장치는 도 22에 도시한 구성에 한정되는 것은 아니고, 본 발명의 기술적 사상에 기초하는 각종의 변형이 가능하다.
다음에, 본 발명의 반도체 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대해서, 도 23을 참조하여 설명한다. 도 23은 제 1 기판 위에 형성된 게이트 절연층, 게이트 절연층 위에 소스 전극층 및 드레인 전극층, 소스 전극층 및 드레인 전극층 위에 산화물 반도체층을 포함하는 전기 특성이 높은 박막 트랜지스터 및 발광 소자를, 제 2 기판과의 사이에 씰재에 의해서 밀봉한, 패널의 상면도이며, 도 23b는 도 23a의 H-I에 있어서의 단면도에 상당한다.
제 1 기판(4501) 위에 형성된 화소부(4502), 소스선 구동 회로(4503a, 4503b), 및 게이트선 구동 회로(4504a, 4504b)를 둘러싸도록 하여, 씰재(4505)가 형성되어 있다. 또 화소부(4502), 소스선 구동 회로(4503a, 4503b), 및 게이트선 구동 회로(4504a, 4504b) 위에 제 2 기판(4506)이 형성되어 있다. 따라서 화소부(4502), 소스선 구동 회로(4503a, 4503b), 및 게이트선 구동 회로(4504a, 4504b)는 제 1 기판(4501)과 씰재(4505)와 제 2 기판(4506)에 의해, 충전재(4507)와 함께 밀봉되어 있다. 이렇게 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
또 제 1 기판(4501) 위에 형성된 화소부(4502), 소스선 구동 회로(4503a, 4503b), 및 게이트선 구동 회로(4504a, 4504b)는 박막 트랜지스터를 복수 가지고 있고, 도 23b에서는 화소부(4502)에 포함되는 박막 트랜지스터(4510)와, 소스선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시하였다.
박막 트랜지스터(4509, 4510)는 게이트 절연층, 소스 전극층, 및 드레인 전극층 위에 산화물 반도체층을 포함하는 전기 특성이 높은 박막 트랜지스터에 상당하고, 실시형태 3에 개시하는 박막 트랜지스터(170)를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터(4509, 4510)는 n채널형 박막 트랜지스터이다.
또 4511은 발광 소자에 상당하고, 발광 소자(4511)가 가지는 화소 전극인 제 1 전극층(4517)은 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되어 있다. 또 발광 소자(4511)의 구성은 제 1 전극층(4517), 전계 발광층(4512), 제 2 전극층(4513)의 적층 구조이지만, 본 실시형태에 개시한 구성에 한정되지 않는다. 발광 소자(4511)로부터 추출하는 빛의 방향 등에 맞추고, 발광 소자(4511)의 구성은 적당히 바꿀 수 있다.
격벽(4520)은 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 사용하여 형성한다. 특히 감광성의 재료를 사용하여, 제 1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률을 이루어 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4512)은 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다.
발광 소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성해도 좋다. 보호막으로서는 질화규소막, 질화산화규소막, DLC막 등을 형성할 수 있다.
또, 소스선 구동 회로(4503a, 4503b), 게이트선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 주어지는 각종 신호 및 전위는 FPC(4518a, 4518b)로부터 공급되었다.
본 실시형태에서는 접속 단자 전극(4515)이, 발광 소자(4511)가 가지는 제 1 전극층(4517)과 같은 도전막으로 형성되고, 단자 전극(4516)은 박막 트랜지스터(4509, 4510)가 가지는 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
접속 단자 전극(4515)은 FPC(4518a)가 가지는 단자와, 이방성 도전막(4519)을 통해서 전기적으로 접속되어 있다.
발광 소자(4511)로부터의 빛의 추출 방향에 위치하는 제 2 기판(4506)은 투광성이어야만 한다. 이 경우에는 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성을 가지는 재료를 사용한다.
또, 충전재(4507)로서는 질소나 아르곤 등의 불활성의 기체 이외에, 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리비닐클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테이트)를 사용할 수 있다. 본 실시형태는 충전재로서 질소를 사용했다.
또, 필요하다면 발광 소자의 사출면에 편광판, 또는 원평광판(타원편광판을 포함함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적당히 설치해도 좋다. 또한, 편광판 또는 원평광판에 반사 방지막을 설치해도 좋다. 예를 들면, 표면의 요철에 의해 반사광을 확산시켜, 눈부심을 저감할 수 있는 안티글레어 처리(anti-glare treatment)를 행할 수 있다.
소스선 구동 회로(4503a, 4503b), 및 게이트선 구동 회로(4504a, 4504b)는 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막에 의해 형성된 구동 회로로 실장되어도 좋다. 또한, 소스선 구동 회로만, 또는 일부, 또는 게이트선 구동 회로만, 또는 일부만을 별도 형성하여 실장해도 좋고, 본 실시형태는 도 23의 구성에 한정되지 않는다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(표시 패널)를 제작할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적당히 조합하여 실시하는 것이 가능하다.
(실시형태 8)
본 발명의 일 실시형태의 반도체 장치는 전자페이퍼로서 적용할 수 있다. 전자페이퍼는 정보를 표시하는 것이면 모든 분야의 전자기기에 사용하는 것이 가능하다. 예를 들면, 전자페이퍼를 사용하여, 전자서적(전자북), 포스터, 전차 등의 탈것의 차내 광고, 크레디트카드 등의 각종 카드에 있어서의 표시 등에 적용할 수 있다. 전자기기의 일례를 도 24, 도 25에 도시한다.
도 24a는 전자페이퍼로 만들어진 포스터(2631)를 도시하고 있다. 광고매체가 종이 인쇄물인 경우에는 광고 교환은 사람 손으로 하였지만, 본 발명의 일 실시형태를 적용한 전자페이퍼를 사용하면 단시간에 광고 표시를 바꿀 수 있다. 또한, 표시도 망가지지 않고 안정된 화상을 얻을 수 있다. 또, 포스터는 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다.
또, 도 24b는 전차 등의 탈것의 차내 광고(2632)를 도시하고 있다. 광고매체가 종이 인쇄물일 경우에는 광고의 교환은 사람 손으로 하였지만, 본 발명의 일 실시형태를 적용한 전자페이퍼를 사용하면 사람의 손을 많이 필요로 하지 않고 단시간에 광고 표시를 바꿀 수 있다. 또 표시도 망가지지 않고 안정된 화상을 얻을 수 있다. 또, 차내 광고는 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다.
또, 도 25는 전자서적(2700)의 일례를 도시하고 있다. 예를 들면, 전자서적(2700)은 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성되어 있다. 케이스(2701, 2703)는 축부(2711)에 의해 일체로 되어 있고, 상기 축부(2711)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이 서적과 같은 동작을 행하는 것이 가능해진다.
케이스(2701)에는 표시부(2705)가 내장되고, 케이스(2703)에는 표시부(2707)가 내장되어 있다. 표시부(2705) 및 표시부(2707)는 계속 화면을 표시하는 구성으로 하여도 좋고, 다른 화면을 표시하는 구성으로 하여도 좋다. 다른 화면을 표시하는 구성으로 하는 것으로, 예를 들면 우측의 표시부(도 25에서는 표시부(2705))에 문장을 표시하고, 좌측의 표시부(도 25에서는 표시부(2707))에 화상을 표시할 수 있다.
또, 도 25에서는 케이스(2701)에 조작부 등을 구비한 예를 도시하였다. 예를 들면, 케이스(2701)에 있어서, 전원(2721), 조작키(2723), 스피커(2725) 등을 구비하고 있다. 조작키(2723)로 페이지를 넘길 수 있다. 또, 케이스의 표시부와 동일 면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 케이스의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또, 전자서적(2700)은 전자사전으로서의 기능을 갖게 한 구성으로 하여도 좋다.
또, 전자서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의해, 전자서적 서버로부터, 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 하는 것도 가능하다.
본 실시형태는 다른 실시형태에 기재한 구성과 적당히 조합하여 실시하는 것이 가능하다.
(실시형태 9)
본 발명의 일 실시형태에 관계되는 반도체 장치는 다양한 전자기기(유기기도 포함함)에 적용할 수 있다. 전자기기로서는 예를 들면 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털카메라, 디지털 비디오카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화장치라고도 함), 휴대형 게임기, 휴대 정보단말, 음향재생장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
도 26a는 텔레비전 장치(9600)의 일례를 도시하고 있다. 텔레비전 장치(9600)는 케이스(9601)에 표시부(9603)가 내장되어 있다. 표시부(9603)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기에서는 스탠드(9605)로 케이스(9601)를 지지한 구성을 도시하고 있다.
텔레비전 장치(9600)의 조작은 케이스(9601)가 구비하는 조작 스위치나, 다른 리모트컨트롤 조작기(9610)로 행할 수 있다. 리모트컨트롤 조작기(9610)가 구비하는 조작키(9609)에 의해, 채널이나 음량의 조작을 행할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트컨트롤 조작기(9610)에, 상기 리모트컨트롤 조작기(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 하여도 좋다.
또, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반 텔레비전 방송을 수신할 수 있고, 또 모뎀을 통해서 유선 또는 무선에 의한 통신 네트워크에 접속함으로써 1방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리 등)의 정보 통신을 행하는 것도 가능하다.
도 26b는 디지털 포토 프레임(9700)의 일례를 도시하고 있다. 예를 들면, 디지털 포토 프레임(9700)은 케이스(9701)에 표시부(9703)가 내장되어 있다. 표시부(9703)는 각종 화상을 표시하는 것이 가능하고, 예를 들면 디지털카메라 등으로 촬영한 화상 데이터를 표시시킴으로써 통상의 사진틀과 동일하게 기능시킬 수 있다.
또, 디지털 포토 프레임(9700)은 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록매체 삽입부 등을 구비하는 구성으로 한다. 이들의 구성은 표시부와 동일 면에 내장되어 있어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들면, 디지털 포토 프레임의 기록매체 삽입부에, 디지털카메라로 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 받아들이고, 받아들인 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또, 디지털 포토 프레임(9700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의해, 원하는 화상 데이터를 받아들이고, 표시시키는 구성으로 할 수도 있다.
도 27a는 휴대형 유기기이며, 케이스(9881)와 케이스(9891)의 2개의 케이스로 구성되고 있고, 연결부(9893)에 의해 개폐 가능하게 연결되어 있다. 케이스(9881)에는 표시부(9882)가 내장되고, 케이스(9891)에는 표시부(9883)가 내장되어 있다. 또한, 도 27a에 도시하는 휴대형 유기기는 그 외에, 스피커부(9884), 기록매체 삽입부(9886), LED 램프(9890), 입력 수단(조작키(9885), 접속 단자(9887), 센서(9888; 힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9889)) 등을 구비하고 있다. 물론, 휴대형 유기기의 구성은 상기한 것에 한정되지 않고, 적어도 본 발명의 일 실시형태에 관계되는 반도체 장치를 구비한 구성이면 좋고, 그 부속 설비가 적당히 설치된 구성으로 할 수 있다. 도 27a에 도시하는 휴대형 유기기는 기록매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 유기기와 무선 통신을 행해서 정보를 공유하는 기능을 가진다. 또, 도 27a에 도시하는 휴대형 유기기가 가지는 기능은 이것에 한정되지 않고, 여러가지 기능을 가질 수 있다.
도 27b는 대형 유기기인 슬롯머신(9900)의 일례를 도시하고 있다. 슬롯머신(9900)은 케이스(9901)에 표시부(9903)가 내장되어 있다. 또한, 슬롯머신(9900)은 그 외에, 스타트 레버나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 구비하고 있다. 물론, 슬롯머신(9900)의 구성은 상기한 것에 한정되지 않고, 적어도 본 발명의 일 실시형태인 관련되는 반도체 장치를 구비한 구성이면 좋고, 기타 부속 설비가 적절히 설치된 구성으로 할 수 있다.
도 28a는 휴대전화기(1000)의 일례를 도시하고 있다. 휴대전화기(1000)는 케이스(1001)에 내장된 표시부(1002) 외에, 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크(1006) 등을 구비하고 있다.
도 28a에 도시하는 휴대전화기(1000)는 표시부(1002)를 손가락 등으로 접촉함으로써 정보를 입력할 수 있다. 또한, 전화를 걸거나, 또는 메일을 작성하는 등의 조작은 표시부(1002)를 손가락 등으로 접촉함으로써 행할 수 있다.
표시부(1002)의 화면은 주로 3개의 모드가 있다. 제 1은 화상의 표시를 주로 하는 표시 모드이며, 제 2는 문자 등의 정보의 입력을 주로 하는 입력 모드이다. 제 3은 표시 모드와 입력 모드의 2개의 모드가 혼합된 표시+입력 모드이다.
예를 들면, 전화를 걸거나 또는 메일을 작성하는 경우는 표시부(1002)를 문자의 입력을 주로 하는 문자 입력 모드로 하여 화면에 표시시킨 문자의 입력 조작을 행하면 좋다. 이 경우, 표시부(1002)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또, 휴대전화기(1000) 내부에, 자이로, 가속도 센서 등의 경사를 검출하는 센서를 가지는 검출 장치를 설치함으로써 휴대전화기(1000)의 방향(세로인지 가로인지)을 판단하고, 표시부(1002)의 화면 표시를 자동적으로 바꾸도록 할 수 있다.
또, 화면 모드의 전환은 표시부(1002)를 접촉하는 것, 또는 케이스(1001)의 조작 버튼(1003)의 조작에 의해 행하여진다. 또한, 표시부(1002)에 표시되는 화상의 종류에 따라서 바꾸도록 할 수도 있다. 예를 들면, 표시부에 표시하는 화상 신호가 동화상의 데이터이면 표시 모드, 텍스트 데이터이면 입력 모드로 바꾼다.
또, 입력 모드에 있어서, 표시부(1002)의 광 센서로 검출되는 신호를 검지하고, 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 없는 경우에는 화면의 모드를 입력 모드로부터 표시 모드로 바꾸도록 제어해도 좋다.
표시부(1002)는 이미지 센서로서 기능시킬 수도 있다. 예를 들면, 표시부(1002)에 손바닥이나 손가락을 접촉하는 것으로 장문, 지문 등을 촬상함으로써 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백라이트 또는 근적외광을 발광하는 센싱용 광원을 사용하면 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
도 28b도 휴대전화기의 일례다. 도 28b의 휴대전화기는 케이스(9411)에, 표시부(9412), 및 조작 버튼(9413)을 포함하는 표시 장치(9410)와, 케이스(9401)에 조작 버튼(9402), 외부 입력 단자(9403), 마이크(9404), 스피커(9405), 및 착신시에 발광하는 발광부(9406)를 포함하는 통신 장치(9400)를 가지고 있고, 표시 기능을 가지는 표시 장치(9410)는 전화 기능을 가지는 통신 장치(9400)와 화살표의 2방향으로 탈착 가능하다. 따라서, 표시 장치(9410)와 통신 장치(9400)의 단축끼리를 장착할 수도 있고, 표시 장치(9410)와 통신장치(9400)의 장축끼리를 장착할 수도 있다. 또 표시 기능만을 필요로 하는 경우, 통신장치(9400)로부터 표시 장치(9410)를 떼고, 표시 장치(9410)를 단독으로 사용할 수 있다. 통신장치(9400)와 표시 장치(9410)는 무선통신 또는 유선통신에 의해 화상 또는 입력 정보를 수수할 수 있고, 각각 충전 가능한 배터리를 갖는다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절하게 조합하여 실시하는 것이 가능하다.
(실시형태 10)
본 실시형태에서는 4-inch의 QVGA의 액정 표시 패널을 실제로 제작한 예를 도시한다.
실시형태 3에 개시하는 프로세스에서 얻어지는 보톰 게이트 보톰 콘택트형 TFT는 게이트 절연막 위의 소스 드레인 전극 배선의 패터닝을 포토리소그래피 기술과 드라이 에칭으로 규정한 사이즈로 형성할 수 있기 때문에, 채널 길이의 제어도 미세화할 수 있고, 생산성 향상과 소스선 구동 회로의 고속 동작에 유리하다. 또한, 도 5c에 도시하는 바와 같이 액정 표시 장치의 화소에 배치하는 유지용량 Cs는 용량 배선과, 게이트 절연층과, 보호 절연막과, 화소 전극으로 만들 수 있고, 산화물 반도체층(In-Ga-Zn-O계 비단결정막)을 개재하지 않기 때문에 작은 면적으로 용량의 확보가 가능해지고, 표시 규격 QVGA의 4-inch 패널의 경우, 개구율을 4% 향상시킬 수 있다. 또한, 소스 전극 또는 드레인 전극을 게이트 절연막에 형성한 콘택트 홀을 통해서 직접 게이트 전극과 전기적으로 접속하는 구조(다이렉트 콘택트 구조라고도 함)의 사용에 의해, 시프트 레지스터의 콘택트의 수를 저감할 수 있다. 콘택트의 수를 절감함으로써 제조 수율 향상을 도모할 수 있다.
실시형태 3에 개시하는 프로세스에 따라, 실제로 제작한 TFT(동일 기판 위의 임의의 32개의 TFT)의 측정 결과를 도 29에 도시한다. TFT의 조건은 게이트 산화막(비교 유전율 4.1)의 막 두께 200[nm], 채널 길이 L=4㎛, 채널 폭 W=20㎛이며, 동일 기판 위의 임의의 32개의 TFT를 각각 측정했다. 도 29에 있어서, 동일 기판 위의 임의의 32개의 TFT의 VG-ID 곡선은 거의 겹쳐 있고, 편차가 적은 TFT를 얻었다. 도 29의 VG-ID 곡선보다 전계 효과 이동도(Field effect mobility)μFE를 산출했다. 산출 방법은 Gradual Channel 근사를 가정하고, 포화 영역(Vds=10[V])에 있어서, 32개 중, 전계 효과 이동도(μFE)의 최대치를 나타낸 TFT의 값은 11.3[㎠/Vs]이다.
도 17 및 도 18에 도시한 바와 같이, 복수 단계의 시프트 레지스터는 드라이버 회로에 사용할 수 있다. 구동 전압 16[V]로 설계하고, 전원은 정전원 2개와 부전원 1개를 필요로 한다. 드라이버 회로의 TFT의 채널 길이는 L=10[㎛], 채널 폭 W=50㎛이다. 또한, 드라이버 회로의 시프트 레지스터의 단계수는 44단으로 했다. 실제로 제작한 드라이버 회로의 오실로스코프에서의 측정 결과를 도 30에 도시한다. 도 30에 있어서, 가장 위의 파형은 시프트 레지스터의 최종단(44단)의 출력 파형이고, 그 아래가 43단째, 또 아래가 42단째의 출력 파형이 된다. 구동 전압은 16[V]이다. 이때의 소비 전류는 0.57[mA]이다. 도 30의 가장 아래의 파형은 4상 클록 중의 1개의 파형이고, 이 일부가 시프트 레지스터의 42단으로부터 출력되어 있다. 게이트선 구동 회로로서 사용하는 경우, 표시 규격 QVGA의 패널에서의 드라이버 구동 주파수는 3.66kHz, 게이트 선택 기간은 68.31[㎲] 이하, 표시 규격 VGA의 패널이라면 게이트 선택 기간 34.44[㎲] 이하가 구해진다.
본 실시형태의 드라이버 회로는 상기 사양을 만족하고 있는 것을 알 수 있다.
다음에, 최대 구동 주파수(606.2kHz)일 때의 드라이버 출력 파형을 도 31에 도시한다. 4단째의 파형은 4상 클록의 하나이고, 이 일부가 드라이버 회로의 42단으로부터 출력되어 있다. 표시 규격 QVGA의 패널의 경우, 드라이버 구동 주파수는 234.24kHz이며, 드라이버 출력 파형으로부터 이 드라이버 회로를 사용하여 비디오 기록을 행하면 기록 기간은 1.07[㎲]이 된다. 이 결과로부터 비디오 신호의 개수를 늘리고, 분할 입력하여 패널에 비디오 데이터를 보내는 것으로, 동일 기판 위에 화소부와, 게이트선 구동 회로와, 소스선 구동 회로를 설치하는 것이 가능하다. 본 실시형태에서는 비디오 신호의 개수를 16개로 한다.
상기 시프트 레지스터를 포함하는 구동 회로와 화소부와 동일 기판 위에 형성하고, 4-inch 풀 컬러 액정 모니터를 제작했다. 그 디스플레이의 사양을 표 3에 나타낸다.
아이템들 사양
대각선 사이즈 4.015 inches
화소수 320 × RGB × 240 (QVGA)
해상도 99.6 dpi
패널 사이즈 8.74 cm × 9.94 cm
드라이버 통합
개구율 41.8 %
제작한 디스플레이의 화소수는 320×RGB×240(QVGA)이고, 화소 밀도는 99.6dpi이다. 그리고, 소스선 구동 회로 및 게이트선 구동 회로를 내장한 디스플레이이다.
게이트선 구동 회로는 클록 주파수 3.66[kHz], 게이트 선택 기간을 68.31[㎲]로 했다. 비디오 신호는 16개 동시에 아날로그 입력을 행하여, 스위치를 통해서 패널에 기록된다. 비디오 기록 기간은 1.07[㎲]로 하고, 소스선 구동 회로의 구동 주파수를 234.24[kHz]로 했다. 4.015-inch의 풀 컬러 표시 액티브 매트릭스 액정 모니터를 시작(試作)했다. 도 32에 그 도면을 도시한다. 동일 기판 위에 표시부와 구동 회로를 형성하였기 때문에, 도 32에 도시하는 바와 같이 표시 영역의 주변에 소스선 구동 회로(201), 및 게이트선 구동 회로(202)를 가진다.
100 : 기판 101 : 게이트 전극
102 : 게이트 절연층 103 : 산화물 반도체층
105a : 소스 전극층 105b : 드레인 전극층
107 : 보호 절연막 108 : 용량 배선
109 : 산화물 반도체막 110 : 화소 전극
111 : 산화물 반도체막 120 : 접속 전극
121 : 단자 122 : 단자
125 : 콘택트 홀 126 : 콘택트 홀
127 : 콘택트 홀 128 : 투명 전극막
129 : 투명 전극막 131 : 레지스트 마스크
132 : 전극막 150 : 단자
151 : 단자 152 : 게이트 절연층
153 : 접속 전극 154 : 보호 절연막
155 : 투명 도전막 156 : 전극
170 : 박막 트랜지스터 201 : 소스선 구동 회로
202 : 게이트선 구동 회로 400 : 기판
401 : 게이트 전극 402 : 게이트 전극
403 : 게이트 절연층 404 : 콘택트 홀
405 : 산화물 반도체층 407 : 산화물 반도체층
409 : 배선 410 : 배선
411 : 배선 430 : 박막 트랜지스터
431 : 박막 트랜지스터 440 : 기판
441 : 게이트 전극 442 : 게이트 전극
443 : 게이트 절연층 444 : 콘택트 홀
445 : 산화물 반도체층 447 : 산화물 반도체층
449 : 제 1 배선 450 : 제 2 배선
451 : 제 3 배선 452 : 보호층
453 : 접속 배선 460 : 박막 트랜지스터
461 : 박막 트랜지스터

Claims (11)

  1. 표시 장치에 있어서:
    제 1 산화물 반도체층을 포함하는 제 1 박막 트랜지스터를 포함하는 화소부; 및
    구동 회로로서,
    제 1 게이트 전극;
    상기 제 1 게이트 전극 위의 게이트 절연층; 및
    상기 게이트 절연층 위의 제 2 산화물 반도체층을 포함하는, 제 2 박막 트랜지스터,
    제 2 게이트 전극;
    상기 제 2 게이트 전극 위의 상기 게이트 절연층;
    상기 게이트 절연층 위의 제 3 산화물 반도체층; 및
    상기 게이트 절연층 내의 콘택트 홀을 포함하는, 제 3 박막 트랜지스터,
    상기 콘택트 홀을 통해 상기 제 2 게이트 전극에 직접 접속되는 제 1 배선, 및
    상기 게이트 절연층을 사이에 개재하여 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 양쪽과 겹치는 제 2 배선을 포함하는, 상기 구동 회로를 포함하고,
    상기 제 2 배선은 상기 제 2 산화물 반도체층 및 상기 제 3 산화물 반도체층에 직접 접하는, 표시 장치.
  2. 제 1 항에 있어서, 상기 제 1 산화물 반도체층, 상기 제 2 산화물 반도체층, 및 상기 제 3 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 표시 장치.
  3. 제 1 항에 있어서, 상기 화소부 및 상기 구동 회로는 동일한 기판 위에 제공되는, 표시 장치.
  4. 표시 장치에 있어서:
    기판 위의 화소부로서,
    제 1 게이트 전극 및 상기 제 1 게이트 전극 위의 제 1 산화물 반도체층을 포함하고, 상기 제 1 게이트 전극 및 상기 제 1 산화물 반도체층 사이에 게이트 절연층을 갖는 제 1 박막 트랜지스터를 포함하는, 상기 화소부; 및
    상기 기판 위의 구동 회로로서,
    상기 게이트 절연층 위의 배선;
    제 2 게이트 전극; 및 상기 제 2 게이트 전극 위의 제 2 산화물 반도체층을 포함하고, 상기 제 2 게이트 전극 및 상기 제 2 산화물 반도체층 사이에 상기 게이트 절연층을 갖고, 상기 제 2 산화물 반도체층은 상기 배선과 겹치는, 제 2 박막 트랜지스터; 및
    제 3 게이트 전극; 및 상기 제 3 게이트 전극 위의 제 3 산화물 반도체층을 포함하고, 상기 제 3 게이트 전극 및 상기 제 3 산화물 반도체층 사이에 상기 게이트 절연층을 갖고, 상기 제 3 산화물 반도체층은 상기 배선과 겹치는 제 3 박막 트랜지스터를 포함하는, 상기 구동 회로를 포함하고,
    상기 배선은 상기 제 2 산화물 반도체층, 상기 제 3 산화물 반도체층, 및 상기 제 3 게이트 전극에 직접 접하고,
    상기 배선은 상기 게이트 절연층에 형성된 콘택트 홀을 통해 상기 제 3 게이트 전극에 직접 접하고,
    상기 제 2 산화물 반도체층 및 상기 제 3 산화물 반도체층의 각각은 타깃을 사용하여 스퍼터링법에 의해 형성되고,
    상기 제 2 산화물 반도체층 및 상기 제 3 산화물 반도체층의 각각은 인듐, 갈륨, 및 아연을 포함하고,
    상기 제 2 산화물 반도체층 및 상기 제 3 산화물 반도체층의 각각 내의 갈륨의 조성비는 상기 타깃 내의 갈륨의 조성보다 작고,
    상기 제 2 산화물 반도체층 및 상기 제 3 산화물 반도체층의 각각 내의 아연의 조성비는 상기 타깃 내의 아연의 조성보다 작은, 표시 장치.
  5. 제 4 항에 있어서, 상기 제 1 산화물 반도체층, 상기 제 2 산화물 반도체층, 및 상기 제 3 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 표시 장치.
  6. 표시 장치를 제작하는 방법에 있어서:
    기판 위에 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계;
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층에 콘택트 홀을 형성하는 단계;
    상기 콘택트 홀을 통해 상기 제 2 게이트 전극에 직접 접속되는 제 1 배선 및 상기 게이트 절연층을 사이에 개재하여 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 양쪽과 겹치는 제 2 배선을 형성하는 단계; 및
    상기 게이트 절연층 및 상기 제 2 배선 위에 상기 제 1 게이트 전극과 겹치는 제 1 산화물 반도체층 및 상기 게이트 절연층, 상기 제 1 배선, 및 상기 제 2 배선 위에 상기 제 2 게이트 전극과 겹치는 제 2 산화물 반도체 층을 형성하는 단계를 포함하고,
    상기 제 2 산화물 반도체층은 상기 제 1 배선 및 상기 제 2 배선에 직접 접하고,
    상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층의 각각은 타깃을 사용하여 스퍼터링법에 의해 형성되고,
    상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층의 각각은 인듐, 갈륨, 및 아연을 포함하고,
    상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층의 각각 내의 갈륨의 조성비는 상기 타깃 내의 갈륨의 조성보다 작고,
    상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층의 각각 내의 아연의 조성비는 상기 타깃 내의 아연의 조성보다 작은, 표시 장치 제작 방법.
  7. 제 6 항에 있어서, 플라즈마 처리는 상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층이 형성되기 전에 상기 게이트 절연층의 표면상에 수행되는, 표시 장치 제작 방법.
  8. 제 6 항에 있어서, 플라즈마 처리는 상기 제 1 배선 및 상기 제 2 배선이 형성되기 전에 상기 게이트 절연층의 표면 및 상기 콘택트 홀의 저면 상에 수행되는, 표시 장치 제작 방법.
  9. 제 1 항에 있어서,
    상기 제 2 산화물 반도체층 및 상기 제 3 산화물 반도체층의 각각은 타깃을 사용하여 스퍼터링법에 의해 형성되고,
    상기 제 2 산화물 반도체층 및 상기 제 3 산화물 반도체층의 각각은 인듐, 갈륨, 및 아연을 포함하고,
    상기 제 2 산화물 반도체층 및 상기 제 3 산화물 반도체층의 각각 내의 갈륨의 조성비는 상기 타깃 내의 갈륨의 조성보다 작고,
    상기 제 2 산화물 반도체층 및 상기 제 3 산화물 반도체층의 각각 내의 아연의 조성비는 상기 타깃 내의 아연의 조성보다 작은, 표시 장치.
  10. 제 1 항 또는 제 4 항에 있어서,
    투명 도전막, 단자, 및 플로팅 전극을 포함하는 단자부를 더 포함하고,
    상기 투명 도전막은 상기 단자를 통해 소스 배선과 전기적으로 접속되고,
    상기 플로팅 전극은 게이트 배선과 동일한 재료를 포함하고,
    상기 단자 및 상기 플로팅 전극은 서로 겹치는, 표시 장치.
  11. 제 1 항 또는 제 4 항에 있어서,
    투명 도전막, 접속 전극, 및 단자를 포함하는 단자부를 더 포함하고,
    상기 투명 도전막은 상기 접속 전극을 통해 소스 배선과 전기적으로 접속되고,
    상기 단자는 게이트 배선과 동일한 재료를 포함하고,
    상기 접속 전극 및 상기 단자는 서로 겹치고 서로 접하는, 표시 장치.
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Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101714546B (zh) * 2008-10-03 2014-05-14 株式会社半导体能源研究所 显示装置及其制造方法
WO2010038820A1 (en) 2008-10-03 2010-04-08 Semiconductor Energy Laboratory Co., Ltd. Display device
EP2172977A1 (en) 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
US8106400B2 (en) * 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102378956B1 (ko) 2008-10-24 2022-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101432764B1 (ko) 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
KR102359831B1 (ko) 2008-11-21 2022-02-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
TWI654754B (zh) 2008-11-28 2019-03-21 日商半導體能源研究所股份有限公司 液晶顯示裝置
KR101719350B1 (ko) * 2008-12-25 2017-03-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101476817B1 (ko) * 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
KR101851926B1 (ko) 2009-09-04 2018-04-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치를 제작하기 위한 방법
WO2011034012A1 (en) 2009-09-16 2011-03-24 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, light emitting device, semiconductor device, and electronic device
WO2011043216A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device and electronic device including the same
KR101812683B1 (ko) 2009-10-21 2017-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
WO2011048923A1 (en) * 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. E-book reader
US8395156B2 (en) * 2009-11-24 2013-03-12 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2011077825A1 (ja) * 2009-12-24 2011-06-30 シャープ株式会社 液晶表示装置、液晶表示装置の駆動方法並びに電子機器
KR102008754B1 (ko) * 2010-01-24 2019-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치와 이의 제조 방법
CN102782859B (zh) * 2010-02-26 2015-07-29 株式会社半导体能源研究所 半导体装置的制造方法
US20130026462A1 (en) * 2010-03-04 2013-01-31 Sharp Kabushiki Kaisha Method for manufacturing thin film transistor and thin film transistor manufactured by the same, and active matrix substrate
KR20130008037A (ko) * 2010-03-05 2013-01-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하는 방법
KR101854421B1 (ko) * 2010-04-23 2018-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
TWI401497B (zh) * 2010-08-26 2013-07-11 Au Optronics Corp 顯示面板
WO2012043971A2 (ko) * 2010-09-29 2012-04-05 포항공과대학교 산학협력단 롤 형상의 모기판을 이용한 플렉서블 전자소자의 제조방법, 플렉서블 전자소자 및 플렉서블 기판
US8900914B2 (en) * 2011-06-06 2014-12-02 Sharp Kabushiki Kaisha TFT substrate and method for manufacturing same
JP2013084333A (ja) 2011-09-28 2013-05-09 Semiconductor Energy Lab Co Ltd シフトレジスタ回路
US8736315B2 (en) 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10014068B2 (en) * 2011-10-07 2018-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8829528B2 (en) * 2011-11-25 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including groove portion extending beyond pixel electrode
JP6099372B2 (ja) 2011-12-05 2017-03-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
KR20130105392A (ko) * 2012-03-14 2013-09-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8981372B2 (en) * 2012-09-13 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
US9379169B2 (en) * 2012-09-14 2016-06-28 Universal Display Corporation Very high resolution AMOLED display
KR102220279B1 (ko) 2012-10-19 2021-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법
KR102153110B1 (ko) 2013-03-06 2020-09-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체막 및 반도체 장치
JP6083089B2 (ja) * 2013-03-27 2017-02-22 株式会社Ｊｏｌｅｄ 半導体装置、表示装置および電子機器
KR102258973B1 (ko) * 2013-10-31 2021-06-02 타이코에이엠피 주식회사 센싱 블록 및 이를 포함하는 배터리 패키지
JP6444714B2 (ja) 2013-12-20 2018-12-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN103943632B (zh) * 2013-12-31 2017-03-08 上海天马微电子有限公司 一种阵列基板及其制备方法、液晶显示器
KR102418666B1 (ko) 2014-05-29 2022-07-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 소자, 전자 기기, 촬상 소자의 구동 방법, 및 전자 기기의 구동 방법
JP6615490B2 (ja) 2014-05-29 2019-12-04 株式会社半導体エネルギー研究所 半導体装置及び電子機器
CN104112711B (zh) * 2014-07-22 2017-05-03 深圳市华星光电技术有限公司 共平面型氧化物半导体tft基板的制作方法
CN104241298B (zh) * 2014-09-02 2017-11-10 深圳市华星光电技术有限公司 Tft背板结构及其制作方法
CN104183608B (zh) * 2014-09-02 2017-05-03 深圳市华星光电技术有限公司 Tft背板结构及其制作方法
US9634145B2 (en) 2014-10-29 2017-04-25 Eastman Kodak Company TFT substrate with variable dielectric thickness
US9368490B2 (en) 2014-10-29 2016-06-14 Eastman Kodak Company Enhancement-depletion mode inverter with two transistor architectures
US9368491B2 (en) 2014-10-29 2016-06-14 Eastman Kodak Company Enhancement mode inverter with variable thickness dielectric stack
TWI691088B (zh) 2014-11-21 2020-04-11 日商半導體能源研究所股份有限公司 半導體裝置
US9768317B2 (en) 2014-12-08 2017-09-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method of semiconductor device, and electronic device
FI20150334A (fi) * 2015-01-14 2016-07-15 Artto Mikael Aurola Paranneltu puolijohdekokoonpano
CN104752343B (zh) * 2015-04-14 2017-07-28 深圳市华星光电技术有限公司 双栅极氧化物半导体tft基板的制作方法及其结构
CN104867959B (zh) * 2015-04-14 2017-09-26 深圳市华星光电技术有限公司 双栅极氧化物半导体tft基板的制作方法及其结构
KR102549926B1 (ko) 2015-05-04 2023-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제작 방법, 및 전자기기
WO2017137869A1 (en) * 2016-02-12 2017-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
DE112016006619T5 (de) * 2016-03-18 2018-12-06 Mitsubishi Electric Corporation Dünnschichttransistor, Dünnschichttransistor-Substrat, Flüssigkristallanzeigevorrichtung und Verfahren zur Herstellung eines Dünnschichttransistors
CN108780253A (zh) * 2016-03-31 2018-11-09 陶氏环球技术有限责任公司 用钝化薄膜晶体管组件
US11302717B2 (en) * 2016-04-08 2022-04-12 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the same
JP6867832B2 (ja) 2017-03-09 2021-05-12 三菱電機株式会社 アレイ基板、液晶表示装置、薄膜トランジスタ、およびアレイ基板の製造方法
JP6903503B2 (ja) 2017-07-05 2021-07-14 三菱電機株式会社 薄膜トランジスタ基板、液晶表示装置および薄膜トランジスタ基板の製造方法
CN107958656B (zh) * 2018-01-08 2019-07-02 武汉华星光电技术有限公司 Goa电路
CN108538336B (zh) * 2018-04-19 2020-12-15 上海天马有机发光显示技术有限公司 发光移位寄存器及发光控制方法、驱动电路及显示装置
KR20200143618A (ko) 2019-06-14 2020-12-24 삼성디스플레이 주식회사 게이트 구동부 및 이를 포함하는 표시 장치
CN113325199B (zh) * 2021-06-09 2022-04-29 东南大学 一种热电堆式高灵敏度柔性加速度传感器及其制备方法
CN113981605B (zh) * 2021-11-01 2023-02-28 东南大学 一种基于电子墨水的彩色图形化变色织物及制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004349583A (ja) * 2003-05-23 2004-12-09 Sharp Corp トランジスタの製造方法
JP2007096055A (ja) * 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
KR20080017965A (ko) * 2006-08-23 2008-02-27 삼성전자주식회사 가요성 표시 장치용 표시판의 제조 방법
JP2008085048A (ja) * 2006-09-27 2008-04-10 Canon Inc 半導体装置及び半導体装置の製造方法

Family Cites Families (171)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58191461A (ja) * 1982-05-04 1983-11-08 Toshiba Corp 半導体装置の製造方法
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63301565A (ja) * 1987-05-30 1988-12-08 Matsushita Electric Ind Co Ltd 薄膜集積回路
JPH02156676A (ja) 1988-12-09 1990-06-15 Fuji Xerox Co Ltd 薄膜半導体装置
DE69107101T2 (de) 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
JP2585118B2 (ja) 1990-02-06 1997-02-26 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2572003B2 (ja) 1992-03-30 1997-01-16 三星電子株式会社 三次元マルチチャンネル構造を有する薄膜トランジスタの製造方法
JPH0682823A (ja) 1992-09-01 1994-03-25 Sharp Corp 論理・駆動回路およびその製造方法
JPH06160904A (ja) * 1992-11-26 1994-06-07 Matsushita Electric Ind Co Ltd 液晶表示装置とその製造方法
JPH06202156A (ja) 1992-12-28 1994-07-22 Sharp Corp ドライバーモノリシック駆動素子
JPH06151307A (ja) 1993-06-11 1994-05-31 Sanyo Electric Co Ltd 薄膜トランジスタ回路装置の製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JP2677260B2 (ja) * 1995-06-29 1997-11-17 日本電気株式会社 アクティブマトリクス液晶表示装置
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH10290012A (ja) 1997-04-14 1998-10-27 Nec Corp アクティブマトリクス型液晶表示装置およびその製造方法
JPH1184418A (ja) 1997-09-08 1999-03-26 Sanyo Electric Co Ltd 表示装置
JPH11163362A (ja) 1997-12-02 1999-06-18 Toshiba Corp 薄膜トランジスタの製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
DE69940421D1 (de) 1998-12-25 2009-04-02 Semiconductor Energy Lab Halbleitervorrichtungen und deren Herstellung
JP4597295B2 (ja) 1998-12-25 2010-12-15 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4963140B2 (ja) * 2000-03-02 2012-06-27 株式会社半導体エネルギー研究所 半導体装置
JP2001284592A (ja) 2000-03-29 2001-10-12 Sony Corp 薄膜半導体装置及びその駆動方法
US7633471B2 (en) 2000-05-12 2009-12-15 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and electric appliance
US6828587B2 (en) 2000-06-19 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
US6549071B1 (en) 2000-09-12 2003-04-15 Silicon Laboratories, Inc. Power amplifier circuitry and method using an inductance coupled to power amplifier switching devices
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP4954366B2 (ja) 2000-11-28 2012-06-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3382221B2 (ja) * 2000-12-04 2003-03-04 株式会社東芝 液晶表示装置
SG160191A1 (en) 2001-02-28 2010-04-29 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP4069648B2 (ja) 2002-03-15 2008-04-02 カシオ計算機株式会社 半導体装置および表示駆動装置
JP2003280034A (ja) 2002-03-20 2003-10-02 Sharp Corp Ｔｆｔ基板およびそれを用いる液晶表示装置
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP2003309266A (ja) 2002-04-17 2003-10-31 Konica Minolta Holdings Inc 有機薄膜トランジスタ素子の製造方法
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
KR100870522B1 (ko) 2002-09-17 2008-11-26 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
CN1293632C (zh) * 2003-01-10 2007-01-03 统宝光电股份有限公司 薄膜晶体管阵列及其驱动电路结构
JP4314843B2 (ja) 2003-03-05 2009-08-19 カシオ計算機株式会社 画像読取装置及び個人認証システム
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN100464429C (zh) 2003-10-28 2009-02-25 株式会社半导体能源研究所 液晶显示设备及其制造方法,以及液晶电视接收机
KR101130232B1 (ko) 2003-11-14 2012-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그 제조 방법
KR101019045B1 (ko) 2003-11-25 2011-03-04 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 그 제조방법
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
EP2413366B1 (en) 2004-03-12 2017-01-11 Japan Science And Technology Agency A switching element of LCDs or organic EL displays
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR20050104800A (ko) * 2004-04-29 2005-11-03 엘지.필립스 엘시디 주식회사 액정표시패널 및 그 제조방법
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4574261B2 (ja) * 2004-07-16 2010-11-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4906039B2 (ja) * 2004-08-03 2012-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
JP4754918B2 (ja) * 2004-09-30 2011-08-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7427776B2 (en) 2004-10-07 2008-09-23 Hewlett-Packard Development Company, L.P. Thin-film transistor and methods
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CN101057338B (zh) 2004-11-10 2011-03-16 佳能株式会社 采用无定形氧化物的场效应晶体管
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
CN101057339B (zh) 2004-11-10 2012-12-26 佳能株式会社 无定形氧化物和场效应晶体管
JP5036173B2 (ja) * 2004-11-26 2012-09-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8003449B2 (en) * 2004-11-26 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a reverse staggered thin film transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090115222A (ko) 2005-11-15 2009-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
JP5250929B2 (ja) 2005-11-30 2013-07-31 凸版印刷株式会社 トランジスタおよびその製造方法
US8212953B2 (en) 2005-12-26 2012-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015472B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
KR100785038B1 (ko) 2006-04-17 2007-12-12 삼성전자주식회사 비정질 ＺｎＯ계 ＴＦＴ
CN101060139A (zh) 2006-04-17 2007-10-24 三星电子株式会社 非晶氧化锌薄膜晶体管及其制造方法
JP5135709B2 (ja) 2006-04-28 2013-02-06 凸版印刷株式会社 薄膜トランジスタ及びその製造方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2007316104A (ja) * 2006-05-23 2007-12-06 Casio Comput Co Ltd 表示装置
KR100801961B1 (ko) * 2006-05-26 2008-02-12 한국전자통신연구원 듀얼 게이트 유기트랜지스터를 이용한 인버터
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR101217555B1 (ko) 2006-06-28 2013-01-02 삼성전자주식회사 접합 전계 효과 박막 트랜지스터
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5127183B2 (ja) 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
JP2007027773A (ja) * 2006-08-28 2007-02-01 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
KR100790761B1 (ko) 2006-09-29 2008-01-03 한국전자통신연구원 인버터
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
CN101174038B (zh) * 2006-11-01 2010-05-26 群康科技(深圳)有限公司 液晶显示器
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101410926B1 (ko) 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
JP2008235871A (ja) * 2007-02-20 2008-10-02 Canon Inc 薄膜トランジスタの形成方法及び表示装置
KR100858088B1 (ko) 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP4727684B2 (ja) 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
TWI331401B (en) * 2007-04-12 2010-10-01 Au Optronics Corp Method for fabricating a pixel structure and the pixel structure
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101490112B1 (ko) * 2008-03-28 2015-02-05 삼성전자주식회사 인버터 및 그를 포함하는 논리회로
TWI597850B (zh) 2008-07-31 2017-09-01 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
WO2010038820A1 (en) 2008-10-03 2010-04-08 Semiconductor Energy Laboratory Co., Ltd. Display device
CN101714546B (zh) 2008-10-03 2014-05-14 株式会社半导体能源研究所 显示装置及其制造方法
EP2172977A1 (en) 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8106400B2 (en) 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102378956B1 (ko) 2008-10-24 2022-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101432764B1 (ko) 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
KR102359831B1 (ko) 2008-11-21 2022-02-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004349583A (ja) * 2003-05-23 2004-12-09 Sharp Corp トランジスタの製造方法
JP2007096055A (ja) * 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
KR20080017965A (ko) * 2006-08-23 2008-02-27 삼성전자주식회사 가요성 표시 장치용 표시판의 제조 방법
JP2008085048A (ja) * 2006-09-27 2008-04-10 Canon Inc 半導体装置及び半導体装置の製造方法

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