KR101522152B1 - 메모리 셀들, 집적 디바이스들, 및 메모리 셀들을 형성하는 방법들 - Google Patents

메모리 셀들, 집적 디바이스들, 및 메모리 셀들을 형성하는 방법들 Download PDF

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Abstract

일부 실시예들은 메모리 셀들과 같은 집적 디바이스들을 포함한다. 디바이스들은 칼코게나이드 재료, 칼코게나이드 재료 위의 전기 전도성 재료, 및 전기 전도성 재료와 칼코게나이드 재료 사이의 열적 싱크를 포함할 수 있다. 열적 싱크는 전기 전도성 재료와 공통인 원소를 포함하고 칼코게나이드 재료와 공통인 원소를 포함하는 조성물일 수 있다. 일부 실시예들은 메모리 셀들을 형성하는 방법을 포함한다. 칼코게나이드 재료는 히터 재료 위에 형성될 수 있다. 전기 전도성 재료는 칼코게나이드 재료 위에 형성될 수 있다. 열적 싱크는 전기 전도성 재료 및 칼코게나이드 재료 사이에 형성될 수 있다. 열적 싱크는 전기 전도성 재료와 공통인 원소를 포함하고 칼코게나이드 재료와 공통인 원소를 포함하는 조성물일 수 있다.

Description

메모리 셀들, 집적 디바이스들, 및 메모리 셀들을 형성하는 방법들 {MEMORY CELLS, INTEGRATED DEVICES, AND METHODS OF FORMING MEMORY CELLS}
메모리 셀들, 집적 디바이스들, 및 메모리 셀들을 형성하는 방법들.
메모리는 집적 회로조직의 하나의 타입이고, 데이터를 저장하는 전자 시스템들에 사용된다. 집적 메모리는 통상 개별 메모리 셀들의 하나 이상의 어레이들로 제조된다. 메모리 셀들은 메모리를 적어도 2개의 상이한 선택가능 상태들로 유지하거나 저장하도록 구성된다. 2진 시스템에서, 상태들은 “0” 또는 “1”로 간주된다. 다른 시스템들에서, 적어도 일부 개별 메모리 셀들은 정보의 2개보다 많은 레벨들 또는 상태들을 저장하도록 구성될 수 있다.
메모리의 하나의 타입은 상 변화 메모리(PCM)이다. 그러한 메모리는 상 변화 재료를 프로그램가능 재료로 이용한다. PCM에 이용될 수 있는 대표적인 상 변화 재료들은 칼코게나이드 재료들이다.
상 변화 재료들은 적절한 전기적 자극의 적용을 통해 한 위상으로부터 다른 위상으로 가역 변환된다. 각각의 위상은 메모리 상태로 이용될 수 있고, 따라서 개별 PCM 셀은 상 변화 재료의 2개의 유도가능 위상에 상응하는 2개의 선택가능 메모리 상태를 가질 수 있다.
PCM 어레이의 메모리 셀들의 프로그래밍 동안 발생할 수 있는 문제는 인접 메모리 셀들 사이의 열 전달(소위 “열 방해”)이 존재할 수 있다는 것이다. 따라서, 메모리 셀의 메모리 상태는 인접 메모리 셀이 프로그램될 때 방해될 수 있으며, 이는 메모리 어레이 내에서 데이터 저장의 비신뢰성을 초래할 수 있다. 문제는 증가하는 통합의 다운사이징에 따라 증가할 수 있다.
상기 논의된 문제를 완화하거나 방지하는 PCM 셀 아키텍처들을 개발하고, 그러한 PCM 셀 아키텍처들을 형성하는 방법들을 개발하는 것이 바람직할 것이다.
도 1-도 5는 메모리 셀들을 형성하는 대표적인 실시예 방법의 다양한 프로세스 단계들에서 구성의 개략 단면도들이다.
도 6-도 8은 메모리 셀들을 형성하는 다른 대표적인 실시예 방법의 다양한 프로세스 단계들에서 구성의 개략 단면도들이다. 도 6의 프로세스 단계는 도 1의 것에 후속할 수 있다.
도 9 및 도 10은 메모리 셀들을 형성하는 다른 대표적인 실시예 방법의 다양한 프로세스 단계들에서 구성의 개략 단면도들이다. 도 9의 프로세스 단계는 도 1의 것에 후속할 수 있다.
PCM 셀의 프로그래밍은 칼코게나이드 재료 내에 상 변화를 야기하기 위해 메모리 셀 내의 칼코게나이드 재료의 가열을 포함할 수 있다. 셀 내의 칼코게나이드 재료의 전체 체적의 일부만이 가열될 수 있다. 일부 실시예들은 메모리 셀의 프로그래밍 동안 메모리 셀 내에서 칼코게나이드 재료의 가열된 일부의 크기를 제어함으로써 인접 메모리 셀들 사이의 열적 교란이 감소될 수 있다는 인식을 포함한다.
PCM 셀은 히터와 상단 전극 사이의 칼코게나이드 재료를 포함할 수 있다. 칼코게나이드 재료는 프로그래밍 동안 칼코게나이드 재료 내에 원하는 상 변화를 야기하기 위해 히터로 가열될 수 있다. 칼코게나이드 재료의 가열된 일부의 크기는 차이 열 저항 기여들을 포함하는, 칼코게나이드 재료를 따라 상단 전극으로의 전체 열 저항에 영향을 받을 수 있다. 차이 열 저항 기여들은 칼코게나이드 재료 열 저항, 상단 전극 열 저항, 및 2개의 재료 사이의 계면 열 저항을 포함할 수 있다.
일부 실시예들은 계면 열 저항을 감소(및 일부 경우들에서, 최소화)시키기 위해 인터레이어의 제공을 포함한다. 그러한 인터레이어는 “열적 싱크 재료”로 지칭될 수 있다. 열적 싱크 재료는 칼코게나이드 재료와 상단 전극 사이에 있고, 종래의 PCM 셀에 비해 칼코게나이드 재료의 상부 영역을 따라 열 저항을 변경한다. 그러한 열적 싱크 재료의 이용은 메모리 어레이의 프로그래밍 동안 인접 PCM 셀들 사이에서 열 방해를 완화하거나 방지할 수 있다.
대표적인 실시예들은 도 1-도 10을 참조하여 설명된다.
도 1을 참조하면, 구성(10)은 유전체 재료(12)를 통해 연장되는 한 쌍의 전기 전도성 인터커넥트들(14 및 16)을 포함한다.
유전체 재료(12)는 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있고; 일부 실시예들에서 이산화 실리콘, 질화 실리콘 중 하나 이상, 및 다양한 도핑 실리케이트 글래스들(예를 들어, 보로포스포실리케이트 글래스, 포스포실리케이트 글래스, 플루오로실리케이트 글래스 등) 중 어느 하나를 포함하거나, 이들로 본래 구성되거나, 이들로 구성될 수 있다.
인터커넥트들(14 및 16)은 전기 전도성 재료(15)를 포함한다. 그러한 전기 전도성 재료는 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있고; 일부 실시예들에서 텅스텐을 포함하거나, 텅스텐으로 본래 구성되거나, 텅스텐으로 구성될 수 있다.
유전체 재료(12), 및 인터커넥트들(14 및 16)은 반도체 베이스(도시되지 않음)에 의해 지지될 수 있다. 그러한 베이스는 단결정 실리콘을 포함할 수 있고, 반도체 기판, 또는 반도체 기판의 일부로 지칭될 수 있다. 용어들 "반전도성 기판," "반도체 구성" 및 "반도체 기판"은 반전도성 웨이퍼(단독으로 또는 다른 재료들을 포함하는 어셈블리들로), 및 반전도성 재료 층들( 단독으로 또는 다른 재료들을 포함하는 어셈블리들로)과 같은 벌크 반전도성 재료들을 포함하지만, 이들에 제한되지 않는 반전도성 재료를 포함하는 임의의 구성을 의미한다. 용어 "기판"은 상술된 반전도성 기판들을 포함하지만, 이들에 제한되지 않는 임의의 지지 구조를 지칭한다.
인터커넥트들(14 및 16)은 반도체 베이스에 걸쳐 형성되는 다수의 인터커넥트들을 나타낸다. 궁극적으로, 각각의 인터커넥트는 메모리 어레의 메모리 셀에 연결된다(대표적인 메모리 셀들은 도 5에 도시됨). 인터커넥트들(14 및 16)은 회로조직(18 및 20) 각각에 전기적으로 연결되는 것으로 개략적으로 예시된다. 그러한 회로조직은 프로그래밍 동작들 및 판독 동작들 동안 전기적 입력을 개별 메모리 셀들에 제공하는데 이용되는 제어 회로조직을 포함할 수 있다. 회로조직은 메모리 셀들을 제어 회로조직에 전기적으로 결합하는 액세스/감지 라인들(예를 들어, 워드 라인들 및 비트 라인들)을 포함할 수도 있다. 일부 실시예들에서, 예시된 인터커넥트들(14 및 16)은 공통 액세스/감지 라인에 결합될 수 있고, 다른 실시예들에서 인터커넥트들은 개별 액세스/감지 라인들에 결합될 수 있다.
평탄화된 표면(17)은 재료들(12 및 15)에 걸쳐 연장된다. 그러한 평탄화된 표면은 예를 들어 CMP(chemical-mechanical polishing)를 포함하는 임의의 적절한 처리로 형성될 수 있다.
히터 재료(22)는 인터커넥트들(14 및 16)에 걸쳐 형성된다. 히터 재료는 궁극적으로 (도 3을 참조하여 후술되는 바와 같이) PCM 셀들의 히터 구성요소들로 패턴화되고, 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있다. 일부 실시예들에서, 히터 재료는 티타늄 및 질소를 포함하거나, 티타늄 및 질소로 본래 구성되거나, 티타늄 및 질소로 구성될 수 있다. 그러한 히터 재료는 일부 실시예들에서 TiN을 포함할 수 있으며, 화학식은 조성물의 성분들을 나타내고 특정 화학량론을 표시하기 위해 이용되지 않는다. 히터 재료는 예를 들어 TiN 복합물, 도핑된 TiN 등일 수 있다. 히터 재료는 ALD(atomic layer deposition), CVD(chemical vapor deposition) 및 PVD(physical vapor deposition) 중 하나 이상을 포함하는 임의의 적절한 처리로 형성될 수 있다.
칼코게나이드 재료(24)는 히터 재료 위에 형성된다. 칼코게나이드 재료는 임의의 적절한 조성물을 포함할 수 있다. 대표적인 칼코게나이드 재료는 게르마늄, 안티모니 및 텔루륨을 포함하거나, 이들로 본래 구성되거나, 이들로 구성되고, GST로 지칭될 수 있다. 일부 실시예들에서, 칼코게나이드 재료는 Ge2Sb2Te5에 상응할 수 있다. 칼코게나이드 재료는 예를 들어 ALD, CVD 및 PVD 중 하나 이상을 포함하는 임의의 적절한 처리를 이용하여 형성될 수 있다. 칼코게나이드 재료는 일부 실시예들에서 PCM 셀들 내의 메모리 재료로 이용될 수 있다(대표적인 PCM 셀들은 도 5에 도시됨).
도 2를 참조하면, 열적 싱크 재료(26)는 칼코게나이드 재료 위에 형성되고, 전기 전도성 캡핑 재료(28)는 열적 싱크 재료 위에 형성된다. 일부 실시예들에서, 재료(28)는 상단 전극 재료로 지칭될 수 있다.
일부 실시예들에서, 열적 싱크 재료(26)는 칼코게나이드 재료(24)와 공통인 적어도 하나의 원소 및 캡핑 재료(28)와 공통인 적어도 하나의 원소를 함유하는 조성물을 포함한다.
일부 대표적인 실시예들에서, 재료(28)는 티타늄(예를 들어, 원소 티타늄 또는 질화 티타늄을 포함함)을 포함하거나, 티타늄으로 본래 구성되거나, 티타늄으로 구성되며; 칼코게나이드 재료는 GST를 포함하거나, GST로 본래 구성되거나, GST로 구성되고; 열적 싱크 재료는 텔루륨 및 안티모니 중 하나 또는 둘 다와 조합되는 티타늄을 포함하거나, 티타늄으로 본래 구성되거나, 티타늄으로 구성된다.
다른 예로서, 일부 실시예들에서, 재료(28)는 티타늄, 알루미늄 및 질소의 조합을 포함하거나, 조합으로 본래 구성되거나, 조합으로 구성되며(예를 들어, 화학식 TiAlN에 의해 기재될 수 있으며, 그러한 식은 조성물의 성분들을 나타내고 특정 화학량론을 표시하기 위해 이용되지 않음); 칼코게나이드 재료는 GST를 포함하거나, GST로 본래 구성되거나, GST로 구성되고; 열적 싱크 재료는 텔루륨 및 안티모니 중 하나 또는 둘 다와 조합되는 티타늄 및 알루미늄 중 하나 또는 둘 다를 포함하거나, 이들로 본래 구성되거나, 이들로 구성된다.
다른 예로서, 일부 실시예들에서, 재료(28)는 탄탈륨(예를 들어, 원소 탄탈륨 또는 질화 탄탈륨을 포함함)을 포함하거나, 탄탈륨으로 본래 구성되거나, 탄탈륨으로 구성되며; 칼코게나이드 재료는 GST를 포함하거나, GST로 본래 구성되거나, GST로 구성되고; 열적 싱크 재료는 텔루륨 및 안티모니 중 하나 또는 둘 다와 조합되는 탄탈륨을 포함하거나, 탄탈륨으로 본래 구성되거나, 탄탈륨으로 구성된다.
다른 예로서, 일부 실시예들에서, 재료(28)는 텅스텐을 포함하거나, 텅스텐으로 본래 구성되거나, 텅스텐으로 구성되며(예를 들어, 원소 텅스텐 또는 질화 텅스텐을 포함함); 칼코게나이드 재료는 GST를 포함하거나, GST로 본래 구성되거나, GST로 구성되고; 열적 싱크 재료는 텔루륨 및 안티모니 중 하나 또는 둘 다와 조합되는 텅스텐을 포함하거나, 텅스텐으로 본래 구성되거나, 텅스텐으로 구성된다.
열적 싱크 재료(26)는 임의의 적절한 처리로 형성될 수 있고, 일부 실시예들에서 ALD, CVD 및 PVD 중 하나 이상을 이용하여 증착될 수 있다. 도 2의 실시예에서, 열적 싱크 재료는 칼코게나이드 재료(24) 바로 위에 증착된다.
열적 싱크 재료는 본 개시의 "배경" 부분에서 상기 논의된 열 방해 문제를 완화하거나 방지하기 위해 메모리 셀 내에서 열 소산을 개선할 수 있다.
열적 싱크 재료는 임의의 적절한 두께로 형성될 수 있다. 일부 실시예들에서, 열적 싱크 재료는 열적 싱크 재료가 결핍되는 유사한 메모리 셀에 비해 개별 메모리 셀의 프로그래밍 특성들을 실질적으로 변경하지 않도록 매우 얇게 유지될 수 있다. 예를 들어, 열적 싱크 재료는 대략 5 나노미터 이하의 두께로 형성될 수 있고; 일부 실시예들에서 대략 1 나노미터에서 대략 5 나노미터까지의 두께로 형성될 수 있다. 그러한 열적 싱크 재료의 얇은 영역들은 개별 메모리 셀의 프로그래밍 특성들에 거의 영향을 주지 않음과 동시에, 열 방해 문제를 완화하거나 방지하는데 충분할 수 있다.
전기 전도성 캡핑 재료(28)는 임의의 적절한 처리로 형성될 수 있고, 일부 실시예에서 ALD, CVD 및 PVD 중 하나 이상을 이용하여 증착될 수 있다. 도 2의 실시예에서, 전기 전도성 캡핑 재료(28)는 열적 싱크 재료(26)의 상부 표면 바로 위에 형성된다.
도 3을 참조하면, 재료들(22, 24, 26 및 28)은 메모리 셀들(30 및 32)로 패턴화된다. 메모리 셀(30)은 인터커넥트(14) 바로 위에 있고 인터커넥트와 전기적으로 결합되고; 메모리 셀(32)은 인터커넥트(16) 바로 위에 있고 인터커넥트와 전기적으로 결합된다. 재료들(22, 24, 26 및 28)은 임의의 적절한 처리로 패턴화된다. 예를 들어, 패턴화된 마스크(도시되지 않음)는 재료(28) 위에 형성될 수 있으며; 그러한 마스크로부터의 패턴은 하나 이상의 적절한 에치들에 의해 기초 재료들(22, 24, 26 및 28)로 전사될 수 있고; 그 다음 마스크는 도 3에 도시된 구성을 남기기 위해 제거될 수 있다. 패턴화된 마스크는 예를 들어 포토리소그래피적으로 패턴화된 포토레지스트 및/또는 피치 멀티플리케이션(pitch-multiplication) 방법들을 이용하여 패턴화된 하나 이상의 재료들과 같은 임의의 적절한 조성물을 포함할 수 있다. 재료(28)는 일부 실시예들에서 메모리 셀들의 상단 전극들에 상응하는 것으로 간주될 수 있다.
도 4를 참조하면, 전기 절연 라이너(34)는 메모리 셀들(30 및 32)을 따라 그리고 메모리 셀들 사이에 형성되고, 유전체 재료(36)는 전기 절연 라이너 위에 형성된다. 라이너는 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있고, 일부 실시예들에서 질화 실리콘을 포함하거나, 질화 실리콘으로 본래 구성되거나, 질화 실리콘으로 구성될 수 있다. 유전체 재료(36)는 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있고, 일부 실시예들에서 이산화 실리콘 및/또는 다양한 도핑된 실리케이트 글래스들 중 어느 하나를 포함하거나, 이들로 본래 구성되거나, 이들로 구성될 수 있다.
도 5를 참조하면, 전기 전도성 구조들(38 및 40)은 메모리 셀들(30 및 32) 각각 위에 형성된다. 도 5의 단면도에 대한 페이지 내부로 그리고 외부로 연장되는 전기 전도성 구조들이 라이닝될 수 있다. 도시된 실시예에서, 전기 전도성 구조들 각각은 코어 재료의 외부 주변을 따라 전도성 코어 재료(42) 및 배리어 재료(44)를 포함한다. 일부 실시예들에서, 코어 재료는 구리를 포함하거나, 구리로 본래 구성되거나, 구리로 구성될 수 있고; 배리어 재료는 구리 이동에 대한 배리어일 수 있다. 그러한 실시예들에서, 배리어 재료는 임의의 적절한 조성물을 포함할 수 있고, 예를 들어 루테늄 함유 재료를 포함할 수 있다. 일부 실시예들에서, 도시된 재료들(42 및 44) 이외의 다른 전도성 재료들은 전도성 구조들(38 및 40)에 이용될 수 있다. 전도성 코어 재료(42)가 이동 성분들을 포함하지 않으면, 배리어 재료(44)가 생략될 수 있다.
구조들(38 및 40)은 회로조직(46 및 48) 각각에 연결되어 도시된다. 일부 실시예들에서, 구조들(38 및 44)은 액세스/감지 라인들에 상응할 수 있고, 회로조직(46 및 48)은 그러한 액세스/감지 라인들을 통해 전기 흐름을 제어하기 위해 이용될 수 있다. 메모리 셀들(30 및 32)은 PCM 어레이의 다수의 셀들을 나타낼 수 있고, 그러한 어레이의 각각의 메모리 셀은 전도성 재료(15)를 통해 셀들의 예시된 하단들에 연결된 액세스/감지 라인, 및 전기 전도성 캡핑 재료(28)를 통해 셀들의 예시된 상단들에 연결된 액세스/감지 라인의 조합을 통해 고유하게 처리될 수 있다.
열적 싱크 재료(26)는 그러한 열적 싱크 재료의 부재 시에 다르게 발생할 수 있는 가열에 비해 프로그래밍 동안 메모리 셀들 내에서 가열을 감소할 수 있고, 따라서 열적 싱크 재료의 부재 시에 다르게 발생할 수 있는 열 방해에 비해 인접 메모리 셀들(30 및 32) 사이에서 열 방해를 완화하거나 방지할 수 있다. 동일한 것은 어레이에서 수직 방향들로 셀들(예를 들어, 일부 실시예들에서 동일한 비트 라인에 연결된 메모리 셀들)에 적용된다. 따라서, 열적 싱크 재료(26)를 메모리 셀들(30 및 32)로의 통합은 일부 종래의 PCM 어레이들과 연관될 수 있는 열 방해 문제를 유익하게 완화하거나 방지할 수 있다.
칼코게나이드 재료(24) 및 전기 전도성 캡핑 재료(28) 둘 다와 공통인 성분들을 갖는 열적 싱크 재료(26)의 이용은 다르게 발생할 수 있는 열적 불일치를 완화한다. 구체적으로, 열적 싱크 재료의 한 표면은 칼코게나이드 재료와 직접 접촉하고(directly against), 열적 싱크 재료의 다른 표면은 전기 전도성 캡핑 재료와 직접 접촉한다. 칼코게나이드 재료와 공통인 성분을 갖는 열적 싱크 재료의 포뮬레이션(formulation)은 열적 싱크 재료와 칼코게나이드 재료 사이에 다르게 발생할 수 있는 열절 불일치를 (예를 들어 온도의 변화들 동안 인접 재료들 사이에 박리 또는 분리를 초래할 수 있는 실질적으로 상이한 열 팽창 계수들을 포함하는 "열적 불일치"와 함께) 완화하거나 방지할 수 있다. 유사하게, 전기 전도성 캡핑 재료와 공통인 성분을 갖는 열절 싱크 재료의 포뮬레이션은 열적 싱크 재료와 그러한 전기 전도성 캡핑 재료 사이에서 다르게 발생할 수 있는 열적 불일치를 완화하거나 방지할 수 있다.
칼코게나이드 재료(24) 및 전기 전도성 캡핑 재료(28) 둘 다와 공통인 성분들을 갖는 열적 싱크 재료(26)의 이용은 일부 실시예들에서 칼코게나이드 재료와 캡핑 재료 사이에서 접착을 개선할 수 있고, 구체적으로 그러한 열적 싱크 재료가 결핍되는 구조들과 비교하여 접착을 개선할 수 있다.
도 5에 도시된 메모리 셀들(30 및 32)의 다양한 재료들은 임의의 적절한 두께들을 포함할 수 있다. 예를 들어, 재료(22)는 적어도 대략 30 나노미터의 두께로 형성될 수 있으며, 재료(24)는 대략 30 나노미터에서 대략 50 나노미터까지의 범위 내의 두께로 형성될 수 있고, 재료(26)는 대략 1 나노미터에서 대략 5 나노미터까지의 범위 내의 두께로 형성될 수 있고, 재료(28)는 대략 20 나노미터에서 대략 50 나노미터까지의 범위 내의 두께로 형성될 수 있다.
도 1-도 5의 실시예는 열적 싱크 재료(26)를 칼코게나이드 재료(24) 바로 위에 증착함으로써 PCM 셀들 내에 열적 싱크들을 형성한다. 그러한 것은 PCM 셀들 내에 열적 싱크들을 형성하는 많은 방법들 중 하나이다. 다른 대표적인 실시예 방법은 도 6-도 8을 참조하여 설명된다.
도 6을 참조하면, 구성(10a)은 처리 단계에서 도 1의 것 다음에 도시된다. 구성은 칼코게나이드 재료(24)의 상부 표면 바로 위에 형성된 전구체 재료(50)를 포함한다. 전구체 재료는 궁극적으로 칼코게나이드 재료 및 전기 전도성 캡핑 재료 둘 다와 공통인 성분들을 포함하는 열적 싱크를 형성하기 위해 칼코게나이드 재료(24)로부터 및/또는 전기 전도성 캡핑 재료(28)(도 7에 도시됨)로부터의 성분과 결합된다. 일부 실시예들에서, 전구체 재료(50)는 캡핑 재료와 공통인 성분을 포함할 수 있고, 열적 싱크를 형성하기 위해 칼코게나이드 재료(24)와 반응하도록 구성될 수 있다. 예를 들어, 일부 실시예들에서, 전구체 재료는 티타늄, 탄탈륨, 텅스텐 및 알루미늄 중 하나 이상을 포함할 수 있다. 전구체 재료는 남아 있는 그룹을 전구체에 통합함으로써 칼코게나이드 재료와 반응하도록 구성될 수 있다. 예를 들어, 전구체는 금속 유기, 할로겐화 금속 등을 포함할 수 있다.
도 7을 참조하면, 전기 전도성 캡핑 재료(28)는 전구체 재료(50) 바로 위에 형성된다.
도 8을 참조하면, 구성(10a)은 전구체 재료(50)(도 7)를 칼코게나이드 재료(24)와 공통인 성분 및 전기 전도성 캡핑 재료(28)와 공통인 성분을 포함하는 열적 싱크 재료(52)로 변환하는 열 처리를 받는다. 열 처리는 예를 들어 칼코게나이드 재료와 전구체 재료의 반응을 유도하기 위해 전구체 재료(50) 및 칼코게나이드 재료(24)를 적어도 대략 400℃의 온도로 가열하는 것을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 칼코게나이드 재료는 GST를 포함할 수 있으며, 전구체 재료는 티타늄을 포함할 수 있고, 열 처리는 텔루르화 티타늄을 형성할 수 있다. 다른 예로서, 일부 실시예들에서, 칼코게나이드 재료는 GST를 포함할 수 있으며, 전구체 재료는 텅스텐을 포함할 수 있고, 열 처리는 텔루르화 텅스텐을 형성할 수 있다.
상술된 열 처리는 다양한 실시예들에서 전기 전도성 캡핑 재료(28)의 형성 전에, 동안에 및/또는 후에 수행될 수 있다. 예를 들어, 전기 전도성 캡핑 재료는 전구체 재료 및 칼코게나이드 재료의 열 처리를 달성하기 위해 충분히 높은 온도를 갖는 조건들 하에 증착될 수 있다. 대안적으로, 전구체 재료 및 칼코게나이드 재료는 전기 전도성 캡핑 재료의 증착 전에 열 처리 온도 가열될 수 있다. 다른 실시예들에서, 전구체 재료 및 칼코게나이드 재료는 전기 전도성 캡핑 재료의 증착 후에 열 처리 온도로 가열될 수 있다.
도 8의 구성(10a)은 나중에 그러한 구성으로부터 메모리 셀들의 어레이를 형성하기 위해 도 3-도 5를 참조하여 상술된 것과 유사한 처리를 받을 수 있다.
PCM 셀들 내에 열적 싱크를 형성하는 다른 대표적인 실시예 방법은 도 9 및 도 10을 참조하여 설명된다.
도 9를 참조하면, 구성(10b)은 처리 단계에서 도 1의 것 다음에 도시된다. 구성은 칼코게나이드 재료(24)의 상부 표면 바로 위에 형성된 전기 전도성 캡핑 재료(28)를 포함한다.
도 10을 참조하면, 하나 이상의 이온들(즉, 도펀트들)은 전기 전도성 캡핑 재료를 통해 그리고 캡핑 재료 및 칼코게나이드 재료의 계면에 주입된다. 이온들은 캡핑 재료의 하나 이상의 성분들과 조합되는 칼코게나이드 재료의 하나 이상의 성분들을 포함하는 열적 싱크(62)를 형성하기 위해 그러한 계면에 걸쳐 혼합을 야기한다. 예를 들어, 일부 실시예들에서, 전기 전도성 캡핑 재료는 질화 티타늄을 포함하며; 칼코게나이드 재료는 GST를 포함하고; 열적 싱크는 텔루르화 티타늄을 포함한다.
도 10의 구성(10b)은 나중에 그러한 구성으로부터 메모리 셀들의 어레이를 형성하기 위해 도 3-도 5를 참조하여 상술된 것과 유사한 처리를 받을 수 있다.
상술된 실시예들은 열적 싱크 재료가 다양한 실시예들에서 다수의 방법들 중 어느 하나를 통해 전기 전도성 캡핑 재료와 칼코게나이드 재료 사이에 형성될 수 있고; 전기 전도성 캡핑 재료의 형성 전에, 동안에, 및/또는 후에 형성될 수 있는 것을 나타낸다.
상기 논의된 메모리 셀들 및 어레이들은 전자 시스템들에 통합될 수 있다. 그러한 전자 시스템들은 예를 들어 메모리 모듈들, 디바이스 드라이버들, 전력 모듈들, 통신 모뎀들, 프로세서 모듈들, 및 응용 주문형 모듈들에 사용될 수 있고, 다층, 멀티칩 모듈들을 포함할 수 있다. 전자 시스템들은 예를 들어 시계들, 텔레비전들, 휴대 전화들, 개인용 컴퓨터들, 자동차들, 산업 제어 시스템들, 항공기 등과 같은 광범위한 시스템들 중 어느 하나일 수 있다.
도면들 내의 다양한 실시예들의 특정 배향은 예시적인 목적들만을 위한 것이고, 실시예들은 일부 응용들에서 도시된 배향들에 대해 회전될 수 있다. 본 명세서에 제공된 설명, 및 후속하는 청구항들은 구조가 도면들의 특정 배향에 있는지 또는 그러한 배향에 대해 회전되는지에 관계없이, 다양한 특징들 사이에 상술된 관계를 갖는 임의의 구조들에 관한 것이다.
첨부 도면들의 단면도들은 단면들의 평면들 내에서의 특징들을 단지 도시하고, 도면을 간략화하기 위해 단면들의 평면들 뒤의 재료들을 도시하지 않는다.
구조가 다른 구조 “위에 있는”또는 “접촉하는”것으로 상기에서 언급될 때, 그것은 다른 구조 바로 위에 있을 수 있거나 개재하는 구조가 또한 있을 수 있다. 그에 반해, 구조가 다른 구조 “바로 위에 있는” 또는 “직접 접촉하는”것으로 언급될 때, 개재하는 구조가 없다. 구조가 다른 구조에 "연결된" 또는 “결합된”것으로 언급될 때, 그것은 다른 구조에 직접 연결 또는 결합되거나, 개재하는 구조가 있을 수 있다. 그에 반해, 구조가 다른 구조에 “직접 연결된” 또는 “직접 결합된” 것으로서 언급될 때, 개재하는 구조가 없다.
일부 실시예들은 칼코게나이드 재료, 칼코게나이드 재료 위의 상단 전극, 및 상단 전극과 칼코게나이드 재료 사이의 인터레이어를 포함하는 집적 디바이스를 포함한다. 인터레이어는 인터레이어의 부재 시에 디바이스의 상단 전극/칼코게나이드 재료 계면에 걸쳐 발생하는 열 저항에 비해 비다이스에서 열 저항을 낮춘다.
일부 실시예들은 칼코게나이드 재료, 칼코게나이드 재료 위의 전기 전도성 재료, 및 전기 전도성 재료와 칼코게나이드 재료 사이의 열적 싱크를 포함하는 집적 디바이스를 포함한다. 열적 싱크는 전도성 재료 및 칼코게나이드 재료에 직접 접촉한다. 열적 싱크는 전기 전도성 재료와 공통인 원소를 포함하고 칼코게나이드 재료와 공통인 원소를 포함하는 조성물을 포함한다.
일부 실시예들은 히터 재료, 히터 재료 위의 칼코게나이드 재료, 칼코게나이드 재료 위의 전기 전도성 재료, 및 전기 전도성 재료와 칼코게나이드 재료 사이의 열적 싱크를 포함한다. 열적 싱크는 전기 전도성 재료 및 칼코게나이드 재료 둘 다에 직접 접촉한다. 열적 싱크는 전기 전도성 재료와 공통인 원소를 포함하고 칼코게나이드 재료와 공통인 원소를 포함하는 조성물을 포함한다.
일부 실시예들은 메모리 셀들을 형성하는 방법을 포함한다. 칼코게나이드 재료는 히터 재료 위에 형성된다. 전기 전도성 재료는 칼코게나이드 재료 위에 형성된다. 열적 싱크는 전기 전도성 재료와 칼코게나이드 재료 사이에 형성된다. 열적 싱크는 전도성 재료 및 칼코게나이드 재료에 직접 접촉한다. 열적 싱크는 전기 전도성 재료와 공통인 원소를 포함하고 칼코게나이드 재료와 공통인 원소를 포함하는 조성물을 포함한다.

Claims (27)

  1. 집적 디바이스로서,
    안티모니, 텔루륨 및 게르마늄을 포함하는 칼코게나이드 재료;
    상기 칼코게나이드 재료 위의 전기 전도성 재료; 및
    상기 전기 전도성 재료와 상기 칼코게나이드 재료 사이의 열적 싱크로서, 상기 열적 싱크는 상기 전기 전도성 재료 및 상기 칼코게나이드 재료에 직접 접촉하며; 상기 열적 싱크는 안티모니 및 상기 전기 전도성 재료와 공통인 원소를 포함하는 조성물을 포함하는, 상기 열적 싱크를 포함하는 집적 디바이스.
  2. 청구항 1에 있어서, 상기 전기 전도성 재료는 티타늄을 포함하고, 상기 열적 싱크는 티타늄 및 상기 안티모니를 포함하는 집적 디바이스.
  3. 청구항 1에 있어서,
    상기 전기 전도성 재료는 티타늄, 알루미늄 및 질소를 포함하고;
    상기 열적 싱크는 티타늄 및 알루미늄 중 하나 또는 둘 다와 조합되는 안티모니를 포함하는 집적 디바이스.
  4. 청구항 1에 있어서,
    상기 전기 전도성 재료는 탄탈륨을 포함하고;
    상기 열적 싱크는 상기 안티모니와 조합되는 탄탈륨을 포함하는 집적 디바이스.
  5. 청구항 1에 있어서,
    상기 전기 전도성 재료는 텅스텐을 포함하고;
    상기 열적 싱크는 상기 안티모니와 조합되는 텅스텐을 포함하는 집적 디바이스.
  6. 청구항 1에 있어서, 상기 칼코게나이드 재료는 히터 재료 위에 있는 집적 디바이스.
  7. 메모리 셀을 형성하는 방법으로서,
    안티모니 함유 칼코게나이드 재료와 전기 전도성 재료 사이에 인터레이어 재료를 포함하는 스택을 형성하는 단계를 포함하며;
    상기 인터레이어 재료는 상기 전기 전도성 재료 및 상기 안티모니 함유 칼코게나이드 재료 둘 다에 직접 접촉하고;
    상기 인터레이어 재료는 상기 전기 전도성 재료와 공통인 원소와 함께 안티모니를 포함하는 방법.
  8. 청구항 7에 있어서, 히터 재료에 인접하여 상기 안티모니 함유 칼코게나이드 재료를 형성하는 단계를 포함하는 방법.
  9. 메모리 셀을 형성하는 방법으로서,
    히터 재료 위에 칼코게나이드 재료를 형성하는 단계;
    상기 칼코게나이드 재료 위에 전기 전도성 재료를 형성하는 단계; 및
    상기 전기 전도성 재료 및 상기 칼코게나이드 재료 사이의 열적 싱크로서, 상기 열적 싱크는 상기 전기 전도성 재료 및 상기 칼코게나이드 재료와 직접 접촉하며; 상기 열적 싱크는 상기 전기 전도성 재료와 공통인 원소를 포함하고 상기 칼코게나이드 재료와 공통인 원소를 포함하는 조성물을 포함하는 상기 열적 싱크를 형성하는 단계를 포함하는 방법.
  10. 청구항 9에 있어서, 상기 열적 싱크를 형성하는 단계는,
    전구체 재료를 상기 칼코게나이드 재료 바로 위에 증착하는 단계; 및
    상기 전구체 재료와 상기 칼코게나이드 재료 사이의 반응을 야기함으로써 상기 열적 싱크를 형성하기 위해 상기 전구체 재료 및 상기 칼코게나이드 재료를 열 처리하는 단계를 포함하는 방법.
  11. 청구항 10에 있어서,
    상기 칼코게나이드 재료는 게르마늄, 안티모니 및 텔루륨을 포함하며;
    상기 전구체 재료는 티타늄을 포함하고;
    상기 열적 싱크는 티타늄 및 텔루륨을 포함하는 방법.
  12. 청구항 10에 있어서,
    상기 칼코게나이드 재료는 게르마늄, 안티모니 및 텔루륨을 포함하며;
    상기 전구체 재료는 텅스텐을 포함하고;
    상기 열적 싱크는 텅스텐 및 텔루륨을 포함하는 방법.
  13. 청구항 9에 있어서, 상기 열적 싱크는 상기 전기 전도성 재료를 형성하기 전에 형성되는 방법.
  14. 청구항 13에 있어서, 상기 열적 싱크를 형성하는 단계는 열적 싱크 재료를 상기 칼코게나이드 재료 바로 위에 증착하는 단계를 포함하는 방법.
  15. 청구항 9에 있어서, 상기 열적 싱크는 상기 전기 전도성 재료를 형성한 후에 형성되는 방법.
  16. 청구항 15에 있어서, 상기 열적 싱크를 형성하는 단계는,
    상기 칼코게나이드 재료에 직접 접촉하여 상기 전기 전도성 재료를 형성하는 단계; 및
    하나 이상의 이온들을 상기 전기 전도성 재료를 통해 상기 칼코게나이드 재료와 상기 전기 전도성 재료의 계면에 주입하는 단계로서; 상기 주입은 상기 전기 전도성 재료의 하나 이상의 성분들과 상기 칼코게나이드 재료의 하나 이상의 성분들의 혼합을 야기함으로써 상기 열적 싱크를 형성하는 상기 단계를 포함하는 방법.
  17. 청구항 16에 있어서,
    상기 전기 전도성 재료는 질화 티타늄을 포함하며;
    상기 칼코게나이드 재료는 게르마늄, 안티모니 및 텔루륨을 포함하고;
    상기 열적 싱크는 텔루르화 티타늄을 포함하는 방법.
  18. 청구항 17에 있어서, 상기 하나 이상의 이온들은 게르마늄, 비소 및 아르곤 중 하나 이상을 포함하는 방법.
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