KR101505121B1 - Method of manufacturing iii-nitride semiconductor layer - Google Patents

Method of manufacturing iii-nitride semiconductor layer Download PDF

Info

Publication number
KR101505121B1
KR101505121B1 KR1020130071840A KR20130071840A KR101505121B1 KR 101505121 B1 KR101505121 B1 KR 101505121B1 KR 1020130071840 A KR1020130071840 A KR 1020130071840A KR 20130071840 A KR20130071840 A KR 20130071840A KR 101505121 B1 KR101505121 B1 KR 101505121B1
Authority
KR
South Korea
Prior art keywords
layer
metal
nitride layer
nitride semiconductor
group iii
Prior art date
Application number
KR1020130071840A
Other languages
Korean (ko)
Other versions
KR20140148201A (en
Inventor
조명환
이석우
Original Assignee
비비에스에이 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 비비에스에이 리미티드 filed Critical 비비에스에이 리미티드
Priority to KR1020130071840A priority Critical patent/KR101505121B1/en
Publication of KR20140148201A publication Critical patent/KR20140148201A/en
Application granted granted Critical
Publication of KR101505121B1 publication Critical patent/KR101505121B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075—Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED

Abstract

본 개시는 3족 질화물 반도체층을 제조하는 방법에 있어서, 기판에 제1 금속 질화물층 및 제1 금속 질화물층과 다른 금속을 함유하는 제2 금속 질화물층을 형성하는 단계; 제1 금속 질화물층을 제거하는 단계; 그리고, 제2 금속 질화물층을 씨앗으로 하여 AlxGayIn1 -x- yN(0≤x≤1,0≤y≤1,0≤x+y≤1)로 된 3족 질화물 반도체층을 형성하는 단계;를 포함하는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법에 관한 것이다.The present disclosure relates to a method of making a Group III nitride semiconductor layer, comprising: forming a first metal nitride layer and a second metal nitride layer on the substrate, the second metal nitride layer containing a different metal from the first metal nitride layer; Removing the first metal nitride layer; Then, the second metal to the nitride layer as a seed to the Al x Ga y In 1 -x- y N (0≤x≤1,0≤y≤1,0≤x + y≤1) 3 -nitride semiconductor layer And forming a Group III nitride semiconductor layer on the substrate.

Description

3족 질화물 반도체층을 제조하는 방법{METHOD OF MANUFACTURING III-NITRIDE SEMICONDUCTOR LAYER}METHOD OF MANUFACTURING III-NITRIDE SEMICONDUCTOR LAYER [0002]

본 개시(Disclosure)는 전체적으로 3족 질화물 반도체층을 제조하는 방법에 관한 것으로, 특히 기판으로부터 공급된 금속을 함유하는 씨앗층을 이용하는 3족 질화물 반도체층을 제조하는 방법에 관한 것이다.Disclosure relates generally to a method of making a Group III nitride semiconductor layer, and more particularly to a method of making a Group III-Nitride semiconductor layer using a seed layer containing a metal supplied from a substrate.

여기서, 3족 질화물 반도체는 AlxGayIn1 -x- yN(0≤x≤1,0≤y≤1,0≤x+y≤1)로 된 화합물 반도체를 말한다. 본 개시에 따른 3족 질화물 반도체 적층체는 반도체의 성장용 기판으로 사용될 수 있으며, pn 접합 구조(PIN 구조를 포함)를 가짐으로써, 반도체 소자로 사용될 수도 있다. 이러한 3족 질화물 반도체층을 포함하는 소자로서, 수광소자(photo diode) 및 발광소자(예: LED, LD)와 같은 광소자(optical device), 트랜지스터와 같은 전자소자를 예로 들 수 있으며, 3족 질화물 반도체층을 구비하는 pn접합 다이오드라면 어떠한 것이라도 좋다. 이러한 소자에 추가적으로 SiC, SiN, SiCN, CN와 같은 다른 족(group)의 원소들로 이루어진 물질이나 이들 물질로 된 반도체층을 포함하는 것을 배제하는 것은 아니다.Here, the nitride semiconductor means a compound semiconductor as Al x Ga y In 1 -x- y N (0≤x≤1,0≤y≤1,0≤x + y≤1). The III-nitride semiconductor stacked body according to the present disclosure can be used as a substrate for growing a semiconductor and can be used as a semiconductor device by having a pn junction structure (including a PIN structure). Examples of the device including such a Group III nitride semiconductor layer include an optical device such as a photo diode and a light emitting device such as an LED and an LD and an electronic device such as a transistor. Any pn junction diode having a nitride semiconductor layer may be used. In addition to these devices, it is not excluded to include materials made of other group elements such as SiC, SiN, SiCN, CN, or semiconductor layers made of these materials.

여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art).Herein, the background art relating to the present disclosure is provided, and these are not necessarily meant to be known arts.

도 1은 미국 등록특허공보 제5,290,393호에 제시된 3족 질화물 반도체층을 성장시키는 방법을 나타내는 도면으로서, 이종 기판(100; 예: 사파이어 기판) 위에, AlxGax -1N(0≤x<1)으로 된 버퍼층(200)을 형성한 다음, 버퍼층(200) 위에 3족 질화물 반도체층(300; 예: GaN)을 성장시키는 방법이 제시되어 있다. 여기서, 버퍼층(200)은 3족 질화물 반도체층(300)의 성장 온도(예: 900~1150℃, MOCVD법 기준)보다 낮은 온도(예: 200~900℃)에서 성장된 층을 의미한다. 버퍼층(200)을 도입하여 3족 질화물 반도체층(300) 성장의 씨앗 내지는 씨앗층(Seed or Seed layer)으로 활용함으로써, 이종 기판(100)의 사용에 기인하는 격자상수 및 열팽창계수의 차이에 따른 3족 질화물 반도체층의 결정성 저하를 방지할 수 있게 된다. 미국 등록특허공보 제5,385,862호에는 MBE법을 이용하여, 버퍼층(200; 예: GaN)을 형성하고, 버퍼층(200) 위에 3족 질화물 반도체층(300; 예: GaN)을 성장시키는 기술이 제시되어 있다. 미국 등록특허공보 제7,964,483호에는 InN로 된 버퍼층을 이용한 3족 질화물 반도체층의 성장 방법이 제시되어 있으며, 나아가 이 InN로 된 버퍼층을 습식 식각을 통해 제거함으로써, 성장에 이용되는 기판을 제거하는 기술이 제시되어 있다.1 is a diagram showing a method of growing a Group III nitride semiconductor layer disclosed in U.S. Patent No. 5,290,393, wherein a substrate made of Al x Ga x -1 N (0? X < 1) is formed on the buffer layer 200 and then a Group III nitride semiconductor layer 300 (e.g., GaN) is grown on the buffer layer 200. Here, the buffer layer 200 refers to a layer grown at a temperature (for example, 200 to 900 ° C) lower than the growth temperature (for example, 900 to 1150 ° C, MOCVD method) of the group III nitride semiconductor layer 300. The buffer layer 200 may be introduced to form a seed or seed layer for growth of the group III nitride semiconductor layer 300 so that the lattice constant and the thermal expansion coefficient The crystallinity of the Group III nitride semiconductor layer can be prevented from deteriorating. U.S. Patent No. 5,385,862 discloses a technique of forming a buffer layer 200 (for example, GaN) by using the MBE method and growing a Group III nitride semiconductor layer 300 (for example, GaN) on the buffer layer 200 have. U.S. Patent No. 7,964,483 discloses a method of growing a Group III nitride semiconductor layer using a buffer layer made of InN. Further, by removing the buffer layer made of InN through wet etching, a technique for removing a substrate used for growth .

도 2는 미국 등록특허공보 제5,733,796호에 제시된 3족 질화물 반도체 소자의 일 예를 나타내는 방법을 나타내는 도면으로서, 3족 질화물 반도체 소자는 기판(100), AlN로 된 버퍼층(200) 그리고, 복수의 3족 질화물 반도체층(300a,300b,300c)을 구비한다. 700, 800은 전극이다. FIG. 2 is a diagram showing a method of an example of a III-nitride semiconductor device disclosed in U.S. Patent No. 5,733,796. The III-nitride semiconductor device includes a substrate 100, a buffer layer 200 made of AlN, And Group III nitride semiconductor layers 300a, 300b, and 300c. 700 and 800 are electrodes.

도 3은 미국 등록특허공보 제7,829,435호에 제시된 3족 질화물 반도체층을 성장시키는 방법을 나타내는 도면으로서, 3족 질화물 반도체 소자는 기판(100), 금속층(200a; 예: Cr,Cu), 질화된 금속층(200b; 예: CrN, CuN), 그리고, 복수의 3족 질화물 반도체층(300a,300b)을 구비한다. 사파이어(0001)면 상에 Cr을 증착하면 면심입방구조의 Cr은 (11O)배향을 나타낸다. Cr은 질화에 의해 암염구조의 CrN을 형성하고, (111)배향을 나타낸다. 이러한 CrN(111)면 상에 GaN을 성장하면, CrN(111)면의 격자상수는 GaN(0001)면의 격자상수와 30˚ 회전한 사파이어(0001)면의 격자상수의 중간값을 가진다. 즉, c면 사파이어로 된 기판(100) 상에 제작한 이상적인 CrN(111)면 상에 GaN을 성장한 경우, 격자 부정합은 CrN(111)면/c면 사파이어 사이에서 6.6%, GaN(0001)면/CrN(111)면 사이에서 8.9%가 되고, c면 사파이어 상에 직접 GaN을 성장한 경우(동 16.1%)에 비해 격자 부정합을 단계적으로 저감할 수 있기 때문에, GaN을 직접 성장하는 경우에 비해 결정결함의 형성이 억제된다. 또한, CrN은 6.00×10-6[/K]의 열팽창계수를 가지고, 이러한 값도 GaN과 사파이어의 중간값이다. 사파이어로 된 기판(100)상의 GaN 후막에서는 온도 감소시에서의 GaN(/완충층)/기판 계면의 열팽창 차이에 의한 크랙의 발생이 문제가 되는데, CrN 완충층(200b)을 이용함으로써 열팽창계수의 차이를 단계적으로 감소시킬 수 있기 때문에 크랙의 감소를 기대할 수 있다. 참고로, 여러 금속 질화물의 열팽창계수의 대소관계는 AlN(0001)<GaN(0001)<CrN(111)<Al2O3(0001)<TiN(111) 순이다.3 shows a method of growing a Group III nitride semiconductor layer as disclosed in U.S. Patent No. 7,829,435, wherein the Group III nitride semiconductor device comprises a substrate 100, a metal layer 200a (e.g., Cr, Cu) A metal layer 200b (e.g., CrN, CuN), and a plurality of Group III nitride semiconductor layers 300a and 300b. When Cr is deposited on the sapphire (0001) plane, Cr in the face centered cubic structure exhibits (110) orientation. Cr forms CrN of the salt structure by nitriding and exhibits (111) orientation. When the GaN is grown on the CrN (111) plane, the lattice constant of the CrN (111) plane has an intermediate value between the lattice constant of the GaN (0001) plane and the lattice constant of the sapphire (0001) plane rotated by 30 degrees. That is, when GaN was grown on the ideal CrN (111) plane formed on the substrate 100 made of c-plane sapphire, the lattice mismatch was 6.6% between the CrN (111) plane and the c- / CrN (111) plane is 8.9%, and the lattice mismatch can be reduced stepwise compared with the case where GaN is directly grown on the c-plane sapphire (16.1%). Therefore, The formation of defects is suppressed. CrN has a thermal expansion coefficient of 6.00 x 10 < -6 &gt; / K, which is also an intermediate value between GaN and sapphire. In the GaN thick film on the sapphire substrate 100, there is a problem of cracking due to the difference in thermal expansion between the GaN (/ buffer layer) / substrate interface at the time of temperature decrease. When the CrN buffer layer 200b is used, It is possible to reduce the number of cracks because it can be reduced step by step. For reference, the magnitude relationship of thermal expansion coefficient of different metal nitride is AlN (0001) <GaN (0001 ) <CrN (111) <Al 2 O 3 (0001) <TiN (111) is a net.

또한, 미국 등록특허공보 제7,829,435호에는, 질화된 금속층(200b)을 HCl, HNO3, HClO4, Cr-7, CAN(Ceric Ammonium Nitrate) 또는 이들의 혼합 용액으로 습식 식각하여, 기판(100)과 3족 질화물 반도체층(300a,300b)을 분리하는 기술이 제시되어 있다. 이러한 기술을 통해 상용 가능한 3족 질화물 반도체 소자를 구현할 수 있지만, CrN의 식각 속도가 100um/h 정도로 개선의 여지가 있으며, 수직 구조 LED를 제조할 때 지지 기판으로 이용되는 Cu 등을 손상시킬 수 있으므로, 공정에 제약이 되므로 개선의 여지가 있다.Further, US Patent No. 7,829,435 arc, a nitrided metal layer (200b), HCl, HNO 3, HClO 4, Cr-7, CAN (Ceric Ammonium Nitrate) or by wet etching with a mixed solution, the substrate 100 And the Group III nitride semiconductor layers 300a and 300b are separated. Although a III-nitride semiconductor device that can be used with such a technique can be realized, there is a room for improvement in the etching rate of CrN to about 100 μm / h, and Cu, which is used as a support substrate, may be damaged when a vertical structure LED is manufactured , There is a room for improvement because the process is restricted.

도 17은 미국특허 제5,008,718호에 제시된 수직 구조 반도체 발광소자의 일 예를 나타내는 도면으로서, 반도체 발광소자는 제1 도전성을 가지는 반도체층(301), 전자와 정공의 재결합을 통해 빛을 생성하는 활성층(302), 제1 도전성과 다른 제2 도전성을 가지는 반도체층(303), 성장 기판이 제거된 측에 형성된 전극(800), 반도체층(301)에 웨이퍼 본딩되어 반도체층(301)에 전류를 공급하는 한편 반도체층(301,302,303)을 지지하는 기판(900), 그리고 기판(900)에 형성된 전극(700)을 포함한다. 반도체층(301)으로 전류를 원활하게 공급하기 위해, 기판(900)으로 도전성이 좋은 반도체층 또는 반도체 합급(예: Si, Ge, GaAs, Si-Al)이 이용되거나, 금속(예: Cu, Mo)이 이용된다(이 경우 전극(600)은 생략될 수 있다.).17 is a diagram showing an example of a vertically-structured semiconductor light-emitting device shown in U.S. Patent No. 5,008,718. The semiconductor light-emitting device includes a semiconductor layer 301 having a first conductivity, an active layer A semiconductor layer 303 having a second conductivity different from that of the first conductivity, an electrode 800 formed on the side where the growth substrate is removed, a semiconductor layer 301 bonded to the semiconductor layer 301, A substrate 900 for supporting the semiconductor layers 301, 302, and 303, and an electrode 700 formed on the substrate 900. (For example, Si, Ge, GaAs, or Si-Al) having good conductivity may be used as the substrate 900 or metals (for example, Cu, Mo) is used (in this case, the electrode 600 may be omitted).

이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.This will be described later in the Specification for Implementation of the Invention.

여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어서는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).SUMMARY OF THE INVENTION Herein, a general summary of the present disclosure is provided, which should not be construed as limiting the scope of the present disclosure. of its features).

본 개시에 따른 일 태양에 의하면(According to one aspect of the present disclosure), 3족 질화물 반도체층을 제조하는 방법에 있어서, 기판에 제1 금속 질화물층 및 제1 금속 질화물층과 다른 금속을 함유하는 제2 금속 질화물층을 형성하는 단계; 제1 금속 질화물층을 제거하는 단계; 그리고, 제2 금속 질화물층을 씨앗으로 하여 AlxGayIn1 -x- yN(0≤x≤1,0≤y≤1,0≤x+y≤1)로 된 3족 질화물 반도체층을 형성하는 단계;를 포함하는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법이 제공된다.According to one aspect of the present disclosure, there is provided a method of making a Group III nitride semiconductor layer, the method comprising the steps of: providing a substrate comprising a first metal nitride layer and a first metal nitride layer, Forming a second metal nitride layer; Removing the first metal nitride layer; Then, the second metal to the nitride layer as a seed to the Al x Ga y In 1 -x- y N (0≤x≤1,0≤y≤1,0≤x + y≤1) 3 -nitride semiconductor layer The method comprising: forming a Group III nitride semiconductor layer on a substrate; and forming a Group III nitride semiconductor layer on the substrate.

이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.This will be described later in the Specification for Implementation of the Invention.

도 1은 미국 등록특허공보 제5,290,393호에 제시된 3족 질화물 반도체층을 성장시키는 방법을 나타내는 도면,
도 2는 미국 등록특허공보 제5,733,796호에 제시된 3족 질화물 반도체 소자의 일 예를 나타내는 방법을 나타내는 도면,
도 3은 미국 등록특허공보 제7,829,435호에 제시된 3족 질화물 반도체층을 성장시키는 방법을 나타내는 도면,
도 4는 본 개시에 따른 3족 질화물 반도체 적층체의 일 예를 나타내는 도면,
도 5는 본 개시에 따른 3족 질화물 반도체 적층체의 다른 예를 나타내는 도면,
도 6은 본 개시에 따른 3족 질화물 반도체 적층체의 또 다른 예를 나타내는 도면,
도 7은 본 개시에 따른 3족 질화물 반도체 적층체의 또 다른 예를 나타내는 도면,
도 8은 본 개시에 따라 요철이 형성된 기판 위에 성장된 3족 질화물 반도체층의 일 예를 나타내는 사진,
도 9는 본 개시에 따라 기판에 형성된 영역 패턴의 일 예를 나타내는 사진,
도 10은 본 개시에 따라 3족 질화물 반도체 적층체를 형성하는 방법의 일 예를 설명하는 도면,
도 11은 질화 처리 온도에 따른 질화물층의 형성 사진 및 그 개념도를 나타내는 도면,
도 12는 도 11의 양태에 대한 XRD 측정 결과를 나타내는 도면,
도 13은 질화 처리 온도에 따른 3족 질화물 반도체층 막질에 대한 영향을 나타내는 도면,
도 14는 본 개시에 따라 3족 질화물 반도체층을 제조하는 방법의 일 예를 나타내는 도면,
도 15는 본 개시에 3족 질화물 반도체 적층체의 에천트에 따른 식각 속도를 나타내는 도면,
도 16은 본 개시에 따른 3족 질화물 반도체층 또는 3족 질화물 반도체 적층체의 또 다른 예를 나타내는 도면,
도 17은 미국특허 제5,008,718호에 제시된 수직 구조 반도체 발광소자의 일 예를 나타내는 도면,
도 18은 본 개시에 따른 3족 질화물 반도체층 또는 3족 질화물 반도체 적층체의 또 다른 예 및 그 제조 방법을 나타내는 도면,
도 19 내지 도 21은 영역을 형성하는 방법의 예들을 나타내는 도면,
도 22는 본 개시에 따른 3족 질화물 반도체층 또는 3족 질화물 반도체 적층체의 또 다른 예 및 그 제조 방법을 나타내는 도면.1 is a diagram illustrating a method of growing a Group III nitride semiconductor layer disclosed in U.S. Patent No. 5,290,393,
2 is a diagram illustrating a method of representing an example of a Group III nitride semiconductor device as disclosed in U.S. Patent No. 5,733,796,
3 is a diagram illustrating a method of growing a Group III nitride semiconductor layer as disclosed in U.S. Patent No. 7,829,435,
4 is a view showing an example of a III-nitride semiconductor stacked body according to the present disclosure,
5 is a view showing another example of a III-nitride semiconductor stacked body according to the present disclosure,
6 is a view showing still another example of the III-nitride semiconductor stacked body according to the present disclosure,
7 is a view showing still another example of the III-nitride semiconductor stacked body according to the present disclosure,
8 is a photograph showing an example of a Group III nitride semiconductor layer grown on a substrate having concave and convex portions according to the present disclosure,
9 is a photograph showing an example of an area pattern formed on a substrate according to the present disclosure,
10 is a view for explaining an example of a method of forming a Group III nitride semiconductor stacked body according to the present disclosure,
11 is a view showing a photograph of forming a nitride layer according to a nitriding treatment temperature and its conceptual diagram,
12 is a diagram showing the XRD measurement result for the embodiment of FIG. 11,
13 is a graph showing the influence on the film quality of a group III nitride semiconductor layer with the nitriding treatment temperature,
14 is a diagram showing an example of a method of manufacturing a Group III nitride semiconductor layer according to the present disclosure,
FIG. 15 is a view showing the etch rate of the Group III nitride semiconductor stacked body according to the etchant in the present disclosure,
16 is a view showing still another example of a Group III nitride semiconductor layer or a Group III nitride semiconductor stack according to the present disclosure,
17 is a view showing an example of a vertically-structured semiconductor light-emitting device shown in U.S. Patent No. 5,008,718,
18 is a view showing still another example of a III-nitride semiconductor layer or a III-nitride semiconductor stacked body according to the present disclosure and a manufacturing method thereof,
19 to 21 are diagrams showing examples of a method of forming an area,
22 is a view showing still another example of a III-nitride semiconductor layer or a III-nitride semiconductor stacked body according to the present disclosure and a method of manufacturing the same.

이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)). The present disclosure will now be described in detail with reference to the accompanying drawings.

도 4는 본 개시에 따른 3족 질화물 반도체 적층체의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 적층체는 기판(10), 금속 질화물층(21), 질화물층(22) 그리고 3족 질화물 반도체층(30)을 포함한다. 3족 질화물 반도체는 AlxGayIn1 -x- yN(0≤x≤1,0≤y≤1,0≤x+y≤1)로 된 화합물 반도체이다.FIG. 4 is a diagram showing an example of a III-nitride semiconductor stacked body according to the present disclosure. The III-nitride semiconductor stacked body includes a substrate 10, a metal nitride layer 21, a nitride layer 22, Layer 30 as shown in FIG. Group III nitride semiconductor is a compound in Al x Ga y In 1 -x- y N (0≤x≤1,0≤y≤1,0≤x + y≤1) semiconductor.

기판(10)은 금속을 함유하며, 이 금속이 질화물층(22)의 형성에 제공될 수 있다. 바람직하게는 이 금속은 3족 질화물 반도체를 구성하는 금속 중의 적어도 하나로 구성되어 질화물층(22)의 열팽창계수 및 격자상수가 3족 질화물 반도체층(30)의 열팽창계수 및 격자상수와 크게 다르지 않게 되며, 질화물층(22)이 3족 질화물 반도체층(30)의 성장에 있어 씨앗(seed)으로 활용될 수 있도록 한다. 기판(10)은 평평한 기판이어도 좋고, 돌기 또는 오목부를 가지는 기판(예: PSS(Patterned Sapphire Substrate)이어도 좋다. 예를 들어, 기판(10)으로 사파이어(Al2O3) 기판이 사용될 수 있으며, 이러한 조건을 만족하는 기판이라면 어떠한 기판(예: AlN)이어도 좋다. The substrate 10 contains a metal, which may be provided for the formation of the nitride layer 22. Preferably, the metal is composed of at least one of the metals constituting the Group III nitride semiconductor so that the coefficient of thermal expansion and the lattice constant of the nitride layer 22 are not significantly different from the coefficient of thermal expansion and lattice constant of the Group III nitride semiconductor layer 30 , The nitride layer 22 can be used as a seed in growth of the III nitride semiconductor layer 30. The substrate 10 may be a flat substrate or a substrate having protrusions or recesses (for example, PSS (Patterned Sapphire Substrate)). For example, a sapphire (Al 2 O 3 ) substrate may be used as the substrate 10, Any substrate that satisfies these conditions (for example, AlN) may be used.

금속 질화물층(21)은 AxNy(A는 금속임)으로 표현될 수 있으며, A는 3족 질화물 반도체를 구성하는 금속(Al,Ga,In)과 다른 금속으로서 이론적으로 질화가능한 금속이라면 어떠한 하나의 금속 또는 복수의 금속이어도 좋다. Nb, V, Ta, Zr, Hf, Ti, Cr, Mo, W, Cu를 예로 들 수 있다. 금속 질화물층(21)은 질화물층(22)의 형성을 돕는 역할 및 3족 질화물 반도체층(30)의 성장에 있어서 씨앗층으로 기능하는 질화물층(22)에 대해 상대적으로 성장 마스크로서의 역할을 모두 갖는 것이 바람직하다. 미국 등록특허공보 제7,829,435호에 제시된 이유(질화 과정에서 수소기의 흡수가 적음 등)로 Cr, Cu가 특히 적합하며, 열팽창계수가 사파이어와 GaN, AlN 사이에 위치하는 Cr이 더욱 적합하다. 열팽창계수의 관점에서 볼 때, 금속 질화물층(21)이 3족 질화물 반도체층(30; 예: GaN)의 열팽창계수와 기판(10; 예: Al2O3)의 열팽창계수 사이의 물질(예: CrN)로 이루어지는 것이 바람직하다. 여기서, 층은 반드시 연속적인 막을 의미하는 것은 아니다. The metal nitride layer 21 may be represented by A x N y (where A is a metal), and A is a metal that is theoretically nitridable as a metal other than the metal (Al, Ga, In) constituting the Group III nitride semiconductor Any one metal or a plurality of metals may be used. Nb, V, Ta, Zr, Hf, Ti, Cr, Mo, W and Cu. The metal nitride layer 21 serves both as a growth mask for the formation of the nitride layer 22 and as a growth mask relative to the nitride layer 22 serving as the seed layer in the growth of the Group III nitride semiconductor layer 30 . Cr and Cu are particularly suitable for the reasons given in U.S. Patent No. 7,829,435 (the absorption of a hydrogen group in the nitriding process is small, etc.), and Cr with a thermal expansion coefficient between sapphire, GaN and AlN is more suitable. From the viewpoint of the thermal expansion coefficient, the metal nitride layer 21 is a material between the thermal expansion coefficient of the Group III nitride semiconductor layer 30 (e.g., GaN) and the thermal expansion coefficient of the substrate 10 (e.g., Al 2 O 3 ) : CrN). Here, the layer does not necessarily mean a continuous film.

질화물층(22)은 금속 질화물층(21)의 아래에 위치하며, 기판으로부터 공급된 금속을 함유한다. 바람직하게는, 질화물층(22)은 3족 질화물 반도체층(30) 성장의 씨앗으로 기능하므로, 3족 질화물 반도체층(30)을 구성하는 금속인 Al, In, Ga 중의 적어도 하나를 함유한다. 예를 들어, 기판(10)이 Al2O3, AlN으로 이루어진 경우에, AlN로 이루어질 수 있으며, 질화의 과정을 통해 형성될 수 있다. 질화의 과정에서, Ga, In과 같은 금속이 추가될 수 있으며, MOCVD 장비를 이용할 경우에 TMGa, TMIn과 같은 소스를 공급함으로써 가능하다. 기판(10)에 질화물층(22)의 일부를 먼저 형성한 다음, 금속 질화물층(21)을 형성하고, 다시 질화 처리를 통해 질화물층(22)을 형성하는 것도 가능하다.The nitride layer 22 is located under the metal nitride layer 21 and contains the metal supplied from the substrate. The nitride layer 22 preferably functions as a seed for growth of the group III nitride semiconductor layer 30 and therefore contains at least one of Al, In and Ga which are the metals constituting the group III nitride semiconductor layer 30. For example, when the substrate 10 is made of Al 2 O 3 , AlN, it may be made of AlN and formed through a nitriding process. In the course of nitriding, metals such as Ga and In can be added and it is possible to supply sources such as TMGa and TMIn when MOCVD equipment is used. It is also possible to form a nitride layer 22 on the substrate 10 by first forming a part of the nitride layer 22 and then forming a metal nitride layer 21 and nitriding the nitride layer 22 again.

3족 질화물 반도체층(30)은 금속 질화물층(21)을 통해 질화물층(22)이 노출된 상태에서 성장된다. 바람직하게는 금속 질화물층(21)이 성장 마스크로 기능하여, 성장 방지막(SiO2)을 이용할 때와 같은, ELO(Epitaxial Lateral Overgrowth) 성장에 따른 막질 개선의 효과를 가질 수 있다. 3족 질화물 반도체층(30)을 단층으로 구성하여, 이를 다른 3족 질화물 반도체층 성장용 기판으로 이용하여도 좋고, 불순물(예: Si, Sn, Mg, Zn)을 주입하여 다층으로 구성하여, 다양한 반도체 소자로 이용하여도 좋다. 기판(10)은 3족 질화물 반도체층(30)으로부터 습식 식각 또는 레이저 리프트-오프법을 이용하여 분리될 수 있다.The III nitride semiconductor layer 30 is grown with the nitride layer 22 exposed through the metal nitride layer 21. Preferably, the metal nitride layer 21 functions as a growth mask and can have an effect of improving the film quality due to ELO (Epitaxial Lateral Overgrowth) growth, such as when a growth prevention film (SiO 2 ) is used. The Group III nitride semiconductor layer 30 may be formed of a single layer and may be used as a substrate for growing a Group III nitride semiconductor layer or may be formed of multiple layers by implanting impurities (e.g., Si, Sn, Mg, Zn) And may be used as various semiconductor devices. The substrate 10 may be separated from the Group III nitride semiconductor layer 30 using a wet etching or laser lift-off method.

도 5는 본 개시에 따른 3족 질화물 반도체 적층체의 다른 예를 나타내는 도면으로서, 도 4에 도시된 적층체와 달리, 기판(10)에 요철(11)이 형성되어 있다. 요철(11)은 금속 질화물층(21)과 질화물층(22)을 형성한 다음, 식각을 통해 금속 질화물층(21), 질화물층(22) 및 기판(10)의 일부를 제거함으로써 형성될 수 있다. 금속 질화물층(21)만을 형성하고, 요철(11)을 형성한 다음, 질화물층(22)을 형성하는 것도 가능하다. 요철(11)을 먼저 형성한 다음, 금속 질화물층(21)과 질화물층(22)을 형성하는 것도 가능하다. 요철(11)은 주로 건식 식각(예: ICP 에칭)을 통해 형성될 수 있으며, 건식 식각은 당업자에게 주지의 기술이다. 이러한 요철(11)은 기판(10)과 3족 질화물 반도체층(30)의 분리를 보다 용이하게 한다. 또한 요철(11)의 상면에서만 3족 질화물 반도체층(30)의 성장이 시작되어 결정이 형성되므로, 결함이 감소되어, 전체적인 결정성이 향상된다. 요철(11)은 스트라이프 형상이어도 좋고, 독립적인 섬 형태여도 좋다. 요철(11)의 종단면은 사각형, 사다리꼴, 원추대 등 다양한 형상을 가질 수 있으며, 요철(11)의 횡단면은 원형, 삼각형, 사각형, 육각형 등 다양한 형상을 가질 수 있다. 또한 요철(11)은 모두가 같은 형상을 가져도 좋지만, 그렇지 않아도 좋고, 또한 규칙적 또는 불규칙적 형상을 가질 수 있다. 도 8에 요철(11)이 형성된 기판(10) 위에 성장된 3족 질화물 반도체층(30)의 일 예를 나타내었다. 대략 2㎛ 정도의 높이와 간격을 가지는 요철(11)가 도시되어 있다.Fig. 5 is a view showing another example of the III-nitride semiconductor stacked body according to the present invention. Unlike the stacked body shown in Fig. 4, the substrate 10 is provided with projections and recesses 11 thereon. The unevenness 11 can be formed by forming a metal nitride layer 21 and a nitride layer 22 and then removing the metal nitride layer 21, the nitride layer 22 and a part of the substrate 10 through etching have. It is also possible to form only the metal nitride layer 21, form the unevenness 11, and then form the nitride layer 22. It is also possible to form the metal nitride layer 21 and the nitride layer 22 after the unevenness 11 is formed first. The irregularities 11 can be formed mainly through dry etching (for example, ICP etching), and dry etching is a technique well known to those skilled in the art. This unevenness 11 makes it easier to separate the substrate 10 and the III nitride semiconductor layer 30 from each other. In addition, since the growth of the Group III nitride semiconductor layer 30 starts only on the upper surface of the projections and depressions 11 to form crystals, defects are reduced and the overall crystallinity is improved. The concavities and convexities 11 may be stripe-shaped or may be independent island-shaped. The longitudinal cross-section of the concavity and convexity 11 may have various shapes such as a quadrangle, a trapezoid, and a truncated cone. The cross-section of the concavity and convexity 11 may have various shapes such as a circle, a triangle, In addition, the concavities and convexities 11 may all have the same shape, but they may not, and may have a regular or irregular shape. 8 shows an example of the Group III nitride semiconductor layer 30 grown on the substrate 10 on which the concave and convex portions 11 are formed. The irregularities 11 having a height and an interval of about 2 mu m are shown.

도 6은 본 개시에 따른 3족 질화물 반도체 적층체의 또 다른 예를 나타내는 도면으로서, 도 4에 도시된 적층체와 달리, 금속 질화물층(21)과 질화물층(22)의 일부가 제거되어 노출된 영역(12)을 가진다. 영역(12)에서는 3족 질화물 반도체층(30)의 성장이 잘 이루어지는 않는 것이 일반적이다. 일부가 제거되고 남은 금속 질화물층(21) 및 질화물층(22)의 형상을 요철(11; 도 5)과 마찬가지로 다양한 형상으로 형성할 수 있다. 금속 질화물층(21)과 질화물층(22)을 형성한 다음, 영역(12)을 형성하여도 좋고, 금속 질화물층(21)을 형성한 다음 영역(12)을 형성하고 질화물층(22)을 형성하여도 좋다. 도 5에 도시된 적층체에서 요철(11) 상면 이외의 오목부도 영역(12)의 하나로 볼 수 있다. 영역(12)을 형성함으로써, 3족 질화물 반도체층(30)의 결정성을 향상시키는 한편, 기판(10)과 3족 질화물 반도체층(30)의 분리를 용이하게 할 수 있다. 도 9에 영역(12)이 구비된 기판(10)의 일 예를 나타내었다. 육각 패턴 위에만 3족 질화물 반도체층(30)이 형성되어 있다. 충분한 크기의 영역(12)을 구비함으로써, 영역(12)에 의해 3족 질화물 반도체층(30)이 분리되어 패턴별로 독립적으로 3족 질화물 반도체층(30)을 형성하는 것도 가능하다.6 shows another example of the III-nitride semiconductor stack according to the present disclosure. Unlike the stack shown in FIG. 4, part of the metal nitride layer 21 and the nitride layer 22 are removed, (12). In the region 12, it is general that the growth of the group III nitride semiconductor layer 30 is not performed well. The shape of the remaining metal nitride layer 21 and the nitride layer 22 can be formed in various shapes as in the unevenness 11 (FIG. 5). The region 12 may be formed after the metal nitride layer 21 and the nitride layer 22 are formed or the region 12 may be formed after the metal nitride layer 21 is formed and the nitride layer 22 may be formed . The concave portion other than the upper surface of the concavity and convexity 11 in the laminate shown in Fig. 5 can also be regarded as one of the regions 12. Fig. By forming the region 12, the crystallinity of the Group III nitride semiconductor layer 30 can be improved, and the separation of the substrate 10 and the Group III nitride semiconductor layer 30 can be facilitated. FIG. 9 shows an example of the substrate 10 provided with the region 12. And the Group III nitride semiconductor layer 30 is formed only on the hexagonal pattern. By providing the region 12 of sufficient size, the Group III nitride semiconductor layer 30 can be separated by the region 12 to form the Group III nitride semiconductor layer 30 independently for each pattern.

도 7은 본 개시에 따른 3족 질화물 반도체 적층체의 또 다른 예를 나타내는 도면으로서, 3족 질화물 반도체 적층체의 예로서 반도체 발광소자가 제시되어 있다. 반도체 발광소자는 기판(10), 금속 질화물층(21), 질화물층(22), n형 3족 질화물 반도체층(31; 예: Si-도핑된 GaN), 전자와 정공의 재결합을 이용해 빛을 생성하는 활성층(32; 예: InGaN/(In)GaN 다중양자우물층), p형 3족 질화물 반도체층(33; 예: Mg-도핑된 GaN), 전류 확산을 위한 투광성 전류 확산 전극(60; 예: ITO), p측 전극(70) 그리고 n측 전극(80)을 포함한다. 전류 확산 전극(60) 및 전극(70)을 반사막으로 구성하여 플립 칩을 만들 수 있다(예: Ag/Ni/Au). n형 3족 질화물 반도체층(31) 및 p형 3족 질화물 반도체층(33) 각각을 다층으로 구성할 수 있음은 물론이다. 예를 들어, n형 3족 질화물 반도체층(31)을 저온 버퍼층(낮은 온도에서 성장된 GaN, AlN, AlGaN, InN 등의 청), 도핑되지 않은 GaN층 그리고 Si-도핑된 GaN층으로 적층 구조로 형성할 수 있다.Fig. 7 is a diagram showing still another example of a III-nitride semiconductor stacked body according to the present disclosure, in which a semiconductor light emitting device is shown as an example of a III-nitride semiconductor stacked body. The semiconductor light emitting device includes a substrate 10, a metal nitride layer 21, a nitride layer 22, an n-type III nitride semiconductor layer 31 (e.g., Si-doped GaN) A p-type III-nitride semiconductor layer 33 (e.g., Mg-doped GaN), a light-transmissive current diffusion electrode 60 for current diffusion, and an active layer 32 (e.g., InGaN / (In) GaN multiple quantum well layer) For example, ITO), a p-side electrode 70, and an n-side electrode 80. The current diffusion electrode 60 and the electrode 70 may be formed of a reflective film to form a flip chip (for example, Ag / Ni / Au). It is needless to say that the n-type III-nitride semiconductor layer 31 and the p-type III-nitride semiconductor layer 33 may be formed in multiple layers. For example, the n-type III nitride semiconductor layer 31 may be formed of a low-temperature buffer layer (a low-temperature grown GaN, AlN, AlGaN, InN or the like), an undoped GaN layer, and a Si- .

도 10은 본 개시에 따라 3족 질화물 반도체 적층체를 형성하는 방법의 일 예를 설명하는 도면이다.10 is a view for explaining an example of a method of forming a Group III nitride semiconductor stacked body according to the present disclosure.

먼저, (a)에 도시된 바와 같이, 먼저 기판(10) 위에 금속층(21a)을 형성한다. 예를 들어, Sputter 장치를 이용하여 N2 또는 Ar 가스를 분위기 가스로 하여, 300 ~ 1,000W, 1 ~ 5mTorr, 상온 ~ 900℃의 조건에서 증착할 수 있다. 이외에도, 금속층(21a)은 Thermal evaporator, E-beam evaporator, Sputter, MBE(Molecular beam epitaxy), PVD(Physical vapor depositon) 방법, 화학 기상법(Chemical vapor deposition) 등으로 증착할 수 있다. 또한 MOCVD(Metal-organic Chemical vapor deposition) 방법을 이용하여 CrN를 직접 증착하는 것도 가능하다.First, as shown in (a), a metal layer 21a is formed on a substrate 10 first. For example, it is possible to deposit under a condition of 300 to 1,000 W, 1 to 5 mTorr, and room temperature to 900 캜 using N 2 or Ar gas as an atmosphere gas using a sputtering apparatus. In addition, the metal layer 21a may be deposited by a thermal evaporator, an E-beam evaporator, a sputter, a molecular beam epitaxy (MBE), a physical vapor deposition (PVD) method, or a chemical vapor deposition method. It is also possible to directly deposit CrN using a metal-organic chemical vapor deposition (MOCVD) method.

다음으로, (b)에 도시된 바와 같이, 금속층(21a)을 금속 질화물층(21)으로 전환한다.Next, the metal layer 21a is converted into the metal nitride layer 21 as shown in (b).

다음으로, (c)에 도시된 바와 같이, 금속 질화물층(21)의 아래에 질화 처리를 통해 금속 질화물층(21)의 아래에 질화물층(22)을 형성한다.Next, as shown in (c), a nitride layer 22 is formed under the metal nitride layer 21 through a nitriding process under the metal nitride layer 21.

금속 질화물층(21)과 질화물층(22)을 형성하는 과정은 별도로 이루어질 수도 있지만(미국 등록특허공보 제7,829,435호에서와 같이, 균일한 CrN층을 형성한 다음, 온도를 더 상승시켜 금속 질화물층(21)과 질화물층(22)을 형성할 수도 있지만), 동일한 질화의 과정이므로, 한 번의 공정으로 행해질 수 있다. 즉, 목표 온도가 1300℃인 경우에, 이 온도를 높여가는 과정 및 이 온도가 유지되는 과정에서 금속층(21a)의 일부가 금속 질화물층(21)으로 되는 한편, 질화물층(22)이 형성될 수 있다(도 5 및 도 6의 경우에도 마찬가지다.). 예를 들어, RTA, Furnace, MOCVD, HVPE 등을 이용하여 NH3 분위기에서 금속층(21a)을 금속 질화물층(21) 및 질화물층(22)으로 전환할 수 있다. 질화 과정은 기판 온도를 400 ~ 1500℃ 범위 내에서 암모니아 가스 혹은 암모니아 가스를 포함한 질소, 수소, Ar 가스를 이용한다. 이외에도, N2 Plasma, N2 + Ar Plasma, NH3 plasma 등을 이용하여 질화하는 것이 가능하다. 후술하는 바와 같이, 온도를 1000℃이상의 높은 온도까지 높이는 것이 바람직하지만, 400℃와 같이 상대적으로 낮은 온도에서도 에너지를 충분히 공급하면 질화가 전혀 불가능한 것은 아니다. MOCVD 법을 이용하여 하는 경우에, 900℃이상 온도에서 질화물층(22)을 형성하는 것이 바람직하다.The process of forming the metal nitride layer 21 and the nitride layer 22 may be performed separately (as disclosed in U.S. Patent No. 7,829,435, a uniform CrN layer is formed, and then the temperature is further raised to form a metal nitride layer (Although the nitride layer 21 and the nitride layer 22 may be formed), the same nitridation process can be carried out in one step. That is, when the target temperature is 1300 ° C, a part of the metal layer 21a becomes the metal nitride layer 21 while the temperature is raised and the temperature is maintained, while the nitride layer 22 is formed (The same is true in the case of Figs. 5 and 6). For example, the metal layer 21a can be converted into the metal nitride layer 21 and the nitride layer 22 in an NH 3 atmosphere using RTA, Furnace, MOCVD, HVPE, or the like. Nitrogen, hydrogen, and Ar gas including ammonia gas or ammonia gas are used for the nitriding process at a substrate temperature of 400 to 1500 ° C. In addition, it is possible to nitride by using N 2 plasma, N 2 + Ar plasma, NH 3 plasma or the like. As described later, it is preferable to raise the temperature to a high temperature of 1000 캜 or higher, but nitriding is not impossible at all if energy is sufficiently supplied even at a relatively low temperature such as 400 캜. In the case of using the MOCVD method, it is preferable to form the nitride layer 22 at a temperature of 900 占 폚 or higher.

마지막으로, (d)에 도시된 바와 같이, 3족 질화물 반도체층(30)을 형성한다. 3족 질화물 반도체층(30)을 높은 온도에서 직접 성장해도 좋지만, 도 1 및 도 2에서 설명된 것과, 저온 성장된 AlGaN, GaN, AlN과 같은 버퍼층을 추가로 형성한 다음, 3족 질화물 반도체층(30)을 형성하여도 좋다. 예를 들어, MOCVD 장치를 이용하여 GaN을 성장하는 경우에, 고온에서 단일층을 성장시키거나, 상대적으로 낮은 저온 성장 후 고온에서 성장시키는 방법을 사용할 수 있다. 고온 단일 층을 성장할 경우 1000 ~ 1100℃의 온도에서 TMGa 250cc, NH3 24L, H2 carrier 혹은 N2 carrier를 이용하여 GaN을 성장할 수 있다. 저온 성장 후 고온에서 성장하는 방법에서는 700 ~ 1000℃정도의 온도에서 TMGa 250cc, NH3 24L, H2 carrier 혹은 N2 carrier를 이용하여, 동일한 고온 조건에서 GaN을 성장할 수 있다.Finally, as shown in (d), a Group III nitride semiconductor layer 30 is formed. Although the III-nitride semiconductor layer 30 may be grown directly at a high temperature, a buffer layer such as AlGaN, GaN, or AlN grown at a low temperature as described with reference to FIGS. 1 and 2 and a III- (30) may be formed. For example, when GaN is grown using an MOCVD apparatus, a single layer may be grown at a high temperature, or a method of growing at a high temperature after relatively low temperature growth may be used. When a high temperature single layer is grown, GaN can be grown using TMGa 250cc, NH 3 24L, H 2 carrier or N 2 carrier at a temperature of 1000 to 1100 ° C. In the method of growing at a high temperature after low temperature growth, GaN can be grown at the same high temperature condition using TMGa 250cc, NH 3 24L, H2 carrier or N2 carrier at a temperature of about 700 to 1000 ° C.

도 11은 질화 처리 온도에 따른 질화물층의 형성 사진 및 그 개념도를 나타내는 도면이며, 도 12는 이에 대한 XRD 측정 결과를 나타내는 도면이다. 여기서, MOCVD 장비를 이용하여 온도별, NH3 분위기에서 한번 공정으로 질화 처리를 하였다. 11 is a view showing a photograph of forming a nitride layer according to the nitriding treatment temperature and its conceptual diagram, and Fig. 12 is a view showing the result of XRD measurement thereof. Here, nitriding was performed by MOCVD equipment in one step in NH 3 atmosphere by temperature.

주어진 조건하에서, 1120℃에서 질화 처리된 경우에, 여전히 금속 질화물층(21)으로 존재하며, 1280℃에서 질화 처리된 경우에, 질화물층(22)이 존재하지만, 여전히 금속 질화물층(22)이 지배적이다. 1280℃까지 온도가 상승하는 동안에 그리고 1280℃로 유지되는 과정에서 금속 질화물층(21)이 뭉쳐서 기판 면이 노출되고, 여기에 질화물층(22)이 형성된다. 1310℃에서 질화 처리된 경우에, 금속 질화물층(21)과 질화물층(22)이 비슷한 비율로 존재하게 되며, 질화물층(22)을 씨앗으로 3족 질화물 반도체층(30)이 성장되는 한편, 금속 질화물층(21)이 3족 질화물 반도체층(30)의 성장에 마스크로 기능하여, 막질의 향상을 가져온다. 1340℃에서 질화 처리된 경우에, 질화물층(22)이 지배적인 양상을 나타내게 된다. 1380℃에서 질화 처리된 경우에, 금속 질화물층(21) 내의 금속이 모두 증발되어 질화물층(22) 만이 남게 된다. 미국 등록특허공보 제7,829,435호에 제시된 3족 질화물 반도체층을 성장시키는 방법에서는 1000℃ 이상에서 질화 처리를 하는 경우에, Cr의 증발이 일어나고, 그 위에 성장되는 GaN층은 비정상적인 성장과 거대한 피트(pit)가 형성되기 때문에, 그 위에 성장한 GaN막의 결정성이 열화된다고 지적하고 있다. 이와 달리, 도 11 및 도 12에 제시된 본 개시에 따른 3족 질화물 반도체 적층체의 형성에서는, 금속 질화물층(21) 내의 금속이 증발되는 온도에서 질화 처리를 이용하여 질화물층(22)을 형성하는 것에 의해 양질의 막을 가지는 3족 질화물 반도체 적층체를 구현할 수 있었다. 도 13에 질화 처리 온도에 따른 3족 질화물 반도체층 막질에 대한 영향을 나타내었다. 도 13의 세로 축은 XRD로 GaN의 (0002)면을 측정한 peak의 반치폭(FWHM)을 나타내고 있으며, 낮은 값일수록 이상적인 결정을 의미하므로, 1300 ~ 1320℃ 정도의 온도에서 질화후 성장된 GaN 결정의 품질이 특히 우수한 것을 보여주고 있다.The nitride layer 22 is still present in the case of nitriding at 1120 占 폚 under the given conditions and still exists as the metal nitride layer 21 and is nitrided at 1280 占 폚 but the metal nitride layer 22 is still present It is dominant. While the temperature is raised to 1280 占 폚 and maintained at 1280 占 폚, the metal nitride layer 21 is agglomerated to expose the substrate surface, and a nitride layer 22 is formed thereon. The metal nitride layer 21 and the nitride layer 22 are present in a similar ratio and the nitride layer 22 is seeded to grow the Group III nitride semiconductor layer 30. On the other hand, The metal nitride layer 21 functions as a mask to grow the Group III nitride semiconductor layer 30, thereby improving the film quality. In the case of nitriding at 1340 占 폚, the nitride layer 22 appears dominant. In the case of nitriding at 1380 占 폚, all of the metal in the metal nitride layer 21 is evaporated and only the nitride layer 22 is left. In the method of growing the Group III nitride semiconductor layer disclosed in U.S. Patent No. 7,829,435, when the nitriding treatment is performed at 1000 ° C or more, evaporation of Cr occurs, and the GaN layer grown thereon has abnormal growth and large pits ) Is formed on the GaN layer, the crystallinity of the GaN film grown thereon is deteriorated. Alternatively, in the formation of the III-nitride semiconductor stack according to the present disclosure shown in FIGS. 11 and 12, a nitride layer 22 is formed using a nitridation process at a temperature at which the metal in the metal nitride layer 21 is evaporated It was possible to realize a III-nitride semiconductor multilayer body having a high-quality film. FIG. 13 shows the effect on the film quality of the III-nitride semiconductor layer with the nitriding treatment temperature. 13 shows the half width (FWHM) of the peak measured on the (0002) plane of GaN by XRD, and the lower value indicates the ideal crystal. Therefore, the GaN crystal grown after nitriding at a temperature of about 1,300 ~ The quality is particularly good.

도 14는 본 개시에 따라 3족 질화물 반도체층을 제조하는 방법의 일 예를 나타내는 도면으로서, 금속 질화물층(21)과 질화물층(22)의 적어도 하나를 제거함으로써, 기판(10)과 3족 질화물 반도체층(30)을 분리하는 과정을 나타내고 있다. 본 예에서, 금속 질화물층(21)을 제1 금속 질화물층으로, 질화물층(22)을 제2 금속 질화물층으로 칭할 수 있다. 앞에서 지적한 바와 같이, 미국 등록특허공보 제7,829,435호에는, 질화된 금속층(200b)을 HCl, HNO3, HClO4, Cr-7, CAN(Ceric Ammonium Nitrate) 또는 이들의 혼합 용액으로 습식 식각하여, 기판(100)과 3족 질화물 반도체층(300a,300b)을 분리하는 기술이 제시되어 있다. 그러나 이러한 기술을 이용하는 경우에, 식각의 속도가 느리며, 수직 구조 발광소자를 제조할 때 지지 기판으로 이용되는 Cu 등을 손상시킬 수 있는 문제점이 있다. 본 개시자들은 제1 금속 질화물층(21)을 제거하는 것이 아니라, 제2 금속 질화물층(22)을 제거함으로써 이러한 문제점을 개선할 수 있음을 알게 되었다. 예를 들어, 제1 금속 질화물층(21)이 CrN로 이루어지고, 제2 금속 질화물층(22)이 AlN로 이루어지는 경우에, CrN는 주로 산 용액(HCl, HNO3, HClO4, Cr-7, CAN(Ceric Ammonium Nitrate) 또는 이들의 혼합 용액)에 의해 제거되지만, AlN와 같은 3족 질화물 반도체는 염기성 용액(Ba(OH)2, Ca(OH)2, NH4OH, NaOH, KOH 또는 이들의 혼합 용액)에 의해 제거될 수 있다. AlN, GaN의 식각 속도는 500~1000㎛/h에 이른다.14 illustrates an example of a method of manufacturing a Group III nitride semiconductor layer according to the present disclosure. Referring to FIG. 14, at least one of the metal nitride layer 21 and the nitride layer 22 is removed, And a process of separating the nitride semiconductor layer 30 is shown. In this example, the metal nitride layer 21 may be referred to as a first metal nitride layer and the nitride layer 22 may be referred to as a second metal nitride layer. As previously pointed out, by US Patent No. 7,829,435 discloses, a nitrided metal layer (200b) HCl, HNO 3, HClO 4, Cr-7, CAN (Ceric Ammonium Nitrate) , or wet etching with a mixed solution of the substrate A technique of separating the Group III nitride semiconductor layer 300 and the Group III nitride semiconductor layer 300a and 300b is disclosed. However, when such a technique is used, there is a problem that the etching speed is slow, and Cu or the like used as a supporting substrate can be damaged when a vertical light emitting device is manufactured. It has been found that the present inventors can improve this problem by removing the second metal nitride layer 22, rather than removing the first metal nitride layer 21. For example, in the case where the first metal nitride layer 21 is made of CrN and the second metal nitride layer 22 is made of AlN, CrN is mainly composed of an acid solution (HCl, HNO 3 , HClO 4 , Cr-7 , cAN (Ceric Ammonium Nitrate) or, but is removed by a mixed solution), group III nitride semiconductor such as AlN is a basic solution (Ba (OH) 2, Ca (OH) 2, NH 4 OH, NaOH, KOH or their ). &Lt; / RTI &gt; The etching rate of AlN and GaN is 500 to 1000 탆 / h.

도 15는 본 개시에 3족 질화물 반도체 적층체의 에천트에 따른 식각 속도를 나타내는 도면으로서, 산성 용액이 사용되는 경우에, 도 11에 제시된 샘플 각각에 대하여 100㎛/h 이하의 식각 속도를 나타내는 것을 알 수 있으며, 다만 이 경우에도 CrN와 AlN가 공존하는 1320℃ 부근에서 식각 속도가 향상됨을 알 수 있었다. 염기성 용액이 사용되는 경우에도, AlN의 존재로 식각 속도가 급격히 향상됨을 볼 수 있었다. 여기서, 비이커에 산성 용액과 샘플을 위치시키고 항온조를 75℃로 온도를 유지하고, 1시간 간격으로 에칭 rate을 측정하였다. 염기성 용액의 경우도 같은 조건에서 진행되었다. 1320℃ 이상의 온도에서 염기성 용액을 이용할 때, 식각 속도가 감소하는 이유는 AlN의 형상이 섬(island)상에서 판상으로 바뀌면서 에천트 유입이 늦어진 것으로 판단된다.Fig. 15 is a graph showing the etch rate of the III-nitride semiconductor multilayer structure according to the etchant in the present disclosure, showing an etch rate of 100 m / h or less for each of the samples shown in Fig. 11 when an acidic solution is used It can be seen that the etch rate is improved in the vicinity of 1320 DEG C where CrN and AlN coexist. Even when a basic solution is used, the etching rate is drastically improved by the presence of AlN. Here, the acidic solution and the sample were placed in a beaker, and the temperature in the thermostat was maintained at 75 캜, and the etching rate was measured at intervals of 1 hour. The basic solution proceeded under the same conditions. The reason why the etching rate is decreased when the basic solution is used at a temperature of 1320 ° C or more is that the shape of the AlN is changed into a plate on the island and the etchant flow is delayed.

도 14에서, 본 개시가 3족 질화물 반도체를 구성하는 금속(Al,Ga,In)과 다른 금속(예: Nb, V, Ta, Zr, Hf, Ti, Cr, Mo, W, Cu)을 함유하는 제1 금속 질화물층(21)과 기판(10)으로부터 공급되는 금속을 함유하는 제2 금속 질화물층(22)에 대해 설명되었지만, 본 개시는 기판(10)과 3족 질화물 반도체층(30)을 분리함에 있어서, 한 개의 금속 질화물층을 사용할 때 제기되는 문제점(예: 식각 속도, 소자의 다른 부분의 손상)을 해소하기 위해 추가의 금속 질화물층을 사용하는 개념 전체로 확장될 수 있다.14, the present disclosure relates to a method for producing a Group III nitride semiconductor which includes a metal (Al, Ga, In) and a metal (for example, Nb, V, Ta, Zr, Hf, Ti, Cr, Mo, The present disclosure is directed to a substrate 10 and a Group III nitride semiconductor layer 30 that have been described with respect to a first metal nitride layer 21 that is deposited on the substrate 10 and a second metal nitride layer 22 that contains metal supplied from the substrate 10. [ Can be extended throughout the concept of using additional layers of metal nitride to solve the problems encountered when using one metal nitride layer (e.g., etching rate, damage to other parts of the device).

(1) 예를 들어, 첫 번째 금속 질화물층이 산 용액에 의해 식각되고, 이 산 용액이 소자의 다른 부분을 손상시키는 문제점을 야기할 수 있다면, 염기성 용액에 의해 식각되는 두 번째 금속 질화물층을 도입할 수 있으며, 두 번째 금속 질화물층이 반드시 기판으로부터 공급되는 금속을 함유할 필요는 없다. 즉, 첫 번째 금속 질화물층을 형성한 다음, 두 번째 금속 질화물층을 증착하여 이를 질화함으로써, 두 번째 금속 질화물층을 형성하는 것이 가능하며, 두 번째 금속 질화물층을 형성한 다음, 첫 번째 금속 질화물층을 형성하는 것도 가능하다.(1) If, for example, the first metal nitride layer is etched by an acid solution and this acid solution may cause a problem of damaging other parts of the device, a second metal nitride layer etched by the basic solution And the second metal nitride layer does not necessarily have to contain the metal supplied from the substrate. That is, it is possible to form a second metal nitride layer by forming a first metal nitride layer and then depositing and nitriding a second metal nitride layer, and after forming a second metal nitride layer, It is also possible to form a layer.

(2) 예를 들어, 두 개의 금속 질화물층이 모두 산 용액에 의해 식각되는 경우라도, 두 개의 금속 질화물층의 식각 속도가 다르다면, 두 개의 금속 질화물층을 구비함으로써 전체 식각 속도를 향상시킬 수 있으며, 식각 속도가 향상되는 만큼 소자의 타 부분에 대한 손상을 방지할 수 있게 된다.(2) For example, even if two metal nitride layers are all etched by an acid solution, if two metal nitride layers are etched at different rates, the two metal nitride layers may be provided to improve the overall etch rate As the etch rate is improved, damage to other parts of the device can be prevented.

(3) 도 4 및 도 14에서, 제2 금속 질화물층(22)이 하나의 연속적인 층으로 표시되어 있지만, 도 11에 도시된 바와 같이, 제2 금속 질화물층(22)은 불연속적으로 구성될 수 있으며, 그리고 불연속적으로 구성된 제2 금속 질화물층(22)만을 제거함으로써 기판(10)과 3족 질화물 반도체층(30)의 분리가 가능하다. 따라서 구조적인 측면에서, 첫 번째 금속 질화물층과 두 번째 금속 질화물층을 불연속적으로 형성한 다음, 요구되는 개선점에 따라 이들 중의 적어도 하나를 제거함으로써, 문제점을 개선할 수 있게 된다.(3) In Figures 4 and 14, although the second metal nitride layer 22 is shown as one continuous layer, the second metal nitride layer 22, as shown in Figure 11, And the substrate 10 and the group III nitride semiconductor layer 30 can be separated by removing only the second metal nitride layer 22 formed discontinuously. Thus, from a structural point of view, problems can be solved by discretely forming the first and second metal nitride layers and then removing at least one of them according to the required improvements.

(4) 위에서 습식 식각을 통해 제1 금속 질화물층(21) 및 제2 금속 질화물층(22)을 제거하는 것에 대해 설명하였지만, 레이저 리프트-오프(Laser Lift-off)법을 이용하여 제1 금속 질화물층(21) 및/또는 제2 금속 질화물층(22)을 제거하는 것도 가능하다.The first metal nitride layer 21 and the second metal nitride layer 22 are removed through the wet etching process on the first metal layer 4 and the second metal nitride layer 22 is removed using the laser lift- It is also possible to remove the nitride layer 21 and / or the second metal nitride layer 22.

(5) 또한 제1 금속 질화물층(21) 및 제2 금속 질화물층(22) 중의 하나를 먼저 제거한 다음, 나머지 하나를 제거하는 것도 가능하다. 제1 금속 질화물층(21) 및 제2 금속 질화물층(22) 모두를 한번에 제거하는 것도 가능하다.(5) It is also possible to first remove one of the first metal nitride layer 21 and the second metal nitride layer 22, and then remove the other. It is also possible to remove both the first metal nitride layer 21 and the second metal nitride layer 22 at once.

도 16은 본 개시에 따른 3족 질화물 반도체층 또는 3족 질화물 반도체 적층체의 또 다른 예를 나타내는 도면으로서, 도 7에서와 같이 기판(10)에 제1 금속 질화물층(21), 제2 금속 질화물층(22), n형 3족 질화물 반도체층(31; 예: Si-도핑된 GaN), 전자와 정공의 재결합을 이용해 빛을 생성하는 활성층(32; 예: InGaN/(In)GaN 다중양자우물층), p형 3족 질화물 반도체층(33; 예: Mg-도핑된 GaN), 그리고 전류 확산을 위한 투광성 전류 확산 전극(60; 예: ITO)을 형성한 다음, 전극(70)과 전극(80)을 형성하는 것이 아니라, 웨이퍼 본딩층(61)을 이용하여 지지 기판(90)과 전극(70)을 형성한다. 다음으로, 제2 금속 질화물층(22)을 제거하고, 노출된 n형 3족 질화물 반도체층(31)에 광 산란을 위한 거친 표면(31a)을 형성한다. 거친 표면(31a)을 형성하는 과정에서 잔류하는 제1 금속 질화물층(21)이 제거될 수 있다. 지지 기판(90)을 형성하는 다양한 방법 및 거친 표면(31a)을 형성하는 방법은 당업자에게 주지의 기술이다. 마지막으로 거친 표면(31a)에 전극(80)을 형성한다. 여기서, 하나의 3족 질화물 반도체층이라 칭할 때, 이것은 단일 조성과 단일 도핑 농도를 가지는 반도체층일 수도 있지만, 다른 조성, 다른 도핑 농도 및/또는 다른 도전성을 가지는 복수의 층일 수도 있다. 예를 들어, 실제로 LED로 구성할 때, n형 3족 질화물 반도체층(31)은 도핑되지 않은 GaN-Si 도핑된 GaN-InGaN/GaN 초격자층의 조합으로 이루어지는 경우가 많다. 같은 논리로, 하나의 3족 질화물 반도체층은 n형 3족 질화물 반도체층(31), 활성층(32), 그리고 p형 3족 질화물 반도체층(33)을 모두 포괄하는 의미로 사용될 수 있다.FIG. 16 is a view showing another example of a Group III nitride semiconductor layer or a Group III nitride semiconductor stack according to the present disclosure. As shown in FIG. 7, a first metal nitride layer 21, A nitride layer 22, an n-type III nitride semiconductor layer 31 (e.g., Si-doped GaN), an active layer 32 (e.g., InGaN / (In) GaN multiple quantum A p-type III nitride semiconductor layer 33 (e.g., Mg-doped GaN), and a light-transmitting current diffusion electrode 60 (e.g., ITO) for current diffusion are formed on the electrode 70, The supporting substrate 90 and the electrode 70 are formed by using the wafer bonding layer 61 instead of forming the supporting substrate 80. [ Next, the second metal nitride layer 22 is removed, and a rough surface 31a for light scattering is formed in the exposed n-type III-nitride semiconductor layer 31. Then, The remaining first metal nitride layer 21 can be removed in the process of forming the rough surface 31a. The various methods of forming the support substrate 90 and the method of forming the rough surface 31a are well known to those skilled in the art. Finally, an electrode 80 is formed on the rough surface 31a. Here, when a single Group III nitride semiconductor layer is referred to, it may be a semiconductor layer having a single composition and a single doping concentration, but it may be a plurality of layers having different compositions, different doping concentrations, and / or different conductivity. For example, when actually composed of LEDs, the n-type III nitride semiconductor layer 31 is often formed of a combination of undoped GaN-Si-doped GaN-InGaN / GaN superlattice layers. In the same logic, one group III nitride semiconductor layer can be used to cover both the n-type III-nitride semiconductor layer 31, the active layer 32, and the p-type III nitride semiconductor layer 33.

도 18은 본 개시에 따른 3족 질화물 반도체층 또는 3족 질화물 반도체 적층체의 또 다른 예 및 그 제조 방법을 나타내는 도면으로서, 도 6에 도시된 3족 질화물 반도체 적층체와 마찬가지로 영역(12)을 구비하지만, 도 6에 도시된 3족 질화물 반도체 적층체와 달리 금속 질화물층 또는 제1 금속 질화물층(21)이 구비되어 있지 않다. 3족 질화물 반도체층(30)의 성장은 질화물층 또는 제2 금속 질화물층(22) 위에서 (금속 질화물층(21)의 방해 없이) 이루어지며, 영역(12)에 의해 ELO 효과를 가져서, 양호한 막질의 3족 질화물 반도체층(30)이 성장될 수 있다. 도 6에서와 마찬가지로 영역(12)을 형성한 다음, 금속 질화물층(21)을 산 용액을 이용하여 제거함으로써 패턴화된 질화물층(22)을 형성할 수 있다. 바람직하게는 영역(12)을 구비하여 ELO 효과를 가질 수 있지만, 본 예가 반드시 영역(12)을 구비해야 하는 것은 아니다.18 shows another example of a III-nitride semiconductor layered structure or a III-nitride semiconductor layered structure according to the present disclosure and a method of manufacturing the same. Like the III-nitride semiconductor stacked body shown in FIG. 6, However, unlike the Group III nitride semiconductor layered body shown in FIG. 6, the metal nitride layer or the first metal nitride layer 21 is not provided. The growth of the III-nitride semiconductor layer 30 is achieved on the nitride or second metal nitride layer 22 (without interfering with the metal nitride layer 21) and has an ELO effect by the region 12, The Group III nitride semiconductor layer 30 may be grown. As in FIG. 6, the patterned nitride layer 22 can be formed by forming the region 12 and then removing the metal nitride layer 21 using an acid solution. Preferably, the region 12 may be provided to have the ELO effect, but this example does not necessarily have to have the region 12.

도 19 내지 도 21은 영역을 형성하는 방법의 예들을 나타내는 도면으로서, 도 19의 경우에, 금속층 또는 금속 질화물층(21)의 형성(a), 질화물층(22)의 형성(b), 금속 질화물층(21)의 제거(c), 그리고 영역(12)의 형성(d) 순으로 진행되었다. 여기서, 금속 질화물층(21)과 질화물층(22)의 형성은 한번의 질화 처리로 이루어질 수 있으며, 영역(12)의 형성은 별도로 이루어질 수 있지만, 금속 질화물층(21)의 제거(c) 과정 자체일 수도 있다. 즉, 도 11의 1280℃에 질화 처리된 경우에, 단순히 금속 질화물층(21)을 제거함으로써 영역(12)이 형성될 수 있다. 도 20의 경우에, 금속층 또는 금속 질화물층(21)의 형성(a), 질화물층(22)의 형성(b), 영역(12)의 형성(c), 그리고 금속 질화물층(21)의 제거(d) 순으로 진행되었다. 도 21의 경우에, 금속층 또는 금속 질화물층(21)의 형성(a), 영역(12)의 형성(b), 질화물층(22)의 형성(c), 그리고 금속 질화물층(21)의 제거(d) 순으로 진행되었다. 금속 질화물층(21)이 없는 부분에서는 질화 처리를 하더라도 질화물층(22)의 형성이 상대적으로 잘 이루어지지 않는다. 영역(12)의 형성에 건식 식각(예: ICP 에칭)이 이용되는 경우에, 이 건식 식각의 과정에서 질화물층(22)이 손상될 수 있으므로, 이러한 관점에서는 도 19에 제시된 방법보다는 도 20 및 도 21에 제시된 방법을 이용하는 것이 바람직하다.19 to 21 show examples of the method of forming regions. In the case of FIG. 19, the formation of the metal layer or the metal nitride layer 21, the formation of the nitride layer 22, The removal of the nitride layer 21 (c), and the formation of the region 12 (d). The formation of the metal nitride layer 21 and the nitride layer 22 may be performed by a single nitriding process and the formation of the region 12 may be performed separately. However, the removal of the metal nitride layer 21 (c) It may be itself. That is, in the case of nitriding at 1280 ° C in FIG. 11, the region 12 can be formed simply by removing the metal nitride layer 21. In the case of FIG. 20, formation (a) of the metal layer or metal nitride layer 21, formation (b) of the nitride layer 22, formation (c) of the region 12, and removal of the metal nitride layer 21 (d). 21, formation (a) of the metal layer or metal nitride layer 21, formation (b) of the region 12, formation (c) of the nitride layer 22, and removal of the metal nitride layer 21 (d). In the portion where the metal nitride layer 21 is not present, the formation of the nitride layer 22 is relatively poor even if the nitriding treatment is performed. In this regard, the nitride layer 22 may be damaged during the dry etching process when a dry etch (e.g., ICP etch) is used to form the region 12, It is preferable to use the method shown in Fig.

도 22는 본 개시에 따른 3족 질화물 반도체층 또는 3족 질화물 반도체 적층체의 또 다른 예 및 그 제조 방법을 나타내는 도면으로서, 도 5에 도시된 예에서, 금속 질화물층(21)이 제거된 예이다. 도 17에 도시된 예와 마찬가지로 다양한 방법에 의해 형성될 수 있다.22 shows another example of a Group III nitride semiconductor layer or a Group III nitride semiconductor stack according to the present disclosure and a method of manufacturing the same. In the example shown in FIG. 5, an example in which the metal nitride layer 21 is removed to be. May be formed by various methods as in the example shown in Fig.

이하 본 개시의 다양한 실시 형태에 대하여 설명한다.Various embodiments of the present disclosure will be described below.

(1) 3족 질화물 반도체 적층체에 있어서, 3족 질화물 반도체는 AlxGayIn1 -x-yN(0≤x≤1,0≤y≤1,0≤x+y≤1)로 된 화합물 반도체이며, 금속을 함유하는 기판; 기판 위에 형성되며, 3족 질화물 반도체를 구성하는 금속(Al,Ga,In)과 다른 금속을 함유하는 금속 질화물층; 금속 질화물층 아래에서, 기판으로부터 공급된 금속을 함유하는 질화물층; 그리고, 금속 질화물층을 마스크로 하고, 질화물층을 씨앗으로 하여, 형성되는 3족 질화물 반도체층;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 적층체. 도 3에 제시된 기술과 관련하여 알 수 있는 바와 같이, 금속 질화물층에서도 3족 질화물 반도체층의 형성은 가능하다. 따라서 금속 질화물층이 마스크로 기능한다는 것은 질화물층과의 관계에서 상대적인 개념으로 이해되어야 하며, 질화물층에서 3족 질화물층의 형성이 상대적으로 더 잘 이루어진다 것으로 이해되어야 한다. '금속 질화물층의 아래에서'의 의미는 질화물층이 금속 질화물층이 형성된 후 기판으로부터 형성된다는 것을 의미하며, 이렇게 형성된 질화물층의 높이가 반드시 금속 질화물층보다 낮아야 한다는 것을 의미하는 것은 아니다. 금속 질화물층은 기판에 금속층을 형성한 다음, 이를 질화하여 형성할 수 있으며, 이 경우에, 금속 질화물층의 하부에 금속층이 일부 잔존하는 것을 본 개시는 배제하지 않는다. 현재까지 알려진 범위에서, 3족 질화물 반도체층의 형성이 가능하고(조건 1), 질화물층을 구성하는 원소를 공급할 수 있는(조건 2) 기판의 가장 적합한 구성 물질은 사파이어(Al2O3)이지만, 이러한 조건(조건 1, 조건 2)을 만족할 수 있는 기판이라면, 기판이 사파이어로 제한될 필요는 없다. (1) In a III-nitride semiconductor multilayer body, the group III nitride semiconductor is a compound of Al x Ga y In 1 -xy N (0? X? 1, 0? Y? 1, 0? X + A semiconductor comprising: a substrate containing a metal; A metal nitride layer formed on the substrate and containing a metal (Al, Ga, In) and another metal constituting the Group III nitride semiconductor; A nitride layer containing a metal supplied from the substrate below the metal nitride layer; And a Group III nitride semiconductor layer formed by using the metal nitride layer as a mask and the nitride layer as seed. As can be seen in connection with the technique shown in Fig. 3, formation of a group III nitride semiconductor layer is also possible in the metal nitride layer. It should be understood that the functioning of the metal nitride layer as a mask should be understood as a relative concept in relation to the nitride layer and that the formation of a group III nitride layer in the nitride layer is relatively better. The meaning of 'below the metal nitride layer' means that the nitride layer is formed from the substrate after the metal nitride layer is formed, and does not mean that the height of the nitride layer thus formed must be lower than that of the metal nitride layer. The metal nitride layer can be formed by forming a metal layer on a substrate and then nitriding it. In this case, the present disclosure does not exclude that a metal layer partially remains under the metal nitride layer. The most suitable constituent material of the substrate capable of forming the Group III nitride semiconductor layer (Condition 1) and capable of supplying the elements constituting the nitride layer (Condition 2) is sapphire (Al 2 O 3 ) , And the substrate is not limited to sapphire if it can satisfy such conditions (condition 1, condition 2).

(2) 금속 질화물층은 Nb, V, Ta, Zr, Hf, Ti, Cr, Mo, W, Cu 중의 적어도 하나를 함유하는 것을 특징으로 하는 3족 질화물 반도체 적층체. 금속 질화물층을 구성하는 것은 이론적으로 질화가능한 금속이라면 어떠한 하나의 금속 또는 복수의 금속이어도 좋으며, 미국 등록특허공보 제7,829,435호에 제시된 이유(질화 과정에서 수소기의 흡수가 적음 등)로 Cr, Cu가 바람직하다. 특히, 열팽창계수가 사파이어와 GaN, AlN 사이에 위치하는 Cr이 적합하다.(2) The Group III nitride semiconductor layered body according to (1), wherein the metal nitride layer contains at least one of Nb, V, Ta, Zr, Hf, Ti, Cr, Mo, W and Cu. The metal nitride layer may be any one metal or a plurality of metals as long as the metal is theoretically nitridable. For the reasons given in U.S. Patent No. 7,829,435 (the absorption of a hydrogen group in the nitriding process is small, etc.), Cr, Cu . In particular, Cr in which the thermal expansion coefficient is located between sapphire, GaN, and AlN is suitable.

(3) 질화물층은 Al을 함유하는 것을 특징으로 하는 3족 질화물 반도체 적층체. 바람직하게는 질화물층은 AlN로 이루어지지만, 질화의 과정에서, Ga, In과 같은 금속이 함유되는 것을 배제하는 것은 아니다. 이는 질화 과정에서, TMGa, TMIn와 같은 소스를 공급함으로써 가능하다.(3) The III nitride semiconductor laminate according to (3), wherein the nitride layer contains Al. Preferably, the nitride layer is made of AlN, but it does not exclude that a metal such as Ga or In is contained in the process of nitriding. This can be achieved by supplying sources such as TMGa and TMIn in the nitriding process.

(4) 3족 질화물 반도체 적층체에 있어서, 3족 질화물 반도체는 AlxGayIn1 -x-yN(0≤x≤1,0≤y≤1,0≤x+y≤1)로 된 화합물 반도체이며, 금속을 함유하는 기판; 기판 위에 형성되며, 3족 질화물 반도체를 구성하는 금속(Al,Ga,In)과 다른 금속을 함유하는 금속 질화물층; 금속 질화물층 아래에서, 기판으로부터 공급된 금속을 함유하는 질화물층; 그리고, 금속 질화물층 및 질화물층으로부터 형성되는 3족 질화물 반도체층;으로서, 금속 질화물층의 열팽창계수가 3족 질화물 반도체층의 열팽창계수와 기판의 열팽창계수 사이인 3족 질화물 반도체층;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 적층체. 미국 등록특허공보 제7,829,435호에 제시된 기술의 경우에, CrN가 거의 연속적인 질화막을 형성하여야만, 바람직한 결과를 가져올 수 있다고 지적하고 있으나, 본 개시는 미국 등록특허공보 제7,829,435호에 개시된 범위를 넘어, CrN를 뚫고 AlN를 충분히 노출시킴으로써, CrN와 AlN 양자에서 형성된 3족 질화물 반도체층이 더욱 양호한 막질을 보여준다는 점을 제시하고 있다. 바람직하게는 AlN에서 3족 질화물 반도체층의 형성이 활발하게 이루어지도록 함으로써, CrN가 상대적인 마스크로 기능하게 하여, 3족 질화물 반도체층의 형성에 있어, 성장 방지막(SiO2)을 이용할 때와 같은, ELO(Epitaxial Lateral Overgrowth) 성장에 따른 막질 개선의 효과를 추가할 있게 된다. 본 개시에 따르면, 씨앗층으로 AlN와 같은 3족 질화물 반도체를 사용하면서도, AlN 사용에 따른 열팽창계수의 차이를 금속 질화물(CrN)을 이용하여 보완할 수 있게 된다.(4) In the III-nitride semiconductor multilayer body, the group III nitride semiconductor is a compound of Al x Ga y In 1 -xy N (0? X? 1, 0? Y? 1, 0? X + A semiconductor comprising: a substrate containing a metal; A metal nitride layer formed on the substrate and containing a metal (Al, Ga, In) and another metal constituting the Group III nitride semiconductor; A nitride layer containing a metal supplied from the substrate below the metal nitride layer; And a Group III nitride semiconductor layer formed from a metal nitride layer and a nitride layer, wherein the Group III nitride semiconductor layer has a coefficient of thermal expansion of the metal nitride layer being between a coefficient of thermal expansion of the Group III nitride semiconductor layer and a coefficient of thermal expansion of the substrate Wherein said Group III nitride semiconductor layer is a Group III nitride semiconductor layer. In the case of the technique disclosed in U.S. Patent No. 7,829,435, it is pointed out that CrN can form a nearly continuous nitride film, but this can lead to desirable results. However, this disclosure is beyond the scope of U.S. Patent No. 7,829,435, By sufficiently exposing AlN through CrN, it is suggested that a III-nitride semiconductor layer formed of both CrN and AlN shows better film quality. The Group III nitride semiconductor layer is preferably formed from AlN so that CrN functions as a relative mask and the Group III nitride semiconductor layer is formed in the same manner as in the case of using the growth inhibiting film (SiO 2 ) It is possible to add the effect of membrane quality improvement due to ELO (epitaxial lateral overgrowth) growth. According to the present disclosure, the difference in thermal expansion coefficient due to the use of AlN can be compensated by using a metal nitride (CrN) while using a III-nitride semiconductor such as AlN as a seed layer.

(5) 기판은 Al을 함유하는 것을 특징으로 하는 3족 질화물 반도체 적층체. 사파이어 기판을 예로 들 수 있으며, 주면 c면 사파이어 기판이 사용되지만, 이로부터 일정 각도 off된 기판이 사용될 수 있으며, a면, r면, m면 사파이어 기판에도 본 개시의 적용이 가능하다.(5) The Group III nitride semiconductor laminate according to any one of (1) to (5), wherein the substrate contains Al. Sapphire substrate, and a main surface c-plane sapphire substrate is used. However, a substrate having a certain angle off from the sapphire substrate can be used, and the present disclosure can be applied to an a-plane, an r-plane and an m-plane sapphire substrate.

(6) 3족 질화물 반도체층을 제조하는 방법에 있어서, 기판에 제1 금속 질화물층 및 제1 금속 질화물층과 다른 제2 금속 질화물층을 형성하는 단계; 제1 금속 질화물층 및 제2 금속 질화물층 위에 AlxGayIn1 -x- yN(0≤x≤1,0≤y≤1,0≤x+y≤1)로 된 3족 질화물 반도체층을 형성하는 단계; 그리고, 적어도 제2 금속 질화물층을 제거하여 기판을 3족 질화물 반도체층으로부터 분리하는 단계;를 포함하는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.(6) A method of fabricating a Group III nitride semiconductor layer, comprising: forming a first metal nitride layer and a second metal nitride layer different from the first metal nitride layer on a substrate; Claim to a first metal nitride layer and the Al x Ga y In 1 -x- y N (0≤x≤1,0≤y≤1,0≤x + y≤1) on the second metal nitride layer group III nitride semiconductor Forming a layer; And removing at least the second metal nitride layer to separate the substrate from the Group III nitride semiconductor layer.

(7) 분리하는 단계는 제2 금속 질화물층을 습식 식각함으로써 이루어지는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.(7) separating the second metal nitride layer is performed by wet-etching the second metal nitride layer.

(8) 분리하는 단계는 습식 식각을 통해 제2 금속 질화물층을 선택적으로 제거함으로써 이루어지는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.(8) is performed by selectively removing the second metal nitride layer through wet etching.

(9) 분리하는 단계는 염기성 식각액을 이용하여 제2 금속 질화물층을 습식 식각함으로써 이루어지는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.(9) is performed by wet-etching the second metal nitride layer using a basic etchant.

(10) 분리된 3족 질화물 반도체층 측에 거친 표면을 형성하는 단계;를 더 포함하며, 제1 금속 질화물층은 거친 표면을 형성하는 단계에서 제거되는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.(10) forming a rough surface on the side of the separated Group III nitride semiconductor layer, wherein the first metal nitride layer is removed in the step of forming a rough surface. How to.

(11) 3족 질화물 반도체층을 형성하는 단계에 앞서, 적어도 제1 금속 질화물층과 제2 금속 질화물층의 일부를 제거하는 단계;를 더 포함하는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.(11) removing the at least a first metal nitride layer and a second metal nitride layer prior to the step of forming the Group III nitride semiconductor layer; Way.

(12) 적어도 제1 금속 질화물층과 제2 금속 질화물층의 일부를 제거하는 단계에서, 기판의 일부까지 제거되는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.(12) removing a portion of at least a first metal nitride layer and a second metal nitride layer, wherein a portion of the substrate is removed.

(13) 도 4 내지 도 17에 제시된 3족 질화물 반도체층 내지 3족 질화물 반도체 적층체 및 이를 구현하는 방법의 다양한 조합.(13) Various combinations of the III-nitride semiconductor layer to the III-nitride semiconductor layered body shown in Figs. 4 to 17 and a method of implementing the same.

(14) 3족 질화물 반도체층을 제조하는 방법에 있어서, 기판에 제1 금속 질화물층 및 제1 금속 질화물층과 다른 금속을 함유하는 제2 금속 질화물층을 형성하는 단계; 제1 금속 질화물층을 제거하는 단계; 그리고, 제2 금속 질화물층을 씨앗으로 하여 AlxGayIn1 -x- yN(0≤x≤1,0≤y≤1,0≤x+y≤1)로 된 3족 질화물 반도체층을 형성하는 단계;를 포함하는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.(14) A method of fabricating a Group III nitride semiconductor layer, comprising: forming a first metal nitride layer and a first metal nitride layer on a substrate and a second metal nitride layer containing another metal; Removing the first metal nitride layer; Then, the second metal to the nitride layer as a seed to the Al x Ga y In 1 -x- y N (0≤x≤1,0≤y≤1,0≤x + y≤1) 3 -nitride semiconductor layer And forming a Group III nitride semiconductor layer on the substrate.

(15) 제2 금속 질화물층에 기판이 노출되는 영역이 구비되어 있는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.(15) A method for fabricating a Group III nitride semiconductor layer, comprising the step of exposing a substrate to a second metal nitride layer.

(16) 영역은 제1 금속 질화물층을 제거하는 단계 후에 형성되는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법. 영역의 형성은 제1 금속 질화물층을 제거하는 공정 자체 또는 이 단계 이후에 별도로 공정에 의해 이루어질 수 있다.(16) region is formed after the step of removing the first metal nitride layer. The formation of the region can be done by the process itself or after the step separately from the process of removing the first metal nitride layer.

(17) 영역은 제1 금속 질화물층을 제거하는 단계에 앞서 형성되는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.(17) region is formed prior to the step of removing the first metal nitride layer.

(18) 영역은 제2 금속 질화물층을 형성하는 단계에 앞서 형성되는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.(18) region is formed prior to forming the second metal nitride layer.

(19) 영역은 기판이 제거된 요철에 의해 형성되는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.(19) region is formed by the irregularities from which the substrate has been removed.

(20) 금속 질화물층은 Cr을 함유하는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.(20) A method of producing a Group III nitride semiconductor layer, characterized in that the metal nitride layer contains Cr.

(21) 제2 금속 질화물층은 Al을 함유하는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.(21) The method of producing a Group III nitride semiconductor layer characterized in that the second metal nitride layer contains Al.

(22) 기판은 Al을 함유하는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.(22) The method of producing a Group III nitride semiconductor layer characterized in that the substrate contains Al.

(23) 금속 질화물층은 CrN로 이루어지며, 제2 금속 질화물층은 AlN로 이루어지고, 기판은 사파이어(Al2O3) 기판인 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.(23) The method of producing a Group III nitride semiconductor layer, wherein the metal nitride layer is made of CrN, the second metal nitride layer is made of AlN, and the substrate is a sapphire (Al 2 O 3 ) substrate.

본 개시에 따른 하나의 3족 질화물 반도체층을 제조하는 방법에 의하면, 새로운 형태의 버퍼층 내지 씨앗층을 이용하여 3족 질화물 반도체층을 성장할 수 있게 된다.According to the method of manufacturing one Group III nitride semiconductor layer according to the present disclosure, a Group III nitride semiconductor layer can be grown using a new type of buffer layer or seed layer.

또한 본 개시에 따른 다른 3족 질화물 반도체층을 제조하는 방법에 의하면, 성장 기판과 3족 질화물 반도체층의 분리를 빠르게 할 수 있게 된다.Further, according to the method of manufacturing another Group III nitride semiconductor layer according to the present disclosure, it is possible to rapidly separate the growth substrate and the Group III nitride semiconductor layer.

또한 본 개시에 따른 또다른 3족 질화물 반도체층을 제조하는 방법에 의하면, 새로운 형태의 GaN계 반도체를 씨앗층으로 하는 3족 질화물 반도체층 형성할 수 있게 된다.In addition, according to another method of manufacturing a Group III nitride semiconductor layer according to the present disclosure, a Group III nitride semiconductor layer having a seed layer of a new type of GaN-based semiconductor can be formed.

100: 이종 기판,, 200: 버퍼층, 300: 3족 질화물 반도체층100: heterogeneous substrate, 200: buffer layer, 300: Group III nitride semiconductor layer

Claims (10)

3족 질화물 반도체층을 제조하는 방법에 있어서,
기판에 제1 금속 질화물층 및 제1 금속 질화물층과 다른 금속을 함유하는 제2 금속 질화물층을 형성하는 단계;
제1 금속 질화물층을 제거하는 단계; 그리고,
제2 금속 질화물층을 씨앗으로 하여 AlxGayIn1 -x- yN(0≤x≤1,0≤y≤1,0≤x+y≤1)로 된 3족 질화물 반도체층을 형성하는 단계;를 포함하는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.A method for fabricating a Group III nitride semiconductor layer,
Forming a first metal nitride layer and a second metal nitride layer on the substrate, the second metal nitride layer containing a different metal from the first metal nitride layer;
Removing the first metal nitride layer; And,
The forming the nitride semiconductor layers of Al x Ga y In 1 -x- y N (0≤x≤1,0≤y≤1,0≤x + y≤1) and a second metal nitride layer as a seed And forming a Group III nitride semiconductor layer. 청구항 1에 있어서,
제2 금속 질화물층에 기판이 노출되는 영역이 구비되어 있는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.The method according to claim 1,
Wherein a region of the second metal nitride layer exposed to the substrate is provided. 청구항 2에 있어서,
영역은 제1 금속 질화물층을 제거하는 단계 후에 형성되는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.The method of claim 2,
Lt; RTI ID = 0.0 &gt; III-nitride &lt; / RTI &gt; semiconductor layer is formed after the step of removing the first metal nitride layer. 청구항 2에 있어서,
영역은 제1 금속 질화물층을 제거하는 단계에 앞서 형성되는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.The method of claim 2,
Region is formed prior to the step of removing the first metal nitride layer. &Lt; RTI ID = 0.0 &gt; 11. &lt; / RTI &gt; 청구항 1에 있어서,
제2 금속 질화물층을 형성하는 단계에 앞서 기판이 노출되는 영역이 형성되는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.The method according to claim 1,
Wherein a region in which the substrate is exposed is formed prior to the step of forming the second metal nitride layer. 청구항 1에 있어서,
3족 질화물 반도체층을 형성하는 단계에 앞서 기판에 요철이 구비되는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.The method according to claim 1,
Wherein the substrate is provided with projections and depressions prior to the step of forming the Group III nitride semiconductor layer. 청구항 1에 있어서,
제1 금속 질화물층은 Cr을 함유하는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.The method according to claim 1,
Wherein the first metal nitride layer comprises Cr. &Lt; RTI ID = 0.0 &gt; 11. &lt; / RTI &gt; 청구항 1에 있어서,
제2 금속 질화물층은 Al을 함유하는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.The method according to claim 1,
Wherein the second metal nitride layer comprises Al. &Lt; RTI ID = 0.0 &gt; 11. &lt; / RTI &gt; 청구항 1에 있어서,
기판은 Al을 함유하는 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.The method according to claim 1,
Lt; RTI ID = 0.0 &gt; III-nitride &lt; / RTI &gt; 청구항 2에 있어서,
제1 금속 질화물층은 CrN로 이루어지며,
제2 금속 질화물층은 AlN로 이루어지고,
기판은 사파이어(Al2O3) 기판인 것을 특징으로 하는 3족 질화물 반도체층을 제조하는 방법.The method of claim 2,
The first metal nitride layer is made of CrN,
The second metal nitride layer is made of AlN,
Wherein the substrate is a sapphire (Al 2 O 3 ) substrate.
KR1020130071840A 2013-06-21 2013-06-21 Method of manufacturing iii-nitride semiconductor layer KR101505121B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130071840A KR101505121B1 (en) 2013-06-21 2013-06-21 Method of manufacturing iii-nitride semiconductor layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130071840A KR101505121B1 (en) 2013-06-21 2013-06-21 Method of manufacturing iii-nitride semiconductor layer

Publications (2)

Publication Number Publication Date
KR20140148201A KR20140148201A (en) 2014-12-31
KR101505121B1 true KR101505121B1 (en) 2015-03-23

Family

ID=52676643

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130071840A KR101505121B1 (en) 2013-06-21 2013-06-21 Method of manufacturing iii-nitride semiconductor layer

Country Status (1)

Country Link
KR (1) KR101505121B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022265395A1 (en) * 2021-06-15 2022-12-22 웨이브로드 주식회사 Method for manufactuing non-emitting iii-nitride semiconductor stacked structure
KR102618485B1 (en) * 2021-06-15 2023-12-27 웨이브로드 주식회사 Method of manufactuing non emitting iii-nitride semiconductor stacked structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004259873A (en) 2003-02-25 2004-09-16 Sharp Corp Electrode for nitride based iii-v group compound semiconductor and its fabricating process
JP2007116097A (en) 2005-09-22 2007-05-10 Sony Corp Light-emitting diode and method for manufacturing the same, integrated light-emitting diode and nethod for making the same, method for growing nitride-based group iii-v compound semiconductor, substrate for growing nitride-based group iii-v compound semiconductor, light source cell unit, light-emitting diode backlight, light-emitting diode illuminating device, light-emitting diode display, electric instrument, and electric device and method for manufacturing the same
KR101060289B1 (en) 2005-08-25 2011-08-29 가부시키가이샤 토호쿠 테크노 아치 Manufacturing Method of Semiconductor Substrate
JP2012131705A (en) 2012-03-09 2012-07-12 Dowa Electronics Materials Co Ltd Group iii nitride semiconductor and substrate for growing group iii nitride semiconductor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004259873A (en) 2003-02-25 2004-09-16 Sharp Corp Electrode for nitride based iii-v group compound semiconductor and its fabricating process
KR101060289B1 (en) 2005-08-25 2011-08-29 가부시키가이샤 토호쿠 테크노 아치 Manufacturing Method of Semiconductor Substrate
JP2007116097A (en) 2005-09-22 2007-05-10 Sony Corp Light-emitting diode and method for manufacturing the same, integrated light-emitting diode and nethod for making the same, method for growing nitride-based group iii-v compound semiconductor, substrate for growing nitride-based group iii-v compound semiconductor, light source cell unit, light-emitting diode backlight, light-emitting diode illuminating device, light-emitting diode display, electric instrument, and electric device and method for manufacturing the same
JP2012131705A (en) 2012-03-09 2012-07-12 Dowa Electronics Materials Co Ltd Group iii nitride semiconductor and substrate for growing group iii nitride semiconductor

Also Published As

Publication number Publication date
KR20140148201A (en) 2014-12-31

Similar Documents

Publication Publication Date Title
JP3815335B2 (en) Semiconductor light emitting device and manufacturing method thereof
JP4092927B2 (en) Group III nitride compound semiconductor, group III nitride compound semiconductor element, and method for manufacturing group III nitride compound semiconductor substrate
JP4903189B2 (en) Method of growing semipolar nitride single crystal thin film and method of manufacturing nitride semiconductor light emitting device using the same
US8803189B2 (en) III-V compound semiconductor epitaxy using lateral overgrowth
TWI289941B (en) Gallium nitride-based semiconductor stacked structure, production method thereof, and compound semiconductor and light-emitting device each using the stacked structure
US20110254048A1 (en) Group iii nitride semiconductor epitaxial substrate
EP2389693B1 (en) Light emitting diode device and method for manufacturing the same
TW200417055A (en) Semiconductor light emitting device and its manufacturing method, integrated semiconductor light emitting device and manufacturing method thereof, image display device and its manufacturing method, illumination device and manufacturing method thereof
US8860183B2 (en) Semiconductor substrate, semiconductor device, and manufacturing methods thereof
JP2003218389A (en) Semiconductor light emitting element and its manufacturing method
JP2003218393A (en) Selective growing method, and semiconductor light emitting element and its manufacturing method
JP2008270689A (en) GaN-BASED LIGHT EMITTING DIODE ELEMENT AND MANUFACTURING METHOD THEREOF
JP6375890B2 (en) Nitride semiconductor device and manufacturing method thereof
KR20080100706A (en) Method of manufacturing semiconductor substrate having gan layer
JP2007335484A (en) Nitride semiconductor wafer
US9899564B2 (en) Group III nitride semiconductor and method for producing same
KR101505119B1 (en) Method of manufacturing iii-nitride semiconductor layer
JP3925341B2 (en) Crystal growth substrate and method for manufacturing semiconductor light emitting device
KR101505121B1 (en) Method of manufacturing iii-nitride semiconductor layer
JP5314257B2 (en) Low-defect semiconductor substrate, semiconductor light emitting device, and manufacturing method thereof
JP2003209062A (en) Crystal growth method of compound semiconductor layer and semiconductor element
JP3698061B2 (en) Nitride semiconductor substrate and growth method thereof
US7759149B2 (en) Gallium nitride-based semiconductor stacked structure
US10995403B2 (en) Method of forming aluminum nitride film and method of manufacturing semiconductor light-emitting element
KR101505117B1 (en) Iii-nitride semiconductor stacked structure

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
LAPS Lapse due to unpaid annual fee