KR101441225B1 - System and method of operating memory devices of mixed type - Google Patents

System and method of operating memory devices of mixed type Download PDF

Info

Publication number
KR101441225B1
KR101441225B1 KR1020127027959A KR20127027959A KR101441225B1 KR 101441225 B1 KR101441225 B1 KR 101441225B1 KR 1020127027959 A KR1020127027959 A KR 1020127027959A KR 20127027959 A KR20127027959 A KR 20127027959A KR 101441225 B1 KR101441225 B1 KR 101441225B1
Authority
KR
South Korea
Prior art keywords
device
memory
address
type
delete delete
Prior art date
Application number
KR1020127027959A
Other languages
Korean (ko)
Other versions
KR20120135334A (en
Inventor
학준 오
홍 범 편
진기 김
Original Assignee
컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to US86877306P priority Critical
Priority to US60/868,773 priority
Priority to US87089206P priority
Priority to US60/870,892 priority
Priority to US11/622,828 priority patent/US8271758B2/en
Priority to US11/622,828 priority
Priority to US11/771,241 priority
Priority to US11/771,241 priority patent/US7925854B2/en
Application filed by 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드 filed Critical 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드
Priority to PCT/CA2007/002182 priority patent/WO2008067658A1/en
Publication of KR20120135334A publication Critical patent/KR20120135334A/en
Application granted granted Critical
Publication of KR101441225B1 publication Critical patent/KR101441225B1/en

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/08Address circuits; Decoders; Word-line control circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20Memory initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

Abstract

메모리 컨트롤러가 직렬 상호접속 구성의 메모리 장치들을 제어하는 메모리 시스템 아키텍쳐가 제공된다. The memory system architecture is provided a memory controller that controls the memory device in the serial interconnection configuration. 메모리 컨트롤러는 메모리 명령들을 전송하는 출력 포트 및 그들 메모리 명령에 대한 메모리 응답을 수신하고 그러한 응답을 요구하는 입력 포트를 갖는다. The memory controller receives a memory response to an output port, and they memory command to send the command memory and has an output port that requires such a response. 각 메모리 장치는 예컨대, NAND형 플래시 메모리, NOR형 플래시 메모리, 랜덤 액세스 메모리 및 스태틱 랜덤 액세스 메모리를 포함한다. Each memory device may be, for example, a NAND-type flash memories, NOR type flash memory, a random access memory and static random access memory. 각 메모리 명령은 타깃 메모리 장치의 메모리 유형에 특정된다. Each memory command is specified in the memory type of the target memory device. 메모리 명령들 및 메모리 응답들용의 데이터 경로는 상호접속에 의해 제공된다. Data path for the memory commands and memory responses are provided by the interconnect. 주어진 메모리 명령은 직렬 상호접속 구성의 의도된 메모리 장치에 도달하기 위해 메모리 장치들을 일주한다. Given memory command is one shares the memory device in order to reach a memory device intended for the serial interconnection configuration. 메모리 명령의 수취 시에, 의도된 메모리 장치는 주어진 메모리 명령을 실행하고, 적절한 다음의 메모리 장치에 메모리 응답을 전송한다. On receipt of the memory command, the memory device is intended to execute the given memory command and sends a response to the appropriate next memory of the memory device. 메모리 응답은 메모리 컨트롤러에 보내어진다. Memory response is sent to the memory controller.

Description

혼합된 유형의 메모리 장치를 동작시키는 시스템 및 방법{SYSTEM AND METHOD OF OPERATING MEMORY DEVICES OF MIXED TYPE} System and method of operating a mixed-type memory devices {SYSTEM AND METHOD OF OPERATING MEMORY DEVICES OF MIXED TYPE}

본 출원은 그 개시가 참고로 완전히 여기에 명백하게 통합되어 있는 2006년 12월 6일에 출원된 미국 가특허 출원 번호 60/868,773, 2006년 12월 20일에 출원된 미국 가특허 출원 번호 60/870,892, 2007년 1월 12일에 출원된 미국 특허 출원 번호 11/622,828, 2007년 6월 29일에 출원된 미국 특허 출원 번호 11/771,241의 이익을 청구한다. This application is the US, filed December 06, 2006, which is the disclosure of the Integrated apparently fully herein by reference patent application No. 60 / 868,773, the US filed on December 20, 2006 Patent Application No. 60 / 870,892 and claims the benefit of US Patent Application No. US Patent Application No. 11 / 771,241 filed 11 / 622,828, filed June 29, 2007 to January 12, 2007.

본 발명은 일반적으로 반도체 장치 시스템에 관한 것이다. The present invention generally relates to a semiconductor device system. 더 구체적으로, 본 발명은 예를 들면 다양한 또는 혼합된 형태의 메모리 장치를 갖는 메모리 시스템 등의 반도체 장치를 제어하는 장치 및 방법에 관한 것이다. More specifically, the present invention is, for example, to an apparatus and method for controlling a semiconductor device such as a memory system having a different or a mixture of the memory device.

컴퓨터-기반 시스템은 예를 들면 메모리 장치 및 처리 장치 등의 반도체 장치를 포함한다. Computer-based systems include, for example, a semiconductor device such as a memory device and a processor. 메모리는 컴퓨터의 CPU(Central Processing Unit)에 의해 구동되기를 대기하면서 정보가 저장되어 있는 곳이다. Memory is where information is stored while waiting to be driven by the (Central Processing Unit) of a computer's CPU. 메모리는 메모리 컨트롤러에 의해 제어되며, CPU의 일부를 형성하거나 CPU로부터 분리될 수 있다. The memory is controlled by a memory controller, and can be form part of a CPU or separated from the CPU. 메모리 컨트롤러는 정보를 주고받기 위해 메모리와 인터페이스를 갖는다. The memory controller has a memory and interfaces to send and receive information. 주지의 인터페이스는 병렬 인터페이스와 직렬 인터페이스를 포함한다. Interfaces not include a parallel interface and a serial interface.

병렬 인터페이스는 데이터의 판독 및 기록을 위해 다수의 핀을 사용한다. Parallel interface uses a plurality of pins to read and write the data. 그러나, 입력 핀과 와이어의 수가 증가하면서, 바람직하지 않은 효과도 많아진다. However, the number is, the more the effect is not desirable, while increasing the input pin and a wire. 이들 바람직하지 않은 효과는 심볼간 인터페이스, 신호 스큐(skew) 및 크로스토크(cross talk)를 포함한다. These undesirable effects include inter-symbol interference, signal skew (skew), and cross-talk (cross talk). 그러므로, 본 기술에서는 메모리 모듈에 액세스하기 위해 입력 핀과 와이어의 수를 최소화하면서 증가된 메모리 용량 및/또는 동작 속도를 갖는 메모리 모듈이 요구되어 오고 있다. Thus, the present technique, has been required a memory module having an input pin and the memory capacity and / or increase the operating speed, while minimizing the number of wires to access the memory modules.

직렬 인터페이스는 데이터를 판독 및 기록하는데 더 적은 수의 핀을 사용한다. Serial interface uses a smaller number of pins to read and write data. 직렬 플래시 메모리는 현재 이용가능하지만, 매우 느린 경향이 있다. Serial Flash memory is currently available, but very slow trend. 예를 들면, 종래의 많은 메모리들은 SPI(Serial Peripheral Interface) 또는 PC(Inter-Integrated Circuit) 호환 인터페이스로 1MHz - 20MHz의 범위에서 동작하는 시리얼 버스 인터페이스 방식을 사용하고 있다. For example, many conventional memories 1MHz a SPI (Serial Peripheral Interface) or PC (Inter-Integrated Circuit) compatible interface uses a serial bus interface system for operation in the range of 20MHz. 그러나, 이들 직렬 인터페이스 표준은 그 병렬 인터페이스 표준보다 통상적으로 느리다. However, these standard serial interface is typically slower than the parallel interface standard.

도 1A, 1B, 1C, 1D를 참조하면, 4개의 1차 플래시 메모리 구조의 블록도가 도시되어 있다. Referring to Figure 1A, 1B, 1C, 1D, there are four primary blocks of the flash memory architecture is also shown. 4개의 1차 플래시 메모리 구조는 도 1A에 도시된 바와 같은 종래의 XIP 모델, 도 1B에 도시된 바와 같은 섀도우 모델, 도 1C에 도시된 바와 같은 NAND를 갖는 저장-다운로드 모델, 도 1D에 도시된 바와 같은 하이브리드 NAND 플래시 메모리를 갖는 새로운 저장-다운로드 모델을 포함한다. Four primary flash memory structure is stored with the NAND as shown in a shadow model, 1C also shown in the conventional XIP model, Figure 1B, as shown in Figure 1A - download model, illustrated in FIG. 1D It comprises a free model - the new storage having a NAND flash memory as a hybrid.

도 1A를 참고하면, 종래의 XIP 모델은 애플리케이션 프로세서(101)에 접속된, SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리(103)와, NOR 플래시 메모리(102)를 갖는다. Referring to FIG. 1A, a conventional XIP model a, SRAM (Static Random Access Memory) or DRAM and (Dynamic Random Access Memory), a volatile memory 103 such as, NOR flash memory 102 connected to the application processor 101, have. XIP 모델에서, NOR 플래시 메모리(102)는 코드를 실행하는 반면, 휘발성 메모리(103)는 변수, 스택 및 히트 등의 연속적으로 변화하는 시스템 요소를 점유한다. In XIP model, NOR flash memory 102 while executing the code, the volatile memory 103 occupies a system element which continuously changes, such as variables, stack, and heat. XIP 모델에서, NOR 플래시 메모리(102)는 데이터 및 코드 스토리지를 또한 제공할 수 있다. In XIP model, NOR flash memory 102 may also provide data and code storage. XIP 모델의 장점은 간단하다는 것이지만, 그 단점은 기록 속도가 느리다는 것이다. The advantage of the XIP model, but that simple, the disadvantage is that it is slower recording speed.

도 1B를 참조하면, 새도우 모델은 애플리케이션 프로세서(104)에 접속된 NOR 플래시 메모리(105), NAND 플래시 메모리(106), SRAM 또는 DRAM과 같은 휘발성 메모리(107)를 갖는다. Referring to Figure 1B, the shadow model having the NOR flash memory (105), NAND flash memory (106), SRAM or a volatile memory 107 such as a DRAM connected to the application processor 104. 사용자는 NOR 플래시 메모리(105)로 시스템을 시동하고, 저장을 위해 NAND 플래시 메모리(106)를 사용한다. The user boots the computer in NOR flash memory 105, and uses the NAND flash memory 106 for storage. 휘발성 메모리(107)는 모든 실행을 처리한다. Volatile memory 107, and processes all run. 새도우 모델은, 시스템을 시동만하는 것으로 비교적 값이 비싼 NOR 플래시 메모리(105)를 사용하는 값비싼 모델이다. Shadow model is a valuable model that uses only the NOR flash memory 105 is relatively expensive by the starting system. 구조도 또한 약간 더 복잡하고, 이것은 보다 많은 설계 시간과 비용을 소비하는 것을 의미한다. Construction also means that a little more complicated, it consumes more design time and costs. 새도우 모델은 휘발성메모리가 연속적으로 액티브하기 때문에 또한 전력 소비적인 경향이 있다. Shadow model can also prone power consumption due to the volatile memory to the active continuously.

예를 들면 모바일 핸드헬드 장치에서 큰 요인인 공간 문제를 극복하기 위해서, 저장-다운로드 구조가 도 1C에 도시된 바와 같이 사용된다. For example, in order to overcome the spatial problem, a major factor in the mobile handheld device, the storage-free structure is used as shown in Fig. 1C. 저장-다운로드 구조는 애플리케이션 프로세서(108)에 접속된 NAND 플래시 메모리(110), SRAM 또는 DRAM과 같은 휘발성 메모리(111)를 갖는다. Storage-free structure has a volatile memory 111 such as a NAND flash memory (110), SRAM or DRAM connected to the application processor 108. 저장-다운로드 구조는 NOR 플래시 메모리를 가지지 않지만, 애플리케이션 프로세서(108)로 설계된 OTP(one-time-programmable) 저장매체(109) 또는 ROM(Read Only Memory) 코어가 있다. Storage-free structure is a OTP (one-time-programmable), a storage medium 109 or ROM (Read Only Memory), but the core is designed to have a NOR flash memory, the application processor 108. 애플리케이션 프로세서(108)는 휘발성 메모리(111)에 정보를 로드하고, 데이터 저장을 위해 NAND 플래시 메모리(110)에 액세스한다. Applications processor 108 loads information from the volatile memory 111, and access to the NAND flash memory 110 for data storage. 구조는 약간 더 복잡하고 초기 엔지니어링 비용을 보다 많이 요구하지만, 궁극적으로 시스템 단가는 덜 비싸다. Structure is slightly more complex and requires more initial engineering costs, but ultimately the system cost is less expensive. 이 모델의 주요 어려움은 NAND 플래시 메모리가 일반적으로 신뢰성이 적기 때문에 사용자가 비싼 에러-보정 및 에러-검출 코딩을 사용해야 하는 것이다. The main difficulty of this model is user error due to the expensive NAND flash memory generally less reliable - to use the detection coding and error correction. RAM이 더 많은 액티브 역할을 하기 때문에 저장 및 다운로딩 설계는 보다 많은 전력을 요구하는 경향이 있다. Storing and downloading design because the RAM to the more active role tends to require more power.

도 1D를 참조하면, 하이브리드 저장 및 다운로드 모델은, 애플리케이션 프로세서(112)에 접속된 하이브리드 NAND 플래시 메모리(113), SRAM 또는 DRAM과 같은 휘발성 메모리(114)를 갖는다. Referring to Figure 1D, a hybrid model is stored, and downloads and has a hybrid NAND flash memory 113, a volatile memory 114 such as SRAM or DRAM connected to the application processor 112. The NOR 플래시 장치와 같이 보여지도록 메모리 장치를 생성하기 위해 하이브리드 NAND 플래시 메모리(113)는 SRAM, 제어 로직 및 NAND 플래시 메모리를 혼합한다. To be presented as in the NOR flash device, to produce a hybrid memory device NAND flash memory 113 mixes the SRAM, the control logic and NAND flash memory. 하이브리드 모델은 표준 NAND 플래시 장치보다 더 빠르게, NOR 플래시 장치와 동일한 속도로 판독한다. Hybrid model is faster than the standard NAND flash device, it is read at the same speed as a NOR flash device. 또한, 이것은 NOR 플래시 장치보다 더 나은 기록 성능을 제공한다. In addition, this provides better write performance than NOR flash device. 하이브리드 NAND 플래시 메모리는 현재 이용가능하다. Hybrid NAND flash memory is now available. 하이브리드 모델은 표준 NAND 플래시 메모리를 갖는 저장-다운로드 모델보다 더 적은 에러 보정 및 에러 검출 코딩을 필요로 한다. Hybrid model is stored with a standard NAND flash memory requires less error correction and error detection coding than downloading model. 하이브리드 NAND 플래시 메모리의 단가는 동일한 밀도의 NOR 플래시 메모리보다 예를 들면 30~40% 더 적다. A hybrid unit of the NAND flash memory, for example, 30-40% lower than the same density NOR flash memory. 단독형(stand-alone) NAND 플래시 메모리의 비용은 하이브리드 NAND 플래시 메모리보다 약간 적다. Single type (stand-alone) the cost of the NAND flash memory is a bit lower than the hybrid NAND flash memory.

4개의 주요 플래시 메모리 구조중 하나를 사용하는 메모리 시스템은 엔지니어링 설계, 소프트웨어 개발 및 검증에 더 많은 시간을 필요로 한다. Four major flash memory structure of the memory system using either require more time for engineering design, software development and validation.

광의의 구성에 따르면, 변경되거나 혼합된 유형의 메모리 장치를 포함하는 시스템 또는 장치가 제공되며, 메모리 장치는 직렬 상호 접속되어 있으므로, 입력 데이터는 장치에서 장치로 직렬로 전송된다. According to the configuration of the light, and as the system or apparatus including a modified or mixed-type memory device is provided, the memory device because the serial interconnect, the input data is transferred serially from the device to the device.

또 다른 광의의 구성에 따르면, 복수의 장치가 직렬로 상호접속되어 있는 혼합된 유형의 복수의 장치들의 직렬 상호접속 구성에서 사용하기 위한 반도체 장치가 제공된다. According to the configuration of other light, the semiconductor device is provided for use in a plurality of the devices are interconnected in series arrangement of a plurality of devices of the type of mixing that are interconnected in series. 직렬 상호접속 구성의 제1 장치는 직렬 입력을 수신한다. A first device for the serial interconnection configuration receives a serial input. 직렬 입력은 직렬 상호접속 구성을 통해 전달된다. Serial input is transmitted over a serial interconnection configuration. 직렬 입력은 장치 유형 식별(identification), 명령 및 장치 어드레스 식별을 포함한다. The serial input comprises a device type identification (identification), command and device address identification. 장치는 장치 유형 식별 및 장치 어드레스 식별에 기초하여 명령을 실행한다. Device executes a command based on the type of device identification and device address identification.

반도체 장치는 수신된 직렬 입력에 응답하여 장치의 동작을 제어하는 장치 컨트롤러를 포함할 수 있다. The semiconductor device may be in response to a received serial input devices include a controller for controlling the operation of the device.

예를 들면, 반도체 장치는, 장치 유형 식별을 홀딩하는 장치 유형 홀더로서, 홀딩된 유형 식별은 장치의 유형을 나타내기 위해 제공되는 것인 장치 유형 홀더; For example, the semiconductor device, the device type as the device type, the holder for holding the device type identification, the held type identification is provided to indicate the type of device holder; 및 제공된 직렬 입력에 응답하여 할당된 장치 어드레스를 홀딩하는 어드레스 홀더로서, 할당된 어드레스는 장치의 어드레스의 표시를 위해 제공되는 것인 어드레스 홀더를 더 포함한다. And is provided as an address holder for holding the device in response to the address allocated to the serial type, the assigned address further comprises an address of the holder and are provided for display of the address of the device.

또 다른 광의의 구성에 따르면, 혼합된 유형의 복수의 장치들을 포함하는 시스템이 제공되며, 상기 장치들은 장치들이 직렬로 상호접속되어 있는 직렬 상호접속 구성으로 구성되어 있다. In accordance with a different configuration of light, there is provided a system including a plurality of devices of a mixed type, the devices are configured in a serial interconnection configuration in which devices are interconnected in series. 각각의 장치들은 직렬 입력과 출력 접속을 갖는다. Each of the devices have a serial input and output connections. 시스템은 직렬 상호접속 구성의 제1 장치의 직렬 입력 접속에 직렬 입력을 제공하기 위한 직렬 출력 접속을 갖는 직렬 출력/입력 컨트롤러를 더 포함한다. The system further comprises a serial input / output controller having a serial output connected to provide a serial input to the serial input connected to the first device for the serial interconnection configuration. 직렬 입력은 직렬 상호접속 구성을 통해 전달된다. Serial input is transmitted over a serial interconnection configuration. 직렬 출력/입력 컨트롤러는 직렬 상호접속 구성의 최종 장치로부터 직렬 출력을 수신하는 직렬 입력 접속을 갖는다. Serial input / output controller has a serial input connected to receive the serial output from the last device in the serial interconnection configuration. 직렬 입력은 장치 유형 식별, 명령 및 장치 어드레스 식별을 포함한다. The serial input comprises a device type identification, command and device address identification.

예를 들면, 복수의 장치가 하나의 직렬 상호접속 구성으로 구성되며, 장치의 유형이 혼합된다. For example, there is a plurality of devices configured in a serial interconnection configuration, and a mixture of types of devices. 각각의 장치는 수신된 직렬 입력에 응답하여 장치의 동작을 제어하는 장치 컨트롤러를 포함할 수 있다. Each device may be in response to a received serial input devices include a controller for controlling the operation of the device. 또한, 각각의 장치들은 장치에 할당되는 장치 어드레스를 나타내는 장치 어드레스 표시기; In addition, each of the devices are device address indicator to indicate a device address assigned to the device; 및 그 장치의 장치 유형 식별을 나타내는 장치 유형 표시기를 더 포함할 수 있다. And it may further include a device type indicator indicates a device type identification for that device.

또 다른 광의의 구성에 따르면, 혼합된 유형의 복수의 장치들을 동작시키는 방법이 제공되며, 장치들이 직렬로 상호접속되어 있는 적어도 하나의 직렬 상호접속 구성으로 장치들이 구성되어 있으며, 이 방법은, 직렬 상호접속 구성의 제1 장치에 직렬 입력을 제공하는 단계를 포함하며, 직렬 입력은 직렬 상호접속 구성을 통해 전달되고, 직렬 입력은 장치 유형 식별, 명령 및 장치 어드레스 식별을 포함한다. According to the other optical configurations, there is provided a method of operating a plurality of devices of a mixed type, and devices of at least one serial interconnect configurations that are interconnected in series, the devices are configured, the method, the series comprising the step of providing the serial input to the first device of the interconnection structure, the serial input is transmitted over a serial interconnection configuration, the serial input comprises a device type identification, command and device address identification.

이 방법은, 장치의 장치 유형 식별을 홀딩하는 단계; The method comprises the steps of: holding the device type identification of the device; 및 제공된 직렬 입력에 응답하여 할당된 장치 어드레스를 홀딩하는 단계를 포함한다. And a step of holding the device address assignment response to the serial input is provided. 이 방법은 수신된 장치 유형 식별이 홀딩된 장치 유형 식별과 매치하는지를 판정하는 단계를 더 포함한다. The method further includes determining whether the received device type identifies the type of the holding unit matched with the identification. 바람직하게는, 수신된 장치 유형 식별이 홀딩된 장치 유형 식별과 매치하면, 장치 유형 매치 결과가 제공되며, 수신된 장치 유형 식별이 홀딩된 장치 유형 식별과 매치하지 않으면, 장치 유형 비매치 결과가 제공된다. Preferably, when matched with the received device type identifies the holding apparatus type identification, there is provided an apparatus type match result and, if not matched to the received device type identifies the holding apparatus type identification, an apparatus type, a non-match result do.

이 방법은 수신된 장치 어드레스 식별이 홀딩된 장치 어드레스와 매치하는지를 판정하는 단계를 더 포함한다. The method further includes determining whether the received match the device address identifies a holding device address. 바람직하게, 수신된 장치 어드레스 식별이 홀딩된 장치 어드레스와 매치하면, 장치 어드레스 매치 결과가 제공되며, 수신된 장치 어드레스 식별이 홀딩된 장치 어드레스와 매치하지 않으면, 장치 어드레스 비매치 결과가 제공된다. When preferably, matches the received device address identifying the holding device address, device address match, and the result is available and, if not matched with the received device address identifies the address holding device, there is provided a device address non-match result. 이 방법은 장치 유형 매치 결과 및 장치 어드레스 매치 결과에 응답하여 직렬 입력의 수신된 명령을 실행할 수 있다. This method can be matched to the device type of the result and in response to the device address match result to execute the instructions received in the serial input.

또 다른 광의의 구성에 따르면, 혼합된 유형의 복수의 장치들을 동작시키는 기기가 제공되며, 장치들이 직렬로 상호접속되어 있는 적어도 하나의 직렬 상호접속 구성으로 장치들이 구성되어 있으며, 이 기기는, 직렬 상호접속 구성의 제1 장치에 직렬 입력을 제공하는 컨트롤러를 포함하며, 직렬 입력은 직렬 상호접속 구성을 통해 전달되고, 직렬 입력은 장치 유형 식별, 명령 및 장치 어드레스 식별을 포함한다. According to the other optical configurations, there is provided an apparatus for operating a plurality of devices of a mixed type, and devices of at least one serial interconnect configurations that are interconnected in series, the devices are configured, the device, in series and a controller which provides a serial input to the first device of the interconnection structure, the serial input is transmitted over a serial interconnection configuration, the serial input comprises a device type identification, command and device address identification.

예를 들면, 각각의 장치들은 직렬 입력 및 출력 접속을 갖고, 컨트롤러는 제1 장치의 직렬 입력 접속에 접속된 직렬 출력 접속과, 직렬 상호접속 구성의 최종 장치의 직렬 출력 접속에 접속된 직렬 입력 접속를 갖는다. For example, each of devices having a serial input and output connections, the controller is a serial input jeopsokreul connected to a serial output connected to the last device on the serial output connected to the serial interconnection configuration connected to a serial input connected to the first device have.

또 다른 광의의 구성에 따르면, 혼합된 유형의 복수의 장치들에 장치 어드레스를 할당하는 단계로서, 장치들이 직렬로 상호접속되어 있는 적어도 하나의 직렬 상호접속 구성으로 장치들이 구성되어 있는 할당 단계; According to a configuration of another light, the method comprising: assigning a device address to a plurality of devices of a mixed type, which is assigned to the devices are devices composed of at least one serial interconnect configurations that are mutually connected in series step; 및 장치 유형 및 장치 어드레스에 기초하여 직렬 상호접속 구성의 장치들을 액세스하는 단계를 포함하는 방법이 제공된다. And a method comprising the step of accessing a device for the serial interconnection configuration is provided on the basis of the device type and device address.

이 방법은 하나의 유형의 장치들의 각각에 어드레스를 설정하는 단계를 더 포함할 수 있다. The method may further comprise the step of setting an address to each of the one type of device. 예를 들면, 설정 단계는, 장치 유형 식별, 장치 어드레스 식별 및 어드레스 넘버를 포함하는 직렬 입력을 직렬 상호접속 구성의 제1 장치에 제공하는 단계를 포함한다. For instance, the setting step includes the step of providing a serial type comprising a device type identification, device identification address and the address number to the first device for the serial interconnection configuration. 액세스하는 단계는 직렬 상호접속 구성의 제1 유형의 적어도 하나의 장치가 처리되도록 하는 단계; Accessing comprises at least one device of the first type of serial interconnect configured to be processed; 및 제1 유형의 장치의 처리 동안, 직렬 상호접속 구성의 적어도 하나의 제2 유형의 장치가 처리되도록 하는 단계를 포함할 수 있으며, 제1 유형의 장치의 처리 시간은 제2 유형의 장치의 처리 시간 보다 더 크다. And during the processing of the first type of device, and at least one second type of device for the serial interconnection configuration may include the step of such processing, the processing time of the first type of device is the processing of the second type of device greater than time.

본 발명의 실시예에 따르면, 직렬 링크로 상호접속된 메모리 장치를 메모리 컨트롤러가 제어하는 메모리 시스템 구조가 제공된다. According to an embodiment of the invention, the interconnection of the memory device to the serial link, a memory system architecture is provided that is under the control of the memory controller. 메모리 컨트롤러는 메모리 명령을 전송하는 출력 인터페이스, 및 이러한 응답을 요구하는 이들 메모리 명령에 대해 메모리 응답을 수신하는 입력 인터페이스를 갖는다. The memory controller has an input interface for receiving a memory response against these memory command requesting the output interface, and such a response command to transfer the memory. 각각의 메모리 장치는 예를 들면 NAND 플래시 또는 NOR 플래시와 같은 임의의 메모리 유형일 수 있다. Each memory device may be a type of memory, such as random, for example, a NAND flash or NOR flash. 각각의 메모리 명령은 의도된 메모리 장치의 메모리 유형에 특정한다. Each of the memory command specifies a memory type of an intended memory device. 메모리 명령 및 메모리 응답에 대한 데이터 경로가 링크 및 상호접속된 장치들을 통해 제공된다. The data path for a memory command and a memory response is provided through the link and interconnecting the devices. 주어진 메모리 명령은 그 의도된 메모리 장치에 도달하기 위해 많은 메모리 장치들을 일주한다. Given memory command is one week a number of memory devices in order to reach its intended memory device. 수신되면, 의도된 메모리 장치는 주어진 메모리 명령을 실행하고, 적절하면, 메모리 컨트롤러에 메모리 응답을 전송한다. Once received, the intended memory device, running a given memory command, and accordingly, transmits a memory in response to the memory controller.

일 실시예에서, 메모리 컨트롤러에 의해 전송된 메모리 명령이 클록에 응답하여 직렬로 상호접속된 메모리 장치들을 통해 전달된다. In one embodiment, the memory is transmitted to the command sent by the memory controller in response to the clock through the interconnected memory devices in series. 하나의 메모리 장치의 명령 실행은 클록 타이밍에서 또 다른 메모리 장치(예를 들면, 다음 장치)에 중첩되지 않는다. The instruction execution of a memory device is another memory device at a clock timing do not overlap (e.g., the next device). 또한, 메모리 장치의 명령 실행은 서로 중첩될 수 있다. In addition, the command of the memory device can be overlapped with each other. 어드레스 할당 동작에서, 하나의 장치에 의해 변화하는 어드레스 넘버는, 또 다른 장치가 어드레스 넘버 변경을 실행하기 전에 완료된다. In the address assignment operation, an address number which is changed by a single device is also completed before another device is executed, the address number changes.

본 발명의 실시예에 따르면, 예를 들면, NAND 플래시 EEPROM, NOR 플래시 EEPROM, AND 플래시 EEPROM, DiNOR 플래시 EEPROM, 직렬 플래시 EEPROM, DRAM, SRAM, ROM, EPROM, FRAM, MRAM 및 PCRAM의 메모리 유형을 갖는 메모리 장치가 제공된다. According to an embodiment of the invention, for example, NAND Flash EEPROM, NOR Flash EEPROM, AND Flash EEPROM, DiNOR Flash EEPROM, Serial Flash EEPROM, DRAM, SRAM, ROM, EPROM, FRAM, which has a memory type of MRAM and PCRAM a memory device is provided. 혼합된 유형의 메모리 장치들의 직렬 상호접속 구성을 갖는 메모리 시스템에서, 타깃 어드레스에 기초하여, 각 장치의 메모리 유형이 판독될 수 있다. In a memory system having a serial interconnection configuration of the mixed type of memory device, on the basis of the target address, the type of each memory device can be read.

본 발명의 다른 양태 및 특징은 첨부 도면과 함께 본 발명의 특정 실시예의 다음의 설명을 검토할 때 본 기술에서 통상의 기술을 가진 자에게 분명해질 것이다. Other aspects and features of the invention will be apparent to those of ordinary skill in the art when considering the following description a specific embodiment of the invention in conjunction with the accompanying drawings.

본 발명의 실시예는 첨부된 도면을 참조하여 예를 통해 서술된다. Embodiments of the invention are described by way of example with reference to the accompanying drawings.

본 발명에 의하면, 반도체 장치 시스템, 더 구체적으로, 본 발명은 예를 들면 다양한 또는 혼합된 형태의 메모리 장치를 갖는 메모리 시스템 등의 반도체 장치를 제어하는 장치 및 방법을 제공할 수 있다. According to the present invention, a semiconductor device systems, and more specifically, the present invention may, for example, to provide an apparatus and method for controlling a semiconductor device such as a memory system having a different or a mixture of the memory device.

도 1A, 1B, 1C, 1D는 4개의 플래시 메모리 구조의 블록도이다. Figure 1A, 1B, 1C, 1D is a block diagram of the four flash memory structure.
도 2a는 본 발명의 실시예에 따르는 메모리 시스템의 블록도이다. Figure 2a is a block diagram of a memory system according to an embodiment of the invention.
도 2b는 본 발명의 실시예에 따르는 메모리 시스템의 블록도이다. Figure 2b is a block diagram of a memory system according to an embodiment of the invention.
도 2c는 도 2b에 나타낸 메모리 시스템의 동작을 도시하는 플로우도이다. Figure 2c is a flow diagram showing the operation of the memory system shown in Figure 2b.
도 3a, 3b, 3c, 3d, 3e는 본 발명의 실시예들에 따르는 특정 예의 메모리 시스템의 개략도이다. Figure 3a, 3b, 3c, 3d, 3e is a schematic diagram of a specific example memory system in accordance with embodiments of the present invention.
도 3f는 본 발명의 실시예에 따르는 다른 예의 메모리 시스템의 개략도이다. Figure 3f is a schematic diagram of another example of a memory system according to an embodiment of the invention.
도 3g는 메모리 장치의 일례의 싱글 데이터 레이트 동작의 타이밍도이다. Figure 3g is a timing diagram of an example of a single data rate operation of the memory device.
도 3h는 메모리 장치의 일례의 더블 데이터 레이트 동작의 타이밍도이다. Figure 3h is a timing chart of a double data rate operation of the example of the memory device.
도 4a는 도 3a, 3b, 3c, 3d, 3e에 나타낸 메모리 장치로서 사용되는 일례의 메모리 장치의 개략도이다. Figure 4a is a schematic diagram of an example of a memory device used as the memory device shown in Fig. 3a, 3b, 3c, 3d, 3e.
도 4b는 도 3f에 나타낸 메모리 장치로서 사용되는 일례의 메모리 장치의 개략도이다. Figure 4b is a schematic diagram of an example of a memory device used as the memory device shown in Figure 3f.
도 5a는 메모리 장치의 메모리 유형을 식별하기 위해 사용되는 일례의 레지스터 블록의 개략도이다. Figure 5a is a schematic block diagram of an example of the register that is used to identify the type of memory in the memory device.
도 5b는 각각의 메모리 장치 유형에 대한 일례의 인코딩 스킴의 테이블이다. Figure 5b is a table of an example of an encoding scheme for each of the memory device type.
도 6a는 유형-의존 어드레싱을 갖는 장치 어드레스를 할당하는 방법의 플로우도이다. Figure 6a type - is a flow diagram of a method of assigning a device address has a dependent addressing.
도 6b는 도 6a에 나타낸 방법의 장치 어드레스 할당 단계의 상세의 플로우도이다. Figure 6b is a flow diagram of a method of device address allocation step of detail shown in FIG. 6a.
도 7a, 7b, 7c, 7d는 유형-의존 어드레싱을 갖는 장치 어드레스를 할당하는 타이밍도이다. Figure 7a, 7b, 7c, 7d are type-a timing diagram for allocating an address unit having a dependent addressing.
도 8은 유형-의존 어드레싱을 갖는 일 예의 입력의 타이밍도이다. 8 is a type of a timing diagram of an example having an input dependent addressing.
도 9는 2개의 인접한 메모리 장치를 통한 시그널링의 예의 타이밍도이다. Figure 9 is a signaling diagram of the timing through the two adjacent memory unit.
도 10은 유형-의존 어드레싱을 갖는 메모리 동작에 대한 일례의 미리 정해진 포맷의 테이블이다. 10 is a type - is a table of an example of a predetermined format for the memory operation with a dependent addressing.
도 11은 유형-의존 어드레싱에 대한 일례의 인코딩 스킴의 테이블이다. 11 is a type - is a table of an encoding scheme of one example of the dependent addressing.
도 12는 유형-의존 어드레싱을 갖는 NAND 플래시 명령에 대한 일례의 인코딩 스킴의 테이블이다. 12 is a type - is a table of an encoding scheme of one example of the NAND flash command has a dependent addressing.
도 13은 유형-의존 어드레싱을 갖는 NOR 플래시 명령에 대한 일례의 인코딩 스킴의 테이블이다. 13 is a type - is a table of an encoding scheme of one example of the NOR flash command has a dependent addressing.
도 14는 유형-의존 어드레싱을 갖는 메모리 동작을 처리하는 방법의 플로우도이다. 14 is a type-is a flow diagram of a method for processing a memory operation with a dependent addressing.
도 15a, 15b는 유형-의존 어드레싱을 갖는 메모리 동작을 처리의 타이밍도이다. Figure 15a, 15b are type-a timing of processing memory operations having a dependent addressing.
도 16a는 도 3a, 3b, 3c, 3d, 3e에 나타낸 메모리 장치로서 사용되는 또 다른 예의 메모리 장치 블록의 개략도이다. Figure 16a is a schematic diagram of another example memory device block which is to be used as the memory device shown in Fig. 3a, 3b, 3c, 3d, 3e.
도 16b는 도 16a에 나타낸 장치에 의한 장치 어드레스 할당 동작의 플로우도이다. Figure 16b is a flow diagram of a device address assignment operation by the apparatus shown in Figure 16a.
도 16c는 도 16a에 나타낸 장치에 의한 또 다른 장치 어드레스 할당 동작의 플로우도이다. Figure 16c is a flow diagram of another device address assignment operation by the apparatus shown in Figure 16a.
도 17은 도 3f에 나타낸 메모리 장치로서 사용되는 또 다른 예의 메모리 장치 블록의 개략도이다. 17 is a schematic diagram of another example memory device block which is to be used as the memory device shown in Figure 3f.
도 18은 본 발명의 또 다른 실시예에 따르는 2채널의 메모리 시스템을 나타낸다. 18 shows the memory system of the second channel according to another embodiment of the present invention.
도 19a 및 19b는 도 18에 나타낸 메모리 시스템에서 사용되는 특정 예의 메모리 장치의 개략도이다. Figure 19a and 19b is a schematic diagram of a specific example of memory devices used in the memory system shown in Fig.
도 20a 및 20b는 도 18에 나타낸 메모리 시스템에서 사용되는 또 다른 특정 예의 메모리 장치의 개략도이다. Figure 20a and 20b are schematic views of yet a further specific memory devices used in the memory system shown in Fig.
도 21은 메모리 시스템을 초기화하는 또 다른 예의 타이밍도이다. 21 is another timing diagram of initializing a memory system.
도 22는 본 발명의 실시예에 따르는 또 다른 예의 메모리 시스템의 개략도이다. 22 is a schematic diagram of another example memory system according to an embodiment of the invention.
도 23은 본 발명의 또 다른 실시예에 따르는 메모리 시스템의 블록도이다. 23 is a block diagram of a memory system according to another embodiment of the present invention.
도 24는 도 23에 나타낸 메모리 시스템에서 사용되는 특정 예의 메모리 장치의 개략도이다. 24 is a schematic diagram of a specific example of memory devices used in the memory system shown in Fig.
도 25는 본 발명의 또 다른 실시예에 따르는 메모리 시스템의 블록도이다. 25 is a block diagram of a memory system according to another embodiment of the present invention.
도 26은 도 25에 나타낸 메모리 시스템에서 사용되는 특정 예의 메모리 장치의 개략도이다. 26 is a schematic diagram of a specific example of memory devices used in the memory system shown in Fig.

본 발명의 샘플 실시예의 다음의 상세한 설명에서는, 본 발명이 실행될 수 있는 특정 샘플 실시예를 도시를 통해 나타내고, 그 일부를 형성하는 첨부 도면을 참조한다. In the detailed description of a sample embodiment of the invention following, it shows the specific embodiment sample of the present invention may be practiced for example, through the illustrated, reference is made to the accompanying drawings which form a part. 이들 실시예는 본 기술에서 숙련된 자가 본 발명을 실행할 수 있을 정도로 충분히 상세하게 기술되어 있고, 다른 실시예가 활용될 수 있고, 본 발명의 범위를 벗어나지 않으면 논리적, 기계적, 전기적 및 다른 변경도 행해질 수 있는 것으로 이해된다. These embodiments have been fully described in detail and the ability to run the present invention, those skilled in the art, it may be utilized other embodiments, without departing from the scope of the present invention, logical, mechanical, electrical, and can be made other changes It is understood that. 그러므로, 다음의 상세한 설명은 제한하는 의미로 취해지는 것은 아니며, 본 발명의 범위는 첨부된 청구 범위에 의해서 한정된다. Therefore, the following detailed description of it is not to be taken in a limiting sense, and the scope of the invention is defined by the appended claims.

일반적으로, 본 발명은 예를 들면, 혼합된 유형의 메모리 장치를 갖는 메모리 시스템 등의 반도체 장치를 제어하는 장치 및 방법을 제공한다. In general, the present invention is, for example, to provide an apparatus and method for controlling a semiconductor device such as a memory system having a mixed type of memory device.

본 발명의 실시예는 메모리 시스템의 정황에서 서술된다. Embodiments of the invention are described in the context of a memory system. 메모리 시스템은 메모리 컨트롤러 및 메모리 장치의 직렬 상호접속 구성을 포함한다. The memory system comprises a serial interconnection configuration of a memory controller and memory devices.

몇몇 메모리 서브시스템은 예를 들면 플래시 메모리 장치 등의 다중 메모리 장치를 인터페이스와 함께 사용한다. Some memory subsystem, for example, uses multiple memory devices such as a flash memory device together with the interface. 여기서, 명령이 이 장치들 중 하나에서만 실행될 수 있지만, 명령 스트링은 모든 장치에 공급될 수 있다. Here, although the command can be executed only in one of these devices, the command strings can be applied to all devices. 명령이 실행되는 장치를 선택하기 위해, 명령 스트링은 명령이 향해지는 메모리 장치를 식별하는 장치 식별자(ID) 또는 장치 어드레스를 포함할 수 있다. In order to select the device on which the command is executed, the command string may include a device identifier (ID) or a device address that identifies the memory device that the command is toward. 명령 스트링을 수신하는 각각의 장치는 명령 스트링에 포함된 ID를 장치에 관련된 ID와 비교한다. Each of the devices receiving the command string compares the ID included in the command string associated with the device ID. 2개가 매치되면, 장치는 명령을 실행하기 위해 명령이 장치로 향해진다고 가정한다. When the two are matched, the device is assumed to be towards the command device to execute instructions.

상술한 바와 같이, 다른 인터페이스 사양을 갖는 많은 다른 메모리 장치 유형이 있다. As described above, there are many different types of memory devices having different interface specifications. 종래의 구조를 사용하여, 변화하거나 혼합된 장치 유형을 갖는 메모리 시스템을 설계하는 것은 엔지니어링 설계, 소프트웨어 개발, 및 검증에 많은 시간이 걸린다. The use of a conventional structure, the design memory system having a change or a mixed type of device takes a lot of time in the engineering design, software development and validation. 또한, 병렬 인터페이스 스킴은 매우 많은 PCB(Printed Circuit Board) 또는 MCP(Multi Chip Package) 상의 물리적인 배선 또는 라우팅을 수반하며, 더 높은 동작 속도로 각종 노이즈 문제를 발생시킬 수 있다. In addition, a parallel interface scheme involves the physical interconnection or routing on the large number of PCB (Printed Circuit Board) or (Multi Chip Package) MCP, it can be further generates various noise problems at high operating speeds. 더 많은 신호 라인은, 시스템의 밀도와 구성이 증가하면서 더 복잡한 기판 설계와 더 많은 공간 필요를 의미한다. More signal lines, and while increasing the density and configuration of the system means a circuit board design more complex and require more space. 개선된 메모리 시스템 구조에 대한 필요가 있다. There is a need for an improved memory system structure.

메모리 장치의 직렬 상호접속의 상세가 2005년 12월 30일에 출원된 미국 특허 출원 번호 11/324,023, 2006년 3월 28일에 출원된 "메모리 장치의 직렬 상호접속"이라는 명칭의 미국 가특허 출원 번호 60/787,710, 2006년 5월 23일에 출원된 "메모리 장치의 직렬 상호접속"이라는 명칭의 미국 가특허 출원 번호 60/802,645에 개시되어 있고, 그 내용이 여기에 참고로 전체 통합되어 있다. US Patent Application No. 11 / 324,023, a patent application for "serial interconnection of memory devices," the name of the United States, filed on March 28, 2006 filed with the serial interconnection of memory devices Details on Dec 30, 2005 No. 60 / 787,710, are disclosed in may, 2006, filed on 23 days "series interconnection of memory devices," the name of US Patent Application No. of 60 / 802,645, and its content is full incorporated by reference herein.

도 2a는 본 발명의 실시예에 따르는 메모리 시스템을 도시한다. Figure 2a illustrates a memory system according to an embodiment of the invention. 도 2a를 참조하면, 메모리 시스템은 직렬 상호접속 구성의 복수의 장치(300-0, 300-1, …, 300-N)와 컨트롤러(100)를 포함한다. Referring to Figure 2a, the memory system includes a plurality of devices (300-0, 300-1, ..., 300-N) and the controller 100 of the serial interconnection configuration. N은 1보다 큰 정수이다. N is an integer greater than one. 이 특정 실시예에서, 직렬 상호접속된 메모리 장치의 수는 (N+1)이다. In this particular embodiment, the number of serially interconnected memory device is a (N + 1). 컨트롤러(100)와 장치(300-0, 300-1, …, 300-N)는 예를 들면 링크 등의 임의의 적절한 접속을 사용하여 상호접속된다. Controller 100 and the devices (300-0, 300-1, ..., 300-N), for example, are interconnected using any suitable connection, such as a link. 도시된 예에서, 링크는 직렬 링크이다. In the illustrated example, the link is a serial link. 컨트롤러(100)와 장치(300-0, 300-1, …, 300-N)는 직렬 링크(L0, L1, L2, …, LN 및 L(N+1))를 통해 상호접속되어 있다. Controller 100 and the devices (300-0, 300-1, ..., 300-N) are mutually connected via a serial link (L0, L1, L2, ..., LN and L (N + 1)).

컨트롤러(100)는 컨트롤러 동작 회로(130)를 갖는다. Controller 100 has a controller operation circuit 130. 각각의 장치(300-0, 300-1, …, 300-N)는 메모리 동작 제어 및 메모리 초기화 기능을 행하는 장치 동작 회로(230)를 갖는다. Each device (300-0, 300-1, ..., 300-N) has a device operating circuit 230 performs a memory operation and a control memory initialization. 장치(300-0, 300-1, …, 300-N)는 각각의 메모리(320-0, 320-1, …, 320-N) 등의 각각의 메모리-유형 특정 구성 성분을 갖는다. Device (300-0, 300-1, ..., 300-N) that each memory (320-0, 320-1, ..., 320-N), each memory such as - has a type-specific composition. 각각의 장치(300-0, 300-1, …, 300-N)는 복수의 지원된 메모리 유형 중에서 메모리 유형을 갖는다. Each device (300-0, 300-1, ..., 300-N) has a type of memory from a plurality of supported memory types. 복수의 지원된 메모리 유형은 실장-사양 기반으로 지정된다. A plurality of memory types supported by the implementation - is designated as a specification based. 각각의 장치의 메모리 유형의 정보 또는 식별은 그 레지스터(250)에 저장된다. Or information identifying the type of each memory device is stored in the register 250. 그러나, 장치의 유형은 컨트롤러(100)에는 알려져 있지 않다. However, the type of the device is unknown, the controller 100. 각각의 컨트롤러 동작 회로 및 장치 동작 회로는 예를 들면 인터페이스 회로의 입력 및 출력 회로를 포함한다. Each of the controller circuit and the operation device operating circuits include, for example, the input and output circuit of the interface circuit.

도 2b는 본 발명의 일 실시예에 따르는 일 예의 메모리 시스템을 나타낸다. Figure 2b shows the example memory system in accordance with one embodiment of the present invention. 도 2b를 참조하면, 메모리 시스템(40)은 직렬 상호접속 구성의 복수의 메모리 장치(30-0, 30-1, …, 30-N)와 메모리 컨트롤러(10)를 포함한다. Referring to Figure 2b, the memory system 40 includes a plurality of memory devices (30-0, 30-1, ..., 30-N) and the memory controller 10 of a serial interconnection configuration. N은 1보다 큰 정수이다. N is an integer greater than one. 이 특정 실시예에서, 직렬 상호접속된 메모리 장치의 수는 (N+1)이다. In this particular embodiment, the number of serially interconnected memory device is a (N + 1). 메모리 컨트롤러(10)와 메모리 장치(30-0, 30-1, …, 30-N)는 예를 들면 직렬 링크(L0, L1, L2, …, LN, L(N+1)) 등을 사용하여 상호접속된다. Using such as a memory controller 10 and the memory unit (30-0, 30-1, ..., 30-N), for example a serial link (L0, L1, L2, ..., LN, L (N + 1)) and it is interconnected.

메모리 컨트롤러(10)는 출력 인터페이스(11), 입력 인터페이스(12) 및 컨트롤러 동작 회로(13)를 포함한다. The memory controller 10 includes an output interface 11, an input interface 12 and the controller operation circuit 13. 도시된 실시예에 나타낸 바와 같이, 몇몇 구현 예에서, 메모리 컨트롤러(10)는 다른 전자 회로(비도시)와 접속하기 위한 다른 인터페이스(14)를 또한 갖는다. As shown in the illustrated embodiment, in some implementations, the memory controller 10 has another interface 14 for connecting with the other electronic circuitry (not shown) as well. 메모리 컨트롤러(10)는 다른 구성 성분을 가질 수 있지만, 간단하게 하기 위해 도시되지는 않았다. Memory controller 10 was not shown to be, but may have other components, easy.

메모리 장치(30-0, 30-1, …, 30-N)의 몇몇 구성 성분은 동일하게 번호가 붙여진다. A memory device (30-0, 30-1, ..., 30-N) are some of the components of the paste is the same number. 예를 들면, 각각의 메모리 장치(30-0, 30-1, …, 30-N)는 입력 인터페이스(21), 출력 인터페이스(22) 및 메모리 동작 제어 및 메모리 초기화 기능을 행하는 메모리 장치 동작 회로(23)를 갖는다. For example, each memory unit (30-0, 30-1, ..., 30-N) is a memory device which performs an input interface 21, output interface 22 and the memory operation control and the memory reset function operation circuit ( It has a 23). 그러나, 메모리 장치(30-0, 30-1, …, 30-N)는 각각의 메모리 코어(32-0, 32-1, …, 32-N) 등의 각각의 메모리-유형 특정 구성 성분을 갖는다. However, the memory unit (30-0, 30-1, ..., 30-N) are each of the memory such as the respective memory cores (32-0, 32-1, ..., 32-N) - a type-specific composition have. 각각의 메모리 장치(30-0, 30-1, …, 30-N)는 복수의 지원된 메모리 유형 중에서 하나의 메모리 유형을 갖는다. Each memory unit (30-0, 30-1, ..., 30-N) has a single memory type from among a plurality of supported memory types. 복수의 지원된 메모리 유형은 실장-사양 기반으로 지정된다. A plurality of memory types supported by the implementation - is designated as a specification based. 이것은 고정된 것일 수도 있지만, 몇몇 실시예에서 예를 들면 시간에 따라서 메모리 장치 유형을 추가하여 변경할 수 있다. This is an example of the capital be fixed, but some embodiments in accordance with the time can be changed by adding a memory device type. 주어진 구성은 복수의 지원된 메모리 장치 유형의 각각의 메모리 장치를 반드시 포함시킬 필요는 없지만, 메모리 컨트롤러(10)와 인터페이스는 이 기능을 허용하도록 설계된다. Given configuration does not need to be included in each of the memory devices of a plurality of supported memory device types, the memory controller 10 and the interface is designed to allow this functionality. 복수의 지원된 메모리 장치 유형에 대해서 많은 가능한 것이 있다. There are many possible for a plurality of supported memory device type.

복수의 지원된 메모리 유형은 예를 들면 2개 이상의 NAND 플래시 EEPROM, NOR 플래시 EEPROM, AND 플래시 EEPROM, DiNOR 플래시 EEPROM, 직렬 플래시 EEPROM, DRAM, SRAM, ROM, EPROM, FRAM, MRAM(Magnetoresistive Random Access Memory), PCRAM을 포함할 수 있다. A plurality of memory type supported by, for example, two or more NAND Flash EEPROM, NOR Flash EEPROM, AND Flash EEPROM, DiNOR Flash EEPROM, Serial Flash EEPROM, DRAM, SRAM, ROM, EPROM, FRAM, (Magnetoresistive Random Access Memory) MRAM and it may include a PCRAM. 지원된 메모리 유형의 다른 조합이 또한 가능하다. The different combinations of the supported memory types are also possible.

각각의 메모리 장치(30-0, 30-1, …, 30-N)는 그 메모리 유형을 알고 있다. Each memory unit (30-0, 30-1, ..., 30-N) has to know the type of memory. 이것은 예를 들면, 25로 표시된 바와 같은 레지스터에 저장되어 있을 수 있지만, 더 일반적으로, 각각의 메모리 장치(30-0, 30-1, …, 30-N)는 그 메모리 장치 유형의 식별을 유지하기 위한 임의의 적절한 회로가 구비될 수 있다. This is for example, but may be stored in a register as indicated by 25, more generally, each memory unit (30-0, 30-1, ..., 30-N) is maintained an identification of the memory device type It may be provided with any suitable circuitry for. 다른 메커니즘, 이것에 의해 각각의 메모리 장치(30-0, 30-1, …, 30-N)가 그 장치 유형을 알 수 있는 메커니즘이 또한 가능하다. Each of the memory device by a different mechanism, which (30-0, 30-1, ..., 30-N) that can be also a mechanism to find out the type of device. 각각의 메모리 장치(30-0, 30-1, …, 30-N)는 다른 구성 성분을 가질 수 있지만, 간단하게 하기 위해 도시되지는 않았다. Each memory unit (30-0, 30-1, ..., 30-N) was not shown to be, but may have other components, easy.

동작시에, 메모리 컨트롤러(10)의 컨트롤러 동작 회로(13)는 메모리 동작 제어 및 메모리 초기화 기능을 행한다. Controller operation circuit 13 of the operation, the memory controller 10 performs memory control operation and memory initialization. 컨트롤러 동작 회로(13)는 출력 인터페이스(11)를 통해 메모리 명령을 보낸다. Controller operation circuit 13 sends a memory command via the output interface 11. 각각의 메모리 명령에 대한 데이터 경로는 메모리 장치(30-0, 30-1, …, 30-N)와 직렬 링크(L0, L1, L2, …, LN 및 L(N+1))의 조합에 의해 제공된다. The combination of the data paths to the respective memory commands, memory devices (30-0, 30-1, ..., 30-N) and the serial link (L0, L1, L2, ..., LN and L (N + 1)) It is provided by. 예를 들면, 메모리 명령이 제2 메모리 장치(30-1)를 위한 것이면, 메모리 명령은 직렬 링크(L0, L1)를 통해 제1 메모리 장치(30-0)를 일주한다. For example, for so long as the memory command to the second memory device 30-1, the memory command to circumnavigate the first memory device (30-0) over a serial link (L0, L1). 메모리 명령이 제2 메모리 장치(30-1)로부터의 응답을 요구하면, 응답은 직렬 링크(L2, …, LN, L(N+1))를 통해 제3 메모리 장치, … If the memory command requires a response from the second memory device 30-1, the response is a serial link (L2, ..., LN, L (N + 1)), the third memory device via, ... , N번째(최종) 메모리 장치(30-N)를 일주하여 메모리 컨트롤러(10)로 되돌아온다. Circumnavigate the, N-th (the last) memory devices (30-N) to return to memory controller 10.

상기 논급한 바와 같이, 각각의 메모리 장치(30-0, 30-1, …, 30-N)는 복수의 지원되는 메모리 유형 중 어느 하나일 수 있다. The nongeup one, each memory unit (30-0, 30-1, ..., 30-N), as may be any one of a plurality of supported memory types. 메모리 컨트롤러(10)의 제어 동작 회로(13)는 장치 유형에 특정된 메모리 명령을 출력 인터페이스(11)를 통해 전송하고, 이러한 응답을 요구하는 이들 메모리 명령에 대한 메모리 응답을 입력 인터페이스(12)를 통해 수신한다. Control operation circuit 13 of the memory controller 10 has an interface 12, enter the memory in response to these memory command to send and request these responses a specific memory command via the output interface 11 to the device type It receives through. 예를 들면, 컨트롤러 동작 회로(13)가 제2 메모리 장치(30-1)에 대해 의도된 명령을 발행하면, 발행된 명령은 제2 메모리 장치(30-1)의 장치 유형에 특정된 것으로, 다른 메모리 장치의 장치 유형과는 다를 수 있다. For example, if the motion controller circuit 13 issues a command intended for the second memory device 30-1, the issued command is to be specific to the device type of the second memory device 30-1, and the device type of the other memory devices may vary. 각각의 메모리 장치(30-0, 30-1, …, 30-N)는 메모리 장치로 어드레스된 이들 메모리 명령을 실행하여, 다른 메모리 장치로 어드레스된 이들 메모리 명령을 출력 인터페이스(22)를 통해 보낸다. Each memory unit (30-0, 30-1, ..., 30-N) executes the memory instruction address thereof in the memory device, the memory and sends these commands addressed to other memory devices via the output interface 22 . 메모리 시스템(40)은 시스템의 전체적인 성능을 저하 없이 메모리 밀도 확장뿐 아니라 다른 장치 유형 또는 혼합된 메모리 장치 유형을 고려하여 적절하게 확장될 수 있다. The memory system 40 may be extended to not only expand the memory density without lowering the overall performance of the system as appropriate in consideration of the other device type, or of mixed type of memory device.

일반적으로, 메모리 시스템(40)은 도 2c에 도시된 바와 같이, 35로 표시된 초기화 단계와, 36으로 표시된 정상 동작 단계의 2 단계의 동작을 수행한다. In general, the memory system 40 to perform, the initialization step and the operation of the second stage of the normal operation shown in Step 36 indicated by 35 as shown in Figure 2c. 초기화 단계(35)에서, 메모리 장치(30-0, 30-1, …, 30-N)에는 장치 어드레스가 할당된다. In initialization step 35, a memory unit (30-0, 30-1, ..., 30-N) is assigned a device address. 할당된 장치 어드레스는 메모리 장치에 홀딩된다. The assigned device address is held in the memory device. 그 후, 정상 동작 단계(36)에서, 타깃 또는 어드레스된 메모리 장치는 데이터 액세스 동작을 수행한다. Then, in a normal operation phase 36, the target address or the memory device performs a data access operation.

메모리 컨트롤러(10)의 컨트롤러 동작 회로(13)는 메모리 장치(30-0, 30-1, …, 30-N)를 제어하기 위해 메모리 명령을 출력 인터페이스(11)를 통해 전송한다. Controller operation circuit 13 of the memory controller 10 sends a memory command to the memory control unit (30-0, 30-1, ..., 30-N) via the output interface 11. 이를 달성하기 위한 많은 방법이 있다. There are many ways to achieve this. 예를 들면, 제1 및 제2 구현예가 아래에 설명되어 있지만, 다른 구현예도 가능하다. For example, the although the first and second implementations are discussed below, Other implementations are possible.

제1 구현예에서, 컨트롤러 동작 회로(13)는 메모리 명령을 전송한다. In the first embodiment, the operation controller circuit 13 sends a memory command. 각각의 명령은 제1 및 제2 부분을 갖고, 이들은 조합되어 복수의 메모리 장치들 중에서 선택된 메모리 장치를 고유하게 식별한다. Each command has a first and a second portion, which in combination uniquely identifies the memory device selected from a plurality of memory devices. 몇몇 구현예에서, 제1 부분은 선택된 메모리 장치의 장치 유형을 식별하는 한편, 제2 부분은 선택된 메모리 장치의 장치 어드레스를 식별한다. In some embodiments, the first portion that identifies the type of device of the selected memory device, while the second part identifies the device address of the selected memory device. 각각의 메모리 명령은 선택된 메모리 장치에 의해 실행되는 선택된 명령을 식별하는 명령 부분을 또한 갖는다. Each memory command has a command portion to identify a selected command to be executed by the selected memory unit as well. 각각의 메모리 명령은 적절한 다른 부분들 예를 들면, 추가의 어드레스 정보 및 데이터를 또한 포함할 수 있다. Each memory command can be, for example, the appropriate other portions, may also include additional address information and data.

제1 구현예에서, 메모리 장치, 예를 들면 제1 메모리 장치(30-0)가 메모리 명령을 수신하면, 메모리 장치 동작 회로(23)는 조합되어 있는 메모리 명령의 제1 부분과 제2 부분에 응답하여 메모리 장치(예를 들면, 제1 메모리 장치(30-0))에 어드레스되어 있는지를 판정한다. In the first embodiment, a memory device, e.g., a first memory unit (30-0) when receiving the memory command, the first portion and the second portion of the memory commands in a memory device operating circuit 23 are combined in response to determining that the memory device (e.g., a first memory unit (30-0)) is addressed to. 예를 들면, 메모리 장치 동작 회로(23)는 장치 유형을 나타내는 제1 부분을 우선 해석한다. For example, the memory device operating circuit 23 will first analyze the first portion, which indicates the device type. 제1 부분에 의해 표시된 장치 유형이 장치 유형 레지스터(25)에 의해 제공된 제1 메모리 장치(30-0))의 장치 유형과 다르면, 그 장치의 메모리 장치 동작 회로(23)는 수신된 메모리 명령의 임의의 추가의 부분을 살펴볼 필요가 없다. The device differs from the first type of memory device (30-0)) and provided by the device type, device type register 25 indicated by the first portion, the memory device operating circuit (23 of the device) of the received memory command there is no need to look any further part of. 그래서, 수신된 명령이 다른 메모리 장치(30-1, …, 30-N)중 하나로 어드레스되어 있는지가 판정된다. So, it is determined that the received command is the address to one of the other memory devices (30-1, ..., 30-N). 따라서, 메모리 장치 동작 회로(23)는 메모리 명령을 출력 인터페이스(22)를 통해 보낸다. Therefore, the memory device operating circuit 23 sends a memory command via the output interface 22. 그러나, 제1 부분에 의해 표시된 장치 유형이 제1 메모리 장치(30-0))의 장치 유형과 동일하면, 메모리 장치 동작 회로(23)는 제2 부분에 의해 표시된 장치 어드레스가 제1 메모리 장치(30-0))의 장치 어드레스와 매치되는 지를 판정한다. However, if the device type specified by the first part the same as the device type of the first memory device (30-0)), memory device operation circuit 23 is the device address indicated by the second portion of the first memory device ( It determines whether that matches the device address of the 30-0)). 2개의 장치 어드레스가 매치되면, 메모리 장치 동작 회로(23)는 명령 부분에 의해 표시된 선택된 명령을 실행한다. If the two match the device address, the memory device operating circuit 23 executes the selected command indicated by the command portion. 다른 한편, 메모리 장치 동작 회로(23)는 메모리 명령을 출력 인터페이스(22)를 통해 보낸다. On the other hand, the memory device operating circuit 23 sends a memory command via the output interface 22.

제2 구현예에서, 메모리 컨트롤러(10)의 컨트롤러 동작 회로(13)는 메모리 명령을 보냄으로써 복수의 메모리 장치를 제어한다. In the second embodiment, the operation controller circuit 13 of the memory controller 10 controls a plurality of the memory device by sending a memory command. 각각의 메모리 명령은 복수의 메모리 장치들 중에서 선택된 메모리 장치를 고유하게 식별하는 제1 부분을 포함한다. Each memory instruction includes a first portion that uniquely identifies the memory device selected from a plurality of memory devices. 제1 부분은 선택된 메모리 장치의 장치 어드레스를 식별한다. The first part identifies the device address of the selected memory device. 제2 구현예에서, 메모리 명령은 장치 유형을 포함할 필요가 없다. In the second embodiment, the memory command need not include the device type. 각각의 메모리 명령은 선택된 메모리 장치에 의해 실행되는 선택된 명령을 식별하는 명령 부분을 또한 갖는다. Each memory command has a command portion to identify a selected command to be executed by the selected memory unit as well. 상기에서와 같이, 각각의 메모리 명령은 적절한 다른 부분을 또한 포함할 수 있다. As in the above, each of the memory commands can also include other suitable part. 제2 구현예에서, 메모리 장치, 예를 들면 제1 메모리 장치(30-0)가 메모리 명령을 수신하면, 그 메모리 장치 동작 회로(23)가 메모리 명령의 제1 부분에 응답하여 메모리 명령이 그 장치(즉, 제1 메모리 장치(30-0))에 어드레스되어 있는 지를 판정한다. In the second embodiment, a memory device, e.g., a first memory unit (30-0) to the memory upon receiving a command, the memory device operating circuit 23 in response to a first portion of a memory command, the memory command that device (i.e., the first memory unit (30-0)) to determine whether there is an address on. 메모리 장치 동작 회로(23)는 제1 부분에 의해 표시된 장치 어드레스가 제1 메모리 장치(30-0))의 장치 어드레스와 매치되는 지를 판정한다. A memory device operating circuit 23 determines whether the device address indicated by the first portion that matches the device address of the first memory device (30-0)). 2개의 장치 어드레스가 매치되면, 메모리 장치 동작 회로(23)는 명령 부분에 의해 표시된 선택된 명령을 실행한다. If the two match the device address, the memory device operating circuit 23 executes the selected command indicated by the command portion. 다른 한편, 메모리 장치 동작 회로(23)는 메모리 명령을 출력 인터페이스(22)를 통해 보낸다. On the other hand, the memory device operating circuit 23 sends a memory command via the output interface 22.

몇몇 구현예에서, 메모리 컨트롤러(10)의 컨트롤러 동작 회로(13)는 인터페이스(14)를 통해 수신된 요구에 응답하여 출력 인터페이스(11)를 통해 메모리 명령을 전송하도록 동작 가능하고, 또한 입력 인터페이스(12)를 통해 수신된 메모리 응답을 사용하여 요구에 응답하도록 동작 가능하다. In some embodiments, the controller operates the circuit 13 in the memory controller 10 is operable to transmit a memory command via the output interface 11 in response to a request received via the interface 14, and an input interface ( 12) using a memory response received on is operable to respond to a request. 인터페이스(14)는 메모리 시스템(40)을 사용하는 다른 장치 또는 시스템(비도시)으로의 임의의 적절한 인터페이스일 수 있다. Interface 14 may be any suitable interface to another device or system (not shown) that uses the memory system 40.

메모리 명령에 대해 많은 가능성이 있다. There are many possibilities for the memory command. 이들은 판독 동작, 기록 동작, 소거 동작, 판독 상태 동작, 판독 ID 동작, 기록 구성 레지스터 동작, 기록 어드레스 동작 및 리셋 동작 중의 하나 이상을 포함할 수 있다. These may include one or more of the read operation, write operation, the erase operation, a read status operation, a read operation ID, recording the configuration register operation, the write address operation and a reset operation. 또 다른 메모리 명령이 있을 수 있다. In addition there may be other memory commands.

메모리 컨트롤러(10)가 메모리 명령을 전송하는 방법은 장치 어드레스가 할당되는 방식에 의존할 수 있다. How the memory controller 10 sends a memory command may depend on the manner in which the device is assigned an address. 장치 어드레스를 할당하는 구현 예가 아래에 제공된다. An example implementation of assigning device addresses are provided below.

장치 어드레스가 메모리 장치(30-0, 30-1, …, 30-N)에 할당되게 하는 많은 방법이 있다. Device address, a memory unit (30-0, 30-1, ..., 30-N) there are a number of ways to be assigned to. 몇몇 구현예에서, 장치 어드레스가 미리 정해져 있거나 배선되어 있다. In some embodiments, the device address is wired or predetermined. 다른 구현예에서, 컨트롤러 동작 회로(13)는 초기화 단계에서 장치 어드레스를 할당한다. In another embodiment, the operation controller circuit 13 assigns the device address from the initialization phase. 예를 들면, 제1 및 제2 구현예를 아래에 설명하지만, 다른 구현예도 가능하다. For example, the described first and second embodiments below, however, other implementations are possible.

제1 구현예에서, 컨트롤러 동작 회로(13)는 복수의 지원되는 장치 유형의 각각의 장치 유형에 대해서, 출력 인터페이스(11)를 통해 그 장치 유형의 각각의 메모리 장치에 장치 어드레스를 할당하는 각각의 초기화 메시지를 전송한다. In the first embodiment, the controller operation circuit 13 for each device type of the device type in which a plurality of supports, each of which through the output interface 11 assigns a device address to each memory unit of the device type It sends an initialization message. 각각의 메모리 장치(30-0, 30-1, …, 30-N)는 초기화 메시지를 수신하여 처리한다. Each memory unit (30-0, 30-1, ..., 30-N) are initialized to receive and process the message. 예를 들면, 제1 메모리 장치(30-0)는 제1 입력 인터페이스(21)를 통해 초기화 메시지를 수신한다. For example, the first memory unit (30-0) receives the initialization message from the first input interface (21). 수신된 각각의 초기화 메시지에 있어서, 초기화 메시지가 제1 메모리 장치(30-0)의 장치 유형이 아니라 또 다른 장치 유형을 위한 것으로 표시되어 있으면, 메모리 장치 동작 회로(23)는 초기화 메시지를 출력 인터페이스(22)를 통해 포워딩한다. In the initialization message of the received, respectively, the first initialization message if it is marked for another device type as the device type of the memory device (30-0), the memory device operating circuit 23 outputs an initialization message interface forwards through 22. 그러나, 초기화 메시지가 제1 메모리 장치(30-0)의 장치 유형을 위한 것으로 표시되어 있으면, 메모리 장치 동작 회로(23)는 초기화 메시지로부터 장치 어드레스를 판정한다. However, if the initialization message is marked for the type of device of the first memory device (30-0), the memory device operating circuit 23 determines the device address from the initialization message. 이것은 초기화 메시지로부터 장치 어드레스를 판독하는 것에 관련된다. This relates to apparatus for reading the address from the initialization message. 몇몇 구현예에서, 초기화 메시지로부터 판독된 그대로의 장치 어드레스는 제1 메모리 장치(30-0)의 장치 어드레스가 된다. In some embodiments, the device address as read from the initialization message is the device address of the first memory device (30-0). 메모리 장치 동작 회로(23)는 새로운 장치 어드레스를 갖는 초기화 메시지를 출력 인터페이스(22)를 통해 보낸다. Memory device operation circuit 23 sends the initialization message with the new device address via the output interface 22. 각각의 또 다른 메모리 장치(30-1, …, 30-N)는 유사한 초기화 과정을 수행한다. Each of the other memory devices (30-1, ..., 30-N) performs a similar initialization procedure. 전송된 각각의 초기화 메시지에 있어서, 컨트롤러 동작 회로(13)는 입력 인터페이스(12)를 통해 각각의 초기화 응답을 수신하고, 장치 유형의 메모리 장치가 있다면 그 응답으로부터 장치 유형의 각각의 메모리 장치의 장치 어드레스가 판정될 수 있다. In the initialization message of the transmission, respectively, the controller operation circuit 13 includes an input interface 12 receives each of the initial response, the device types in the memory device if the device of the memory device of the device type from the response over the can be addressed is determined.

예를 들면, 몇몇 구현예에서, 장치 어드레스가 할당된 각각의 메모리 장치에 있어서, 다음 장치로 보내어진 새로운 장치 어드레스는 장치 어드레스의 증분이다. For example, in some embodiments, in each of which the memory device address assigned to the device, the new device address that is sent to the next device is an increment of the device address. 그러므로, 주어진 장치 유형의 제1 메모리 장치가 0의 어드레스가 할당되면, 주어진 장치 유형의 최종 메모리 장치는 m-1의 어드레스가 할당되고, 여기서 m은 주어진 장치 유형의 메모리 장치의 수이다. Therefore, when a given device type of the first memory device is 0, the address is assigned, the last memory device of a given device type is assigned the address of the m-1, where m is the number of a given device types in the memory device. 주어진 장치 유형의 최종 메모리 장치의 증분된 장치 어드레스를 나타내는, 입력 인터페이스(12)를 통한 초기화 응답을 수신함으로써, 컨트롤러 동작 회로(13)는 주어진 장치 유형의 각각의 메모리 장치의 장치 어드레스를 판정한다. By receiving the initialization response by the input interface 12 indicates the increment device address of a given device type of the last memory device, the controller operating circuit 13 determines the device address of a given device type of the memory device. 다중 장치 유형이 있는 경우에, 메모리 컨트롤러(10)는 어느 물리적인 장치가 어느 유형의 것인지를 알 수 없는 것에 유의한다. If there is a multi-unit type, the memory controller 10. It is noted that an unknown type of the physical device which belongs to. 오히려, 메모리 컨트롤러(10)는 각각의 유형의 얼마나 많은 메모리 장치가 있는지를 알 수 있다. Rather, the memory controller 10 is able to know how many of each type of memory device. 예를 들면, 4개의 NAND 장치 및 4개의 NOR 장치가 있을 수 있다. For example, there may be four NAND device and the NOR device 4. 4개의 NAND 장치는 type=NAND, address=0,1,2,3을 각각 가지고, 4개의 NOR 장치는 type=NOR, address=0,1,2,3을 각각 가진다. Four NAND device has a NAND type =, address = 0,1,2,3 respectively, and four NOR devices have each a = NOR type, address = 0,1,2,3. 그러면, NAND 및 NOR 메모리 장치의 물리적인 어드레스에 상관없이, 유형 및 어드레스 부분을 함유하는 명령은 목표 장치를 항상 찾는다. Then, the command containing the type and the address portion regardless of the physical address of the NAND and NOR memory device looks for the target device at all times. 2개의 다른 세트의 장치 넘버링(즉, 장치 유형 및 장치 어드레스)을 실행함으로써, 메모리 컨트롤러(10)는 어느 장치 어드레스가 메모리 시스템(40)의 어느 장치 유형에 할당되는지를 고려할 필요가 없다. Of two different sets of numbering devices by executing (i. E., Device type and device address), the memory controller 10 does not need to consider whether any device addresses are assigned to which device type of the memory system 40.

제2 구현예에서, 메모리 컨트롤러(10)의 컨트롤러 동작 회로(13)는 디바이스 어드레스를 메모리 장치(30-0, 30-1,..., 및 30-N)에 할당하기 위한 초기화 메시지를 출력 인터페이스(11)를 통해 전송하도록 동작할 수 있다. In a second embodiment, the operation controller circuit 13 of the memory controller 10 outputs the initialization message for assigning a device address to the memory device (30-0, 30-1, ..., and 30-N) It may be operable to transmit through the interface 11. 메모리 장치(30-0, 30-1,..., 및 30-N)는 초기화 메시지를 수신하고 처리한다. Memory apparatus (30-0, 30-1, ..., and 30-N) receives the initialization message and processed. 예컨대, 제1 메모리 장치(30-0)는 초기화 메시지를 입력 인터페이스(21)를 통해 수신하고, 이 장치의 메모리 장치 동작 회로(23)는 수신된 초기화 메시지로부터 장치 어드레스를 판독한다. For example, the first memory unit (30-0) receives the initialization message via the input interface 21, the memory device operating circuit 23 of the device reads the device address from the received initialization message. 어떤 구현예에서, 초기화 메시지로부터 판독됨에 따라, 장치 어드레스는 제1 메모리 장치(30-0)의 장치 어드레스가 된다. As in some embodiments, read out from the initialization message, the device address is the device address of the first memory device (30-0). 메모리 장치 동작 회로(23)는 초기화 메시지를 출력 인터페이스(22)를 통해서 새로운 장치 어드레스를 가지고 보낸다. A memory device operating circuit 23 sends an initialization message with the new device address via the output interface 22. 다른 메모리 장치(30-1,..., 및 30-N) 각각은 유사한 초기화 프로세스를 실행한다. Other memory devices (30-1, ..., and 30-N) each of which performs a similar initialization process. 결국, 메모리 컨트롤러(10)의 컨트롤러 동작 회로(13)는 입력 인터페이스(12)를 통해 초기화 응답을 수신하며, 이 응답으로부터, 각 메모리 장치의 장치 어드레스가 판정될 것이다. After all, the operation controller circuit 13 of the memory controller 10 receives the initialization response through an input interface 12, and will be a device address of the memory device determined from the response.

예컨대, 메모리 장치(30-0, 30-1,..., 및 30-N) 각각에 대해, 그 다음 장치로 보내진 새로운 장치 어드레스는 장치 어드레스의 증분이다. For example, the memory unit (30-0, 30-1, ..., and 30-N) a new device address is sent to the next device, for each increment is the device address. 그러므로 만약 제1 메모리 장치(30-0)가 0의 어드레스로 할당된다면, 마지막 메모리 장치(30-N)는 N의 어드레스가 할당될 것이며, 여기서, 메모리 장치의 수는 (N+1)이다. Thus, if the first memory unit (30-0), if the assignment of the address 0, the last memory device (30-N) will be the address of the allocated N, where the number of the memory device is (N + 1). 입력 인터페이스(12)를 통해서 마지막 메모리 장치(30-N)의 증분된 장치 어드레스를 지시하는 초기화 응답을 수신함으로써, 컨트롤러 동작 회로(13)는 각 메모리 장치의 장치 어드레스를 판정할 수 있다. By receiving the initialization response indicating a device address increment of the input interface, the last memory device (30-N) through (12), the controller operation circuit 13 may determine the device address of the memory device.

상술한 제2 구현예에 따라, 일단 메모리 장치(30-0, 30-1,..., 및 30-N) 각각의 장치 어드레스가 할당되면, 컨트롤러 동작 회로(13)는 각 메모리 장치의 장치 유형을 판정한다. According to the above-described second embodiment, when one memory device (30-0, 30-1, ..., and 30-N), each device is assigned an address, the controller operation circuit 13 of the memory device unit to determine the type. 각 장치 어드레스에 대해, 컨트롤러 동작 회로(13)는 출력 인터페이스(11)를 통해서 추가 초기화 메시지를 전송하여, 장치 어드레스의 메모리 장치의 장치 유형을 판정한다. For each device address, the controller operation circuit 13 sends the added initiation message through the output interface 11, and determines the device type of the memory device of the device address. 메모리 장치(30-0, 30-1,..., 및 30-N) 각각은 이 추가 초기화 메시지를 수신하고 처리한다. Memory apparatus (30-0, 30-1, ..., and 30-N) each of which receives an initialization message and additional processing.

예컨대, 제1 메모리 장치(30-0)가 입력 인터페이스(21)를 통해서 추가 초기화 메시지를 수신하면, 제1 메모리 장치(30-0)는 이 추가 초기화 메시지에 지시된 장치 어드레스를 기초로 해서 이 추가 초기화 메시지가 제1 메시지 장치(30-0)용인지의 여부를 판정한다. For example, the first memory unit (30-0) upon receiving the additional initiation message through the input interface 21, a first memory device (30-0) is on the basis of a device address indicated in the initiation message is added the additional initiation message to determine whether the message for the first device (30-0). 만약 그렇다면, 제1 메모리 장치(30-0)는 이 추가 초기화 메시지에 대해 출력 인터페이스(22)를 통해 이 장치의 장치 유형의 식별정보를 가지고 응답한다. If so, the first memory unit (30-0) which responds with the identity of the device type of the device through the output interface 22 for further initialization message. 만약 이 추가 초기화 메시지가 다른 메모리 장치(30-1,..., 및 30-N 중 하나용이라면, 제1 메모리 장치(30-0)는 이 추가 초기화 메시지를 출력 인터페이스(22)를 통해 보낸다. 다른 메모리 장치(30-1,..., 및 30-N) 각각은 추가 초기화 메시지의 유사한 처리를 실행한다. 메모리 컨트롤러(10)의 컨트롤러 동작 회로(13)는 입력 인터페이스(12)를 통해 각 메모리 장치에 대해서 메모리 장치의 장치 유형을 지시하는 초기화 응답을 수신한다. If the initialization message for adding the other memory devices (30-1, ..., 30-N, and one of the first memory device (30-0) transmits a further initiation message through the output interface 22 the other memory devices (30-1, ..., and 30-N) each of which executes a similar processing of the additional initialization message controller operation circuit 13 of the memory controller 10 via the input interface 12 It receives the reset response indicating a device type of a memory device for each memory device.

컨트롤러 동작 회로(13)에 대한 상술한 제1 및 제2 구현예는 단지 예시용의 매우 특정한 것임을 이해해야 한다. The above-described first and second embodiments of the controller operation circuit 13. It is to be understood that only a very specific for example. 변경 및 변형이 가능하다. The changes and variations are possible. 예컨대, 제1 구현예는 장치 어드레스를 각 메모리 장치에 할당하기 위해 다수의 초기화 메시지를 수반하는 것으로 상술되어 있지만, 그러나 대안적으로 이러한 목적을 위해 하나 이상의 초기화 메시지가 있을 수 있다. For example, the first embodiment may have been described above as involving a large number of the setup message, but, however, alternatively, one or more for this purpose initialization message for assigning device addresses to each memory device. 또한, 제2 구현예는 각 메모리 장치의 장치 유형을 판정하기 위해 다수의 추가 초기화 메시지를 수반하는 것으로 상술되어 있지만, 그러나 대안적으로 이러한 목적을 위해 하나 이상의 추가 초기화 메시지가 있을 수 있다. In addition, the second embodiment may be, but is described as involving a number of additional initialization message to determine the type of device of the memory device, but more than one alternative for this purpose initialization message. 기재한 예에서, 수신한 초기화 메시지의 어드레스는 장치 어드레스로 설정되고, 새로운 어드레스가 생성되어 그 다음 장치로 전송된다. In the described example, the address of the received initialization message is set to the device address, the new address is generated and sent to the next device. 다른 구현예에서, 각 메모리 장치는 어드레스를 수신하고, 이것을 장치 어드레스로 설정하기 이전에 이것을 증분한다. In other embodiments, each memory device receives an address and is incremented before it to set it to the device address. 이 구현예의 상세한 예는, 2006년 9월 29일에 출원되어 그 전체가 참조로서 여기에 병합되어 있는, 일반적으로 양도된 공동-계류중인 미국특허출원 제11/529,293호, “직렬로 상호접속된 장치를 위한 패킷 기반 ID 생성”에 기재되어 있다. The co-pending U.S. Patent Application No. 11/529 293, "interconnected in series - this embodiment a specific example is & quot; filed on September 29, 2006, in its entirety, which by reference is incorporated herein, in general, commonly assigned to the It is described in a packet-based generation ID for the device. "

앞서 제공된 예는 인터페이스를 참조한다. Examples provided above shall refer to the interface. 그러한 인터페이스에 대한 많은 가능성이 있음을 이해해야 한다. It should be understood that there are many possibilities for such an interface. 특정한 인터페이스를 후술될 예에서 제공한다. In the example described below provides a specific interface. 더욱 일반적으로, 임의의 적절한 인터페이스를 구현할 수도 있다. More generally, it may implement any suitable interface.

일부 구현예에서, 메모리 컨트롤러(10)는 메모리 장치(30-0, 30-1,..., 및 30-N)의 각각과 접속하기 위한 리셋 출력(미도시)을 갖는다. In some implementations, the memory controller 10 has a reset output (not shown) for connection with each of the memory devices (30-0, 30-1, ..., and 30-N). 이것의 예는 후술할 예에서 제공한다. An example of this will be provided by the later-described examples. 더욱 일반적으로, 메모리 시스템(40)은 임의의 적절한 리셋 구현예를 사용하여 리셋될 수도 있다. More generally, a memory system 40 may be reset by using the reset For proper implementation of any.

일부 구현예에서, 메모리 컨트롤러(10)는 메모리 장치(30-0, 30-1,..., 및 30-N)의 각각과 접속하기 위한 직렬 클록 출력(미도시)을 갖는다. In some implementations, the memory controller 10 has a serial clock output (not shown) for connection with each of the memory devices (30-0, 30-1, ..., and 30-N). 이것의 예는 후술할 예에서 제공한다. An example of this will be provided by the later-described examples. 더욱 일반적으로, 메모리 시스템(40)은 임의의 적절한 클록 구현예를 사용하여 직렬 클록이 제공될 수도 있다. More generally, a memory system 40 may be a serial clock provided using an example implementation of any suitable clock.

일부 구현예에서, 메모리 컨트롤러(10)는 메모리 장치(30-0, 30-1,..., 및 30-N) 각각과 접속하기 위한 칩 선택(미도시)을 갖는다. In some implementations, the memory controller 10 has a chip select (not shown) for connection with each of the memory devices (30-0, 30-1, ..., and 30-N). 이것의 예는 후술할 예에서 제공한다. An example of this will be provided by the later-described examples. 더욱 일반적으로, 메모리 장치(30-0, 30-1,..., 및 30-N)는 임의의 적절한 장치 인에이블링 구현예를 사용하여 인에이블될 수 있다. More generally, the memory device (30-0, 30-1, ..., and 30-N) may be enabled using the example implementation of the enabling of any suitable device.

도 2c는 도 2b에 도시한 메모리 시스템의 동작을 도시한다. Figure 2c illustrates the operation of the memory system shown in Figure 2b. 도 2b 및 도 2c를 참조하면, 컨트롤러(10)의 컨트롤러 동작 회로(13)는 메모리 명령을 출력 인터페이스(11)를 통해서 전송하여 장치(30-0, 30-1,..., 및 30-N)를 제어한다. When FIG. 2b and FIG. 2c, the controller operates the circuit 13 in the controller 10 sends a memory command via the output interface 11 unit (30-0, 30-1, ..., and 30- and it controls the N). 컨트롤러 동작 회로(13)는 메모리 명령을 전송함으로써 장치(30-0, 30-1,..., 및 30-N)를 제어한다. Controller operation circuit 13 controls the devices (30-0, 30-1, ..., and 30-N) by transmitting the command memory. 이러한 동작이 달성될 수 있는 많은 방식이 있다. There are many ways in which this behavior can be achieved. 예시를 위해, 일부 예시적인 구현예를 후술할 것이지만, 그러나 다른 구현예도 가능하다. For purposes of illustration, but which will presently be described some illustrative embodiments, but other implementations are possible.

일반적으로, 메모리 시스템(40)은 두 단계: 35로 나타나는 초기화 단계 및 36으로 나타나는 정상 동작 단계의 동작을 실행한다. In general, the memory system 40 in two steps to execute the operation of the normal operation shown in step 36, and initialization step indicated by 35. 초기화 단계(35)(또는 초기화 모드)에서, 장치(30-0, 30-1,..., 및 30-N)에는 장치 어드레스가 할당된다. In the initialization step 35 (or erase mode), a device (30-0, 30-1, ..., and 30-N) is assigned a device address. 할당된 장치 어드레스는 장치(30-0, 30-1,..., 및 30-N)에 홀딩된다. The assigned device address is held on the device (30-0, 30-1, ..., and 30-N). 그 이후, 정상 동작 단계(36)(또는 정상 동작 모드)에서, 타깃 즉, 어드레싱된 메모리 장치가 데이터 액세스 동작을 실행한다. That executes the subsequent normal operation phase 36 (or the normal operation mode), the target that is, a data access operation from the addressed memory device.

초기화 단계(35)의 일례에서, 컨트롤러 동작 회로(13)는 메모리 명령을 전송한다. In one example of the initialization step 35, the operation controller circuit 13 sends a memory command. 이 명령은, 고유한 어드레스를 장치에 할당하기 위한 장치 어드레스 할당 부분 및 장치 어드레스 관련 넘버 부분을 갖는다. This command has a device address assigned to an address related part and a device-number part for assigning a unique address to the device. 일 구현예에서, 컨트롤러 동작 회로(13)로부터의 명령의 장치 어드레스 관련 넘버는 초기값이나 넘버이며, 초기의 넘버는 각각의 장치에 의해 증분된다. In one implementation, the associated device address number of the instruction from the controller, the operation circuit 13 is the initial value, or number, of the initial number is incremented by each device. 증분된 넘버의 각각은 각각의 장치에서 각 장치의 어드레스로서 홀딩된다. Each of the incremental number is held as the address of each device in each device.

정상 동작 단계(36)의 일례에서, 컨트롤러(10)의 컨트롤러 동작 회로(13)는 메모리 명령을 전송한다. In one example of the normal operation step 36, the controller operates the circuit 13 in the controller 10 sends a memory command. 메모리 명령은, 다수의 메모리 장치 중 선택된 메모리 장치를 장치 어드레스에 의해 고유하게 식별하는 제1 부분을 포함한다. Memory command includes a first portion that uniquely identified by a plurality of memory devices of the selected memory device to address the device. 장치 유형이 메모리 명령에는 포함되지 않는다. This type of device does not include a memory command. 각 메모리 명령은 또한, 선택된 메모리 장치에 의해 수행될 선택된 명령을 식별하는 명령 부분을 갖는다. Each of the memory command also has a command portion to identify a selected command to be performed by a selected memory device. 각 메모리 명령은 또한 적절한 다른 부분을 포함할 수도 있다. Each memory instruction may also include appropriate other portions. 메모리 장치, 예컨대 제1 장치(30-0)가 메모리 명령을 수신하고 난 다음에, 이 장치의 장치 동작 회로(23)는 메모리 명령의 제1 부분에 응답하여 메모리 명령이 이 장치(즉, 제1 장치(30-0))에 어드레싱될 것인지를 판정한다. A memory device, for example, the first device (30-0) is the following: receiving a memory command and I, the device operating circuit 23 of the memory unit, the command unit (that is in response to a first portion of a memory command, the It determines whether to be addressed to the first device (30-0)). 장치 동작 회로(23)는 제1 부분에 의해 표시되는 장치 어드레스가 제1 장치(30-0)의 장치 어드레스에 매치하는지를 판정한다. Device operation circuit 23 judges whether the device address indicated by the first portion matches the device address of the first device (30-0). 두 장치 어드레스 사이에 매치가 있다면, 장치(30-0)의 장치 동작 회로(23)는 이 명령 부분에 의해 표시되는 선택된 명령을 수행할 것이다. If a match between the two device addresses, device operating circuit 23 of the device (30-0) will perform the selected command represented by the command portion. 그렇지 않다면, 장치 동작 회로(23)는 메모리 명령을 출력 인터페이스(22)를 통해 다음의 장치(예컨대, 제2 장치(30-1))에 보낸다. If not, the device operating circuit 23 via the output interface 22, the memory device of the next instruction (e.g., a second device 30-1) and sends it to.

일부 구현예에서, 컨트롤러(10)의 컨트롤러 동작 회로(13)는, 인터페이스(14)를 통해 수신된 요구에 응답하여, 메모리 명령을 출력 인터페이스(11)를 통해 전송하도록 동작할 수 있고, 또한 입력 인터페이스(12)를 통해 수신된 메모리 응답을 사용하여 이 요구에 응답하도록 동작할 수 있다. In some embodiments, the controller operates the circuit 13 in the controller 10, in response to a request received via the interface 14, it is possible to operate the memory commands to be sent via the output interface 11, and input It is operable to respond to the request using the response received via the memory interface 12. 인터페이스(14)는, 메모리 시스템(40)을 사용하는 다른 장치나 시스템(미도시)에 대한 임의의 적절한 인터페이스일 수 있다. Interface 14, may be any suitable interface to another device or system (not shown) that uses the memory system 40.

메모리 명령에 대한 많은 가능성이 있다. There are many possibilities for the memory command. 이들 가능성은 판독 동작, 기록 동작, 소거 동작, 판독 상태 동작, 판독 DA 동작, 기록 구성 레지스터 동작, 기록 어드레스 동작 및 리셋 동작 중 하나 이상을 포함할 수도 있다. These possibilities may be of a read operation, a write operation, the erase operation, a read status operation, DA read operation, a write configuration register operation, the write address operation and a reset operation including at least one. 다른 메모리 명령이 있을 수도 있다. There may be other memory commands.

컨트롤러(10)가 메모리 명령을 전송하는 방식은, 장치 어드레스가 할당되는 방식에 따라 다를 수도 있다. Manner in which the controller 10 sends a memory command, it may be different depending on how the device address assignment. 장치 어드레스를 할당하기 위한 예시적인 구현예를 아래에 제공할 것이다. It will provide an exemplary implementation for assigning a device address to the following.

다음의 상세한 설명 및 도면에서, 신호 및 접속에 대해 일부 참조 부호가 사용된다. Some reference numerals are used for the following of the description and drawings, and signal connection. 예컨대, "SCLK"는 메모리 장치의 클록 신호 및 클록 입력 접속을 나타내고, "SIP"는 직렬 입력 포트 신호 및 직렬 입력 포트 접속을 나타내고, "SOP"는 직렬 출력 포트 신호 및 직렬 출력 포트 접속을 나타내고, "IPE"는 입력 포트 인에이블 신호 및 입력 포트 인에이블 접속을 나타내고, "OPE"는 출력 포트 인에이블 신호 및 출력 포트 인에이블 접속을 나타내고, "CS#"는 칩 선택 신호 및 칩 선택 입력 접속 또는 포트를 나타내며, "RST#"는 리셋 신호 및 리셋 입력 접속 또는 포트를 나타낸다. For example, "SCLK" denotes a clock signal and a clock input connected to the memory device, "SIP" denotes a serial input port signal and the serial input port connection, "SOP" denotes a serial output port signal and a serial output port connected to, "IPE" represents an input port enable signal and the input port the enable connection, "OPE" denotes an output port enable signal and the output port enabling connection, "CS #" is a chip select signal and a chip enable input connected to or represents a port, "RST #" indicates a reset signal and a reset input port or connection. 또한, 동일하거나 대응하는 블록, 접속, 신호 및 회로에 대해서는 동일한 참조 부호가 사용된다. In addition, the same reference numerals are used for identical or corresponding block, connected, and the signal circuit.

도 3a, 도 3b, 도 3c, 도 3d, 도 3e 및 도 3f는 본 발명의 실시예에 따른 특정 예의 메모리 시스템을 도시한다. Figure 3a, Figure 3b, Figure 3c, Figure 3d, Fig 3e and 3f illustrate a specific embodiment of memory system according to an embodiment of the present invention. 이들 도면은 매우 특정된 것이며, 단지 예시적인 용도를 위해 제공되는 것임을 이해해야 할 것이다. These drawings are highly specific, it is to be understood that only provided for illustrative purposes.

도 3a는 일례의 메모리 시스템의 일반적인 구성을 도시한다. Figure 3a shows a general configuration of an example of a memory system. 메모리 시스템(41)은 메모리 컨트롤러(50) 및 복수(n+1)의 메모리 장치를 포함하며, n은 정수이다. The memory system 41 includes a memory unit of the memory controller 50 and a plurality (n + 1), n ​​is an integer. 이 특정한 예에서, 메모리 컨트롤러(50) 및 메모리 장치는 직렬 링크와 접속된다. In this particular example, the memory controller 50 and the memory device is connected to the serial link. 이 직렬 상호접속 구성은 제1 장치(80)("장치-0"), 제2 장치(81)("장치-1"), 제3 장치(82)("장치-2"),..., 및 제(n+1) 장치(83)("장치-n")를 포함한다. The serial interconnection configuration, the first device 80 ( "device -0"), the second device 81 ( "device-1"), the third device 82 ( "device 2"). ., and a second (n + 1) device 83 ( "device -n").

도 3a를 참조하면, 메모리 컨트롤러(50)는 리셋 포트(51), 칩 선택 포트(52), 및 메모리 장치(80, 81, 82,..., 및 83)의 각각에 접속된 직렬 클록 포트(53)를 갖는다. Referring to Figure 3a, the memory controller 50 is a clock serial port connected to each of the reset port 51, a chip select port 52, and a memory device (80, 81, 82, ..., and 83) It has a 53. 따라서, 메모리 장치(80, 81, 82,..., 및 83)의 각각은 리셋 포트(61), 칩 선택 포트(62), 및 직렬 클록 포트(63)를 갖는다. Thus, each of the memory devices (80, 81, 82, ..., and 83) has a reset port 61, a chip select port 62, and the serial clock port (63). 메모리 컨트롤러(50)는 직렬 출력(54), 입력 인에이블(55), 및 제1 메모리 장치(80)에 접속된 출력 인에이블(56)을 포함하는 출력 인터페이스를 갖는다. The memory controller 50 has an output interface comprising a serial output (54), the enable input 55, and a first output enable 56 is connected to the memory device 80. 따라서 제1 메모리 장치(80)는 직렬 입력(64), 입력 인에이블(65), 및 출력 인에이블(66)을 포함하는 입력 인터페이스를 갖는다. Therefore, the first memory device 80 has an input interface comprising a serial input 64, an enable input 65, and output enable 66. 제1 메모리 장치(80)는 또한 직렬 출력(67), 입력 인에이블 에코(68) 및 출력 인에이블 에코(69)를 포함하는 출력 인터페이스를 갖는다. The first memory device 80 also has an output interface comprising a serial output 67, input enable echo 68 and output enable echo 69. 다른 메모리 장치(81, 82 및 83)의 각각은 대응하는 입력 인터페이스(64, 65, 66) 및 출력 인터페이스(67, 68, 69)를 가지므로, 메모리 장치(80, 81, 82,..., 및 83)는 직렬 링크를 통해 상호접속된다. Other memory devices (81, 82 and 83) of each of the branches, so the corresponding input interfaces (64, 65, 66) and an output interface (67, 68, 69), the memory device (80, 81, 82, ... , and 83) are interconnected via a serial link. 메모리 컨트롤러(50)는, 최종 메모리 장치(83)의 출력 인터페이스(67, 68 및 69)와 접속하기 위해 직렬 입력(57), 입력 인에이블 에코(58) 및 출력 인에이블 에코(59)를 포함하는 입력 인터페이스를 갖는다. The memory controller 50, a serial input 57, input enable echo 58 and output enable echo (59) for connection to the output interface (67, 68 and 69) of the last memory device 83 It has an output interface.

메모리 컨트롤러(50)는 도 2b에 도시한 메모리 컨트롤러의 소자와 유사한 소자(미도시)를 갖지만, 이들 소자는 간소화시키기 위해 도시하지 않는다. The memory controller 50 is gatjiman an element (not shown) similar to the device of the memory controller shown in Figure 2b, these devices are not shown in order to simplify.

메모리 장치(80, 81, 82,..., 및 83)는 각각, 메모리(80A, 81A, 82A,..., 및 83A)와 같은 메모리-유형 특정 소자를 갖는다. A memory device (80, 81, 82, ..., and 83) includes a memory, such as, respectively, a memory (80A, 81A, 82A, ..., and 83A), - it has a certain type of element. 예시한 예에서, 그러나 이들의 장치 유형은 특정하지 않는다. In the illustrated example, however, these types of devices are not specified. 메모리 장치(80, 81, 82,..., 및 83)의 각각은 그 인터페이스와 그 메모리 사이에 인터페이스 회로(미도시)를 갖는다. Each of the memory devices (80, 81, 82, ..., and 83) has an interface circuit (not shown) between the interface and the memory. 메모리 장치(80, 81, 82,..., 및 83)의 각각은 또한, 그 장치 유형의 식별을 유지하기 위한 레지스터(60)를 갖는다. Each of the memory devices (80, 81, 82, ..., and 83) also has a register 60 for holding an identification of the type of device. 다른 구현예에서, 메모리 장치(80, 81, 82,..., 및 83)의 각각은 그 장치 유형의 식별을 유지하기 위한 대안적인 회로를 갖는다. In other embodiments, each memory device (80, 81, 82, ..., and 83) has an alternative circuit for maintaining an identification of the type of device. 메모리 장치(80, 81, 82,..., 및 83)의 각각은 다른 소자를 가질 수도 있지만, 그들 소자는 간소화시키기 위해 도시하지 않는다. Each of the memory devices (80, 81, 82, ..., and 83), but may also have other devices, those devices are not shown in order to simplify.

동작 시에, 메모리 시스템(41)은, 도 2b를 참조하여 상술한 메모리 시스템(40)과 유사한 방식으로 동작한다. In operation, the memory system 41, operates in a manner similar to the memory system 40 with reference to Figure 2b and described above. 그러나 예시용으로, 메모리 시스템(41)의 동작의 다른 예시적인 상세한 내용은 추가 도면을 참조하여 이후에 제공한다. However, other exemplary details of the operation of for example, memory system 41 will be presented later with reference to additional drawings.

도 3b는 제1 특정 예의 메모리 시스템(42)을 도시한다. Figure 3b shows a first specific example memory system 42. 메모리 시스템(42)은 도 3b에 도시한 메모리 시스템(41)과 유사하다. Memory system 42 is similar to the memory system 41 shown in Figure 3b. 메모리 시스템(42)은, 도 3b의 예와 동일한 메모리 코어(84A, 85A, 86A, 87A)를 갖는 (n+1)개의 메모리 장치(84, 85, 86,..., 및 87)를 포함한다. The memory system 42 includes, with the same memory core (84A, 85A, 86A, 87A) in the example of Figure 3b (n + 1) of memory devices (84, 85, 86, ..., and 87) do. 도 3b에 도시한 특정한 예에서, 각각, 제1 메모리 장치(84)는 NOR 플래시 메모리 코어(84A)를 가지며, 제2, 제3,..., 및 제(n+1) 메모리 장치(85, 86,..., 및 87)는 NAND 플래시 메모리 코어(85A, 86A,..., 및 87A)를 갖는다. In the specific example shown in Figure 3b, respectively, the first memory device 84 has a NOR flash memory core (84A), the second, third, ..., and (n + 1) memory device (85 , 86, ..., and 87) has a NAND flash memory core (85A, 86A, ..., and 87A). 도 3c의 예는, 유형-방식의 어드레싱 스킴, 즉 앞서 소개한 제1 어드레싱 스킴이 사용된다는 점에서 도 3b의 예와 다르다. The example of Fig. 3c, the type-method of addressing scheme, that is different from the example of Figure 3b, in that the first addressing scheme introduced previously used. 하나의 NOR 장치와 'n'개의 NAND 장치가 있다고 가정할 때, 유형 플러스 어드레스는 'NOR-0', 'NAND-0', 'NAND-1',..., 및 'NAND-(n-1)'로서 나타난다. Assuming that there is a NOR device and the 'n' of NAND device, plus the address type is' NOR-0 ',' NAND-0 ',' NAND-1 ', ..., and' NAND- (n- as 1) "it is displayed.

앞서 논급한 바와 같이, 메모리 장치(84, 85, 86,..., 및 87)는 임의의 적절한 장치 유형일 수도 있다. As previously nongeup, the memory device (84, 85, 86, ..., and 87) may be of type any suitable device. 이 점을 예시하기 위해, 변경되거나 혼합된 장치 유형을 가진 다른 예시적인 메모리 시스템을 도 3d, 도 3e 및 도 3e를 참조하여 제공한다. To illustrate this point, the modified or provided to another exemplary memory system with a mixing device, type, see Fig. 3d, Fig. 3e and 3e.

도 3c는 제2 특정 예의 메모리 시스템(43)을 도시한다. Figure 3c illustrates a second specific example memory system 43. 메모리 시스템(43)은, 메모리 시스템(43)이 다른 메모리 장치를 갖는 점을 제외하고는, 도 3c에 도시된 메모리 시스템(42)과 동일하다. A memory system 43, and is the same as the memory system 42 shown in Figure 3c, except that the memory system (43) having a different memory device. 도 3c에 도시한 특정 예에서, 메모리 시스템(43)은 혼합된 메모리 코어(88A, 89A, 90A,..., 및 91A)를 각각 갖는 복수(n+1)의 메모리 장치(88, 89, 90,..., 및 91)를 포함한다. In one particular example shown in Figure 3c, the system memory 43 is a memory device of the memory core mixture (88A, 89A, 90A, ..., and 91A), a plurality (n + 1) each having (88, 89, 90, a, ..., and 91). 제1 메모리 장치(88)는 SRAM 메모리 코어(88A)를 가지며, 제2 메모리 장치(89)는 NOR 플래시 메모리 코어(89A)를 갖는다. The first memory device 88 has an SRAM memory core (88A), a second memory device (89) has a NOR flash memory core (89A). 제3,.., 및 제(n+1) 메모리 장치(91)는 각각 NAND 플래시 메모리 코어(90A,..., 및 91A)를 갖는다. Third, ..., and has a first (n + 1) memory device 91, each NAND flash memory core (90A, ..., and 91A). 메모리 장치는 유형-방식의 어드레싱 스킴을 사용하여 어드레싱된다. The memory device type - is addressed using the addressing scheme of the method. 하나의 SRAM 장치와, 하나의 NOR 장치 및 '(n-1)'개의 NAND 장치가 있다고 가정할 때, 유형 플러스 어드레스는 'SRAM-0', 'NOR-0', 'NAND-0',.... 및 'NAND-(n-2)'로 나타난다. One SRAM device, and one NOR device and a '(n-1)', assuming that there is a device of NAND type, plus the address is 'SRAM-0', 'NOR-0', 'NAND-0' ,. ..., and it represented by 'NAND- (n-2)'.

도 3d는 복수(n+1)의 메모리 장치를 포함하는 제3 특정 예의 메모리 시스템(44)을 도시한다. Figure 3d shows a third specific example memory system 44 that includes a memory device of a plurality (n + 1). 도 3d를 참조하면, 메모리 시스템(44)은, 메모리 시스템(44)이 상이한 메모리 장치(92, 93,..., 94 및 95)를 갖는 점을 제외하고, 도 3c에 도시한 메모리 시스템(42)과 동일하다. Referring to Figure 3d, the memory system 44, except that it has a memory system 44, the different memory devices (92, 93, ..., 94 and 95), and a memory system shown in Figure 3c ( 42) it is the same as. 도 3e에 도시한 특정 예에서, 메모리 장치(92, 93,..., 94 및 95)의 메모리 코어(92A, 93A, 94A,..., 및 95A)는 혼합된다. In one particular example shown in Figure 3e, the memory device (92, 93, ..., 94 and 95), the memory core (92A, 93A, 94A, ..., and 95A) of is mixed. 예시된 예에서, 제1, 제2, 제3,..., 및 제 n 메모리 장치(92, 93,..., 및 94)는 NAND 플래시 메모리 코어(92A, 93A,..., 및 94A)를 각각 갖는다. In the illustrated example, the first, second, third, ..., and the n-th memory device (92, 93, ..., and 94) is a NAND flash memory core (92A, 93A, ..., and 94A has a), respectively. 최종(제(n+1)) 메모리 장치(95)는 NOR 플래시 메모리 코어(95A)를 갖는다. End (the (n + 1)) memory device 95 has a NOR flash memory core (95A). 메모리 장치는 유형-방식의 어드레싱 스킴을 사용하여 어드레싱된다. The memory device type - is addressed using the addressing scheme of the method. 'n'개의 NAND 장치와 하나의 NOR 장치가 있는 것으로 가정할 때, 유형 플러스 어드레스는 'NAND-0', 'NAND-1',...,'NAND-(n-1)', 및 'NOR-0'으로 나타난다. 'N' of NAND device and the one at the time assumed to be in the NOR device, plus the address type is' NAND-0 ',' NAND-1 ', ...,' NAND- (n-1) ', and' It appears as a NOR-0 '. 메모리 컨트롤러(50)는 도 3b와 도 3d의 예 사이의 물리적인 레이아웃에서의 차이점을 인식하지 못할 것임을 주목해야 한다. The memory controller 50 is to be noted that not being aware of the differences in the physical layout between the diagram of Example 3d and Figure 3b.

도 3e는 제4 특정 예의 메모리 시스템(45)을 도시한다. Figure 3e is a fourth illustrating a specific embodiment of memory system 45. 메모리 시스템(45)은, 메모리 시스템(45)이 상이한 메모리 장치(96, 97, 98,..., 및 99)를 갖는 점을 제외하고는 도 3c에 도시한 메모리 시스템(42)과 동일하다. The memory system 45, and is the same as the memory system 42 shown in Figure 3c, except that the system has a memory 45 is different from the memory device (96, 97, 98, ..., and 99) . 도 3e에 도시한 특정 예에서, 메모리 장치(96, 97, 98,..., 및 99)의 메모리 코어(96A, 97A, 98A,..., 및 99A)는 혼합된다. In one particular example shown in Figure 3e, the memory device the memory core (96A, 97A, 98A, ..., and 99A) of the (96, 97, 98, ..., and 99) are mixed. 예시된 예에서, 제1 메모리 장치(96)는 NAND 플래시 메모리 코어(96A)를 갖는다. In the example illustrated, the first memory unit 96 has a NAND flash memory core (96A). 제2 메모리 장치(97)는 NOR 플래시 메모리 코어(97A)를 갖는다. A second memory device (97) has a NOR flash memory core (97A). 제3,..., 및 최종(제(n+1)) 메모리 장치(98,..., 및 99)는 각각 NAND 플래시 메모리 코어(98A,..., 및 99A)를 갖는다. Third, ..., and has an end (the (n + 1)) memory device (98, ..., and 99) are each NAND flash memory core (98A, ..., and 99A). 메모리 장치는 유형-방식의 어드레싱 스킴을 사용하여 어드레싱된다. The memory device type - is addressed using the addressing scheme of the method. 'n'개의 NAND 장치와 하나의 NOR 장치가 있다고 가정할 때, 유형 플러스 어드레스는 'NAND-0', 'NOR-0', 'NAND-1',..., 및 'NAND-(n-1)'로서 나타난다. Assuming that 'n' of NAND device and the NOR device, one type plus the address is' NAND-0 ',' NOR-0 ',' NAND-1 ', ..., and' NAND- (n- as 1) "it is displayed. 메모리 컨트롤러(50)는 도 3b 내지 도 3e의 예 사이의 물리적인 레이아웃의 차이점을 인식하지 못할 것임을 주목해야 한다. The memory controller 50 is to be noted that not being aware of the physical differences between the layout of FIG. 3b to FIG. 3e example.

메모리 컨트롤러(50)가 적어도 NOR 플래시 장치, NAND 플래시 장치 및 SRAM 장치와 상호 작용할 수 있다고 가정한다면, 도 3b 내지 도 3e의 네 개의 예가 동일한 회로 레이아웃, 동일한 메모리 컨트롤러(50), 및 메모리 장치용의 '로트(lots)'나 '소켓(sockets)'으로 구현될 수 있음을 알 수 있을 것이다. At least the memory controller (50) for a NOR flash device, NAND flash device and an SRAM device with each other, if you assume that act, 3b to four cases the same memory controller 50 is the same circuit layout, as shown in FIG. 3e, and a memory device it will be appreciated that "lots (lots) 'can be implemented or" sockets (sockets)'. 그러면, 지원되는 장치 유형을 가진 임의의 배치가 '로트'나 '소켓'으로 설치될 수 있으며, 도 3b, 도 3c, 도 3d 및 도 3e는 이것의 각각의 예이다. This, and any arrangement with a supported device type can be installed as a "lot" or "socket", Figure 3b, Figure 3c, Figure 3d and Figure 3e is an example of this, respectively.

도 3a ∼ 도 3e에 예시한 각각의 예에서, 리셋, 칩 선택 및 직렬 클록 신호를 멀티-드롭 방식으로 제공한다. In Figure 3a ~ each example illustrated in Figure 3e, a reset, a chip select signal and a serial clock multi-service to drop. 도 3f에 도시된 바와 같은 다른 구현예에서, 직렬 클록은, 출력 에코 클록 신호, 'SCLK_0'의 추가에 의해 포인트-투-포인트 링 유형 스킴(point-to-point ring type scheme)으로 접속된다. In a further embodiment as shown in Figure 3f, the serial clock, the output echo clock signal, point by the addition of 'SCLK_0' - is connected to the point-ring type schemes (point-to-point ring type scheme) - pitcher. SCLK는 메모리 컨트롤러(50A)와 메모리 장치(180, 181, 182,..., 및 183)를 동기화시키는 시스템 클록이다. SCLK is a system clock for synchronizing the memory controller (50A) and a memory device (180, 181, 182, ..., and 183). 각 메모리 장치로부터 출력된 에코 클록 신호는 그 다음 메모리 장치의 클록 입력(SCLK)에 공급된다. The echo clock signals output from each memory device is supplied to the clock input (SCLK) of the next memory device. 메모리 컨트롤러(50A)와 메모리 장치(180, 181, 182,..., 및 183)는 마스터 장치와 슬레이브 장치로서 각각 동작한다. A memory controller (50A) and a memory device (180, 181, 182, ..., and 183) are each operated as a master device and a slave device. (n+1)개의 메모리 장치가 있다고 가정할 때, 할당된 어드레스는 '장치-0', '장치-1',..., 및 '장치-n'으로 나타난다. Assuming that the (n + 1) of memory devices, the assigned address is represented by a "device -0", "device 1 ', ..., and the' DEVICE -n '.

제시한 예에서, 클록킹은 SDR(Single Data Rate)을 기초로 하지만, 그러나 다른 적절한 클록킹 스킴을 생각해 볼 수도 있음을 이해해야 한다. In the present example, clocking is to be understood that based on the (Single Data Rate) SDR, but but may also consider the other appropriate clocking scheme. 다른 적절한 클록킹 스킴은 예컨대 DDR(Double Data Rate), QDR(Quad Data Rate), 상승 에지 SDR 또는 하강 에지 SDR을 포함할 수도 있다. Other suitable clocking scheme may include, for example, DDR (Double Data Rate), (Quad Data Rate) QDR, the rising edge or falling edge SDR SDR. 생각해 볼 수도 있는 다른 적절한 클록킹 스킴이 있을 수도 있다. There may be other appropriate clocking scheme that may consider.

도 3g는 메모리 장치의 일례의 SDR 동작에 대한 상대적인 타이밍 시퀀스를 도시한다. Figure 3g shows the relative timing sequence of an example of SDR operation of the memory device. 도 3g는 하나의 포트에서의 동작을 도시한다. Figure 3g shows the operation of the one port. 도 3a 및 도 3g를 참조하면, 예시된 동작은, 장치(80, 81, 82,..., 및 83)에 전송된 정보가 장치의 직렬 클록 포트(63)에 공급된 클록 신호(SCLK)와 서로 다른 시간에 캡처될 수 있다는 것이다. If Figures 3a and with reference to FIG. 3g, the illustrated operation is a clock signal (SCLK), the transmitted information is supplied to the serial clock port 63 of the device to the device (80, 81, 82, ..., and 83) and another that it will be captured at different times. SDR 구현의 일례에서, 장치 중 하나에 이 장치의 직렬 입력(64)에서 공급된 정보는 클록 신호(SCLR)의 상승 에지에서 캡처될 수 있다. In one example of SDR implementation, the information supplied from the serial input 64 of the device in one of the devices may be captured at the rising edge of the clock signal (SCLR). SDR 동작에서, 칩 선택 신호는 일반적으로 동시에 모든 장치를 인에이블시키도록 접속되어, 제1 장치의 입력 데이터는 직렬 상호접속 구성을 통해 전송될 수 있게 된다. In SDR operation, the chip select signal is generally connected to the same time as to enable all of the devices, the input data of the first device is able to be transmitted over a serial interconnection configuration. 대안적으로, SDR 동작에서, SIP 접속에서 장치에 공급된 정보는 클록 신호(SCLK)의 하강 에지에서 캡처될 수도 있다. Alternatively, in SDR operation, from the SIP access information supplied to the apparatus it may be captured on the falling edge of the clock signal (SCLK).

도 3h는 메모리 장치의 일례의 DDR 동작에 대한 상대적인 타이밍 시퀀스를 도시한다. Figure 3h shows the relative timing sequence for the operation of an example of a DDR memory device. 도 3h는 한 포트에서의 동작을 도시한다. Fig 3h illustrates the operations in the port. DDR 동작에서, 클록 신호(SCLK)의 상승 및 하강 에지의 양자가 직렬 입력(64)에 공급된 정보를 캡처하는 데 사용될 수 있다. In DDR operation, it is both the rising and falling edges of the clock signal (SCLK) may be used to capture the information supplied to the serial input (64).

도 4a는 도 3a ∼ 도 3e에 도시한 메모리 장치로서 사용되는 일례의 메모리 장치 블록을 도시한다. Figure 4a illustrates a block diagram of an example memory device is used as a memory device shown in Fig. 3a ~ 3e FIG. 도 4a를 참조하면, 메모리 장치(140A)는 메모리 장치 중 어느 하나를 나타내며, 장치 컨트롤러/프로세서(142A), 장치 유형 매치 판정자(143), 메모리(144), 장치 유형 레지스터(146), 어드레스 매치 판정자(147), 장치 어드레스 레지스터(148) 및 어드레스 증분 연산자(149)를 포함한다. Referring to Figure 4a, the memory device (140A) indicates one of a memory device, a controller / processor (142A), the device type matches umpire 143, memory 144, device type register 146, the address match includes an umpire (147), device address register 148 and the address increment operator (149). 장치 컨트롤러/프로세서(142A)는 메모리 장치(140A)의 동작을 제어한다. Controller / processor (142A) controls the operation of the memory device (140A). 메모리(144)는 예컨대, NAND 플래시 메모리, NOR 플래시 메모리, SDRAM, DRAM과 같은 임의의 유형의 메모리를 포함한다. Memory 144 is, for example, a NAND flash memory, NOR flash memory, SDRAM, any type of memory, such as DRAM. 장치 유형 레지스터(146)는 도 3a ∼ 도 3e에 도시한 바와 같이 그 장치 유형의 식별을 유지하기 위한 레지스터(60)를 포함한다. The device type register 146 comprises a register 60 for holding an identification of the type of device as shown in Fig. 3a ~ 3e FIG. 장치 어드레스 레지스터(148)는 이 메모리 장치(140A)의 장치 컨트롤러/프로세서(142A)에 의해 할당된 장치 어드레스(DA)를 홀딩한다. Device address register 148 holds the device address (DA) is assigned by the controller / processor (142A) of the memory device (140A). 장치 유형 레지스터(146)의 상세한 내용은 도 5a에 도시한다. Details of the device type register 146 is shown in Figure 5a. 장치 유형 매치 판정자(143) 및 어드레스 매치 판정자(147)는 장치 컨트롤러/프로세서(142A)에 의한 제어 하에서 관련 매치 판정 기능들을 실행한다. Device type matches umpire 143 and address match umpire 147 executes the functions associated match determination under control by the controller / processor (142A). 어드레스 증분 연산자(149)는 장치 어드레스 증분 기능(즉, "DA+1")을 실행한다. Address increment operator 149 executes the device address increment function (that is, "DA + 1").

장치(140A)는 리셋 포트("RST#"), 칩 선택 포트("CS#") 및 메모리 컨트롤러(예컨대 도 3a에 도시된 바와 같은 메모리 컨트롤러(50))에 접속된 직렬 클록 포트("SCLK")를 갖는다. Apparatus (140A) is a serial clock port ( "SCLK connected to a reset port (" RST # "), chip select ports (" CS # ") and a memory controller (e.g., a memory controller (50 as shown in Fig. 3a)) It has a "). 장치 컨트롤러/프로세서(142A)는 이전의 메모리 장치나 메모리 컨트롤러에 접속되는 메모리 장치의 직렬 입력("SIP"), 입력 인에이블("IPE") 및 출력 인에이블("OPE")에 접속된다. Controller / processor (142A) is connected to the transfer of the memory device the serial input of memory device connected to a or the memory controller ( "SIP"), input enable ( "IPE") and output enable ( "OPE"). 또한, 장치 컨트롤러/프로세서(142A)는 다음의 메모리 장치에 접속되는 메모리 장치의 직렬 출력("SOP"), 입력 인에이블 에코("IPEQ") 및 출력 인에이블 에코("OPEQ")에 접속된다. Further, the controller / processor (142A) is connected to the serial output ( "SOP"), input enable echo ( "IPEQ") and output enable echo ( "OPEQ") of the memory device connected to a following memory device . 메모리(144)는 플래시 메모리 코어에 상당한다. Memory 144 corresponds to the flash memory core. 장치 유형 레지스터(146)는 그 장치 유형의 식별을 유지하기 위한 유형 레지스터(60)에 상당한다. Device type register 146 corresponds to the type register (60) for maintaining an identification of the type of device.

메모리 컨트롤러에 의해 발행된 메모리 명령의 포맷의 일례는 다음과 같다: An example of the format of the memory command issued by the memory controller are as follows:

메모리 명령(1) Memory command (1)

Figure 112012087291295-pat00001

TYPE은 특정한 메모리 장치 유형의 식별을 위한 장치 유형이다. TYPE is the type of device for the identification of a particular memory device type. TDA는 특정한 메모리 장치의 어드레스의 식별을 위한 타깃 장치 어드레스이다. TDA is a target device address for identifying the address of a specific memory device. CMD는 타깃 메모리 장치에 의해 수행될 동작 명령이다. CMD is the command operation to be performed by the target memory device. DATA는 메모리 장치에 대한 프로세스나 제어에 관한 정보(숫자나 값)를 포함한다. DATA includes information (or value) of the process or control of the memory device. 여러 동작 명령 CMD의 예를 표 1에 도시한다. It shows an example of various operation commands CMD are shown in Table 1.

[표 1] TABLE 1

Figure 112012087291295-pat00002

다시, 도 4a를 참조하면, 장치 컨트롤러/프로세서(142A)는, 직렬 입력(SI)에 포함된 장치 어드레스 및 장치 유형에 응답하여, 메모리 명령이 이 메모리 장치(140A)에 어드레싱되는지를 판정한다. Again, with reference to Figure 4a, the device to the controller / processor (142A) has a device address and a response to the device type included in the serial input (SI), judges that the memory commands addressed to the memory device (140A). 예컨대, 장치 유형 매치 판정자(143)는, 장치 컨트롤러/프로세서(142A)에 의한 제어 하에서, SI의 장치 유형('DTs')이 장치 유형 레지스터(146)에 홀딩되는 장치 유형('DTr')과 매치하는지를 판정한다. For example, the device type matches umpire 143, controller / processor under the control of (142A), SI of the device type ( 'DTs'), device type ( 'DTr'), held in the apparatus type register 146, and it is determined whether match. 이들 사이가 매치인 경우에, 장치 유형 매치 판정자(143)는 유형 매치 표시(143M)를 장치 컨트롤러/프로세서(142A)에 제공한다. In the case of a match between them, the device type matches umpire 143 provides a match type display (143M) to the controller / processor (142A). 그 후, 어드레스 매치 판정자(147)는, 장치 컨트롤러/프로세서(142A)의 제어 하에서, SI에 포함된 장치 어드레스('DAs')가 장치 어드레스 레지스터(148)에 홀딩되는 장치 어드레스('DAr')에 매치하는지를 판정한다. Then, the address match umpire 147, device under control of the controller / processor (142A), SI device address ( 'DAs') and the device address ( 'DAr') which is held on the device address register 148 is contained in in it it is determined whether match. 이들 사이가 매치인 경우에, 어드레스 매치 판정기(147)는 어드레스 매치 표시(147M)를 장치 컨트롤러/프로세서(142A)에 제공한다. If a match between them, the address match judgment section 147 provides an address match display (147M) to the controller / processor (142A).

도 2c에 도시한 바와 같은 초기화 단계(35)의 동작에서, 유형 매치 표시(143M)와 어드레스 매치 표시(147M)에 응답하여, 장치 컨트롤러/프로세서(142A)는 SI에 포함된 장치 어드레스(DA)를 어드레스 증분 연산자(149)에 제공하여, "+1"의 계산을 실행한다. In operation of the initialization step 35, as shown in Figure 2c, in response to the type of match display (143M), and the address match display (147M), controller / processor (142A) has a device address (DA) contained in the SI provides an address increment operator 149 and executes the calculation of "+1". 그에 따라, 계산된, 즉 증분된 어드레스(DA+1)가 장치 컨트롤러/프로세서(142A)에 출력된다. Thus, the calculated, i.e., increment the address (DA + 1) it is output to the controller / processor (142A). 증분된 장치 어드레스는 SOP를 통해 다음의 장치에 공급된다. The incremented address is supplied to the device and then the device through a SOP. 유형 매치 표시(143M)나 어드레스 매치 표시(147M) 중 어느 것도 제공되지 않는 경우에, 장치 컨트롤러/프로세서(142A)는 명령을 SOP를 통해 다음의 장치에 보낸다. In the case of the match type display (143M) and address match display (147M) that are not provided neither, controller / processor (142A) through the command and sends the next SOP in the device.

도 2c에 도시한 바와 같은 데이터 액세스 단계(36)의 정상 동작에서, 유형 매치 표시(143M) 및 어드레스 매치 표시(147M)에 응답하여, 장치 컨트롤러/프로세서(142A)는 SI에 포함되는 수신된 명령을 수행한다. In normal operation of the data access step 36, as shown in Figure 2c, in response to the type of match display (143M), and the address match display (147M), controller / processor (142A) is the received command included in the SI to be carried out. 유형 매치 표시(143M)나 어드레스 매치 표시(147M) 중 어느 것도 제공되지 않는 경우에, 장치 컨트롤러/프로세서(142A)는 명령을 SOP를 통해 다음의 장치에 보낸다. In the case of the match type display (143M) and address match display (147M) that are not provided neither, controller / processor (142A) through the command and sends the next SOP in the device.

도 4b는 도 3f에 도시한 메모리 장치로서 사용되는 일례의 메모리 장치를 도시한다. Figure 4b illustrates an example of a memory device used as a memory device shown in Figure 3f. 도 4b에 도시한 메모리 장치(140B)는 도 3f에 도시한 메모리 장치 중 어느 하나를 나타낸다. A memory device (140B) shown in Figure 4b represents any one of the memory device shown in Figure 3f. 메모리 장치(140B)는 도 4a에 도시한 메모리 장치(140A)와 유사하다. A memory device (140B) is similar to the memory device (140A) as shown in Figure 4a. 메모리 장치(140B)의 장치 컨트롤러/프로세서(142B)는 자신에게 공급된 입력 클록과 동기화된 출력 클록을 출력하기 위한 클록 싱크로나이저(191)를 포함한다. Controller / processor of the memory device (140B), (142B) comprises a clock synchronizer (191) for outputting an input clock synchronized with the output clock supplied to it. 클록 싱크로나이저(191)는, 이전의 메모리 장치로부터 입력된 클록 신호(SCLK)의 출력 에코 클록 신호(SCLK_0)를 제공하는 위상 동기 루프(PLL: phase-locked loop)나 지연 동기 루프(DLL: delay-locked loop)를 포함할 수도 있다. Clock synchronizer 191, a phase locked to provide an output echo clock signal (SCLK_0) of the clock signal (SCLK) received from the previous memory device loop (PLL: phase-locked loop) or a delay lock loop (DLL: delay It may comprise a -locked loop). 장치(140B)의 다른 동작은 도 4a에 도시한 장치(140A)의 동작과 동일하다. Other operations of the apparatus (140B) is the same as the operation of the device (140A) as shown in Figure 4a.

도 3a ∼ 도 3f를 참조하여 앞서 제기한 예에서, 메모리 장치의 각각은 레지스터(예컨대, 장치 유형 레지스터(146))를 갖는다. In Figure 3a ~ For the previously filed with reference to Figure 3f, each memory device has a register (e. G., Device type register 146). 플래시 메모리(예컨대, NAND 플래시, NOR 플래시 메모리)는, 예컨대, 제조업자 코드, 메모리 밀도, 페이지 크기, 블록 크기, 뱅크의 수, I/O 구성, 또는 임의의 중요한 AC/DC 특징과 같은 유용한 정보를 식별하기 위해, 플래시 셀 코어 어레이의 여분의 섹션을 사용하는, 장치 내부에 공장에서 프로그래밍된 레지스터를 포함한다. A flash memory (e.g., NAND flash, NOR flash memory), for example, a manufacturer code, the memory density, page size, block size, number of banks, I / O configurations, or useful information, such as any significant AC / DC characteristics to identify, and to, the apparatus using the extra section of the flash cell array core comprises a factory-programmed register. 그러나 앞서 논급한 바와 같이, 일부 구현예에서, 레지스터는 장치 유형의 식별을 유지하기 위해 사용된다. However, as previously nongeup, in some embodiments, the register is used to keep the identity of the device type. 레지스터가 장치 유형을 표시하는 많은 방식이 있다. There are many ways to register displays the device type. 일례를 도 5a를 참조하여 아래에 제공한다. For example, see Figure 5a will be provided below.

도 5a를 참조하면, 일례의 레지스터 블록(120)은, 일종의 물리적인 하드 프로그램 가능한 레지스터 유닛인 유형-레지스터를 갖는다. Referring to Figure 5a, the register block 120 of the example is a kind of a physical hard programmable register unit of the type - has a register. 레지스터 블록(120)은 eFuse(전기적으로 프로그램 가능한 퓨즈) 어레이(121)와 eFuse 레벨 검출 로직 유닛(122)을 갖는다. A register block (120) has an eFuse (electrically programmable fuses) array 121 and the eFuse level detection logic unit 122. 예시된 예에서, eFuse 어레이(121)는 비트 7, 6, 5,..., 1 및 0의 8-비트 구성을 갖도록 도시되어 있다. In the illustrated example, eFuse array 121 is shown to have an 8-bit configuration of the bits 7, 6, 5, ..., 1, and 0. 이 특정 예에서는, 제1의 4 비트 7-4는 '0000'이고, 제2의 4비트 3-0은 '0111'이다. In this particular example, the fourth bit of 17-4 is "0000", 4 bits 3-0 of the second and the '0111'. 이것은 예컨대 '07h'(=00000111)를 나타낸다. This example shows the '07h' (= 00000111). 특정한 구현예에서, 이 구성은 PCRAM 메모리 유형을 표시한다. In certain embodiments, this configuration represents a PCRAM memory type. 서로 다른 구성은 서로 다른 장치 유형을 표시할 수도 있다. Different configurations can also be displayed by the different device types. 예시된 예에서, '닫힌' 및 '열린' 퓨즈는 각각 '0' 및 '1'을 표시한다. In the illustrated example, the "closed" and "open" fuse is shown for each '0' and '1'. 그러한 '0' 및 '1'로직은 eFuse 레벨 검출 로직 유닛(122)에 의해 검출되고, 검출된 비트 상태(비트 7-0)는 도 4a에 도시한 장치 컨트롤러/프로세서(142A)에 제공된다. Such a "0" and "1" logic level is detected by the eFuse detection logic unit 122, and the detected status bit (bits 7-0) is provided in a device controller / processor (142A) shown in Figure 4a. 대안적으로, 레지스터 블록(120)은 종래의 폴리 또는 금속 퓨즈, OTP(One Time Programmable memory), 또는 임의의 비휘발성 프로그램 가능한 소자를 가질 수도 있다. Alternatively, the register block 120 may have a conventional poly fuses or metal, (One Time Programmable memory), OTP, or any non-volatile programmable element.

도 5b는 각 장치 유형에 대한 일례의 인코딩 스킴의 테이블을 도시한다. Figure 5b shows a table of an example of an encoding scheme for each device type. 이 테이블에서, 'RFU'는 'Reserved for Future Usage'를 의미한다. In this table, 'RFU' means 'Reserved for Future Usage'. 도 5b를 참조하면, 테이블은 10개의 메모리 유형: NAND 플래시, NOR 플래시, DRAM, SRAM, PSRAM, DiNOR 플래시, FeRAM, PCRAM, 직렬 EEPROM, 및 MRAM의 각각에 대한 인코딩 스킴을 정의한다. Referring to Figure 5b, table 10 of memory types: defines an encoding scheme for each of the NAND flash, NOR flash, DRAM, SRAM, PSRAM, DiNOR FLASH, FeRAM, PCRAM, a serial EEPROM, and MRAM. 예컨대, SRAM 메모리 유형은 '03h'의 인코딩 스킴을 갖는다. For example, SRAM memory types have an encoding scheme of '03h'. NAND 플래시 유형은 '00h'로서 할당되는데 반해, NOR 플래시 유형은 '01h'로서 할당된다. Flash NAND type, whereas for assignment as '00h', NOR flash type is assigned as '01h'. 이 예에서, 비트 구조는 MSB(최상위 비트) 내지 LSB(최하위 비트)이다. In this example, the bit structure is the MSB (most significant bit) to LSB (least significant bit). 다른 구현예에서, 이것은 그 순서가 반전될 수 있어서, MSB 대신에 먼저 LSB에서 시작한다. In another embodiment, in which the order can be inverted, and instead of the MSB first, starting from the LSB. 일부 레지스터 구성은 장래의 사용(RFU)을 위해 예약된다. Some Configuration registers are reserved for future use (RFU) in the future.

도 2c에 도시한 초기화 단계(35)를 구현하는 많은 방식이 있다. There are many ways of implementing the initialization step 35 shown in Fig. 2c. 앞서 논급한 바와 같이, 각 메모리 장치는 메모리 유형을 갖는다. As previously nongeup, each memory device has a memory type. 유형-의존 어드레싱에 의해 장치 어드레스를 할당하는 방법을 도 6a를 참조하여 후술할 것이다. Type-a method for assigning a device address by the dependent addressing it will be described later with reference to FIG. 6a.

도 6a는 유형-의존 어드레싱에 의해 장치 어드레스를 할당하는 방법을 도시한다. Shows a method for assigning a device address by the dependent addressing - Figure 6a type. 이 프로세스는 단지 예시용으로만 매우 구체화되어 있음을 이해해야 한다. This process should be understood that it is only for a very concrete example. 이 방법은 복수의 메모리 장치가 직렬로 상호 접속된 임의의 메모리 시스템(예컨대, 도 3b에 도시한 메모리 시스템)에 적용될 수 있다. This method can be applied to any memory system (e.g., a memory system shown in Fig. 3b) a plurality of memory devices that are interconnected in series.

도 3b 및 도 6a를 참조하면, 파워 업 초기화(단계 6-1)가 있을 때, 메모리 컨트롤러(50)는 장치 유형 'm'의 메모리 장치에 대한 기록 장치 어드레스 동작을 실행한다(단계 6-2). If Figure 3b, and reference to Figure 6a, when the power-up initialization (step 6-1), the memory controller 50 executes the write operation to the memory device address of the device, device type 'm' (Step 6-2 ). 기록 장치 어드레스 동작은 '00h'의 타깃 장치 어드레스(TDA)를 가지며, 이는 모든 메모리 장치가 파워 업 동안에 초기에 '00h'로 설정된 장치 어드레스를 갖기 때문이다. Recording apparatus address operation has a target device address (TDA) in '00h', since the apparatus has the address that all the memory device is set to '00h' during the initial power-up. 기록 장치 어드레스 동작이 각 메모리 장치를 일주할 때, 그 타깃 장치 어드레스는 '00h'로 남게 되어, 각 메모리 장치는 기록 장치 어드레스 동작을 처리한다. When the recording apparatus address action to circumnavigate the respective memory devices, the target device address is left in '00h', each memory device processes the write address operation device. 기록 장치 어드레스 동작은 각각의 메모리 장치를 일주한다. Recording apparatus address operation circumnavigate the respective memory device. 장치 유형 'm'의 각 메모리 장치는 기록 장치 어드레스 동작에 의해 표시되는 장치 어드레스를 기초로 해서 그 장치의 장치 어드레스가 할당된다. Device type 'm' each memory device is assigned a device address of the device on the basis of a device address indicated by the address recording apparatus operation. 그 장치의 장치 어드레스가 할당된 각 메모리 장치는 기록 장치 어드레스 동작에 의해 표시되는 장치 어드레스를 다음의 메모리 장치에 보내기 전에 증분한다. Each memory device has a device address of the device allocation is incremented before sending the device address indicated by the address recording apparatus in the following operation of the memory device.

결국, 기록 장치 어드레스 동작은 메모리 컨트롤러(50)로 되돌아간다. After all, the write device address operation is returned to the memory controller 50. 기록 장치 어드레스 동작이 대기(단계 6-4)를 거쳐 신호 입력 인에이블 에코(IPEQ) 및 직렬 입력(SIP)(단계 6-3에서 YES)에 의해 표시되는 바와 같이 메모리 컨트롤러(50)에 되돌아 도달한다면, 메모리 컨트롤러(50)는, 장치 유형("m")의 메모리 장치의 넘버가 기록 장치 어드레스 동작에 의해 표시된 장치 어드레스("NA")와 동일하다고 판정할 것이며, 메모리 컨트롤러(50)는 'm'을 증분한다(단계 6-5). Recording address operation device reaches back to the memory controller 50 as indicated by the atmosphere (step 6-4) via the signal input enable echo (IPEQ) and the serial input (SIP) (YES at step 6-3) If the memory controller 50 has a device type ( "m") number that will be determined to be the same as the device address ( "NA") indicated by the recording apparatus an address operation for the memory device, the memory controller 50 ' It is incremented to m '(step 6-5). 그 이후, 메모리 컨트롤러(50)는 'm'의 값을 기초로 해서 다른 장치 유형이 있는지를 판정한다(단계 6-6). After that, the memory controller 50 judges whether the other device types, based on the value of 'm' (Step 6-6). 다른 장치 유형이 있다면(단계 6-6에서 YES), 동작은 단계 6-2로 되돌아갈 것이다. If you have any other type of device (from step 6-6 YES), the operation will return to step 6-2. 각 다른 장치 유형에 대해, 메모리 컨트롤러(50)는 단계 6-2 내지 6-5를 반복한다. For each different type of device, the memory controller 50 repeats the steps 6-2 to 6-5. 메모리 컨트롤러(50)는 장치 어드레스를 'm'에 대한 모든 가능한 값에 상당하는 모든 가능한 장치 유형의 메모리 장치에 할당하려고 시도한다. The memory controller 50 then attempts to allocate all possible device types in the memory device corresponding to the device address for all possible values ​​for the 'm'. 이것은, 메모리 컨트롤러(50)가 어떤 장치 유형이 메모리 시스템 내에 존재하는지를 미리 알지 못할 수 있기 때문에 실행된다. This is performed because the memory controller 50 be any type of device may not be aware of whether the pre-existing in the memory system. 더 이상의 다른 장치 유형이 없을 때(단계 6-6에서 NO), 프로세스는 종료한다(단계 6-7). The absence of more than one different type of device (NO at step 6-6), the process ends (step 6-7).

상술한 단계 6-2의 상세한 내용을 도 6b에 도시한다. The details of the above-described Step 6-2 is shown in Figure 6b. 도 3b, 도 4a, 도 6a 및 도 6b를 참조하여, 기록 장치 어드레스 동작을 수신한 장치는, 수신한 장치 유형 'm'이 장치 유형 레지스터(146)에 등록된 장치 유형에 매치하는지를 판정한다(단계 6-8). It determines Figure 3b, Figure 4a, Figure 6a, one with reference to Figure 6b, receives a recording apparatus address operation device, whether matched to the received device type 'm' is registered with the device type, the register 146, the device type ( step 6-8). 이것은 장치 컨트롤러/프로세서(142A) 및 장치 유형 매치 판정자(143)에 의해 실행된다. This is executed by the controller / processor (142A) and the device type matches umpire 143. 장치 유형 매치가 있다면(단계 6-8에서 YES), 장치는 또한, 타깃 장치 어드레스(TDA)가 장치 어드레스 레지스터(148)에 등록된 장치 어드레스에 매치하는지를 판정할 것이다(단계 6-9). If the device type match (YES at step 6-8), the device also includes a target device address (TDA) would have to determine if the device address matches the device registered in the address register 148 (step 6-9). 이것은 장치 컨트롤러/프로세서(142A) 및 어드레스 매치 판정자(147)에 의해 실행된다. This is executed by the controller / processor (142A) and an address match umpire 147. 장치 어드레스 매치가 있다면(단계 6-9에서 YES), 수신한 장치 어드레스가 장치 어드레스 레지스터(148)에 등록될 것이고(단계 6-10), 수신한 장치 어드레스는 증분될 것이다(DA+1)(단계 6-11). If the device address match (YES at step 6-9), the received device address will be registered with the device address register 148 (step 6-10), the received device address will be incremented (DA + 1) ( step 6-11). 그러한 장치 어드레스 증분은 장치 컨트롤러/프로세서(142A) 및 어드레스 증분 연산자(149)에 의해 실행된다. Such a device address increment is performed by a device controller / processor (142A) and an address increment operator (149). 장치 유형 매치가 없다면(단계 6-8에서 NO), 장치 어드레스 할당과 장치 어드레스 증분이 모두 실행되지 않을 것이다. If the device type match (NO at step 6-8), it will not run all of the device address assignment and address unit increments. 또한, 장치 어드레스 매치가 없다면(단계 6-9에서 NO), 장치 어드레스 할당과 어드레스 증분이 모두 실행되지 않을 것이다. Furthermore, it will if the device address match (NO at step 6-9), not run all the device address assigned to the address increment.

도 6a 및 도 6b를 참조하여 상술한 프로세스를 더 설명하기 위해, 타이밍 도를 도 7a, 도 7b, 도 7c 및 도 7d를 참조하여 후술할 것이다. For Figure 6a, to further illustrate the process described above with reference to Figure 6b, a timing diagram of Figure 7a, Figure 7b, will be described below with reference to Figure 7c and Figure 7d.

도 7a, 도 7b, 도 7c 및 도 7d는 유형-의존 어드레싱에 의해 장치 어드레스를 할당하기 위한 신호에 대한 타이밍 시퀀스를 도시한다. It shows a timing sequence for a signal for assigning the device address by the dependent addressing - Figure 7a, Figure 7b, Figure 7c and Figure 7d is a type. 이 타이밍 도는 하나의 NOR-유형 플래시 장치와 'n'개의 NAND-유형 플래시 장치가 상호 접속되어 있는 메모리 시스템으로부터 유래할 수 있는 신호들의 예를 도시한다. The timing to turn shows an example of signals that can be derived from a NOR- type flash devices and the 'n' of NAND- type flash memory system with a device interconnected. 이러한 종류의 메모리 시스템은 도 3d의 메모리 시스템(42)과 유사하다. This type of memory system is similar to Figure 3d of the memory system 42.

전술한 바와 같이, 메모리 컨트롤러에 의해 발행된 메모리 명령은 포맷된다. As described above, it is a memory instruction format issued by the memory controller. 예컨대, 메모리 시스템에서, NAND 플래시 장치만이 "0"으로부터 장치 어드레스가 할당되며, 메모리 컨트롤러에 의해 발행된 메모리 명령은 다음과 같다: For example, in a memory system, and only the NAND flash device is a device address assigned from "0", the memory command issued by the memory controller are as follows.

메모리 명령(2) Memory command 2

Figure 112012087291295-pat00003

이 메모리 명령에서: In the memory commands:

TYPE(00h)은 "NAND 플래시" 장치를 식별한다(도 5b 참조). TYPE (00h) identifies the "NAND flash" device (see Fig. 5b).

TDA(00h)는, 초기화 동작이 실행될 때 장치 어드레스 "0"을 홀딩하는 장치를 식별한다. TDA (00h), when the initialization operation is performed to identify the device that holds the device address "0". 직렬 상호접속 구성의 모든 메모리 장치가 "0"으로 리셋되었다고 가정한다. It is assumed all of the memory devices for the serial interconnection configuration is that the reset to "0".

CMD(39h)는 수행될 동작이 "기록 장치 어드레스"임을 식별한다(표 1 참조). It identifies that the CMD (39h) is the action to be performed "recording device address" (see Table 1).

DATA(00h)는 장치 어드레스의 초기 넘버가 "0"임을 식별한다. DATA (00h) identifies that the initial number of the device address "0".

도 7a ∼ 도 7d를 참조하면, 타이밍 도의 상단에, 7-1로 나타낸 파워(VDD)에 대한 신호가 있다. When Fig. 7a ~ reference to Figure 7d, the top timing degrees, a signal for the power (VDD) represented by 7-1. 타이밍 도는 7-2 및 7-3으로 각각 나타내는 바와 같은 장치_0에 대한 입력 인에이블(IPE) 및 직렬 입력(SIP)에 대한 신호들을 포함한다. Includes a timing signal for turning 7-2 and an enable (IPE) input to the device as described _0 each represented by 7-3 and the serial input (SIP). 타이밍 도는 7-4 및 7-5로 각각 나타내는 바와 같은 장치_1에 대한 입력 인에이블(IPE_1) 및 직렬 입력(SIP_1)에 대한 신호들을 포함한다. It includes a timing to turn 7-4 and 7-5, the signal on the enable (IPE_1) and the serial input (SIP_1) input to the device _1 as shown respectively. 타이밍 도는 7-6 및 7-7로 각각 나타내는 바와 같은 장치_2에 대한 입력 인에이블(IPE_2) 및 직렬 입력(SIP_2)에 대한 신호들을 포함한다. It includes a timing 7-6 and 7-7 to turn on the enable signals (IPE_2) and the serial input (SIP_2) input to the device _2 as shown respectively. 타이밍 도는 7-8 및 7-9로 각각 나타내는 바와 같은 장치_(n-1)에 대한 입력 인에이블(IPE_n-1) 및 직렬 입력(SIP_n-1)에 대한 신호들을 포함한다. It includes a timing 7-8 and 7-9 to turn on the enable signals (IPE_n-1) and serial input (SIP_n-1) input to the device _ (n-1) as shown, respectively. 타이밍 도는 7-10 및 7-11로 각각 나타내는 바와 같은 장치_n에 대한 입력 인에이블(IPE_n) 및 직렬 입력(SIP_n)에 대한 신호들을 포함한다. The timing to turn comprises a signal to the enable (IPE_n) and the serial input (SIP_n) input to the device _n as shown by 7-10, and 7-11, respectively. 마지막으로, 타이밍 도는, 7-12 및 7-13으로 각각 나타내는 바와 같이, 메모리 시스템의 직렬 상호접속 구성에서 최종 메모리 장치인 장치_n에 대한 입력 인에이블 에코(IPEQ) 및 직렬 출력(SOP)에 대한 신호들을 포함한다. Finally, the timing to turn, and 7-12, respectively, as shown by 7-13, the serial interconnection configuration last memory device is a device _n enable echo (IPEQ) and serial outputs (SOP) for the input of the memory in the system It includes for signal.

예컨대, 이러한 종류의 메모리 시스템이 도 3d의 메모리 시스템(42)에 적용된다면, 장치_0, _1,...,_(n-1) 및 _n은 각각 메모리 장치(92, 93,..., 94 및 95)에 상당할 것이다. For example, if this type of memory system is also applicable to 3d of the memory system 42, a device _0, _1, ..., _ (n-1) _n, and are each of memory devices (92, 93, ... , it will be equivalent to 94 and 95).

도 3d 및 도 7a ∼ 도 7d를 참조하면, 메모리 시스템은 VDD(7-1)에 의해 나타내는 바와 같이 파워 온되어 하이(high) 상태로 천이한다. When Fig. 3d and FIG. 7a ~ Fig. 7d, the memory system is power-on, as shown by the VDD (7-1) and changes to the High (high) state. 그 직후, 제1 기록 장치 어드레스 동작(7-14)이 메모리 컨트롤러(50)에 의해 발행된다. Immediately thereafter, the first recording device, the address operation (7-14) is issued by a memory controller (50). 제1 기록 장치 어드레스 동작(7-14)은 NAND 플래시의 장치 유형을 나타낸다. First write address operation device (7-14) represents the device type of the NAND Flash. 제1 기록 장치 어드레스 동작(7-14)은 각 메모리 장치를 일주한다. First write address operation device (7-14) will circumnavigate the respective memory device. 각 NAND 플래시 메모리 장치에는, 기록 장치 어드레스 동작에 의해 표시되는 장치 어드레스를 기초로 하여 그 장치의 장치 어드레스가 할당된다. Each NAND flash memory device, based on the device address indicated by the write address operation device is assigned a device address of the device. 그 장치의 장치 어드레스가 할당된 각 메모리 장치는 제1 기록 장치 어드레스 동작에 의해 표시되는 장치 어드레스를 다음의 메모리 장치에 보내기 이전에 증분한다. Each memory device has a device address of the device allocation is incremented before returning the unit address indicated by the first recording device, and then the address operation in the memory device. 'n'개의 NAND 플래시 메모리 장치에 상당하는 총 'n'회의 증분이 있다. There is a total 'n' meeting increment corresponding to the 'n' of a NAND flash memory device. 최종 메모리 장치에 의한 증분은 없으며, 이것은 이 메모리 장치가 NAND 플래시 장치가 아니라, 오히려 NOR 플래시 장치이기 때문이다. There is no increment of the final memory device, this is because the NAND flash memory device is not the device, but rather a NOR flash device. 제1 기록 장치 어드레스 동작(7-14)은 메모리 컨트롤러로 되돌아간다. First write address operation device (7-14) is returned to the memory controller. 메모리 컨트롤러는, NAND 플래시 장치의 수를 제1 기록 장치 어드레스 동작에 의해 표시되는 바와 같은 'n'과 동일하다고 판정한다. The memory controller, it is determined to be the same and 'n' as shown by the number of NAND flash devices in the first storage device, the address operation.

메모리 컨트롤러(50)는 각 다른 장치 유형에 대해 다른 기록 장치 어드레스 동작을 발행한다. The memory controller 50 issues a different recording apparatus address operation for each different type of device. NOR 플래시의 장치 유형을 나타내는 제2 기록 장치 어드레스 동작(7-15)이 발행된다. A second recording device address operation (7 to 15) indicating the device type of the NOR flash is issued. NOR 플래시 장치의 장치 어드레스 할당을 위한 메모리 명령은 다음과 같다: Memory command unit for address assignment of a NOR flash device, as follows:

메모리 명령(3) Memory instruction (3)

Figure 112012087291295-pat00004

제2 기록 장치 어드레스 동작(7-15)은 각 메모리 장치를 일주한다. The second recording device address operation (7 to 15) are each one shares a memory device. NAND 플래시 장치의 어느 것도 제2 기록 장치 어드레스 동작에 의해 표시되는 장치 어드레스를 증분시키지 않는다. Does not, none of the NAND flash device, the device increments the address indicated by the second recording device, the address operation. NOR 장치인 최종 메모리 장치는 그 장치 어드레스(TDA)가 '00h'로 할당된다. NOR device is the last memory device is the device address (TDA) is allocated to '00h'. 최종 메모리 장치는 또한 제2 기록 장치 어드레스 동작에 의해 표시되는 장치 어드레스를 메모리 컨트롤러에 보내기 이전에 증분한다. Last memory device also previously increment the address to send the device indicated by the second recording device, the address operation in the memory controller. 제2 기록 장치 어드레스 동작(7-15)의 수신시에, 메모리 컨트롤러는 제2 기록 장치 어드레스 동작에 의해 표시되는 장치 어드레스에 기초하는 하나의 NOR 장치가 있는지를 판정한다. On receipt of the second write address operation device (7-15), the memory controller determines that the one of the NOR device based on the device address indicated by the second recording device, the address operation.

추가적인 기록 장치 동작들이 메모리 컨트롤러에 의해 발행될 수 있지만, 간략화를 위해 도시되지 않았다. But the additional recording device operations may be issued by a memory controller, not shown for the sake of simplicity. 예컨대, SRAM들이 디바이스 장치들로 할당되는 경우에는, 메모리 컨트롤러에 의해 발행되는 메모리 명령의 유형은 “03h”일 것이다(도 5b 참조). For example, when the SRAM are allocated to the device arrangement, the type of the memory command issued by the memory controller will be "03h" (see Fig. 5b).

직렬 상호 접속 구성의 장치들은 메모리 컨트롤러에 의해 발행되는 명령들에 응답하여 동작들을 실행한다. The serial interconnect devices configured to execute operations in response to commands issued by the memory controller.

도 3d, 4a 및 도 7a 내지 7d를 참조하여 보면, 메모리 컨트롤러(50)는 NAND 플래시의 장치 유형에 대해 제2 기록 장치 어드레스 동작을 발행한다. Fig. 3d, 4a and With reference to Figure 7a to 7d, the memory controller 50 issues a second record device address operation for the device type of the NAND Flash. IPE 하이인 동안에, SIP에 포함된 TYPE(NAND 플래시), TDA(0Oh), CMD(39h) 및 DATA(0Oh)가 제1 장치(92)(즉, 장치_0)에 공급된다. While the IPE high, the TYPE (NAND flash), TDA (0Oh), CMD (39h) and DATA (0Oh) included in the SIP is supplied to the first device 92 (i.e., the device _0). CMD(39h)는 장치(92)의 장치 컨트롤러/프로세서(142A)로 하여금 “기록 장치 어드레스” 동작을 실행하게끔 한다. CMD (39h) is hagekkeum running causes "recording apparatus address" operation as a device controller / processor (142A) of the device 92. 장치 유형 레지스터(146)에 홀딩된 SIP(DTs)의 TYPE와 장치 유형(DTr)의 양쪽은 NAND 플래시이고, 따라서, 장치 유형 매치 판정자(143)는 장치 유형 매치 결과(즉, 유형 매치 표시(143M))를 제공한다. Both of the SIP (DTs) TYPE and device type (DTr) for holding the device type, the register 146 is a NAND flash, and thus, the device type matches umpire 143 device type matches the result (i.e., a type match display (143M )) offers. 또한, TDA는 장치 어드레스 레지스터(148)에 홀딩된 장치 어드레스(DAr)에 매치하는 '00h'(DAs)이고, 어드레스 매치 판정자(147)는 장치 어드레스 매치 결과(즉, 어드레스 매치 표시(147M))를 제공한다. Further, TDA is '00h' (DAs), and the address match umpire 147 results (i.e., the display address match (147M)) apparatus address match to match the device address (DAr) held on the device address register (148) It provides. 장치 유형 매치 결과에 응답하여, 어드레스 증분 연산자(149)는 어드레스 증분(“DA+1”)을 획득하기 위해 DATA 및 1의 덧셈을 실행한다. In response to a device type matches result, the address increment operator 149 executes the addition of the DATA 1, and to obtain the address increment ( "DA + 1"). 장치 어드레스 매치 결과에 응답하여, 장치 컨트롤러/프로세서(142A)는 장치 어드레스 레지스터(148)로 하여금 이전에 홀딩된 어드레스를 수신된 어드레스(SIP의 DATA의 수 또는 값)로 대체하게 하며, 그리하여 장치(92)는 “NAND-0”으로 설정된다. In response to the device address match result, controller / processor (142A) shall be replaced by the address of the address received (the number or value of the SIP DATA) held on the previous cause the device address register 148, so that the device ( 92) is set to a "NAND-0". SIP의 DATA의 수는 증분된 어드레스 수에 의해 대체된다. The number of the SIP DATA is replaced by the number of incremental addresses. DATA를 제외한 (SIP의) 전체 명령은 바이패스된다. (In SIP), except for the entire DATA command is bypassed. 따라서, 증분된 DATA(01h), CMD(39h), TDA(00h) 및 TYPE(NAND 플래시)를 포함하는 수정된 SIP(SIP_1)는 다음의 장치(93)(즉, 장치_1)에 송신된다. Thus, the incremental DATA (01h), CMD (39h), TDA (00h) and TYPE modified SIP (SIP_1) containing (NAND flash) is sent to the device 93 of the next (i.e., the device _1) .

이 동작들은, IPE의 하이로의 천이와 IPE_1의 하이로의 천이 사이의 기간 동안에 실행된다. These operations are executed during the period between the transition of the IPE-high transition and transition IPE_1 high transition. 장치(93)는 동일 동작들을 실행하며 “NAND-1”로 설정된다. Device 93 executes the same operation, and is set to a "NAND-1". DATA를 제외한 (SIP_1의) 전체 명령은 바이패스된다. Complete command (the SIP_1) other than the DATA is bypassed. 이 동작들은, IPE_1의 하이로의 천이와 IPE_2의 하이로의 천이 사이의 기간 TP1-1 동안에 실행된다. The operations are executed over the period between the transitions of TP1-1 high transition of the transition and the high transition of IPE_2, IPE_1. 수신된 DATA는 1만큼 증분되며 증분된 DATA(02h)는 장치(93)로부터 다음의 장치(94)(즉, 장치_2)의 SIP_2에 포함된다. The received DATA is incremented by one increment DATA (02h) are included in the following SIP_2 of device 94 (i.e., the device _2) of the apparatus (93). 이 동작들은 기간 TP1-2 동안에 실행된다. The operations are executed over the period TP1-2. 유사하게, 장치(94)는 동일 동작들을 실행하며 “NAND-(n-1)”로 설정된다. Similarly, the device 94 executes the same operation, and is set to "NAND- (n-1)". DATA를 제외한 (SIP_(n-1)의) 전체 명령은 바이패스된다. Complete command (the SIP_ (n-1)) other than the DATA is bypassed. 이 동작들은, IPE_(n-1)의 하이로의 천이와 IPE_n의 하이로의 천이 사이의 기간 TP1-(n-1) 동안에 실행된다. These operations are executed during the period TP1- (n-1) between the high transition and transition IPE_n high transition of the transition of the IPE_ (n-1). 하지만, 장치(95)는 동일 동작들을 실행하지 않는다. However, device 95 does not execute the same operation. SIP_n에 포함되는 DATA(nh), CMD(39h), TDA(00h) 및 TYPE(NAND 플래시)의 입력 명령에 응답하여, 장치(95)는 장치 유형 비매치(즉, 미스매치(mismatch))라고 판정하고 명령을 무시한다. As DATA (nh), CMD (39h), TDA (00h) and TYPE in response to an input command of (NAND flash), the device 95 is the device type non-match (that is, the mismatch (mismatch)) contained in SIP_n It is determined, and ignores the command. 따라서, DATA(nh)는 다음의 장치에 대해 DATA 증분 없음으로 변하지 않은 채로 남는다. Thus, DATA (nh) remains unchanged as no increment DATA for the next device. 장치(95)(최종 장치)로부터 출력되는 명령은 기간 TP1-SO 동안에 피드백으로서 메모리 컨트롤러(50)에 전송된다. Command output from the device 95 (final device) is transmitted to the memory controller 50 as a feedback period TP1-SO. 메모리 컨트롤러(50)는 DATA의 수나 값에서 “n”인 NAND-유형 장치들의 총 수를 인식한다. The memory controller 50 is aware of the total number of "n" of NAND- type device in the number value of the DATA.

그 후, 메모리 컨트롤러(50)는 NOR 플래시의 장치 유형에 대해 제2 기록 장치 어드레스 동작을 발행한다. Then, the memory controller 50 issues a second record device address operation for the device type of the NOR flash. 다시 IPE 하이인 동안에, SIP에 포함되는 DATA(00h), CMD(39h), TDA(00h) 및 TYPE(NOR 플래시)가 제1 장치(92)(즉, 장치_0)에 공급된다. Again while the IPE high, the DATA (00h), CMD (39h), TDA (00h) and TYPE (NOR flash) included in the SIP is supplied to the first device 92 (i.e., the device _0). CMD(39h)는 디바이스(92)의 장치 컨트롤러/프로세서(142A)로 하여금 장치 유형 매치 판정을 실행하게 한다. CMD (39h) causes the controller / processor (142A) of the device (92) running the device for determining the type match. SIP(DTs)의 TYPE은 NOR 플래시이고, 장치 유형 레지스터(146)에 홀딩되는 장치 유형(DTr)은 NAND 플래시이다. TYPE is the SIP (DTs) is a NOR flash, device type (DTr) is held on the device type, the register 146 is a NAND flash. 따라서, 장치 유형 매치 판정자(143)는 장치 유형 비매치(또는 미스매치)를 제공하며, 장치(92)는 수신된(또는 입력된) 기록 장치 어드레스 명령을 무시한다. Therefore, the device type matches umpire 143 is the type of device provides a non-match (or mismatch), device 92 will ignore (or enter) the received command address recording apparatus. DATA는 증분 없음으로 변하지 않은 채로 남는다. DATA remains unchanged with no increment. 장치(92)(장치 컨트롤러/프로세서(142A))는 TYPE(NOR 플래시), TDA(00h), CMD(39h) 및 DATA(0Oh)를 다음의 장치(93)에 보낸다. Device 92 (device controller / processor (142A)) sends a TYPE (NOR flash), TDA (00h), CMD (39h) and DATA (0Oh) in the following of the apparatus 93. 증분되지 않은 DATA(00h), CMD(39h), TDA(00h) 및 TYPE(NOR 플래시)를 포함하는 수정되지 않은 SIP(SIP_1)는 다음의 장치(93)(즉, 장치_1)에 전송된다. Unmodified SIP comprising a non-incremental DATA (00h), CMD (39h), TDA (00h) and TYPE (NOR flash) (SIP_1) is transmitted to the device 93 of the next (i.e., the device _1) . 이 동작들은, IPE의 하이로의 천이와 IPE_1의 하이로의 천이 사이의 기간 TP2-SI 동안에 실행된다. The operations, the duration between the high transition of the IPE transition IPE_1 high transition and transition executed over the SI-TP2.

수신된 SIP_1에 응답하여, 장치(93)는 동일한 동작들을 실행한다. In response to the received SIP_1, device 93 executes the same operation. 장치 유형의 미스매치로 인하여, 장치(93)(장치 컨트롤러/프로세서(142A))는 수신된 명령(기록 장치 어드레스)을 무시하며 DATA 바이트는 증분 없음으로 변하지 않은 채로 남는다. Due to the mismatch on the device type, device 93 (device controller / processor (142A)) ignores the received command (the address recording apparatus), and DATA bytes are left unchanged with no increment. 장치(93)는 SIP_2에 포함되는 DATA(00h), CMD(39h), TDA(00h) 및 TYPE(NOR 플래시)를 다음의 장치(94)(즉, 장치_2)에 보낸다. Device 93 sends a DATA (00h), CMD (39h), TDA (00h) and TYPE (NOR flash) included in the next SIP_2 device 94 (that is, the device _2) of. 이 동작들은, IPE의 하이로의 천이와 IPE_2의 하이로의 천이 사이의 기간 TP2-1 동안에 실행된다. These operations, is of the IPE-high transition and the transition IPE_2 high transition executed over the period between the transition TP2-1. 유사하게, DATA(00h), CMD(39h), TDA(00h) 및 TYPE(NOR 플래시)를 포함하는 SIP_2에 응답하여, 장치(94)는 동일 기능들을 실행한다. Similarly, DATA (00h), CMD (39h), responsive to SIP_2, device 94 comprises a TDA (00h) and TYPE (NOR flash) executes the same function. 장치 유형의 미스매치로 인하여, 장치(94)는 기록 장치 어드레스를 무시하며, DATA 바이트는 증분 없음으로 변하지 않은 채로 남는다. Due to the mismatch on the device type, device 94 is ignored and the write device address, DATA bytes are left unchanged with no increment. 이 동작들은 기간 TP2-(n-1) 동안에 실행된다. The operations are executed over the period TP2- (n-1).

DATA(00h), CMD(39h), TDA(00h) 및 TYPE(NOR 플래시)를 포함하는 SIP_n에 응답하여, 장치(95)는 장치 유형 매치 판정을 실행한다. DATA (00h), CMD (39h), responsive to SIP_n, the device (95) comprising a TDA (00h) and TYPE (NOR flash) executes a type determining device match. 장치 유형 레지스터(146)에 홀딩되는 장치 유형(DTr)과 SIP(DTs)의 TYPE의 양쪽은 NOR 플래시이며, 따라서, 장치 유형 매치 판정자(143)는 장치 유형 매치 결과(즉, 유형 매치 표시(143M))를 제공한다. Either side of the TYPE of the device type (DTr) and SIP (DTs) is held on the device type, the register 146 is a NOR flash, and thus, the device type matches umpire 143 device type matches the result (i.e., a type match display (143M )) offers. 또한, TDA는 장치 어드레스 레지스터(148)에 홀딩된 장치 어드레스(DAr)에 매치하는 '00h'(DAs)이고, 따라서, 어드레스 매치 판정자(147)는 장치 어드레스 매치 결과(즉, 어드레스 매치 표시(147M))를 제공한다. Further, TDA is '00h' (DAs) that matches the device address (DAr) held on the device address register 148, and thus, the address match umpire 147 is the device address matches the result (i.e., address match display (147M )) offers.

장치 유형 매치 결과에 응답하여, 어드레스 증분 연산자(149)는 어드레스 증분(“DA+1”)을 획득하기 위해 DATA 및 1의 덧셈을 실행한다. In response to a device type matches result, the address increment operator 149 executes the addition of the DATA 1, and to obtain the address increment ( "DA + 1"). 장치 어드레스 매치 결과에 응답하여, 장치(95)의 장치 컨트롤러/프로세서(142A)는 장치 어드레스 레지스터(148)로 하여금 이전에 홀딩된 어드레스를 수신된 어드레스(SIP의 DATA의 수 또는 값)로 대체하게 하며, 그리하여 장치(95)는 “NOR-0”으로 설정된다. In response to the device address match result, controller / processor (142A) of the device (95) is replaced by the address (the number or value of the SIP DATA) receiving the held address previously cause the device address register (148) and therefore device 95 is set to a "NOR-0". SIP의 DATA의 수는 증분된 어드레스 수에 의해 대체된다. The number of the SIP DATA is replaced by the number of incremental addresses. DATA를 제외한 (SIP의) 전체 명령은 바이패스된다. (In SIP), except for the entire DATA command is bypassed. 따라서, SOP에 포함된 증분된 DATA(01h), CMD(39h), TDA(00h) 및 TYPE(NAND 플래시)가 출력된다. Accordingly, the output of the incremented DATA (01h), CMD (39h), TDA (00h) and TYPE (NAND flash), which is included in the SOP. 장치(95)가 최종 장치이므로, 출력 SOP는 메모리 컨트롤러(50)에 전송된다. Device (95) Since it is the final device, the output SOP is sent to the memory controller 50. 이 동작들은, IPE_n의 하이로의 천이와 IPEQ의 하이로의 천이 사이의 기간 TP2-n 동안에 실행된다. The operations, the duration between the high transition of the transition IPE_n IPEQ high transition and the transition of the TP2-n during the run. 장치(95)로부터 출력되는 명령은 기간 TP2-SO 동안에 피드백으로서 메모리 컨트롤러(50)에 전송된다. Command output from unit 95 is sent to the memory controller 50 as a feedback period TP2-SO. 메모리 컨트롤러(50)는 DATA의 값이나 수에서 “1”인 NO-유형 장치들의 총 수를 인식한다. The memory controller 50 is aware of the total number of "1", the device type of NO- in the DATA value or number.

그 후, 시간 TAME에, 메모리 컨트롤러(50)는 다른 장치 유형에 대한 다른 기록 장치 어드레스 동작을 발행한다. Then, the time TAME, the memory controller 50 issues a different recording apparatus address operation for different device types. 만약, 초기화될 장치 유형이 더 이상 없으면, 시스템(44)은 보통의 동작(예컨대, 도 2c에 도시된 바와 같은 단계 2)을 위해 준비된 상태로 있는다. If no device type is longer be initiated, the system 44 is operating normally (e.g., step 2, as shown in Fig. 2c), there are as ready for.

예시적인 세부들이 이제 도 3a 내지 3f를 참조하여 앞서 소개된 예시들과 관련하여 제공될 것이다. Exemplary details are now to Figures 3a to 3f will be provided in conjunction with the previously introduced example. 이 세부들은 유형-의존 어드레싱(type-dependent addressing)을 갖는 구현들에 관련된다. The details are type - are associated with the implementation-dependent addressing (type-dependent addressing). 이 구현예들에 있어서, 각 메모리 장치는 장치 유형과 장치 어드레스를 갖고, 그 양쪽이 어드레싱 용도로 사용된다. In these embodiments, each memory device has a device type and device address, and that each side is used as the addressing purposes. 대안의 구현예들은 유형-의존 어드레싱을 사용하며, 그 세부들은 디퍼런트 섹션 헤더(different section header) 아래에 구비된다. Alternate embodiments are type-and use-dependent addressing, the details are provided under the section header dipeoreonteu (different section header). 이 섹션에 구비되는 세부들은 예시만을 목적으로 매우 상세하다는 것이 이해된다. Details are provided in this section is understood that very detailed illustrative purposes only.

도 8은 유형-의존 어드레싱이 있는 예시적인 입력의 신호들에 대한 타이밍 시퀀스를 도시한다. It shows a timing sequence for the signals of an illustrative type with a dependent addressing-8 is type. 이 타이밍도는 도 3a 내지 3f를 참조하여 앞서 기술된 예시적인 메모리 시스템들의 모든 메모리 장치에 적용될 수 있다. This timing diagram is applicable to all memory devices of the illustrative memory system described above with reference to Figures 3a to 3f. 타이밍도의 상부에 있어서, 8-1에 의해 표시되는 바와 같은 칩 선택(CS#) 및 8-2에 의해 표시되는 바와 같은 직렬 클록(SCLK)에 대해 신호들이 플로트(plot)된다. In the upper portion of the timing diagram, the signals are float (plot) for a serial clock (SCLK), as indicated by chip select (CS #) and 8-2, as represented by 8-1. 또한, 타이밍도는 입력 인터페이스에 대한 신호들 즉, 8-3에 의해 표시되는 바와 같은 입력 인에이블(IPE), 8-4에 의해 표시되는 바와 같은 직렬 입력(SIP), 및 8-5에 의해 표시되는 바와 같은 출력 인에이블(OPE)을 포함한다. Further, the timing chart is by a signal on an input interface that is, the serial input (SIP), as indicated by the enable input (IPE), 8-4 as represented by 8-3, and 8-5 It includes an output enable (OPE), as shown. 또한, 타이밍도는 출력 인터페이스로부터의 신호 즉, 8-6에 의해 표시되는 바와 같은 직렬 출력(SOP)을 포함한다. In addition, the timing diagram comprises the serial output (SOP) as represented by the signal, i.e., 8-6 from the output interface.

칩 선택 CS# 8-1은 활성'로(low)'이고 따라서, 메모리 시스템에 접속된 메모리 장치들의 전체를 인에이블시키기 위해 논리'로'이어야 한다. Chip select CS # 8-1 is to be "to" logic in order to enable the whole of the memory device connected to the active, a (low), and thus, the memory system. SCLK 8-2는 프리 러닝(free running) 직렬 클록 신호이다. SCLK 8-2 is a free running (free running) serial clock signal. IPE 8-3은 논리'로'로부터 직렬화된 바이트 모드의 입력 스트림의 시작을 나타내는 논리'하이'로의 천이점을 갖는다. IPE 8-3 has a transition point to the logic "high" that indicates the start of the input stream of the serialized byte mode from the logic "to". 논리'하이'상태의 IPE 8-3을 수신하는 메모리 장치는 바이트 모드 정의의 SIP 포트를 통해 데이터 스트리밍을 처리하도록 준비되어야 한다. A memory device for receiving the IPE 8-3 of logic "high" condition is to be prepared to process a data stream over a SIP port of the byte mode definition. SIP 8-4의 제1 바이트는 '장치 유형'의 정보를 반송한다. The first byte of the SIP 8-4 carries the information of "device type". 상기 제1 바이트는, MSB(최상위)가 첫 번째이고, LSB(최하위 비트)가 마지막인, 상승 에지들을 기준으로 하는 SCLK 8-2의 8 사이클을 포함한다. The first byte, MSB (most significant) comprises eight cycles of SCLK 8-2 that the basis of the first and, LSB (least significant bit) of the last, the rising edge. 제1 바이트 후에, SIP 8-4의 제2 바이트가 계속해서 '장치 어드레스'정보(예컨대, 타깃 장치 어드레스(TDA))를 반송한다. After the first byte, the second byte of the SIP 8-4 continue to convey the "device address" information (e.g., a target device address (TDA)). 제3 바이트는 제2 바이트에 뒤 이어서'명령'정보를 반송하며, 제4, 제5, 및/또는 제6 이상의 바이트들이 뒤 이어서 '로우/칼럼 어드레스들'을 반송한다. A third byte, and then return the back "command, information in the second byte, the fourth, fifth and / or after at least 6 bytes are then sends back a 'of row / column addresses. 적용할 수 있을 경우(예컨대, 기록-관련 동작들), 하나 이상의 데이터 입력 바이트들이 뒤따른다. If applicable (for example, recording-related operations), followed by one or more data input byte.

타이밍도에 도시된 바와 같이, IPE 8-3과 함께 SIP 8-4의 '직렬 바이트'의 배열이 SCLK 8-2의 상승 에지를 이용하는 일련의 8 클록 사이클로서 정의된다. As shown in the timing diagram, the arrangement of the "serial-byte" of the SIP 8-4 with IPE 8-3 is defined as a sequence of eight clock cycles using the rising edge of SCLK 8-2. 다른 구현예들에 있어서, SCLK 8-2의 하강 에지들이 또한 사용될 수 있다. In other embodiments, the falling edge of SCLK 8-2 may also be used. 만약, SCLK 8-2의 상승 에지들과 하강 에지들의 양쪽이 사용되면, 클로킹(clocking)의 '이중-에지'로 인해 하나의'직렬 바이트'를 형성하기 위해 4 클록 사이클만이 필요할 것이다. If, when the both sides of the rising edge and the falling edge of SCLK 8-2 using, "double-edge" of the clocking (clocking) 4 clock cycles will be required only to form a "series of bytes, one due to. 1 바이트는 8 비트를 포함하며, 1 비트는 논리 '하이' 또는 논리 '로'의 상태를 나타낸다. 1 byte includes 8 bits, one bit indicates the status of the "to" logic "high" or logic.

예시된 예에 있어서, 메모리 장치가 다음 메모리 장치에 대한 데이터 출력이 가능하지 않으므로, SOP 8-6은 논리 '돈 케어(don't care)'로 표시된다. In the illustrated example, since the memory device is not possible, the data output to the next memory device, SOP 8-6 is indicated by a logic 'money care (do not care)'. 하지만, 메모리 장치가 다음 메모리 장치에 대한 데이터 출력이 가능하였다면, 메모리 장치는 논리 '하이'로 구동되는 출력 인에이블(OPE)을 가질 것이고 SOP 8-6는 논리 '돈 케어'가 아닐 것이다. However, if the memory device is the data can be output to a next memory device, the memory device will have an output enable (OPE) is driven to a logic 'high' SOP 8-6 will not be a logical "money care.

대안적으로, SIP 8-4의 바이트는 LSB가 첫 번째로 가고 MSB가 마지막 위치로 가는 정보를 반송한다. Alternatively, the SIP 8-4 bytes of the LSB is to go first to carry information the MSB goes to the last position.

메모리 장치가 데이터를 수신하고 데이터를 다음 메모리 장치에 전하는 예가 도 9를 참조하여 하기에 제공된다. An example memory device receives the data and charge data to a next memory device are provided below with reference to FIG.

도 9는 2개의 인접한 메모리 장치들을 통한 예시적인 시그널링의 타이밍 시퀀스를 도시한다. Figure 9 illustrates a timing sequence of an exemplary signaling through two adjacent memory device. 이 타이밍도는 도 3c, 3D, 3e 및 3e를 참조하여 앞서 기술된 예시적인 메모리 시스템들의 인근 메모리 장치들의 각 상에 적용될 수 있다. The timing chart may be applied to each phase of Fig. 3c, 3D, 3e and 3e to see nearby of the exemplary memory system described above the memory device. 본 예에 있어서, 장치 0으로 명명된 제1 장치, 및 장치 1로 명명된 제2 장치는 설명을 목적으로 선택되었다. In the present example, a second device designated as a first device, and the device 1 named as device 0 has been chosen for purposes of illustration. 모든 신호명의 접미사 '_D0'및 '_D1'는, 설명을 목적으로 2개의 장치들, 장치 0 및 장치 1을 각각 나타낸다. All signal name suffix '_D0' and '_D1' is, for purposes of illustration, respectively in the two devices, device 0 and device 1. 타이밍도의 상부에 있어서, 9-1로 표시된 바와 같은 직렬 클록(SCLK)에 대해 신호가 플로트된다. In the upper part of the timing chart, a signal is float for serial clock (SCLK), as shown in 9-1. 다음, 타이밍도는, 장치 0의 입력 인터페이스에 대한 신호들 즉, 9-2, 9-3 및 9-4로 각각 표시된 바와 같은 입력 인에이블(IPE_D0), 직렬 입력(SIP_D0) 및 출력 인에이블(OPE_D0)을 포함한다. Next, the timing chart is the signal i.e., 9-2, the enable (IPE_D0), enables the serial input (SIP_D0) and an output, each input as indicated by 9-3 and 9-4 to the input interface of the device 0 ( It includes OPE_D0). 다음, 타이밍도는, 장치 1의 출력 인터페이스에 대한 신호들 즉, 9-5, 9-6 및 9-7로 각각 표시된 바와 같은 직렬 출력(SOP_D0), 입력 인에이블 에코(echo)(IPEQ_D0) 및 출력 인에이블 에코(OPEQ_D0)를 포함한다. Next, a timing chart, the serial output (SOP_D0), input enable echo (echo) (IPEQ_D0) and the like, respectively indicated by the signal that is, 9-5, 9-6 and 9-7 of the output interface of the device 1 output includes an enable echo (OPEQ_D0). 다음, 타이밍도는, 장치 1의 입력 인터페이스에 대한 신호들 즉, 9-8, 9-9 및 9-10으로 각각 표시된 바와 같은 입력 인에이블(IPE_D1), 직렬 입력(SIP_D1) 및 출력 인에이블(OPE_D1)을 포함한다. Next, the timing chart is the signal i.e., the enable (IPE_D1), enables the serial input (SIP_D1) and an output, each input as indicated by 9-8, 9-9 and 9-10 to the input interface of the device 1 ( It includes OPE_D1). 제2 메모리 장치, 장치 1의 입력 인터페이스로 입력되는 신호들은 제1 메모리 장치, 장치 0의 출력 인터페이스로부터 출력되는 신호들에 일치한다. A second memory device, the signal input to the input interface of the device 1 are consistent with signals output from the output interface of the first memory device, the device 0. 다음, 타이밍도는, 장치 1의 출력 인터페이스로부터 출력되는 신호들 즉, 9-11, 9-12 및 9-13으로 각각 표시된 바와 같은 직렬 출력(SOP_D1), 입력 인에이블 에코(IPEQ_D1) 및 출력 인에이블 에코(OPEQ_D1)를 포함한다. Next, the timing chart is, the signals outputted from the output interface of the device 1, that is, 9-11, 9-12 and the serial output (SOP_D1) as respectively indicated by 9 to 13, input enable echo (IPEQ_D1) and an output includes an enable echo (OPEQ_D1).

타이밍도는 설명의 용도로만 제공되며, 따라서 전체 파형들은 실제 동작을 나타내지 않는다. Timing diagram is provided solely for the purpose of explanation, so that the entire waveform do not represent the actual operation. 시간 T2에 있어서, SCLK 9-1의 상승 에지에서의 논리 '하이' 상태로의 IPE_D0 9-2의 천이는 SIP_D0 9-3을 통한 직렬 데이터 스트림-인(stream-in)의 시작을 의미한다. At time T2, a transition of IPE_D0 9-2 to the logic "high" state at the rising edge of SCLK 9-1 are serial data stream through the SIP_D0 9-3 - it indicates the start of the (stream-in). 다음, 장치 0은 SIP_D0 9-3를 수신하기 시작하고 직렬 스트림-인 정보에 따른 적절한 동작을 처리한다. Next, the device 0 is started to receive the serial stream and SIP_D0 9-3-processes an appropriate operation according to the information. 또한, 장치 0은 IPE_D0 9-4의 논리'하이'상태를 장치 1의 IPE 포트에 접속된 IPEQ_D0 9-6에 에코한다. In addition, the device 0 is a Eco the IPEQ_D0 9-6 connected to a logic 'high' state of the IPE IPE_D0 9-4 port of the apparatus 1. 또한, SIP_D0 9-3의 스트림-인 데이터는 장치 1의 SOP 포트에 접속된 SOP_D0 9-5에 에코된다. In addition, a stream of SIP_D0 9-3 - the data is then echoed to the SOP SOP_D0 9-5 connected to the port of the apparatus 1. 이 절차는, IPE_D0 9-2의 논리 '로' 상태가 SCLK 9-1의 상승 에지에서 검출되는, 시간 T10까지 계속된다. This procedure, and the state "to" the logical IPE_D0 9-2 continues until, time T10 is detected at the rising edge of SCLK 9-1. 장치 1 레벨에 있어서, IPEQ_D0 9-6이 배선이나 다른 상호 접속 방법을 통해 IPE_D1 9-8에 직접적으로 접속되므로, IPE_D1 9-8은 장치 0 레벨의 IPEQ_D0 9-7 신호와 논리적으로 동일한 신호 파형을 나타낸다. Device according to one level, IPEQ_D0 9-6 is directly connected to the wiring and so IPE_D1 9-8 through another interconnection method, IPE_D1 9-8 has the same signal waveform as IPEQ_D0 9-7 signal with a logical zero level of the device It represents. SOP_D0 9-5가 배선이나 다른 상호 접속 방법을 통해 SIP_D1 9-9에 직접적으로 접속되므로, SIP_D1 9-9는 장치 0 레벨의 SOP_D0 9-5 신호와 논리적으로 동일한 신호 파형을 나타낸다. Since SOP_D0 9-5 is directly connected to the SIP_D1 9-9 through the wiring or other interconnection methods, SIP_D1 9-9 represents the same signal waveform as SOP_D0 9-5 signal with a logical level 0 in the device. 장치 1에 있어서, 장치 0에서와 유사한 절차가 발생하여, SIP_D1 9-9의 SOP_D1 9-11로의 에코 및 IPE_D1 9-8의 IPEQ_D1 9-12로의 에코를 초래한다. In the device 1, by a procedure similar to that in the device 0 occurs, resulting in an echo of an echo and to IPEQ_D1 9-12 IPE_D1 9-8 to 9-11 of SOP_D1 SIP_D1 9-9.

예시된 예에 있어서, 에코 절차를 위한 1 클록 사이클 레이턴시(latency)가 있다. In the illustrated example, there is a one clock cycle latency (latency) for echo procedure. 하지만, 보다 일반적으로, 적절한 클록 사이클 레이턴시가 구현될 수 있다. But it may be more generally, the implementation of the appropriate clock cycle latency. 예를 들어, 하프(half) 클록 사이클, 2 클록 사이클, 또는 2 클록 사이클보다 많은 사이클의 클록 사이클 레이턴시가 구현될 수 있다. For example, a half (half) is a clock cycle, clock cycle latency of 2 clock cycles than the number of cycles, or two clock cycles may be implemented. 각 메모리 장치를 통한 클록 사이클 레이턴시는 메모리 시스템의 총 클록 레이턴시를 결정한다. Clock cycle latency through the memory device determines the total latency of the memory system clock. 시스템의 1 클록 사이클 레이턴시와 4개의 장치들을 가정하면, 최종 장치의 SOP_D3, IPEQ_D3는 SIP_D0 9-3, IPE_D0 9-2 신호들로부터의 4 클록 사이클 레이턴시를 가질 것이다. Assuming a one clock cycle latency, and four devices on the system, SOP_D3 of the final device, IPEQ_D3 will have a four clock cycle latencies from SIP_D0 9-3, 9-2 IPE_D0 signal. 장치 0 레벨의 T13으로부터 T17까지, OPE_D0 9-4 신호는 활성이고, 신호 SOP_D0 9-5를 통해 장치 0으로부터의 직렬 출력 동작을 유발한다. T13 to T17 from the units 0 level, OPE_D0 9-4 signal causes the serial output operation from the device through the active and 0, the signal SOP_D0 9-5. 시간 T10에 있어서, OPE_D0의 9-4 논리 '하이' 상태는 SCLK 9-1의 상승 에지에서 검출되며, 그 후 장치 0은, 장치의 이전 조건에 따라 SOP_D0 9-5를 통해 직렬 데이터 스트림을 출력하기 시작한다. In time T10, 9-4 logic 'high' state of OPE_D0 is detected at the rising edge of SCLK 9-1, then unit 0 is output to the serial data stream through the SOP_D0 9-5 according to the previous conditions of the device starts. 이러한 예에 있어서, 장치 0은 직렬 데이터를 출력하도록 선택되고, 장치 1은 선택되지 않으며, 따라서, 장치 1은 SIP_D1 9-9 신호(SOP_D0 9-5에 동일)를 SOP_D1 9-11 포트에 다만 에코만 한다. In this example, the device 0 is selected so as to output serial data, the device 1 is not selected, therefore, device 1 is just an echo signal SIP_D1 9-9 (same as in SOP_D0 9-5) to 9-11 SOP_D1 port should. OPE 포트들과 함께하는 직렬 출력 동작은 직렬 입력 절차와 동일한 클록 레이턴시를 갖는다. Serial output operation with around OPE port has the same clock latency in series with the input process.

도 3a 내지 3f를 참조하여 기술된 예들에 있어서, 최종 장치(83, 87, 91, 95 또는 99)로부터의 출력 인에이블 에코(OPEQ)(69)는 각각의 메모리 컨트롤러(50)에 접속된다. Figures 3a to refer to 3f and according to the described examples, the final device (83, 87, 91, 95 or 99), the output enable echo (OPEQ) (69) from a are connected to each memory controller (50). 이러한 방식으로, 메모리 컨트롤러(50)는, 상호 접속된 장치들에 의해 결정되는, 클록 레이턴시의 수를 카운트할 필요가 없다. In this manner, the memory controller 50, it is not necessary to count the number of clock latency is determined by a cross-connection device. 메모리 컨트롤러는 최종 장치로부터의 OPEQ 신호의 상승점을 검출할 수 있고 상호 접속의 장치들로부터 질렬 데이터 출력 스트리밍(streaming)의 시작점을 결정할 수 있다. The memory controller may determine a start point of jilryeol output data stream (streaming) from the interconnect may detect the rising point of the signal from the end-device OPEQ device. 최종 장치(83, 87, 91, 95 또는 99)로부터의 출력 인에이블 에코(OPEQ)(69)가 메모리 컨트롤러(10)에 접속되지 않는 대안의 구현예들에 있어서, 메모리 컨트롤러(50)는 클록 레이턴시의 종전의 인식에 기반하여, 직렬 데이터가 직렬 입력(SIP)(59)를 통해 수신될 시간에 대해서 예측할 수 있다. End devices (83, 87, 91, 95 or 99), the output enable echo (OPEQ) (69) from that in the implementation of the alternative that is not connected to the memory controller 10, the memory controller 50 has a clock based on the previous recognition of the latency, it is possible to predict the serial data in time to be received through the serial input (SIP) (59).

도 8 및 9를 참조하여 앞서 기술된 타이밍도에 있어서, SIP 및 (적용될 수 있다면) SOP에 대해 플로트된 신호들은 미리 정해진 포맷을 따르는 메모리 동작을 포함한다. In the timing chart described above with reference to Figures 8 and 9, (if applicable), and the SIP signal for the SOP float include a memory operation following a predetermined format. 메모리 동작들에 대한 예시적인 미리 정해진 포맷들의 테이블은, 도 10을 참조하여 후술된다. An exemplary table of a predetermined format for the memory operation is described later with reference to FIG.

도 10은 유형 의존 어드레싱이 있는 메모리 동작들에 대한 예시적인 미리 정해진 포맷들의 테이블을 나타낸다. 10 shows a table of exemplary predetermined format for the memory operation with a type dependent addressing. 이 테이블은 예시만을 목적으로 매우 상세하다는 것이 이해된다. This table is understood that the very detailed illustrative purposes only. 테이블에 있어서, In the table,

TYPE: 타깃 장치 유형 TYPE: Target Device Type

TDA: 타깃 장치 어드레스 TDA: target device address

CMD: 명령 코드 CMD: Command Codes

CA: 칼럼 어드레스 CA: Column address

RA: 로우 어드레스 RA: row address

주 *1: TDA(타깃 장치 어드레스)는, 파워-업(power-up) 또는 하드 리셋(hard reset) 후에 제1 기록 장치 어드레스 명령이 발행될 때, '00h'이다. Note * 1: TDA (target device address), the power-up when the first storage device address after the instruction issue (power-up) or a hard reset (hard reset), is '00h'.

도 10을 참조하여 보면, 표는 상이한 메모리 동작들에 대한 다양한 포맷들을 나타낸다. Reference to Figure 10 to see, the table represent different formats for different memory operations. 표에 있어서, 판독, 기록, 소거, 판독 상태, 판독 ID, 기록 구성 레지스터, 기록 장치 어드레스, 및 리셋이 목록화된 8개의 메모리 동작들이 있다. In the Table, there are read, write, erase, read state, read ID, recording the configuration register, the address recording apparatus, and the reset is the listed eight memory operations. 다른 메모리 동작들이 있을 수 있지만, 간략화를 목적으로 그것들은 도시되지 않았다. But it may be other memory operations, for the purpose of simplicity they are not shown. 제1 바이트는 장치 유형(TYPE)을 정의한다. The first byte defines the device type (TYPE). 이 정보는, SIP 포트를 통한 데이터의 직렬 입력 스트림이 처리되어야 할지 말아야 할지의 여부를 결정하기 위해, 온-칩(on-chip) 사전 프로그램된 장치 유형 레지스터 값들과 비교될 수 있다. This information, in order to determine whether or not to do what a serial input stream of data to be processed through the SIP port, an on-chip and can be compared (on-chip) pre-programmed device type register values. 장치 유형과 함께, 제2 칼럼은, 동일 장치 유형의 메모리 장치들 사이를 구별하는데 사용되는, 타깃 장치 어드레스(TDA)를 지정한다. With a device type, a second column, and specifying the target device address (TDA) which is used to distinguish between the same device type of the memory device. 제3 바이트는 명령 정의(CMD)를 정의한다. The third byte defines the instruction definition (CMD). 만약, 적절하다면(예컨대, 판독 동작들), 제4, 제5 및/또는 더 많은 바이트들이 로우 어드레스(RA) 및/또는 칼럼 어드레스(CA) 정보를 정의한다. If defines, if appropriate (e. G., A read operation), the fourth, the fifth and / or more bytes to the row address (RA) and / or the column address (CA) information. 만약, 적절하다면(예컨대, 기록 동작들), 추가적인 바이트들이 동작에 의해 전송되는 데이터(DATA)를 정의한다. If, it defines the data (DATA) transmitted by, if appropriate, (e.g., a write operation, s), additional bytes are operating.

장치 유형, 장치 어드레스, 및 명령은 그것들이 장치 유형에 특정되는 그러한 방식으로 인코드된다. Device type, device address, and the instruction is encoded in such a way that they are specific to the device type. 예시적인 인코딩 스킴들은 도 10 내지 13을 참조하여 후술된다. An exemplary encoding scheme are described below with reference to Figs. 10-13. 이 스킴들은 예시만을 목적으로 매우 상세하다는 것이 이해된다. This scheme will be understood that the very detailed illustrative purposes only. 인코딩 스킴들은 그들 자신의 용도를 위해 생산자들에 의해 상이한 방식들로 변경될 수 있다. Encoding scheme may be changed in different ways by the manufacturer for their own purposes.

도 11은 유형-의존 어드레싱에 대한 일례의 인코딩 스킴의 테이블을 도시한다. It shows a table of an encoding scheme of one example of the dependent addressing-11 is the type. 테이블에 있어서, In the table,

DA[7:0]: 장치 어드레스(본 예에 있어서, 장치들의 최대수 = 2 8 = 256) DA [7: 0]: the device address (in this example, the maximum number of devices = 2 8 = 256)

DA[11:0]: 칼럼 어드레스(본 예에 있어서, 칼럼들의 최대수 = 2 12 = 4,096) DA [11: 0]: the column address (in this example, the maximum number of columns = 2 12 = 4096)

DA[17:0]: 로우 어드레스(본 예에 있어서, 로우들의 최대수 = 2 18 = 262,144) DA [17: 0]: the row address (in the present example, the maximum number of rows = 218 = 262,144)

도 11을 참조하여 보면, 테이블은 장치 어드레스(TDA), 로우 어드레스(RA), 및 칼럼 어드레스(CA)에 대한 인코딩 스킴을 정의한다. Referring to Fig. 11 In the table defines an encoding scheme for the device address (TDA), a row address (RA), and the column address (CA). 이러한 예에 있어서, 장치 어드레스는 총 8 비트를 가지므로, 이 시스템에서 구성될 수 있는 장치들의 총 수는 2 8 = 256이다. In this example, the device address is the total number of devices that may be different, so a total of eight bits, in this configuration the system is 2 8 = 256. 하지만, 장치 어드레스 정의는 다른 직렬 바이트(들)를 사용하여 적절히 확장될 수 있다. However, device address defined may be appropriately extended with the other serial byte (s). 또한, 로우 어드레스 및 칼럼 어드레스 바이트들은 장치 어드레스 포맷과 유사한 방식으로 도시된다. In addition, row address and column address bytes are illustrated in a similar manner to the device address format. 도 5b의 테이블에 대해서 앞서 주목된 바와 같이, 테이블 정의는 대안적으로 LSB를 첫 번째로 하는 역순일 수 있다. As also previously noted with respect to the table 5b, table definition may be alternatively in the reverse order of the LSB first.

도 12는 유형-의존 어드레싱이 있는 NAND 플래시 명령들에 대한 일례의 인코딩 스킴의 테이블을 도시한다. It shows a table of an encoding scheme of one example of the NAND flash command that is dependent addressing-12 is a type.

테이블에 있어서, In the table,

*1: 타깃 DA는, 파워-업 또는 하드 리셋 후에'기록 장치 어드레스' 명령이 발행될 때, 00h이어야 한다. * 1: The target DA, the power-up or when after a hard reset the "recording apparatus address" command is issued, to be 00h.

*2: 로우 및 칼럼 어드레스 바이트들은, 동일 위치 페이지 판독 명령이 전에 발행되었으면, 제공되지 않을 수 있다. * 2: the row and column address bytes, may be co-located the page read command is not provided, if issued before.

도 12를 참조하여 보면, 테이블은, 페이지 판독, 랜덤 데이터 판독, 카피를 위한 페이지 판독, 카피를 위한 타깃 어드레스 입력, 직렬 데이터 입력, 랜덤 데이터 입력, 페이지 프로그램, 블록 소거, 판독 상태, 판독 ID, 기록 구성 레지스터, 기록 장치 어드레스, 및 리셋의 13개의 명령들의 각각에 대한 인코딩 스킴을 정의한다. With reference to Figure 12, the table, the page read, the random data reading, page read for copy, the target address input for copy, the serial data input, a random data input, the page program, block erase, read state, read ID, It defines an encoding scheme for each of the 13 configuration registers of the write command, the address recording apparatus, and a reset. 각 명령은, 도 5b의 테이블에 따라서 NAND 플래시 메모리에 대해 '00h'인, 장치 유형(장치 TYPE)을 포함한다. Each instruction, in accordance with the table of Figure 5b includes a '00h' to the NAND flash memory, device type (Device TYPE). 다음, 각 명령은 '유효'로 표시되는, 장치 어드레스(타깃 DA)를 포함한다. Next, each command includes an apparatus address (DA target) represented by the 'valid'. 장치 어드레스는 직렬 상호 접속의 특정 장치를 선택하기 위해 임의의 장치 어드레스를 식별할 수 있다. Device address may identify any device address to select a specific device in the serial interconnect. 장치 어드레스 칼럼은 적절하다면 더 많은 바이트들로 확장될 수 있다. Device address column can be extended to more bytes if appropriate. 다음, 각 명령은 명령 정의를 포함한다. Next, each command contains a command definition. 도시된 명령 정의는 일반적인 NAND 플래시 메모리 명령 정의와 유사하다. Illustrated instruction definition is similar to a typical NAND flash memory commands justice. 테이블에서 제4 칼럼 및 제5 칼럼은, NAND 플래시 장치의 메모리 셀 어레이 블록의 특정 로우 및 칼럼 위치의 선택을 위한, 로우 어드레스 및 칼럼 어드레스를 각각 나타낸다. In Table 4, the column and the fifth column shows the selection for a particular row and column location of the memory cell array block in the NAND flash device, the row address and column address respectively. 테이블에 도시된 바와 같이, 몇몇의 명령들은 로우 및/또는 칼럼 어드레스를 포함하지 않는다. As shown in the table, some of the instructions does not include the row and / or column addresses.

각 로우 및 칼럼 어드레스 범위에 대한 바이트들의 수는 특정 밀도에 대한 메모리 어레이 크기에 따라 변경될 수 있다. The number of bytes for each row and column address ranges may be changed depending on the memory array size for a given density. 로우 어드레스 및 칼럼 어드레스는 어느 쪽의 방식으로든 전환될 수 있다. The row address and the column address may be converted either way whatsoever. 따라서, 칼럼 어드레스 바이트들은 대안적으로 첫 번째일 수 있고 로우 어드레스 바이트들은 칼럼 어드레스를 뒤 따를 수 있다. Thus, the column address bytes alternatively be the first one, and a row address bytes can follow after the column address. 그것은 특정 메모리 칩 설계 선호에 좌우된다. It depends on the specific memory chip design preference. 최종 칼럼은, 예컨대, '직렬 데이터 입력(80h)', '랜덤 데이터 입력(85h)' 및 '기록 구성 레지스터(A0h)'와 같은, '기록' 동작 명령들에 대한 입력 데이터 칼럼 정의를 도시한다. The final column is, for example, shows a "serial data input (80h)", the input data column defined for, the "record" operation instruction, such as "random data input (85h)" and "recording a configuration register (A0h) ' . 이 입력 데이터 바이트는 장치 세부에 따라 N-바이트들만큼 크거나 1 바이트만큼 작을 수 있다. The input data byte may be less as large as the N- or byte by byte in accordance with the unit detail. '판독 상태(70h)' 명령은 동일 직렬 링크 포트 SOP를 사용하는 각 장치의 상태를 체크하기 위해 필요하며, 그게 아니라면 각 장치는 상태 표시의 용도로 별개의 여분의 하드 핀(hard pin)을 필요로 한다. 'Read status (70h)' command requires the need, and that if each device (hard pin) distinct extra hard pin for the purpose of the status in order to check the status of each device using the same serial link port SOP It shall be. 그것은 상이한 헥스(hex)-수 정의로 변경될 수도 있다. It's different hexes (hex) - can be changed to be defined. 상호 접속된 장치들이 하드 핀 구성 대신 소프트 생성 장치 수를 사용한다면, '기록 장치 어드레스(39h)' 명령이 사용된다. If the cross-connection devices are used the number of soft-generating device instead of a hard pin configuration, a "recording apparatus address (39h) 'command is used. '리셋(FFh)'명령은 각 선택된 장치에 소프트 리셋 기능을 실행할 수 있다. 'Reset (FFh), the command can execute the soft reset function to each selected device. 이 소프트 리셋은, 상호 접속의 모든 장치에 접속되는 'RST#'포트를 사용하는 '하드 리셋'과는 구별한다. The soft reset, is distinguished from the "hard reset" using the "RST # 'port connected to all devices on the interconnection.

도 13은 유형-의존 어드레싱이 있는 NOR 플래시 명령에 대한 일례의 인코딩 스킴의 테이블을 도시한다. It shows a table of an encoding scheme of one example of the NOR flash command that is dependent addressing-13 is a type. 이 테이블에 있어서, In this table,

주 *1: 타깃 DA는, 파워-업 또는 하드 리셋 후에'기록 장치 어드레스' 명령이 발행될 때, 00h이어야 한다. Note * 1: DA is the target, the power-up or when after a hard reset the "recording apparatus address" command is issued, to be 00h.

주 *2: 로우 및 칼럼 어드레스 바이트들은, 동일 위치 페이지 판독 명령이 전에 발행되었으면, 제공되지 않을 수 있다. Note 2: the row and column address bytes, may be co-located the page read command is not provided, if issued before.

도 13의 테이블은 도 12의 테이블과 유사한 포맷을 따른다. Table of Fig. 13 follows a format similar to the table of Fig. 하지만, 도 13의 테이블은, 판독, 버퍼에 기록, 플래시로 버퍼를 프로그램(확인), 칩 소거, 섹터 소거, 프로그램/소거 일시 정지, 프로그램/소거 재개, 판독 상태, 판독 ID, 기록 구성 레지스터, 기록 장치 어드레스, 및 리셋의 상이한 세트의 12 명령들을 갖는 것을 알 수 있다. However, a table 13 is read and written to the buffer, the (OK), the buffer to the flash program, chip erase, sector erase, program / erase pause, the program / erase resume, read status, read ID, recording the configuration register, it can be seen that having 12 different sets of instructions of the address recording apparatus, and a reset. 각 명령은 도 5b의 테이블에 따라서 NOR 플래시 메모리에 대해 '01h'인, 장치 유형(장치 TYPE)을 포함한다. Each command in, the type of device '01h' for the NOR flash memory in accordance with the table of Figure 5b (Device TYPE) include. 다음, 각 명령은 '유효'로 표시되는, 장치 어드레스(타깃 DA)를 포함한다. Next, each command includes an apparatus address (DA target) represented by the 'valid'. 상호 접속된 장치들이 하드 핀 구성 대신 소프트 생성 장치 번호를 사용한다면, '기록 DN 엔트리(39h)' 명령이 사용된다. If interconnected devices using a hard pin configuration instead of the soft number generation device, the "record DN entry (39h) 'command is used. 도 12의 테이블에서와 같이, '리셋(FFh)'명령은 각 선택된 장치에 소프트 리셋 기능을 실행할 수 있다. As the table in Figure 12, the "reset (FFh), the command can execute the soft reset function to each selected device. 이 소프트 리셋은, 상호 접속의 모든 장치에 접속되는 'RST#'포트를 사용하는 '하드 리셋'과는 구별한다. The soft reset, is distinguished from the "hard reset" using the "RST # 'port connected to all devices on the interconnection.

도 14는 유형-의존 어드레싱이 있는 메모리 동작들을 처리하는 방법을 도시한다. Shows a method of processing memory operations that rely on addressed-14 is a type. 이 처리는 일반적인 개념을 도시한다. This process shows a general concept. 특정 명령이나 동작 플로우차트는 이 예와는 상이할 수 있다. Specific instruction or operation flowchart this example and may be different. 예컨대, 판독 또는 기록 데이터를 포함하지 않는 동작은 데이터 전송을 포함하지 않는다. For example, the operation that does not include read or write data do not include the transfer of data. 또한, 명령이 로우 또는 칼럼 어드레스를 포함하지 않으면, 메모리 장치는 로우/칼럼 어드레스 바이트들을 전송하지 않는다. Further, unless the command including the row or column address, the memory device does not transmit the row / column address byte. 직렬 신호 스트림 바이트들이 상호 접속의 각 장치의 IPE, SIP, OPE 또는 SOP를 통해 바이패스될 때, 바이패스 회로가 1 클록 레이턴시로 지정되면, 1 클록 사이클 레이턴시가 있다. When the time serial signal stream of bytes to be bypassed through the IPE, SIP, or OPE SOP of each device on the interconnect, the bypass circuit is specified as one clock latency, there is a one clock cycle latency.

도 14를 참조하여 보면, 메모리 장치가 메모리 명령을 수신할 시에, 메모리 장치는 메모리 명령에 의해 표시되는 장치 유형을 그 자신의 유형 레지스터에 의해 표시되는 그 자신의 장치 유형과 비교한다(단계 14-1). FIG. With reference to Figure 14, the memory device upon receiving the memory command, the memory device is compared with its own device type shown by the type of device represented by a memory command to its own type, the register (Step 14 -One). 메모리 명령은 메모리 명령에 의패 표시되는 장치 유형에 특정된다. The memory command is specific to the type of device represented uipae the memory command. 메모리 장치는 메모리 명령의 장치 유형이 그 자신의 레지스터의 장치 유형에 매치하는지의 여부를 판정한다(단계 14-2). The memory device determines whether or not the device type of the memory command matches the device type of its own register (step 14-2). 2개의 장치 유형들 사이에 유형 매치가 있는 경우에(단계 14-2에서 YES), 메모리 장치는 메모리 명령에 의해 표시되는 장치 어드레스를 그 자신의 어드레스 레지스터에 의해 표시되는 그 자신의 장치 어드레스와 더 비교한다(단계 14-3). Two devices (YES in step 14-2), the type of case in which the match between the type, the memory device further with its own device address is displayed by the device address represented by the memory command on its own address register comparing (step 14-3). 메모리 장치는 메모리 명령의 장치 어드레스가 그 자신의 레지스터의 장치 어드레스에 매치하는지의 여부를 판정한다(단계 14-4). The memory device determines whether the device address of the instruction memory matches the device address of its own register (step 14-4). 어드레스 매치가 있는 경우에(단계 14-4에서 YES), 메모리 장치는 명령을 실행한다(단계 14-5). If there is an address match (YES in step 14-4), the memory device executes the command (step 14-5). 명령에 따라, 이것은 메모리 명령에 의해 표시되는 로우 및 칼럼 어드레스를 처리하는 메모리 장치를 포함할 수 있고, 메모리 명령의 일부로서 수신되는 데이터를 처리하는 것도 포함할 수 있다. Depending on the command, which may include a memory device for processing the row and column address represented by the memory commands, may include also processes the data received as part of a memory command. 하지만, 장치 유형에 매치가 없으면(단계 14-2에서 NO), 또는 장치 어드레스에 매치가 없으면(단계 14-4에서 NO), 메모리 장치는, 메모리 명령을 다음 메모리 장치에 전하는 것을 제외한 메모리 명령의 내부 처리를 실행하지 않는다(단계 14-6). However, if there is no match on the type of device (NO in step 14-2), or if there is no match the device address (NO in step 14-4), the memory device, the memory commands other than those sharing the memory command in the memory device It does not perform an internal process (step 14-6). 도 14를 참조하여 앞서 기술된 메모리 동작들을 처리하는 프로세스의 추가적인 설명을 제공하기 위해, 도 15a 및 15b를 참조하여 타이밍도가 후술된다. Referring to FIG. 14 to provide further explanation of the process for processing the memory operation described above, the timing diagram is described below with reference to Figs. 15a and 15b.

도 15a 및 15b는 유형-의존 어드레싱이 있는 메모리 동작들을 처리하기 위한 신호들에 대한 타이밍 시퀀스를 도시한다. It shows a timing sequence for the signal for processing of memory operations that rely addressed - Figs. 15a and 15b is the type. 타이밍도는, 상호 접속된 3개의 NAND-형 플래시 장치들(85, 86, 87)과 1개의 NOR-형 플래시 장치(84)를 갖는, 도 3b의 메모리 시스템으로부터 초래될 수 있는 예시적인 신호들을 도시한다. Timing diagram, the interconnection of three NAND- type flash device of exemplary signal that may result from the memory system (85, 86, 87) and one having a single NOR- type flash device 84, Fig. 3b It is shown.

메모리 컨트롤러에 의해 발행되는 NAND 플래시 장치들의 페이지 판독에 대한 메모리 명령은: A memory command for the page read from the NAND Flash device, which is issued by the memory controller comprising:

메모리 명령(4) Memory instruction (4)

Figure 112012087291295-pat00005

이다. to be.

메모리 명령에 있어서, In the memory command,

TYPE(00h)는 “NAND 플래시” 장치들을 식별한다(도 5b 참조). TYPE (00h) identifies the "NAND flash" device (see Fig. 5b).

TDA(01h)는 장치 어드레스 “1”을 홀딩하고 있는 장치들을 식별한다. TDA (01h) identifies the device that holds the device address "1".

CMD(00h)는 “페이지 판독”이 실행될 동작을 식별한다. CMD (00h) identifies the action is "page read" is executed.

로우/칼럼 어드레스는, DATA 대신, 메모리의 로우 및 칼럼 어드레스를 식별한다. Row / column address, DATA, instead, to identify the row and column addresses of the memory.

유사하게, NOR 플래시 장치의 페이지 판독에 대한 메모리 명령은: Similarly, the memory command on the page reads of NOR Flash devices:

메모리 명령(4) Memory instruction (4)

Figure 112012087291295-pat00006

이다. to be.

도 3b, 15a 및 15b를 참조하여 보면, NOR-형 플래시 장치(84)는 상호 접속의 첫 번째 장치(즉, 메모리 컨트롤러(50)에 가장 가까운)이다. Figure 3b, With reference to 15a and 15b, NOR- type flash device 84 is the (nearest to the other words, the memory controller 50), the first device on the interconnect. 그것은 'NOR-0'으로서 고유의 유형 플러스(plus) 장치 번호(또는 유형 플러스 장치 식별, 또는 유형 플러스 장치 어드레스)를 갖는다. It has a 'NOR-0' type-specific positive (plus) device number (or type plus the device identification or device type plus address). NOR-0 장치(84)의 다음에 직렬로 접속되는 NAND-형 플래시 장치들(85, 86, ...,및 87)은, 고유의 장치 번호들을 'NAND-0', 'NAND-1' 및 'NAND-(n-1)'로서 갖는다. The NOR-0 device (84) following serial NAND- type flash device connected to the (85, 86, ..., and 87), the unique device number 'NAND-0', 'NAND-1' and has a 'NAND- (n-1)'. 타이밍도의 상부에 있어서, 15-1로 표시되는 직렬 클록(SCLK)에 대한 신호가 있다. In the upper part of the timing chart, a signal for the serial clock (SCLK) represented by 15-1. 다음, 타이밍도는, 15-2, 15-3, 15-4, 15-5로 각각 표시되는 각 메모리 장치(84, 85, 86, ...,및 87)에 대한 직렬 입력(SIP)에 대한 신호들을 포함한다. A serial input (SIP) to the next, the timing chart is, 15-2, 15-3, 15-4, each of the memory devices (84, 85, 86, ..., and 87) represented respectively by 15-5 It includes for signal. 다음, 타이밍도는, 15-6, 15-7, 15-8, 15-9로 각각 표시되는 각 메모리 장치(84, 85, 86, ...,및 87)에 대한 출력 인에이블(OPE)에 대한 신호들을 포함한다. Next, the timing chart is the enable (OPE), an output of the 15-6, 15-7, 15-8, 15-9 to the memory device in which each display (84, 85, 86, ..., and 87) It includes signals for the. 다음, 타이밍도는 15-10으로 표시되는 최종 메모리 장치(87)에 대한 출력 인에이블 에코(OPEQ)에 대한 신호를 포함한다. Next, the timing chart is a signal on output enable echo (OPEQ) for a last memory device 87 is represented by 15-10. 마지막으로, 타이밍도는, 15-11, 15-12, 15-13, 15-14로 각각 표시되는 각 메모리 장치(84, 85, 86, ...,및 87)에 대한 직렬 출력(SOP)에 대한 신호들을 포함한다. Finally, the serial output timing (SOP) for the degree, 15-11, 15-12, 15-13, each of the memory devices are respectively represented by 15-14 (84, 85, 86, ..., and 87) It includes signals for the. 간단한 설명을 목적으로, IPE, CS#, RST#과 같은 다른 신호들은 타이밍도에 도시되지 않는다. For the purpose of simple explanation, IPE, other signals such as CS #, # RST are not shown in the timing diagram. 이 타이밍도에 있어서, 15-15로 표시되는 바와 같은, 'NAND-1에 대한 페이지 판독 명령 세트'는 장치 유형(TYPE=NAND), 타깃 장치 어드레스(DA=1), 명령(00h), 및 로우/칼럼 어드레스와 더불어 첫 번째로 발행된다. In the timing chart, "set the page read command to the NAND-1", as represented by the device type 15-15 (TYPE = NAND), the target device address (DA = 1), commands (00h), and It is issued with the first row / column address. 이러한 입력 신호들의 직렬 스트림은 순차적으로 장치들을 통과하고, 선택된 장치만(이 경우, NAND-1)이 부여된 '페이지 판독' 명령을 장치 내부에서 처리한다. A serial stream of such an input signal is sequentially passed through the apparatus, and only the selected device (in this case, NAND-1) processing the "page read" command is given in the inside of the device. 일반적으로, NAND-형 플래시 메모리는, 데이터를 NAND 플래시 셀들로부터 데이터 레지스터 블록으로 전송하는 내부 '페이지 판독 동작'에 대해 더 긴 시간(일반적으로 20㎲)이 걸린다. In general, NAND- type flash memory, for a longer time inside the "page read operation, transferring data into the data register block from the NAND flash cells takes (typically 20㎲). 따라서, 메모리 컨트롤러는 그 20㎲의 시간 동안 기다려야 한다. Therefore, the memory controller has to wait the time of the 20㎲. 하지만, 메모리 컨트롤러는, NAND-1의 긴 페이지 판독 시간 동안 기다리면서, NOR-형 플래시 장치, NOR-0을 액세스할 수 있다. However, the memory controller is waiting for a long time, the page read of NAND-1, may access a NOR- type flash devices, NOR-0. 그래서, 15-16으로 표시되는 바와 같이, 'NOR-0에 대한 페이지 판독 명령 세트'는 'NAND-1에 대한 페이지 판독 명령 세트'의 직후에 발행된다. So, is issued immediately after the above, "set the page read command for a NOR-0" is "set of the page read command to the NAND-1 'as indicated by 15-16. NOR-형 플래시 메모리는, 예컨대, 100ns와 같은, 매우 빠른 판독 액세스 시간을 가지며, 따라서, 메모리 컨트롤러는 NOR-0으로부터 '요구 페이징(demand paging)'과 같은 많은 빠른 동작들을 실행할 수 있다. NOR- type flash memory, for example, has a very fast read access time, such as 100ns, therefore, the memory controller may execute a number of from 0 NOR-fast operation, such as "paging request (demand paging) '. '요구 페이징'은 가상 메모리를 구현하는 간단한 방법이다. 'Demand paging' is a simple way to implement virtual memory.

요구 페이징을 사용하는 시스템에 있어서, 운영 체계는, 그것을 액세스하고자 하는 시도가 이루어진 경우에만(즉, 페이지 폴트(page fault)가 발생하면), 페이지를 물리적인 메모리내로 카피한다. In a system using a demand paging, the operating system, only when an attempt to access it made (i.e., when a page fault (page fault) occurs), and copy into the physical memory pages. 그것은, 프로세스가 물리적 메모리에 그 자신의 페이지들이 없는 실행을 시작하고, 대부분의 프로세스의 페이지들의 작업 세트가 물리적 메모리에 위치될 때까지 많은 페이지 폴트들이 발생할, 결과가 된다. That process starts running not have its own page in physical memory, and a set of pages of the work of most of the processes that cause many page faults until it is located in physical memory, is the result. 15-17로 표시되는 바와 같이, NOR-0으로부터 출력되는 최종 판독 데이터는, 접속되는 메모리 장치들의 총수가 4이므로, 4 클록 사이클 레이턴시 후에 컨트롤러의 SOP 포트에 직접 접속되는 NAND-2의 SOP 포트에 나타난다. A, 0 NOR-end read data is output from, since the total number of which is connected to the memory device 4, SOP port of NAND-2 after four clock cycles, latency is directly connected to the SOP port of the controller, as indicated by 15-17 appear. 긴 시간 동안의 대기 후에, 메모리 컨트롤러는 NAND-1을 액세스할 수 있다. After waiting for a long time, the memory controller may access the NAND-1. 이 시간에, 15-18로 표시되는 바와 같이, 메모리 컨트롤러는, 로우/칼럼 어드레스 바이트들 없이 'NAND-1에 대한 페이지 판독 명령 세트'를 발생하고, OPE 15-6 신호를 논리 '로'로부터 NAND-1 장치의 출력 회로를 인에이블시키는 논리 '하이'상태로 올리며, 그 후 NAND-1로부터 출력되는 판독 데이터는 15-19로 표시되는 바와 같이 직렬로 접속되는 SIP/SOP 포트들을 통해 스트림 아웃(streamed out)되기 시작한다. At this time, as indicated by 15 to 18, the memory controller, for generating a page read command is set to the NAND-1 ', 15-6 and OPE signals without the row / column address byte from the logic "to" olrimyeo to logic "high" state to enable the output circuit of the NAND-1 unit, and then the read data outputted from the NAND-1 streams out via the SIP / SOP port connected in series, as shown by 15-19 It begins (streamed out). 메모리 컨트롤러의 SOP 포트의 최종 데이터 출력에 4 클록 사이클 레이턴시가 있다. The final output of the SOP data port of the memory controller has a 4-clock cycle latency.

도 16a는 도 3a 내지 3e에 도시된 메모리 장치들로서 사용되는 다른 예시의 메모리 장치 블록을 도시한다. Figure 16a shows a block diagram of another example memory device used as the memory device shown in Figures 3a to 3e. 도 16a에 도시된 메모리 장치(140A)는 도 4a에 도시된 메모리 장치(140A)와 유사하다. A memory device (140A) shown in Figure 16a is similar to the memory device (140A) as shown in Figure 4a. 도 16a를 참조하여 보면, 어드레스 증분 연산자(149)는 장치 컨트롤러/프로세서(142A)로부터의 초기 단계의 요청에 응답하여 동작을 실행한다. With reference to Figure 16a, the address increment operator 149 executes the operation in response to a request from the early stage of the controller / processor (142A). 그러한 특정 예에 있어서, 할당될 장치 어드레스는 그 장치에 의해 증분되는 장치 어드레스이다. In such particular example, the device address to be allocated is a device address that is incremented by the device. 각 장치는 도 6a에 도시된 장치 어드레스 할당 방법을 실행한다. Each device executes the device address assignment process shown in Figure 6a. 하지만, 도 6b에 도시된 단계 6-10 및 6-11은 도 16b에 도시된 것과는 반대이다. However, the steps shown in Figure 6b 6-10 and 6-11 is the opposite from that shown in Figure 16b.

도 3b, 4a, 16a 및 16b를 참조하여 보면, 기록 장치 어드레스 동작을 수신한 장치는, 수신된 장치 유형('DTs')이 장치 유형 레지스터(146)에 등록된 그것의 장치 유형에 매치하는지의 여부를 판정한다(단계 16-8). Figure 3b, 4a, With reference to 16a and 16b, the device receiving the recording apparatus address action, the received device type ( 'DTs') of that match the its type of device properties to a device type of the register 146 determines whether or not (step 16-8). 만약, 장치 유형 매치(단계 16-8에서 YES) 또는 장치 유형 매치 결과가 있으면, 어드레스 매치 판정자(147)는 타깃 장치 어드레스(TDA)(즉,'DAs')가 장치 어드레스 레지스터(148)에 등록된 장치 어드레스(DAr)에 매치하는지의 여부를 판정한다(단계 16-9). If, when the device type of match (YES in step 16-8) or device type matches result, the address match umpire 147 is a target device address (TDA) (i.e., 'DAs') is registered with the device address register (148) the judges whether or not match the device address (DAr) (step 16-9). 만약, 장치 어드레스 매치(단계 16-9에서 YES) 또는 장치 어드레스 매치 결과가 있으면, 장치 어드레스 매치 판정자(147)는 어드레스 매치 표시(147M)를 출력한다. If, when the device address match (YES in step 16-9), or a device address match result, device address match umpire 147 outputs an address match display (147M). 그 후, 수신된 장치 어드레스('DA')는 어드레스 증분 연산자(149)에 의해 증분된다(단계16-10). Then, the received device address ( 'DA') is incremented by the address increment operator 149 (step 16-10). 증분된 어드레스('DA+1')는 장치 어드레스 레지스터(148)에 등록되며(단계 16-11), 증분된 장치 어드레스는 다음의 장치에 전송된다. The incremented address ( 'DA + 1') is registered in the device address register 148 (step 16-11), the device increments the address is transmitted to the next device. 만약, 장치 유형 매치가 없거나(단계 16-8에서 NO) 장치 유형 매치 결과가 없으면, 장치 어드레스 배열도 장치 어드레스 증분도 실행되지 않을 것이다. If, if there is no (NO in step 16-8), the device type or the device type matches the result match, the address array device also will not show as inoperative device address increment. 또한, 장치 어드레스 매치가 없거나(단계 16-9에서 NO) 장치 어드레스 매치 결과가 없으면, 장치 어드레스 배열도 어드레스 증분도 실행되지 않을 것이다. In addition, if there is no match the device address, or (NO in step 16-9) apparatus address match result, the device address is also the address increment arrangement would not be executed.

도 16c는 도 6a의 장치에 의해 실행되는 다른 장치 어드레스 배열 동작을 도시한다. Figure 16c shows another device address array operations executed by the apparatus of Figure 6a. 도 16c의 단계 16-8 및 16-9는 도 16b의 그것들과 일치한다. Step 16-8 and 16-9 in FIG. 16c are consistent with those in FIG. 16b. 만약, 장치 유형 매치(단계 16-8에서 YES)와 장치 어드레스 매치(단계 16-9에서 YES)가 있으면, 수신된 장치 어드레스('DA')는 어드레스 증분 연산자(149)에 의해 증분된다(단계16-12). If, when the device type of match (YES in step 16-8) and the device address match (YES in step 16-9), the received device address ( 'DA') is incremented by the address increment operator 149 (step 16-12). 증분된 어드레스('DA+1')는 장치 어드레스 레지스터(148)에 등록되며(단계 16-13) 증분된 장치 어드레스는 다음의 장치에 전송된다(단계 16-14). The incremented address ( 'DA + 1') is registered in the device address register 148 (step 16-13), the device increments the address is transmitted to the next device (step 16-14).

도 17은 도 3f에 도시된 메모리 장치들로서 사용되는 다른 예시의 메모리 장치 블록을 도시한다. Figure 17 illustrates a block diagram of another example memory device used as the memory device shown in Figure 3f. 도 17에 도시된 메모리 장치(140B)는 도 4a에 도시된 메모리 장치(140A)와 유사하다. A memory device (140B) shown in Figure 17 is similar to the memory device (140A) as shown in Figure 4a. 도 17을 참조하여 보면, 어드레스 증분 연산자(149)는 장치 컨트롤러/프로세서(142B)로부터의 초기 단계의 요청에 응답하여 동작을 실행한다. With reference FIG. 17, the address increment operator 149 executes the operation in response to a request from the early stage of the controller / processor (142B). 장치(140B)는 도 16b의 그것들에 유사한 동작들을 실행한다. Device (140B) performs a similar operation to those in FIG. 16b. 어드레스 증분 연산자(149)에 의해 제공되는 증분된 장치 어드레스는 장치 어드레스 레지스터(148)에 등록되며 다음의 장치에 전송된다. Registered in the address increment device is a device address register (148) provided by the address increment operator 149 and is then transmitted to the device.

도 18은 본 발명의 다른 실시예에 따른 2 채널의 메모리 시스템을 도시한다. Figure 18 shows the memory system of the second channel according to another embodiment of the present invention. 도 18을 참조하여 보면, 메모리 컨트롤러(150)의 제1 채널은 직렬 링크를 통해 접속되는 메모리 장치들의 제1 직렬 상호 접속 구성(151)에 접속된다. With reference FIG. 18, the first channel of the memory controller 150 is connected to the first serial interconnect configuration 151 of memory devices connected via a serial link. 유사하게, 메모리 컨트롤러(150)의 제2 채널은 직렬 링크를 통해 접속되는 메모리 장치들의 제2 직렬 상호 접속 구성(152)에 접속된다. Similarly, the second channel of the memory controller 150 is connected to the second serial interconnect configuration 152 of memory devices connected via a serial link. 직렬 상호 접속 구성(131)의 각각의 최종 장치로부터의 직렬 출력(SOP), 입력 인에이블 에코(IPEQ) 및 출력 인에이블 에코(OPEQ)는, 메모리 컨트롤러(150)에 피드백된다. Serial output (SOP), the enable echo (OPEQ) input enable echo (IPEQ) and the output from each of the last device on the serial interconnect configuration 131 is fed back to the memory controller 150.

메모리 장치들의 제1 직렬 상호 접속 구성(151)의 세부는 도 19a에 도시되어 있다. Details of the first serial interconnect configuration 151 of the memory device is shown in Figure 19a. 메모리 장치들의 제2 직렬 상호 접속 구성(152)의 세부는 도 19b에 도시되어 있다. Details of the second serial interconnect configuration 152 of the memory device is shown in Figure 19b.

도 19a를 참조하여 보면, 메모리 장치들의 제1 직렬 상호 접속 구성(151)은, 직렬로 상호 접속된 (n+1) NOR 플래시 메모리 장치들(160, 161, 162, ...,및 163)을 포함한다. With reference to Figure 19a, a first serial interconnect configuration 151 of the memory device is in a mutually connected in series, (n + 1) NOR flash memory device (160, 161, 162, ..., and 163) It includes. 장치들(160, 161, 162, ...,및 163)은 각각 NOR 플래시 메모리 코어(160A, 161A, 162A, ..., 및 163A)를 갖는다. The device (160, 161, 162, ..., and 163) has a respective NOR flash memory core (160A, 161A, 162A, ..., and 163A). 장치들(160, 161, 162, ...,및 163)의 각각은 그 자신의 메모리 유형(NOR 플래시)을 홀딩하기 위한 레지스터(60)를 갖는다. Each of the devices (160, 161, 162, ..., and 163) has a register 60 for holding its own memory type (NOR flash). 초기화의 동작에 있어서, 장치들(160, 161, 162, ...,및 163)은 각각 장치 어드레스 “NOR-0”, “NOR-1”, “NOR-2”, ..., 및 “NOR-n”를 할당받는다. In operation of the initialization, the device (160, 161, 162, ..., and 163) are each device address "NOR-0", "NOR-1", "NOR-2", ..., and " assigned a NOR-n ". 할당된 장치 어드레스들은 장치들의 (도시되지 않은) 레지스터들에 홀딩된다. Assigned device addresses are held on the (not shown) of the register unit.

도 19b를 참조하여 보면, 메모리 장치들의 제2 직렬 상호 접속 구성(152)은, 직렬로 상호 접속된 (n+1) NAND 플래시 메모리 장치들(170, 171, 172, ...,및 173)을 포함한다. With reference to Figure 19b, a second serial interconnect configuration 152 of the memory device is in a mutually connected in series, (n + 1) NAND flash memory devices (170, 171, 172, ..., and 173) It includes. 장치들(170, 171, 172, ...,및 173)은 각각 NAND 플래시 메모리 코어(170A, 171A, 172A, ..., 및 173A)를 갖는다. The device (170, 171, 172, ..., and 173) have the respective NAND flash memory core (170A, 171A, 172A, ..., and 173A). 장치들(170, 171, 172, ...,및 173)의 각각은 그 자신의 메모리 유형(NAND 플래시)을 홀딩하기 위한 레지스터(60)를 갖는다. Each of the devices (170, 171, 172, ..., and 173) has a register 60 for holding its own type of memory (NAND flash). 초기화의 동작에 있어서, 장치들(170, 171, 172, ...,및 173)은 각각 장치 어드레스 “NAND-0”, “NAND-1”, “NAND-2”, ..., 및 “NAND-n”을 할당받는다. In operation of the initialization, the device (170, 171, 172, ..., and 173) are each device address "NAND-0", "NAND-1", "NAND-2", ..., and " NAND-n receive the allocation. " 할당된 장치 어드레스들은 장치들의 (도시되지 않은) 레지스터들에 홀딩된다. Assigned device addresses are held on the (not shown) of the register unit.

대안적으로, 메모리 장치들의 제1 직렬 상호 접속 구성(151)은 혼합된 유형의 장치들을 포함할 수 있다. Alternatively, the first serial interconnect configuration 151 of the memory device may comprise a mixed-type device. 또한, 메모리 장치들의 제2 직렬 상호 접속 구성(152)은 혼합된 유형의 장치들을 포함할 수 있다. In addition, the second serial interconnect configuration 152 of the memory device may comprise a mixed-type device.

도 20a 및 20b는 도 16에 도시된 메모리 시스템에 사용되는 다른 특정 예의 메모리 장치들의 개략도를 도시한다. Figure 20a and 20b shows a schematic diagram of the memory device of another particular for use in the memory system shown in Fig. 도 20a를 참조하여 보면, 메모리 장치들의 제1 직렬 상호 접속 구성(151)은, 도 3b 예와 동일한 메모리 코어(210A, 211A, 212A, 213A)를 갖는 (n+1) 메모리 장치들(210, 211, 212, ..., 및 213)을 포함한다. In Fig. With reference to 20a, the first serial interconnect configuration 151 of memory device, (n + 1) having the Fig. 3b for example, and the same memory core (210A, 211A, 212A, 213A) of memory devices (210, 211, 212, and includes, ..., and 213). 도 3b에 도시된 특정 예에 있어서, 제1 메모리 장치(210)는 NOR 플래시 메모리 코어(210A)를 갖고, 제2, 제3, ..., 및 제(n+1) 메모리 장치들(211, 212, ..., 및 213)은 각각 NAND 플래시 메모리 코어(211A, 212A, ..., 및 213A)를 갖는다. In FIG. In the particular example shown in FIG. 3b, the first memory device 210 has a NOR flash memory core (210A), the second, third, ..., and (n + 1) memory device (211 , 212, ..., and 213) have the respective NAND flash memory core (211A, 212A, ..., and 213A). 도 3c는, 유형-와이즈 어드레싱(type-wise addressing) 스킴이 채용된, 즉 이전에 안내된 제1 어드레싱 스킴인 점에서, 도 3b 예와는 상이하다. Figure 3c, Type-wise addressing is different (type-wise addressing) the scheme is adopted, that is, in the preceding first addressing scheme is that the guide, and Fig. 3b example. 1개의 NOR 장치와 'n'개의 NAND 장치들이 있다고 가정하면, 유형 플러스 어드레스는 'NOR-O', 'NAND-O', 'NAND-1', ..., 및 'NAND-(n-1)'로서 표시된다. If one NOR device and the 'n' of NAND devices assume that, plus the address type is' NOR-O ',' NAND-O ',' NAND-1 ', ..., and' NAND- (n-1 ) it is shown as a '.

도 20b를 참조하여 보면, 메모리 장치들의 제2 직렬 상호 접속 구성(152)은, 혼합된 메모리 코어(220A, 221A, 222A, ..., 및 223A)를 갖는 복수의 (n+1) 메모리 장치들(220, 221, 222, ..., 및 223)을 포함한다. With reference to Figure 20b, a second serial interconnect configuration 152 of the memory device has a plurality of (n + 1) memory device having a memory core mixture (220A, 221A, 222A, ..., and 223A) It includes the (220, 221, 222, ..., and 223). 제1 메모리 장치(220)는 SRAM 메모리 코어(220A)를 갖고 제2 메모리 장치(221)는 NOR 플래시 메모리 코어(221A)를 갖는다. A first memory device 220 includes a second memory device 221 has a SRAM memory core (220A) has a NOR flash memory core (221A). 제3, ..., 및 제(n+1) 메모리 장치(223)는 각각 NAND 플래시 메모리 코어(222A, ..., 및 223A)를 갖는다. Third, ..., and (n + 1) memory unit 223 each have a NAND flash memory core (222A, ..., and 223A). 메모리 장치들은 유형-와이즈 어드레싱 스킴을 이용하여 어드레싱된다. Type memory devices - it is addressed by using a wise addressing scheme. 1개의 SRAM 장치와 1개의 NOR 장치 및 '(n-1)'개의 NAND 장치들이 있다고 가정하면, 유형 플러스 어드레스는 'SRAM-0','NOR-O', 'NAND-O', ..., 및 'NAND-(n-2)'로서 표시된다. One SRAM device, and one NOR device and a '(n-1)', assuming that there are two NAND device, plus the address type is 'SRAM-0', 'NOR-O', 'NAND-O', ... It is indicated as, and 'NAND- (n-2)'.

앞서 기술된 실시예들에 있어서, 하나의 메모리 명령(예컨대, SIP의 “기록 장치 어드레스” 명령)은 다른 메모리 명령(예컨대, SIP_1의 “기록 장치 어드레스” 명령)과 겹쳐지지 않는다. In embodiments described above, one of the memory instructions (such as "recording apparatus address" command to the SIP) does not overlap with other memory commands (e.g., a "recording apparatus address" command SIP_1). 다른 구현예에 있어서, 장치들에 대한 직렬 입력의 메모리 명령들은 도 21에 도시된 것과 겹치지 않을 수 있다. In other embodiments, the memory, the instructions of the serial input for the device may overlap as shown in Fig. 하지만, 요구된다면, 하나의 장치에 의한 장치 어드레스 (DATA) 증분은, 다른 장치가 어드레스 (DATA) 증분을 실행하기 전에, 완료되어야 한다. However, if desired, device address (DATA) incremented by one unit is to be completed, prior to the other device to execute the address (DATA) increments.

데이터, 정보 또는 신호의 송신이 단일 비트 또는 복수의 비트에 의해 실행되는 것은 당업자에게는 명백해질 것이다. The data, the transmission of the information signal or executed by a single bit or multiple bits will become apparent to those skilled in the art. 예를 들어, 직렬 입력 SIP 및 직렬 출력 SOP 상으로의 데이터 송시는 도 22에 도시된 바와 같이 단일 비트 또는 복수의 비트(M 비트)에 의해 실행되며, M은 1보다 큰 정수이다. For example, as illustrated in the serial input and a serial output 22 SIP data is ode of the SOP and the execution by a single bit or multiple bits (M bits), M is an integer greater than 1. 인터페이스는 단일 I/O 핀 또는 복수의 I/O 핀을 포함해도 된다. The interface may include a single I / O pin or a plurality of I / O pins.

도 23은 본 발명의 다른 실시예에 따르는 메모리 시스템을 도시한다. Figure 23 shows a memory system according to another embodiment of the present invention. 도 23에 도시된 메모리 시스템은 복수의 메모리 장치들(351)의 직렬 상호접속 구성 및 장치들의 동작을 제어하는 메모리 컨트롤러(350)를 포함한다. Also the memory system shown in 23 includes a memory controller 350 for controlling the operation of the serial interconnect and configuration of the device 351, a plurality of memory devices. 예시된 예에서, 구성은 (n+1)개의 메모리 장치들: 장치-0, 장치-1, 장치-2, … In the illustrated example, the configuration is (n + 1) of the memory device: -0 apparatus, device 1, device 2, ... 및 장치-n을 포함한다. And a device -n. 각각의 메모리 장치들은 복수의 포트를 갖는다. Each of the memory devices has a plurality of ports. 도 24의 특정 예에서, 각 장치는 2 포트 장치이다. In the specific example of Figure 24, each unit is a two-port device. 메모리 컨트롤러(350)는 리셋 신호 "RST#", 칩 선택 신호 "CS#" 및 직렬 클록 신호 "SCLK"를 각각의 메모리 장치들의 각각의 포트에 제공한다. Memory controller 350 provides a reset signal "RST #", the chip select signal "CS #" and the serial clock signal "SCLK" on each port of the respective memory device.

도 23 및 24를 참조하면, 제1 메모리 장치(장치-0)는 복수의 데이터 입력 포트(SIP1, SIP2), 복수의 데이터 출력 포트(SOP1, SOP2), 복수의 제어 입력 포트(IPE1, IPE2), 및 복수의 제어 출력 포트(OPE1, OPE2)를 갖는다. Referring to Figures 23 and 24, the first memory device (device -0) includes a plurality of data input ports (SIP1, SIP2), a plurality of data output ports (SOP1, SOP2), a plurality of control input ports (IPE1, IPE2) and a plurality of control output has a port (OPE1, OPE2). 데이터 및 제어 신호들은 메모리 컨트롤러(350)로부터 제1 메모리 장치로 전송된다. Data and control signals are transmitted to the first memory device from the memory controller (350). 제2 메모리 장치(장치-1)는 장치-1이 접속되는 장치-0과 동일한 유형의 포트를 갖는다. A second memory device (device 1) has a port of the same type as the device is -0 -1 device is connected. 예를 들면, 장치-1은 장치-0으로부터 데이터 및 제어 신호를 수신한다. For instance, -1 device receives data and control signals from the machine-0. 구성에서의 최종 메모리 장치(장치-n)는 미리 정해진 레이턴시 후에 메모리 컨트롤러(350)로 되돌려 데이터 및 제어 신호를 제공한다. Last memory device (device -n) in the configuration provides data and control signals back to the memory controller 350 after a predetermined latency. 각 메모리 장치는 후속하는 장치에 IPE1, IPE2, OPE1 및 OPE2(즉, 제어 출력 포트)의 에코(IPEQ1, IPEQ2, OPEQ1, OPEQ2)를 출력한다. Each memory device outputs the echo (IPEQ1, IPEQ2, OPEQ1, OPEQ2) of the succeeding device IPE1, IPE2, OPE1 and OPE2 (i.e., the control output port).

도 25는 본 발명의 다른 실시예에 따르는 메모리 시스템을 도시한다. 25 shows a memory system according to another embodiment of the present invention. 도 25에 도시된 메모리 시스템은 메모리 컨트롤러(450) 및 복수의 메모리 장치들(451)의 직렬 상호접속 구성을 포함한다. FIG memory system shown in Fig. 25 comprises a serial interconnection configuration of the memory controller 450 and a plurality of memory devices (451). 장치들의 구성은 도 26에 도시된다. Configuration of the apparatus is shown in Fig. 각각의 메모리 장치들은 복수의 포트를 갖는다. Each of the memory devices has a plurality of ports. 도 26의 특정 예에서는, 각 장치는 2 포트 장치이다. In the specific example of Figure 26, each unit is a two-port device. 메모리 컨트롤러(450)는 복수의 포트에 대응하는 복수의 그룹의 신호들을 메모리 장치들에 제공한다. Memory controller 450 provides a plurality of groups of signals corresponding to a plurality of ports to the memory devices. 예시된 예에서는, 리셋 신호 "RST#1", 칩 선택 신호 "CS#1" 및 직렬 클록 신호 "SCLK1"이 각각의 메모리 장치들의 각각의 포트 1에 제공된다. In the illustrated example, the reset signal "RST # 1", the chip select signal "CS # 1" and the serial clock signal "SCLK1" is provided on each port of the respective memory device. 유사하게, 포트 2에 대해서, 리셋 신호 "RST#2", 칩 선택 신호 "CS#2" 및 직렬 클록 신호 "SCLK2"가 각각의 메모리 장치들의 각각의 포트에 제공된다. Likewise, for the port 2, the reset signal "RST # 2", the chip select signal "CS # 2" and a serial clock signal "SCLK2" is provided for each port of each memory device.

도 23∼26에 도시된 메모리 시스템 및 장치에서, 도 4a 및 16a에 도시된 장치들이 메모리 장치들의 직렬 상호접속 구성에 사용될 수 있다. Also in the memory system and apparatus shown in FIG. 23-26, to the apparatus shown in Figures 4a and 16a it may be used in the serial interconnection configuration of the memory device. 또한, 도 4b 및 17에 도시된 장치들이 메모리 장치들의 직렬 상호접속 구성에 사용될 수 있다. Further, the apparatus shown in Figure 4b and 17 may be used for the serial interconnection configuration of the memory device. 그러한 경우, 클록 신호 SCLK가 도 3f에 도시된 바와 같이 송신될 필요가 있고, 각 장치는 다음의 장치에 대해 출력 에코 클록 신호 'SCLK_O'를 제공하기 위한 클록 동기화 회로를 갖는다. In such a case, there is a clock signal SCLK to be transmitted as shown in Fig. 3f, each device has a clock synchronization circuit for providing a clock signal output echo 'SCLK_O' for the following device.

상술한 실시예들에서는, 장치 소자들 및 회로들은 간략화를 위해 도면들에 도시된 바와 같이 서로 접속된다. In the embodiments described above, the device elements and circuits are connected to each other as shown in the figures for simplicity. 본 발명의 실제 애플리케이션에서는, 소자들, 회로들 등이 서로 직접 접속되어도 된다. In actual applications of the present invention, the elements, circuits, etc. may be directly connected to each other. 물론, 소자들, 회로들 등이 장치들 또는 기기의 동작에 필요한 다른 소자들, 회로들 등을 통해 서로 간접적으로 접속되어도 된다. Of course, the devices, circuits, etc. may be indirectly connected to each other through the other elements necessary for the operation of the device or devices, circuits, and the like. 따라서, 장치들 및 기기의 실제의 구성에서는, 소자들 및 회로들은 직접 또는 간접적으로 결합되거나 서로 접속된다. Thus, in an actual configuration of the devices and equipment, devices, and circuits or bonded directly or indirectly are connected to each other.

반도체 장치들이 장치들로서 실현될 수 있음은 당업자에게는 명백해질 것이다. In the semiconductor device it can be realized as the device will be apparent to those skilled in the art.

상술한 본 발명의 실시예들은 예로서만 의도된다. Embodiments of the present invention described above are intended only as an example. 변경, 변형 및 수정이 여기에 첨부된 청구항들에 의해서만 정해지는 발명의 범위로부터 벗어남 없이 당업자에 의해 특정 실시예들에 대해 실현될 수 있다. There are changes, variations and modifications can be realized for the particular embodiments by those skilled in the art without departing from the scope of the invention as defined only by the claims appended hereto.

Claims (42)

  1. 복수의 반도체 장치들이 직렬로 접속되고, 복수의 반도체 장치들 각각은 직렬 입력을 수신하기 위한 직렬 입력 접속 및 상기 직렬 입력 접속에서 수신된 상기 직렬 입력으로부터 얻은 출력을 전달하기 위한 출력 접속을 갖는, 하나 이상의 장치 유형을 가지는 복수의 반도체 장치들; And a plurality of semiconductor devices connected in series, each of the plurality of semiconductor device having an output connection for transmitting the serial input connection and an output obtained from said serial input received at the serial input connected to receive a serial input, a a plurality of semiconductor devices having the above type of device; And
    상기 복수의 반도체 장치들 중 제1 반도체 장치의 상기 직렬 입력 접속에 상기 직렬 입력을 제공하는 직렬 출력 접속을 갖는 직렬 출력/입력 컨트롤러로서, 상기 직렬 입력은 상기 복수의 반도체 장치들을 통해 전달되고, 상기 직렬 출력/입력 컨트롤러는 상기 복수의 반도체 장치들 중 최종 반도체 장치로부터 직렬 출력을 수신하는 직렬 입력 접속을 가지는, 직렬 출력/입력 컨트롤러를 포함하고, To the serial input connected to the first semiconductor device of said plurality of semiconductor devices as a serial input / output controller having a serial output connected to provide said serial input, the serial input is transmitted via the plurality of the semiconductor device, wherein serial input / output controller includes having a serial input connected to receive the serial output from the final semiconductor device of the plurality of semiconductor devices, a serial input / output controller,
    상기 반도체 장치들은 각각 장치 유형 식별(identification), 명령 및 장치 어드레스 식별을 포함하는 직렬 입력을 수신하고, 상기 장치 유형 식별이 반도체 장치에 상응하는 장치 유형과 매치하는지 여부 및 상기 장치 어드레스 식별이 반도체 장치에 상응하는 장치 어드레스와 매치하는지 여부를 판정하여 장치 유형 매치 결과 및 장치 어드레스 매치 결과를 제공하고, 상기 장치 유형 매치 결과 및 상기 장치 어드레스 매치 결과에 따라 명령을 실행하도록 구성되는, 시스템. The semiconductor devices each device type identification (identification), command and receiving a serial type comprising a device address identification, and status and the device address identifies that the type of device identification matches the device type corresponding to the semiconductor devices are semiconductor devices corresponding device address matches and determining whether to provide a device type and device address matched the results match result, and the device type match results and configured to execute the command according to the device address match results, that the system for the.
  2. 삭제 delete
  3. 삭제 delete
  4. 삭제 delete
  5. 삭제 delete
  6. 삭제 delete
  7. 삭제 delete
  8. 삭제 delete
  9. 삭제 delete
  10. 삭제 delete
  11. 삭제 delete
  12. 삭제 delete
  13. 청구항 1에 있어서, 상기 복수의 반도체 장치들 각각은, The method according to claim 1, wherein each of the plurality of semiconductor devices,
    각 반도체 장치에 할당될 장치 어드레스를 나타내는 장치 어드레스 지시기; Device address indicator indicating the device address to be assigned to each of the semiconductor device; And
    상기 반도체 장치의 장치 유형을 나타내는 장치 유형 지시기 Device type indicator indicates a device type of the semiconductor device,
    를 더 포함하는, 시스템. The system of further included.
  14. 청구항 13에 있어서, 상기 장치 어드레스 지시기는 할당된 장치 어드레스를 홀딩하는 어드레스 홀더를 포함하고, 홀딩된 상기 장치 어드레스는 상기 반도체 장치의 어드레스를 나타내며; The method according to claim 13, wherein the indicator device address comprises an address holder for holding the assigned device address, and the held the device address indicates the address of the semiconductor device;
    상기 장치 유형 지시기는 상기 장치 유형을 홀딩하는 유형 홀더를 포함하고, 홀딩된 상기 장치 유형은 상기 반도체 장치의 장치 유형을 나타내는, 시스템. The device type indicator is the device type with the type of holder for holding the device type, and the holding is showing a device type of the semiconductor device, system.
  15. 청구항 14에 있어서, The method according to claim 14,
    상기 직렬 입력은 어드레스 넘버를 포함하는 데이터 정보를 더 포함하고; The serial input further comprises a data information including an address number;
    상기 복수의 반도체 장치들의 각각은, 장치 컨트롤러를 포함하고; Each of the plurality of semiconductor devices, comprising: a controller;
    상기 장치 컨트롤러는 The device controller
    상기 장치 유형 매치 결과 및 상기 장치 어드레스 매치 결과에 응답하여 어드레스 넘버를 변경하고; The device type match results and in response to the device address match result, and change the address number;
    상기 직렬 입력에 포함되는 변경된 어드레스 넘버를 포함하는 상기 데이터 정보를 상기 복수의 반도체 장치들 중 다음 반도체 장치에 전송하도록 구성된, 시스템. The system is configured to transmit the data information containing the modified address number to the next semiconductor device of the plurality of semiconductor devices included in said serial input.
  16. 청구항 15에 있어서, 상기 다음 반도체 장치에 의한 어드레스 변경은 이전의 반도체 장치에 의한 장치 어드레스의 변경의 완료 시에 실행되는, 시스템 The method according to claim 15, wherein the next address change by the semiconductor device, the system being executed at the time of the device address by the transfer of the semiconductor device change completion
  17. 청구항 15에 있어서, 상기 데이터 정보의 수신된 상기 어드레스 넘버는 상기 어드레스 홀더 내에 홀딩되어 상기 반도체 장치의 어드레스를 나타내는, 시스템. The method according to claim 15, wherein the address number of the received data information is held in said address holder indicates the address of the semiconductor device, system.
  18. 청구항 15에 있어서, 변경된 상기 어드레스 넘버는 상기 어드레스 홀더 내에 홀딩되어 상기 반도체 장치의 어드레스를 나타내는, 시스템. The method according to claim 15, wherein the modified address number is held in the holder address indicating an address of the semiconductor device, system.
  19. 청구항 15에 있어서, 상기 장치 컨트롤러는 수신된 상기 어드레스 넘버 및 미리 정해진 넘버에 기초하여 산술적인 계산을 실행함으로써 상기 어드레스 넘버를 변경하는, 시스템. The method according to claim 15, wherein the controller is to change the address number, by performing an arithmetic calculation based on the received address number and the predetermined number, the system.
  20. 청구항 15에 있어서, The method according to claim 15,
    상기 어드레스 홀더는 의도된 어드레스 넘버를 홀딩하고; It said address holder is holding an address number intended;
    상기 직렬 입력에 포함되는 상기 장치 어드레스 식별은 상기 의도된 어드레스 넘버를 포함하며; It identifies the device address included in the serial input comprises at the intended address number;
    상기 직렬 입력에 포함되는 상기 데이터 정보의 어드레스 넘버는 초기 어드레스 넘버를 포함하고; An address number of the data information included in the serial input comprises a number and the initial address;
    상기 장치 컨트롤러는 상기 어드레스 매치 결과에 응답하여 상기 초기 어드레스 넘버를 변경할 수 있고, 변경된 어드레스 넘버가 상기 어드레스 홀더에 홀딩된 상기 의도된 어드레스 넘버를 대체할 수 있는, 시스템. The device controller is capable of, and may change the initial address number in response to said address match result, the modified address number replaces the intended number, an address held in said address holder system.
  21. 삭제 delete
  22. 삭제 delete
  23. 삭제 delete
  24. 삭제 delete
  25. 삭제 delete
  26. 삭제 delete
  27. 삭제 delete
  28. 삭제 delete
  29. 삭제 delete
  30. 삭제 delete
  31. 삭제 delete
  32. 삭제 delete
  33. 삭제 delete
  34. 삭제 delete
  35. 삭제 delete
  36. 삭제 delete
  37. 삭제 delete
  38. 삭제 delete
  39. 삭제 delete
  40. 삭제 delete
  41. 삭제 delete
  42. 삭제 delete
KR1020127027959A 2006-12-06 2007-12-04 System and method of operating memory devices of mixed type KR101441225B1 (en)

Priority Applications (9)

Application Number Priority Date Filing Date Title
US86877306P true 2006-12-06 2006-12-06
US60/868,773 2006-12-06
US87089206P true 2006-12-20 2006-12-20
US60/870,892 2006-12-20
US11/622,828 US8271758B2 (en) 2006-12-06 2007-01-12 Apparatus and method for producing IDS for interconnected devices of mixed type
US11/622,828 2007-01-12
US11/771,241 2007-06-29
US11/771,241 US7925854B2 (en) 2006-12-06 2007-06-29 System and method of operating memory devices of mixed type
PCT/CA2007/002182 WO2008067658A1 (en) 2006-12-06 2007-12-04 System and method of operating memory devices of mixed type

Publications (2)

Publication Number Publication Date
KR20120135334A KR20120135334A (en) 2012-12-12
KR101441225B1 true KR101441225B1 (en) 2014-09-17

Family

ID=39491613

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020127027959A KR101441225B1 (en) 2006-12-06 2007-12-04 System and method of operating memory devices of mixed type
KR1020147001536A KR101441280B1 (en) 2006-12-06 2007-12-04 System and method of operating memory devices of mixed type
KR1020097014049A KR101441154B1 (en) 2006-12-06 2007-12-04 System and method of operating memory devices of mixed type

Family Applications After (2)

Application Number Title Priority Date Filing Date
KR1020147001536A KR101441280B1 (en) 2006-12-06 2007-12-04 System and method of operating memory devices of mixed type
KR1020097014049A KR101441154B1 (en) 2006-12-06 2007-12-04 System and method of operating memory devices of mixed type

Country Status (5)

Country Link
EP (1) EP2118903A4 (en)
JP (3) JP5683813B2 (en)
KR (3) KR101441225B1 (en)
TW (1) TWI470645B (en)
WO (1) WO2008067658A1 (en)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8463959B2 (en) * 2010-05-31 2013-06-11 Mosaid Technologies Incorporated High-speed interface for daisy-chained devices
TWI425362B (en) * 2010-12-07 2014-02-01 Alpha Imaging Technology Corp Memory interface chip corresponding to different memories and method of establishing memory transmission channel
US9697872B2 (en) * 2011-12-07 2017-07-04 Cypress Semiconductor Corporation High speed serial peripheral interface memory subsystem
US8614920B2 (en) 2012-04-02 2013-12-24 Winbond Electronics Corporation Method and apparatus for logic read in flash memory
JP5467134B1 (en) * 2012-09-27 2014-04-09 華邦電子股▲ふん▼有限公司 Operation method of a flash memory device and a memory device
FR3041806B1 (en) 2015-09-25 2017-10-20 Stmicroelectronics (Rousset) Sas A non-volatile memory, eg of the EEPROM type, having a large memory capacity, e.g. 16Mbit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5708773A (en) * 1995-07-20 1998-01-13 Unisys Corporation JTAG interface system for communicating with compliant and non-compliant JTAG devices
US6128696A (en) * 1990-04-18 2000-10-03 Rambus Inc. Synchronous memory device utilizing request protocol and method of operation of same
US20040148482A1 (en) * 2003-01-13 2004-07-29 Grundy Kevin P. Memory chain
US20060031593A1 (en) * 2004-08-09 2006-02-09 Sinclair Alan W Ring bus structure and its use in flash memory systems

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4360870A (en) * 1980-07-30 1982-11-23 International Business Machines Corporation Programmable I/O device identification
JPH0484351A (en) * 1990-07-27 1992-03-17 Sony Corp Address setting method
JPH07105121A (en) * 1993-09-30 1995-04-21 Nabco Ltd Decentralized controller
JP3168552B2 (en) * 1993-12-17 2001-05-21 インターナショナル・ビジネス・マシーンズ・コーポレ−ション Memory access control system and method
US5404460A (en) * 1994-01-28 1995-04-04 Vlsi Technology, Inc. Method for configuring multiple identical serial I/O devices to unique addresses through a serial bus
US5636342A (en) * 1995-02-17 1997-06-03 Dell Usa, L.P. Systems and method for assigning unique addresses to agents on a system management bus
US5860080A (en) * 1996-03-19 1999-01-12 Apple Computer, Inc. Multicasting system for selecting a group of memory devices for operation
JP3850067B2 (en) * 1996-04-24 2006-11-29 株式会社ルネサステクノロジ Memory system and a semiconductor memory device for use therein
US6175891B1 (en) * 1997-04-23 2001-01-16 Micron Technology, Inc. System and method for assigning addresses to memory devices
US6453365B1 (en) * 1998-02-11 2002-09-17 Globespanvirata, Inc. Direct memory access controller having decode circuit for compact instruction format
US6144576A (en) * 1998-08-19 2000-11-07 Intel Corporation Method and apparatus for implementing a serial memory architecture
US7356639B2 (en) * 2000-01-05 2008-04-08 Rambus Inc. Configurable width buffered module having a bypass circuit
JP2002236611A (en) * 2000-12-04 2002-08-23 Hitachi Hokkai Semiconductor Ltd Semiconductor device and information processing system
US6996644B2 (en) * 2001-06-06 2006-02-07 Conexant Systems, Inc. Apparatus and methods for initializing integrated circuit addresses
US7073022B2 (en) * 2002-05-23 2006-07-04 International Business Machines Corporation Serial interface for a data storage array
US7032039B2 (en) * 2002-10-30 2006-04-18 Atmel Corporation Method for identification of SPI compatible serial memory devices
KR100605984B1 (en) * 2003-10-18 2006-07-28 삼성전자주식회사 System and Method for discovering mobile anchor point and managing mobility of a mobile node in a network system
US7031221B2 (en) * 2003-12-30 2006-04-18 Intel Corporation Fixed phase clock and strobe signals in daisy chained chips

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6128696A (en) * 1990-04-18 2000-10-03 Rambus Inc. Synchronous memory device utilizing request protocol and method of operation of same
US5708773A (en) * 1995-07-20 1998-01-13 Unisys Corporation JTAG interface system for communicating with compliant and non-compliant JTAG devices
US20040148482A1 (en) * 2003-01-13 2004-07-29 Grundy Kevin P. Memory chain
US20060031593A1 (en) * 2004-08-09 2006-02-09 Sinclair Alan W Ring bus structure and its use in flash memory systems

Also Published As

Publication number Publication date
KR20140019478A (en) 2014-02-14
EP2118903A4 (en) 2010-01-06
TW200845037A (en) 2008-11-16
JP2010511943A (en) 2010-04-15
JP5695724B2 (en) 2015-04-08
KR20090102787A (en) 2009-09-30
EP2118903A1 (en) 2009-11-18
JP2014063523A (en) 2014-04-10
JP5683813B2 (en) 2015-03-11
KR20120135334A (en) 2012-12-12
TWI470645B (en) 2015-01-21
JP2011054204A (en) 2011-03-17
KR101441280B1 (en) 2014-09-17
KR101441154B1 (en) 2014-09-17
WO2008067658A1 (en) 2008-06-12
JP5351130B2 (en) 2013-11-27

Similar Documents

Publication Publication Date Title
US7392343B2 (en) Memory card having a storage cell and method of controlling the same
US7827347B2 (en) Memory system, multi-bit flash memory device, and associated methods
US7032039B2 (en) Method for identification of SPI compatible serial memory devices
CN1278239C (en) Storage system and storage card
KR100630980B1 (en) Memory card and semiconductor device
JP5192233B2 (en) Its use in the ring bus structure and the flash memory system
KR101492383B1 (en) System having one or more memory devices
EP1932157B1 (en) Multiple independent serial link memory
US7457897B1 (en) PCI express-compatible controller and interface for flash memory
JP5311784B2 (en) Semiconductor device
JP4550439B2 (en) Ecc control device
EP2031516A2 (en) A daisy chain arrangement of non-volatile memories
US5822251A (en) Expandable flash-memory mass-storage using shared buddy lines and intermediate flash-bus between device-specific buffers and flash-intelligent DMA controllers
US20080181214A1 (en) Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
US7130958B2 (en) Serial interface to flash-memory chip using PCI-express-like packets and packed data for partial-page writes
US7475174B2 (en) Flash / phase-change memory in multi-ring topology using serial-link packet interface
EP1929482B1 (en) Portable data storage using slc and mlc flash memory
US7515471B2 (en) Memory with output control
US10192591B2 (en) Memory devices having special mode access
CN102177549B (en) A composite memory having a bridging device for connecting discrete memory devices to a system
JP2003058431A (en) Memory card and memory controller
US20100115172A1 (en) Bridge device having a virtual page buffer
CN102034548B (en) Nonvolatile memory device and system, and method of programming a nonvolatile memory device
JP2002259322A (en) Memory system
US7843758B2 (en) Multi-chip package flash memory device and method for reading status data therefrom

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
LAPS Lapse due to unpaid annual fee