KR101386115B1 - fabrication method of SiC UMOSFET with low resistance gate electrode - Google Patents

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Abstract

본 발명은 낮은 게이트 저항을 갖는 SiC UMOSFET 제조방법에 관한 것으로, 트렌치 게이트 구조를 사용하는 탄화규소(SiC) UMOSFET 제조방법에 있어서, SiC 웨이퍼에 스크린 산화막과 트렌치 식각방지 하드마스크층을 형성하는 제 1단계와; 트렌치가 형성될 부위를 포토레지스트로 정의하고, SiC 웨이퍼를 식각하여 트렌치를 형성한 후, 트렌치 내부 벽면에 게이트 절연막을 형성하는 제 2단계와; 폴리실리콘과 금속막을 연달아 증착하여 트렌치 내부에 상기 물질이 채워지도록 하는 제 3단계와; 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)로 상기 금속막과 폴리실리콘을 연마, 제거하여 평탄화를 하는 제 4단계와; SiC 웨이퍼 앞면에 소오스 컨택, 웨이퍼 뒷면에 드레인 전극을 형성하고 열처리를 실시하여 소오스 컨택, 드레인 전극에 오믹접합을 형성하면서 이와 동시에 트렌치 내부의 폴리실리콘과 금속의 반응을 유발, 실리사이드층을 형성하는 제 5단계와; 트렌치 상부에 소오스-게이트 절연막을 형성하는 제 6단계; 그리고, 상기 SiC 웨이퍼 앞면에 형성되고, 상기 소오스-게이트 절연막에 의해 게이트 전극과 전기적으로 절연되도록 금속막을 증착하여 소오스 전극을 형성하는 제 7단계;를 포함하여 구성되는 낮은 게이트 저항을 갖는 SiC UMOSFET 제조방법을 기술적 요지로 한다. 이에 따라, SiC UMOSFET의 트렌치 내부에 폴리실리콘과 금속막을 차례로 적층하여 열처리 시켜 폴리실리콘과 금속막의 계면 사이에 실리사이드를 형성시킴에 의해, 실리사이드와 금속막을 게이트 전극의 일부로 형성시켜 게이트 저항을 감소시키는 이점이 있다. 그리고 본 발명에서는 상기와 같은 게이트 구조를 형성하기 위한 단순화된 제조방법을 제시한다. 구체적으로는 트렌치 식각을 위한 식각방지 하드마스크를 트렌치에 게이트 절연막 성장공정 및 폴리실리콘/금속막의 화학적·기계적 연마공정(Chemical Mechanical Polishing : CMP) 진행시 CMP 중단층으로 활용하여, 1회의 photo/etch 공정으로 트렌치 식각, 게이트 산화막 성장, 폴리실리콘/금속층의 CMP공정까지 모두 진행이 가능하다는 이점이 있다.A method of manufacturing a silicon carbide (SiC) UMOSFET using a trench gate structure, the method comprising: forming a SiC wafer with a screen oxide film and a trench etch resistant hard mask layer ; A second step of defining a region where the trench is to be formed as a photoresist, etching the SiC wafer to form a trench, and then forming a gate insulating film on the inner wall surface of the trench; A third step of successively depositing a polysilicon and a metal film so that the material is filled in the trench; A fourth step of polishing and removing the metal film and the polysilicon by chemical mechanical polishing (CMP) to planarize the metal film and the polysilicon; A source contact is formed on the front surface of the SiC wafer and a drain electrode is formed on the back surface of the wafer and heat treatment is performed to form an ohmic contact to the source contact and drain electrodes while simultaneously causing a reaction between the polysilicon and the metal in the trench, 5 steps; A sixth step of forming a source-gate insulating film on the trench; And a seventh step of forming a source electrode by depositing a metal film on the front surface of the SiC wafer so as to be electrically insulated from the gate electrode by the source-gate insulating film, thereby forming a SiC UMOSFET having a low gate resistance The method is a technical point. Thus, polysilicon and a metal film are sequentially stacked in the trench of the SiC UMOSFET and heat-treated to form a silicide between the interface of the polysilicon and the metal film, thereby forming the silicide and the metal film as a part of the gate electrode, . In addition, the present invention proposes a simplified manufacturing method for forming the gate structure. Specifically, an etching-resistant hard mask for trench etching is used as a CMP stop layer when a gate insulating film growth process and a chemical mechanical polishing (CMP) process of a polysilicon / metal film are performed on a trench, The process has advantages such as trench etching, gate oxide growth, and CMP process of polysilicon / metal layer.

Description

낮은 게이트 저항을 갖는 ＳｉＣ ＵＭＯＳＦＥＴ 제조방법{fabrication method of SiC UMOSFET with low resistance gate electrode}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a SiC UMOSFET having a low gate resistance,

본 발명은 낮은 게이트 저항을 갖는 SiC UMOSFET 제조방법에 관한 것으로, 더욱 상세하게는, SiC UMOSFET의 트렌치 내부에 폴리실리콘과 금속막을 차례로 적층하여 열처리 시켜 폴리실리콘과 금속막의 계면 사이에 실리사이드를 형성시킴에 의해, 실리사이드와 금속막을 게이트 전극의 일부로 형성시켜 게이트 저항을 감소시킨 낮은 게이트 저항을 갖는 SiC UMOSFET 제조방법을 기술적 요지로 한다. The present invention relates to a method of manufacturing a SiC UMOSFET having a low gate resistance and more particularly to a method of forming a silicide between a polysilicon and a metal film by sequentially laminating a polysilicon and a metal film in a trench of a SiC UMOSFET, A SiC UMOSFET fabrication method having a low gate resistance in which a gate resistance is reduced by forming a silicide and a metal film as a part of a gate electrode.

일반적으로 전력소자는 전력의 변환이나 제어를 하는 반도체 소자로서, 정류 다이오드, 전력 트랜지스터, 트라이액 등이 산업, 정보, 통신, 교통, 전력, 가정 등 각 분야에 다양하게 사용되고 있으며, 상기 전력소자는 고내압, 대전류화, 고속 고주파화가 진행되어 왔는데, 최근에는 MOSFET(metal oxide semiconductor field effect transistor), IGBT(insulated gate bipolar transistor), 전력 집적회로(IC)가 전력소자의 중심이 되었으며, 특히 트렌치 타입 게이트를 갖는 U형(U shaped) MOSFET(metal oxide semiconductor field effect transistor)를 특히 'UMOSFET'라 칭한다. In general, a power source is a semiconductor device that performs power conversion or control, and a rectifier diode, a power transistor, and a triac are widely used in various fields such as industry, information, communication, traffic, power, and home. In recent years, metal oxide semiconductor field effect transistors (MOSFETs), insulated gate bipolar transistors (IGBTs) and power integrated circuits (ICs) have become the center of power devices. In particular, trench type gates A U-shaped metal oxide semiconductor field effect transistor (MOSFET) is specifically referred to as a 'UMOSFET'.

이 중에서 특히 고속 스위칭이 가능하고, 구동회로의 손실이 적은 MOS 소자가 주목받고 있으며, 상기 MOS 소자 중에 서도 트렌치 기술을 이용한 상기 UMOSFET는 여러 개를 병렬 연결하여 대전력을 쉽게 제어할 수 있는 장점이 있으므로, 소자의 동작 속도를 빠르게 하면서도 대전력을 흐르게 하기 위해 주로 단위 전력 UMOSFET를 병렬로 연결하여 사용하고 있다.Among these MOS devices, particularly, MOS devices capable of high-speed switching and low loss of driving circuits are attracting attention. Among the MOS devices, the UMOSFETs using trench technology can easily control large power by connecting a plurality of them in parallel Therefore, the unit power UMOSFETs are mainly connected in parallel in order to increase the operating speed of the device while allowing the large power to flow.

이러한 UMOSFET 소자 중 종래기술로는 SiC UMOSFET 소자가 있는바, SiC UMOSFET 소자는 트렌치(trench)의 측벽(sidewall)에 채널이 형성되는 구조이며, 이를 위해 트렌치 측벽에 게이트 절연막이 형성되고 트렌치 내부에는 게이트 전극이 형성된다. Among these UMOSFET devices, there is a SiC UMOSFET device in the prior art. In the SiC UMOSFET device, a channel is formed in a sidewall of a trench. For this purpose, a gate insulating film is formed on the sidewall of the trench, An electrode is formed.

상기 종래기술에 따른 SiC UMOSFET은 트렌치 내부에 고농도로 도핑된 폴리실리콘을 채워넣어 전극물질로 활용한다. The SiC UMOSFET according to the prior art is filled with polysilicon doped at a high concentration into the trench and utilized as an electrode material.

즉, 상기 종래기술에 따른 SiC UMOSFET은 일반적으로 도 1과 같이, SiC 기판에 트렌치(60)를 형성하고 트렌치 내부의 벽면에 게이트 절연막(61)을 형성한 후, 트렌치 내부에 폴리실리콘(62)으로 게이트전극을 형성한다. That is, in the SiC UMOSFET according to the related art, generally, as shown in FIG. 1, a trench 60 is formed on a SiC substrate, a gate insulating film 61 is formed on a wall surface of the trench, Thereby forming a gate electrode.

트렌치(60)는 2002년에 출판된 “Process technology for silicon carbide devices" (Published by INSPEC, 2002 London)의 chapter 4 "Wet and dry etching of SiC"(저자 : S.J. Pearton)에 요약되어 있듯이, CF4, CHF3, SF6, NF3 등의 불소(fluorine)이온을 함유한 원료기체, 또는 Cl2 등의 염소(chlorine)이온을 함유한 원료기체, 또는 ICl, IBr 등의 할로겐 원소를 포함한 원료기체를 사용하여 플라즈마 건식식각(plasma etching) 기술로 형성하는 것이 일반적이다. Trench 60 is the "Process technology for silicon carbide devices" (Published by INSPEC, 2002 London) in chapter 4 "Wet and dry etching of SiC" published in 2002: As outlined in the (By SJ Pearton), CF 4 , A raw material gas containing fluorine ions such as CHF 3 , SF 6 and NF 3 or a raw material gas containing chlorine ions such as Cl 2 or a raw material gas containing halogen elements such as ICl and IBr Is generally formed by a plasma etching technique.

트렌치(60) 식각이 완료된 후에는 트렌치 내부 측벽 및 바닥면에 게이트절연막(61)을 형성하는데, 일반적으로 실리콘 UMOSFET에서는 산화(oxidation) 공정으로 SiO2를 성장시키고, SiC UMOSFET의 경우에는 산화 공정 또는 SiO2 증착(deposition) 공정을 활용한다. 또는 silicon oxynitride, Si3N4 등의 절연막을 증착공정으로 트렌치 내부에 형성하기도 한다. After the etching of the trench 60 is completed, a gate insulating film 61 is formed on the sidewalls and bottom surfaces of the trench. Generally, in the silicon UMOSFET, SiO 2 is grown by an oxidation process. In the case of a SiC UMOSFET, Utilize a SiO 2 deposition process. Or silicon oxynitride, Si 3 N 4 Or the like may be formed in the trench by a vapor deposition process.

게이트 절연막 형성공정에 대한 자세한 정보는 앞에서 언급된 바와 같이 2002년에 출판된 “Process technology for silicon carbide devices" (Published by INSPEC, 2002 London)의 chapter 5 ”Thermally grown and deposited dielectrics on SiC" (저자 : E.Sveinbjand C.-M. Zetterling)에서 얻을 수 있다. For more information on the gate insulating film formation process, refer to chapter 5 "Thermally grown and deposited dielectrics on SiC" of "Process technology for silicon carbide devices" (Published by INSPEC, 2002 London) E. Sveinbjand C.-M. Zetterling.

게이트 절연막(61) 형성이 완료되면 뒤이어 게이트 전극을 형성하는데, 실리콘 공정에서는 게이트 물질로 고농도 도핑된 폴리실리콘(62)을 사용하는 공정이 잘 확립되어 있으며, SiC UMOSFET 제작공정도 이와 같은 실리콘 공정을 차용한다. After the formation of the gate insulating film 61, a gate electrode is formed. In the silicon process, a process using a heavily doped polysilicon 62 as a gate material is well established. The SiC UMOSFET fabrication process is also similar to the silicon process Borrow.

게이트 전극으로 사용하기 위한 폴리실리콘은 일반적으로 저압화학기상증착법(Low-Pressure Chemical Vapor Deposition : LPCVD)공정으로 500℃ ~ 700℃ 범위에서 증착하며, 증착과정 도중이나 또는 증착 후에 붕소(B), 인(P), 비소(As) 등의 도판트(dopant)를 1 x 1020 /cm3 이상의 고농도로 도핑하여 최대한의 전기전도도(electrical conductivity)를 갖도록 한다. Polysilicon for use as a gate electrode is typically deposited by a low-pressure chemical vapor deposition (LPCVD) process at a temperature in the range of 500 ° C to 700 ° C. During or during the deposition process, boron (B), phosphorus (P), and arsenic (As) are doped at a high concentration of 1 x 10 20 / cm 3 or more to have the maximum electrical conductivity.

도핑되지 않은 폴리실리콘은 거의 절연체 수준의 높은 비저항을 갖지만, 예를 들어 인(P)으로 1 x 1021 /cm3의 농도로 도핑된 폴리실리콘은 약 400 μΩ·cm의 비교적 낮은 비저항을 갖게 되므로 충분히 전극으로 사용할 수 있다. 또한 저압화학기상증착법은 단차피복(step coverage)이 매우 우수한 증착방법이므로 트렌치(60)에 증착하더라도 공극(void) 형성 등의 문제가 발생할 가능성이 적다.Although the undoped polysilicon has a high resistivity of almost insulator level, for example, polysilicon doped with phosphorus (P) at a concentration of 1 x 10 21 / cm 3 has a relatively low specific resistance of about 400 μΩ · cm It can be used as an electrode sufficiently. Also, since the low pressure chemical vapor deposition method is an excellent deposition method with a step coverage, there is little possibility of problems such as void formation even when the trench 60 is deposited.

게이트전극 형성을 위한 폴리실리콘(62)의 증착 후에는 폴리실리콘을 트렌치(60) 내부, 또는 인근에 한정하기 위한 포토 공정 및 식각공정을 진행하여 최종적으로 트렌치 게이트 구조를 완성한다.After the deposition of the polysilicon 62 for forming the gate electrode, a photolithography process and an etching process are performed to confine the polysilicon to the inside of the trench 60 or nearby, thereby completing the trench gate structure finally.

상기에서와 같이, 기존의 Si UMOSFET 및 SiC UMOSFET에서는 트렌치 내부에 게이트 전극을 형성하기 위해 폴리실리콘 증착을 거의 예외 없이 사용한다. 그러나 고농도로 도핑된 폴리실리콘이라고 하더라도 최저 비저항이 약 400 μΩ·cm에 달하는데, 이것은 반도체 공정에서 일반적으로 사용하는 금속들의 비저항에 비하면 대략 10 ~ 100배 정도 높은 값이다(Al : 2.7 μΩ·cm, Cu : 1.67 μΩ·cm, Ti : 55.6 μΩ·cm, Ni : 6.9 μΩ·cm 등). As described above, in the conventional Si UMOSFET and SiC UMOSFET, the polysilicon deposition is almost exclusively used to form the gate electrode in the trench. However, even with highly doped polysilicon, the lowest resistivity is about 400 μΩ · cm, which is approximately 10 to 100 times higher than the resistivity of metals commonly used in semiconductor processing (Al: 2.7 μΩ · cm, Cu: 1.67 占 占 cm m, Ti: 55.6 占 占 cm m, Ni: 6.9 占 占 · m, etc.).

또한 메모리(memory) 반도체나 로직(logic) 반도체와 마찬가지로 전력반도체도 칩의 면적이 계속 감소되고 있는 추세인데, 이에 따라 트렌치(60)의 폭도 앞으로 점차 감소할 수밖에 없다. 이럴 경우 폴리실리콘 게이트라인(gate line)의 저항은 불가피하게 증가하게 되어 UMOSFET 소자의 동작특성에 악영향을 미치게 된다.In addition, as in the case of a memory semiconductor or a logic semiconductor, the area of a chip of the power semiconductor is also continuously decreasing. Accordingly, the width of the trench 60 is gradually reduced. In this case, the resistance of the polysilicon gate line inevitably increases, which adversely affects the operation characteristics of the UMOSFET device.

즉, 게이트라인의 저항이 증가하면 전력손실 및 이로 인한 발열문제 등으로 인해 최대로 흘릴 수 있는 전류밀도가 감소하게 되고, 이와 같이 게이트 전류량이 감소하면 UMOSFET 소자의 스위칭속도가 저하된다. 현재로서는 SiC UMOSFET 소자의 개발이 전 세계적으로 초기단계이므로 이와 같은 문제가 제기되지 않는 상황이나, 향후 SiC UMOSFET 소자의 성능 극대화를 위해 칩의 면적을 축소하는 전략을 채택하게 되면 곧 게이트라인의 저항 문제가 중요하게 대두될 것으로 예상된다.That is, when the resistance of the gate line increases, the current density that can be maximally flowed due to the power loss and the heat generation due to the decrease is decreased. As the gate current decreases, the switching speed of the UMOSFET decreases. However, in the future, when the strategy of reducing the area of the chip is adopted in order to maximize the performance of the SiC UMOSFET device, the resistance of the gate line Are expected to become important.

따라서 소자의 스위칭속도가 향상되고 게이트 전극에서의 발열문제도 완화할 수 있는 SiC UMOSFET 소자가 필요한 실정이다. Therefore, a SiC UMOSFET device is required which can improve the switching speed of the device and alleviate heat generation at the gate electrode.

따라서, 본 발명은 상기한 종래기술들의 문제점을 해결하기 위해 안출된 것으로, SiC UMOSFET의 트렌치 내부에 폴리실리콘과 금속막을 차례로 적층하여 열처리 시켜 폴리실리콘과 금속막의 계면 사이에 실리사이드를 형성시킴에 의해, 실리사이드와 금속막을 게이트 전극의 일부로 형성시켜 게이트 저항을 감소시킨 낮은 게이트 저항을 갖는 SiC UMOSFET 제조방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION Accordingly, the present invention has been made to solve the above-mentioned problems occurring in the prior art, and it is an object of the present invention to provide a method of manufacturing a semiconductor device, which comprises: forming a silicide between an interface of polysilicon and a metal film by sequentially depositing polysilicon and a metal film in a trench of SiC UMOSFET, It is an object of the present invention to provide a SiC UMOSFET fabrication method having a low gate resistance in which a gate resistance is reduced by forming a silicide and a metal film as a part of a gate electrode.

상기한 목적을 달성하기 위한 본 발명은, 트렌치 게이트 구조를 사용하는 탄화규소(SiC) UMOSFET 제조방법에 있어서, SiC 웨이퍼에 스크린 산화막과 트렌치 식각방지 하드마스크층을 형성하는 제 1단계와; 트렌치가 형성될 부위를 포토레지스트로 정의하고, SiC 웨이퍼를 식각하여 트렌치를 형성한 후, 트렌치 내부 벽면에 게이트 절연막을 형성하는 제 2단계와; 폴리실리콘과 금속막을 연달아 증착하여 트렌치 내부에 상기 물질이 채워지도록 하는 제 3단계와; 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)로 상기 금속막과 폴리실리콘을 연마, 제거하여 평탄화를 하는 제 4단계와; SiC 웨이퍼 앞면에 소오스 컨택, 웨이퍼 뒷면에 드레인 전극을 형성하고 열처리를 실시하여 소오스 컨택, 드레인 전극에 오믹접합을 형성하면서 이와 동시에 트렌치 내부의 폴리실리콘과 금속의 반응을 유발, 실리사이드층을 형성하는 제 5단계와; 트렌치 상부에 소오스-게이트 절연막을 형성하는 제 6단계; 그리고, 상기 SiC 웨이퍼 앞면에 형성되고, 상기 소오스-게이트 절연막에 의해 게이트 전극과 전기적으로 절연되도록 금속막을 증착하여 소오스 전극을 형성하는 제 7단계;를 포함하여 구성되는 낮은 게이트 저항을 갖는 SiC UMOSFET 제조방법을 기술적 요지로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a silicon carbide (SiC) UMOSFET using a trench gate structure, the method comprising: a first step of forming a screen oxide film and a trench etch-resistant hard mask layer on a SiC wafer; A second step of defining a region where the trench is to be formed as a photoresist, etching the SiC wafer to form a trench, and then forming a gate insulating film on the inner wall surface of the trench; A third step of successively depositing a polysilicon and a metal film so that the material is filled in the trench; A fourth step of polishing and removing the metal film and the polysilicon by chemical mechanical polishing (CMP) to planarize the metal film and the polysilicon; A source contact is formed on the front surface of the SiC wafer and a drain electrode is formed on the back surface of the wafer and heat treatment is performed to form an ohmic contact to the source contact and drain electrodes while simultaneously causing a reaction between the polysilicon and the metal in the trench, 5 steps; A sixth step of forming a source-gate insulating film on the trench; And a seventh step of forming a source electrode by depositing a metal film on the front surface of the SiC wafer so as to be electrically insulated from the gate electrode by the source-gate insulating film, thereby forming a SiC UMOSFET having a low gate resistance The method is a technical point.

상기 트렌치 식각방지 하드마스크층으로 실리콘 질화막(silicon nitride)을 사용하는 것이 바람직하다.It is preferable to use silicon nitride as the trench etch-resistant hard mask layer.

상기 제 1단계에서 형성한 트렌치 식각방지 하드마스크층을 제 4단계의 CMP 공정에서 CMP 중단층(stopping layer)으로 사용하는 것이 바람직하다.The trench etch-resistant hard mask layer formed in the first step may be used as a CMP stopping layer in the CMP process of the fourth step.

상기 제 1단계에서 형성한 트렌치 식각방지 하드마스크가 제 2단계의 게이트 절연막 형성공정에서 트렌치 내부 벽면을 제외한 나머지 부분을 보호함으로써, 최종적으로 게이트 절연막이 트렌치 내부벽면을 제외한 나머지 부분에서는 최종 소자구조에 포함되지 않도록 하는 것이 바람직하다.The trench etch preventing hard mask formed in the first step protects the remaining portion except for the inner wall surface of the trench in the gate insulating film forming process of the second stage so that finally the gate insulating film remains in the final device structure except the inner wall surface of the trench It is preferable not to include it.

상기 게이트 절연막은 산화공정(oxidation)으로 형성된 실리콘 산화막(silicon dioxide)인 것이 바람직하다.The gate insulating layer is preferably a silicon dioxide layer formed by an oxidation process.

상기 게이트 절연막이 증착공정(deposition)으로 형성된 실리콘 산화막인 것이 바람직하다.It is preferable that the gate insulating film is a silicon oxide film formed by a deposition process.

상기 제 3단계에서 형성되는 금속막이 Ni, Ti, W, Co, Ta, Pt 중 어느 하나인 것이 바람직하다.It is preferable that the metal film formed in the third step is any one of Ni, Ti, W, Co, Ta and Pt.

상기 제 1단계에서 형성되는 스크린 산화막과 트렌치 식각방지 하드마스크층이 최종 소자구조에 포함되는 것이 바람직하다.The screen oxide layer and the trench etch-resistant hardmask layer formed in the first step are preferably included in the final device structure.

이에 따라, SiC UMOSFET의 트렌치 내부에 폴리실리콘과 금속막을 차례로 적층하여 열처리 시켜 폴리실리콘과 금속막의 계면 사이에 실리사이드를 형성시킴에 의해, 실리사이드와 금속막을 게이트 전극의 일부로 형성시켜 게이트 저항을 감소시키는 이점이 있다. Thus, polysilicon and a metal film are sequentially stacked in the trench of the SiC UMOSFET and heat-treated to form a silicide between the interface of the polysilicon and the metal film, thereby forming the silicide and the metal film as a part of the gate electrode, .

상기의 구성에 의한 본 발명은, SiC UMOSFET의 트렌치 내부에 폴리실리콘과 금속막을 차례로 적층하여 열처리 시켜 폴리실리콘과 금속막의 계면 사이에 실리사이드를 형성시킴에 의해, 실리사이드와 금속막을 게이트 전극의 일부로 형성시켜 게이트 저항을 대폭 감소시킬 수 있고, 이를 통하여 게이트전극을 통해 흐를 수 있는 전류밀도를 높여 SiC UMOSFET의 스위칭속도를 높일 수 있으며, 또한 높은 저항으로 인한 발열문제를 완화할 수 있다는 효과가 있다. According to the present invention, the polysilicon and the metal film are sequentially stacked in the trench of the SiC UMOSFET and heat-treated to form a silicide between the interface of the polysilicon and the metal film, thereby forming the silicide and the metal film as a part of the gate electrode The gate resistance can be greatly reduced, thereby increasing the current density that can flow through the gate electrode, thereby increasing the switching speed of the SiC UMOSFET and also relieving the heat generation problem due to the high resistance.

도 1은 종래의 SiC UMOSFET의 구조를 간략하게 나타낸 단면도로서, 트렌치 내부에 폴리실리콘 게이트전극이 형성되어 있는 형상을 나타낸 도이고,
도 2는 본 발명에 따른 트랜치 내부에 폴리실리콘, 실리사이드층 및 금속층으로 게이트 전극이 형성되어 있는 형상을 나타낸 도이고,
도 3은 도 2의 구조를 만들기 위한 1단계로서, SiC 웨이퍼에 트렌치를 식각하기 위해 포토레지스트로 트렌치가 식각될 부위를 정의한 상태를 나타낸 도이고,
도 4는 도 2의 구조를 만들기 위한 2단계로서, SiC 웨이퍼에 트렌치를 식각한 후 게이트절연막을 형성한 상태를 나타낸 도이고,
도 5는 도 2의 구조를 만들기 위한 3단계로서, 트렌치에 폴리실리콘과 금속막을 적층한 상태를 나타낸 도이고,
도 6은 도 2의 구조를 만들기 위한 4단계로서, 평탄화 및 절연을 위해 폴리실리콘과 금속막을 트렌치 식각방지 마스크에 도달할 때까지 CMP로 제거한 상태를 나타낸 도이고,
도 7은 도 2의 구조를 만들기 위한 5단계로서, 소오스 컨택과 후면의 드레인 전극을 형성한 상태를 나타내고, 소오스 컨택과 드레인 전극을 형성하기 위한 공정의 일부로서 열처리 공정을 진행하면서 폴리실리콘과 금속층이 반응하여 실리사이드층이 형성된 상태를 나타낸 도이고,
도 8은 도 2의 구조를 만들기 위한 6단계로서, 폴리실리콘 + 실리사이드층 + 금속층으로 구성된 게이트 전극을 소오스 전극과 전기적으로 절연시키기 위해 트렌치 상부에 소오스-게이트 절연막을 형성한 상태를 나타낸 도이고,
도 9는 도 2의 구조를 만들기 위한 7단계로서, 소오스 전극을 형성하여 소오스 컨택과 전기적으로 접촉시킨 상태를 나타낸 도이다.FIG. 1 is a cross-sectional view briefly showing the structure of a conventional SiC UMOSFET, showing a shape in which a polysilicon gate electrode is formed in a trench,
FIG. 2 is a view showing a shape in which a gate electrode is formed of polysilicon, a silicide layer, and a metal layer in a trench according to the present invention,
FIG. 3 is a view illustrating a state where a region where a trench is to be etched by a photoresist is etched to etch the trench on a SiC wafer,
FIG. 4 is a view showing a state where a gate insulating film is formed after etching a trench on a SiC wafer,
FIG. 5 is a view showing a state in which polysilicon and a metal film are stacked on a trench in three steps for making the structure of FIG. 2,
FIG. 6 is a view showing a state where the polysilicon and the metal film are removed by CMP until reaching the trench etching prevention mask for planarization and insulation, and FIG.
FIG. 7 shows a state in which the source contact and the drain electrode are formed on the rear surface, and FIG. 7 shows the state of the source contact and the drain electrode in the fifth step for forming the structure of FIG. 2. As a part of the process for forming the source contact and the drain electrode, And FIG. 5B is a view showing a state in which a silicide layer is formed by reaction.
FIG. 8 is a view illustrating a state where a source-gate insulating film is formed on a trench to electrically isolate a gate electrode composed of a polysilicon + silicide layer + a metal layer from a source electrode in six steps for forming the structure of FIG.
FIG. 9 is a seventh step for forming the structure of FIG. 2, showing a state in which a source electrode is formed and is in electrical contact with a source contact.

이하 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 트랜치 내부에 폴리실리콘, 실리사이드층 및 금속층으로 게이트 전극이 형성되어 있는 형상을 나타낸 도이고, 도 3은 도 2의 구조를 만들기 위한 1단계로서, SiC 웨이퍼에 트렌치를 식각하기 위해 포토레지스트로 트렌치가 식각될 부위를 정의한 상태를 나타낸 도이고, 도 4는 도 2의 구조를 만들기 위한 2단계로서, SiC 웨이퍼에 트렌치를 식각한 후 게이트절연막을 형성한 상태를 나타낸 도이고, 도 5는 도 2의 구조를 만들기 위한 3단계로서, 트렌치에 폴리실리콘과 금속막을 적층한 상태를 나타낸 도이고, 도 6은 도 2의 구조를 만들기 위한 4단계로서, 평탄화 및 절연을 위해 폴리실리콘과 금속막을 트렌치 식각방지 마스크에 도달할 때까지 CMP로 제거한 상태를 나타낸 도이고, 도 7은 도 2의 구조를 만들기 위한 5단계로서, 소오스 컨택과 후면의 드레인 전극을 형성한 상태를 나타내고, 소오스 컨택과 드레인 전극을 형성하기 위한 공정의 일부로서 열처리 공정을 진행하면서 폴리실리콘과 금속층이 반응하여 실리사이드층이 형성된 상태를 나타낸 도이고, 도 8은 도 2의 구조를 만들기 위한 6단계로서, 폴리실리콘 + 실리사이드층 + 금속층으로 구성된 게이트 전극을 소오스 전극과 전기적으로 절연시키기 위해 트렌치 상부에 소오스-게이트 절연막을 형성한 상태를 나타낸 도이고, 도 9는 도 2의 구조를 만들기 위한 7단계로서, 소오스 전극을 형성하여 소오스 컨택과 전기적으로 접촉시킨 상태를 나타낸 도이다. FIG. 2 is a view showing a shape in which a gate electrode is formed of polysilicon, a silicide layer and a metal layer in a trench according to the present invention. FIG. 3 is a first step for forming the structure of FIG. FIG. 4 is a view illustrating a state in which a gate insulating film is formed after a trench is etched on a SiC wafer, which is a step for forming a structure of FIG. 2. FIG. , FIG. 5 is a view showing a state in which a polysilicon and a metal film are laminated on a trench, and FIG. 6 is a diagram showing four steps for forming the structure of FIG. 2, FIG. 7 is a view showing a state in which the silicon and the metal film are removed by CMP until reaching the trench etching prevention mask. FIG. 7 is a step for forming the structure of FIG. 2, 8 shows a state in which the drain electrode is formed on the rear surface and a silicide layer is formed by reacting polysilicon and a metal layer while performing a heat treatment process as a part of a process for forming a source contact and a drain electrode, 9 is a view showing a state in which a source-gate insulating film is formed on the trench in order to electrically isolate the gate electrode composed of the polysilicon + silicide layer + metal layer from the source electrode, as a sixth step for making the structure of FIG. 7 is a view showing a state in which a source electrode is formed and brought into electrical contact with a source contact.

도시된 바와 같이, 본 발명에 따른 낮은 게이트 저항을 갖는 SiC UMOSFET 제조방법은, SiC 웨이퍼에 스크린 산화막과 트렌치 식각방지 하드마스크층을 형성하는 제 1단계와; 트렌치가 형성될 부위를 포토레지스트로 정의하고, SiC 웨이퍼를 식각하여 트렌치를 형성한 후, 트렌치 내부 벽면에 게이트 절연막을 형성하는 제 2단계와; 폴리실리콘과 금속막을 연달아 증착하여 트렌치 내부에 상기 물질이 채워지도록 하는 제 3단계와; 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)로 상기 금속막과 폴리실리콘을 연마, 제거하여 평탄화를 하는 제 4단계와; SiC 웨이퍼 앞면에 소오스 컨택, 웨이퍼 뒷면에 드레인 전극을 형성하고 열처리를 실시하여 소오스 컨택, 드레인 전극에 오믹접합을 형성하면서 이와 동시에 트렌치 내부의 폴리실리콘과 금속의 반응을 유발, 실리사이드층을 형성하는 제 5단계와; 트렌치 상부에 소오스-게이트 절연막을 형성하는 제 6단계; 그리고, 상기 SiC 웨이퍼 앞면에 형성되고, 상기 소오스-게이트 절연막에 의해 게이트 전극과 전기적으로 절연되도록 금속막을 증착하여 소오스 전극을 형성하는 제 7단계;를 포함하여 구성된다.As shown, the method for fabricating a SiC UMOSFET having a low gate resistance according to the present invention comprises: a first step of forming a screen oxide film and a trench etch-resistant hard mask layer on a SiC wafer; A second step of defining a region where the trench is to be formed as a photoresist, etching the SiC wafer to form a trench, and then forming a gate insulating film on the inner wall surface of the trench; A third step of successively depositing a polysilicon and a metal film so that the material is filled in the trench; A fourth step of polishing and removing the metal film and the polysilicon by chemical mechanical polishing (CMP) to planarize the metal film and the polysilicon; A source contact is formed on the front surface of the SiC wafer and a drain electrode is formed on the back surface of the wafer and heat treatment is performed to form an ohmic contact to the source contact and drain electrodes while simultaneously causing a reaction between the polysilicon and the metal in the trench, 5 steps; A sixth step of forming a source-gate insulating film on the trench; And a seventh step of forming a source electrode by depositing a metal film on the front surface of the SiC wafer so as to be electrically insulated from the gate electrode by the source-gate insulating film.

본 발명에서 제안하는 구조는 도 1과 같이 게이트 절연막(61)이 형성된 트렌치(60) 내부에 폴리실리콘(62)만 채워넣는 기존의 구조를 바꿔서, 도 2와 같이 폴리실리콘(62)과 실리사이드층(64), 금속막(63)으로 구성된 다중층 게이트 전극을 형성하는 것이다.The structure proposed in the present invention is different from the conventional structure in which only the polysilicon 62 is filled in the trench 60 in which the gate insulating film 61 is formed as shown in FIG. (64), and a metal film (63).

도 2와 같이 폴리실리콘(62)과 금속막(63)이 접촉한 상태에서 후속 열처리 공정을 거치게 되면 도 3과 같이 폴리실리콘(62)과 금속막(63)의 접촉면에 실리사이드층(64)이 형성된다. 실리사이드(silicide)는 실리콘과 금속의 화합물로서, 낮은 비저항(TiSi2 : 13~20 μΩ·cm, CoSi2 : 16~18 μΩ·cm, NiSi : 15~18 μΩ·cm)을 가질 뿐만 아니라 실리콘과 금속 사이의 접촉저항(contact resistance)을 대폭 줄여주므로 서브미크론 실리콘 프로세서(submicron Si process)에서 널리 사용되고 있는 물질이다. As shown in FIG. 3, when the polysilicon 62 and the metal film 63 are in contact with each other, a silicide layer 64 is formed on the contact surface between the polysilicon 62 and the metal film 63, . Silicide is a compound of silicon and metal. It has a low resistivity (TiSi 2 : 13 to 20 μΩ · cm, CoSi 2 : 16 to 18 μΩ · cm, NiSi: 15 to 18 μΩ · cm) It is widely used in the submicron Si process because it greatly reduces the contact resistance between metals.

이와 같이 게이트 전극으로 폴리실리콘(62)과 실리사이드층(64), 금속막(63)이 함께 기능 하게 되면, 도 1과 같이 폴리실리콘(62)만을 게이트 전극으로 사용하는 경우에 비해 게이트 전극 저항이 크게 감소 하게 되며, 이에 따라 게이트 전극의 통전능력 향상과 발열감소, 이에 따른 SiC UMOSFET의 스위칭속도 향상 효과를 얻을 수 있다.When the polysilicon 62, the silicide layer 64, and the metal film 63 function together as a gate electrode, as compared with the case where only the polysilicon 62 is used as the gate electrode as in FIG. 1, Thus, the gate electrode can be improved in conduction capacity, heat generation can be reduced, and the switching speed of the SiC UMOSFET can be improved.

그리고, 본 발명에서는 도 2의 구조를 용이하게 형성할 수 있는 단순화된 제작방법을 제시한다. 본 발명에서 제시하는 방법에 의하면 트렌치 식각방지 하드마스크(44)를 트렌치 식각, 게이트 절연막(61) 성장, 폴리실리콘(62) 및 금속막(64) CMP 공정에 연이어 활용할 수 있으므로 매우 효율적으로 다중층 게이트 전극을 갖는 SiC UMOSFET을 제작할 수 있다.In the present invention, a simplified manufacturing method that can easily form the structure of FIG. 2 is presented. According to the method presented in the present invention, the trench etch-resistant hard mask 44 can be successively used for trench etching, gate insulating film 61 growth, polysilicon 62 and metal film 64 CMP processes, A SiC UMOSFET having a gate electrode can be manufactured.

본 발명의 이해를 돕기 위해 상기 구조의 구체적인 구현방법을 명시한 실시예를 아래에 제시한다. To facilitate understanding of the present invention, an embodiment showing a concrete implementation method of the above structure is presented below.

본 실시예는 본 발명에서 제시하는 개념의 이해를 돕기 위한 하나의 사례일 뿐이며, 본 발명의 핵심적인 아이디어가 이것에 국한되지는 않는다.
The present embodiment is only one example for helping to understand the concept presented in the present invention, and the core idea of the present invention is not limited to this.

1) 제 1단계 : 1) Step 1:

도 3과 같이, 제 1도전형의 SiC 기판(20), 제 1도전형 SiC층(30), 제 2도전형 SiC층(40)으로 구성된 SiC 웨이퍼에 제 1도전형 SiC 영역(42)을 이온주입(ion implantation)으로 형성한다. 제 1도전형의 SiC 기판(20)은 그 위에 형성될 SiC MOSFET 구조의 지지대(substrate) 역할을 수행하며, 비저항은 약 0.02 Ω·cm 정도로 고농도 기판을 사용한다. 제 1도전형 SiC층(30)은 전력반도체(power semiconductor)로서의 SiC UMOSFET에 걸리는 전압을 지탱하게 되는데, 해당 층의 두께와 농도는 SiC UMOSFET의 전압정격에 따라 선택되며, 두께는 일반적으로 6 ~ 100 μm, 도핑농도는 1 x 1014 /cm3 ~ 1 x 1016 /cm3 범위를 갖게 된다. 제 2도전형 SiC층(40)은 SiC UMOSFET의 채널이 형성될 부분인데, 해당층의 두께는 0,5 ~ 3 μm, 도핑농도는 1 x 1016 /cm3 ~ 1 x 1017 /cm3 범위를 갖는 것이 일반적이다. 그 위에 형성되는 제 1도전형 SiC 영역(42)은 SiC UMOSFET의 소오스(source) 역할을 하게 될 부위이며, 이온주입 기술을 이용하여 1 x 1019 /cm3 이상의 고농도 도핑을 하는 것이 일반적이다. A first conductivity type SiC region 42 is formed on a SiC wafer composed of a first conductivity type SiC substrate 20, a first conductivity type SiC layer 30 and a second conductivity type SiC layer 40 as shown in Fig. 3 It is formed by ion implantation. The SiC substrate 20 of the first conductivity type serves as a substrate of a SiC MOSFET structure to be formed thereon, and a high resistivity substrate is used with a resistivity of about 0.02? · Cm. The first conductive SiC layer 30 supports the voltage applied to the SiC UMOSFET as a power semiconductor. The thickness and concentration of the layer are selected according to the voltage rating of the SiC UMOSFET, 100 탆, and the doping concentration is in the range of 1 x 10 14 / cm 3 to 1 x 10 16 / cm 3 . The second conductive SiC layer 40 is a portion where a channel of the SiC UMOSFET is to be formed. The thickness of the second conductive SiC layer 40 is 0.5 to 3 μm and the doping concentration is 1 × 10 16 / cm 3 to 1 × 10 17 / cm 3 . ≪ / RTI > The first conductive type SiC region 42 formed on the first conductive type SiC region 42 is a region to serve as a source of the SiC UMOSFET and is generally doped with a high concentration of 1 x 10 19 / cm 3 or more using an ion implantation technique.

이와 같은 구조를 가진 SiC 웨이퍼 위에 스크린 산화막(43)을 형성하고 다시 그 위에 트렌치 식각방지 하드마스크층(44)을 형성한다. 상기 스크린 산화막(43)의 형성목적은 이어지는 후속공정에서 SiC 웨이퍼 표면을 보호하는 것이며, 일반적으로 산소 또는 수증기 등을 이용하여 1000 ~ 1200 ℃의 온도에서 산화막의 두께가 100 Å 내외가 되도록 산화막을 성장시킨다. 그 위에 형성하는 트렌치 식각방지 하드마스크층(44)은 이어지는 트렌치 식각공정에서 트렌치(60)가 형성될 부위 이외의 부분이 식각되지 않도록 마스킹을 할 뿐만 아니라, 트렌치 안쪽 내벽에 게이트절연막(61)을 형성할 때와, 폴리실리콘(62)과 금속막(63)을 CMP할 때도 SiC 웨이퍼 표면을 보호하는 다중 역할을 수행한다. 상기 트렌치 식각방지 하드마스크층(44)은 저압화학기상증착법(Low-Pressure Chemical Vapor Deposition : LPCVD)으로 증착된 실리콘 질화막(Si3N4)을 사용하는 것이 가장 바람직하며, 또는 플라즈마 화학기상증착법(Plasma Enhanced Chemical Vapor Deposition : PECVD)으로 실리콘 질화막을 사용하는 것도 가능하다. 그러나 실리콘 질화막에만 국한되지는 않으며, 본 발명에서 제시하는 바와 같이 트렌치 식각방지, 산화막 형성 방지, CMP 중단층(stopping layer)으로서의 역할을 동시에 수행할 수 있는 물질이라면 무엇을 사용해도 무방하다.A screen oxide film 43 is formed on a SiC wafer having such a structure, and a trench etch-resistant hard mask layer 44 is formed thereon. The purpose of forming the screen oxide film 43 is to protect the surface of a SiC wafer in a subsequent subsequent step. Generally, an oxide film is grown to a thickness of about 100 Å at a temperature of 1000 to 1200 ° C. by using oxygen or steam. . The trench etch-preventing hard mask layer 44 formed on the trench etch preventing mask 44 is masked so that portions other than the portions where the trenches 60 are to be formed are not etched in the subsequent trench etch process, and a gate insulating film 61 is formed on the inner walls of the trenches And also protects the surface of the SiC wafer when the polysilicon 62 and the metal film 63 are CMP. It is most preferable to use a silicon nitride film (Si 3 N 4 ) deposited by low-pressure chemical vapor deposition (LPCVD) or a plasma enhanced chemical vapor deposition (CVD) method for the trench etch- Plasma Enhanced Chemical Vapor Deposition (PECVD)). However, the present invention is not limited to the silicon nitride film, and any material that can simultaneously perform the trench etching prevention, the oxide film formation prevention, and the CMP stopping layer as described in the present invention may be used.

그리고, 트렌치 식각방지 하드마스크층(44) 위에 트렌치(60) 영역을 정의하기 위한 포토레지스트(80) 패턴을 형성한다.
A photoresist 80 pattern is then formed on the trench etch-resistant hardmask layer 44 to define the trench 60 region.

2) 제 2단계 : 2) Step 2:

도 4와 같이, 1단계에서 형성된 포토레지스트(80) 마스크를 이용하여 트렌치 식각을 진행하여 트렌치(60)를 정의한다. 트렌치(60)는 플라즈마를 이용한 건식식각(dry etch) 방법으로 형성하는데, 일반적으로 SF6, CF4, CHF3, Cl2 등의 할로겐 원소를 포함한 원료기체와, O2, H2, He, Ar 등의 기체를 혼합하여 사용한다. 트렌치 식각과정은 포토레지스트(80) 마스크를 이용하여 한 번에 진행할 수도 있고, 또는 그것이 어려울 경우에는 포토레지스트(80) 마스크로 트렌치 식각방지 하드마스크층(44)을 정의한 후 포토레지스트(80) 마스크를 제거하고 트렌치 식각방지 하드마스크층(44)을 이용하여 트렌치(60)를 식각하는 2단계 식각을 진행할 수도 있다. As shown in FIG. 4, the trench etching is performed using the photoresist 80 mask formed in the first step to define the trench 60. The trench 60 is formed by a dry etch method using plasma. In general, the source gas containing halogen elements such as SF 6 , CF 4 , CHF 3 , and Cl 2 , and O 2 , H 2 , He, Ar and the like are mixed and used. The trench etch process may be performed at one time using a photoresist 80 mask or if it is difficult to define a trench etch resistant hardmask layer 44 with a photoresist 80 mask followed by a photoresist 80 mask And the trench 60 may be etched using the trench etch-resistant hard mask layer 44 to perform a two-step etching process.

그 후에 산화공정(oxidation)을 통하여 게이트 절연막(61)을 트렌치(60) 내부에 형성한다. SiC UMOSFET에 사용되는 게이트 절연막(61)은 거의 대부분 SiO2이며, 본 실시예에서도 산화공정으로 형성된 SiO2를 게이트 절연막으로 사용하는 경우에 한정하여 서술한다. SiC의 산화공정은 통상적으로 1100 ℃ 이상의 고온에서 건식산화(dry oxidation) 또는 습식산화(wet oxidation)로 진행된다. 이 때 실리콘 질화막 재질의 트렌치 식각방지 하드마스크(44)로 덮인 부분은 산화되지 않는다.Thereafter, a gate insulating film 61 is formed in the trench 60 through an oxidation process. The gate insulating film 61 used for the SiC UMOSFET is substantially SiO 2. In this embodiment, description will be made only in the case where SiO 2 formed by the oxidation process is used as a gate insulating film. The oxidation process of SiC usually proceeds by dry oxidation or wet oxidation at a high temperature of 1100 占 폚 or higher. At this time, the portion of the silicon nitride film covered with the trench anti-etching hard mask 44 is not oxidized.

산화공정으로 게이트 절연막(61)을 형성한 후에는 산화후 열처리(post-oxidation anneal)공정을 통해 SiC와 SiO2 계면의 결함준위(defect state)를 줄여주는 과정을 거친다. 일반적으로 산화후 열처리 공정은 N2O 또는 NO를 이용하여 1100 ~ 1200℃에서 30분에서 3시간 이내로 진행한다. 산화후 열처리 공정을 거치면 SiC와 SiO2 계면의 결함준위가 질소 이온에 의해 무력화(passivation)되므로 결함준위의 농도가 대폭 감소하여 SiC UMOSFET의 소자특성이 향상된다고 알려져 있다. 이 때 실리콘 질화막 재질의 트렌치 식각방지 하드마스크(44)로 덮인 부분에는 질소 이온이 확산하여 침투하기가 매우 어려우므로 나중에 N형 및 P형의 오믹접합 형성시 질소이온으로 인해 오믹접합의 특성이 저하될 가능성이 배제된다.
After the gate insulating film 61 is formed by the oxidation process, the defect state of the interface between SiC and SiO 2 is reduced through a post-oxidation annealing process. In general, the post-oxidation heat treatment process is performed at a temperature of 1100 to 1200 ° C for 30 minutes to 3 hours using N 2 O or NO. It is known that the defect level of SiC and SiO 2 interface is passivated by nitrogen ions after annealing process after oxidation, so that the concentration of defect level is greatly reduced and device characteristics of SiC UMOSFET are improved. At this time, it is very difficult for the nitrogen ions to diffuse and penetrate into the portion covered with the silicon nitride film trench etch-resistant hard mask 44, so that the characteristics of the ohmic contact are deteriorated due to the nitrogen ions in the formation of the N- The possibility of being excluded.

3) 제 3단계 : 3) Step 3:

도 5와 같이, 폴리실리콘(62)과 금속막(63)을 순차적으로 증착한다. 폴리실리콘(62)의 증착공정은 실리콘 반도체공정에서 매우 잘 확립되어 있으며, 일반적으로 저압화학기상증착법(LPCVD)을 이용하여 450 ~ 600 ℃ 범위에서 SiH4, SiH2Cl2 등의 원료기체를 분해하여 증착한다. 이 때, 폴리실리콘의 증착과정에서 PH3, B2H6 등의 기체를 혼합하여 N형 또는 P형으로 도핑(doping)하는 방법도 많이 사용한다. 또는 이온주입이나, POCl3 등을 이용한 열처리를 통해 폴리실리콘(62)을 1 x 1020 /cm3 이상의 고농도로 도핑한다. 이와 같이 고농도로 도핑된 폴리실리콘(62)을 형성한 후에 금속막(63)을 증착하여 도 5와 같이 트렌치(60) 내부에 금속막이 채워지도록 한다. 금속막(63)의 재질은 실리콘 반도체공정에서 실리사이드 형성을 위해 많이 사용하는 금속, 예를 들어 Ni, Ti, Co, W 등을 사용하는 것이 바람직하나, 이에 국한되지는 않는다. 금속막(63)을 증착할 때는 단차피복성이 우수한 증착기술을 적용하여 트렌치(60) 내부에 채워지지 못한 공극이 형성되지 않도록 하는 것이 중요하다.As shown in Fig. 5, the polysilicon 62 and the metal film 63 are sequentially deposited. The deposition process of the polysilicon 62 is well established in the silicon semiconductor process and is generally performed by low pressure chemical vapor deposition (LPCVD) to decompose the source gas such as SiH 4 , SiH 2 Cl 2 , Respectively. In this case, a method of doping N type or P type dopant mixed with gases such as PH 3 and B 2 H 6 is widely used in the process of depositing polysilicon. Alternatively, the polysilicon 62 is doped at a high concentration of 1 x 10 20 / cm 3 or more through ion implantation or heat treatment using POCl 3 or the like. After the highly doped polysilicon 62 is formed, the metal film 63 is deposited to fill the trench 60 with the metal film as shown in FIG. The material of the metal film 63 is preferably, but not limited to, a metal, such as Ni, Ti, Co, W, which is widely used for silicide formation in a silicon semiconductor process. When depositing the metal film 63, it is important to apply an evaporation technique with excellent step coverage so that voids not filled in the trench 60 are not formed.

4) 제 4단계 : 4) Step 4:

폴리실리콘(62)과 금속막(63)을 트렌치(60) 주위로 한정하면서 평탄화(planarization)를 동시에 진행하기 위해 CMP 기술로 도 6과 같이 폴리실리콘(62)과 금속막(63)을 제거한다. 먼저 금속막(63) CMP를 실시하고 뒤이어 폴리실리콘 CMP를 진행한다. 금속 CMP는 일반적으로 Al2O3 slurry를 기반으로 진행되며, 금속의 종류에 따라 분산용액의 종류와 pH, slurry의 농도 등을 가변하여 사용한다. 폴리실리콘 CMP는 SiO2 slurry를 기반으로 하여 pH 11 ~ 12에서 진행하는 것이 일반적이다.
The polysilicon 62 and the metal film 63 are removed by the CMP technique as shown in FIG. 6 to simultaneously planarize while limiting the polysilicon 62 and the metal film 63 around the trench 60 . First, the metal film (63) is subjected to CMP followed by polysilicon CMP. Metal CMP is generally based on Al 2 O 3 slurry. The type of dispersion solution, pH, and slurry concentration are varied depending on the type of metal used. Polysilicon CMP is generally based on SiO 2 slurry and proceeds at pH 11-12.

5) 제 5단계: 5) Step 5:

상기 4단계를 거치고 난 후에도 스크린 산화막(43) 및 트렌치 식각방지 하드마스크(44)를 제거하지 않고 최종 소자의 일부로 계속 사용한다. The screen oxide film 43 and the trench etch preventing hard mask 44 are not removed but continue to be used as a part of the final device even after the above four steps.

도 7과 같이 소오스 영역을 정의하기 위한 photo/etch 공정을 거쳐 앞면에 소오스 컨택(51)을 형성하고, 뒷면에는 전체 면적에 걸쳐 금속막을 증착하여 드레인 전극(10)을 형성한 후 상기 전극의 접촉저항(contact resistance)을 낮추기 위한 열처리공정을 실시한다. 이 과정에서 트렌치(60) 내부의 폴리실리콘(62)과 금속막(63)이 서로 반응하여 실리사이드층(64)이 형성되면서 트렌치 게이트의 저항이 낮아진다. A source contact 51 is formed on the front surface through a photo / etch process to define a source region as shown in FIG. 7, a metal film is deposited on the entire back surface to form a drain electrode 10, A heat treatment process is performed to lower the contact resistance. In this process, the polysilicon 62 and the metal film 63 in the trench 60 react with each other to form the silicide layer 64, thereby lowering the resistance of the trench gate.

상기 소오스 컨택(51)과 드레인 전극(10)은 모두 SiC 소자에서 실리사이드 형성반응을 이용한 오믹접합 형성에 빈번하게 이용되는 금속들, 예를 들어 Ni, Ti, Pt, W, Ta, Mo, Au 등을 사용할 수 있으며, 소오스 컨택(51)의 경우에는 제 1도전형 SiC 영역(42)과 제 2도전형 SiC층(40)에 대하여 동시에 오믹접합을 형성할 수 있어야 한다. 소오스 컨택(51)을 형성하기 위한 금속막의 두께는 일반적으로 100 ㎚ 이하 범위인 경우가 많으며, 뒷면의 드레인 전극(10)은 대량의 전류를 통전할 수 있도록 1 ㎛ 이상의 두꺼운 금속막을 증착하여 사용하는 경우가 대부분이다. 실리사이드 형성을 유발하기 위한 열처리공정은 SiC 소자의 경우 일반적으로 900 ℃ 이상의 고온에서 이루어지며, Ar, N2 등의 불활성 분위기에서 진행된다. 급속열처리(rapid thermal anneal) 기술을 사용할 경우에는 퍼니스(furnace)를 사용할 때에 비해 열처리 시간을 크게 단축하여 일반적으로 3분 이내에 실리사이드 형성반응을 완료할 수 있다.
The source contact 51 and the drain electrode 10 are formed of a metal such as Ni, Ti, Pt, W, Ta, Mo, Au, etc. frequently used for forming an ohmic junction using a silicide formation reaction in a SiC element And in the case of the source contact 51, an ohmic contact can be formed simultaneously with the first conductivity type SiC region 42 and the second conductivity type SiC layer 40. The thickness of the metal film for forming the source contact 51 is generally in the range of 100 nm or less and the drain electrode 10 on the back surface is used by depositing a thick metal film of 1 μm or more in order to conduct a large amount of current Most cases. The heat treatment process for inducing silicide formation is generally performed at a high temperature of 900 ° C or higher in an SiC device and proceeds in an inert atmosphere such as Ar or N 2 . When rapid thermal annealing is used, the heat treatment time is greatly shortened compared to when using a furnace, and the silicidation reaction can be completed within 3 minutes.

6) 제 6단계 :6) Step 6:

{폴리실리콘(62) + 실리사이드(64) + 금속(63)}으로 구성된 게이트 전극을 소오스 전극과 전기적으로 절연시키기 위해 도 8과 같이 소오스-게이트 절연막(52)을 형성한다. 상기 소오스-게이트 절연막(52)은 일반적으로 PECVD 방법으로 증착된 1 ㎛ 내외의 SiO2 막을 패터닝하여 형성한다.
A source-gate insulating film 52 is formed as shown in FIG. 8 to electrically isolate the gate electrode composed of {the polysilicon 62 + the silicide 64 + the metal 63} from the source electrode. The source-gate insulating film 52 is formed by patterning an SiO 2 film having a thickness of about 1 μm generally deposited by a PECVD method.

7) 제 7단계 :7) Step 7:

도 9와 같이 금속막을 증착하여 소오스 전극(53)을 형성한다. 상기 소오스 전극(53)은 일반적으로 실리콘 반도체공정을 차용하여 1 ㎛ 이상의 두꺼운 Al 막을 스퍼터링 등의 방법으로 증착한 후 photo/etch 공정을 거쳐 패터닝하여 사용하며, 이후의 패키징 공정에서 와이어 본딩(wire bonding)을 위한 패드 금속(pad metal)의 역할을 한다.
A metal film is deposited to form a source electrode 53 as shown in FIG. The source electrode 53 is generally formed by depositing a thick Al film with a thickness of 1 탆 or more by sputtering and then patterning through a photo / etch process by using a silicon semiconductor process. In the subsequent packaging process, wire bonding ). ≪ / RTI >

상기의 방법으로 SiC UMOSFET을 제조하면 트렌치 게이트 전극의 저항을 대폭 감소시킬 수 있고, 이를 통하여 게이트 전극을 통해 흐를 수 있는 전류밀도를 높여 SiC UMOSFET의 스위칭속도를 높일 수 있다. 또한 높은 저항으로 인한 발열문제를 완화할 수도 있다. When the SiC UMOSFET is fabricated by the above method, the resistance of the trench gate electrode can be greatly reduced, thereby increasing the current density that can flow through the gate electrode, thereby increasing the switching speed of the SiC UMOSFET. It may also alleviate heat problems due to high resistance.

10 : 드레인 전극 20 : 제 1도전형 SiC 기판
30 : 제 1도전형 SiC층 40 : 제 2도전형 SiC층
42 : 제 1도전형 SiC 영역 43 : 스크린 산화막
44 : 트렌치 식각방지 하드마스크 51 : 소오스 컨택
52 : 소오스-게이트 절연막 53 : 소오스 전극
60 : 트렌치(Trench) 61 : 게이트 절연막
62 : 폴리실리콘 63 : 금속막
64 : 실리사이드층 80 : 포토레지스트10: drain electrode 20: first conductivity type SiC substrate
30: first conductivity type SiC layer 40: second conductivity type SiC layer
42: first conductivity type SiC region 43: screen oxide film
44: trench etch-resistant hard mask 51: source contact
52: source-gate insulating film 53: source electrode
60: Trench 61: Gate insulating film
62: polysilicon 63: metal film
64: silicide layer 80: photoresist

Claims (8)

트렌치 게이트 구조를 사용하는 탄화규소(SiC) UMOSFET 제조방법에 있어서,
SiC 웨이퍼에 스크린 산화막과 트렌치 식각방지 하드마스크층을 형성하는 제 1단계와;
트렌치가 형성될 부위를 포토레지스트로 정의하고, SiC 웨이퍼를 식각하여 트렌치를 형성한 후, 트렌치 내부 벽면에 게이트 절연막을 형성하는 제 2단계와;
폴리실리콘과 금속막을 연달아 증착하여 트렌치 내부에 상기 폴리실리콘과 상기 금속막이 채워지도록 하는 제 3단계와;
화학적 기계적 연마(Chemical Mechanical Polishing, CMP)로 상기 금속막과 폴리실리콘을 연마, 제거하여 평탄화를 하는 제 4단계와;
SiC 웨이퍼 앞면에 소오스 컨택, 웨이퍼 뒷면에 드레인 전극을 형성하고 열처리를 실시하여 소오스 컨택, 드레인 전극에 오믹접합을 형성하면서 이와 동시에 트렌치 내부의 폴리실리콘과 금속의 반응을 유발, 폴리실리콘과 금속막의 접촉면에 실리사이드층을 형성하는 제 5단계와;
트렌치 상부에 소오스-게이트 절연막을 형성하는 제 6단계; 그리고,
상기 SiC 웨이퍼 앞면에 형성되고, 상기 소오스-게이트 절연막에 의해 게이트 전극과 전기적으로 절연되도록 금속막을 증착하여 소오스 전극을 형성하는 제 7단계;를 포함하여 구성됨을 특징으로 하는 낮은 게이트 저항을 갖는 SiC UMOSFET 제조방법.A silicon carbide (SiC) UMOSFET fabrication method using a trench gate structure,
A first step of forming a screen oxide film and a trench etch-resistant hard mask layer on a SiC wafer;
A second step of defining a region where the trench is to be formed as a photoresist, etching the SiC wafer to form a trench, and then forming a gate insulating film on the inner wall surface of the trench;
A third step of successively depositing polysilicon and a metal film so that the polysilicon and the metal film are filled in the trench;
A fourth step of polishing and removing the metal film and the polysilicon by chemical mechanical polishing (CMP) to planarize the metal film and the polysilicon;
A source contact is formed on the front surface of the SiC wafer and a drain electrode is formed on the back surface of the wafer and heat treatment is performed to form an ohmic contact to the source contact and drain electrodes while simultaneously causing a reaction between the polysilicon and the metal in the trench, Forming a silicide layer on the substrate;
A sixth step of forming a source-gate insulating film on the trench; And,
And a seventh step of forming a source electrode by depositing a metal film on the front surface of the SiC wafer and electrically insulated from the gate electrode by the source-gate insulating film. [7] The SiC UMOSFET Gt; 제1항에 있어서,
상기 트렌치 식각방지 하드마스크층으로 실리콘 질화막(silicon nitride)을 사용하는 것을 특징으로 하는 낮은 게이트 저항을 갖는 SiC UMOSFET 제조방법.The method according to claim 1,
Characterized in that a silicon nitride is used as said trench etch-resistant hardmask layer. 제1항에 있어서,
상기 제 1단계에서 형성한 트렌치 식각방지 하드마스크층을 제 4단계의 CMP 공정에서 CMP 중단층(stopping layer)으로 사용하는 것을 특징으로 하는 낮은 게이트 저항을 갖는 SiC UMOSFET 제조방법.The method according to claim 1,
Wherein the trench etch-resistant hardmask layer formed in the first step is used as a CMP stopping layer in the CMP process of the fourth step. 제1항에 있어서,
상기 제 1단계에서 형성한 트렌치 식각방지 하드마스크가 제 2단계의 게이트 절연막 형성공정에서 트렌치 내부 벽면을 제외한 나머지 부분을 보호함으로써, 최종적으로 게이트 절연막이 트렌치 내부벽면을 제외한 나머지 부분에서는 최종 소자구조에 포함되지 않도록 하는 것을 특징으로 하는 낮은 게이트 저항을 갖는 SiC UMOSFET 제조방법.The method according to claim 1,
The trench etch preventing hard mask formed in the first step protects the remaining portion except for the inner wall surface of the trench in the gate insulating film forming process of the second stage so that finally the gate insulating film remains in the final device structure except the inner wall surface of the trench Wherein the SiC UMOSFET has a low gate resistance. 제1항에 있어서,
상기 게이트 절연막은 산화공정(oxidation)으로 형성된 실리콘 산화막(silicon dioxide)임을 특징으로 하는 낮은 게이트 저항을 갖는 SiC UMOSFET 제조방법.The method according to claim 1,
Wherein the gate insulating layer is a silicon dioxide layer formed by an oxidation process. 제1항에 있어서,
상기 게이트 절연막이 증착공정(deposition)으로 형성된 실리콘 산화막임을 특징으로 하는 낮은 게이트 저항을 갖는 SiC UMOSFET 제조방법.The method according to claim 1,
Wherein the gate insulating layer is a silicon oxide layer formed by a deposition process. 제1항에 있어서,
상기 제 3단계에서 형성되는 금속막이 Ni, Ti, W, Co, Ta, Pt 중 어느 하나임을 특징으로 하는 낮은 게이트 저항을 갖는 SiC UMOSFET 제조방법.The method according to claim 1,
Wherein the metal film formed in the third step is one of Ni, Ti, W, Co, Ta, and Pt. 제1항에 있어서,
상기 제 1단계에서 형성되는 스크린 산화막과 트렌치 식각방지 하드마스크층이 최종 소자구조에 포함되는 것을 특징으로 하는 낮은 게이트 저항을 갖는 SiC UMOSFET 제조방법.The method according to claim 1,
Wherein the screen oxide layer and the trench etch-resistant hardmask layer formed in the first step are included in the final device structure.
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