KR101384334B1 - Apparatus for synchronization of data and clock in memory tester - Google Patents
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Abstract
입력되는 데이터의 위상을 셋업(setup)/홀드(hold) 타임(time)이 보장되는 위치로 지연시켜 데이터가 항상 정확하게 서데스(serdes)에서 래치(latch)되도록 한 메모리 테스터에서 데이터 및 클록 동기화장치가 개시된다.
개시된 메모리 테스터에서 데이터 및 클록 동기화장치는, 메모리를 테스트하기 위한 명령 및 패턴 데이터를 출력하는 호스트 단말기, 호스트 단말기의 제어 명령에 따라 메모리를 테스트하는 패턴 발생 보드; 호스트 단말기와 패턴 발생 보드(PGB) 간의 통신을 제어하는 통신 컨트롤러로 이루어진 메모리 테스터에 있어서, 상기 패턴 발생 보드는, 상기 통신 컨트롤러로부터 출력되는 직렬 데이터를 병렬 데이터로 변환하여 알고리즘 패턴 발생기(ALPG)로 전달하는 직렬 입력처리부 및 입력 데이터 프로토콜 변환기를 포함하고, 상기 직렬 입력처리부는, 직렬통신에서 반복되는 특정의 패턴 데이터를 입력받아 현재의 클록과 데이터의 위상을 측정하고, 상기 측정한 위상 값을 이용하여 입력되는 데이터의 위상을 셋-업/홀드 타임이 보장되는 위치로 지연시켜 데이터와 클록을 동기화시키게 된다.Data and clock synchronizers in memory testers that delay the phase of incoming data to a position where a setup / hold time is assured so that data is always latched at the correct position. Is disclosed.
In the disclosed memory tester, a data and clock synchronization apparatus includes: a host terminal for outputting a command and pattern data for testing a memory, and a pattern generation board for testing the memory according to a control command of the host terminal; A memory tester comprising a communication controller that controls communication between a host terminal and a pattern generation board (PGB), wherein the pattern generation board converts serial data output from the communication controller into parallel data to an algorithm pattern generator (ALPG). A serial input processor and an input data protocol converter to transmit the serial input processor to receive specific pattern data repeated in serial communication, and measure a phase of a current clock and data, and use the measured phase value. Therefore, the phase of the input data is delayed to a position where the set-up / hold time is guaranteed to synchronize the data with the clock.
Description
본 발명은 메모리 테스터(memory tester)에서 데이터(data) 및 클록(clock) 동기화(synchronization)장치에 관한 것으로서, 더욱 상세하게는 입력되는 데이터의 위상을 셋업(setup)/홀드(hold) 타임(time)이 보장되는 위치로 지연시켜 데이터가 항상 정확하게 서데스(serdes: Serializer & de-serializer)에서 래치(latch)되도록 한 메모리 테스터에서 데이터 및 클록 동기화장치에 관한 것이다.
BACKGROUND OF THE
일반적으로, 메모리는 컴퓨터, 통신시스템, 화상처리시스템 등에서 사용되는 데이터나 명령 등을 일시적 또는 영구적으로 저장하기 위하여 사용되는 것을 총칭하는 것으로서, 대표적으로 반도체, 테이프, 디스크, 광학방식 등이 있는데 현재 반도체 메모리가 대부분을 차지하고 있다. 이런 반도체 메모리는 데이터 저장방식의 전기적 특성 등에 따라 구분되는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), Flash Memory, ROM(Read Only Memory) 등의 여러 종류가 있는데 이중 DRAM이 차지하는 비중이 가장 크다.Generally, a memory is a general term used for temporarily or permanently storing data or commands used in a computer, a communication system, an image processing system, etc. Typically, the memory is a semiconductor, a tape, a disk, an optical system, Most of the memory is occupied. There are various types of semiconductor memories such as DRAM (Dynamic Random Access Memory), SRAM (Static Random Access Memory), Flash memory, and ROM (Read Only Memory) classified according to the electrical characteristics of the data storage method. Is the largest.
이러한 메모리가 양산되면 테스트 과정을 거쳐 출하가 되는 데, 양산한 IC 메모리가 정상적으로 동작하는지 어떤지를 검사하는 장치가 메모리 테스터이며, 그 공정은 자동화되어 있고 결과는 내장된 컴퓨터에 의해서 처리된다.When such memory is mass-produced, it is shipped through a test process. The memory tester is used to check whether the mass-produced IC memory is normally operated. The process is automated and the result is processed by the built-in computer.
도 1에 종래의 메모리 테스터가 도시된다. A conventional memory tester is shown in Fig.
도 1에 도시된 종래의 메모리 테스터는, 호스트 단말기(110), 통신 컨트롤러(120), 패턴 발생 보드(PGB)부(130), 테스트 대상인 메모리부(140)로 구성된다.The conventional memory tester illustrated in FIG. 1 includes a
호스트 단말기(110)는 사용자로부터 메모리 테스트를 위한 테스트 조건을 입력받기 위한 역할을 한다.The
통신 컨트롤러(120)는 한 개의 호스트 단말기(110)와 패턴 발생 보드부(130) 내의 복수의 패턴 발생 보드(PGB)(131 ~ 130+N) 사이에 통신을 할 수 있도록 특정한 통신 방식을 제공해주는 역할을 한다. The
여기서 복수의 패턴 발생 보드(131 ~ 130+N)의 구성 및 작용은 동일하므로, 이하에서는 설명의 편의를 위해 하나의 패턴 발생 보드(131)에 대해서만 설명하기로 한다.Since the configuration and operation of the plurality of
패턴 발생 보드(131)는 통신 컨트롤러(120)와 알고리즘 패턴 발생기(ALPG)(131b)간의 통신을 담당하는 통신 인터페이스(131a), 메모리 테스트를 위한 패턴을 생성하여 메모리(141)를 테스트하기 위한 상기 알고리즘 패턴 발생기(131b)로 구성된다.The
이렇게 구성된 종래의 메모리 테스터는 다수개의 메모리를 테스트하기 위해서 다수개의 패턴 발생 보드를 구비한다.The conventional memory tester configured as described above includes a plurality of pattern generation boards for testing a plurality of memories.
이와 같이 구성된 종래의 메모리 테스터는 호스트 단말기(110)에서 메모리들을 테스트하기 위해서 통신 컨트롤러(120) 및 통신 인터페이스(131a)를 통해 ALPG(131b) 레지스터 등을 설정하고, 패턴 데이터를 ALPG(131b)내부에 있는 패턴 메모리에 전송한다.The conventional memory tester configured as described above sets the ALPG 131b register and the like through the
이렇게 전송되는 패턴 데이터는 통신 인터페이스(131a)를 통해 ALPG(131b)에 전송되는 데, 이를 위해서 통신 인터페이스(131a)는 특정한 통신 방식을 이용한다. 예컨대, 통신 컨트롤러(120)와 통신 인터페이스(131a) 연결라인은 병렬통신방식과 직렬통신방식 중에서 한 가지를 선택하여 구성된다. 그리고 데이터를 주고 받을 때 패턴 발생 보드(131)의 ID(ALPG identification), 오류 검출 코드(CRC) 등의 정보를 데이터에 부가한 프로토콜(protocol)을 이용한다.The pattern data thus transmitted is transmitted to the ALPG 131b through the
여기서 통신 컨트롤러(120)와 통신 인터페이스(131a) 사이에 병렬통신방식을 이용하면, 직렬통신방식에 비하여 한번에 다수의 데이터 라인으로 전송이 가능하므로 같은 주파수에서 많은 데이터를 보낼 수 있고, 같은 데이터량을 주고 받을 때 직렬통신방식에 비해 낮은 주파수로 데이터를 보내는 것이 가능하므로 안정성이 좋다는 장점이 있다. 하지만, 한 개의 통신 컨트롤러와 다수개의 패턴 발생 보드 간에 통신 라인을 연결해야하므로 통신라인의 수가 많아지고, 통신 라인 사이의 신호 지연시간이 맞지 않으므로 높은 주파수에서는 사용하기 용이하지 않다는 단점이 있다.In this case, when the parallel communication method is used between the
또한, 통신 컨트롤러(120)와 통신 인터페이스(131a) 사이에 직렬통신방식을 사용하면 병렬통신방식에 비하여 통신 컨트롤러와 다수개의 패턴 발생 보드 간에 통신 라인 수를 줄일 수 있어서 많은 수의 패턴 발생 보드를 연결하는 것이 가능하다. 그리고 높은 주파수에서도 통신 라인이 하나이기 때문에 지연시간을 맞출 필요가 없다는 장점이 있다. 하지만, 많은 데이터를 주고 받기 위해서는 높은 주파수를 이용해야하기 때문에 인쇄회로기판(PCB)상에서 SI(Singnal Integrity)문제, PI(Power Integrity) 문제 등을 해결해야 한다.In addition, when the serial communication method is used between the
따라서 이러한 다양한 장단점을 고려하여 통신 컨트롤러(120)와 통신 인터페이스(131a) 사이의 통신 방식을 설정하는 것이 바람직하다.Therefore, in consideration of these various advantages and disadvantages, it is preferable to set a communication method between the
도 1에 개시된 종래 메모리 테스터는 통신 컨트롤러와 통신 인터페이스 사이의 통신 방식이 직렬통신방식이라고 가정한다.The conventional memory tester disclosed in FIG. 1 assumes that the communication method between the communication controller and the communication interface is a serial communication method.
통신 컨트롤러와 통신 인터페이스 사이의 통신 방식이 직렬통신방식일 경우, 통신 인터페이스(131a)에 대한 구성이 도 2에 도시되어 있다.When the communication method between the communication controller and the communication interface is a serial communication method, the configuration of the
도 2에 도시된 바와 같이, 통신 인터페이스(131a)는 통신 컨트롤러(120)에서 발생한 직렬 입력 데이터를 병렬 데이터로 변환하는 직렬 입력처리부(201), 필요한 데이터를 후단의 ALPG(131b)에 전달해주기 위해서 지정된 프로토콜에서 데이터를 추출하는 입력데이터 프로토콜 변환기(202), 상기 ALPG(131b)로부터 출력된 데이터로부터 특정의 프로토콜 데이터를 부가하는 출력데이터 프로토콜 변환기(203), 상기 출력데이터 프로토콜 변환기(203)로부터 출력되는 프로토콜이 부가된 병렬 데이터를 호스트 단말기(110)에 직렬 데이터의 형태로 전송하기 위한 직렬 출력처리부(204)로 구성된다.As shown in FIG. 2, the
이와 같이 구성된 통신 인터페이스(131a)의 동작을 구체적으로 살펴보면, 호스트 단말기(110)에서 ALPG(131b)에 데이터를 전송할 때 전송될 데이터는 통신 컨트롤러(120)를 통하여 직렬 입력처리부(201)로 입력되고, 직렬 입력처리부(201)에서 직렬 데이터(RX_DATA_SER)를 병렬 데이터(RX_DATA_PAR)로 변환을 한 후, 입력데이터 프로토콜 변환기(202)에 전달하고, 입력데이터 프로토콜 변환기(202)에서 특정의 프로토콜을 이용하여 필요한 데이터 부분만 추출하여 병렬 출력 데이터로 ALPG(131b)에 전달한다.Referring to the operation of the
이러한 과정을 통해 메모리 테스트를 위한 모든 데이터의 전송이 끝나면 호스트 단말기(110)는 통신 컨트롤러(120), 통신 인터페이스(131a)를 통하여 테스트 시작 명령을 전송하게 되고, 이러한 테스트 시작 명령에 따라 ALPG(131b)는 자동으로 메모리를 테스트하여 그 결과는 내부의 실패 메모리에 저장을 하고, 테스트가 종료되면 호스트 단말기(110)에서 실패 메모를 읽어 그 결과를 분석하고 패스(pass)/실패(fail) 등을 결정한다.After the transmission of all data for the memory test through this process, the
여기서 호스트 단말기(110)에서 ALPG(131b)로부터 데이터를 읽을 때에는 ALPG(131b)의 출력 데이터를 출력데이터 프로토콜 변환기(203)로 입력하게 되고, 출력데이터 프로토콜 변환기(203)에서 특정의 프로토콜 데이터를 부가한 신호(TX_DATA_PAR)를 만들고, 이 신호를 직렬 출력처리부(204)에 전달한다. 직렬 출력처리부(204)는 입력되는 병렬 데이터(TX_DATA_PAR)를 직렬 데이터(TX_DATA_SER)로 변환하여 통신 컨트롤러(120)를 통해 호스트 단말기(110)로 전달한다.When the
도 3에 특정 통신 프로토콜의 일 예가 도시된다. 평상시에는 프리앰블(PREAMBLE) 신호가 계속 출력되고 있고, 호스트 단말기(110)에서 데이터를 쓰거나 읽을 때 정보(INFORMATION) 데이터가 출력되거나 입력되게 된다. 필요한 정보 데이터가 끝나면 다시 평상시의 프리앰블 신호가 연속적으로 출력되어 진다. 프리앰블의 데이터 값은 일 예로 8비트 단위의 헥사(hexa) 값으로 A5가 반복된다. 프리엠블 신호의 데이터 값인 헥사 A5값은 COMMA 데이터로 이용하여 바이트 얼라인(align)을 시키게 된다.
An example of a specific communication protocol is shown in FIG. In general, a preamble signal is continuously output, and information (INFORMATION) data is output or input when the data is written or read by the
그러나 상기와 같은 종래기술은 직렬통신에서 클록으로 데이터를 서데스(SERDES)를 이용하여 래치하는 경우, 입력되는 데이터와 클록의 위상이 맞지 않는 경우 셋-업 타임의 마진(margin) 때문에 정확하게 데이터가 래치되지 않아 테스트가 불가능한 문제점을 발생하였다.However, in the conventional art, when the data is latched to the clock in serial communication using SERDES, when the input data is out of phase with the clock, the data is accurately corrected due to the margin of the set-up time. There was a problem that could not be tested because it was not latched.
예컨대, 입력데이터와 클록의 위상을 맞추어주는 동기화 기능이 없어, 입력되는 데이터와 클록의 위상이 맞는 않는 경우에는 정확하게 메모리를 테스트할 수 없는 문제점을 유발하였다.
For example, there is no synchronization function to match the phase of the input data and the clock, which causes a problem in that the memory cannot be accurately tested when the input data and the clock do not coincide with each other.
이에 본 발명은 상기와 같은 종래기술에서 발생하는 제반 문제점을 해결하기 위해서 제안된 것으로서,Accordingly, the present invention has been made to solve the above-mentioned problems occurring in the prior art,
본 발명이 해결하고자 하는 과제는 입력되는 데이터의 위상을 셋업(setup)/홀드(hold) 타임(time)이 보장되는 위치로 지연시켜 데이터가 항상 정확하게 서데스(serdes)에서 래치(latch)되도록 한 메모리 테스터에서 데이터 및 클록 동기화장치를 제공하는 데 있다.The problem to be solved by the present invention is to delay the phase of the input data to a position where the setup / hold time is assured so that the data is always latched at the correct position. The memory tester provides a data and clock synchronizer.
본 발명이 해결하고자 하는 다른 과제는 직렬통신에서 반복되는 특정의 패턴 데이터를 입력받아 입력 지연을 이용하여 현재의 클록과 데이터의 위상을 측정하고, 그 측정된 값을 이용하여 입력되는 데이터의 위상을 셋-업/홀드 타임이 보장되는 위치로 지연시켜 데이터가 항상 서데스에서 정확하게 래치되도록 한 메모리 테스터에서 데이터 및 클록 동기화장치를 제공하는 데 있다.
Another problem to be solved by the present invention is to measure the phase of the current clock and the data using the input delay by receiving the specific pattern data repeated in serial communication, and the phase of the input data using the measured value This is to provide a data and clock synchronizer in a memory tester that delays the set-up / hold time to a guaranteed position so that data is always latched correctly in the suspend.
상기와 같은 과제들을 해결하기 위한 본 발명에 따른 메모리 테스터에서 데이터 및 클록 동기화장치는,Data and clock synchronization apparatus in the memory tester according to the present invention for solving the above problems,
메모리를 테스트하기 위한 명령 및 패턴 데이터를 출력하는 호스트 단말기와, 호스트 단말기의 제어 명령에 따라 메모리를 테스트하는 패턴 발생 보드와; 호스트 단말기와 패턴 발생 보드(PGB) 간의 통신을 제어하는 통신 컨트롤러로 이루어진 메모리 테스터에 있어서,A host terminal for outputting command and pattern data for testing the memory, and a pattern generation board for testing the memory according to a control command of the host terminal; In the memory tester comprising a communication controller for controlling the communication between the host terminal and the pattern generation board (PGB),
상기 패턴 발생 보드는,The pattern generation board,
상기 통신 컨트롤러로부터 출력되는 직렬 데이터를 병렬 데이터로 변환하여 알고리즘 패턴 발생기(ALPG)로 전달하는 직렬 입력처리부를 포함하고,A serial input processing unit converting serial data output from the communication controller into parallel data and transferring the serial data to an algorithm pattern generator (ALPG),
상기 직렬 입력처리부는,The serial input processing unit,
직렬통신에서 반복되는 특정의 패턴 데이터를 입력받아 현재의 클록과 데이터의 위상을 측정하고, 상기 측정한 위상 값을 이용하여 입력되는 데이터의 위상을 셋-업/홀드 타임이 보장되는 위치로 지연시켜 데이터와 클록을 동기화시키는 것을 특징으로 한다.
Receive specific pattern data repeated in serial communication and measure the phase of the current clock and data, and delay the phase of the input data to the position where the set-up / hold time is guaranteed by using the measured phase value. It is characterized by synchronizing data and clock.
상기 직렬 입력처리부는,The serial input processing unit,
상기 통신 컨트롤러로부터 출력되는 메모리 테스트를 위한 직렬 데이터를 지연 값으로 지연시키는 입력 지연기;An input delayer for delaying serial data for a memory test output from the communication controller to a delay value;
상기 입력 지연기에서 입력된 직렬 데이터를 비트 슬립 신호에 따라 병렬 데이터로 변환하는 서데스(SERDES);SERDES converting serial data input from the input delay unit into parallel data according to a bit sleep signal;
입력되는 프리앰블 신호 값을 디코딩하고, 상기 서데스에 비트 슬립 신호를 발생하여 바이트 정렬을 제어하는 바이트 정렬기;A byte aligner which decodes an input preamble signal value and generates a bit sleep signal to the sudes to control byte alignment;
상기 직렬 데이터와 입력 클록의 위상을 측정하고, 상기 측정한 위상 값을 이용하여 입력데이터를 지연시키는 지연 값을 산출하여 상기 입력 지연기에 전달하는 지연값 계산기를 포함한다.
And a delay calculator for measuring a phase of the serial data and an input clock, calculating a delay value for delaying input data using the measured phase value, and transmitting the delay value to the input delay unit.
상기에서 지연값 계산기는,In the above, the delay calculator,
상기 서데스의 출력이 현재 값에서 다른 값으로 변하는 시점까지의 지연 값을 산출하고, 상기 산출한 지연 값과 초기 설정된 지연 값과의 차이를 산출하여 입력된 직렬 데이터를 지연시키기 위한 지연 값을 산출하는 것을 특징으로 한다.
Calculate a delay value until the output of the sudes changes from a current value to another value, and calculate a difference between the calculated delay value and an initially set delay value to calculate a delay value for delaying input serial data Characterized in that.
상기에서 지연값 계산기는,In the above, the delay calculator,
지연 값(idelay_val)을 "0"으로 초기화한 상태에서, 다음 클록에서 제1상태로 천이를 수행하여 상기 지연 값을 "1"증가시키고(idelay_val = idelay_val+1), 그 다음 클록에서 제2상태로 천이를 하여 상기 서데스의 출력 병렬 데이터와 이전에 저장하고 있던 서데스의 출력 병렬 데이터를 비교하여 동일하면 상기 제1상태로 이동하여 상기 "1" 증가시킨 지연 값을 출력하는 것을 특징으로 한다.
With the delay value initialized to "0", the transition is made to the first state at the next clock to increase the delay value to "1" (idelay_val = idelay_val + 1) and then to the second state at the next clock. Transition to and compare the output parallel data of the sudes with the output parallel data of the previously stored data, and if the same is the same, move to the first state and output the delay value increased by "1". .
상기에서 지연값 계산기는,In the above, the delay calculator,
상기 제2상태로 천이를 하여 상기 서데스의 출력 병렬 데이터와 이전에 저장하고 있던 서데스의 출력 병렬 데이터를 비교하여 동일하지 않으면 입력 직렬데이터에 변곡이 발생한 것으로 판단을 하고, 제3상태로 천이를 하여 현재 지연 값을 기반으로 연산을 하여 지연 값을 산출하는 것을 특징으로 한다.
Transitioning to the second state is performed by comparing the output parallel data of the sudes with the output parallel data of the previously stored data, and if it is not the same, it is determined that an inflection occurs in the input serial data, and the transition to the third state. By calculating the delay value by calculating based on the current delay value.
상기 지연값 산출은,The delay value calculation,
현재 지연 값이 입력 클록의 반주기(UI/2)보다 크거나 같을 경우 1증가된 지연 값에서 상기 반주기를 감산하고, 그 결과치를 지연 값으로 출력하는 것을 특징으로 한다.
When the current delay value is greater than or equal to the half period (UI / 2) of the input clock, the half period is subtracted from the increased delay value, and the result value is output as a delay value.
상기 지연값 산출은,The delay value calculation,
현재 지연 값이 입력 클록의 반주기 보다 작을 경우, 상기 1증가된 지연 값에서 상기 반주기를 가산하여 그 결과치를 지연 값으로 출력하는 것을 특징으로 한다.
When the current delay value is smaller than the half period of the input clock, the half period is added to the increased delay value and the result value is output as a delay value.
본 발명에 따르면 입력되는 데이터의 위상을 셋업(setup)/홀드(hold) 타임(time)이 보장되는 위치로 지연시킴으로써, 직렬 데이터를 항상 정확하게 서데스(serdes)에서 래치(latch)할 수 있는 장점이 있다.
According to the present invention, the phase of the input data is delayed to a position where a setup / hold time is guaranteed, so that serial data can always be latched at a precisely sustained position. There is this.
도 1은 종래 및 본 발명이 적용되는 메모리 테스터의 구성도이고,
도 2는 종래 통신 인터페이스의 실시 예 구성도이며,
도 3은 종래 통신 프로토콜의 예시도이고,
도 4는 본 발명에 따른 메모리 테스터에서 데이터 및 클록 동기화장치 중 직렬 입력처리부의 실시 예 구성도이고,
도 5는 본 발명에서 지연값 계산기의 지연값 산출을 위한 상태 천이도이고,
도 6 내지 도 8은 본 발명의 지연값 계산기에서 지연값 계산을 위한 타이밍도이다.1 is a block diagram of a memory tester to which the conventional and the present invention is applied,
2 is a configuration diagram of an embodiment of a conventional communication interface,
3 is an exemplary diagram of a conventional communication protocol,
4 is a block diagram of an embodiment of a serial input processor of a data and clock synchronization device in a memory tester according to the present invention;
5 is a state transition diagram for calculating a delay value of the delay calculator in the present invention,
6 to 8 are timing diagrams for calculating a delay value in the delay value calculator of the present invention.
이하 본 발명의 바람직한 실시 예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다. 본 발명을 설명하기에 앞서 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그에 대한 상세한 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail.
본 발명이 적용되는 메모리 테스터는 첨부한 도면 도 1의 종래 메모리 테스터와 동일하게, 메모리(141)를 테스트하기 위한 명령 및 패턴 데이터를 출력하는 호스트 단말기(110), 호스트 단말기(110)의 제어 명령에 따라 메모리(141)를 테스트하는 패턴 발생 보드(131); 호스트 단말기(110)와 패턴 발생 보드(PGB)(131) 간의 통신을 제어하는 통신 컨트롤러(120)로 구성된다.The memory tester to which the present invention is applied is the same as that of the conventional memory tester of FIG. 1, the control command of the
여기서 패턴 발생 보드(131)는 도 2에 도시된 바와 같이, 상기 통신 컨트롤러(120)로부터 출력되는 직렬 데이터를 병렬 데이터로 변환하여 알고리즘 패턴 발생기(ALPG)(131b)로 전달하는 직렬 입력처리부(201) 및 입력 데이터 프로토콜 변환기(202)를 포함하는 통신 인터페이스(131a)를 포함한다.As shown in FIG. 2, the
이렇게 구성된 통신 인터페이스에 있어서, 본 발명은 상기 직렬 입력처리부를 도 4와 같이 구성하여, 서데스(SERDES)에서 항상 정확하게 데이터를 래치하도록 한다.In the communication interface configured as described above, the present invention configures the serial input processing unit as shown in FIG. 4 so that the data is always latched correctly in SERDES.
바람직하게 상기 직렬 입력처리부(201)는 직렬통신에서 반복되는 특정의 패턴 데이터(예를 들어, 프리앰블 헥사 A5신호)를 입력받아 현재의 클록(RX_CLK)과 데이터(RX_DATA_SER)의 위상을 측정하고, 상기 측정한 위상 값을 이용하여 입력되는 데이터의 위상을 셋-업(setup)/홀드(hold) 타임(time)이 보장되는 위치로 지연시켜 데이터와 클록을 동기화시키게 된다.Preferably, the serial
더욱 바람직하게 상기 직렬 입력처리부(201)는 도 4에 도시한 바와 같이, 상기 통신 컨트롤러(120)로부터 출력되는 메모리 테스트를 위한 직렬 데이터(RX_DATA_SER)를 지연 값(idelay_val)으로 지연시키는 입력 지연기(301); 상기 입력 지연기(301)에서 출력된 직렬 데이터를 비트 슬립(BIT_SLIP) 신호에 따라 병렬 데이터(RX_DATA_PAR)로 변환하는 서데스(SERDES)(302); 입력되는 프리앰블 신호 값(헥사 A5신호)을 디코딩하고, 상기 서데스(302)에 비트 슬립(BIT_SLIP) 신호를 발생하여 바이트 정렬(Byte align)을 제어하는 바이트 정렬기(303); 상기 직렬 데이터와 입력 클록의 위상을 측정하고, 상기 측정한 위상 값을 이용하여 입력데이터를 지연시키는 지연 값을 산출하여 상기 입력 지연기(301)에 전달하는 지연값 계산기(304)를 포함한다.More preferably, the
이와 같이 구성된 본 발명에 따른 메모리 테스터의 데이터와 클록 동기장치는, 호스트 단말기(110)에서 출력되는 데이터가 통신 컨트롤러(120)를 통해 패턴 발생 보드(131)의 통신 인터페이스(131a)에 전달된다.In the memory tester data and the clock synchronizing apparatus configured as described above, the data output from the
통신 인터페이스(131a)의 직렬 입력처리부(201)는 입력되는 직렬 데이터를 병렬 데이터로 변환을 하여 입력 데이터 프로토콜 변환기(202)에 전달하게 되며, 입력데이터 프로토콜 변환기(202)는 전달되는 병렬 데이터로부터 특정 프로토콜에 의해 필요한 데이터만을 추출하여 후단의 ALPG(131b)에 전달한다.The serial
이때 본 발명은 직렬 입력처리부(201)에서 입력 데이터(RX_DATA_SER)와 입력클록(RX_CLK)의 파형이 도 6에 도시된 바와 같이 입력 데이터(RX_DATA_SER)의 중간에 입력 클록(RX_CLK)이 오게 하여, 입력 데이터에 대한 입력 클록의 셋업 타임(setup time)과 홀드 타임(hold time)이 동일하도록 만든다. 즉, 입력 클록의 주기가 UI이라면 셋업 타임과 홀드 타임이 각각 반주기(UI/2)가 되도록 입력 지연기(301)를 이용하여 입력 직렬 데이터를 지연시키게 된다.In the present invention, the waveform of the input data RX_DATA_SER and the input clock RX_CLK in the serial
이를 좀 더 구체적으로 설명하면, 입력 지연기(301)는 입력 직렬 데이터(RX_DATA_SER)를 지연 값(idelay_val)에 따라 필요한 만큼 시간상으로 지연시키는 역할을 하고, 서데스(302)는 바이트 정렬기(303)로부터 발생한 비트 슬립(BIT_SLIP)을 이용하여 1비트 직렬 데이터를 n-비트의 병렬데이터(RX_DATA_PAR)로 변환하여 입력데이터 프로토콜 변환기(202)로 출력한다. More specifically, the
여기서 바이트 정렬기(303)는 프리앰블 신호 값인 헥사 A5를 디코딩하여 1비트 데이터를 8개를 모아 1바이트 병렬 데이터로 만들 수 있도록 바이트 정렬을 수행한다. 예컨대, 헥사 A5의 바이트 데이터가 출력될 때까지 서데스(302)에 비트 슬립시킨다. Here, the
지연값 계산기(304)는 입력 직렬 데이터(RX_DATA_SER)와 입력 클록(RX_CLK)의 위상이 얼마나 되는지를 측정하는 것으로서, 입력 직렬 데이터를 지연 값을 이용하여 계속 지연시켜서 서데스(302)의 출력이 현재 값에서 다른 값으로 변하는 시점까지의 지연 값을 검출하여 초기의 지연 값과의 차이를 계산하고, 그 결과치를 이용하여 지연 값을 입력 지연기(301)에 제공하여 입력 직렬 데이터를 지연시키게 된다.The
여기서 지연값 계산기(304)에서 지연 값을 계산하는 과정이 도 5에 도시되어 있다.The process of calculating the delay value in the
메모리 테스터에 전원이 공급되고 테스트가 시작되면 상태 머신은 ST0이 되고, 이때 지연 값(idelay_val)을 "0"으로 초기화한다. 이후 상태 머신은 다음 클록에서 제1상태(ST1)로 천이를 수행하여 상기 지연 값을 "1"증가(idelay_val = idelay_val+1)시키게 된다. 이후 그 다음 클록에서 제2상태(ST2)로 천이를 하여 상기 서데스의 출력 병렬 데이터(data_par)와 이전에 저장하고 있던 서데스의 출력 병렬 데이터(data_par_pre)를 비교하여 동일하면 상기 제1상태(ST1)로 이동하여 상기 "1"증가시킨 지연 값(idelay_val1)을 입력 지연기(301)에 출력한다. 즉, 입력 지연기(301)에는 이전 값(현재 설정되어 있는 지연 값)보다 1이 증가된 값이 셋팅되어 1단위의 지연 시간이 늘어난 값으로 입력 데이터를 지연시키게 된다.When the memory tester is powered up and testing begins, the state machine is ST0, which initializes the delay value (idelay_val) to "0". The state machine then transitions to the first state ST1 at the next clock to increase the delay value by " 1 " (idelay_val = idelay_val + 1). Thereafter, a transition is made to the second state ST2 at the next clock, and the output parallel data data_par of the death is compared with the output parallel data data_par_pre of the previously stored data. In step ST1), the delay value idelay_val1 increased by " 1 " is output to the
또한, 지연값 계산기(304)는 상기 제2상태(ST3)로 천이를 하여 상기 서데스의 출력 병렬 데이터(data_par)와 이전에 저장하고 있던 서데스의 출력 병렬 데이터(data_par_pre)를 비교하여 동일하면 상기 제1상태(ST1)로 되돌아가게 되고, 이와는 달리 상기 서데스의 출력 병렬 데이터(data_par)와 이전에 저장하고 있던 서데스의 출력 병렬 데이터(data_par_pre)가 동일하지 않으면 입력 직렬데이터에 변곡이 발생한 것으로 판단을 하고, 제3상태(ST3)로 천이를 하여 현재 지연 값(idelay_val)을 기반으로 연산을 하여 지연 값을 산출하게 된다.In addition, the
즉, 도 7에 도시한 바와 같이 현재 지연 값(idelay_val)이 입력 클록(RX_CLK)의 반주기(UI/2)보다 크거나 같을 경우(idelay_val ≥UI/2) 1증가된 지연 값(idelay_val1)에서 상기 반주기(UI/2)를 감산하고(idelay_val1 - UI/2), 그 결과치를 지연 값으로 입력 지연기(301)에 전달한다. 도 7에서 RX_DATA는 입력되는 직렬 데이터를 의미하고, RX_DATA_T는 1증가된 지연값 만큼 지연된 직렬 데이터를 의미하며, RX_DATA_C는 현재 설정된 지연 값만큼 지연된 직렬 데이터를 의미하고, RX_CLK는 입력 클록을 의미한다.That is, as shown in FIG. 7, when the current delay value (idelay_val) is greater than or equal to the half period (UI / 2) of the input clock (RX_CLK) (idelay_val ≥ UI / 2), the delay value (idelay_val1) increased by one. The half cycle UI / 2 is subtracted (idelay_val1-UI / 2), and the result is transmitted to the
또한, 도 8에 도시한 바와 같이 현재 지연 값(idelay_val)이 입력 클록(RX_CLK)의 반주기(UI/2)보다 작을 경우(idelay_val < UI/2), 상기 1증가된 지연 값(idelay_val1)에 상기 반주기(UI/2)를 가산하여((idelay_val1 + UI/2) 그 결과치를 지연 값으로 입력 지연기(301)에 전달한다. 도 8에서 RX_DATA는 입력되는 직렬 데이터를 의미하고, RX_DATA_T는 1증가된 지연값 만큼 지연된 직렬 데이터를 의미하며, RX_DATA_C는 현재 설정된 지연 값만큼 지연된 직렬 데이터를 의미하고, RX_CLK는 입력 클록을 의미한다.In addition, as shown in FIG. 8, when the current delay value (idelay_val) is smaller than the half period (UI / 2) of the input clock (RX_CLK) (idelay_val <UI / 2), the delay value (idelay_val1) is increased. The half period (UI / 2) is added ((idelay_val1 + UI / 2), and the result value is transmitted to the
이와 같이 상기 제3상태(ST3)에서 산출 한 지연 값을 입력 지연기(301)에 세팅하면, 도 6과 같이 셋업 타임과 홀드 타임이 UI/2이 되어 안정적으로 직렬 데이터(RX_DATA_SER)가 서데스(302)에서 래치되어, 직렬 데이터를 정확하게 병렬 데이터로 변환하는 것이 가능하게 된다.When the delay value calculated in the third state ST3 is set in the
이렇게 변환된 병렬 데이터는 입력 데이터 프로토콜 변환기(202)로 전달되고, 입력데이터 프로토콜 변환기(202)에서 특정의 프로토콜을 이용하여 필요한 데이터 부분만 추출하여 병렬 출력 데이터로 ALPG(131b)에 전달한다.The converted parallel data is transferred to the input
이러한 과정을 통해 메모리 테스트를 위한 모든 데이터의 전송이 끝나면 호스트 단말기(110)는 통신 컨트롤러(120), 통신 인터페이스(131a)를 통하여 테스트 시작 명령을 전송하면, ALPG(131b)는 자동으로 메모리를 테스트하여 그 결과는 내부의 실패 메모리에 저장을 하고, 테스트가 종료되면 호스트 단말기(110)에서 실패 메모리를 읽어 그 결과를 분석하고 패스(pass)/실패(fail) 등을 결정한다.After the transmission of all data for the memory test through this process, when the
여기서 호스트 단말기(110)에서 ALPG(131b)로부터 데이터를 읽을 때에는 ALPG(131b)의 출력 데이터를 출력데이터 프로토콜 변환기(203)로 입력하게 되고, 출력데이터 프로토콜 변환기(203)에서 특정의 프로토콜 데이터를 부가한 신호(TX_DATA_PAR)를 만들고, 이 신호를 직렬 출력처리부(204)에 전달한다. 직렬 출력처리부(204)는 입력되는 병렬 데이터(TX_DATA_PAR)를 직렬 데이터(TX_DATA_SER)로 변환하여 통신 컨트롤러(120)를 통해 호스트 단말기(110)로 전달한다.When the
따라서 사용자는 호스트 단말기(110)를 통해 메모리 테스트 결과를 용이하게 확인할 수 있다.Therefore, the user can easily check the memory test result through the
본 발명은 상술한 특정의 바람직한 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.
It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined in the appended claims and their equivalents. Of course, such modifications are within the scope of the claims.
110… 호스트 단말기
120… 통신 컨트롤러
130… 패턴 발생 보드부
131… 패턴 발생 보드
131a… 통신 인터페이스
131b… ALPG
201… 직렬 입력처리부
202… 입력데이터 프로토콜 변환기
301… 입력 지연기
302… 서데스
303… 바이트 정렬기
304… 지연 값 계산기110 ... Host terminal
120 ... Communication controller
130 ... Pattern Generation Board
131 ... Pattern generation board
131a... Communication interface
131b... ALPG
201 ... Serial input processor
202 ... Input Data Protocol Converter
301 ... Input delayer
302... Sudes
303 ... Byte sorter
304... Delay value calculator
Claims (7)
상기 패턴 발생 보드는,
상기 통신 컨트롤러로부터 출력되는 직렬 데이터를 병렬 데이터로 변환하여 알고리즘 패턴 발생기(ALPG)로 전달하는 직렬 입력처리부를 포함하고,
상기 직렬 입력처리부는,
상기 통신 컨트롤러로부터 출력되는 메모리 테스트를 위한 직렬 데이터를 지연 값으로 지연시키는 입력 지연기;
상기 입력 지연기에서 입력된 직렬 데이터를 비트 슬립 신호에 따라 병렬 데이터로 변환하는 서데스(SERDES);
입력되는 프리앰블 신호 값을 디코딩하고, 상기 서데스에 비트 슬립 신호를 발생하여 바이트 정렬을 제어하는 바이트 정렬기;
상기 직렬 데이터와 입력 클록의 위상을 측정하고, 상기 측정한 위상 값을 이용하여 입력데이터를 지연시키는 지연 값을 산출하여 상기 입력 지연기에 전달하는 지연값 계산기를 포함하는 것을 특징으로 하는 메모리 테스터에서 데이터 및 클록 동기화장치.
A host terminal for outputting command and pattern data for testing the memory, and a pattern generation board for testing the memory according to a control command of the host terminal; In the memory tester comprising a communication controller for controlling the communication between the host terminal and the pattern generation board (PGB),
The pattern generation board,
A serial input processing unit converting serial data output from the communication controller into parallel data and transferring the serial data to an algorithm pattern generator (ALPG),
The serial input processing unit,
An input delayer for delaying serial data for a memory test output from the communication controller to a delay value;
SERDES converting serial data input from the input delay unit into parallel data according to a bit sleep signal;
A byte aligner which decodes an input preamble signal value and generates a bit sleep signal to the sudes to control byte alignment;
And a delay calculator for measuring a phase of the serial data and an input clock, calculating a delay value for delaying input data using the measured phase value, and transmitting the delay value to the input delay unit. And clock synchronizer.
상기 서데스의 출력이 현재 값에서 다른 값으로 변하는 시점까지의 지연 값을 산출하고, 상기 산출한 지연 값과 초기 설정된 지연 값과의 차이를 산출하여 입력된 직렬 데이터를 지연시키기 위한 지연 값을 산출하는 것을 특징으로 하는 메모리 테스터에서 데이터 및 클록 동기화장치.
The method of claim 1, wherein the delay calculator,
Calculate a delay value until the output of the sudes changes from a current value to another value, and calculate a difference between the calculated delay value and an initially set delay value to calculate a delay value for delaying input serial data And a data and clock synchronizer in a memory tester.
지연 값(idelay_val)을 "0"으로 초기화한 상태에서, 다음 클록에서 제1상태로 천이를 수행하여 상기 지연 값을 "1"증가시키고(idelay_val = idelay_val+1), 그 다음 클록에서 제2상태로 천이를 하여 상기 서데스의 출력 병렬 데이터와 이전에 저장하고 있던 서데스의 출력 병렬 데이터를 비교하여 동일하면 상기 제1상태로 이동하여 상기 "1"증가시킨 지연 값을 출력하는 것을 특징으로 하는 메모리 테스터에서 데이터 및 클록 동기화장치.
The method of claim 3, wherein the delay calculator,
With the delay value initialized to "0", the transition is made to the first state at the next clock to increase the delay value to "1" (idelay_val = idelay_val + 1) and then to the second state at the next clock. By comparing the output parallel data of the sudes with the output parallel data of the susdes previously stored, and shifting to the first state to output the delay value increased by " 1 " Data and clock synchronizer in memory tester.
상기 제2상태로 천이를 하여 상기 서데스의 출력 병렬 데이터와 이전에 저장하고 있던 서데스의 출력 병렬 데이터를 비교하여 동일하지 않으면 입력 직렬데이터에 변곡이 발생한 것으로 판단을 하고, 제3상태로 천이를 하여 현재 지연 값을 기반으로 연산을 하여 지연 값을 산출하는 것을 특징으로 하는 메모리 테스터에서 데이터 및 클록 동기화장치.
The method of claim 4, wherein the delay calculator,
Transitioning to the second state is performed by comparing the output parallel data of the sudes with the output parallel data of the previously stored data, and if it is not the same, it is determined that an inflection occurs in the input serial data, and the transition to the third state. And calculating the delay value based on the current delay value.
현재 지연 값이 입력 클록의 반주기(UI/2)보다 크거나 같을 경우 1증가된 지연 값에서 상기 반주기를 감산하고, 그 결과치를 지연 값으로 출력하는 것을 특징으로 하는 메모리 테스터에서 데이터 및 클록 동기화장치.
The method of claim 5, wherein the delay value calculation,
If the current delay value is greater than or equal to the half period (UI / 2) of the input clock, subtract the half period from the increased delay value and output the result as a delay value. .
현재 지연 값이 입력 클록의 반주기 보다 작을 경우, 상기 1증가된 지연 값에서 상기 반주기를 가산하여 그 결과치를 지연 값으로 출력하는 것을 특징으로 하는 메모리 테스터에서 데이터 및 클록 동기화장치.
The method of claim 5, wherein the delay value calculation,
And if the current delay value is less than a half period of the input clock, add the half period from the increased delay value and output the result as a delay value.
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2012
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