KR101341784B1 - Liquid Crystal Display and Driving Method thereof - Google Patents

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Abstract

본 발명은 직류화 잔상과 플리커를 예방하여 표시품질을 높이도록 한 액정표시장치와 그 구동방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device and a driving method thereof for improving display quality by preventing direct current afterimage and flicker.

이 액정표시장치는 다수의 데이터라인과 다수의 게이트라인이 형성되고 다수의 액정셀들을 가지는 액정표시패널; 극성제어신호를 발생하는 제1 로직회로; 및 게이트 타이밍 제어신호들을 발생하는 제2 로직회로; 상기 극성제어신호에 응답하여 데이터전압의 극성을 반전시키고 그 데이터전압을 상기 데이터라인들에 공급하는 데이터 구동회로; 및 상기 게이트 타이밍 제어신호들에 응답하여 스캔펄스를 상기 게이트라인들에 공급하는 게이트 구동회로를 구비하고; 상기 극성제어신호는 N(N은 양의 정수)의 배수 번째 프레임기간과 N-1의 배수 번째 프레임기간 동안 동일한 극성패턴을 가지며, 상기 N의 배수 번째 프레임기간과 상기 N-1의 배수 번째 프레임기간 이외의 다른 프레임기간들에서 1 프레임기간 단위로 극성이 반전되는 극성패턴을 가지며; 상기 게이트 타이밍 제어신호들은 상기 N의 배수 번째 프레임기간을 제외한 다른 프레임기간들에서 발생되어 상기 게이트 구동회로로부터 상기 스캔펄스의 발생을 허용하는 게이트 스타트 펄스를 포함한다. The liquid crystal display includes a liquid crystal display panel having a plurality of data lines and a plurality of gate lines and having a plurality of liquid crystal cells; A first logic circuit for generating a polarity control signal; A second logic circuit for generating gate timing control signals; A data driving circuit inverting the polarity of the data voltage in response to the polarity control signal and supplying the data voltage to the data lines; And a gate driving circuit configured to supply scan pulses to the gate lines in response to the gate timing control signals. The polarity control signal has the same polarity pattern during a multiple times frame period of N (N is a positive integer) and a multiple times frame period of N-1, wherein the multiple times frame period of N and the multiple times frame N-1. Has a polarity pattern in which the polarity is inverted in units of one frame period in frame periods other than the period; The gate timing control signals include gate start pulses generated in other frame periods except the multiple times frame period of N to allow generation of the scan pulse from the gate driving circuit.

Description

액정표시장치와 그 구동방법{Liquid Crystal Display and Driving Method thereof}[0001] The present invention relates to a liquid crystal display and a driving method thereof,

도 1은 액정표시장치의 액정셀을 보여 주는 등가 회로도.1 is an equivalent circuit diagram showing a liquid crystal cell of a liquid crystal display device.

도 2는 인터레이스 데이터의 일예를 보여 주는 파형도. 2 is a waveform diagram showing an example of interlaced data;

도 3은 인터레이스 데이터로 인한 직류화 잔상을 보여 주는 실험 결과 화면. 3 is an experimental result screen showing a DC afterimage due to interlaced data.

도 4는 스크롤 데이터로 인한 직류화 잔상을 보여 주는 실험 결과 화면. 4 is an experimental result screen showing a DC afterimage due to scroll data.

도 5는 본 발명의 제1 실시예에 따른 액정표시장치의 구동방법을 설명하기 위한 프레임 구성도. 5 is a frame diagram illustrating a method of driving a liquid crystal display device according to a first embodiment of the present invention.

도 6은 본 발명의 제1 실시예에 따른 액정표시장치의 구동방법을 단계적으로 설명하기 위한 흐름도. 6 is a flowchart for explaining a method of driving a liquid crystal display device according to a first embodiment of the present invention step by step;

도 7은 스크롤 데이터에서 직류화잔상이 나타나지 않는 원리를 설명하기 위한 도면. 7 is a view for explaining the principle that the DC residual image does not appear in the scroll data.

도 8은 N의 배수 번째 프레임기간에서 광이 증가되는 실험결과를 나타내는 파형도. 8 is a waveform diagram showing an experimental result in which light is increased in a N-th frame period.

도 9는 제2 소스 인에이블신호에 의해 제N 프레임기간에서 광이 낮아지는 실험결과를 나타내는 파형도. FIG. 9 is a waveform diagram illustrating an experimental result in which light is decreased in an Nth frame period by a second source enable signal; FIG.

도 10은 인터레이스 데이터에서 직류화잔상이 나타나지 않는 원리를 설명하기 위한 도면. 10 is a view for explaining the principle that the DC residual afterimage does not appear in the interlace data.

도 11은 본 발명의 제1 실시예에 따른 액정표시장치를 나타내는 블록도.11 is a block diagram illustrating a liquid crystal display according to a first embodiment of the present invention.

도 12는 도 11에 도시된 데이터 구동회로를 상세히 나타내는 블록도. FIG. 12 is a block diagram showing in detail the data driving circuit shown in FIG.

도 13은 도 12에 도시된 디지털/아날로그 변환기를 상세히 나타내는 회로도.FIG. 13 is a circuit diagram showing details of the digital-to-analog converter shown in FIG. 12; FIG.

도 14는 도 11에 도시된 제1 로직회로를 상세히 나타내는 블록도.FIG. 14 is a block diagram illustrating in detail a first logic circuit shown in FIG. 11; FIG.

도 15는 도 14에 도시된 POL 반전신호, 제1 및 제2 극성제어신호를 나타내는 파형도. FIG. 15 is a waveform diagram illustrating a POL inversion signal and first and second polarity control signals shown in FIG. 14; FIG.

도 16은 도 11에 도시된 제2 로직회로를 상세히 나타내는 블록도.16 is a block diagram illustrating in detail a second logic circuit shown in FIG. 11;

도 17은 N의 배수 번째 프레임기간 이외의 다른 프레임기간들에서 데이터전압을 제어하기 위한 게이트 타이밍 제어신호들과 스캔펄스를 제어하기 위한 게이트 타이밍 제어신호들의 보여 주는 파형도.FIG. 17 is a waveform diagram showing gate timing control signals for controlling data voltages and gate timing control signals for controlling scan pulses in frame periods other than N multiples of the frame period; FIG.

도 18은 N의 배수 번째 프레임기간에서 데이터전압을 제어하기 위한 게이트 타이밍 제어신호들과 스캔펄스를 제어하기 위한 게이트 타이밍 제어신호들의 보여주는 파형도.18 is a waveform diagram showing gate timing control signals for controlling data voltages and gate timing control signals for controlling scan pulses in a multiple times frame period of N;

도 19는 본 발명의 제2 실시예에 따른 액정표시장치의 구동방법을 설명하기 위한 흐름도. 19 is a flowchart for explaining a method of driving a liquid crystal display according to a second embodiment of the present invention.

도 20은 본 발명의 제2 실시예에 따른 액정표시장치를 나타내는 블록도. 20 is a block diagram illustrating a liquid crystal display according to a second embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 >Description of the Related Art

100 : 액정표시패널 101 : 타이밍 콘트롤러100: liquid crystal display panel 101: timing controller

102, 202 : 제1 로직회로 103 : 데이터 구동회로102, 202: first logic circuit 103: data driving circuit

104 : 게이트 구동회로 105 : 시스템104: gate driving circuit 105: system

106 : 라인 메모리 107, 203 : 제2 로직회로106: line memory 107, 203: second logic circuit

111 : 쉬프트 레지스터 112 : 데이터 레지스터111: shift register 112: data register

113, 114 : 래치 115 : 디지털/아날로그 변환기113, 114: latch 115: digital-to-analog converter

116 : 차지쉐어회로 117 : 출력회로116: charge share circuit 117: output circuit

121 : P-디코더 122 : N-디코더121: P-decoder 122: N-decoder

123, 144, 184, 185 : 멀티플렉서 141, 181 : 프레임 카운터123, 144, 184, 185: Multiplexer 141, 181: Frame Counter

142 : POL 반전부 143 : 배타적 논리합 게이트142: POL inversion unit 143: exclusive logical sum gate

201 : 영상 분석회로201: image analysis circuit

본 발명은 액정표시장치에 관한 것으로, 특히 직류화 잔상과 플리커를 예방하여 표시품질을 높이도록 한 액정표시장치와 그 구동방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device and a driving method thereof to improve display quality by preventing direct current afterimage and flicker.

액정표시장치는 비디오신호에 따라 액정셀들의 광투과율을 조절하여 화상을 표시한다. 액티브 매트릭스(Active Matrix) 타입의 액정표시장치는 도 1과 같이 액정셀(Clc)마다 형성된 박막트랜지스터(Thin Film Transistor, TFT)를 이용하여 액정셀들에 공급되는 데이터전압을 스위칭하여 데이터를 능동적으로 제어하므로 동화상의 표시품질을 높일 수 있다. 도 1에 있어서, 도면부호 "Cst"는 액정셀(Clc)에 충전된 데이터전압을 유지하기 위한 스토리지 커패시터(Storage Capacitor, Cst), 'DL'은 데이터전압이 공급되는 데이터라인, 그리고 'GL'은 스캔전압이 공급되는 게이트라인을 각각 의미한다.The liquid crystal display displays an image by adjusting the light transmittance of the liquid crystal cells according to a video signal. The active matrix type liquid crystal display device actively converts data by switching data voltages supplied to the liquid crystal cells by using a thin film transistor (TFT) formed for each liquid crystal cell (Clc) as shown in FIG. 1. By controlling, the display quality of a moving image can be improved. In FIG. 1, reference numeral “Cst” denotes a storage capacitor Cst for maintaining a data voltage charged in a liquid crystal cell Clc, “DL” denotes a data line to which a data voltage is supplied, and “GL”. Denotes a gate line to which a scan voltage is supplied.

이와 같은 액정표시장치는 직류 옵셋 성분을 감소시키고 액정의 열화를 줄이기 위하여, 이웃한 액정셀들 사이에서 극성이 반전되고 프레임기간 단위로 극성이 반전되는 인버젼 방식(Inversion)으로 구동되고 있다. 그런데 데이터전압의 두 극성 중에서 어느 한 극성이 장시간 우세적(dominant)으로 공급되면 잔상이 발생한다. 이러한 잔상을 액정셀에 동일 극성의 전압이 반복적으로 충전되므로 "직류화 잔상(DC Image sticking)"이라 한다. 이러한 예 중 하나는 액정표시장치에 인터레이스(Interlace) 방식의 데이터전압들이 공급되는 경우이다. 인터레이스 방식은 기수 프레임기간 동안 기수 수평라인의 액정셀들에 표시될 기수라인 데이터전압만을 포함하고, 우수 프레임기간 동안 우수 수평라인의 액정셀들에 표시될 데이터전압만을 포함한다. In order to reduce the DC offset component and reduce the deterioration of the liquid crystal, the liquid crystal display device is driven in an inversion method in which polarities are inverted between neighboring liquid crystal cells and polarities are inverted in units of frame periods. However, if any one of the two polarities of the data voltage is supplied dominant for a long time, an afterimage occurs. This afterimage is referred to as "DC image sticking" because the liquid crystal cell is repeatedly charged with the same polarity. One example of such an example is when interlace data voltages are supplied to a liquid crystal display. The interlace method includes only the odd line data voltages to be displayed on the liquid crystal cells of the odd horizontal lines during the odd frame period, and includes only the data voltages to be displayed on the liquid crystal cells of the even horizontal lines during the even frame period.

도 2는 액정셀(Clc)에 공급되는 인터레이스방식의 데이터전압의 일예를 보여주는 파형도이다. 도 2와 같은 데이터전압이 공급되는 액정셀(Clc)은 기수 수평라인에 배치된 액정셀들 중 어느 하나이다. 2 is a waveform diagram illustrating an example of an interlaced data voltage supplied to a liquid crystal cell Clc. The liquid crystal cell Clc supplied with the data voltage as shown in FIG. 2 is any one of the liquid crystal cells arranged in the odd horizontal line.

도 2를 참조하면, 액정셀(Clc)에는 기수 프레임기간 동안 정극성 전압이 공급되고 우수 프레임기간 동안 부극성 전압이 공급된다. 인터레이스 방식에서, 기 수 수평라인에 배치된 액정셀(Clc)에는 기수 프레임기간 동안에만 높은 정극성 데이터전압이 공급되기 때문에, 4 개의 프레임기간 동안 박스 내의 파형과 같이 정극성 데이터전압이 부극성 데이터전압에 비하여 우세적으로 되어 직류화 잔상이 나타나게 된다. 도 3은 인터레이스 데이터로 인하여 나타나는 직류화 잔상의 실험 결과를 보여주는 이미지이다. 도 3의 좌측 이미지와 같은 원 화상을 인터레이스방식으로 액정표시패널에 일정시간 동안 공급하면 극성이 프레임기간 단위로 변하는 데이터전압이 기수 프레임과 우수 프레임에서 진폭이 달라지고, 그 결과 좌측 이미지와 같은 원 화상 후에 액정표시패널의 모든 액정셀들(Clc)에 중간계조 예를 들면 127 계조의 데이터전압을 공급하면 우측 이미지와 같이 원 화상의 패턴이 희미하게 보이는 직류화 잔상이 나타난다. Referring to FIG. 2, the liquid crystal cell Clc is supplied with a positive voltage during the odd frame period and a negative voltage during the even frame period. In the interlace method, since the high polarity data voltage is supplied to the liquid crystal cell Clc arranged in the odd horizontal lines only during the odd frame period, the positive data voltage is negative data like the waveform in the box during the four frame periods. It becomes predominant compared to the voltage, and the afterimage of the DC current appears. Figure 3 is an image showing the experimental results of the DC afterimage resulting from the interlace data. When the original image as shown in the left image of FIG. 3 is supplied to the liquid crystal display panel in an interlaced manner for a predetermined time, the amplitude of the data voltage whose polarity changes in units of frame periods varies in the odd frame and the even frame, resulting in the original image as shown in the left image. When a data voltage of an intermediate gray level, for example, 127 gray levels, is supplied to all the liquid crystal cells Clc of the liquid crystal display panel after the image, a direct current afterimage having a faint pattern of the original image appears as shown in the right image.

직류화 잔상의 다른 예로써, 동일한 화상을 일정한 속도로 이동 또는 스크롤(scroll)시키면 스크롤되는 그림의 크기와 스크롤 속도(이동속도)의 상관 관계에 따라 액정셀(Clc)에 동일 극성의 전압이 반복적으로 축적되어 직류화 잔상이 나타날 수 있다. 이러한 실예는 도 4와 같다. 도 4는 사선 패턴과 문자 패턴을 일정한 속도로 이동시킬 때 나타나는 직류화 잔상의 실험 결과를 보여주는 이미지이다. As another example of a DC residual image, when the same image is moved or scrolled at a constant speed, the voltage of the same polarity is repeatedly generated in the liquid crystal cell Clc according to the correlation between the size of the scrolled picture and the scroll speed (moving speed). Accumulation may cause a DC afterimage. This example is shown in FIG. 4. Figure 4 is an image showing the experimental results of the DC afterimage appearing when moving the diagonal pattern and the character pattern at a constant speed.

액정표시장치에서는 직류화 잔상에 의해 동화상 표시품질이 떨어질뿐 아니라 육안으로 휘도차이를 주기적으로 느끼는 플리커(Flicker) 현상에 의해서도 표시품질이 떨어진다. 따라서, 액정표시장치의 표시품질을 높이기 위해서는 직류화 잔상을 해결함과 동시에 플리커 현상을 방지하여야 한다.In a liquid crystal display device, not only the display quality of a moving image is deteriorated by the afterimage of DC, but also the display quality is deteriorated by a flicker phenomenon in which the luminance difference is periodically observed by the naked eye. Therefore, in order to improve the display quality of the liquid crystal display device, it is necessary to solve the DC afterimage and to prevent the flicker phenomenon.

본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출된 발명으로써 직류화 잔상과 플리커를 예방하여 표시품질을 높이도록 한 액정표시장치와 그 구동방법을 제공하는데 있다.Disclosure of Invention An object of the present invention is to provide a liquid crystal display device and a method of driving the same, which are designed to solve the problems of the prior art and to improve display quality by preventing direct current afterimage and flicker.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치는 다수의 데이터라인과 다수의 게이트라인이 형성되고 다수의 액정셀들을 가지는 액정표시패널; 극성제어신호를 발생하는 제1 로직회로; 및 게이트 타이밍 제어신호들을 발생하는 제2 로직회로; 상기 극성제어신호에 응답하여 데이터전압의 극성을 반전시키고 그 데이터전압을 상기 데이터라인들에 공급하는 데이터 구동회로; 및 상기 게이트 타이밍 제어신호들에 응답하여 스캔펄스를 상기 게이트라인들에 공급하는 게이트 구동회로를 구비하고; 상기 극성제어신호는 N(N은 양의 정수)의 배수 번째 프레임기간과 N의 배수-1 번째 프레임기간 동안 동일한 극성패턴을 가지며, 상기 N의 배수 번째 프레임기간과 상기 N의 배수-1 번째 프레임기간 이외의 다른 프레임기간들에서 1 프레임기간 단위로 극성이 반전되는 극성패턴을 가지며; 상기 게이트 타이밍 제어신호들은 상기 N의 배수 번째 프레임기간을 제외한 다른 프레임기간들에서 발생되어 상기 게이트 구동회로로부터 상기 스캔펄스의 발생을 허용하는 게이트 스타트 펄스를 포함한다. In order to achieve the above object, a liquid crystal display device according to an embodiment of the present invention comprises a liquid crystal display panel having a plurality of data lines and a plurality of gate lines and a plurality of liquid crystal cells; A first logic circuit for generating a polarity control signal; A second logic circuit for generating gate timing control signals; A data driving circuit inverting the polarity of the data voltage in response to the polarity control signal and supplying the data voltage to the data lines; And a gate driving circuit configured to supply scan pulses to the gate lines in response to the gate timing control signals. The polarity control signal has the same polarity pattern during a multiple times frame period of N (N is a positive integer) and a multiple times frame of N-1, and the multiple times frame frame of N and a multiple of frame N-1 Has a polarity pattern in which the polarity is inverted in units of one frame period in frame periods other than the period; The gate timing control signals include gate start pulses generated in other frame periods except the multiple times frame period of N to allow generation of the scan pulse from the gate driving circuit.

상기 N은 8 이상의 정수이다. N is an integer of 8 or more.

상기 게이트 타이밍 제어신호는 상기 게이트 구동회로 내의 쉬프트 레지스터에 입력되어 상기 게이트 스타트 펄스를 순차적으로 쉬프트시키기 게이트 쉬프트 클럭신호; 및 상기 게이트 구동회로의 출력을 지시하는 게이트 출력 인에이블신호를 포함한다. The gate timing control signal is input to a shift register in the gate driving circuit to sequentially shift the gate start pulse; And a gate output enable signal indicating an output of the gate driving circuit.

상기 제1 로직회로는 상기 게이트 스타트 펄스를 카운트하여 상기 프레임기간의 수를 지시하는 프레임 카운트 정보를 발생하는 프레임 카운터; 상기 프레임 카운트 정보를 이용하여 상기 N의 배수 번째 프레임기간에서 논리가 반전되는 반전신호를 발생하는 POL 반전부; 및 상기 데이터전압의 극성을 지시하는 제1 극성제어신호와 상기 반전신호를 배타적 논리합 연산하여 제2 극성제어신호를 발생하는 배타적 논리합 회로를 구비한다. The first logic circuit includes a frame counter that counts the gate start pulses and generates frame count information indicating the number of the frame periods; A POL inverting unit generating an inverted signal in which logic is inverted in the Nth th frame period using the frame count information; And an exclusive OR circuit configured to generate an second OR signal by performing an exclusive OR operation on the first polarity control signal indicating the polarity of the data voltage and the inversion signal.

상기 제1 로직회로는 상기 제1 극성제어신호와 상기 제2 극성제어신호를 선택적으로 상기 데이터 구동회로에 공급하는 멀티플렉서를 더 구비한다. The first logic circuit further includes a multiplexer for selectively supplying the first polarity control signal and the second polarity control signal to the data driving circuit.

상기 제2 로직회로는 상기 게이트 스타트 펄스를 카운트하여 상기 N의 배수 번째 프레임기간을 지시하는 N 프레임 정보를 출력하는 프레임 카운터; 상기 게이트 스타트 펄스를 반전시키는 인버터; 및 상기 N 프레임 정보에 응답하여 상기 N의 배수 번째 프레임기간 이외의 기간 동안 상기 게이트 스타트 펄스를 상기 게이트 구동회로에 공급하고 상기 N의 배수 번째 프레임기간에 상기 인버터에 의해 반전된 게이트 스타트 펄스를 상기 게이트 구동회로에 공급하는 멀티플렉서를 구비한다. The second logic circuit may further include: a frame counter counting the gate start pulses and outputting N frame information indicating the Nth multiple frame period; An inverter for inverting the gate start pulse; And supplying the gate start pulse to the gate driving circuit in a period other than the N th frame period in response to the N frame information, and outputting the gate start pulse inverted by the inverter in the N th th frame period. A multiplexer for supplying the gate driving circuit is provided.

상기 액정표시장치는 입력 영상을 분석하여 그 분석 결과에 따라 상기 제1 및 제2 로직회로의 출력을 제어하는 영상분석회로를 더 구비한다. The liquid crystal display further includes an image analysis circuit for analyzing an input image and controlling outputs of the first and second logic circuits according to the analysis result.

본 발명의 실시예에 따른 액정표시장치의 구동방법은 데이터전압이 공급되는 다수의 데이터라인과 스캔펄스가 공급되는 다수의 게이트라인이 형성되고 다수의 액정셀들을 가지는 표시패널, 극성제어신호에 응답하여 데이터전압의 극성을 반전시키고 그 데이터전압을 상기 데이터라인들에 공급하는 데이터 구동회로, 및 게이트 타이밍 제어신호들에 응답하여 스캔펄스를 상기 게이트라인들에 공급하는 게이트 구동회로를 구비하는 액정표시장치의 구동방법에 있어서, 상기 극성제어신호를 N(N은 양의 정수)의 배수 번째 프레임기간과 N의 배수-1 번째 프레임기간 동안 동일한 극성패턴으로 발생하는 단계; 상기 극성제어신호를 상기 N의 배수 번째 프레임기간과 상기 N의 배수-1 번째 프레임기간 이외의 다른 프레임기간들에서 1 프레임기간 단위로 극성이 반전되는 극성패턴으로 발생하는 단계; 및 상기 게이트 타이밍 제어신호들을 발생하는 단계를 포함하고; 상기 게이트 타이밍 제어신호들은 상기 N의 배수 번째 프레임기간을 제외한 다른 프레임기간들에서 발생되어 상기 게이트 구동회로로부터 상기 스캔펄스의 발생을 허용하는 게이트 스타트 펄스를 포함한다. A method of driving a liquid crystal display according to an exemplary embodiment of the present invention includes a display panel having a plurality of data lines supplied with data voltages and a plurality of gate lines supplied with scan pulses and having a plurality of liquid crystal cells, and responding to a polarity control signal. And a data driving circuit for inverting the polarity of the data voltage and supplying the data voltage to the data lines, and a gate driving circuit for supplying scan pulses to the gate lines in response to gate timing control signals. CLAIMS 1. A method of driving a device, comprising: generating the polarity control signal with the same polarity pattern during a multiple of N (N is a positive integer) frame period and a multiple of N-1 frame period; Generating the polarity control signal as a polarity pattern in which the polarity is inverted in units of one frame period in frame periods other than the multiple of N frame period and the multiple of N frame period; And generating the gate timing control signals; The gate timing control signals include gate start pulses generated in other frame periods except the multiple times frame period of N to allow generation of the scan pulse from the gate driving circuit.

이하, 도 5 내지 도 20을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 5 to 20.

도 5 및 도 6을 참조하면, 본 발명의 제1 실시예에 따른 액정표시장치의 구동방법은 디지털 비디오 데이터와 함께 입력되는 타이밍 신호를 카운트하여 프레임기간을 카운트한다.(S61) 그리고 본 발명의 제1 실시예에 따른 액정표시장치의 구동방법은 프레임 극성을 1 프레임기간 단위로 반전시켜 1 프레임기간 단위로 액정셀(Clc)에 충전되는 데이터전압의 극성을 반전시키되(S62, S63), N의 배수 번째 프레임기간의 프레임극성을 N의 배수-1 번째 프레임기간의 프레임극성으로 유지시킨다.(S62 및 S64) 5 and 6, in the driving method of the liquid crystal display according to the first exemplary embodiment of the present invention, the frame period is counted by counting a timing signal input together with the digital video data (S61). In the driving method of the liquid crystal display according to the first embodiment, the polarity of the data voltage charged in the liquid crystal cell Clc is inverted in units of one frame period by inverting the frame polarity in units of one frame period (S62 and S63). The frame polarity of the multipleth frame period of is maintained as the frame polarity of the multiple of N-1th frame period of (S62 and S64).

'N'은 바람직하게는 8 이상의 정수이다. 이는 'N'을 조절하면서 인터레이스 데이터와 스크롤 데이터 모두에서 직류화잔상을 확인한 실험 결과에서, N 번째 프레임이 8 프레임기간 주기로 나타날 때 인터레이스 데이터와 스크롤 데이터 모두에서 직류화잔상이 나타나지 않은 것을 확인하였기 때문이다. 'N' is preferably an integer of 8 or more. This is because, in the experiment result of checking the DC residual image in both the interlace data and the scroll data while adjusting 'N', it was confirmed that the DC residual image did not appear in both the interlace data and the scroll data when the Nth frame appeared in the period of 8 frame periods. to be.

프레임극성이란 1 프레임기간 내에서 극성제어신호(Polarity, POL)에 의해 결정되는 한 화면의 액정셀들의 극성 즉, 한 화면의 데이터전압 극성이다. 극성제어신호(POL)는 데이터 구동회로와 게이트 구동회로의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러에서 발생되며, 1 수평기간 또는 2 수평기간 단위로 논리가 반전된다. 따라서, 제N 프레임기간 이전의 N-1 개의 프레임기간 동안 액정셀에 충전되는 데이터전압은 1 프레임기간 단위로 극성이 반전되고(S62, S63), 제N-1 프레임기간과 제N 프레임기간 동안 그 액정셀에 충전되는 데이터전압은 어느 한 극성으로 고정된다.(S62, S64) 마찬가지로, 제2N 프레임기간 이전의 N-1 개의 프레임기간 동안 액정셀에 충전되는 데이터전압은 1 프레임기간 단위로 극성이 반전되고(S62, S63), 제2N-1 프레임기간과 제2N 프레임기간 동안 그 액정셀에 충전되는 데이터전압은 어느 한 극성으로 고정된다.(S62, S64) The frame polarity is the polarity of the liquid crystal cells of one screen determined by the polarity control signal (Polarity, POL) within one frame period, that is, the data voltage polarity of one screen. The polarity control signal POL is generated by a timing controller for controlling the operation timing of the data driving circuit and the gate driving circuit, and the logic is inverted in units of one horizontal period or two horizontal periods. Therefore, the data voltages charged in the liquid crystal cell during the N-1 frame periods before the Nth frame period are reversed in polarity in units of one frame period (S62, S63), and are used during the N-1th frame period and the Nth frame period. The data voltage charged in the liquid crystal cell is fixed at either polarity. (S62, S64) Similarly, the data voltage charged in the liquid crystal cell during the N-1 frame periods before the second N frame periods is polarized in units of one frame period. Are reversed (S62, S63), and the data voltage charged in the liquid crystal cell during the 2N-1 frame period and the 2N frame period is fixed to either polarity (S62, S64).

또한, 본 발명의 제1 실시예에 따른 액정표시장치의 구동방법은 N의 배수 번째 프레임 기간 이전의 N-1 개의 프레임기간 동안 매 프레임기간마다 게이트 스타 트 펄스(Gate Start Pulse : GSP)를 하이논리(H)로 발생시켜 각 프레임기간마다 액정셀에 충전되는 데이터전압을 갱신한다.(S65) 이에 비하여, N의 배수 번째 프레임기간에서 게이트 스타트 펄스(GSP)가 발생되지 않는다. 즉, N의 배수 번째 프레임기간에서 본 발명의 제1 실시예에 따른 액정표시장치의 구동방법은 게이트 스타트 펄스(GSP)를 로우논리(L)로 발생시켜 N-1 프레임기간 동안 액정셀들에 충전되었던 데이터전압을 그대로 유지시킨다.(S66) 결국, 제N 프레임기간, 제2N 프레임기간 등의 N의 배수 번째 프레임기간 동안 액정셀에는 새로운 데이터전압이 충전되지 않기 때문에 N의 배수 번째 프레임기간 동안 액정셀의 전압은 상승하지 않는다. 게이트 스타트 펄스(GSP)는 한 화면이 표시되는 1 수직기간 중에서 스캔이 시작되는 시작 수평라인 즉, 제1 수평라인을 지시하는 타이밍 제어신호이다. 게이트 쉬프트 클럭신호(GSC)는 게이트 구동회로 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(Gate Start Pulse : GSP)를 순차적으로 쉬프트시키기 위한 타이밍 제어신호이다. 게이트 구동회로는 게이트 쉬프트 클럭(GSC)에 응답하여 게이트 스타트 펄스(GSP)를 쉬프트시켜 게이트라인들에 스캔펄스를 순차적으로 공급한다. 따라서, 게이트 구동회로는 게이트 스타트 펄스(GSP)가 없는 N의 배수 번째 프레임기간에서 스캔펄스를 발생하지 않게 되고 그 결과, 액정셀들에는 새로운 데이터전압이 공급되지 않는다. In addition, the driving method of the liquid crystal display according to the first exemplary embodiment of the present invention increases the gate start pulse (GSP) in every frame period during the N-1 frame periods before the N th frame period. The data voltage generated in the logic H is updated in the liquid crystal cell for each frame period (S65). In contrast, the gate start pulse GSP is not generated in the Nth-th frame period. That is, the driving method of the liquid crystal display according to the first exemplary embodiment of the present invention in a multiple times N frame period generates a gate start pulse GSP with a low logic L, and thus applies the liquid crystal cells to the liquid crystal cells during the N-1 frame period. The data voltage that has been charged is maintained as it is (S66). Finally, the liquid crystal cell is not charged with the new data voltage during the Nth frame period, such as the Nth frame period, the 2N frame period, or the like. The voltage of the liquid crystal cell does not rise. The gate start pulse GSP is a timing control signal indicating a starting horizontal line, that is, a first horizontal line, at which a scan starts in one vertical period in which one screen is displayed. The gate shift clock signal GSC is a timing control signal input to a shift register in the gate driving circuit to sequentially shift a gate start pulse GSP. The gate driving circuit shifts the gate start pulse GSP in response to the gate shift clock GSC to sequentially supply scan pulses to the gate lines. Therefore, the gate driving circuit does not generate the scan pulse in the multiple times frame period of N without the gate start pulse GSP, and as a result, no new data voltage is supplied to the liquid crystal cells.

도 7 내지 도 9는 본 발명의 제1 실시예에 따른 액정표시장치에 스크롤 데이터가 공급될 때 직류화 잔상과 플리커 예방 효과를 설명하기 위한 도면이다. 7 to 9 are diagrams for explaining an effect of preventing DC afterimage and flicker when scroll data is supplied to a liquid crystal display according to a first exemplary embodiment of the present invention.

기호나 문자를 프레임당 8 픽셀(pixel)의 속도로 이동시키는 스크롤 데이터에서 본 발명은 극성제어신호(POL)를 이용하여 1 프레임기간 단위로 데이터전압(Vdata)의 극성을 반전시키고, 8 프레임기간 중 제7 및 제8 프레임기간에서 데이터전압의 극성을 동일하게 제어한다. 그러면, 임의의 액정셀(Clc)은 도 7과 같이 빗금친 프레임기간들에서 기호나 문자의 데이터전압을 충전하고 그 전압들이 "++" -> "--" -> "++" -> "--"로 변한다. 따라서, 본 발명은 일정한 속도로 기호나 문자가 이동하는 스크롤 데이터에서 액정셀(Clc)에 충전되는 전압의 극성이 주기적으로 반전됨으로써 동일 극성의 전압이 누적되어 나타나는 직류화 잔상을 예방할 수 있다. In scroll data for moving a symbol or a character at a speed of 8 pixels per frame, the present invention uses the polarity control signal POL to invert the polarity of the data voltage Vdata in units of one frame period, and the eight frame periods. The polarity of the data voltage is controlled to be the same in the seventh and eighth frame periods. Then, any liquid crystal cell Clc charges a data voltage of a symbol or a character in hatched frame periods as shown in FIG. 7, and the voltages are "++"-> "-"-> "++"-> Changes to "-" Accordingly, in the present invention, the polarization of the voltage charged in the liquid crystal cell Clc is periodically reversed in scroll data in which a symbol or a character moves at a constant speed, thereby preventing a DC afterimage resulting from accumulation of voltages having the same polarity.

액정표시패널 위에 배치된 포토 다이오드(Photo diode)의 출력 파형인 도 8의 광파형에서 볼 수 있는 바와 같이 제7 및 제8 프레임기간 동안 동일한 극성의 데이터전압이 반복되므로 그 중 두 번째 프레임기간인 제8 프레임기간에서 액정셀에 동일 극성의 데이터전압이 누적되어 그 전압이 커지고 그 액정셀을 투과하는 광양이 많아진다. 이러한 동일 극성의 누적 전압으로 인하여, 제8 프레임기간 동안액정셀(Clc)의 휘도가 급격히 증가하여 플리커로 보일 수 있다. 이러한 플리커 현상을 예방하기 위하여, 본 발명의 실시예에 따른 액정표시장치의 구동방법은 N의 배수 번째 프레임기간에서 스캔펄스들을 게이트라인들에 공급하지 않는다. 따라서, N의 배수 번째 프레임기간에서 액정셀들은 (N-1)의 배수 번째 프레임기간과 동일한 극성의 새로운 데이터전압을 충전하지 않는다. 이 때문에 본 발명은 도 9와 같이 N의 배수 번째 프레임기간에서 휘도를 낮추어 플리커를 예방할 수 있다. As shown in the optical waveform of FIG. 8, which is an output waveform of a photo diode disposed on the liquid crystal display panel, data voltages having the same polarity are repeated during the seventh and eighth frame periods. In the eighth frame period, data voltages having the same polarity are accumulated in the liquid crystal cell, and the voltage is increased, and the amount of light passing through the liquid crystal cell is increased. Due to the cumulative voltage of the same polarity, the luminance of the liquid crystal cell Clc may increase rapidly during the eighth frame period, thereby making it appear flicker. In order to prevent such a flicker phenomenon, the driving method of the liquid crystal display according to the exemplary embodiment of the present invention does not supply scan pulses to the gate lines in a frame period N times. Therefore, the liquid crystal cells do not charge a new data voltage having the same polarity as the multiple times frame period of (N-1) in the multiple times frame period of N. For this reason, the present invention can prevent flicker by lowering the luminance in the multiple times frame period of N as shown in FIG.

도 10은 본 발명의 제1 실시예에 따른 액정표시장치에 인터레이스 데이터가 공급될 때 직류화 잔상과 플리커 예방 효과를 설명하기 위한 도면이다. FIG. 10 is a diagram for describing a DC prevention afterimage and flicker prevention effect when interlace data is supplied to a liquid crystal display according to a first exemplary embodiment of the present invention.

도 10을 참조하면, 임의의 액정셀(Clc)에 인터레이스 데이터가 공급되면 그 액정셀(Clc)에는 제N-1 프레임기간과 제N+1 프레임기간에만 높은 데이터전압이 공급되고, 제N 프레임기간과 제N+2 프레임기간에 상대적으로 낮은 블랙전압 혹은 평균전압이 공급된다. 그 결과, 제N-1 프레임기간에 공급되는 정극성 데이터전압과 제N+1 프레임기간에 공급되는 부극성 데이터전압이 중화되어 액정셀(Clc)에 편향된 극성의 전압이 축적되지 않는다. 따라서, 본 발명의 실시예에 따른 액정표시장치는 인터레이스 데이터가 공급될 때에도 직류화 잔상과 플리커가 나타나지 않는다. Referring to FIG. 10, when interlace data is supplied to a certain liquid crystal cell Clc, a high data voltage is supplied to the liquid crystal cell Clc only in the N-1th frame period and the N + 1th frame period, and the Nth frame A relatively low black voltage or average voltage is supplied in the period and the N + 2th frame period. As a result, the positive data voltage supplied in the N-1th frame period and the negative data voltage supplied in the N + 1th frame period are neutralized so that voltages of polarities deflected in the liquid crystal cell Clc are not accumulated. Therefore, in the liquid crystal display according to the exemplary embodiment of the present invention, the DC residual image and the flicker do not appear even when interlace data is supplied.

도 11은 본 발명의 제1 실시예에 따른 액정표시장치를 나타낸다. 11 shows a liquid crystal display according to a first embodiment of the present invention.

도 11을 참조하면, 본 발명의 제1 실시예에 따른 액정표시장치는 액정표시패널(100), 타이밍 콘트롤러(101), 제1 로직회로(102), 데이터 구동회로(103), 게이트 구동회로(104), 및 제2 로직회로(107)를 구비한다. Referring to FIG. 11, the liquid crystal display according to the first exemplary embodiment of the present invention includes a liquid crystal display panel 100, a timing controller 101, a first logic circuit 102, a data driving circuit 103, and a gate driving circuit. 104, and a second logic circuit 107.

액정표시패널(100)은 두 장의 유리기판 사이에 액정분자들이 주입된다. 이 액정표시패널(100)은 m 개의 데이터라인들(D1 내지 Dm)과 n 개의 게이트라인들(G1 내지 Gn)의 교차 구조에 의해 매트릭스 형태로 배치된 m×n 개의 액정셀들(Clc)을 포함한다. In the liquid crystal display panel 100, liquid crystal molecules are injected between two glass substrates. The liquid crystal display panel 100 includes m × n liquid crystal cells Clc arranged in a matrix by a cross structure of m data lines D1 to Dm and n gate lines G1 to Gn. Include.

액정표시패널(100)의 하부 유리기판에는 데이터라인들(D1 내지 Dm), 게이트라인들(G1 내지 Gn), TFT들, TFT에 접속된 액정셀(Clc)의 화소전극들(1), 및 스토리지 커패시터(Cst) 등이 형성된다. 액정표시패널(100)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극(2)이 형성된다. 공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다. 액정표시패널(100)의 상부 유리기판과 하부 유리기판 상에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 계면에 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. The lower glass substrate of the liquid crystal display panel 100 includes data lines D1 to Dm, gate lines G1 to Gn, TFTs, pixel electrodes 1 of a liquid crystal cell Clc connected to a TFT, and The storage capacitor Cst and the like are formed. The black matrix, the color filter, and the common electrode 2 are formed on the upper glass substrate of the liquid crystal display panel 100. The common electrode 2 is formed on the upper glass substrate in a vertical electric field driving method such as twisted nematic (TN) mode and vertical alignment (VA) mode, and has an in plane switching (IPS) mode and a fringe field switching (FFS) mode. In the same horizontal electric field driving method, the pixel electrode 1 is formed on the lower glass substrate. Polarizing plates having optical axes orthogonal to each other are attached to the upper glass substrate and the lower glass substrate of the liquid crystal display panel 100, and an alignment layer for setting a pre-tilt angle of the liquid crystal is formed at an interface in contact with the liquid crystal.

타이밍 콘트롤러(101)는 수직/수평 동기신호(Vsync, Hsync), 데이터 인에이블 신호(Data Enable), 클럭신호(CLK) 등의 타이밍신호를 입력받아 데이터 구동회로(104), 게이트 구동회로(104), 제1 및 제2 로직회로(102, 107)의 동작 타이밍을 제어하기 위한 제어신호들을 발생한다. 이러한 제어신호들은 제1 게이트 스타트 펄스(GSP(H)), 게이트 쉬프트 클럭신호(GSC1), 게이트 출력 인에이블신호(GOE), 소스 스타트 펄스(Source Start Pulse : SSP), 소스 샘플링 클럭(Source Sampling Clock : SSC), 소스 출력 인에이블신호(SOE), 제1 극성제어신호(POL1)를 포함한다. 제1 게이트 스타트 펄스(GSP(H))는 매 프레임기간의 초기에 하이논리(H)로 발생된다. 게이트 출력 인에이블신호(GOE)는 게이트 구동회로의 출력 타이밍을 지시하는 제어신호이다. 소스 스타트 펄스(SSP)는 데이터 제어신호(DDC)는 데이터가 표시될 1 수평라인에서 시작 화소를 지시한다. 소스 샘플링 클럭(SSC)은 라이징(Rising) 또는 폴링(Falling) 에지에 기준하여 데이터 구동회로(103) 내에서 데이터의 래치동작을 지시한다. 소스 출력 인에이블신호(Source Output Enable : SOE)는 데이터 구동회로(103)의 출력을 지시한다. 제1 극성제어신호(Polarity : POL1)는 액정표 시패널(100)의 액정셀들(Clc)에 공급될 데이터전압의 극성을 지시한다. 제1 극성제어신호(POL1)는 1 수평기간 주기로 논리가 반전되는 1 도트 인버젼의 극성제어신호나 2 수평기간 주기로 논리가 반전되는 2 도트 인버젼의 극성제어신호 중 어느 한 형태로 발생된다. 이러한 타이밍 콘트롤러(101)는 120Hz 또는 60Hz 프레임 주파수로 타이밍 제어신호들을 발생하여 120Hz 또는 60Hz 기준으로 제1 로직회로(102), 데이터 구동회로(103), 게이트 구동회로(104)의 동작 타이밍을 제어한다. 프레임 주파수는 수직 동기신호(Vsync)에 대응하는 주파수로써 초당 화면 수를 지시한다. 120Hz 프레임 주파수는 1초당 120 개의 화면이 액정표시패널(100)에 표시되도록 하며, 60Hz 프레임 주파수는 1초당 60 개의 화면이 액정표시패널(100)에 표시되도록 한다. 액정표시장치가 120Hz 프레임 주파수로 구동될 때 60Hz 프레임 주파수에 비하여 플리커가 거의 느껴지지 않는다. 따라서, 타이밍 콘트롤(101)는 플리커 예방효과를 높이기 위하여 120Hz의 프레임 주파수를 기준으로 제어신호들을 발생하는 것이 바람직하다.The timing controller 101 receives a timing signal such as a vertical / horizontal synchronization signal (Vsync, Hsync), a data enable signal (Data Enable), a clock signal (CLK), etc., and receives a data driving circuit 104 and a gate driving circuit 104. ) And control signals for controlling the operation timing of the first and second logic circuits 102 and 107. These control signals include a first gate start pulse GSP (H), a gate shift clock signal GSC1, a gate output enable signal GOE, a source start pulse SSP, and a source sampling clock. Clock: SSC), a source output enable signal SOE, and a first polarity control signal POL1. The first gate start pulse GSP (H) is generated in high logic H at the beginning of every frame period. The gate output enable signal GOE is a control signal indicating the output timing of the gate driving circuit. The source start pulse SSP indicates the start pixel on one horizontal line in which the data control signal DDC is to be displayed. The source sampling clock SSC instructs the latch operation of data in the data driving circuit 103 on the basis of the rising or falling edge. The source output enable signal SOE indicates the output of the data driving circuit 103. The first polarity control signal POL1 indicates the polarity of the data voltage to be supplied to the liquid crystal cells Clc of the liquid crystal display panel 100. The first polarity control signal POL1 is generated as either a polarity control signal of one dot inversion in which logic is inverted in one horizontal period or a polarity control signal of two dot inversion in which logic is inverted in two horizontal periods. The timing controller 101 generates timing control signals at a 120 Hz or 60 Hz frame frequency to control the operation timing of the first logic circuit 102, the data driving circuit 103, and the gate driving circuit 104 on a 120 Hz or 60 Hz basis. do. The frame frequency indicates the number of screens per second as a frequency corresponding to the vertical synchronization signal Vsync. The 120 Hz frame frequency allows 120 screens per second to be displayed on the LCD panel 100, and the 60 Hz frame frequency allows 60 screens per second to be displayed on the LCD panel 100. When the liquid crystal display is driven at a 120 Hz frame frequency, flicker is hardly felt as compared to the 60 Hz frame frequency. Therefore, the timing control 101 preferably generates control signals based on a frame frequency of 120 Hz in order to increase the flicker prevention effect.

제1 로직회로(102)는 제1 게이트 스타트 펄스(GSP(H))와 제1 극성제어신호(POL1)를 입력받아 잔상과 플리커를 예방하기 위하여 N의 배수 번째 프레임기간 이전의 N-1 개의 프레임기간들에서 1 프레임기간마다 극성이 반전되고 N의 배수-1 번째 프레임기간과 N의 배수 번째 프레임기간에서 극성이 동일한 제2 극성제어신호(POL2)를 발생한다. 또한, 제1 로직회로(102)는 제1 극성제어신호(POL1)와 제2 극성제어신호(POL) 중 어느 하나를 선택적으로 데이터 구동회로(103)에 공급한다. 제1 극성제어신호(POL1)는 도 15와 같이 1 수평기간 또는 2 수평기간 단위로 논리가 반전되고 또한, 프레임기간마다 데이터전압(Vdata)의 극성을 반전시키기 위하여 1 프레임기간 단위로 논리가 반전된다. 제2 극성제어신호(POL2)는 도 15와 같이 N의 배수 번째 프레임기간에서 이전 프레임기간과 동일한 극성패턴으로 데이터전압의 극성을 제어하기 위하여 N의 배수 번째 프레임기간 이전의 프레임기간 동안 제1 극성제어신호(POL1)와 동일한 위상으로 발생되고 N의 배수 번째 프레임기간 동안 제1 극성제어신호(POL1)의 역위상으로 발생된다. 이 제1 로직회로(102)는 선택적으로 제1 극성제어신호(POL1)를 출력할 수도 있다. The first logic circuit 102 receives the first gate start pulse GSP (H) and the first polarity control signal POL1 to receive N-1 multiples before N'th multiple frame periods to prevent afterimages and flicker. In the frame periods, the polarity is inverted every one frame period, and a second polarity control signal POL2 having the same polarity is generated in a multiple of N-th frame period and a multiple of N frame period. In addition, the first logic circuit 102 selectively supplies any one of the first polarity control signal POL1 and the second polarity control signal POL to the data driving circuit 103. The logic of the first polarity control signal POL1 is inverted in units of one horizontal period or two horizontal periods as shown in FIG. 15, and the logic is inverted in units of one frame period in order to invert the polarity of the data voltage Vdata every frame period. do. As shown in FIG. 15, the second polarity control signal POL2 has a first polarity during a frame period before a multiple of N frame period in order to control the polarity of the data voltage in the same polar pattern as a previous frame period in a multiple of N frame period. It is generated in the same phase as the control signal POL1 and is generated in the reverse phase of the first polarity control signal POL1 for a multiple times N frame period. The first logic circuit 102 may optionally output the first polarity control signal POL1.

제2 로직회로(107)는 제1 게이트 스타트 펄스(GSP(H))를 입력받아 N의 배수 번째 프레임기간에서 제1 게이트 스타트 펄스(GSP(H))를 반전시켜 N의 배수 번째 프레임기간에서 로우논리(L)의 제2 게이트 스타트 펄스(GSP(L))를 발생한다. 다시 말하여, 제2 로직회로(107)는 N의 배수 번째 프레임기간에서 게이트 스타트 펄스를 출력하지 않고 그 이외의 프레임기간 동안 게이트 스타트 펄스를 1 프레임기간마다 하니씩 출력한다. The second logic circuit 107 receives the first gate start pulse GSP (H) and inverts the first gate start pulse GSP (H) in the Nth th frame period, thereby in the N th th frame period. A second gate start pulse GSP (L) of low logic L is generated. In other words, the second logic circuit 107 does not output the gate start pulse in the N th frame period but outputs the gate start pulse for every other frame period one by one.

타이밍 콘트롤러(101)와, 제1 및 제2 로직회로(102, 107)는 원칩(One Chip)으로 집적될 수 있다. The timing controller 101 and the first and second logic circuits 102 and 107 may be integrated into one chip.

데이터 구동회로(103)는 타이밍 콘트롤러(101)의 제어 하에 디지털 비디오 데이터(RGB)를 래치한다. 그리고 데이터 구동회로(103)는 디지털 비디오 데이터를 제2 극성제어신호(POL2)에 따라 아날로그 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압을 발생하고 그 데이터전압을 데이터라인들(D1 내지 Dm)에 공급한다. The data driving circuit 103 latches the digital video data RGB under the control of the timing controller 101. [ The data driving circuit 103 converts the digital video data into an analog positive / negative gamma compensation voltage according to the second polarity control signal POL2 to generate a positive / negative analog data voltage and converts the data voltage into data. Supply to lines D1 to Dm.

게이트 구동회로(104)는 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 액정셀의 TFT 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터 및 레벨 쉬프터와 게이트라인(G1 내지 Gn) 사이에 접속되는 출력 버퍼를 각각 포함하는 다수의 게이트 드라이브 집적회로들로 구성된다. 이 게이트 구동회로(104)는 제1 게이트 스타트 펄스(GSP(H))에 응답하여 스캔펄스를 제1 게이트라인(G1)에 공급하기 시작하고, 이어서 게이트 쉬프트 클럭신호(GSC)에 따라 스캔펄스를 쉬프트시켜 제2 내지 제n 게이트라인들(G2 내지 Gn)에 순차적으로 스캔펄스들을 공급한다. 이러한 게이트 구동회로(104)는 N의 배수 번째 프레임기간 이전의 N-1 개의 프레임기간 동안 제1 게이트 스타트 펄스(GSP(H))에 응답하여 스캔펄스들을 출력하며, N의 배수 번째 프레임기간에 로우논리의 제2 게이트 스타트 펄스(GSP(L)에 응답하여 스캔펄스를 발생하지 않는다. The gate driving circuit 104 has a shift register and a level shifter for converting the output signal of the shift register into a swing width suitable for TFT driving of the liquid crystal cell, and an output buffer connected between the level shifter and the gate lines G1 to Gn, respectively. It consists of a plurality of gate drive integrated circuits. The gate driving circuit 104 starts supplying the scan pulse to the first gate line G1 in response to the first gate start pulse GSP (H), and then scans the pulse according to the gate shift clock signal GSC. Is shifted to sequentially supply scan pulses to the second to nth gate lines G2 to Gn. The gate driving circuit 104 outputs scan pulses in response to the first gate start pulse GSP (H) during N-1 frame periods before the Nth frame period N, and in the Nth frame period N. The scan pulse is not generated in response to the low logic second gate start pulse GSP (L).

본 발명의 제1 실시예에 따른 액정표시장치는 타이밍 콘트롤러(101)에 디지털 비디오 데이터(RGB)와 타이밍신호들(Vsync, Hsync, DE, CLK)을 공급하는 시스템(105)을 더 구비한다. The liquid crystal display according to the first embodiment of the present invention further includes a system 105 for supplying digital video data RGB and timing signals Vsync, Hsync, DE, and CLK to the timing controller 101.

시스템(105)은 방송신호, 외부기기 인터페이스회로, 그래픽처리회로, 라인 메모리(106) 등을 포함하여 방송신호나 외부기기로부터 입력되는 영상소스로부터 비디오 데이터를 추출하고 그 비디오 데이터를 디지털로 변환하여 타이밍 콘트롤러(101)에 공급한다. 시스템(106)에서 수신되는 인터레이스 방송신호는 라인메모리에 저장된다. 인터레이스 방송신호의 비디오 데이터는 기수 프레임기간에 기수라인에만 존재하고 우수 프레임기간에 우수라인에만 존재한다. 따라서, 시스 템(105)은 인터레이스 방송신호를 수신하면 라인 메모리(106)에 저장된 유효 데이터들의 평균값 또는 블랙 데이터값으로 기수 프레임기간의 우수라인 데이터, 그리고 우수 프레임의 기수라인 데이터를 발생한다. 이러한 시스템(105)은 디지털 비디오 데이터와 함께 타이밍신호들(Vsync, Hsync, DE, CLK)을 타이밍 콘트롤러(101)에 공급한다. 또한, 시스템(105)은 타이밍 콘트롤러(101), 제1 및 제2 로직회로(102, 107), 데이터 구동회로(103), 게이트 구동회로(104), 액정표시패널(100)의 구동전압을 발생하는 직류-직류 변환기(DC-DC convertor), 백라이트 유닛의 광원 점등을 위한 인버터 등의 회로에 전원을 공급한다. The system 105 extracts video data from a broadcast signal or an image source input from an external device, including a broadcast signal, an external device interface circuit, a graphic processing circuit, a line memory 106, and converts the video data into digital. Supply to timing controller 101. The interlace broadcast signal received by the system 106 is stored in the line memory. The video data of the interlace broadcast signal exists only in the odd line in the odd frame period and only in the even line in the even frame period. Accordingly, when the system 105 receives the interlace broadcast signal, the system 105 generates even line data of the odd frame period and odd line line data of the even frame as an average value or black data value of the valid data stored in the line memory 106. This system 105 supplies timing signals 101 with timing signals Vsync, Hsync, DE, CLK together with the digital video data. In addition, the system 105 supplies driving voltages of the timing controller 101, the first and second logic circuits 102 and 107, the data driving circuit 103, the gate driving circuit 104, and the liquid crystal display panel 100. Power is supplied to circuits such as a generated DC-DC converter and an inverter for lighting the light source of the backlight unit.

도 12 및 도 13은 데이터 구동회로(103)를 상세히 나타내는 회로도이다. 12 and 13 are circuit diagrams showing the data driving circuit 103 in detail.

도 12 및 도 13을 참조하면, 데이터 구동회로(103)는 각각 k(k는 m보다 작은 정수) 개의 데이터라인들(D1 내지 Dk)을 구동하는 다수의 소스 집적회로(Integrated Circuit, IC)를 포함한다. 소스 집적회로 각각은 쉬프트 레지스터(111), 데이터 레지스터(112), 제1 래치(113), 제2 래치(114), 디지털/아날로그 변환기(이하, "DAC"라 한다)(115), 차지쉐어회로(Charge Share Circuit)(116) 및 출력회로(117)를 포함한다. 12 and 13, the data driving circuit 103 includes a plurality of source integrated circuits (ICs) driving k (k is an integer smaller than m) data lines D1 to Dk, respectively. Include. Each of the source integrated circuits includes a shift register 111, a data register 112, a first latch 113, a second latch 114, a digital-to-analog converter (hereinafter referred to as a “DAC”) 115, and a charge share. A circuit (Charge Share Circuit) 116 and an output circuit 117.

쉬프트레지스터(111)는 타이밍 콘트롤러(101)로부터의 소스 스타트 펄스(SSP)를 소스 샘플링 클럭(SSC)에 따라 쉬프트시켜 샘플링신호를 발생하게 된다. 또한, 쉬프트 레지스터(111)는 소스 스타트 펄스(SSP)를 쉬프트시켜 다음 단 집적회로의 쉬프트 레지스터(111)에 캐리신호(CAR)를 전달하게 된다. The shift register 111 shifts the source start pulse SSP from the timing controller 101 according to the source sampling clock SSC to generate a sampling signal. In addition, the shift register 111 shifts the source start pulse SSP to transfer the carry signal CAR to the shift register 111 of the next integrated circuit.

데이터 레지스터(112)는 타이밍 콘트롤러(101)에 의해 분리된 기수 디지털 비디오 데이터(RGBodd)와 우수 디지털 비디오 데이터(RGBeven)를 일시 저장하고 저장된 데이터들(RGBodd,RGBeven)을 제1 래치(113)에 공급한다. The data register 112 temporarily stores odd digital video data RGBodd and even digital video data RGBeven separated by the timing controller 101, and stores the stored data RGBodd and RGBeven in the first latch 113. Supply.

제1 래치(113)는 쉬프트 레지스터(111)로부터 순차적으로 입력되는 샘플링신호에 응답하여 데이터 레지스터(112)로부터의 디지털 비디오 데이터들(RGBeven, RGBodd)을 샘프링하고, 그 데이터들(RGBeven, RGBodd)을 1 수평라인 분씩 래치한 다음, 1 수평라인 분의 데이터를 동시에 출력한다. The first latch 113 samples the digital video data RGBeven and RGBodd from the data register 112 in response to a sampling signal sequentially input from the shift register 111, and the data RGBeven and RGBodd. ) Is latched by one horizontal line, and then data for one horizontal line is output at the same time.

제2 래치(114)는 제1 래치(113)로부터 입력되는 1 수평라인분의 데이터를 래치한 다음, 소스 출력 인에이블신호(SOE)의 로우논리기간 동안 다른 집적회로들의 제2 래치(114)와 동시에 래치된 디지털 비디오 데이터들을 출력한다. The second latch 114 latches one horizontal line of data input from the first latch 113 and then second latch 114 of other integrated circuits during the low logic period of the source output enable signal SOE. And latched digital video data at the same time.

DAC(115)는 도 13과 같이 정극성 감마기준전압(GH)이 공급되는 P-디코더(PDEC)(121), 부극성 감마기준전압(GL)이 공급되는 N-디코더(NDEC)(122), 극성제어신호(POL1, POL2)에 응답하여 P-디코더(121)의 출력과 N-디코더(122)의 출력을 선택하는 멀티플렉서(123)를 포함한다. P-디코더(121)는 제2 래치(114)로부터 입력되는 디지털 비디오 데이터를 디코드하여 그 데이터의 계조값에 해당하는 정극성 감마보상전압을 출력하고, N-디코더(122)는 제2 래치(114)로부터 입력되는 디지털 비디오 데이터를 디코드하여 그 데이터의 계조값에 해당하는 부극성 감마보상전압을 출력한다. 멀티플렉서(123)는 극성제어신호(POL1, POL2)에 응답하여 정극성의 감마보상전압과 부극성의 감마보상전압을 선택하고 선택된 정극성/부극성 감마보상전압을 아날로그 데이터전압으로 출력한다. The DAC 115 includes a P-decoder (PDEC) 121 supplied with a positive gamma reference voltage GH and an N-decoder (NDEC) 122 supplied with a negative gamma reference voltage GL as shown in FIG. 13. And a multiplexer 123 for selecting the output of the P-decoder 121 and the output of the N-decoder 122 in response to the polarity control signals POL1 and POL2. The P-decoder 121 decodes the digital video data input from the second latch 114 and outputs a positive gamma compensation voltage corresponding to the gray value of the data, and the N-decoder 122 uses the second latch ( 114 decodes the digital video data inputted from the digital video data, and outputs a negative gamma compensation voltage corresponding to the grayscale value of the data. The multiplexer 123 selects a positive gamma compensation voltage and a negative gamma compensation voltage in response to the polarity control signals POL1 and POL2, and outputs the selected positive / negative gamma compensation voltage as an analog data voltage.

차지쉐어회로(116)는 소스 출력 인에이블신호(SOE)의 하이논리기간 동안 이 웃한 데이터 출력채널들을 단락(short)시켜 이웃한 데이터전압들의 평균값을 차지쉐어전압으로 출력하거나, 소스 출력 인에이블신호(SOE)의 하이논리기간 동안 데이터 출력채널들에 공통전압(Vcom)을 공급하여 정극성 데이터전압과 부극성 데이터전압의 급격한 변화를 줄인다. The charge share circuit 116 shorts the adjacent data output channels during the high logic period of the source output enable signal SOE to output the average value of the neighboring data voltages as the charge share voltage, or the source output enable signal. The common voltage Vcom is supplied to the data output channels during the high logic period of the SOE to reduce the sudden change of the positive data voltage and the negative data voltage.

출력회로(117)는 버퍼를 포함하여 데이터라인(D1 내지 Dk)으로 공급되는 아날로그 데이터전압의 신호감쇠를 최소화한다.The output circuit 117 includes a buffer to minimize signal attenuation of the analog data voltage supplied to the data lines D1 to Dk.

도 14는 제1 로직회로(102)를 상세히 나타내는 회로도이다. 14 is a circuit diagram illustrating the first logic circuit 102 in detail.

도 14를 참조하면, 제1 로직회로(102)는 프레임 카운터(141), POL 반전부(142), 배타적 논리합 게이트(이하, "XOR"라 함)(143), 및 멀티플렉서(144)를 구비한다. Referring to FIG. 14, the first logic circuit 102 includes a frame counter 141, a POL inverting unit 142, an exclusive OR gate (hereinafter referred to as “XOR”) 143, and a multiplexer 144. do.

프레임 카운터(141)는 1 프레임기간 동안 1회 발생되고 1 프레임기간의 시작과 동시에 발생되는 게이트 스타트 펄스(GSP)를 카운트하여 프레임 수를 지시하는 프레임 카운트 정보(Fcnt)를 발생한다. The frame counter 141 generates the frame count information Fcnt indicating the number of frames by counting the gate start pulse GSP, which is generated once during one frame period and coincided with the start of one frame period.

POL 반전부(142)는 프레임 카운터(141)로부터의 프레임 카운트 정보(Fcnt)를 입력받아 그 프레임 카운트 정보(Fcnt)를 N으로 나머지 연산하여 그 연산결과가 '0'이 되는 시점에 논리를 반전시켜 출력신호를 발생한다. 이 출력신호는 POL 반전신호로써(POLinv)로써 도 15와 같이 N의 배수 번째 프레임기간 이전의 N-1 개의 프레임기간 동안 로우논리(또는 하이 논리)를 유지하고 N의 배수 번째 프레임기간의 시작시점에 하이논리(또는 로우논리)로 반전된다. 따라서, POL 반전부(142)로부터 출력되는 POL 반전신호(POLinv)는 N의 배수 번째 프레임기간마다 그 시작시점 을 지시한다. The POL inverting unit 142 receives the frame count information Fcnt from the frame counter 141 and calculates the rest of the frame count information Fcnt with N to invert the logic at the point when the operation result is '0'. To generate an output signal. This output signal is a POL reversal signal (POLinv), which maintains low logic (or high logic) for N-1 frame periods before the N th frame period as shown in FIG. 15 and starts at the beginning of the N th frame period. Is reversed to high logic (or low logic). Therefore, the POL inversion signal POLinv output from the POL inversion unit 142 indicates its start time every N-th frame period.

XOR(143)는 제1 극성제어신호(POL1)와 POL 반전신호(POLinv)를 배타적 논리합 연산하여 도 15와 같이 N의 배수-1 번째 프레임기간과 N의 배수 번째 프레임기간에 동일하고, 그 이외의 나머지 프레임기간에서 1 프레임기간 단위로 반전되는 제2 극성제어신호(POL2)를 발생한다. The XOR 143 performs an exclusive OR operation on the first polarity control signal POL1 and the POL inversion signal POLinv and is equal to the multiple of N-1th frame period and the multiple of N frame period as shown in FIG. A second polarity control signal POL2 is generated which is inverted in units of one frame period in the remaining frame periods of.

멀티플렉서(144)는 제1 선택신호(SEL1)의 제어 하에 제1 극성제어신호(POL1)와 제2 극성제어신호(POL2) 중 어느 하나를 선택한다. 제1 선택신호(SEL1)는 멀티플렉서(144)의 제어단자에 접속된 옵션핀에 의해 결정될 수 있다. 옵션핀은 제조업체에 의해 기저전압원(GND) 또는 전원전압(Vcc)에 선택적으로 접속될 수 있다. 예컨대, 옵션핀이 기저전압원(GND)에 접속되면 멀티플렉서(144)는 자신의 제어단자에 "0"의 제1 선택신호(SEL1)가 공급되어 제2 극성제어신호(POL2)를 출력하고, 옵센핀이 전원전압(Vcc)에 접속되면 멀티플렉서(144)는 자신의 제어단자에 "1"의 제1 선택신호(SEL1)가 공급되어 제1 극성제어신호(POL1)를 출력한다. 이 멀티플렉서(144)는 후술하는 본 발명의 제2 실시예에서 입력 영상의 판단결과로 발생하는 제2 선택신호(SEL2)에 따라 제1 및 제2 극성제어신호(POL1, POL2) 중 어느 하나를 선택할 수도 있다. The multiplexer 144 selects one of the first polarity control signal POL1 and the second polarity control signal POL2 under the control of the first selection signal SEL1. The first selection signal SEL1 may be determined by an option pin connected to the control terminal of the multiplexer 144. The option pin can be selectively connected to the ground voltage source (GND) or the supply voltage (Vcc) by the manufacturer. For example, when the option pin is connected to the ground voltage source GND, the multiplexer 144 is supplied with the first selection signal SEL1 of "0" to its control terminal to output the second polarity control signal POL2, When the sensing pin is connected to the power supply voltage Vcc, the multiplexer 144 is supplied with a first selection signal SEL1 of "1" to its control terminal to output the first polarity control signal POL1. The multiplexer 144 receives one of the first and second polarity control signals POL1 and POL2 according to the second selection signal SEL2 generated as a result of the determination of the input image in the second embodiment of the present invention. You can also choose.

도 16은 제2 로직회로(107)를 상세히 나타내는 회로도이다. 16 is a circuit diagram illustrating the second logic circuit 107 in detail.

도 16을 참조하면, 제2 로직회로(107)는 프레임 카운터(181), 인버터(182), 및 멀티플렉서(183)를 구비한다. Referring to FIG. 16, the second logic circuit 107 includes a frame counter 181, an inverter 182, and a multiplexer 183.

프레임 카운터(181)는 제1 게이트 스타트 펄스(GSP)를 카운트하여 N의 배수 번째 프레임기간을 지시하는 N 프레임 정보(Ncnt)를 발생한다. The frame counter 181 counts the first gate start pulse GSP to generate N frame information Ncnt indicating the multiple times N frame period.

인버터(182)는 제1 게이트 스타트 펄스(GSP(H))를 반전시킨다. The inverter 182 inverts the first gate start pulse GSP (H).

멀티플렉서(183)는 N 프레임 정보(Ncnt)에 응답하여 N의 배수 번째 프레임기간 이전의 N-1 개의 프레임기간 동안 제1 게이트 스타트 펄스(GSP(H))를 출력하고, N의 배수 번째 프레임기간에 인버터(182)에 의해 로우논리로 반전된 제2 게이트 스타트 펄스(GSP(L))를 출력한다. 멀티플렉서(183)는 후술하는 본 발명의 제2 실시예에서 입력 영상의 판단결과로 발생하는 제3 선택신호(SEL3)에 따라 게이트 스타트 펄스(GSP(H), GSP(L))를 선택할 수도 있다. The multiplexer 183 outputs the first gate start pulse GSP (H) for N-1 frame periods before the Nth frame period N in response to the N frame information Ncnt, and multiples the Nth frame period N. Outputs the second gate start pulse GSP (L) inverted in low logic by the inverter 182. The multiplexer 183 may select the gate start pulses GSP (H) and GSP (L) according to the third selection signal SEL3 generated as a result of the determination of the input image in the second embodiment of the present invention. .

도 17 및 도 18은 본 발명의 제1 실시예에 따른 액정표시장치의 구동신호를 나타낸다. 17 and 18 show driving signals of the liquid crystal display according to the first embodiment of the present invention.

제2 로직회로(107)에 의해, N의 배수 번째 프레임기간 이전의 N-1 개의 프레임기간 동안 하이논리의 제1 게이트 스타트 펄스(GSP(H))가 게이트 구동회로(104)에 공급된다. 따라서, 게이트 구동회로(104)는 도 17과 같이 N의 배수 번째 프레임기간 이전의 N-1 개의 프레임기간 동안 스캔펄스(SP)를 발생하고 그 스캔펄스(SP)를 순차적으로 게이트라인들(G1 내지 G3)에 공급한다. 액정셀들(Clc)은 N의 배수 번째 프레임기간 이전의 N-1 개의 프레임기간 동안 스캔펄스(SP)에 의해 턴-온된 TFT를 통해 데이터전압을 충전한다. By the second logic circuit 107, the high logic first gate start pulse GSP (H) is supplied to the gate driving circuit 104 during the N-1 frame periods before the N th frame period. Therefore, the gate driving circuit 104 generates the scan pulse SP during the N-1 frame periods before the N th frame period as shown in FIG. 17 and sequentially turns the scan pulses SP into the gate lines G1. To G3). The liquid crystal cells Clc charge the data voltage through the TFT turned on by the scan pulse SP during the N-1 frame periods before the N th frame period.

제2 로직회로(107)에 의해, N의 배수 번째 프레임기간에 로우논리의 제2 게이트 스타트 펄스(GSP(L))가 게이트 구동회로(104)에 공급된다. 따라서, 게이트 구동회로(104)는 도 18과 같이 N의 배수 번째 프레임기간에 스캔펄스(SP)를 발생할 수 없다. 액정셀들(Clc)은 N의 배수 번째 프레임기간에 TFT가 오프 상태를 유지하므로 새로운 데이터전압을 충전하지 않는다. By the second logic circuit 107, a low logic second gate start pulse GSP (L) is supplied to the gate driving circuit 104 in a multiple times N frame period. Therefore, the gate driving circuit 104 cannot generate the scan pulse SP in the multiple times frame period of N as shown in FIG. The liquid crystal cells Clc do not charge a new data voltage because the TFTs remain off in the multiple times N frame periods.

도 19는 본 발명의 제2 실시예에 따른 액정표시장치의 구동방법을 설명하기 위한 흐름도이다. 19 is a flowchart illustrating a method of driving a liquid crystal display according to a second embodiment of the present invention.

도 19를 참조하면, 본 발명의 제2 실시예에 따른 액정표시장치의 구동방법은 입력 데이터를 분석하여, 그 입력 데이터가 인터레이스 데이터 또는 스크롤 데이터와 같이 직류화 잔상이 나타날 수 있는 데이터인가를 판단하고, 프레임기간을 카운트한다.(S191, S192) 본 발명은 라인 메모리와 비교기를 이용하여 2 개의 라인 데이터를 반복적으로 비교하여 이웃하는 2 개의 라인 데이터들이 소정의 임계값 이상이면 그 데이터를 인터레이스 데이터로 판단할 수 있다. 또한, 본 발명은 프레임 메모리와 비교기를 이용하여 이전 프레임 이미지들과 현재 프레임 이미지를 비교하여 현재 프레임에서 일정한 속도로 움직이는 부분을 검출하여 스크롤 데이터를 판단할 수 있다. Referring to FIG. 19, in the driving method of the liquid crystal display according to the second exemplary embodiment of the present invention, input data is analyzed to determine whether the input data is data in which a DC residual image may appear, such as interlace data or scroll data. The frame period is counted. (S191, S192) The present invention repeatedly compares two line data using a line memory and a comparator to interlace data when two adjacent line data are above a predetermined threshold. Judging by In addition, the present invention compares the previous frame images with the current frame image by using a frame memory and a comparator to detect the moving data at a constant speed in the current frame to determine scroll data.

현재 입력되는 데이터가 직류화 잔상이 나타나지 않고 현재 프레임기간이 N의 배수 번째 프레임기간이 아니면, 본 발명은 1 프레임기간 단위로 프레임극성을 반전시키고 매 프레임기간마다 하이논리의 게이트 스타트 펄스(GSP(H))를 게이트 구동회로에 공급하여 매 프레임기간마다 액정셀들에 새로운 데이터전압을 충전한다.(S193, S194, S196)When the current input data does not appear to have a DC afterimage and the current frame period is not a multiple of N frame periods, the present invention inverts the frame polarity in units of one frame period and uses a high logic gate start pulse (GSP) in every frame period. H)) is supplied to the gate driving circuit to charge new data voltages to the liquid crystal cells every frame period (S193, S194, S196).

현재 입력되는 데이터가 직류화 잔상이 나타날 수 있는 데이터이고 현재 프레임기간이 N의 배수 번째 프레임기간으로 판단되면 본 발명은 N의 배수 번째 프레 임기간의 프레임극성을 그 이전 프레임기간과 동일하게 제어하고, N의 배수 번째 프레임기간에 로우논리의 게이트 스타트 펄스(GSP(L))를 게이트 구동회로에 공급하여 액정셀들에 새로운 데이터전압을 공급하지 않는다.(S193, S195, S197)If the current input data is data that may cause a DC afterimage and the current frame period is determined to be a multiple frame time of N, the present invention controls the frame polarity of the multiple frame time of N to be the same as the previous frame period. The low logic gate start pulse GSP (L) is supplied to the gate driving circuit in a multiple times N frame period so as not to supply new data voltages to the liquid crystal cells (S193, S195, and S197).

도 20은 본 발명의 제2 실시예에 따른 액정표시장치를 나타낸다. 20 shows a liquid crystal display device according to a second embodiment of the present invention.

도 20을 참조하면, 본 발명의 제2 실시예에 따른 액정표시장치는 시스템(105), 액정표시패널(100), 영상 분석회로(201), 타이밍 콘트롤러(101), 제1 로직회로(202), 제2 로직회로(203), 데이터 구동회로(103), 및 게이트 구동회로(104)를 구비한다. 이 실시예에서 시스템(105), 액정표시패널(100), 타이밍 콘트롤러(101), 데이터 구동회로(103) 및 게이트 구동회로(104)는 전술한 제1 실시예와 실질적으로 동일하므로 동일한 도면부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다. Referring to FIG. 20, the liquid crystal display according to the second exemplary embodiment of the present invention includes a system 105, a liquid crystal display panel 100, an image analysis circuit 201, a timing controller 101, and a first logic circuit 202. ), A second logic circuit 203, a data driver circuit 103, and a gate driver circuit 104. In this embodiment, the system 105, the liquid crystal display panel 100, the timing controller 101, the data driving circuit 103 and the gate driving circuit 104 are substantially the same as those of the first embodiment described above, and therefore the same reference numerals. And the detailed description thereof will be omitted.

영상 분석회로(201)는 현재 입력되는 영상의 디지털 비디오 데이터들(RGB)에 대하여 직류화 잔상이 발생 가능한 데이터인가를 판단한다. 영상 분석회로(201)는 1 프레임 영상에서 이웃하는 라인들 간의 데이터를 비교하여 그 라인들 간의 데이터가 소정의 임계치 이상으로 크면 현재 입력되는 데이터를 인터레이스 데이터로 판단한다. 또한, 영상 분석회로(201)는 프레임단위로 각 픽셀들의 데이터를 비교하여 표시영상에서 움직이는 화상과 그 화상의 이동속도를 검출하여, 미리 설정된 속도로 움직임 화상이 이동한다면 그 그 움직임 화상이 포함된 프레임 데이터를 스크롤 데이터로 판단한다. 이러한 영상 분석의 결과로, 영상 분석회로(201)는 인터레이스 데이터, 스크롤 데이터 등 직류화 잔상이 나타날 수 있는 데이터를 지시하 는 제2 및 제3 선택신호(SEL2, SEL3)를 발생하고 그 선택신호(SEL2, SEL3)를 이용하여 제1 및 제2 로직회로(202, 203)를 제어한다. The image analysis circuit 201 determines whether DC residual image generation is possible with respect to the digital video data RGB of the currently input image. The image analysis circuit 201 compares data between neighboring lines in one frame image, and when the data between the lines is larger than a predetermined threshold value, the image analysis circuit 201 determines the currently input data as interlace data. In addition, the image analysis circuit 201 compares the data of each pixel on a frame-by-frame basis to detect a moving image in the display image and a moving speed of the image, and if the moving image moves at a preset speed, the moving image is included. The frame data is determined to be scroll data. As a result of the image analysis, the image analysis circuit 201 generates the second and third selection signals SEL2 and SEL3 indicating the data where the DC residual image may appear, such as interlace data and scroll data, and the selection signal. The first and second logic circuits 202 and 203 are controlled using SEL2 and SEL3.

제1 로직회로(202)는 도 14 및 도 15와 같이 제2 선택신호(SEL2)에 응답하여 직류화 잔상이 발생되지 않는 데이터가 입력되는 기간 동안 제1 극성제어신호(POL1)를 데이터 구동회로(103)에 공급한다. 또한, 제1 로직회로(202)는 도 14 및 도 15와 같이 제2 선택신호(SEL2)에 응답하여 직류화 잔상이 발생 가능한 데이터가 입력되는 기간 동안 제2 극성제어신호(POL2)를 데이터 구동회로(103)에 공급한다.As shown in FIGS. 14 and 15, the first logic circuit 202 transmits the first polarity control signal POL1 to the data driving circuit during a period in which data in which no direct current afterimage is generated in response to the second selection signal SEL2 is input. Supply to (103). In addition, as shown in FIGS. 14 and 15, the first logic circuit 202 may drive the second polarity control signal POL2 during the period in which data capable of generating a DC residual image is input in response to the second selection signal SEL2. It supplies to the furnace 103.

제2 로직회로(203)는 도 16과 같이 제3 선택신호(SEL32)에 응답하여 직류화 잔상이 발생되지 않는 데이터가 입력되는 기간 동안 하이논리의 게이트 스타트 펄스(GSP(H))를 게이트 구동회로(104)에 공급한다. 또한, 제2 로직회로(203)는 도 16과 같이 제3 선택신호(SEL32)에 응답하여 직류화 잔상이 발생 가능한 데이터가 입력되는 N의 배수 번째 프레임기간에 로우논리의 게이트 스타트 펄스(GSP(L))를 게이트 구동회로(104)에 공급한다. As shown in FIG. 16, the second logic circuit 203 performs the gate driving circuit of the high logic gate start pulse GSP (H) during a period in which data in which no direct current afterimage is generated in response to the third selection signal SEL32 is input. It is supplied to the furnace 104. In addition, as shown in FIG. 16, the second logic circuit 203 has a low logic gate start pulse (GSP) in a multiple of N frame periods in which data capable of generating a DC residual image is input in response to the third selection signal SEL32. L)) is supplied to the gate driving circuit 104.

타이밍 콘트롤러(101), 영상 분석회로(201), 제1 로직회로(202), 및 제2 로직회로(203)는 원칩으로 집적될 수 있다.The timing controller 101, the image analysis circuit 201, the first logic circuit 202, and the second logic circuit 203 may be integrated into one chip.

상술한 바와 같이, 본 발명의 실시예에 따른 액정표시장치와 그 구동방법은 N의 배수 번째 프레임기간에 그 이전 프레임기간과 동일한 극성패턴으로 데이터전 압의 극성을 제어하고, N의 배수 번째 프레임기간에 게이트 스타트 펄스를 게이트 구동회로에 공급하지 않는다. 따라서, 본 발명은 직류화 잔상을 예방할 수 있으며 N의 배수 번째 프레임기간 동안 액정셀의 충전양을 낮추어 플리커를 예방할 수 있다. As described above, the liquid crystal display and the driving method thereof according to the exemplary embodiment of the present invention control the polarity of the data voltage in the same polar pattern as the previous frame period in the multiple times frame of N, and the multiple times frame of N. The gate start pulse is not supplied to the gate driving circuit in the period. Therefore, the present invention can prevent the afterimage of the DC and to prevent the flicker by lowering the amount of charge of the liquid crystal cell during the N-th frame period.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

Claims (14)

다수의 데이터라인과 다수의 게이트라인이 형성되고 다수의 액정셀들을 가지는 액정표시패널; A liquid crystal display panel in which a plurality of data lines and a plurality of gate lines are formed and have a plurality of liquid crystal cells; 극성제어신호를 발생하는 제1 로직회로; 및 A first logic circuit for generating a polarity control signal; And 게이트 타이밍 제어신호들을 발생하는 제2 로직회로; A second logic circuit for generating gate timing control signals; 상기 극성제어신호에 응답하여 데이터전압의 극성을 반전시키고 그 데이터전압을 상기 데이터라인들에 공급하는 데이터 구동회로; 및 A data driving circuit inverting the polarity of the data voltage in response to the polarity control signal and supplying the data voltage to the data lines; And 상기 게이트 타이밍 제어신호들에 응답하여 스캔펄스를 상기 게이트라인들에 공급하는 게이트 구동회로를 구비하고; A gate driving circuit configured to supply scan pulses to the gate lines in response to the gate timing control signals; 상기 극성제어신호는 N(N은 8 이상의 정수)의 배수 번째 프레임기간과 N의 배수-1 번째 프레임기간 동안 동일한 극성패턴을 가지며, 상기 N의 배수 번째 프레임기간과 상기 N의 배수-1 번째 프레임기간 이외의 다른 프레임기간들에서 1 프레임기간 단위로 극성이 반전되는 극성패턴을 가지며; The polarity control signal has the same polarity pattern during a multiple times frame period of N (N is an integer greater than 8) and a multiple of N-1 frame period, and the multiple times frame period of N and multiples of multiple times N of the N frame. Has a polarity pattern in which the polarity is inverted in units of one frame period in frame periods other than the period; 상기 게이트 타이밍 제어신호들은 상기 N의 배수 번째 프레임기간을 제외한 다른 프레임기간들에서 발생되어 상기 게이트 구동회로로부터 상기 스캔펄스의 발생을 허용하는 게이트 스타트 펄스를 포함하는 것을 특징으로 하는 액정표시장치.And the gate timing control signals include a gate start pulse that is generated in other frame periods except the multiple times frame period of N to allow generation of the scan pulse from the gate driving circuit. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 게이트 타이밍 제어신호는, The gate timing control signal includes: 상기 게이트 구동회로 내의 쉬프트 레지스터에 입력되어 상기 게이트 스타트 펄스를 순차적으로 쉬프트시키기 게이트 쉬프트 클럭신호; 및 A gate shift clock signal input to a shift register in the gate driving circuit to sequentially shift the gate start pulse; And 상기 게이트 구동회로의 출력을 지시하는 게이트 출력 인에이블신호를 포함하는 것을 특징으로 하는 액정표시장치.And a gate output enable signal indicative of the output of the gate driving circuit. 제 3 항에 있어서,The method of claim 3, wherein 상기 제1 로직회로는, The first logic circuit, 상기 게이트 스타트 펄스를 카운트하여 상기 프레임기간의 수를 지시하는 프레임 카운트 정보를 발생하는 프레임 카운터; A frame counter counting the gate start pulses to generate frame count information indicating the number of the frame periods; 상기 프레임 카운트 정보를 이용하여 상기 N의 배수 번째 프레임기간에서 논리가 반전되는 반전신호를 발생하는 POL 반전부; 및 A POL inverting unit generating an inverted signal in which logic is inverted in the Nth th frame period using the frame count information; And 상기 데이터전압의 극성을 지시하는 제1 극성제어신호와 상기 반전신호를 배타적 논리합 연산하여 제2 극성제어신호를 발생하는 배타적 논리합 회로를 구비하는 것을 특징으로 하는 액정표시장치.And an exclusive OR circuit configured to generate a second polarity control signal by performing an exclusive OR operation on the first polarity control signal indicative of the polarity of the data voltage and the inversion signal. 제 4 항에 있어서,5. The method of claim 4, 상기 제1 로직회로는, The first logic circuit, 상기 제1 극성제어신호와 상기 제2 극성제어신호를 선택적으로 상기 데이터 구동회로에 공급하는 멀티플렉서를 더 구비하는 것을 특징으로 하는 액정표시장치.And a multiplexer for selectively supplying the first polarity control signal and the second polarity control signal to the data driving circuit. 제 3 항에 있어서,The method of claim 3, wherein 상기 제2 로직회로는, The second logic circuit, 상기 게이트 스타트 펄스를 카운트하여 상기 N의 배수 번째 프레임기간을 지시하는 N 프레임 정보를 출력하는 프레임 카운터; A frame counter which counts the gate start pulses and outputs N frame information indicating the multiple times frame period of N; 상기 게이트 스타트 펄스를 반전시키는 인버터; 및 An inverter for inverting the gate start pulse; And 상기 N 프레임 정보에 응답하여 상기 N의 배수 번째 프레임기간 이외의 기간 동안 상기 게이트 스타트 펄스를 상기 게이트 구동회로에 공급하고 상기 N의 배수 번째 프레임기간에 상기 인버터에 의해 반전된 게이트 스타트 펄스를 상기 게이트 구동회로에 공급하는 멀티플렉서를 구비하는 것을 특징으로 하는 액정표시장치.In response to the N frame information, the gate start pulse is supplied to the gate driving circuit for a period other than the multiple times N frame period, and the gate start pulse inverted by the inverter in the multiple times N frame period is applied to the gate. And a multiplexer for supplying a drive circuit. 제 1 항에 있어서,The method of claim 1, 입력 영상을 분석하여 그 분석 결과에 따라 상기 제1 및 제2 로직회로의 출력을 제어하는 영상분석회로를 더 구비하는 것을 특징으로 하는 액정표시장치. And an image analysis circuit for analyzing an input image and controlling outputs of the first and second logic circuits according to the analysis result. 데이터전압이 공급되는 다수의 데이터라인과 스캔펄스가 공급되는 다수의 게이트라인이 형성되고 다수의 액정셀들을 가지는 표시패널, 극성제어신호에 응답하여 데이터전압의 극성을 반전시키고 그 데이터전압을 상기 데이터라인들에 공급하는 데이터 구동회로, 및 게이트 타이밍 제어신호들에 응답하여 스캔펄스를 상기 게이트라인들에 공급하는 게이트 구동회로를 구비하는 액정표시장치의 구동방법에 있어서, A display panel having a plurality of data lines supplied with a data voltage and a plurality of gate lines supplied with a scan pulse, the display panel having a plurality of liquid crystal cells, and inverting the polarity of the data voltage in response to a polarity control signal. A driving method of a liquid crystal display device comprising: a data driving circuit for supplying lines to a gate; and a gate driving circuit for supplying scan pulses to the gate lines in response to gate timing control signals. 상기 극성제어신호를 N(N은 8 이상의 정수)의 배수 번째 프레임기간과 N의 배수-1 번째 프레임기간 동안 동일한 극성패턴으로 발생하는 단계; Generating the polarity control signal with the same polarity pattern during a multiple times frame period of N (N is an integer greater than or equal to 8) and a multiple of N-1 frame period; 상기 극성제어신호를 상기 N의 배수 번째 프레임기간과 상기 N의 배수-1 번째 프레임기간 이외의 다른 프레임기간들에서 1 프레임기간 단위로 극성이 반전되는 극성패턴으로 발생하는 단계; 및 Generating the polarity control signal as a polarity pattern in which the polarity is inverted in units of one frame period in frame periods other than the multiple of N frame period and the multiple of N frame period; And 상기 게이트 타이밍 제어신호들을 발생하는 단계를 포함하고; Generating the gate timing control signals; 상기 게이트 타이밍 제어신호들은 상기 N의 배수 번째 프레임기간을 제외한 다른 프레임기간들에서 발생되어 상기 게이트 구동회로로부터 상기 스캔펄스의 발생을 허용하는 게이트 스타트 펄스를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.And the gate timing control signals include gate start pulses generated in other frame periods except the multiple times frame period of N to allow generation of the scan pulse from the gate driving circuit. Way. 삭제delete 제 8 항에 있어서,9. The method of claim 8, 상기 게이트 타이밍 제어신호는, The gate timing control signal includes: 상기 게이트 구동회로 내의 쉬프트 레지스터에 입력되어 상기 게이트 스타트 펄스를 순차적으로 쉬프트시키기 게이트 쉬프트 클럭신호; 및 A gate shift clock signal input to a shift register in the gate driving circuit to sequentially shift the gate start pulse; And 상기 게이트 구동회로의 출력을 지시하는 게이트 출력 인에이블신호를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.And a gate output enable signal indicative of an output of the gate driving circuit. 제 10 항에 있어서,11. The method of claim 10, 상기 게이트 스타트 펄스를 카운트하여 상기 프레임기간의 수를 지시하는 프레임 카운트 정보를 발생하는 단계; Generating frame count information indicating the number of the frame periods by counting the gate start pulses; 상기 프레임 카운트 정보를 이용하여 상기 N의 배수 번째 프레임기간에서 논리가 반전되는 반전신호를 발생하는 단계; Generating an inverted signal in which logic is inverted in the Nth th frame period using the frame count information; 상기 데이터전압의 극성을 지시하는 제1 극성제어신호와 상기 반전신호를 배타적 논리합 연산하여 제2 극성제어신호를 발생하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.And exclusively ORing the first polarity control signal and the inverted signal indicative of the polarity of the data voltage to generate a second polarity control signal. 제 11 항에 있어서,The method of claim 11, 상기 제1 극성제어신호와 상기 제2 극성제어신호를 선택적으로 상기 데이터 구동회로에 공급하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.And selectively supplying the first polarity control signal and the second polarity control signal to the data driving circuit. 제 10 항에 있어서,11. The method of claim 10, 상기 게이트 스타트 펄스를 카운트하여 상기 N의 배수 번째 프레임기간을 지시하는 N 프레임 정보를 출력하는 단계; Counting the gate start pulse and outputting N frame information indicating the multiple times frame period of N; 상기 게이트 스타트 펄스를 반전시키는 단계; 및 Inverting the gate start pulse; And 상기 N 프레임 정보에 응답하여 상기 N의 배수 번째 프레임기간 이외의 기간 동안 상기 게이트 스타트 펄스를 상기 게이트 구동회로에 공급하고 상기 N의 배수 번째 프레임기간에 인버터에 의해 반전된 게이트 스타트 펄스를 상기 게이트 구동회로에 공급하는 단계를 더 포함하는 구비하는 것을 특징으로 하는 액정표시장치의 구동방법.In response to the N frame information, the gate start pulse is supplied to the gate driving circuit for a period other than the multiple times frame of N and the gate start pulse inverted by the inverter in the multiple times frame of N is applied to the gate driving circuit. And supplying the furnace to the furnace. 제 8 항에 있어서,9. The method of claim 8, 입력 영상을 분석하여 그 분석 결과에 따라 상기 극성제어신호와 상기 게이트 타이밍 제어신호들을 제어하는 것을 특징으로 하는 액정표시장치의 구동방법.And analyzing the input image and controlling the polarity control signal and the gate timing control signals according to the analysis result.
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