KR101315864B1 - Multi chip package with reducing number of external line and operating method thereof - Google Patents

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semiconductor chip
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정종배
주영동
한희현
이승근
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(주)피델릭스
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Abstract

PURPOSE: A multi-chip package and a driving method thereof are provided to reduce the number of pads by removing an additional wire for specifying a semiconductor chip. CONSTITUTION: A command receiving line (LCM) receives an operation command from the outside. The operation command includes a command head and a command body. An address line (LAD) receives an external address. A data line (LDB) transmits or receives data to or from the outside. A first semiconductor chip and a second semiconductor chip share the command receiving line, the address line, and the data line.

Description

외부 배선의 수를 저감하는 멀티 칩 패키지 및 그의 구동방법{Multi Chip Package with reducing Number of External Line and Operating Method thereof}Multi chip package with reducing number of external lines and driving method thereof

본 발명은 반도체 장치에 관한 것으로서, 특히 여러 개의 반도체 칩들을 하나의 패키지로 제품화하는 멀티 칩 패키지(MCP; Multi Chip Package) 및 그의 구동방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a multi chip package (MCP) and a driving method thereof for manufacturing several semiconductor chips into a single package.

최근, 전자 기기의 크기가 소형화됨에 따라, 내부에 장착되는 반도체 패키지도 점차 소형화 및 경량화되고 있으며, 반도체 패키지에 내장되는 반도체 칩의 용량은 점점 증대되고 있다. 이에 따라, 하나의 기능을 수행하는 반도체 칩이 내장된 싱글 칩 패키지(single-chip package) 대신에, 2가지 이상의 다른 기능을 수행하는 복수개의 반도체 칩이 내장되는 멀티 칩 패키지(multi-chip package)가 많이 사용되고 있다.Recently, as the size of an electronic device is reduced, the semiconductor package mounted therein is gradually reduced in size and weight, and the capacity of the semiconductor chip embedded in the semiconductor package is increasing. Accordingly, a multi-chip package in which a plurality of semiconductor chips that perform two or more different functions are embedded, instead of a single-chip package in which a semiconductor chip that performs one function is embedded. Is used a lot.

도 1은 기존의 멀티 칩 패키지의 구성을 나타내는 도면이다. 기존의 멀티 칩 패키지(MCPP)에서는, 도 1에 도시되는 바와 같이, 하나의 패키지 내에 내장되는 제1 반도체 칩(CHPP1) 및 제2 반도체 칩(CHPP2)은 동작 명령(CMD)를 전송하는 명령 수신 라인(LCM), 외부로부터 어드레스(ADD)를 수신하는 어드레스 라인(BAD) 및 외부와 데이터를 송수신하기 위한 데이터 라인(LDB)을 공유한다. 1 is a view showing the configuration of a conventional multi-chip package. In the conventional multi-chip package MCPP, as shown in FIG. 1, the first semiconductor chip CHPP1 and the second semiconductor chip CHPP2 embedded in one package receive a command for transmitting an operation command CMD. The line LCM shares an address line BAD for receiving an address ADD from the outside, and a data line LDB for transmitting and receiving data with the outside.

이때, 인에이블되는 반도체 칩의 특정은 어느 쪽의 구동 인에이블 신호(CHE1, CHE2)가 활성화되는지에 따라 결정된다.In this case, the specification of the enabled semiconductor chip is determined according to which of the driving enable signals CHE1 and CHE2 are activated.

예를 들어, 상기 제1 반도체 칩(CHPP1)의 인에이블 버퍼(110)에서 제공되는 구동 인에이블 신호(CHE1)가 활성화되는 경우에는, 상기 제1 반도체 칩(CHPP1)가 특정된다. 이 경우에는, 상기 제1 반도체 칩(CHPP1)의 동작 명령 수신부(130), 어드레스 수신부(150) 및 데이터 입출력부(170)가 인에이블되어, 동작 명령(CMD) 및 어드레스(ADD)를 수신하고, 데이터(DATA)를 송수신하게 된다.For example, when the driving enable signal CHE1 provided by the enable buffer 110 of the first semiconductor chip CHPP1 is activated, the first semiconductor chip CHPP1 is specified. In this case, the operation command receiving unit 130, the address receiving unit 150, and the data input / output unit 170 of the first semiconductor chip CHPP1 are enabled to receive the operation command CMD and the address ADD. In this case, data DATA is transmitted and received.

그리고, 상기 제2 반도체 칩(CHPP2)의 인에이블 버퍼(210)에서 제공되는 구동 인에이블 신호(CHE2)가 활성화되는 경우에는, 상기 제2 반도체 칩(CHPP2)가 특정된다. 이 경우에는, 상기 제2 반도체 칩(CHPP2)의 동작 명령 수신부(230), 어드레스 수신부(250) 및 데이터 입출력부(270)가 인에이블되어, 동작 명령(CMD) 및 어드레스(ADD)를 수신하고, 데이터(DATA)를 송수신하게 된다.In addition, when the driving enable signal CHE2 provided by the enable buffer 210 of the second semiconductor chip CHPP2 is activated, the second semiconductor chip CHPP2 is specified. In this case, the operation command receiver 230, the address receiver 250, and the data input / output unit 270 of the second semiconductor chip CHPP2 are enabled to receive the operation command CMD and the address ADD. In this case, data DATA is transmitted and received.

그런데, 도 1의 멀티 칩 패키지(MCPP)에서는, 상기 제1 반도체 칩(CHPP1)의 구동 인에이블 신호(CHE1) 및 상기 제2 반도체 칩(CHPP2)의 구동 인에이블 신호(CHE2) 중에서, 활성화되는 어느 하나를 특정하기 위하여, 별도의 칩 인에이블 신호(/CEN)가 필요된다.In the multi-chip package MCPP of FIG. 1, the driving enable signal CHE1 of the first semiconductor chip CHPP1 and the driving enable signal CHE2 of the second semiconductor chip CHPP2 are activated. To specify either, a separate chip enable signal / CEN is required.

따라서, 도 1의 멀티 칩 패키지(MCPP)에서는, 상기 칩 인에이블 신호(/CEN)의 전송을 위한 별도의 배선이 요구되고, 그 결과, 반도체 칩의 외부 배선이 복잡해지는 문제점이 발생된다.
*선행기술문헌: 공개특허공보 제10-2006-0065793호
Therefore, in the multi-chip package MCPP of FIG. 1, a separate wiring for transmitting the chip enable signal / CEN is required, and as a result, a problem arises in that the external wiring of the semiconductor chip is complicated.
* Prior art document: Korean Patent Publication No. 10-2006-0065793

본 발명의 목적은 종래기술의 문제점을 해결하기 위한 것으로서, 반도체 칩의 외부 배선의 수를 저감하는 멀티 칩 패키지 및 그 구동방법을 제공하는 데 있다.An object of the present invention is to solve the problems of the prior art, to provide a multi-chip package and a driving method for reducing the number of external wiring of the semiconductor chip.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 멀티 칩 패키지에 관한 것이다. 본 발명의 멀티 칩 패키지는 외부로부터 동작 명령을 수신하는 명령 수신라인으로서, 상기 동작 명령은 명령 헤드와 명령 바디를 포함하는 상기 명령 수신라인; 외부 어드레스를 수신하는 어드레스 라인; 외부와 데이터를 송수신하기 위한 데이터 라인; 및 상기 명령 수신라인, 상기 어드레스 라인 및 상기 데이터 라인을 공유하는 제1 반도체 칩 및 제2 반도체 칩을 구비한다. 이때, 상기 제1 반도체 칩 및 상기 제2 반도체 칩은 상기 명령 헤드에 의하여 어느 하나가 특정된다.One aspect of the present invention for achieving the above technical problem relates to a multi-chip package. Multi-chip package of the present invention is a command receiving line for receiving an operation command from the outside, the operation command is a command receiving line including a command head and a command body; An address line for receiving an external address; A data line for transmitting and receiving data to and from the outside; And a first semiconductor chip and a second semiconductor chip which share the command receiving line, the address line, and the data line. At this time, one of the first semiconductor chip and the second semiconductor chip is specified by the command head.

상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 일면은 멀티 칩 패키지의 구동방법에 관한 것이다. 본 발명의 멀티 칩 패키지의 구동방법은 외부로부터 동작 명령을 수신하는 명령 수신라인, 외부로부터 어드레스를 수신하는 어드레스 라인 및 외부와 데이터를 송수신하기 위한 데이터 라인을 공유하는 제1 반도체 칩 및 제2 반도체 칩을 준비하는 멀티 준비 단계로서, 상기 동작 명령은 명령 헤드와 명령 바디를 포함하는 상기 멀티 준비 단계; 상기 명령 수신라인을 통하여 전송되는 상기 명령 헤드를 수신하며, 상기 명령 헤드에 따라 상기 제1 반도체 칩 및 상기 제2 반도체 칩 중의 어느하나를 인에이블하는 칩 인에이블 단계; 및 상기 명령 바디를 수신하며, 상기 칩 인에이블 단계에서 상기 제1 반도체 칩 및 상기 제2 반도체 칩 중의 인에이블된 어느하나를 상기 명령 바디에 따라 구동하는 칩 구동 단계를 구비한다.One aspect of the present invention for achieving the above technical problem relates to a method of driving a multi-chip package. The method of driving a multi-chip package according to the present invention includes a first semiconductor chip and a second semiconductor which share an instruction receiving line for receiving an operation command from the outside, an address line for receiving an address from the outside, and a data line for transmitting and receiving data with the outside. A multi-preparation step of preparing a chip, wherein the operation command comprises a multi-preparation step including a command head and a command body; A chip enabling step of receiving the command head transmitted through the command receiving line and enabling one of the first semiconductor chip and the second semiconductor chip according to the command head; And a chip driving step of receiving the command body and driving any one of the first semiconductor chip and the second semiconductor chip in the chip enabling step according to the command body.

본 발명의 멀티 칩 패키지에서는, 동작 명령의 명령 헤드를 이용하여 인에이블되는 반도체 칩이 특정되므로, 칩 인에이블 신호와 같은 별도의 신호가 불필요하게 된다. 즉, 본 발명의 멀티 칩 패키지에서는, 인에이블되는 반도체 칩의 특정을 위한 별도의 배선이 요구되지 않으므로, 반도체 칩의 외부 배선의 수가 저감된다. 그 결과, 본 발명의 멀티 칩 패키지에 의하며, 외부 배선이 간단해지고, 또한, 각 반도체 칩의 패드의 수도 저감될 수 있다.
In the multi-chip package of the present invention, since the semiconductor chip to be enabled using the command head of the operation command is specified, a separate signal such as a chip enable signal is unnecessary. That is, in the multi-chip package of the present invention, since no separate wiring for specifying the enabled semiconductor chip is required, the number of external wirings of the semiconductor chip is reduced. As a result, according to the multi-chip package of the present invention, external wiring can be simplified, and the number of pads of each semiconductor chip can also be reduced.

본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 기존의 멀티 칩 패키지의 구성을 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 멀티 칩 패키지를 나타내는 도면이다.
도 3은 도 2의 구동 제어부를 자세히 나타내는 도면이다.
도 4는 본 발명의 멀티 칩 패키지의 구동방법을 설명하기 위한 도면이다.
도 5는 본 발명의 멀티 칩 패키지의 주요신호의 타이밍도이다.
A brief description of each drawing used in the present invention is provided.
1 is a view showing the configuration of a conventional multi-chip package.
2 is a diagram illustrating a multi-chip package according to an embodiment of the present invention.
3 is a view illustrating in detail the driving controller of FIG. 2.
4 is a view for explaining a method of driving a multi-chip package of the present invention.
5 is a timing diagram of main signals of a multi-chip package according to the present invention.

본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 또한, 하기의 설명에서, 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 기술된다. 그러나, 이들 특정 상세들 없이도, 본 발명의 실시될 수 있다는 것은 당해 기술분야에서 통상의 지식을 가진 자에게는 자명한 사실이다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.For a better understanding of the present invention and its operational advantages, and the objects attained by the practice of the present invention, reference should be made to the accompanying drawings, which illustrate preferred embodiments of the invention, and the accompanying drawings. In understanding each of the figures, it should be noted that like parts are denoted by the same reference numerals whenever possible. In addition, in the following description, numerous specific details such as specific processing flows are described to provide a more general understanding of the present invention. However, it will be apparent to one of ordinary skill in the art that the present invention may be practiced without these specific details. Further, detailed descriptions of known functions and configurations that may be unnecessarily obscured by the gist of the present invention are omitted.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써, 본 발명을 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일실시예에 따른 멀티 칩 패키지(MCPN)를 나타내는 도면이다. 도 2를 참조하면, 본 발명의 멀티 칩 패키지(MCPN)는 명령 수신 라인(LCM), 어드레스 라인(LAD), 데이터 라인(LDB), 그리고 제1 반도체 칩(CHPN1) 및 제2 반도체 칩(CHPN2)을 구비한다.2 is a diagram illustrating a multi-chip package (MCPN) according to an embodiment of the present invention. Referring to FIG. 2, the multi-chip package MCPN of the present invention may include a command receiving line LCM, an address line LAD, a data line LDB, and a first semiconductor chip CHPN1 and a second semiconductor chip CHPN2. ).

상기 명령 수신 라인(LCM)은 외부로부터 동작 명령(CMD)을 수신한다. 이때, 상기 동작 명령(CMD)은 명령 헤드(HCMD)와 명령 바디(BCMD)로 구성된다. 상기 명령 헤드(HCMD)에는, 인에이블되는 반도체 칩을 특정하는 정보가 포함되며, 본 실시예에서는, 상기 명령 헤드(HCMD)에 2비트가 활당되는 것으로 한다.The command receiving line LCM receives an operation command CMD from the outside. In this case, the operation command CMD is composed of a command head HCMD and a command body BCMD. The command head HCMD includes information for specifying a semiconductor chip to be enabled. In this embodiment, two bits are assigned to the command head HCMD.

그리고, 상기 명령 바디(BCMD)는 특정된 반도체 칩에 대한 동작을 제어하는 명령을 포함한다. 즉, 특정된 상기 반도체 칩(CHPN1, CHPN2)은 상기 명령 바디(BCMD)에 따라, 다양한 동작을 구동하게 된다.The command body BCMD includes a command for controlling an operation of a specified semiconductor chip. That is, the specified semiconductor chips CHPN1 and CHPN2 drive various operations according to the command body BCMD.

상기 어드레스 라인(LAD)은 외부로부터 어드레스(ADD)를 수신한다. 그리고, 상기 데이터 라인(LDB)을 통하여, 상기 제1 반도체 칩(CHPN1) 및 상기 제2 반도체 칩(CHPN2)은 외부와 데이터(DATA)를 송수신한다.The address line LAD receives an address ADD from the outside. In addition, the first semiconductor chip CHPN1 and the second semiconductor chip CHPN2 transmit and receive data DATA to and from the outside through the data line LDB.

상기 제1 반도체 칩(CHPN1) 및 상기 제2 반도체 칩(CHPN2)은 상기 명령 수신 라인(LCM), 상기 어드레스 라인(LAD) 및 상기 데이터 라인(LDB)을 공유하며, 상기 명령 헤드(HCMD)에 의하여, 상기 제1 반도체 칩(CHPN1) 및 상제 2 반도체 칩(CHPN2) 중의 어느 하나가 특정된다.The first semiconductor chip CHPN1 and the second semiconductor chip CHPN2 share the command receiving line LCM, the address line LAD, and the data line LDB, and share the command head HCMD. Thus, any one of the first semiconductor chip CHPN1 and the second semiconductor chip CHPN2 is specified.

계속 도 2를 참조하면, 상기 제1 반도체 칩(CHPN1) 및 상기 제2 반도체 칩(CHPN2) 각각은 각자의 구동 제어부(310, 410)를 구비한다. 2, each of the first semiconductor chip CHPN1 and the second semiconductor chip CHPN2 includes driving controls 310 and 410, respectively.

상기 구동 제어부(310, 410)는 상기 동작 명령(CMH)의 명령 헤드(HCMD)가 자신이 포함되는 반도체 칩(CHPN1, CHPN2)을 특정함에 응답하여 활성화되는 자신의 구동 인에이블 신호(CHE1, CHE2)를 생성한다.The driving controllers 310 and 410 may have their driving enable signals CHE1 and CHE2 activated in response to the command head HCMD of the operation command CMH specifying the semiconductor chips CHPN1 and CHPN2 included therein. )

그리고, 상기 제1 반도체 칩(CHPN1)의 구동 제어부(310)와 상기 제2 반도체 칩(CHPN2)의 구동 제어부(410)은 동일한 형태로 구현될 수 있다.In addition, the driving controller 310 of the first semiconductor chip CHPN1 and the driving controller 410 of the second semiconductor chip CHPN2 may be implemented in the same form.

도 3은 도 2의 구동 제어부(310, 410)를 자세히 나타내는 도면이다. 도 3을 참조하면, 상기 구동 제어부(310, 410)는 명령 헤드 수신 수단(MHD), 제1 응답 수단(FRS), 제2 응답 수단(SRS) 및 저항소자(RT)를 포함한다.3 is a view illustrating in detail the driving controllers 310 and 410 of FIG. 2. Referring to FIG. 3, the driving controllers 310 and 410 include a command head receiving unit MHD, a first response unit FRS, a second response unit SRS, and a resistor RT.

상기 명령 헤드 수신 수단(MHD)은 상기 동작 명령(CMD)의 명령 헤드(HCMD)를 확인하여, 제1 선택 확인 신호(/EN1) 및 제2 선택 확인 신호(/EN2)를 발생한다. 이때, 상기 제1 선택 확인 신호(/EN1)는 상기 동작 명령(CMD)의 명령 헤드(HCMD)가 제1 명령 헤드값(본 실시예에서, '00'임)일 때 "L"로 활성화된다. 그리고, 상기 제2 선택 확인 신호(/EN2)는 상기 동작 명령(CMD)의 명령 헤드(HCMD)가 제2 명령 헤드값(본 실시예에서, '01'임)일 때 "L"로 활성화된다.The command head receiving means MHD checks the command head HCMD of the operation command CMD, and generates a first selection confirmation signal / EN1 and a second selection confirmation signal / EN2. At this time, the first selection confirmation signal / EN1 is activated as "L" when the command head HCMD of the operation command CMD is the first command head value (in this embodiment, is "00"). . The second selection confirm signal / EN2 is activated to "L" when the command head HCMD of the operation command CMD is the second command head value (in this embodiment, is "01"). .

상기 제1 응답 수단(FRS)은 인에이블 출력단(NTEN)과 전원전압(VDD, 본 명세서에서는, '제1 전원'이라 불릴 수 있음) 사이에 직렬로 형성되는 제1 선택 퓨즈(FFS) 및 제1 스위칭 소자(FTR)를 포함한다. 상기 인에이블 출력단(NTEN)은 각자의 구동 인에이블 신호(CHE1, CHE2)를 제공한다. 이때, 상기 제1 선택 퓨즈(FFS)는 절단가능하며, 상기 제1 스위칭 소자(FTR)는 상기 제1 선택 확인 신호(/EN1)의 활성화에 응답하여 턴온되는 피모스 트랜지스터이다.The first response means FRS may include a first selection fuse FSS and a first voltage formed in series between an enable output terminal NTEN and a power supply voltage VDD (hereinafter, referred to as a “first power supply”). 1 switching element (FTR). The enable output terminal NTEN provides respective drive enable signals CHE1 and CHE2. In this case, the first selection fuse FFF is cutable, and the first switching element FTR is a PMOS transistor that is turned on in response to activation of the first selection confirmation signal / EN1.

상기 제2 응답 수단(SRS)은 상기 인에이블 출력단(NTEN)과 상기 전원전압(VDD) 사이에 직렬로 형성되는 제2 선택 퓨즈(SFS) 및 제2 스위칭 소자(STR)를 포함한다. 이때, 상기 제2 선택 퓨즈(SFS)는 절단가능하며, 상기 제2 스위칭 소자(STR)는 상기 제2 선택 확인 신호(/EN2)의 활성화에 응답하여 턴온되는 피모스 트랜지스터이다.The second response means SRS includes a second selection fuse SFS and a second switching element STR formed in series between the enable output terminal NTEN and the power supply voltage VDD. In this case, the second selection fuse SFS is cutable, and the second switching element STR is a PMOS transistor that is turned on in response to the activation of the second selection confirmation signal / EN2.

그리고, 상기 저항 소자(RT)는 상기 인에이블 출력단(NTEN)과 접지전압(VSS, 본 명세서에서는, '제2 전원'이라 불릴 수 있음) 사이에 형성된다.The resistor element RT is formed between the enable output terminal NTEN and a ground voltage VSS (hereinafter, referred to as a “second power source”).

한편, 상기 구동 제어부(310, 410)에서, 상기 제1 선택 퓨즈(FFS)와 상기 제2 선택 퓨즈(SFS) 중에서 어느 쪽이 절단되는 지에 따라, 자신이 포함되는 반도체 칩(CHPN1, CHPN2)을 특정할 수 있는 상기 동작 명령(CMD)의 명령 헤드(HCMD)값이 결정된다.Meanwhile, in the driving controllers 310 and 410, the semiconductor chips CHPN1 and CHPN2 included in the driving control unit 310 or 410 may be formed depending on which of the first selection fuse FFS and the second selection fuse SFS is cut. The command head HCMD value of the operation command CMD that can be specified is determined.

본 실시예에서는, 상기 제1 반도체 칩(CHPN1)의 구동 제어부(310)의 경우, 상기 제2 선택 퓨즈(SFS)가 절단된다. 이 경우, 상기 동작 명령(CMD)의 명령 헤드(HCMD)가 제1 명령 헤드값 즉, '00'일 때, 상기 제1 반도체 칩(CHPN1)의 구동 인에이블 신호(CHE1)가 "H"로 활성화된다.In the present exemplary embodiment, in the case of the driving controller 310 of the first semiconductor chip CHPN1, the second selection fuse SFS is cut. In this case, when the command head HCMD of the operation command CMD is the first command head value, that is, '00', the driving enable signal CHE1 of the first semiconductor chip CHPN1 is set to "H". Is activated.

그리고, 상기 제2 반도체 칩(CHPN2)의 구동 제어부(410)의 경우에는, 상기 제1 선택 퓨즈(FFS)가 절단된다. 이 경우, 상기 동작 명령(CMD)의 명령 헤드(HCMD)가 제1 명령 헤드값 즉, '01'일 때, 상기 제2 반도체 칩(CHPN2)의 구동 인에이블 신호(CHE2)가 "H"로 활성화된다.In the case of the driving controller 410 of the second semiconductor chip CHPN2, the first selection fuse FFS is cut. In this case, when the command head HCMD of the operation command CMD is the first command head value, that is, '01', the driving enable signal CHE2 of the second semiconductor chip CHPN2 is set to "H". Is activated.

다시 도 2를 참조하면, 상기 제1 반도체 칩(CHPN1) 및 상기 제2 반도체 칩(CHPN2) 각각은 상기 동작 명령(CMD)의 명령 바디(BCMD)를 수신하는 동작 명령 수신부(330, 430), 상기 어드레스(ADD)를 수신하는 어드레스 수신부(350, 450) 및 상기 데이터(DATA)를 입출력하는 데이터 입출력부(370, 470)를 더 포함한다.Referring back to FIG. 2, each of the first semiconductor chip CHPN1 and the second semiconductor chip CHPN2 includes operation command receivers 330 and 430 for receiving a command body BCMD of the operation command CMD; The apparatus may further include address receiving units 350 and 450 for receiving the address ADD and data input / output units 370 and 470 for inputting and outputting the data DATA.

상기 제1 반도체 칩(CHPN1)의 상기 동작 명령 수신부(330), 상기 어드레스 수신부(350) 및 상기 데이터 입출력부(370)는 자신의 상기 구동 인에이블 신호(CHE1)의 "H"로의 활성화에 응답하여 인에이블된다. 이때, 상기 제1 반도체 칩(CHPN1)는 인에이블되어, 상기 동작 명령(CMD)의 명령 바디(BCMD)를 수신하고, 상기 어드레스(ADD)를 수신하며, 상기 데이터(DATA)를 입출력한다.The operation command receiving unit 330, the address receiving unit 350, and the data input / output unit 370 of the first semiconductor chip CHPN1 respond to activation of the drive enable signal CHE1 to "H". Is enabled. In this case, the first semiconductor chip CHPN1 is enabled to receive the command body BCMD of the operation command CMD, receive the address ADD, and input / output the data DATA.

상기 제2 반도체 칩(CHPN2)의 상기 동작 명령 수신부(430), 상기 어드레스 수신부(450) 및 상기 데이터 입출력부(470)는 자신의 상기 구동 인에이블 신호(CHE2)의 "H"로의 활성화에 응답하여 인에이블된다. 이때, 상기 제2 반도체 칩(CHPN2)는 인에이블되어, 상기 동작 명령(CMD)의 명령 바디(BCMD)를 수신하고, 상기 어드레스(ADD)를 수신하며, 상기 데이터(DATA)를 입출력한다.The operation command receiver 430, the address receiver 450, and the data input / output unit 470 of the second semiconductor chip CHPN2 respond to activation of their driving enable signal CHE2 to "H". Is enabled. In this case, the second semiconductor chip CHPN2 is enabled to receive the command body BCMD of the operation command CMD, receive the address ADD, and input / output the data DATA.

도 4는 본 발명의 멀티 칩 패키지의 구동방법을 설명하기 위한 도면으로서, 도 2의 멀티 칩 패키지에 적용될 수 있다. 도 4를 참조하면, 본 발명의 멀티 칩 패키지의 구동방법은 멀티 칩 준비 단계(S10), 칩 인에이블 단계(S20) 및 칩 구동 단계(S30)를 구비한다.FIG. 4 is a diagram for describing a method of driving a multichip package according to the present invention, and may be applied to the multichip package of FIG. 2. Referring to FIG. 4, the method of driving a multichip package according to the present invention includes a multichip preparation step S10, a chip enable step S20, and a chip driving step S30.

도 4를 도 2 내지 도 3과 함께 참조하면, 상기 멀티 칩 준비 단계(S10)에서는, 외부로부터 동작 명령(CMD)을 수신하는 명령 수신라인(LCM), 외부로부터 어드레스(ADD)를 수신하는 어드레스 라인(LAD) 및 외부와 데이터(DATA)를 송수신하기 위한 데이터 라인(LDB)을 공유하는 제1 반도체 칩(CHPN1) 및 제2 반도체 칩(CHPN2)이 준비된다.Referring to FIG. 4 together with FIGS. 2 to 3, in the multi-chip preparation step S10, an instruction receiving line LCM for receiving an operation command CMD from the outside and an address for receiving an address ADD from the outside are shown. The first semiconductor chip CHPN1 and the second semiconductor chip CHPN2 sharing the line LAD and the data line LDB for transmitting and receiving data DATA with the outside are prepared.

그리고, 상기 칩 인에이블 단계(S20)에서는, 상기 명령 수신라인(LCM)을 통하여 전송되는 상기 동작 명령(CMD)의 명령 헤드(HCMD)가 수신된다. 이때, 상기 동작 명령(CMD)의 명령 헤드(HCMD)에 따라, 상기 제1 반도체 칩(CHPN1) 및 상기 제2 반도체 칩(CHPN2) 중의 어느하나가 인에이블된다.In the chip enable step S20, the command head HCMD of the operation command CMD transmitted through the command receiving line LCM is received. At this time, one of the first semiconductor chip CHPN1 and the second semiconductor chip CHPN2 is enabled according to the command head HCMD of the operation command CMD.

즉, 상기 동작 명령(CMD)의 명령 헤드(HCMD)가 제1 명령 헤드값 즉, '00'일 때, 상기 제1 반도체 칩(CHPN1)의 구동 인에이블 신호(CHE1)가, 도 5에 도시되는 바와 같이, "H"로 활성화되며, 그 결과, 상기 제1 반도체 칩(CHPN1)이 인에이블된다.That is, when the command head HCMD of the operation command CMD is the first command head value, that is, '00', the driving enable signal CHE1 of the first semiconductor chip CHPN1 is illustrated in FIG. 5. As shown, the first semiconductor chip CHPN1 is enabled as "H".

그리고, 상기 동작 명령(CMD)의 명령 헤드(HCMD)가 제2 명령 헤드값 즉, '01'일 때, 상기 제2 반도체 칩(CHPN2)의 구동 인에이블 신호(CHE2)가, 도 5에 도시되는 바와 같이, "H"로 활성화되며, 그 결과, 상기 제2 반도체 칩(CHPN2)이 인에이블된다.In addition, when the command head HCMD of the operation command CMD is a second command head value, that is, '01', the driving enable signal CHE2 of the second semiconductor chip CHPN2 is illustrated in FIG. 5. As shown, it is activated to "H", and as a result, the second semiconductor chip CHPN2 is enabled.

상기 칩 구동 단계(S30)에서는, 상기 동작 명령(CMD)의 명령 바디(BCMD)가 수신된다. 이때, 상기 제1 반도체 칩(CHPN1) 및 상기 제2 반도체 칩(CHPN2) 중의 인에이블된 어느하나가 상기 동작 명령(CMD)의 명령 바디(BCMD)에 따라 구동된다.In the chip driving step S30, the command body BCMD of the operation command CMD is received. In this case, any one of the first semiconductor chip CHPN1 and the second semiconductor chip CHPN2 is driven according to the command body BCMD of the operation command CMD.

즉, 상기 제1 반도체 칩(CHPN1)의 구동 인에이블 신호(CHE1)가 "H"로 활성화된 경우에는, 상기 제1 반도체 칩(CHPN1)의 상기 동작 명령 수신부(330), 상기 어드레스 수신부(350) 및 상기 데이터 입출력부(370)가 인에이블되어 상기 동작 명령(CMD)의 명령 바디(BCMD)를 수신하고, 상기 어드레스(ADD)를 수신하며, 상기 데이터(DATA)를 입출력한다.That is, when the driving enable signal CHE1 of the first semiconductor chip CHPN1 is activated as “H”, the operation command receiver 330 and the address receiver 350 of the first semiconductor chip CHPN1 are activated. And the data input / output unit 370 are enabled to receive the command body BCMD of the operation command CMD, receive the address ADD, and input / output the data DATA.

그리고, 상기 제2 반도체 칩(CHPN2)의 구동 인에이블 신호(CHE2)가 "H"로 활성화된 경우에는, 상기 제2 반도체 칩(CHPN2)의 상기 동작 명령 수신부(430), 상기 어드레스 수신부(450) 및 상기 데이터 입출력부(470)가 인에이블되어 상기 동작 명령(CMD)의 명령 바디(BCMD)를 수신하고, 상기 어드레스(ADD)를 수신하며, 상기 데이터(DATA)를 입출력한다.In addition, when the driving enable signal CHE2 of the second semiconductor chip CHPN2 is activated as “H”, the operation command receiver 430 and the address receiver 450 of the second semiconductor chip CHPN2 are activated. And the data input / output unit 470 are enabled to receive the command body BCMD of the operation command CMD, receive the address ADD, and input / output the data DATA.

상기와 같은 본 발명의 멀티 칩 패키지에서는, 동작 명령의 명령 헤드를 이용하여 인에이블되는 반도체 칩이 특정되므로, 칩 인에이블 신호와 같은 별도의 신호가 불필요하게 된다. 즉, 본 발명의 멀티 칩 패키지에서는, 인에이블되는 반도체 칩의 특정을 위한 별도의 배선이 요구되지 않으므로, 반도체 칩의 외부 배선의 수가 저감된다. 그 결과, 본 발명의 멀티 칩 패키지에 의하며, 외부 배선이 간단해지고, 또한, 각 반도체 칩의 패드의 수도 저감될 수 있다.
In the multi-chip package of the present invention as described above, since the semiconductor chip to be enabled using the command head of the operation command is specified, a separate signal such as a chip enable signal is unnecessary. That is, in the multi-chip package of the present invention, since no separate wiring for specifying the enabled semiconductor chip is required, the number of external wirings of the semiconductor chip is reduced. As a result, according to the multi-chip package of the present invention, external wiring can be simplified, and the number of pads of each semiconductor chip can also be reduced.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims.

본 명세서에서는, 하나의 멀티 칩 패키지 내에 2개의 반도체 칩이 내장되는 실시예가 도시되고 기술되었다. 그러나, 본 발명의 기술적 사상은 하나의 멀티 칩 패키지 내에 3개 이상의 반도체 칩들이 내장되는 실시예로 용이하게 확장될 수 있음은 당업자에게는 자명하다.In this specification, an embodiment in which two semiconductor chips are embedded in one multi-chip package is shown and described. However, it will be apparent to those skilled in the art that the technical idea of the present invention can be easily extended to an embodiment in which three or more semiconductor chips are embedded in one multi-chip package.

따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

Claims (5)

멀티 칩 패키지에 있어서,
외부로부터 동작 명령을 수신하는 명령 수신라인으로서, 상기 동작 명령은 명령 헤드와 명령 바디를 포함하는 상기 명령 수신라인;
외부 어드레스를 수신하는 어드레스 라인;
외부와 데이터를 송수신하기 위한 데이터 라인; 및
상기 명령 수신라인, 상기 어드레스 라인 및 상기 데이터 라인을 공유하는 제1 반도체 칩 및 제2 반도체 칩을 구비하며,
상기 제1 반도체 칩 및 상기 제2 반도체 칩은
상기 명령 헤드에 의하여 어느 하나가 특정되며,
상기 제1 반도체 칩 및 상기 제2 반도체 칩 각각은
상기 명령 헤드가 자신을 특정함에 응답하여 활성화되는 자신의 구동 인에이블 신호를 생성하는 구동 제어부를 구비하며,
상기 구동 제어부는
제1 선택 확인 신호 및 제2 선택 확인 신호를 발생하는 명령 헤드 수신 수단으로서, 상기 제1 선택 확인 신호는 상기 명령 헤드가 제1 명령 헤드값일 때 활성화되며, 상기 제2 선택 확인 신호는 상기 명령 헤드가 제2 명령 헤드값일 때 활성화되는 상기 명령 헤드 수신 수단;
상기 구동 인에이블 신호를 제공하는 인에이블 출력단과 제1 전원 사이에 직렬로 형성되는 제1 선택 퓨즈 및 제1 스위칭 소자를 포함하는 제1 응답수단으로서, 상기 제1 선택 퓨즈는 절단가능하며, 상기 제1 스위칭 소자는 상기 제1 선택 확인 신호의 활성화에 응답하여 턴온되는 상기 제1 응답수단;
상기 인에이블 출력단과 상기 제1 전원 사이에 직렬로 형성되는 제2 선택 퓨즈 및 제2 스위칭 소자를 포함하는 제2 응답수단으로서, 상기 제2 선택 퓨즈는 절단가능하며, 상기 제2 스위칭 소자는 상기 제2 선택 확인 신호의 활성화에 응답하여 턴온되는 상기 제2 응답수단; 및
상기 인에이블 출력단과 제2 전원 사이에 형성되는 저항 소자를 포함하는 것을 특징으로 하는 멀티 칩 패키지.
In a multi-chip package,
A command receiving line for receiving an operation command from an external device, the operation command comprising: a command receiving line including a command head and a command body;
An address line for receiving an external address;
A data line for transmitting and receiving data to and from the outside; And
A first semiconductor chip and a second semiconductor chip sharing the command receiving line, the address line, and the data line;
The first semiconductor chip and the second semiconductor chip
Any one is specified by the command head,
Each of the first semiconductor chip and the second semiconductor chip
A drive control unit for generating a drive enable signal of its own that is activated in response to the command head specifying itself;
The drive control unit
Command head receiving means for generating a first selection confirmation signal and a second selection confirmation signal, wherein the first selection confirmation signal is activated when the command head is a first command head value, and the second selection confirmation signal is the command head; The command head receiving means activated when is a second command head value;
A first response means including a first selection fuse and a first switching element formed in series between an enable output terminal for providing the drive enable signal and a first power source, the first selection fuse being cutable, and The first switching device comprises: the first response means turned on in response to the activation of the first selection confirmation signal;
A second response means including a second selection fuse and a second switching element formed in series between the enable output terminal and the first power source, the second selection fuse being cutable, and the second switching element being the The second response means turned on in response to activation of a second selection confirmation signal; And
And a resistance element formed between the enable output terminal and the second power supply.
삭제delete 삭제delete 제1 항에 있어서, 상기 제1 반도체 칩 및 상기 제2 반도체 칩 각각은
상기 명령 바디를 수신하는 동작 명령 수신부, 상기 어드레스를 수신하는 어드레스 수신부 및 상기 데이터를 입출력하는 데이터 입출력부를 더 포함하며,
상기 동작 명령 수신부, 상기 어드레스 수신부 및 상기 데이터 입출력부는
자신의 상기 구동 인에이블 신호의 활성화에 응답하여 인에이블되는 것을 특징으로 하는 멀티 칩 패키지.
The method of claim 1, wherein each of the first semiconductor chip and the second semiconductor chip is
An operation command receiving unit for receiving the command body, an address receiving unit for receiving the address, and a data input / output unit for inputting and outputting the data;
The operation command receiving unit, the address receiving unit and the data input / output unit
And is enabled in response to the activation of its drive enable signal.
삭제delete
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KR20060065793A (en) * 2004-12-10 2006-06-14 삼성전자주식회사 Low power multiple chip semiconductor memory device and chip enable method thereof
KR20110001078A (en) * 2009-06-29 2011-01-06 주식회사 하이닉스반도체 Memory chip package device and method of operation the same

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