KR101299420B1 - Nicam processor - Google Patents
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Abstract
NICAM 프로세서(82)는 현재 프레임의 A-채널 및 B-채널 데이터를 일시적으로 저장하는 제1 메모리(100)를 포함하는데, 상기 현재 프레임 데이터가 제1 클록 속도로 제1 메모리에 저장된다. 제2 메모리(106,108)는 NICAM 규격 요구에 따른 인터리빙된 포맷과 다른 포맷으로 이전 프레임의 압신된 A-채널 및 B-채널을 일시적으로 저장한다. 인터리빙 회로(105)는 NICAM 규격 요구된 인터리빙된 포맷으로 이전 프레임 데이터를 인터리빙하는 방식으로 제2 클록 속도로 제2 메모리로부터 이전 프레임 압신된 데이터를 판독한다. 비트 스트림 생성기(114)는 출력 비트 스트림의 제1 부분을 생성하고, 이를 페이로드 부분과 멀티플렉싱하며, 출력 비트 스트림을 출력하는데, 여기서 제1 부분은 프레임 정렬 단어, 제어 정보 및 부가적인 데이터를 포함하고, 페이로드 부분은 이전 프레임의 인터리빙된 데이터를 포함한다. 압신 및 저장 회로(104)는 현재 프레임의 입력 데이터를 압신하며, 압신된 데이터를 NICAM 인터리빙된 포맷과 다른 포맷으로 제3 클록 속도로 제2 메모리에 저장한다. 압신 및 저장 회로는 제1 메모리에 저장하고 제2 메모리로부터 판독한 후에, 현재 프레임 내에서 간격 동안 동작한다.
NICAM 프로세서, 인터리빙 회로, 압신 및 저장 회로, 제 1 메모리, 프레임
The NICAM processor 82 includes a first memory 100 that temporarily stores the A-channel and B-channel data of the current frame, wherein the current frame data is stored in the first memory at a first clock rate. The second memory 106, 108 temporarily stores the companded A-channel and B-channel of the previous frame in a format different from the interleaved format according to the NICAM specification request. The interleaving circuit 105 reads the previous frame companded data from the second memory at a second clock rate in a manner that interleaves the previous frame data in the NICAM specification required interleaved format. The bit stream generator 114 generates a first portion of the output bit stream, multiplexes it with the payload portion, and outputs an output bit stream, where the first portion includes frame alignment words, control information, and additional data. The payload portion includes interleaved data of the previous frame. The companding and storing circuit 104 composes the input data of the current frame and stores the companded data in the second memory at a third clock speed in a format different from the NICAM interleaved format. The companding and storing circuits operate for an interval within the current frame after storing in the first memory and reading from the second memory.
NICAM Processor, Interleaving Circuit, Companding and Storage Circuit, First Memory, Frame
Description
본 발명은 스테레오 오디오 엔코더(encoder)에 관한 것이고, 특히, NICAM 프로세서 및 NICAM 프로세싱 구현 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to stereo audio encoders, and more particularly, to a NICAM processor and a method for implementing NICAM processing.
NICAM(Near-Instantaneously Companded Audio Multiplex) 엔코딩은 음질을 개선하고, 다른 TV 사운드 시스템과 비교되는 데이터 또는 디지털 사운드의 다중 채널들을 제공한다. 그것은 일반적으로 디지털 멀티사운드 송신을 위한 PAL 및 SECAM 텔레비전 시스템을 이용하는 나라들에서 사용된다. 도1은 종래 기술 합성 비디오 및 듀얼 채널 오디오 시스템(10)에 관한 도식적인 블록도인데, 상기 듀얼 채널 오디오 시스템은 아날로그 필터(12), 듀얼 채널 아날로그/디지털 변환기(ADC)(14), 디지털 사운드 NICAM 엔코더(16), 아날로그 QPSK 송신기(18) 및 RF 변조기(20)를 포함한다. 아날로그 필터(12)는 두 개의 오디오 입력(22,24)을 각각 필터링하고, 출력(26,28) 상에 필터링된 신호를 출력한다. 아날로그 필터(12)의 출력(26,28)은 듀얼 채널 ADC(14)에 입력된다. ADC(14)는 34(CLK1), 32kHz의 정수배에서 제1 클록(clock)을 수신하고, ADC 입력(26,28)의 신호들을 ADC 출력(30,32) 상의 대응하는 디지털 신호로 각각 변환시키다. 도시된 바와 같이, 듀얼 ADC(14)의 출력들은 14-비트 해상도를 갖는다. 디지털 사운드 엔코더(16)는 38(CLK2)에서 제2 클록을 수신하고, 엔코더 입력(30,32)의 신호들을 NICAM 규격에 따라 엔코더 출력(36) 상의 디지털적으로 엔코딩된 신호들로 프로세스한다. 결과적으로 엔코더 출력(36)은 아날로그 QPSK 송신기(18)로 입력된다. QPSK는 직교 위상 편이 변조(Quadrature Phase Shift Keying)를 나타낸다. 아날로그 QPSK 송신기(18)는 42(CLK3)에서 제3 클록을 수신하고, QPSK는 입력(36)에서 수신된 신호를 출력(40)으로 변조시킨다. 그 후에, 출력(40) 상의 QPSK 변조된 신호는 RF 변조기(20)에 의해 신호 라인(line)(44)에서 합성 비디오와 결합된다. 그리고 RF 변조기는 결합된 QPSK 변조된 신호 및 합성 비디오를 RF 변조기 출력(46)으로 RF 변조시킨다.Near-Instantaneously Companded Audio Multiplex (NICAM) encoding improves sound quality and provides multiple channels of data or digital sound compared to other TV sound systems. It is generally used in countries that use PAL and SECAM television systems for digital multisound transmission. 1 is a schematic block diagram of a prior art composite video and dual
또한, 도1의 시스템에 관하여, 프리-엠퍼시스(pre-emphais)는 아날로그 또는 디지털 도메인 중의 하나에서 두 개의 입력이 인가될 수 있다. 두 개의 입력 신호들은 ADC(14)를 매개로 32kHz 샘플 비율(CLK1 또는 CLK1정수 분할(integer divide))에서 14비트 해상도로 디지털화된다. 샘플들은 1ms 지속 시간과 같은, A 및 B 채널 동안 32개의 14-비트 데이터 블록으로 그룹화된다. 디지털 사운드 엔코더(16)에서, 각 블록의 샘플들은 동일한 스케일링 팩터(scaling factor)를 갖는 10개의 비트로 압신된다(companded). 그 후, 하나의 패리티(parity)의 비트가 에러 검출과 스케일-팩터(scale-factor) 신호화 목적을 위하여 각각 10-비트 샘플에 부가된다. 그 후에, A 채널 및 B 채널 데이터는 멀티플렉싱되고, 비트들은 NICAM 규격에서 설명된 인터리빙(interleaving) 패턴에 따라 인터리빙되어, 704 개의 비트들로 된 프레임을 형성한다. 그 후, 8-비트 프레임 정렬 단어, 5-비트 제어 정보 및 11-비트 부가 데이터가 704개의 비트들로 된 블록의 처음에 부가되어, 728개의 비트들로 된 프레임을 형성한다. 각 프레임은, 예를 들어 신호 라인(36)에서 밀리 초마다 연속적으로 송신된다. 전체 비트율은 클록38(CLK2)에 대응하는, 728비트/초이다. 그리고 나서, 비트 스트림은 (프레임 정렬 단어에 속한 비트들 제외하고) 스크램블링되고(scrambled) 동위상의 1-비트 및 364kHz(심볼 속도)에서 샘플링된 직교위상 데이터로 된 두 개의 스트림으로 변환되고, QPSK 송신기(18)를 매개로 TV 시스템(B,G,H,L)에 대한 5.85MHz 또는 TV 시스템(I)에 대한 6.552MHz 부반송파 상에서 클록42(CLK3)을 사용하여 차동 엔코딩되어 QPSK 변조된다. 그 후에, QPSK 변조된 오디오 신호(40)는 합성 비디오(44)와 결합되고, RF 변조기(20)와 RF 변조된다. RF 변조기는 VHF 및/또는 UHF 채널들 상에 RF 신호(46)들을 생성한다.Also, with respect to the system of Figure 1, pre-emphais can be applied with two inputs in either the analog or digital domain. The two input signals are digitized to 14-bit resolution at 32 kHz sample rate (CLK1 or CLK1 integer divide) via the
NICAM 엔코딩 시스템들의 종래 구현은 다수의 클록에 대한 요구, 및 동조를 필요로하며, 통합될 때 휴대가 용이하지 않은 아날로그 블록들의 사용에 기인하여 오디오/비디오 칩 또는 단일-칩 엔코더로의 통합 관점에서 비용적으로 매우 효율적이지 않다. 더욱이, NICAM 엔코딩 시스템 실행의 종래 구현은 메모리 요구들 및 비트 인터리빙 프로세스의 복잡성에 기인하여 그다지 비용 효과가 없다.Conventional implementations of NICAM encoding systems require the need for multiple clocks, and tuning, and in terms of integration into an audio / video chip or single-chip encoder due to the use of non-portable analog blocks when integrated It is not very cost effective. Moreover, conventional implementations of NICAM encoding system implementations are not very cost effective due to memory requirements and the complexity of the bit interleaving process.
NICAM 알고리즘 구현에 관하여, 메모리 요구들은 모든 32개의 A-채널 및 B-채널 입력 샘플들이 획득되었을 때만 압신 프로세스 및 변경된 비트들의 연산이 수행될 수 있도록 지시한다. 따라서, 알고리즘은 각 채널 A 및 채널 B에 대한 32개의 샘플이 NICAM 엔코딩 수행 전에 획득되어야 한다고 요구한다. 게다가, 728개의 비트들로 된 NICAM 엔코딩된 출력 스트림이 밀리초마다 갭(gap)없이 연속적으로 생성되어야만 한다. 종래 구현에서, 여분의 메모리 및 회로 소자는 이러한 요구들을 충족시키는데 사용된다. 또한, 인터리빙 프로세스가 복잡하다. NICAM 규격에 따른 인터리빙 프로세스는 네 개의 압신된 워드들이 한번에 열로 기록되고, 한번에 하나의 비트가 행으로 판독되는 (44 X 16) 행렬 구조에 기초한다. 게다가, 스크램블러의 종래 구현은 여분의 프로세싱 하드웨어를 필요로 한다. 결과적으로, NICAM 엔코더들의 디지털 기능들, 특히, NICAM 알고리즘이 디지털 신호 프로세서(DSP)들 및 FPGA(Field-Programmable Gate Arrays)들과 함께 구현되어왔다. 게다가, 프리-엠퍼시스 필터링(아날로그 영역에서 실행되지 않으면), 압신 및 스케일 팩터 엔코딩이 DSP에서 구현되는 반면, NICAM 비트 인터리빙, 스크램블링 및 차동 엔코딩이 FPGA에 의해 수행된다. 이러한 DSP 및 FPGA 칩들은 대량 생산될 때조차, 고가이다.With regard to the NICAM algorithm implementation, memory requirements indicate that the companding process and the operation of the changed bits can be performed only when all 32 A-channel and B-channel input samples have been obtained. Thus, the algorithm requires that 32 samples for each channel A and channel B be obtained before performing the NICAM encoding. In addition, a NICAM encoded output stream of 728 bits must be generated continuously without a gap every millisecond. In conventional implementations, extra memory and circuitry are used to meet these needs. In addition, the interleaving process is complex. The interleaving process according to the NICAM specification is based on a (44 X 16) matrix structure in which four condensed words are written in columns at a time and one bit at a time is read in rows. In addition, conventional implementations of scramblers require extra processing hardware. As a result, the digital functions of NICAM encoders, in particular the NICAM algorithm, have been implemented with digital signal processors (DSPs) and field-programmable gate arrays (FPGAs). In addition, pre-emphasis filtering (if not implemented in the analog domain), companding and scale factor encoding are implemented in the DSP, while NICAM bit interleaving, scrambling and differential encoding are performed by the FPGA. These DSP and FPGA chips are expensive even when they are mass produced.
NICAM 엔코더들은 일반적으로 TV 방송국에서 사용되며, 전형적으로 매우 고가의 랙 마운트 유닛(rack mount units)들을 수반한다. 덜 비싼 버전들(versions)은 다른 인가를 위해 존재하는 동안, 다른 애플리케이션들이 또한 여러 별도의 구성 요소들을 갖는 인쇄 회로 기판을 필요로 한다. 결과적으로, 비용 및 복잡성의 관점에서, NICAM 엔코더들은 주로 방송 장비에서 사용되며, 주택에서 사용하기 위한 장비에서는 사용되지 않는다.NICAM encoders are generally used in TV stations and typically involve very expensive rack mount units. While less expensive versions exist for different applications, other applications also require a printed circuit board with several separate components. As a result, in terms of cost and complexity, NICAM encoders are mainly used in broadcast equipment and not in equipment for home use.
따라서, 상기 논의된 바와 같은 종래 기술의 문제점들을 극복하기 위한 개선된 방법 및 장치들에 대한 요구가 있다. Accordingly, there is a need for improved methods and apparatuses to overcome the problems of the prior art as discussed above.
본 발명은 첨부된 도면들에 의해 제한되는 것이 아니라, 예시의 방법으로 설명되며, 동일한 참조 번호는 유사한 요소들을 나타낸다. The invention is not limited by the accompanying drawings, but is described by way of example, wherein like reference numerals indicate similar elements.
도1은 종래 합성 비디오, 및 아날로그 RF 변조기를 장착한 NICAM 엔코더를 갖는 듀얼 채널 오디오 시스템의 개략적인 블록도;1 is a schematic block diagram of a dual channel audio system having a conventional composite video and a NICAM encoder equipped with an analog RF modulator;
도2는 (Ι) 인터리빙 전, 728-비트 프레임의 구성 요소의 구조 및 (Ⅱ) 인터리빙 후, 728-비트 프레임 비트들의 비트 스트림의 다이어그램;Figure 2 is a diagram of the structure of the components of a 728-bit frame before (I) interleaving and (II) a bit stream of 728-bit frame bits after interleaving;
도3은 본 발명의 일 실시예에 따른 단일-칩 NICAM 엔코더 구현을 갖는 듀얼 채널 오디오 시스템 및 합성 비디오의 개략적인 블록도;3 is a schematic block diagram of a dual channel audio system and composite video with a single-chip NICAM encoder implementation in accordance with an embodiment of the present invention;
도4는 본 발명의 일 실시예에 따른 상세한 도3의 NICAM 엔코더 구현을 개략적으로 도시한 블록도;4 is a schematic block diagram illustrating a detailed NICAM encoder implementation of FIG. 3 in accordance with an embodiment of the present invention;
도5는 본 발명의 일 실시예에 따른 더 상세한 도4의 NICAM 프로세서를 개략적으로 도시한 블록도;FIG. 5 is a schematic block diagram illustrating the NICAM processor of FIG. 4 in more detail in accordance with an embodiment of the present invention; FIG.
도6은 본 발명의 일 실시예에 따른 NICAM 엔코더 구현 프로세싱의 데이터 압신 일부 동안 입력 샘플들 및 비트 쌍들 사이의 타이밍 관계에 대한 타이밍 표시 도면;6 is a timing indication diagram of a timing relationship between input samples and bit pairs during a portion of data compression of NICAM encoder implementation processing in accordance with an embodiment of the present invention;
도7은 본 발명의 일 실시예에 따른 더 상세한 도4의 NICAM 프로세서의 압신, 패리티 연산, 스케일 팩터들과 엔코딩하는 패리티 비트 및 스크램블링 블록의 개략적인 블록도;FIG. 7 is a schematic block diagram of parity bits and scrambling blocks encoding with compand, parity operation, scale factors of the NICAM processor of FIG. 4 in more detail in accordance with an embodiment of the present invention; FIG.
도8은 본 발명의 일 실시예에 따른 입력 RAM 콘텐츠, FAW/C/AD 부분적인 프레임, 인터리빙 후 압신된 샘플들 및 압신된 데이터 RAM들의 행렬 구조; 및8 is a matrix structure of input RAM content, FAW / C / AD partial frame, interleaved complied samples and condensed data RAMs, according to an embodiment of the present invention; And
도9는 본 발명의 일 실시예에 따른 더 상세한 도5의 비트 스트림 생성 블록 의 개략적인 블록도.9 is a schematic block diagram of the bit stream generation block of FIG. 5 in more detail in accordance with an embodiment of the present invention.
다른 도면들에서 동일한 참조 번호를 사용하는 것은 유사하거나 동일한 아이템을 나타낸다. 당업자들은 또한 도면들의 요소들이 간략성 및 명확성을 위해 도시되었고, 크기대로 도시될 필요는 없다는 것을 인식할 것이다. 예를 들어, 도면들의 일부 요소들의 크기는 본 발명의 실시예의 이해를 돕기 위해 다른 요소들과 관련되어 과장될 수 있다. Using the same reference numerals in different drawings represents similar or identical items. Those skilled in the art will also recognize that elements of the figures are shown for simplicity and clarity and need not be drawn to scale. For example, the size of some elements in the figures may be exaggerated in conjunction with other elements to facilitate understanding of embodiments of the present invention.
도2는 (Ⅰ) 인터리빙 전, 728-비트 프레임의 구성 요소의 구조 및 (Ⅱ) 인터리빙 후, 728-비트 프레임 비트들의 비트 스트림의 다이어그램이다. 도 2(Ⅰ)를 참조하면, 비트 인터리빙 프로세스를 수행 전 비트 스트림(11) 성분은: 8-비트 프레임 정렬 단어(Frame Alignment Word: FAW)(13), 5-비트 제어 정보(15), 11-비트 부가 자료(17), 및 일반적으로 참조 번호 (19)로 나타내지는 64 개의 11-비트 A 및 B 프로세싱된 워드들을 포함한다. 728-비트 프레임(11)은 또한 비트들 및 워드의 관계 및 비트 번호화를 도시한다. 즉, 비트 1은 FAW(13)의 제1 비트이고, 비트 728은 워드 B32의 마지막 비트이다. Figure 2 is a diagram of the bit stream of 728-bit frame bits after (I) interleaving, the structure of the components of a 728-bit frame and (II) after interleaving. Referring to FIG. 2 (I), the components of the
또한, 도2(Ⅰ)의 전체 프레임 구조와 함께, 8-비트 FAW(13), 5 개의 제어 비트들(15) 및 11개의 부가 데이터 비트들(17)이 페이로드(payload)(19)에 부가되어, 참조 번호가 11인 728 개의 비트들로 된 프레임을 형성한다. 도시된 바와 같이, FAW(13)는 01001110이고, 가장 왼쪽 비트(즉, BIT 1)는 우선 송신된다. 제어 정 보(15)에 관하여, 상기 정보는 프레임 플래그 비트(C0), 세 개의 애플리케이션 제어 비트들(C1,C2,C3) 및 지정 사운드 스위칭 플래그(C4)로 이루어진다. 프레임 플래그 비트(C0)는 8 개의 연속적인 프레임들에 대해 1로 설정되고, 다음 9 개의 프레임들에 대해 0으로 설정되어, 16 개의 프레임 시퀀스를 규정한다. 16 프레임 시퀀스는 채널에서 반송되는 정보의 유형으로 변화를 동기화하는데 사용된다. 애플리케이션 제어 비트들은 페이로드(19)의 704-비트 사운드/데이터의 희망하는 콘텐츠에 따라 설정된다. 지정 사운드 스위칭 플래그(C4)에 관하여, 아날로그 신호가 디지털 신호로써 동일한 프로그램을 수반하지 않는다면, C4는 0으로 설정되고, 그렇지 않으면 1로 설정된다. 11 개의 부가 데이터 비트들(17)은 (아직 규정되지 않은) 다음에 사용하도록 지정되므로, 11개의 부가 데이터 비트들은 0으로 독단적으로 설정될 수 있다.In addition, along with the entire frame structure of FIG. 2 (I), an 8-
도2(Ⅱ)는 프레임의 비트들(11)이 비트 인터리빙 프로세스 후에 비트 레벨에서 재배열되는 방법을 도시한다. 특히, 인터리빙은 다수의 비트 에러들의 영향을 최소화시키기 위해서 도2(I)의 구조의 압신된 샘들들로 적용된다. 압신된 샘플들은 도2(Ⅱ)의 참조 번호(19)에서 나타내지는 바와 같이, 상술된 (44 X 16) 행렬 구조에 따라 재배열된다. NICAM 규격에 따라, (44 X 16) 행렬은 네 개의 압신된 워드가 동시에 행으로 기록되고 하나의 비트가 한번에 열로 판독된다. 행렬의 각각의 열의 44 개의 비트는 참조 번호(21)로 나타내지고, 행렬의 각각의 행의 16개의 비트는 참조번호 (21)로 나타내지며, 행렬의 각각의 열의 16개의 비트는 참조 번호 (23)으로 나타내진다. 각각의 프레임의 비트들은 도2(Ⅱ)에 도시된 순서로 송신된다. 도2(Ⅱ)에서(즉, 인터리빙 후에), 비트 번호화는 도2(I)에서 사용되는 바와 같은(즉, 인터리빙 후에) 번호화이다. 게다가, 도2(Ⅱ)의 비트 스트림(11)은 도1의 디지털 사운드 엔코더(16)의 대표적인 출력(36)이다. NICAM 규격에 따른 차동 엔코딩을 수행하기 전에, 도2(Ⅱ)의 비트 스트림의 비트들이 비트 쌍(즉, 쌍비트)에서 그룹화될 필요가 있다는 것을 주의하자. 일 실시예에서, NICAM 프로세서는 이러한 비트 쌍을 즉시 생성한다. 2 (II) shows how
도 3은 본 발명의 일 실시예에 따른 단일-칩 NICAM 엔코더 구현을 갖는 합성 비딩 및 듀얼 채널 오디오 시스템(50)의 개략적인 블록도이다. 합성 비디오 및 듀얼 채널 시스템(50)은 제1 아날로그 필터(52), NICAM 엔코더(54), 제2 아날로그 필터 (56) 및 아날로그 RF 변조기(58)를 포함한다. 아날로그 필터(52)는 두 개의 입력들 (60,62)을 각각 필터링하고, 출력들(64, 66) 상에 필터링된 신호들을 각각 출력한다. 듀얼 입력들은 독립 채널들 (즉, A 및 B) 또는 스테레오 쌍의 좌우 오디오 채널을 포함할 수 있다. 일 실시예에서, 아날로그 필터(52)는 아날로그 엘리에싱(anti-aliasing) 필터를 포함한다.3 is a schematic block diagram of a composite beading and dual
아날로그 필터(52)의 출력들(64,66)은 NICAM 엔코더 (54)로 입력된다. NICAM 엔코더(54)는 68(CLK)에서 싱글 클록을 수신하고, 입력들(64, 66) 상의 신호들을 출력(70) 상의 대응하는 QPSK 변조된 신호로 변환시킨다. 일 실시예에서, 68에서 클록은 수정 발진기를 포함한다. NICAM 엔코더(54)는 또한 후술되는 바와 같이 신 호 라인(72) 상에 클록 출력을 제공한다. 도시한 바와 같이, NICAM 엔코더(54)의 출력(70)은 제2 아날로그 필터(56)에 입력된다. 필터(56)는 출력 신호 라인(74) 상에 6.552 또는 5.85 MHz의 반송파를 갖는 필터링된 QPSK 변조된 신호를 제공한다. 일 실시예에서, 필터(56)는 아날로그 복구 필터를 포함한다. 그 후에, 출력(74) 상의 필터링된 QPSK 변조된 신호는 RF 변조기(58)에 의해 신호 라인(76) 상에서 합성 비디오와 결합된다. 그리고 나서, RF 변조기는 RF 신호(VHF/UHF)로써 RF 변조기 출력(78)으로 결합된 QPSK 변조된 신호 및 합성 비디오를 RF 변조시킨다. RF 변조기(58)는 또한 신호 라인(72) 상의 클록 입력을 수신한다.
도4는 본 발명의 일 실시예에 따른 상세한 도3의 NICAM 엔코더 구현을 개략적으로 도시한 블록도이다. NICAM 엔코더(54)는 전단 입력 섹션(80), NICAM 프로세서(82) 및 전단 출력 섹션(84)을 포함한다. 상술된 바와 같이, NICAM 엔코더(54)는 입력(64,66)을 포함하고, 68(CLK)에서 단일 클록을 수신한다. 일 실시예에서, 신호 라인(72) 상의 클록 출력은 예를 들어, 적절한 정수 분리기를 사용하여 신호 라인(68)(CLK) 상의 클록 입력으로부터 비롯된 것이다. NICAM 엔코더(54)는 입력(64,66) 상의 신호들을 출력(70) 상의 대응하는 QPSK 변조된 신호로 변환시킨다. 일 실시예에서, NICAM 엔코더(54)의 전단은 전단 입력 섹션(80) 및 전단 출력 섹션(84)을 포함한다.4 is a schematic block diagram of a detailed implementation of the NICAM encoder of FIG. 3 in accordance with an embodiment of the present invention. The
입력(64,66) 상의 데이터 신호들에게 응답할 뿐 아니라, 클록 입력(68)에 응답하여, 전단 입력 섹션(80)은 NICAM 규격에 따라 32kHz에서 14-비트 데이터를 생성하기 위해 입력들을 출력 라인(86,88)으로 각각 프로세스한다. 프리-엠퍼시스는 아날로그 도메인 또는 전단 입력 섹션(80)에서 수행된다. 일 실시예에서, 프리-엠퍼시스 필터링은, 아날로그 필터가 디지털 도메인으로 맵핑하는 것이 샘플링 주파수 상의 제한으로 인해 정확하지 않을지라도, NICAM 프로세서(82)에 의해 수행될 수 있다. In addition to responding to data signals on
일 실시예에서, 전단 입력 섹션(80)의 출력들(86,88)은 NICAM 프로세서(82)로의 개별적인 입력에 대응한다. 입력(86,88) 상의 신호들에게 응답할 뿐 아니라, 클록 입력(68) 및 신호 라인(94) 상의 프로세서 스트로브(strobe)에 응답하여, NICAM 프로세서가 동위상(I) 및 직교위상(Q) 단일-비트 데이터 스트림 신호들을 출력 라인(90,92)으로 각각 프로세스한다. 다시 말해서, NICAM 프로세서(82)는 전단 입력 섹션(80)에 의해 32kHz에서 생성되는 샘플들을 허용한다. 그 후에, NICAM 프로세서(82)는 입력(86,88) 상에서 디지털 압신을 수행하고, NICAM 규격에 관하여 364kHz에서 샘플링된, 스크램블링되고, 차동 엔코딩된 동위상(I) 및 직교 위상(Q) 데이터를 출력(90,92) 상에 각각 생성한다. 대안적인 실시예에서, 신호 라인(90, 92) 상의 I 및 Q 데이터는 또한 적합한 회로 구현을 사용하여, 728kHz에서 단일 신호 라인(도시되지 않음) 상에 제공될 수 있다. In one embodiment, the
본원에서 상술된 바와 같이, NICAM 규격에 따른 NICAM 프로세싱의 여러 양상이 종래 기술에 공지되었고, 단지 본원에서 간단히 설명된다. 그러나 NICAM 프로세서(82)에 관하여, 본원의 실시예들이 충분히 후술될 것이다.As detailed herein, various aspects of NICAM processing in accordance with the NICAM specification are known in the art and are only briefly described herein. However, with respect to the
도4를 다시 참조하면, NICAM 프로세서(82)의 출력들(90,92)은 전단 출력 섹션(84)으로의 개별적인 입력들에 대응한다. 출력들(90,92)(즉, 비트쌍) 상의 동위상(I) 및 직교위상(Q) 단일-비트 데이터 스트림 신호들에 응답할 뿐만 아니라, 클록 입력(68)에 응답하여, 전단 출력 섹션(84)은 입력들을 출력(70) 상의 대응하는 QPSK 변조된 신호로 프로세스한다. 출력(70) 상의 QPSK 변조된 신호는 NICAM 규격을 충족시키는 신호를 포함한다. 게다가, 전단 출력 섹션(84)은 본원에서 논의되는 신호 라인(94) 상에 프로세서 스트로브를 생성한다. 일 실시예에서, 전단 입력 섹션(80) 및 전단 출력 섹션(84)은 본 발명의 양수인에게 양도되며 참조의 방법으로 본원에 통합된 공동 계류중인 특허 명세서인 2005년 4월 29일자로 Zoso 등에 의해 출원된 발명의 명칭이 "FRONT-END METHOD FOR NICAM ENCODING"인 S/N 11/117,820호 및 발명의 명칭이 "NICAM ENCODER WITH A FRONT END"인 S/N 11/118,211호에 개시된 바와 같이 전단 입력 및 출력 섹션을 포함한다. 논의를 간략하게 하기 위해서, 전단 입력 섹션(80) 및 전단 출력 섹션(84)의 부가적인 세부 사항은 본원에서 제공되지 않는다. 다른 실시예에서, 신호 라인(94) 상의 프로세서 스트로브는 임의의 적합한 제어 논리 또는 회로 구현에 의해 제공될 수 있다.Referring again to FIG. 4, the
NICAM 프로세서(82)를 다시 참조하면, 프로세서는 입력 섹션(80)에 의해 제공되는 32kHz에서 샘플링된 (각각 신호 라인(86,88) 상의) 14-비트 A 및 B 데이터를 프로세스하고, NICAM 규격에 따라 364kHz에서 샘플링된(신호 라인(90,92)) 상의) 동위상 및 직교 위상 데이터를 생성한다. 특히, 본 발명의 실시예에 따라, NICAM 프로세서(82)는: 데이터 획득, 스케일 팩터의 연산, 14-비트 도입 데이터를 10-비트 해상도로 압신, 패리티 비트들의 연산, 스케일 팩터들과 패리티 비트들의 엔코딩, 비트 인터리빙, 728-비트 비트 스트림의 생성, 시스템 클록의 32 사이클에서 수행되는 모든 데이터 프레임의 스크램블링, 비트 스트림을 1-비트 동위상 및 직교위상 데이터로 된 두 개의 스트림으로 변환 및 차동 엔코딩의 결합을 수행한다. 프로세서(82)는 전단 출력 섹션(84)으로부터 신호 라인(94) 상의 스트로브의 각각의 생성에 응답하여 출력 신호 라인들(90,92) 상의 비트 쌍을 출력한다. 일 실시예에서, 스트로브(94)는 약 364kHz 주파수에서 생성되고, 전단 출력 섹션(84) 또는 다른 곳에 포함된 적합한 제어 논리에 의해 생성될 수 있다. 일 실시예에서, A-채널 및 B-채널 압신된 데이터의 스크램블링은 스트로브(94)의 모든 생성에서 수행된다.Referring back to the
도5는 본 발명의 일 실시예에 따른 더 상세한 도4의 NICAM 프로세서(82)를 개략적으로 도시한 블록도이다. 프로세서(82)는: 1) 스케일 팩터의 데이터 획득 및 연산 각각을 위한 블록들(100,102), 2) 압신, 패리티 비트 연산, 스케일 팩터들과의 패리티 비트들의 엔코딩 및 스크램블링을 위한 블록(104), 3) 비트 인터리빙을 위한 블록(105); 및 비트 스트림 생성을 위한 블록(114)을 포함하는 여러 주요 블록들을 포함한다.5 is a schematic block diagram of the
특히, 입력 신호 라인들(86,88) 상의 14-비트 A-채널 및 B-채널 데이터(32kHz에서 샘플링됨)는 28-비트 워드들로 합쳐져 32 X 28 입력 RAM(100)에 저장된다. RAM(100)에 저장된 14-비트 A-채널 및 B-채널 데이터는 본원에서 논의된 바와 같이 출력 데이터 버스(122)를 매개로 블록(104)에 제공된다. 일 실시예에서, 입력 RAM 데이터 포맷은 도8에 도시된 바와 같이, 참조 번호(252)로 나타내지는 것을 포함한다. 도8에 도시된 바와 같이, RAM 데이터 포맷(252)의 32-비트 크기는 참 조 번호(260)로 나타내지고, 28-비트 크기는 참조번호(262)로 나타내진다.In particular, 14-bit A-channel and B-channel data (sampled at 32 kHz) on
일 실시예에서, NICAM 프로세서(82)는 또한 프리-엠퍼시스 필터(도시되지 않음)를 포함할 수 있다. 즉, A-채널 및 B-채널 데이터는 28-비트 워드들로 합쳐져 입력 RAM(100)에 저장되기 전에 프리-엠퍼시스 필터에 의해 필터링될 수 있다. 프리-엠퍼시스 필터링은 임의의 적합한 회로 소자 또는 NICAM 규격의 요구에 따른 프리-엠퍼시스 필터링을 수행하는 구현을 사용하여 구현될 수 있다.In one embodiment, the
도5를 다시 참조하면, NICAM 프로세서(82)는 또한 스케일 팩터 블록(102)을 포함한다. 스케일 팩터 블록(102)은 입력(120) 상의 데이터를 수신하고 A-채널 및 B-채널 스케일 팩터 출력(RA,RB)을 신호 라인(124,126) 상에 각각 제공한다. 특히, 가장 큰 절대값의 연산은 데이터 샘플들의 획득과 함께 동시에 스케일 팩터 블록(102) 내에서 수행된다. 즉, 프레임의 처음에, 제1 A-채널 및 B-채널 데이터 샘플들의 절대값들이 블록(102) 내의 두 개의 레지스터(도시되지 않음)에 저장된다. 제2 A-채널 및 B-채널 샘플들의 매그니튜드는 레지스터의 콘텐츠와 비교되고, 후자 샘플이 더 크다면, 이들은 레지스터 콘텐츠를 교체한다. 프로세스는 모든 32 개의 A-채널 및 B-채널 입력 샘플들에 대해 반복된다. 마지막 A-채널 및 B-채널 입력 샘플들이 RAM(100)에 저장될 때, 가장 큰 값이 두 개의 레지스터에서 사용 가능하다. 그 후에, 스케일 팩터 블록(102)은 예를 들어, 다수의 임계값을 갖는 두 개의 레지스터에 저장된 가장 큰 값들을 비교함으로써 스케일 팩터들을 결정한다. 일 실시예에서, 임계값의 수는 7 개의 임계값을 포함하고, A-채널 및 B-채널 스케일 팩터 들(RA,RB)은 신호 라인들(124,126) 각각에 3개의 비트들을 포함한다. Referring again to FIG. 5, the
블록(104)은 도7에 관하여 후술되는 바와 같이 압신, 패리티 비트 연산 및 스케일 팩터들과 패리티 비트들의 엔코딩을 위해, 신호 라인(122) 상의 입력 데이터 및 신호 라인들(124,126) 각각 상의 A-채널 및 B-채널 스케일 팩터들(RA,RB)에 응답한다. 블록(104)은 참조 번호(128,132) 각각으로 나타내지는 WRITE_EN(1) 및 WRITE_EN(0) 라인들 상의 기록 가능한 신호들 외에, 출력 신호 버스(130) 상의 압신된 데이터의 22 비트들을 제공한다. 다른 실시예에서, 기록 가능한 신호들은 임의의 적합한 제어 논리 또는 회로 구현에 의해 제공될 수 있다. 일 실시예에서, 스크램블링은 블록(104)에서 수행되지만, 스크램블링은 또한 블록(104)에 관련되지 않고 (N X 22 ROM 183을 매개로) 블록(104)의 밖에서 수행될 수 있거나, 본원에서 또한, 논의될 (M X 2 ROM 183을 매개로) 도5의 블록(114)에서 수행될 수 있다. 일 실시예에서, 스크램블링은 룩-업 테이블의 사용으로 성취되는데, 여기서 상기 스크램블링은 매 프레임의 처음에 재시작된다. 룩-업 테이블 구현은 룩-업 테이블이 프로세싱 하드웨어를 덜 필요로 하고, 룩-업 테이블 어드레스가 예를 들어 어드레스 생성기(160)를 통해 쉽게 사용 가능하기 때문에, NICAM 규격에서 설명되는 바와 같이 종래 하드웨어 스크램블러보다 비용면에서 더 효과적이다. 다시 말해서, 룩-업 테이블에 대한 어드레스 생성은 어드레스를 생성하기 위해서 카운터를 구현하는 특정한 요구 없이 획득될 수 있다. 비트 스트림 생성기(114)는 FAW(13), 제어 정보(15) 및 부가적인 데이터(17)를 도2(Ⅱ)에 도시된 바와 같이 프로세싱된 A-채널 및 B-채널 데이터의 비트 스트림(11)에 부가한다. 본원에서 논의되는 바와 같이, NICAM 프로세서(82)는 매우 효율적인 방식으로 NICAM 알고리즘을 구현하도록 제한되거나 최소량의 메모리를 사용하여 동작하므로, NICAM 프로세서(82)를 단일-칩 집적에 더 적합하게 한다.
일 실시예에서, 프로세서(82)는 입력 데이터에 대해 하나의 32 X 28 RAM(100) 및 압신된 데이터에 대해 블록(105) 내에서 두 개의 16 X 22 RAM(106,108)을 포함한다. 프로세서(82)의 블록(105)은 (i) 수정된 패리티 비트들을 갖는 압신된 데이터를 특정한 순서로 압신된 데이터 RAM(106,108)에 저장함으로써, (ii) RAM 액세스마다 두 개의 비트들(또는 비트쌍)을 추출하는, 비트 추출기(110,112) 각각을 사용하여 여러번 RAM(106,108)으로부터 판독함으로써 복잡한 인터리빙 프로세스를 수행한다. RAM(106,108)은 22 비트 신호 버스들(134,136) 각각을 통해 비트 추출기(110,112)에 결합한다. 게다가, 비트 스트림 생성기(114)는 도9에 관하여 본원에서 설명되는 바와 같이, 신호 라인들(90,92) 각각 상에 I 및 Q 데이터를 생성하기 위해서 신호 라인들(111,113) 상의 추출된 압신되고 인터리빙된 데이터 비트들에 응답한다. 다른 실시예에서, 비트 스트림 생성기(114)는 추출된 압신되고 인터리빙된 데이터 비트들로부터 단일 비트 스트림을 생성하도록 구성될 수 있는데, 상기 압신되고 인터리빙된 데이터 비트들은 단일 비트 스트림의 형태로 압신된 데이터 메모리로부터 추출된다.In one embodiment,
게다가, 도5의 어드레스 생성기(160)는 임의의 적합한 어드레스 생성기를 포함한다. 게다가, 어드레스 생성기(160)는 본 발명의 NICAM 엔코더 실시예들 및 NICAM 엔코딩 방법을 수행하는, 적절한 것으로서, NICAM 프로세서(82)의 여러 구성 요소에 어드레스들을 제공하도록 구성된다.In addition, the address generator 160 of FIG. 5 includes any suitable address generator. In addition, address generator 160 is configured to provide addresses to various components of
도6은 본원에서 도시되는 바와 같이, 압신된 샘플들을 생성하기 위한 입력 메모리 데이터의 프로세싱에 대한 타이밍 외에도, 입력 샘플들 및 비트쌍("쌍비트"라 또한 칭해짐) 사이의 타이밍 관계를 도시한다. 타이밍 표시(140)에서, 그리고 입력 샘플 타이밍에 관하여, 각각의 A-채널 입력 및 B-채널 입력상에 프레임당 32 개의 샘플들이 존재한다. 타이밍 표시(140)는 프레임들(142,144) 및 (참조번호(145)로 표시된 "…"로 나타내진) 부가적인 프레임들을 포함한다. 하나의 프레임은 364kHz에서 364 쌍비트 출력과 동일한, 32kHz에서 32 개의 입력 샘플들과 동일하다는 것을 주의하자. 간격(146)은 프레임(142)의 마지막 획득된 입력 샘플 데이터 및 다음 프레임(144)의 제1 획득된 입력 샘플 데이터 사이의 간격을 나타낸다. 샘플(31)의 간격(146)의 확대도(148)에는 약 11.375 쌍비트들이 포함되어 있다. 게다가 확대도(148)에서, 출력 쌍비트(353)가 샘플(31)의 처음에 정확히 정렬되지 않는다는 것을 주의하자. 다시 말해서, 프레임 내의 임의의 소정의 출력 쌍비트가 입력 샘플의 타이밍과 상이한 타이밍에서 생성할 수 있는데, 이는 즉, 출력 쌍비트가 입력 샘플의 생성과 직접 충돌하지 않을 수 있다는 것이다. 게다가, 간격(150)은 프레임(142) 동안 마지막 출력 쌍비트 및 다음 프레임(144)의 제1 출력 쌍비트 사이의 간격을 나타낸다. 쌍비트(363)의 간격(150)의 확대도(152)에는 입력 RAM 데이터 (즉, RAM(100)내의 샘플링된 A-채널 및 B-채널 입력 데이터)의 NICAM 프로세싱 및 압신된 데이터 RAM(106,108)들로의 저장이 성취되는 서브-간격(154)이 포함된다. 서브-간격(154)은 간격(150)의 말단을 제외하고, 전체 간격(150)의 어떤 부분 또는 부분들을 포함할 수 있다. 일 실시예에서, 최상위 레벨 시스템 클록은 24MHz 클록을 포함하고, 간격(150)은 24MHz 클록의 약 65.93 사이클을 포함한다. 게다가, 24MHz 클록의 경우에, 간격(154)은 데이터의 두 개의 채널이 동시에 프로세스된다고 가정하여, 24MHz클록의 32 사이클을 포함할 것이다. 이는 다음의 프레임들에 대해 간격(156) 등에서 다음 프레임(144)으로 반복된다. 간격(156)은 프레임(144)의 마지막 획득된 입력 샘플 데이터 및 다음 프레임의 제1 획득된 입력 샘플 데이터(도시되지 않음) 사이의 간격을 나타낸다.FIG. 6 illustrates the timing relationship between input samples and bit pairs (also referred to as “twin bits”) in addition to the timing for processing of input memory data to produce companded samples, as shown herein. . In
프로세서(82)가 데이터를 획득하는 동안, 364kHz의 속도로 연속적으로 즉, 갭 없이 비트 쌍을 출력해야만 한다. 참조 번호(148)로 나타내지는 타이밍도(140)의 일부는 프레임(142)의 가장 나중 부분에 대한 비트 쌍의 타이밍을 나타낸다. 게다가, 본 발명의 실시예에 따르면, 획득된 데이터의 NICAM 프로세싱이 시간 간격(150)동안 수행된다. 간격(150)은 (i) 현재 프레임의 모든 입력 데이터가 획득되고, (ii) 동시에, 압신된 데이터 메모리(106,108)에 저장된 모든 압신된 데이터를 이전 프레임으로부터 출력하는 것이 매우 중요하다. 이는 현재 프레임의 획득된 데이터(즉, 입력 A-채널 및 B-채널 데이터)가 (NICAM 규격에 따라) 프로세싱될 수 있고, 결과는 압신된 데이터 메모리(RAM(106,108))에 바로 저장될 수 있다는 것을 의미한다. 결과적으로, 어떠한 부가적인 메모리도 필요로 되지 않는다. 프로세서(82)는 또한 마지막 비트 쌍이 압신된 데이터 메모리로부터 출력된 후, 새로운 입력 샘플이 획득되기 전에 모든 입력 데이터를 프로세싱하기에 충분히 빨라야만 한다.While the
일 실시예에서, 각각의 A-채널 및 B-채널 샘플의 압신은, 패리티 비트들의 연산 및 스케일 팩터들과 패리티 비트들의 엔코딩과 함께, 도7에 도시된 회로 구현에 의해 수행된다. 압신된 샘플들의 포맷은 또한 참조번호(211)로 나타내지는 바와 같이 도시된다. 특히, 포맷(211)은 22-비트들을 포함하고, MSB로부터 LSB로 도시되는데, 여기서 수정된 패리티 비트(PA)(참조번호 213)는 A8-A0에 대응하는, 압신된 A 데이터의 나머지에 이어지는 사인 비트(A9)(참조번호 215)로 이어진다. A0에 이어지는 것은 수정된 패리티 비트(PB)(참조번호217)이고, 이는 사인 비트(B9)(참조번호 219)로 이어진다. 사인 비트(B9)에 이어지는 것은 B8-B0에 대응하는 압신된 B 데이터의 나머지이다. 수정된 패리티 비트(PA)는 MSB를 나타내는 반면, B 데이터 비트(B0)는 압신된 샘플들의 포맷(211)의 LSB를 나타낸다. 각각의 샘플은 입력 RAM으로부터 판독되고, 프로세싱되어, 시스템 클록의 한 사이클에서, 도시된 바와 같은 포맷(211) 또는 다른 적합한 포맷을 사용하여 압신된 데이터 RAM들에 기록된다. 본 발명의 일 실시예에 따르면, 전체 입력 RAM(100)을 프로세스하기 위해서 각각의 프레임의 단부에서 간격(150) 동안 시스템 클록의 32개의 사이클을 취한다. 상기 논의되는 바와 같이, 도6은 입력 샘플들 및 쌍비트 사이의 타이밍 관계뿐만 아니라, 언제 입력 RAM 데이터가 압신된 샘플들을 생성하도록 프로세싱되는 지를 도시한다.In one embodiment, companding of each A-channel and B-channel sample is performed by the circuit implementation shown in FIG. 7, with the computation of parity bits and the encoding of parity bits and scale factors. The format of the companded samples is also shown as indicated by
일 실시예에서, 도7의 블록(104)은 (i) 압신 수단, (ii) 패리티 비트 연산을 수행하는 수단, (iii) 스케일 팩터들과 패리티 비트 엔코딩 수단, 및 (iv) 스크램블링 수단을 포함한다. 각각의 스케일 팩터가 3 개의 비트들을 갖는, 스케일 팩터들(RA,RB)의 희망하는 비트들의 선택은 NICAM 규격에서 도시되는 바와 같다. 일 실시예에서, 스케일 팩터 비트 선택은 Modulo-3 카운터(180)에 의해 수행된다. 대안적으로, 스케일 팩터 기능은 예컨대, 적합한 룩-업 테이블과 함께 다른 방식으로 구현될 수 있다. 게다가, 스케일 팩터 비트는 NICAM 규격에서 설명되는 바와 같이 패리티 비트와 함께 EX-OR된다. 일 실시예에서, 스케일 팩터(RA,RB)의 선택된 비트는 본원에서 더 논의되는 바와 같이, 다기능 블록(168,178)에서 EX-OR 게이트들을 매개로 패리티 비트와 함께 EX-OR된다.In one embodiment, block 104 of Figure 7 includes (i) companding means, (ii) means for performing parity bit operations, (iii) scale factors and parity bit encoding means, and (iv) scrambling means. do. The selection of the desired bits of scale factors R A , R B , each scale factor having three bits, is as shown in the NICAM specification. In one embodiment, scale factor bit selection is performed by Modulo-3
일 실시예에서, 도7의 블록(104)은 일반적으로 참조번호 162로 나타내지는 A-채널 프로세싱 부분 및 일반적으로 참조번호 172로 나타내지는 B-채널 프로세싱 부분을 포함한다. A-채널 프로세싱 부분(162)은 우측 쉬프터(164), EX-OR 트리(166), 다기능 블록(168) 및 EX-OR 게이트 블록(170)을 포함하는데, 여기서 EX-OR 게이트 블록(170)은 B-채널 프로세싱 부분(172)과 공유된다. 신호 버스(122) 상의 입력 RAM(100)으로부터, 14개의 MSB는 신호 버스(190)를 매개로 우측 쉬프터로 경로가 정해진다. 우측 쉬프터(164)는 신호 버스(194) 상의 쉬프트된 출력을 제공하기 위해서 신호 버스(190) 상의 14개의 MSB 및 신호 라인(192) 상의 스케일 팩터(RA)에 응답하여 동작한다. 쉬프트된 출력의 네 개의 MSB는 신호 버스(196) 상에서 폐기되고, 쉬프트된 출력의 10개의 LSB는 신호 버스(198) 상에서 전송된다. 신호 버스(198) 상의 10 개의 LSB의 6 개의 MSB는 신호 버스(200)를 매개로 EX-OR 트리(166)로 경로가 지정된다. EX-OR 트리(166)는 라인(202) 상에 출력을 제공하기 위해서 신호 버스(200) 상의 6 개의 MSB에 응답하여 동작한다. 즉, EX-OR 트리(166)는 모든 6 개의 입력의 EX-OR을 수행하고, 단일 비트 출력을 생성한다. 라인(202) 상의 신호는 다기능 블록(168)으로 입력된다. 다기능 블록(168)은 출력 신호 버스(206) 상에 MSB를 제공하기 위해서, 라인(202) 상의 신호, Modulo 3 카운터(180)의 출력(204) 및 신호 라인(192) 상의 스케일 팩터(RA)에 응답하여 동작한다. 다시 말해서, 다기능 블록(168)은 본원에서 논의되는 바와 같이, 수학식 1 및 표1에 따라 Modulo 3 카운터(180)에 의해 생성된 제어 신호(204)에 기초하여 스케일 팩터(RA)(192)의 비트를 선택한다. 게다가, 다기능 블록(168)은 RA의 선택된 비트를 EX-OR 트리(166)의 출력과 함께 EX-OR하므로, 라인(206) 상에 출력된 포맷(211)의 수정된 패리티 비트(PA)(213)를 생성한다. 버스(206) 상의 MSB는 버스(198) 상의 10 개의 LSB와 결합되어 신호 버스(208) 상의 대응하는 압신된 샘플의 11 개의 MSB를 생성한다. 버스(208) 상의 11 개의 MSB는 버스(238) 상의 대응하는 압신된 샘플의 (논의될) 11 개의 LSB와 결합되어, 신호 버스(210) 상의 압신된 샘플의 22 개의 비트를 생성하고, EX-OR 게이트 블록(170)에 입력한다. 일 실시예에서, EX-OR 게이트 블록(170)은 22 개의 EX-OR 게이트를 포함하는데, 각각의 게이트는 신호(210)의 비트와 신호(212)의 대응하는 비트의 EX-OR을 수행하므로, 라인(130) 상의 22-비트 출력을 생성한다.In one embodiment, block 104 of FIG. 7 includes an A-channel processing portion, generally indicated at 162 and a B-channel processing portion, generally indicated at 172.
B-채널 프로세싱 부분(172)은 우측 쉬프터(174), EX-OR 트리(176), 다기능 블록(178) 및 A 채널 처리 부분(162)과 공유되는 EX-OR 게이트 블록 (170)을 포함한다. 신호 버스(122) 상의 입력 RAM(100)으로부터, 14개의 LSB는 신호 버스(220)를 매개로 우측 쉬프터로 경로 지정된다. 우측 쉬프터(174)는 신호 버스(224) 상에 쉬프트된 출력을 제공하기 위해 신호 버스(220) 상의 14 개의 LSB 및 신호 버스(222) 상의 스케일 팩터 비트(RB)에 응답하여 동작한다. 쉬프트된 출력의 4개의 MSB는 신호 버스(226) 상에서 폐기되고 쉬프트된 출력의 10개의 LSB는 신호 버스(228)로 전달된다. 신호 버스(228) 상의 10 개의 LSB의 6 개의 MSB는 신호 버스(230)를 매개로 EX-OR 트리(176)에 연결된다. EX-OR 트리(176)는 라인(232) 상에 출력을 제공하기 위해서 신호 버스(230) 상의 6개의 MSB에 응답하여 동작한다. 즉, EX-OR 트리(176)는 모두 6개의 EX-OR을 수행하고, 단일 비트 출력을 생성한다. 라인(232) 상의 신호는 다기능 블록(178)에 입력된다. 다기능 블록(178)은 출력 신호 버스(236)상에 MSB를 제공하기 위해서, 라인(232) 상의 신호, Modulo 3 카운터(180)의 출력(204) 및 신호 라인(222) 상의 스케일 팩터(RB)에 응답하여 동작한다. 다시 말해서, 다기능 블록(178)은 본원에서 논의되는 바와 같이, 수학식 1 및 표 1에 따라 Modulo 3 카운터(180)에 의해 생성된 제어 신호(204)에 기초하여 스케일 팩터(RB)(222)의 하나의 비트를 선택한다. 더욱이, 다기능 블록(178)은 RB의 선택된 비트를 EX-OR 트리(176)의 출력과 EX-OR하므로, 라인(236) 상에 출력된 포맷(211)의 수정된 패리티 비트(PB)(217)를 생성한다. 버스(236) 상의 MSB는 버스(228) 상의 10 개의 LSB와 결합되어 신호 버스(238) 상의 대응하는 압신된 샘플의 11 개의 LSB를 생성한다. 버스(238) 상의 11 개의 LSB는 버스(208) 상의 대응하는 압신된 샘플의 11 개의 MSB)(이미 논의됨)와 결합되어, 신호 버스(210) 상에 압신된 샘플의 22 개의 비트를 생성하고 EX-OR 게이트 블록(170)에 입력한다. 본원에서 논의되는 바와 같이, 일 실시예에서, EX-OR 게이트 블록(170)은 22 개의 EX-OR 게이트를 포함하는데, 각각의 게이트는 신호(210)의 비트를 신호(212)의 대응하는 비트와의 EX-OR을 수행하므로, 라인(130) 상에 22-비트 출력을 생성한다. B-
도7에서는 블록(104)이 채널 A 데이터 및 채널 B 데이터 각각을 처리하는 별도의 다른 프로세싱 부분(162,172)을 포함하는 것으로 도시되어 설명된다는 것이 주의된다. 그러나 다른 실시예에서, 도7의 블록(104)은 두 개의 채널들 사이에서 멀티플렉싱된 단일 프로세싱 유닛(162 또는 172)을 포함할 수 있으므로, 또한 NICAM 프로세서(82)의 전체 하드웨어 복잡성을 감소시킨다.It is noted in FIG. 7 that block 104 is illustrated and illustrated as including separate
일 실시예에서, 스크램블링은 N X 22 ROM의 형태로 스크램블러(182)(도7)에 의해 제공되는데, 여기서 이런 예에서 N은 32이다. 스크램블러(182)는 버스(212) 상에 22 개의 비트 스크램블링 출력을 제공하기 위해서, 어드레스 입력 라인(161) 상의 입력 RAM 어드레스에 응답한다. 어드레스 라인(161) 상의 어드레스는 적절한 것으로서, 어드레스 생성기(160)(도5)에 의해 제공될 수 있다. EX-OR 게이트(170)는 출력 신호 버스(130) 상에 스크램블링되고 압신된 데이터의 22 개의 비트를 제공하기 위해, 버스(210,212) 상의 비트에 응답한다. 신호 버스(130)는 본원에서 논의되는 바와 같이, 도5의 압신된 데이터 RAM(106,108)에 입력된다. 블록(104)은 또한 적합한 쓰기-가능 신호(WRITE_EN(1)(128), WRITE_EN(0)(132)(도5 및 도7) 각각을 압신된 데이터 RAM 1(106) 및 RAM 0(108)(도5 및 도8)에 제공하는데, 이는, 도5의 어드레스 생성기(160)에 의해 제공되는 어드레스와 함께, 예컨대, 도8에 도시된 바와 같이 압신된 A-채널 및 B-채널워드 쌍의 저장을 허용한다.In one embodiment, scrambling is provided by scrambler 182 (FIG. 7) in the form of
새로운 입력 샘플들이 획득되고, 현재 프레임에 대한 압신된 샘플들이 압신된 데이터 RAM에 저장된 후, 이전 프레임에 관련된 마지막 쌍비트가 출력된 후에 현재 프레임의 모든 입력 샘플들은 프로세싱되기 때문에, 단지 하나의 32 X 28 RAM(100) 및 두 개의 16 X 22 RAM(106,108)은 입력 샘플들 및 압신된 샘플들을 각각 저장하는데 필요로 된다. 따라서, 어떠한 여분의 메모리도 입력된 또는 프로세싱된 데이터를 저장하는데 필요로 되지 않는다.Since only new input samples are obtained, the compressed samples for the current frame are stored in the compressed data RAM, and then all input samples of the current frame are processed after the last pair of bits related to the previous frame are output, so that only one 32
또한, 도7에 관하여, (164, 174 각각에서) 쉬프터는 대응하는 스케일 팩터들 (192에서는 RA이고, 222에서는 RB)에 기초하여 (162,172 각각에서) 14-비트 A-채널 및 B-채널 샘플들을 우측으로 쉬프트시킨다. 쉬프터(164,174)는 팩터(4,3,2,1 또는 0)에 의한 입력을 우측으로 쉬프트시킬 수 있다. 예를 들어, 스케일 팩터가 7이라면, 입력은 4 개의 비트에 의해 우측으로 쉬프트된다. 신호 비트는 자동으로 쉬프트되므로, 이는 항상 (198, 228 각각에서) 10 개의 LSB의 MSB이다. 그러므로 4개의 MSB가 (196, 226에서 각각) 폐기될 수 있다. 각각의 패리티 비트는 (200, 230에서 각각) 6 개의 MSB를 EX-OR함으로써 연산되고, (202,232 각각에서) 결과적인 비트는 수학식 1에 따라 (192,222 각각에서) 스케일 팩터(RA,RB)DML 스케일 팩터 비트와 함께 EX-OR된다. (206, 236 각각에서) 수정된 패리티 비트들(P'i)은 다음의 방식으로 패리티 비트들(Pi)을 스케일 팩터 워드들(RA,RB)과 엔코딩함으로써 획득된다:Also, with respect to FIG. 7, the shifter (at 164 and 174 respectively) is a 14-bit A-channel and a B- (at 162,172 respectively) based on the corresponding scale factors (
여기서 i는 (도2(I)의 참조번호 19)로 나타내지는)64 개의 샘플 구조의 인덱스이고, R2A, R1A, R0A 및 R2B, R1B, R0B는 각각 RA 및 RB의 비트이며, 는 EX-OR 동작을 나타낸다. 페이로드 블록 내에서, 64를 통해서 패리티 비트들(55 내지 64)은 범위 비트를 전달하는데 포함되지 않는다. 수학식1에서, 홀수-번호화된 인덱스들을 갖는 Pi 및 P'i는 채널 A에 관련되는 반면, 짝수-번호화된 인덱스들을 갖는 Pi 및 P'i는 채널 B에 관련된다.Where i is the index of 64 sample structures (indicated by
수학식1으로부터 비롯된 표1은 각각의 RAM 어드레스를 대응하는 스케일 팩터 비트와 링크한다. 어드레스 카운트와 동기화된, Modulo-3 카운터(180) 또는 적합한 룩-업 테이블(LUT)은 A-채널 및 B-채널에 대한 현재 패리티 비트들과 함께 EX-OR되는데 필요한 스케일 팩터를 선택한다. 그 후에, 수정된 패리티 비트들은 압신된 데이터의 MSB 전에 삽입된다. 두 개의 11-비트 데이터는 도7에 도시된 출력(130) 상에 22-비트 워드를 형성하도록 합쳐진다. 이러한 실시예에서, 스크램블링은 인터리빙 프로세스 전에 샘플들 상에서 직접 수행된다.Table 1, derived from
전 위치Interleaving
All locations
일 실시예에서, N이 32로 선택되고(도7), 의사-랜덤 시퀀스 생성기 또는 스크램블러는 인터리빙 전에 압신된 데이터에 관하여 정확한 시간에 출력되는 방식으로 저장된 1-비트 사전 연산된 의사-랜덤 번호들을 포함하는 32 X 22 룩-업 테이블(ROM(182))을 포함한다. 의사-랜덤 시퀀스의 반복 기간이 511일지라도, 22 X 32 = 704 값들이 디자인을 간략하게 하도록 저장된다. 이런 방식으로, 1-비트 사전 연산된 의사-랜덤 번호들이 프로세서(82)에 의해 생성된 22 개의 비트 압신된 샘플들과 (EX-OR 게이트(170)를 매개로) EX-OR될 수 있다. 일 실시예에서, 압신될 데이터만이 여러 사전 결정된 조건의 구현 결과로써 스크램블링될 필요가 있다고 결정된다. 사전 결정된 조건들은 다음의 내용을 포함한다:In one embodiment, N is selected to be 32 (FIG. 7), and the pseudo-random sequence generator or scrambler stores the stored 1-bit pre-computed pseudo-random numbers in such a way that it is output at the correct time with respect to the condensed data before interleaving. It includes a 32
1) FAW가 NICAM 규격의 요구마다 스크램블링될 필요가 없다;1) The FAW does not need to be scrambled per the requirements of the NICAM specification;
2) NICAM 규격에서의 규정에 의해, 5-비트 제어 정보는 0들만을 포함하는 의사-랜덤 시퀀스의 개시 부분 동안 출력된다; 및2) By definition in the NICAM specification, 5-bit control information is output during the beginning portion of a pseudo-random sequence containing only zeros; And
3) 11개의 부가적인 데이터 비트들의 값은 절대값(즉,0)으로 설정될 수 있어서, 먼저 부가적인 데이터 비트들을 사전 스크램블링한다. 3) The value of the eleven additional data bits can be set to an absolute value (i.e., 0), so as to prescramble the additional data bits first.
다른 실시예에서, 704개의 의사-랜덤 번호들이 ROM(138)과 같은 M X 2 룩-업 테이블에 저장되고(M은 352임), 스크램블링은 비트 스트림 생성기(114)에서 수행된다(도5 및 도9). In another embodiment, 704 pseudo-random numbers are stored in an
도8은 본 발명의 일 실시예에 따른 획득 및 압신을 위한 메모리 맵핑(250)의 예를 도시한다. 블록(252)은 A-채널 및 B-채널의 획득을 위한 메모리 맵핑을 도시한다. 행렬의 각 행의 32개의 샘플들은 참조번호(260)로 나타내지고, 행렬의 각각의 열의 28개의 비트들은 참조번호(262)로 나타내진다. 32개의 14-비트 A-채널 및 B-채널데이터는 도4의 입력 섹션에 의해 생성됨에 따라 저장된다. 블록(254)은 LSB로부터 MSB로 24비트의 프레임 정렬 단어(FAW), 제어 정보(C) 및 부가적인 데이터(AD)를 나타낸다. 블록(256)은 비트 인터리빙 프로세스를 설명하기 위해서 NICAM 규격에서 규정되는 바와 같은 것에 대응하는, 도2(Ⅱ)로부터 비롯된다. 블록(256)은 비트들 대신 데이터 워드들을 사용하여 비트 인터리빙을 수행하는데 사용되는 행렬 구조를 보여준다. 행렬(256)의 각각의 열의 44개의 비트들(또는 4 개의 압신된 워드들)은 참조번호(264)로 나타내지고, 행렬의 각각의 열의 16 개의 비트들은 참조번호(266)로 나타내진다. 행렬의 제1 및 제2 열은 참조번호(268,270)로 각각 나타내진다. 행렬(256)의 마지막 행은 참조번호(272)로 나타내진다. 특히, 블록(256)은 (한번에 4 개의 압신된 워드들) 열로 기록되며, (한번에 하나의 비트) 열로 판독되는 44 X 16 행렬구조를 포함하는 것으로 도8에 도시된다. 과거에는, 블록(256)의 이러한 구조의 비용이 매우 효율적이지 않았는데, 이는 (i) 행으로 기록될 수 있고, 열로 판독될 수 있는 특정한 RAM 또는 (ii) FPGA 중 어느 하나를 필요로 할 것이기 때문이다. 그러나 본 발명의 실시에는 종래의 이러한 문제점을 극복한다. Figure 8 shows an example of
본 발명의 일 실시에에 따르면, 비트 인터리빙 프로세스는 메모리 맵핑(블록 (106,108), 도8) 및 비트 추출(블록(110,112), 도5)의 결합을 포함한다. 다시 말해서, NICAM 프로세서(82)는 두 개의 단계로 비트 인터리빙 프로세스를 수행한다. In accordance with one embodiment of the present invention, the bit interleaving process includes a combination of memory mapping (
첫번째로, 압신된 샘플들은 도8에 도시된 바와 같이 구성되어 참조번호(258)로 함께 나타내지는 두 개의 16 X 22 RAM(106,108)에 저장된다. 도시된 바와 같이, RAM(106,108)의 각각의 행의 16개의 비트들은 참조번호(274)로 나타내지고, RAM(106,108)의 (A-채널 및 B-채널 압신된 샘플을 포함하는) 각각의 열의 22 개의 비트들은 참조번호(276,278)로 각각 나타내진다. First, the condensed samples are stored in two 16 × 22 RAMs 106,108, which are constructed as shown in FIG. 8 and indicated together by
두번째로, RAM 위치들이 여러번 판독되어, 각각의 RAM 액세스에서 RAM 1(106)로부터 하나의 비트만을 그리고 RAM 0(108)으로부터 하나의 비트를 추출한다. 이는 비트 인터리빙 프로세스를 간략하게 하고, 쌍비트(또는 비트쌍)를 직접 생성하도록 한다. 특히, 어드레스(0 내지 7)에 대한 RAM 1 및 RAM 0의 11 개의 MSB가 도8에 도시된 행렬(256)의 제1열에 대응하고, 어드레스(0 내지 7)에 대한 RAM 1 및 RAM 0의 11 개의 LSB는 행렬(256)의 제2 열에 대응한다. RAM 1 및 RAM 0의 어드레스(8 내지 15)에 대한 RAM 1 및 RAM 0의 11 개의 MSB 및 11 개의 LSB는 행렬(256)의 제3 및 제4 열의 샘플들을 각각 포함한다. 다시 말해서, RAM 1 및 RAM 0은 각각 각각의 쌍비트(예컨대, 쌍 비트(A1j,A3j), 쌍 비트(A5j,A7j),…, 쌍 비트(A29j,A31j); 쌍 비트(B1j,B3j), 쌍 비트(B5j,B7j),…, 쌍 비트(B29j,B31j); 쌍 비트(A2j, A4j), 쌍 비트(A6j,A8j),…, 쌍 비트(A30j,A32j); 쌍 비트(B2j,B4j), 쌍 비트(B6j,B8j),…, 쌍 비트(B30j,B32j), 여기서 j는 비트 인덱스이고, 이들의 범위는 0 내지 10)의 MSB 및 LSB를 포함한다.Secondly, the RAM locations are read several times, extracting only one bit from
RAM 1(106) 및 RAM 0(108)의 어드레스 카운터는 매시간 증가되고, 프로세서 출력 스트로브(94)는 전단 출력 섹션(84)으로부터 수신된다. 스트로브(94)는 거의 심볼 속도로 생성된다. RAM 1(106) 및 RAM 0(108)의 어드레스(0 내지 7)에서 위치는 22번 판독된다. 완전한 워드들이 판독되지만, 단지 두 개의 비트가 실제로 매시간 사용된다(즉, 추출된다). 제1 시간, 워드(A)의 모든 LSB(도2(Ⅱ)의 비트들(25,69,113,157,…,685)에 대응하는)가 판독되고, 제2 시간, 워드(A)의 LSB 다음의 모든 비트들(비트들(70,114,158,…,686) 등에 대응)이 판독된다. 11번 후에, 워드(A)의 모든 비트들이 판독된다. 프로세스는 워드(B)의 모든 비트들을 판독하도록 또 다른 11번 반복된다. 그 후에, 동일한 프로세스는 어드레스(8 내지 15)에 적용된다. RAM 1(106) 및 RAM 0(108)으로부터 추출된 쌍비트는 도5의 비트 추출기(110,112)의 출력(111,113) 상에서 각각 사용 가능하다. The address counters of
도9는 본 발명의 일 실시예에 따른 상세한 도5의 비트 스트림 생성기(114)의 개략적인 블록도이다. 비트 스트림 생성기(114)는 8-비트 FAW, 5-비트 제어 정보 및 페이로드와 결합되는 11-비트 부가적인 데이터를 프로세싱하는 임무를 수행한다. 결과적인 출력 비트 스트림은 도2(Ⅱ)에서 도시된 스트림과 동일하고, 여기서 비트들은 비트 쌍에서 그룹화되고, 홀수-번호화된 비트들은 MSB이고, 짝수-번호화된 비트들은 LSB이다. 게다가, 일 실시예에서, 비트 스트림 생성기(114)는 또한 차동 엔코딩을 수행함으로써, 도4의 출력 섹션(84)으로 송신되는 동위상 및 직교위상 데이터를 생성한다. 다른 실시예에서, 비트 스트림 생성기(114)는 또한 본원에서 더 논의되는 바와 같이, ROM(138) 및 EX-OR 게이트들(1110,1113)을 매개로 인터리빙되고 압신된 데이터 비트들의 스크램블링을 수행한다. 9 is a schematic block diagram of the detailed
도9에 도시된 바와 같이, 비트 스트림 생성기는 두 개의 멀티플렉서(912,914), 프리패이스 생성기(preface generator)(900) 및 차동 엔코더(916)를 포함한다. 프리패이스 생성기(900)는 적합한 제어 신호들에게 응답하여, 비트 쌍으로 FAW, 제어 정보 및 부가적인 데이터들 중 하나를 출력한다. 특히, 신호 라인(902) 상의 비트 쌍 카운터 입력에 응답하여, 신호 라인(904) 상의 프레임 카운터 입력, 신호 라인(906) 상의 프로그래밍 가능한 제어 정보 입력, 프리패이스 생성기(900)가 MSB 및 LSB 출력들(908,910) 각각 상에서 비트 쌍으로 그룹화된, FAW, 제어 정보 및 부가적인 데이터를 생성한다. 신호 라인(917) 상의 MUX 제어 신호에 응답하여, 멀티플렉서(912)는 MUX 출력(913) 상의 입력들(111,908) 중 하나를 멀티플렉싱하고, 멀티플렉서(914)는 MUX 출력(915) 상의 입력들(113,910) 중 하나를 멀티플렉싱한다.As shown in FIG. 9, the bit stream generator includes two
비트쌍(0 내지 11)에 대해서, 멀티플렉서 출력들은 프리패이스 생성기(900)의 출력들과 결합되는 반면, 비트쌍(12 내지 363)에 대해서, 멀티플렉서 출력들은 신호들(111,113)과 결합된다. 이러한 방식으로, 프리패이스 생성기(900)에 의해서 비트 쌍으로 생성되는, FAW, 제어 정보 및 부가적인 데이터가 페이로드 전에 출력 비트 스트림의 처음에 삽입된다. 페이로드가 신호 라인(111,113) 각각 상에서 도5의 비트 추출 블록(110,112)의 출력들을 포함한다는 것을 상기하자. 게다가, 프로세서 스트로브(94) 및 입력(913,915) 상의 데이터에 응답하여, 차동 엔코더(916)는 출력 I(90) 및 Q(92) 각각 상에 차동으로 엔코딩된 동위상 및 직교위상 데이터를 생성한다. 출력 I(90) 및 Q(92)는 도4의 출력 섹션(84)으로 송신되고, 여기서, 출력 비트 스트림은 364kHz에서 샘플링된다. 여러 제어 신호들(비트 쌍 카운터, 프레임 카운터, 프로그래밍 가능한 제어 정보, MUX 제어 및 프로세서 스트로브)는 본 발명의 일 실시예에 따른 NICAM 엔코더 프로세싱에 관하여 상기 신호를 구현하기 위해 적합한 회로 소자 또는 다른 수단(도시되지 않음)에 의해 제공된다.For bit pairs 0-11, the multiplexer outputs are combined with the outputs of
또한, 상술된 바와 같이, 다른 실시예에서, 비트 스트림 생성기는 또한 (M X 2) ROM(또는 룩-업 테이블)(138) 및 EX-OR 게이트들(1110,1130)의 형태로 스크램블러를 포함할 수 있다. ROM(138)은 어드레스 입력(161)을 통해 어드레스 정보를 수신한다. ROM(룩-업 테이블) 및 EX-OR 게이트들은 적절한 것으로서, 블록(114)의 입력 데이터의 스크램블링을 수행하도록 구성된다. 특히, ROM(138)은 신호 라인(1380,1381) 각각을 매개로 EX-OR 게이트들(1110,1130)의 제1 입력들과 결합된다. EX-OR 게이트들(1110,1130)의 제2 입력들은 MSB 라인(111) 및 LSB 라인(113)과 각각 결합된다. 이러한 실시예에서, 라인들(111,113)은 MUX들(912,914) 각각의 제1 입력들과 직접 결합되지 않을 것이다. 게이트들(1110,1130)의 출력들은 MUX들(912,914)의 제1 입력들과 각각 결합된다. 또한, 이러한 실시예에서, M값은 352이다.Further, as described above, in another embodiment, the bit stream generator may also include a scrambler in the form of (MX 2) ROM (or look-up table) 138 and
또 다른 실시예에서, 비트 추출 회로 블록들(110,112)의 출력들은 예를 들어, 직렬-대-병렬 컨버터(도시되지 않음)에 의해 단일 비트 스트림으로 합쳐지거나, 비트들은 압신된 데이터 RAM들(106,108)로부터 동시에 하나로 추출된다. 프리패이스 데이터(FAW, 제어 정보 및 부가적인 데이터)는 프리패이스 생성기(900)와 유사하지만 단일 비트 출력을 갖는, 수정된 프리패이스 생성기에 의해 생성된다. 프리패이스 데이터(FAW, 제어 정보 및 부가적인 데이터)는 병렬-대-직렬 컨버터의 출력과 멀티플렉싱되므로, 도2(Ⅱ)에 도시된 비트 스트림을 생성한다. 이러한 실시예에서, 약 728kHz에서 샘플링된 비트 스트림은 병렬-대-직렬 컨버터(도시되지 않음)에 의해 비트 쌍으로 컨버팅되는 출력 섹션(84)으로 송신된다. 그 후에 비트쌍은 QPSK 변조를 수행하기 전에 차동으로 엔코딩된다. In another embodiment, the outputs of the bit extraction circuit blocks 110, 112 are combined into a single bit stream, for example, by a serial-to-parallel converter (not shown), or the bits are compressed data RAMs 106,108. Are extracted one at a time. Prepaid data (FAW, control information and additional data) is generated by a modified prepace generator, similar to
일 실시예에서, NICAM 프로세서(82)는 신호 라인(90,92) 상에서 각각 제공되는, 모든 1ms 프레임에서 364 동위상 및 364 직교위상 데이터를 생성한다.In one embodiment,
일 실시예에서, 시스템 클록 주파수는 크리스탈 오실레이터에 의해 직접 생성되는 24MHz이고, 모든 다른 클록들은 정수 분리기를 갖는 이러한 시스템 클록(68)으로부터 비롯된다. 따라서, 어떠한 PLL도 필요로 되지 않는다. NICAM 엔코더의 단일-칩 구현은 도4에 도시된다. 대안적인 실시예에서, 전단 섹션(80,84) 및 NICAM 프로세서(82)는 또한 오디오/비디오 집적 회로 칩에 임베드될 수 있다.In one embodiment, the system clock frequency is 24 MHz, which is generated directly by the crystal oscillator, and all other clocks are from this
논의되는 바와 같이, 본 발명의 실시예들은 제한된 양의 메모리 및 회로 소자를 필요로 할 뿐만 아니라 시스템 구현의 전체 비용을 감소시키는 NICAM 알고리즘의 매우 효율적인 구현을 제공한다. 게다가, 실시예들은 또한 VCR, DVD 플레이어, 디코더, 셋-톱 박스들 및 본 발명에 따른 NICAM 엔코더들을 갖는 다른 오디오/비디오 애플리케이션을 구비하는 것을 가능하게 함으로서 기술에서 문제점들을 해결한다. 사실, RF 변조기들에 관련된 NICAM 엔코더들이 21-핀 SCART 커넥터 또는 세 개의 오디오/비디오 커넥터들(비디오, 좌 오디오 및 우 오디오) 대신, 단일 RF 커넥터를 통해 고품질 스테레오 사운드 및 합성 비디오를 제공할 수 있기 때문에, NICAM 엔코더들은 DVD 플레이어들, 스테레오 VCR, 셋-톱 박스들, 게임 스테이션 및 스탠드-얼론 유닛에서 사용될 수 있으므로, 전형적인 홈 엔터테인먼트 배선 아키텍처를 단순하게 하고, 또한 이들이 텔레비전 세트에 원격으로 접속하도록 한다. 본 발명의 실시예에 따른 내장형 NICAM 엔코더들을 갖는 장비들을 사용함으로써, 다수의 오디오/비디오 애플리케이션이 셋-톱 박스에 가능한 동축을 매개로 접속될 수 있고, 스테레오 오디오를 수신할 수 있다. 게다가, 전형적인 홈 엔터테인먼트 배선은 매우 단순화될 수 있다.As discussed, embodiments of the present invention not only require a limited amount of memory and circuit elements, but also provide a very efficient implementation of a NICAM algorithm that reduces the overall cost of system implementation. In addition, embodiments also solve problems in the technology by making it possible to have a VCR, a DVD player, a decoder, set-top boxes and other audio / video applications with NICAM encoders according to the invention. In fact, NICAM encoders related to RF modulators can provide high quality stereo sound and composite video through a single RF connector instead of a 21-pin SCART connector or three audio / video connectors (video, left audio and right audio). Because NICAM encoders can be used in DVD players, stereo VCRs, set-top boxes, game stations and stand-alone units, this simplifies the typical home entertainment wiring architecture and also allows them to connect remotely to a television set. . By using equipment with built-in NICAM encoders according to an embodiment of the present invention, multiple audio / video applications can be connected to the set-top box via possible coaxial and receive stereo audio. In addition, typical home entertainment wiring can be greatly simplified.
본 발명의 실시예들은 엔코더들이 저가로 생산되도록 한다. 따라서, 이는 NICAM 엔코더들이 소비자 전자 애플리케이션에서 광범위하게 사용되도록 한다. 게다가, 본 발명의 실시예들은 이미 공지된 것보다 매우 더 비용면에서 효율적인 NICAM 엔코더들의 구현을 가능하게 하는 제한된 수의 회로소자 및 메모리를 갖는 NICAM 프로세서를 통합함으로써 이러한 이슈를 어드레스한다. Embodiments of the present invention allow encoders to be produced at low cost. Thus, this allows NICAM encoders to be used extensively in consumer electronics applications. In addition, embodiments of the present invention address this issue by incorporating a NICAM processor with a limited number of circuitry and memories that enable the implementation of NICAM encoders that are much more cost effective than those already known.
일 실시예에 따르면, NICAM 프로세서는 A-채널 및 B-채널 입력 데이터를 수신하고, 현재 프레임의 일시적으로 A-채널 및 B-채널 입력 데이터를 저장하는 입력을 갖는 제1 메모리를 포함하는데, 여기서 현재 프레임의 A-채널 및 B-채널 입력 데이터는 제1 클록 속도로 상기 제1 메모리에 저장된다. NICAM 프로세서는 또한 NICAM 규격의 요구에 따른 인터리빙된 포맷과 다른 포맷으로 이전 프레임의 압신된 A-채널 및 B-채널 데이터를 일시적으로 저장하는 제2 메모리를 포함한다. 인터리빙 회로는 이전 프레임 압신된 A-채널 및 B-채널 데이터를 NICAM 규격의 요구에 따른 인터리빙된 포맷으로 인터리빙하는 방식으로, 이전 프레임 압신된 A-채널 및 B-채널 데이터를 제2 클록 속도로 제2 메모리로부터 판독한다. 비트 스트림 생성기는 출력 비트 스트림을 생성한다. 게다가, 출력 비트 스트림은 단일 비트들 또는 쌍비트들 중 하나를 포함할 수 있는데, 각각 728kHz에서 단일 비트 스트림에 대응하거나, 364kHz에서 쌍비트 비트 스트림에 대응한다.According to one embodiment, the NICAM processor includes a first memory having inputs for receiving A-channel and B-channel input data and for temporarily storing A-channel and B-channel input data of a current frame. A-channel and B-channel input data of the current frame are stored in the first memory at a first clock rate. The NICAM processor also includes a second memory that temporarily stores the compressed A-channel and B-channel data of the previous frame in a format different from the interleaved format as required by the NICAM specification. The interleaving circuit interleaves the previous frame-compressed A-channel and B-channel data in an interleaved format according to the requirements of the NICAM standard, thereby interleaving the previous frame-compressed A-channel and B-channel data at a second clock rate. 2 Read from memory. The bit stream generator generates an output bit stream. In addition, the output bit stream may comprise either single bits or twin bits, each corresponding to a single bit stream at 728 kHz, or corresponding to a double bit bit stream at 364 kHz.
비트 스트림 생성기는 (i) 프레임 정렬 단어(FAW), 제어 정보 및 부가 데이터를 포함하는, 출력 비트 스트림의 제1 부분을 생성하는 프리패이스 생성기 및 (ii) 출력 비트 스트림의 페이로드 부분과 출력 비트 스트림의 제1 부분을 멀티플렉싱하는 멀티플렉서를 포함한다. 게다가, 쌍비트가 생성될 때, 비트 스트림 생성기는 또한 상기 비트 스트림 생성기에 의해 출력되기 전에 출력 비트 스트림을 차동으로 엔코딩하는 차동 엔코더를 포함한다. 페이로드 부분은 제2 메모리로부터 판독한 것을 통해 인터리빙되는 것으로써 이전 프레임의 인터리빙되고 압신된 A-채널 및 B-채널 데이터를 포함한다. 압신 회로는 현재 프레임의 A-채널 및 B-채널 입력 데이터를 압신하고, 현재 프레임의 압신된 A-채널 및 B-채널 입력 데이터를 제3 클록 속도로 인터리빙된 포맷과 다른 포맷으로 제2 메모리에 저장한다. 일 실시예에서, 출력 비트 스트림의 제1 부분은 (a) 프레임 정렬 단어(FAW), (b) 제어 정보 및 (c) 부가적인 데이터의 쌍비트를 포함하는데, 여기서 출력 비트 스트림의 페이로드 부분은 이전 프레임의 인터리빙되고 압신된 A-채널 및 B-채널 데이터의 쌍비트를 포함한다. 게다가, 제1 클록 속도, 제2 클록 속도 및 제3 클록 속도는 서로 상이하다. 일 실시에에서, 압신 및 저장 회로는 제1 메모리에 저장하고 제2 메모리로부터 판독한 후에, 현재 프레임 내에서 간격 동안만 동작한다. The bit stream generator comprises: (i) a prepaid generator for generating a first portion of the output bit stream, comprising a frame alignment word (FAW), control information and additional data; and (ii) the payload portion and output bits of the output bit stream. And a multiplexer for multiplexing the first portion of the stream. In addition, when a bit is generated, the bit stream generator also includes a differential encoder that differentially encodes the output bit stream before being output by the bit stream generator. The payload portion is interleaved through the read from the second memory to include interleaved and condensed A-channel and B-channel data of the previous frame. The companding circuit compresses the A-channel and B-channel input data of the current frame, and compresses the compressed A-channel and B-channel input data of the current frame into a second memory in a format different from the interleaved format at the third clock rate. Save it. In one embodiment, the first portion of the output bit stream comprises (a) a frame alignment word (FAW), (b) control information and (c) pairs of additional data, wherein the payload portion of the output bit stream Contains two bits of interleaved and condensed A-channel and B-channel data of the previous frame. In addition, the first clock speed, the second clock speed, and the third clock speed are different from each other. In one embodiment, the companding and storing circuitry operates only during the interval within the current frame after storing in the first memory and reading from the second memory.
또 다른 실시예에서, NICAM 규격에 따른 인터리빙된 포맷과 다른 포맷은 듀얼 워드 사전-인터리빙된 포맷을 포함한다. 게다가, 듀얼 워드 사전-인터리빙된 포맷의 듀얼 워드는 압신된 A-채널 워드 및 압신된 B-채널 워드 쌍의 22-비트들을 포함한다. In yet another embodiment, the format other than the interleaved format according to the NICAM standard includes a dual word pre-interleaved format. In addition, the dual word of the dual word pre-interleaved format includes 22-bits of the paired A-channel word and the paired B-channel word pair.
다른 실시예에서, 이전 프레임 압신된 A-채널 및 B-채널 데이터를 제2 메모리로부터 판독하는 인터리빙 회로는: (i) 압신된 A-채널 워드 쌍 또는 압신된 B-채널 워드 쌍의 MSB 워드에 대응하는 제1 워드 및 (ii) LSB 워드에 대응하는 제2 워드를 판독하는 수단 및 쌍비트를 형성하도록 제1 워드로부터 비트 및 제2 워드로부터 비트를 추출하는 수단을 더 포함하는데, 여기서 상기 판독 수단 및 추출 수단은 제2 메모리 내에 포함된 모든 쌍비트가 판독되어 추출될 때까지 판독 및 추출을 반복하도록 구성된다. 게다가, 모든 판독되어 추출된 쌍비트들은 모두 NICAM 규격의 요구에 따라, 인터리빙되고 압신된 A-채널 및 B-채널 속도의 704 개의 비트들로된 비트 스트림을 형성한다. In another embodiment, the interleaving circuit that reads previous frame compressed A-channel and B-channel data from the second memory comprises: (i) an MSB word of the compressed A-channel word pair or the compressed B-channel word pair. Means for reading a corresponding first word and (ii) a second word corresponding to an LSB word and means for extracting bits from the first word and bits from the second word to form a pair of bits, wherein the readout The means and extracting means are configured to repeat reading and extracting until all the pair bits contained in the second memory have been read and extracted. In addition, all read and extracted paired bits all form a bit stream of 704 bits of interleaved and companded A-channel and B-channel rates, as required by the NICAM specification.
다른 실시예에서, NICAM 프로세서의 제2 메모리는 제1 및 제2 압신된 데이터 RAM을 포함하고, 여기서 압신 및 저장 회로는 상술된 순서로 제1 및 제2 압신된 데이터 RAM에 압신된 데이터를 저장하는 수단을 더 포함한다. 게다가, 인터리빙 회로 판독 수단은 제1 및 제2 압신된 데이터 RAM 각각으로부터 판독하여 제1 및 제2 압신된 데이터 RAM의 액세스마다 두 개의 비트를 추출하기 하는 제1 및 제2 비트 추출기를 더 포함한다. 액세스마다 두 개의 추출된 비트들은 쌍비트에 대응한다. 게다가, 압신 및 저장 회로가 동작하는 현재 프레임의 간격은 제2 메모리로부터 마지막 쌍비트를 판독한 후, 다음 프레임의 처음 전에 간격 동안이다. In another embodiment, the second memory of the NICAM processor includes first and second condensed data RAMs, wherein the companding and storing circuits store the condensed data in the first and second condensed data RAMs in the order described above. It further comprises means for. In addition, the interleaving circuit reading means further includes first and second bit extractors for reading from each of the first and second compressed data RAMs and extracting two bits for each access of the first and second compressed data RAMs. . Two extracted bits per access correspond to pair bits. In addition, the interval of the current frame in which the companding and storing circuit operates is during the interval before the beginning of the next frame after reading the last pair of bits from the second memory.
또 다른 실시예에서, 제1 메모리는 제2 메모리로부터 이전 프레임 압신된 A-채널 및 B-채널 데이터를 판독하는 인터리빙 회로 판독 수단과 동시에 현재 프레임의 A-채널 및 B-채널 입력 데이터를 저장한다. 제1 클록 속도는 32kHz를 포함하고, 제2 클록 속도는 (쌍비트 구현을 위해서) 약 364kHz 또는 (단일 비트 구현을 위해서) 728kHz를 포함하며, 제3 클록 속도는 약 24MHz를 포함한다. NICAM 프로세서는 단일 집적 회로 칩 구현을 포함한다. 제1 메모리는 (32 X 28) RAM을 포함하고, 제2 메모리는 제1 및 제2 (16 X 22) RAM을 포함한다. 후자의 실시예에서, 제1 및 제2 (16 X 22) RAM은 사전-인터리빙된 방식으로 압신된 A-채널 및 B-채널 워드 쌍들을 저장하고, 여기서 인터리빙 회로 판독 수단은 인터리빙된 방식으로 제1 및 제2 (16 X 22) RAM들로부터 압신된 A-채널 및 B-채널 워드 쌍들을 판독한다.In yet another embodiment, the first memory stores A-channel and B-channel input data of the current frame simultaneously with interleaving circuit reading means for reading previous frame-compressed A-channel and B-channel data from the second memory. . The first clock rate includes 32 kHz, the second clock rate includes about 364 kHz (for twin bit implementation) or 728 kHz (for single bit implementation), and the third clock rate comprises about 24 MHz. The NICAM processor includes a single integrated circuit chip implementation. The first memory includes (32 X 28) RAM, and the second memory includes first and second (16 X 22) RAM. In the latter embodiment, the first and second (16 X 22) RAMs store the paired A-channel and B-channel word pairs in a pre-interleaved manner, wherein the interleaving circuit reading means is provided in an interleaved manner. Read A-channel and B-channel word pairs companded from the first and second (16 × 22) RAMs.
부가적인 실시예에서, 현재 프레임의 압신된 A-채널 및 B-채널 데이터가 22-비트들 각각의 워드 쌍들을 포함하고, NICAM 프로세서는 또한 압신 및 저장 회로에 관하여 수행되는, 각각의 22-비트 압신된 A-채널 및 B-채널 데이터 워드 쌍을 스크램블링하는 스크램블링 회로를 포함하는데, 여기서 스크램블러는 (N X 22) ROM 및 EX-OR 게이트를 포함하고, 또한, (N X 22) ROM의 22-비트 출력이 EX-OR 게이트의 제1 입력들과 결합되고, 22-비트 압신된 A-채널 및 B-채널 데이터 워드 쌍들이EX-OR 게이트의 제2 입력과 한번에 하나의 워드 쌍이 결합되는데, 여기서 N은 32이다. 후자의 실시예에서, 스크램블러는 룩-업 테이블을 포함하는데, 여기서 스크램블링은 모든 프레임의 처음에 다시 초기화된다. 게다가, 현재 프레임에 대한 압신 및 저장 회로가 스크램블러를 또한 포함한다.In an additional embodiment, the compressed A-channel and B-channel data of the current frame includes word pairs of each of the 22-bits, and the NICAM processor also performs each 22-bit, performed with respect to the companding and storage circuitry. And a scrambling circuit that scrambles paired A-channel and B-channel data word pairs, wherein the scrambler includes a (NX 22) ROM and an EX-OR gate, and also a 22-bit output of (NX 22) ROM. The first inputs of this EX-OR gate are coupled, and the 22-bit condensed A-channel and B-channel data word pairs are combined one word pair at a time with the second input of the EX-OR gate, where N is 32. In the latter embodiment, the scrambler includes a look-up table, where scrambling is reinitialized at the beginning of every frame. In addition, the companding and storing circuit for the current frame also includes a scrambler.
또 다른 실시예에서, NICAM 프로세서는 또한 이전 프레임의 인터리빙되고 압신된 A-채널 및 B-채널데이터를 스크램블링하는 스크램블러를 포함하고, 여기서 스크램블러는 (M X 2) ROM 및 EX-OR 게이트를 포함한다. 게다가, (M X 2) ROM의 2-비트 출력은 EX-OR 게이트의 제1 입력들과 결합되고, 인터리빙되고 압신된 A-채널 및 B-채널 데이터의 2-비트 MSB 및 LSB 부분이 EX-OR 게이트의 제2 입력들과 한번에 2-비트가 결합되는데, 여기서 M은 352이다. 이러한 후자의 실시예에서, 비트 스트림 생성기는 스크램블러를 더 포함할 수 있다. 게다가, 스크램블러는 룩-업 테이블을 또한 포함할 수 있고, 여기서 스크램블러는 모든 프레임의 처음에 다시 초기화된다.In another embodiment, the NICAM processor also includes a scrambler that scrambles the interleaved and compressed A-channel and B-channel data of the previous frame, wherein the scrambler includes a (M X 2) ROM and an EX-OR gate. In addition, the 2-bit output of the (MX 2) ROM is coupled with the first inputs of the EX-OR gate, and the 2-bit MSB and LSB portions of interleaved and complied A-channel and B-channel data are EX-OR. Two bits are combined at one time with the second inputs of the gate, where M is 352. In this latter embodiment, the bit stream generator may further comprise a scrambler. In addition, the scrambler may also include a look-up table, where the scrambler is reinitialized at the beginning of every frame.
앞의 내용에서, 본원은 여러 실시예에 관하여 설명되었다. 그러나 당업자는 아래의 청구항들에서 설명되는 바와 같은 본 발명의 범위를 벗어나지 않고 여러 수정 및 변화가 행해질 수 있다는 것을 인식한다. 따라서, 명세서 및 도면들은 제한하는 것이 아니라 설명의 목적으로 여겨지는 것이고, 모든 이러한 수정들은 실시예들의 범위 내에 포함되는 것이다. 예를 들어, 본 발명의 일 실시예는 오디오/비디오 소비자 전자 장치들에 사용되는 스테레오 오디오 엔코더들을 포함한다. 본 발명의 실시예들은 또한 단일-칩 NICAM 엔코더를 포함하는 NICAM 프로세서를 갖는 NICAM 엔코더를 포함한다. 본 발명의 실시예들은 또한 본원에서 논의되는 바와 같이, NICAM 프로세서를 갖는 NICAM 엔코더를 포함하는 집적 회로를 포함한다. 또한, 제1 및 제2 메모리에 관하여 본원에서 설명되는 실시예들 외에도, 특정한 NICAM 프로세싱 및/또는 NICAM 프로세서 구현의 요구에 따라, 적합한 수정 및/또는 변화가 있는 다른 크기, 유형 및 수량의 메모리들이 사용될 수 있다.In the foregoing, the present application has been described with respect to various embodiments. However, one of ordinary skill in the art appreciates that various modifications and changes can be made without departing from the scope of the present invention as set forth in the claims below. Accordingly, the specification and figures are to be regarded in an illustrative rather than a restrictive sense, and all such modifications are intended to be included within the scope of embodiments. For example, one embodiment of the present invention includes stereo audio encoders used in audio / video consumer electronic devices. Embodiments of the invention also include a NICAM encoder having a NICAM processor that includes a single-chip NICAM encoder. Embodiments of the invention also include an integrated circuit that includes a NICAM encoder with a NICAM processor, as discussed herein. Further, in addition to the embodiments described herein with respect to the first and second memories, other sizes, types, and quantities of memories with appropriate modifications and / or variations, depending on the needs of a particular NICAM processing and / or NICAM processor implementation, may be employed. Can be used.
이익들, 다른 이점들 및 문제점들에 대한 해결 방안이 특정한 실시예에 관하여 상술되었다. 그러나 이익들, 이점들, 문제점들에 대한 해결 방안 및 임의의 이점, 이익 또는 해결방안이 생성하거나 더 명백해지도록 할 수 있는 임의의 요소(들)가 임의의 또는 모든 청구항들의 결정적이고, 필요로 되거나 필수적인 특징 또는 요소로서 해석되지는 않는다. 본원에서 사용되는 바와 같이, "포함하다(comprises)", "포함하는(comprising)" 또는 그의 어떤 변화형은 프로세스, 방법, 조항 또는 장치와 같은 배타적이지 않은 결과를 커버하도록 하여, 요소들의 리스트를 포함하는 프로세스, 방법, 조항 또는 장치들이 단지 이러한 요소들을 포함하는 것이 아니라, 명백히 목록화되지 않거나 이런 프로세스, 방법, 조항 또는 장치에 고유하지 않은 다른 요소들을 포함할 수 있다. Benefits, other advantages, and solutions to problems have been described above with regard to specific embodiments. However, any element (s) that could cause benefits, advantages, solutions to problems and any benefit, benefit or solution to be created or made more apparent will be decisive and necessary in any or all claims. It is not to be construed as an essential feature or element. As used herein, “comprises”, “comprising”, or any variation thereof, allows a list of elements to be covered to cover non-exclusive results such as processes, methods, clauses or devices. The processes, methods, clauses, or apparatuses they include may not only include these elements, but may include other elements that are not explicitly listed or that are not unique to such processes, methods, clauses, or apparatuses.
Claims (21)
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/240,314 US7653448B2 (en) | 2005-09-30 | 2005-09-30 | NICAM processing method |
US11/240,315 US20070076121A1 (en) | 2005-09-30 | 2005-09-30 | NICAM processor |
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