KR101299420B1 - Nicam processor - Google Patents

Nicam processor Download PDF

Info

Publication number
KR101299420B1
KR101299420B1 KR20087007378A KR20087007378A KR101299420B1 KR 101299420 B1 KR101299420 B1 KR 101299420B1 KR 20087007378 A KR20087007378 A KR 20087007378A KR 20087007378 A KR20087007378 A KR 20087007378A KR 101299420 B1 KR101299420 B1 KR 101299420B1
Authority
KR
Grant status
Grant
Patent type
Prior art keywords
nicam
processor
nicam processor
Prior art date
Application number
KR20087007378A
Other languages
Korean (ko)
Other versions
KR20080064811A (en )
Inventor
루치아노 조소
앨런 피. 친
데이비드 피. 레스터
Original Assignee
프리스케일 세미컨덕터, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Grant date

Links

Images

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00Television systems
    • H04N7/06Systems for the simultaneous transmission of one television signal, i.e. both picture and sound, by more than one carrier

Abstract

NICAM 프로세서(82)는 현재 프레임의 A-채널 및 B-채널 데이터를 일시적으로 저장하는 제1 메모리(100)를 포함하는데, 상기 현재 프레임 데이터가 제1 클록 속도로 제1 메모리에 저장된다. NICAM processor 82 comprises a first memory 100 that temporarily stores the A- and B- channel channel data of the current frame, the current frame data is stored in the first memory at a first clock rate. 제2 메모리(106,108)는 NICAM 규격 요구에 따른 인터리빙된 포맷과 다른 포맷으로 이전 프레임의 압신된 A-채널 및 B-채널을 일시적으로 저장한다. A second memory 106, 108 is temporarily stored in the channel companding the A- and B- channel of the previous frame in an interleaved format and other formats in accordance with the NICAM standard. 인터리빙 회로(105)는 NICAM 규격 요구된 인터리빙된 포맷으로 이전 프레임 데이터를 인터리빙하는 방식으로 제2 클록 속도로 제2 메모리로부터 이전 프레임 압신된 데이터를 판독한다. Interleaving circuit 105 reads the data companding previous frame from the second memory to the second clock rate in a manner that interleave the previous frame data in the interleaved format required NICAM standard. 비트 스트림 생성기(114)는 출력 비트 스트림의 제1 부분을 생성하고, 이를 페이로드 부분과 멀티플렉싱하며, 출력 비트 스트림을 출력하는데, 여기서 제1 부분은 프레임 정렬 단어, 제어 정보 및 부가적인 데이터를 포함하고, 페이로드 부분은 이전 프레임의 인터리빙된 데이터를 포함한다. A bit stream generator 114 to output a first and output bit stream generating the first portion, and this multiplexed with the payload portion of the output bit stream, wherein the first portion comprises a frame alignment word, the control information and additional data , and the payload portion contains the interleaved data of the previous frame. 압신 및 저장 회로(104)는 현재 프레임의 입력 데이터를 압신하며, 압신된 데이터를 NICAM 인터리빙된 포맷과 다른 포맷으로 제3 클록 속도로 제2 메모리에 저장한다. Companding and storage circuit 104, and companding the input data of the current frame, and stores the companding data in the second memory to the third clock rate in NICAM format, interleaved with other formats. 압신 및 저장 회로는 제1 메모리에 저장하고 제2 메모리로부터 판독한 후에, 현재 프레임 내에서 간격 동안 동작한다. Companding and storage circuit operates during the interval from the one stored in the first memory and read out from the second memory, in the current frame.
Figure R1020087007378
NICAM 프로세서, 인터리빙 회로, 압신 및 저장 회로, 제 1 메모리, 프레임 NICAM processor, interleaving circuit, companding and storage circuit, the first memory, the frame

Description

NICAM 프로세서{NICAM PROCESSOR} NICAM processor {NICAM PROCESSOR}

본 발명은 스테레오 오디오 엔코더(encoder)에 관한 것이고, 특히, NICAM 프로세서 및 NICAM 프로세싱 구현 방법에 관한 것이다. The present invention relates to a stereo audio encoder (encoder), in particular, to a NICAM processor and the NICAM processing implementation.

NICAM(Near-Instantaneously Companded Audio Multiplex) 엔코딩은 음질을 개선하고, 다른 TV 사운드 시스템과 비교되는 데이터 또는 디지털 사운드의 다중 채널들을 제공한다. NICAM (Near-Instantaneously Companded Audio Multiplex) encoding is to improve the sound quality, and provides data or multi-channel digital sound compared to other TV sound system. 그것은 일반적으로 디지털 멀티사운드 송신을 위한 PAL 및 SECAM 텔레비전 시스템을 이용하는 나라들에서 사용된다. It is typically used in countries using PAL and SECAM television systems for digital multi sound transmission. 도1은 종래 기술 합성 비디오 및 듀얼 채널 오디오 시스템(10)에 관한 도식적인 블록도인데, 상기 듀얼 채널 오디오 시스템은 아날로그 필터(12), 듀얼 채널 아날로그/디지털 변환기(ADC)(14), 디지털 사운드 NICAM 엔코더(16), 아날로그 QPSK 송신기(18) 및 RF 변조기(20)를 포함한다. 1 is inde schematic block diagram of a prior art composite video and dual channel audio system 10, the dual-channel audio system, an analog filter 12, a dual channel A / D converter (ADC) (14), a digital sound It includes a NICAM encoder 16, the analog QPSK transmitter 18 and the RF modulator 20. 아날로그 필터(12)는 두 개의 오디오 입력(22,24)을 각각 필터링하고, 출력(26,28) 상에 필터링된 신호를 출력한다. Analog filter 12 filters each for the two audio inputs 22 and 24 and outputs the filtered signals on outputs 26 and 28. 아날로그 필터(12)의 출력(26,28)은 듀얼 채널 ADC(14)에 입력된다. Outputs 26 and 28 of analog filter 12 is inputted to the dual-channel ADC (14). ADC(14)는 34(CLK1), 32kHz의 정수배에서 제1 클록(clock)을 수신하고, ADC 입력(26,28)의 신호들을 ADC 출력(30,32) 상의 대응하는 디지털 신호로 각각 변환시키다. ADC (14) is 34 (CLK1), receiving a first clock (clock) at an integer multiple of the 32kHz and train respectively converting the input signal of the ADC 26 and 28 to a digital signal corresponding to the output on the ADC 30 and 32 . 도시된 바와 같이, 듀얼 ADC(14)의 출력들은 14-비트 해상도를 갖는다. As shown, the output of the dual ADC (14) have a 14-bit resolution. 디지털 사운드 엔코더(16)는 38(CLK2)에서 제2 클록을 수신하고, 엔코더 입력(30,32)의 신호들을 NICAM 규격에 따라 엔코더 출력(36) 상의 디지털적으로 엔코딩된 신호들로 프로세스한다. Digital sound encoder 16 to process the received the second clock at 38 (CLK2), and in accordance with the signals of the encoder input 30 and 32 in the NICAM standard encoded digitally on the encoder output (36) signal. 결과적으로 엔코더 출력(36)은 아날로그 QPSK 송신기(18)로 입력된다. As a result, the encoder output 36 is input to an analog QPSK transmitter 18. QPSK는 직교 위상 편이 변조(Quadrature Phase Shift Keying)를 나타낸다. QPSK denotes a shift quadrature phase modulation (Quadrature Phase Shift Keying). 아날로그 QPSK 송신기(18)는 42(CLK3)에서 제3 클록을 수신하고, QPSK는 입력(36)에서 수신된 신호를 출력(40)으로 변조시킨다. Analog QPSK transmitter 18 receives a third clock at 42 (CLK3), and QPSK modulates the signal received at the input 36 to the output 40. 그 후에, 출력(40) 상의 QPSK 변조된 신호는 RF 변조기(20)에 의해 신호 라인(line)(44)에서 합성 비디오와 결합된다. Thereafter, QPSK modulated signal on output 40 is combined with the composite video signal from the line (line) (44) by an RF modulator 20. 그리고 RF 변조기는 결합된 QPSK 변조된 신호 및 합성 비디오를 RF 변조기 출력(46)으로 RF 변조시킨다. And the RF modulator is then RF modulates the combined QPSK modulated signal and composite video to RF modulator output 46.

또한, 도1의 시스템에 관하여, 프리-엠퍼시스(pre-emphais)는 아날로그 또는 디지털 도메인 중의 하나에서 두 개의 입력이 인가될 수 있다. In addition, with respect also to the system of Figure 1, pre-emphasis (pre-emphais) may be applied to the two inputs, at one of the analog or digital domain. 두 개의 입력 신호들은 ADC(14)를 매개로 32kHz 샘플 비율(CLK1 또는 CLK1정수 분할(integer divide))에서 14비트 해상도로 디지털화된다. Two input signals are digitized with 14-bit resolution at 32kHz sample rate of the ADC (14) as a medium (CLK1 or CLK1 integer division (integer divide)). 샘플들은 1ms 지속 시간과 같은, A 및 B 채널 동안 32개의 14-비트 데이터 블록으로 그룹화된다. Samples are grouped into, A, and B channels of 32 14-bit data block for the same duration and 1ms. 디지털 사운드 엔코더(16)에서, 각 블록의 샘플들은 동일한 스케일링 팩터(scaling factor)를 갖는 10개의 비트로 압신된다(companded). In the digital sound encoder 16, each block of samples are companding of 10 bits having the same scaling factor (scaling factor) (companded). 그 후, 하나의 패리티(parity)의 비트가 에러 검출과 스케일-팩터(scale-factor) 신호화 목적을 위하여 각각 10-비트 샘플에 부가된다. Then, the bits of a parity (parity) error detection and scale - are each added to a 10-bit sample to a factor (scale-factor) signaling purposes. 그 후에, A 채널 및 B 채널 데이터는 멀티플렉싱되고, 비트들은 NICAM 규격에서 설명된 인터리빙(interleaving) 패턴에 따라 인터리빙되어, 704 개의 비트들로 된 프레임을 형성한다. Thereafter, A channel and B channel data are multiplexed, the bits are interleaved according to the interleaving (interleaving) patterns described in the NICAM standard, to form a frame with 704 bits. 그 후, 8-비트 프레임 정렬 단어, 5-비트 제어 정보 및 11-비트 부가 데이터가 704개의 비트들로 된 블록의 처음에 부가되어, 728개의 비트들로 된 프레임을 형성한다. After that, 8-bit frame alignment words, 5-bit control information and 11-bit additional data is added to the beginning of the into 704-bit blocks, form a frame with 728 bits. 각 프레임은, 예를 들어 신호 라인(36)에서 밀리 초마다 연속적으로 송신된다. Each frame is, for example, is transmitted in every millisecond continuous signal in line 36. 전체 비트율은 클록38(CLK2)에 대응하는, 728비트/초이다. Total bit rate is 728 bits / second corresponding to the clock 38 (CLK2). 그리고 나서, 비트 스트림은 (프레임 정렬 단어에 속한 비트들 제외하고) 스크램블링되고(scrambled) 동위상의 1-비트 및 364kHz(심볼 속도)에서 샘플링된 직교위상 데이터로 된 두 개의 스트림으로 변환되고, QPSK 송신기(18)를 매개로 TV 시스템(B,G,H,L)에 대한 5.85MHz 또는 TV 시스템(I)에 대한 6.552MHz 부반송파 상에서 클록42(CLK3)을 사용하여 차동 엔코딩되어 QPSK 변조된다. Then, the bit stream is (except for the bits belonging to the frame alignment word and) scrambled (scrambled) is converted into the two streams to the sampled quadrature data on the par-bit and 364kHz (symbol rate), QPSK transmitter 18, using the clock 42 (CLK3) on subcarriers 6.552MHz for a TV system to the TV system parameters to 5.85MHz or (I) to (B, G, H, L) to the differential encoding is modulated QPSK. 그 후에, QPSK 변조된 오디오 신호(40)는 합성 비디오(44)와 결합되고, RF 변조기(20)와 RF 변조된다. Thereafter, QPSK-modulated audio signal 40 is combined with the composite video (44), RF modulator 20 and is modulated RF. RF 변조기는 VHF 및/또는 UHF 채널들 상에 RF 신호(46)들을 생성한다. RF modulator generates the RF signal 46 to the phase of the VHF and / or UHF channels.

NICAM 엔코딩 시스템들의 종래 구현은 다수의 클록에 대한 요구, 및 동조를 필요로하며, 통합될 때 휴대가 용이하지 않은 아날로그 블록들의 사용에 기인하여 오디오/비디오 칩 또는 단일-칩 엔코더로의 통합 관점에서 비용적으로 매우 효율적이지 않다. Conventional implementations of NICAM encoding system requiring a request, and the tuning of the number of clock and, due to the use of analog block cell that is not easy when the integrated audio / video chip or single-in integrated view of a chip encoder not very efficient cost. 더욱이, NICAM 엔코딩 시스템 실행의 종래 구현은 메모리 요구들 및 비트 인터리빙 프로세스의 복잡성에 기인하여 그다지 비용 효과가 없다. Furthermore, the conventional implementation of the NICAM encoding system is running it is not very cost-effective due to the complexity of the memory required and the bit interleaving process.

NICAM 알고리즘 구현에 관하여, 메모리 요구들은 모든 32개의 A-채널 및 B-채널 입력 샘플들이 획득되었을 때만 압신 프로세스 및 변경된 비트들의 연산이 수행될 수 있도록 지시한다. About NICAM algorithm implementation, the memory requirements are indicated to the companding operation of the process and the modified bit when any of 32 channels and the A- B- channel input samples have been obtained can be performed. 따라서, 알고리즘은 각 채널 A 및 채널 B에 대한 32개의 샘플이 NICAM 엔코딩 수행 전에 획득되어야 한다고 요구한다. Thus, the algorithm requires that the 32 samples for each channel A and channel B must be obtained before performing NICAM encoding. 게다가, 728개의 비트들로 된 NICAM 엔코딩된 출력 스트림이 밀리초마다 갭(gap)없이 연속적으로 생성되어야만 한다. In addition, it must be continuously generated without the NICAM encoded output stream with 728 bits every millisecond gap (gap). 종래 구현에서, 여분의 메모리 및 회로 소자는 이러한 요구들을 충족시키는데 사용된다. In a conventional implementation, the extra memory, and circuitry is used to meet these needs. 또한, 인터리빙 프로세스가 복잡하다. In addition, the interleaving process is complicated. NICAM 규격에 따른 인터리빙 프로세스는 네 개의 압신된 워드들이 한번에 열로 기록되고, 한번에 하나의 비트가 행으로 판독되는 (44 X 16) 행렬 구조에 기초한다. Interleaving process in accordance with the NICAM standard, have been recorded at a time to heat the four companding word, based on the one bit (44 X 16) matrix structure to be read in a row at a time. 게다가, 스크램블러의 종래 구현은 여분의 프로세싱 하드웨어를 필요로 한다. In addition, the conventional implementation of the scrambler requires extra processing hardware. 결과적으로, NICAM 엔코더들의 디지털 기능들, 특히, NICAM 알고리즘이 디지털 신호 프로세서(DSP)들 및 FPGA(Field-Programmable Gate Arrays)들과 함께 구현되어왔다. As a result, the digital functions of the NICAM encoder, in particular, NICAM algorithm has been implemented with a digital signal processor (DSP) and FPGA (Field-Programmable Gate Arrays). 게다가, 프리-엠퍼시스 필터링(아날로그 영역에서 실행되지 않으면), 압신 및 스케일 팩터 엔코딩이 DSP에서 구현되는 반면, NICAM 비트 인터리빙, 스크램블링 및 차동 엔코딩이 FPGA에 의해 수행된다. In addition, the pre-emphasis filter (if not performed in the analog domain), while companding and a scale factor encoding is implemented in the DSP, NICAM bit interleaving, scrambling, and a differential encoding is performed by the FPGA. 이러한 DSP 및 FPGA 칩들은 대량 생산될 때조차, 고가이다. The DSP and FPGA chips are not even expensive when mass production.

NICAM 엔코더들은 일반적으로 TV 방송국에서 사용되며, 전형적으로 매우 고가의 랙 마운트 유닛(rack mount units)들을 수반한다. And NICAM encoders are typically used to involve in TV stations, typically very expensive rack-mount unit (rack mount units). 덜 비싼 버전들(versions)은 다른 인가를 위해 존재하는 동안, 다른 애플리케이션들이 또한 여러 별도의 구성 요소들을 갖는 인쇄 회로 기판을 필요로 한다. Less expensive versions (versions) may require a printed circuit board having a while, other applications are also several separate components that exist for the different. 결과적으로, 비용 및 복잡성의 관점에서, NICAM 엔코더들은 주로 방송 장비에서 사용되며, 주택에서 사용하기 위한 장비에서는 사용되지 않는다. As a result, in terms of cost and complexity, NICAM encoders are used primarily in broadcasting equipment, do not use the equipment for use at home.

따라서, 상기 논의된 바와 같은 종래 기술의 문제점들을 극복하기 위한 개선된 방법 및 장치들에 대한 요구가 있다. There is therefore a need for an improved method and apparatus for overcoming the problems of the prior art as discussed above.

본 발명은 첨부된 도면들에 의해 제한되는 것이 아니라, 예시의 방법으로 설명되며, 동일한 참조 번호는 유사한 요소들을 나타낸다. The present invention is not limited by the accompanying drawings, and described by way of example, the same reference numbers indicate similar elements.

도1은 종래 합성 비디오, 및 아날로그 RF 변조기를 장착한 NICAM 엔코더를 갖는 듀얼 채널 오디오 시스템의 개략적인 블록도; 1 is a schematic block diagram of a dual channel audio system having a NICAM encoder equipped with a conventional composite video, analog and RF modulator;

도2는 (Ι) 인터리빙 전, 728-비트 프레임의 구성 요소의 구조 및 (Ⅱ) 인터리빙 후, 728-비트 프레임 비트들의 비트 스트림의 다이어그램; Figure 2 is (Ι) before interleaving, structure, and (Ⅱ) diagram of a bit stream of after interleaving, 728- bit frame of bit component of the 728- bit frame;

도3은 본 발명의 일 실시예에 따른 단일-칩 NICAM 엔코더 구현을 갖는 듀얼 채널 오디오 시스템 및 합성 비디오의 개략적인 블록도; Figure 3 is one according to one embodiment of the invention - a schematic block diagram of a dual-channel audio system and a composite video having a chip NICAM encoder implementation;

도4는 본 발명의 일 실시예에 따른 상세한 도3의 NICAM 엔코더 구현을 개략적으로 도시한 블록도; Figure 4 is a block diagram schematically illustrating a NICAM encoder implementation of Figure 3 according to one embodiment of the present invention;

도5는 본 발명의 일 실시예에 따른 더 상세한 도4의 NICAM 프로세서를 개략적으로 도시한 블록도; Figure 5 is a more detailed block schematic illustration of the NICAM processor of Figure 4 according to an embodiment of the present invention;

도6은 본 발명의 일 실시예에 따른 NICAM 엔코더 구현 프로세싱의 데이터 압신 일부 동안 입력 샘플들 및 비트 쌍들 사이의 타이밍 관계에 대한 타이밍 표시 도면; Figure 6 displays the timing for the timing relationship between the data input for the sample Companding part of an exemplary implementation of NICAM encoders according to the embodiment of the present invention, processing and bit pairs drawings;

도7은 본 발명의 일 실시예에 따른 더 상세한 도4의 NICAM 프로세서의 압신, 패리티 연산, 스케일 팩터들과 엔코딩하는 패리티 비트 및 스크램블링 블록의 개략적인 블록도; Figure 7 is a schematic block diagram of a companding, the parity operation, and the parity bit scrambling block encoding and the scale factor of more NICAM processor of Figure 4 according to an embodiment of the present invention;

도8은 본 발명의 일 실시예에 따른 입력 RAM 콘텐츠, FAW/C/AD 부분적인 프레임, 인터리빙 후 압신된 샘플들 및 압신된 데이터 RAM들의 행렬 구조; 8 is a matrix structure of the type RAM contents, FAW / C / AD partial frame, the sample Companding Companding after interleaving, and the data RAM according to an embodiment of the present invention; And

도9는 본 발명의 일 실시예에 따른 더 상세한 도5의 비트 스트림 생성 블록 의 개략적인 블록도. Figure 9 is a schematic block diagram of a more detailed bit stream generation block diagram of Fig. 5 in accordance with one embodiment of the present invention.

다른 도면들에서 동일한 참조 번호를 사용하는 것은 유사하거나 동일한 아이템을 나타낸다. The use of the same reference numbers in different drawings indicates similar or identical items. 당업자들은 또한 도면들의 요소들이 간략성 및 명확성을 위해 도시되었고, 크기대로 도시될 필요는 없다는 것을 인식할 것이다. Those skilled in the art also has been shown for purposes of simplicity and clarity, the drawing of the elements, it will be appreciated that not necessarily be drawn to size. 예를 들어, 도면들의 일부 요소들의 크기는 본 발명의 실시예의 이해를 돕기 위해 다른 요소들과 관련되어 과장될 수 있다. For example, the size of some of the elements in the figures are related to other elements to help to improve understanding of embodiments of the present invention may be exaggerated.

도2는 (Ⅰ) 인터리빙 전, 728-비트 프레임의 구성 요소의 구조 및 (Ⅱ) 인터리빙 후, 728-비트 프레임 비트들의 비트 스트림의 다이어그램이다. Figure 2 is (Ⅰ) before interleaving, the structure and (Ⅱ) diagram of a bit stream of after interleaving, 728- bit frame of bit component of the 728- bit frame. 도 2(Ⅰ)를 참조하면, 비트 인터리빙 프로세스를 수행 전 비트 스트림(11) 성분은: 8-비트 프레임 정렬 단어(Frame Alignment Word: FAW)(13), 5-비트 제어 정보(15), 11-비트 부가 자료(17), 및 일반적으로 참조 번호 (19)로 나타내지는 64 개의 11-비트 A 및 B 프로세싱된 워드들을 포함한다. Referring to Figure 2 (Ⅰ), performing the bit interleaving process before the bitstream (11) component comprises: an 8-bit frame alignment word (Frame Alignment Word: FAW) (13), 5--bit control information (15), 11 -bit additional data (17), and generally includes the represented to 64 11-bit A and B word processing by the reference numeral 19. 728-비트 프레임(11)은 또한 비트들 및 워드의 관계 및 비트 번호화를 도시한다. 728- bit frame 11 also shows the relationship between bit and numbering of the bits and the word. 즉, 비트 1은 FAW(13)의 제1 비트이고, 비트 728은 워드 B32의 마지막 비트이다. That is, bit 1 is the first bit of the FAW (13), 728 bit is the last bit of word B32.

또한, 도2(Ⅰ)의 전체 프레임 구조와 함께, 8-비트 FAW(13), 5 개의 제어 비트들(15) 및 11개의 부가 데이터 비트들(17)이 페이로드(payload)(19)에 부가되어, 참조 번호가 11인 728 개의 비트들로 된 프레임을 형성한다. Further, in Fig. 2 with a full-frame structure (Ⅰ), 8- bit FAW (13), 5 of the control bits 15 and 11 additional data bits (17), the payload (payload) (19) is added to form the reference numeral 11 is a frame with a 728-bit. 도시된 바와 같이, FAW(13)는 01001110이고, 가장 왼쪽 비트(즉, BIT 1)는 우선 송신된다. , FAW (13) it is 01.00111 million, and the left-most bits (i.e., BIT 1) is first transmitted, as illustrated. 제어 정 보(15)에 관하여, 상기 정보는 프레임 플래그 비트(C 0 ), 세 개의 애플리케이션 제어 비트들(C 1 ,C 2 ,C 3 ) 및 지정 사운드 스위칭 플래그(C 4 )로 이루어진다. With respect to the control information 15, the information is composed of a frame with a flag bit (C 0), the three application control bits (C 1, C 2, C 3) and the specified sound switching flag (C 4). 프레임 플래그 비트(C 0 )는 8 개의 연속적인 프레임들에 대해 1로 설정되고, 다음 9 개의 프레임들에 대해 0으로 설정되어, 16 개의 프레임 시퀀스를 규정한다. Frame flag bit (C 0) is set to 1 for the eight consecutive frames, is set to 0 for the next nine frames, specifies the 16-frame sequence. 16 프레임 시퀀스는 채널에서 반송되는 정보의 유형으로 변화를 동기화하는데 사용된다. 16, the frame sequence may be used to synchronize a change in the type of information to be conveyed in the channels. 애플리케이션 제어 비트들은 페이로드(19)의 704-비트 사운드/데이터의 희망하는 콘텐츠에 따라 설정된다. The application control bits are set according to the desired content of the 704- bit sound / data in the payload (19). 지정 사운드 스위칭 플래그(C 4 )에 관하여, 아날로그 신호가 디지털 신호로써 동일한 프로그램을 수반하지 않는다면, C 4 는 0으로 설정되고, 그렇지 않으면 1로 설정된다. With respect to specified sound switching flag (C 4), that the analog signal does not carry the same program as a digital signal, C 4 is set to 0, otherwise it is set to one. 11 개의 부가 데이터 비트들(17)은 (아직 규정되지 않은) 다음에 사용하도록 지정되므로, 11개의 부가 데이터 비트들은 0으로 독단적으로 설정될 수 있다. The 11-bit additional data (17) is so specified for use in the following (not yet defined), and 11 additional data bits may be arbitrarily set to zero.

도2(Ⅱ)는 프레임의 비트들(11)이 비트 인터리빙 프로세스 후에 비트 레벨에서 재배열되는 방법을 도시한다. Figure 2 (Ⅱ) illustrates how the bits 11 of the frame is to be rearranged in the bit level after the bit interleaving process. 특히, 인터리빙은 다수의 비트 에러들의 영향을 최소화시키기 위해서 도2(I)의 구조의 압신된 샘들들로 적용된다. Specifically, interleaving is applied to the structure of the companding fountains of FIG. 2 (I) in order to minimize the effect of multiple-bit errors. 압신된 샘플들은 도2(Ⅱ)의 참조 번호(19)에서 나타내지는 바와 같이, 상술된 (44 X 16) 행렬 구조에 따라 재배열된다. The companding samples are rearranged in accordance with the reference number 19, the above-mentioned (44 X 16) matrix structure, as shown in Figure 2 (Ⅱ). NICAM 규격에 따라, (44 X 16) 행렬은 네 개의 압신된 워드가 동시에 행으로 기록되고 하나의 비트가 한번에 열로 판독된다. In accordance with the NICAM standard, (44 X 16) matrix is ​​a four companding word is written at the same time in the row a bit is read out at a time to heat. 행렬의 각각의 열의 44 개의 비트는 참조 번호(21)로 나타내지고, 행렬의 각각의 행의 16개의 비트는 참조번호 (21)로 나타내지며, 행렬의 각각의 열의 16개의 비트는 참조 번호 (23)으로 나타내진다. Each column of 44 bits in the matrix is ​​a reference number 21 is represented in 16 bits of each row of the matrix becomes indicated by reference numeral 21, each column 16 bits in the matrix are reference numbers (23 ) it is represented by. 각각의 프레임의 비트들은 도2(Ⅱ)에 도시된 순서로 송신된다. Bits of each frame are transmitted in the order shown in Figure 2 (Ⅱ). 도2(Ⅱ)에서(즉, 인터리빙 후에), 비트 번호화는 도2(I)에서 사용되는 바와 같은(즉, 인터리빙 후에) 번호화이다. In Figure 2 (Ⅱ) (that is, after interleaving), bits are numbered (i.e., after interleaving) as used in FIG. 2 (I) is numbered. 게다가, 도2(Ⅱ)의 비트 스트림(11)은 도1의 디지털 사운드 엔코더(16)의 대표적인 출력(36)이다. In addition, the bit stream 11 of Figure 2 (Ⅱ) is an exemplary output 36 of the digital sound encoder 16 of FIG. NICAM 규격에 따른 차동 엔코딩을 수행하기 전에, 도2(Ⅱ)의 비트 스트림의 비트들이 비트 쌍(즉, 쌍비트)에서 그룹화될 필요가 있다는 것을 주의하자. Before performing the differential encoding in accordance with the NICAM standard, Notice that there is a need to be grouped in 2 (Ⅱ) bits of the bit streams are bit pair (i.e., bit pair) of. 일 실시예에서, NICAM 프로세서는 이러한 비트 쌍을 즉시 생성한다. In one embodiment, NICAM processor produces these bit pairs immediately.

도 3은 본 발명의 일 실시예에 따른 단일-칩 NICAM 엔코더 구현을 갖는 합성 비딩 및 듀얼 채널 오디오 시스템(50)의 개략적인 블록도이다. Figure 3 is one according to one embodiment of the present invention is a schematic block diagram of a chip NICAM encoder implementation and synthetic beading having a dual-channel audio system 50. 합성 비디오 및 듀얼 채널 시스템(50)은 제1 아날로그 필터(52), NICAM 엔코더(54), 제2 아날로그 필터 (56) 및 아날로그 RF 변조기(58)를 포함한다. The synthetic video and dual channel system 50 includes a first analog filter (52), NICAM encoder 54, a second analog filter (56) and analog RF modulator 58. 아날로그 필터(52)는 두 개의 입력들 (60,62)을 각각 필터링하고, 출력들(64, 66) 상에 필터링된 신호들을 각각 출력한다. An analog filter 52, and outputs each of the signals on the two filters the two inputs 60 and 62 respectively filter out, and outputs (64, 66). 듀얼 입력들은 독립 채널들 (즉, A 및 B) 또는 스테레오 쌍의 좌우 오디오 채널을 포함할 수 있다. The dual-input can include the independent channels (i.e., A and B) or to the left and right of the stereo pair of audio channels. 일 실시예에서, 아날로그 필터(52)는 아날로그 엘리에싱(anti-aliasing) 필터를 포함한다. In one embodiment, the analog filter 52 comprises a washing (anti-aliasing) filter to an analog Eli.

아날로그 필터(52)의 출력들(64,66)은 NICAM 엔코더 (54)로 입력된다. Outputs (64, 66) of the analog filter 52 is input to a NICAM encoder 54. NICAM 엔코더(54)는 68(CLK)에서 싱글 클록을 수신하고, 입력들(64, 66) 상의 신호들을 출력(70) 상의 대응하는 QPSK 변조된 신호로 변환시킨다. NICAM encoder 54 is thus converted into a corresponding QPSK modulated signal on the output 70 of the signal on 68 to receive a single clock in the (CLK) and input (64, 66). 일 실시예에서, 68에서 클록은 수정 발진기를 포함한다. In one embodiment, the clock 68 includes a crystal oscillator. NICAM 엔코더(54)는 또한 후술되는 바와 같이 신 호 라인(72) 상에 클록 출력을 제공한다. NICAM encoder 54 also provides a clock output on the signal line 72, as will be described later. 도시한 바와 같이, NICAM 엔코더(54)의 출력(70)은 제2 아날로그 필터(56)에 입력된다. As shown, the output 70 of the NICAM encoder 54 is input to the second analog filter (56). 필터(56)는 출력 신호 라인(74) 상에 6.552 또는 5.85 MHz의 반송파를 갖는 필터링된 QPSK 변조된 신호를 제공한다. Filter 56 provides a filtered QPSK modulated signal with a carrier of 6.552 or 5.85 MHz in the output signal line 74. 일 실시예에서, 필터(56)는 아날로그 복구 필터를 포함한다. In one embodiment, the filter 56 comprises an analog reconstruction filters. 그 후에, 출력(74) 상의 필터링된 QPSK 변조된 신호는 RF 변조기(58)에 의해 신호 라인(76) 상에서 합성 비디오와 결합된다. Thereafter, the filtered QPSK modulated signal on output 74 is combined with the composite video on signal line 76 by RF modulator 58. The 그리고 나서, RF 변조기는 RF 신호(VHF/UHF)로써 RF 변조기 출력(78)으로 결합된 QPSK 변조된 신호 및 합성 비디오를 RF 변조시킨다. Then, the RF modulator modulates the QPSK modulated signal and composite video output coupled to an RF modulator 78, the RF signal (VHF / UHF) RF. RF 변조기(58)는 또한 신호 라인(72) 상의 클록 입력을 수신한다. RF modulator 58 also receives a clock input on signal line 72.

도4는 본 발명의 일 실시예에 따른 상세한 도3의 NICAM 엔코더 구현을 개략적으로 도시한 블록도이다. 4 is a diagram schematically illustrating a NICAM encoder implementation of Figure 3 according to one embodiment of the present invention. NICAM 엔코더(54)는 전단 입력 섹션(80), NICAM 프로세서(82) 및 전단 출력 섹션(84)을 포함한다. The NICAM encoder 54 includes an input section, the front end (80), NICAM processor 82 and the front end output section 84. 상술된 바와 같이, NICAM 엔코더(54)는 입력(64,66)을 포함하고, 68(CLK)에서 단일 클록을 수신한다. As described above, NICAM encoder 54 includes an input (64, 66), and receives a single clock at 68 (CLK). 일 실시예에서, 신호 라인(72) 상의 클록 출력은 예를 들어, 적절한 정수 분리기를 사용하여 신호 라인(68)(CLK) 상의 클록 입력으로부터 비롯된 것이다. In one embodiment, the clock output on the signal line 72 is, for example, be derived from the clock input on the separator using appropriate constant signal line (68) (CLK). NICAM 엔코더(54)는 입력(64,66) 상의 신호들을 출력(70) 상의 대응하는 QPSK 변조된 신호로 변환시킨다. NICAM encoder 54 converts the signals on the inputs (64, 66) to a corresponding QPSK modulated signal on the output 70. 일 실시예에서, NICAM 엔코더(54)의 전단은 전단 입력 섹션(80) 및 전단 출력 섹션(84)을 포함한다. In one embodiment, the front end of the NICAM encoder 54 includes a front end input section 80 and the front end output section 84.

입력(64,66) 상의 데이터 신호들에게 응답할 뿐 아니라, 클록 입력(68)에 응답하여, 전단 입력 섹션(80)은 NICAM 규격에 따라 32kHz에서 14-비트 데이터를 생성하기 위해 입력들을 출력 라인(86,88)으로 각각 프로세스한다. As well as to respond to the data signal on the input (64, 66), the clock in response to an input (68), the front end input section 80 outputs the input line to produce a 14-bit data in accordance with the NICAM standard 32kHz each process in a (86,88). 프리-엠퍼시스는 아날로그 도메인 또는 전단 입력 섹션(80)에서 수행된다. Pre-emphasis is performed in the analog domain or the front end input section 80. 일 실시예에서, 프리-엠퍼시스 필터링은, 아날로그 필터가 디지털 도메인으로 맵핑하는 것이 샘플링 주파수 상의 제한으로 인해 정확하지 않을지라도, NICAM 프로세서(82)에 의해 수행될 수 있다. In one embodiment, the pre-emphasis filtering, even to the analog filter is mapped to the digital domain may not be accurate due to limitations on the sampling frequency, it may be performed by the NICAM processor 82.

일 실시예에서, 전단 입력 섹션(80)의 출력들(86,88)은 NICAM 프로세서(82)로의 개별적인 입력에 대응한다. In one embodiment, the outputs (86,88) of the front end input section 80 is corresponding to a respective input to the NICAM processor 82. 입력(86,88) 상의 신호들에게 응답할 뿐 아니라, 클록 입력(68) 및 신호 라인(94) 상의 프로세서 스트로브(strobe)에 응답하여, NICAM 프로세서가 동위상(I) 및 직교위상(Q) 단일-비트 데이터 스트림 신호들을 출력 라인(90,92)으로 각각 프로세스한다. As well as to respond to the signal on the input (86,88), a clock input (68) and responsive to strobe processor (strobe) on the signal line (94), NICAM processor is in-phase (I) and quadrature (Q) each process the bit stream data signal to the output line (90,92) single. 다시 말해서, NICAM 프로세서(82)는 전단 입력 섹션(80)에 의해 32kHz에서 생성되는 샘플들을 허용한다. In other words, NICAM processor 82 allows the samples at 32kHz generated by the front end input section 80. 그 후에, NICAM 프로세서(82)는 입력(86,88) 상에서 디지털 압신을 수행하고, NICAM 규격에 관하여 364kHz에서 샘플링된, 스크램블링되고, 차동 엔코딩된 동위상(I) 및 직교 위상(Q) 데이터를 출력(90,92) 상에 각각 생성한다. Thereafter, NICAM processor 82 is input to perform digital put pressure on (86,88), and a, and the scrambling, differential encoding of the in-phase (I) and quadrature (Q) data sampled at 364kHz about the NICAM standard It generates each of the phase output (90,92). 대안적인 실시예에서, 신호 라인(90, 92) 상의 I 및 Q 데이터는 또한 적합한 회로 구현을 사용하여, 728kHz에서 단일 신호 라인(도시되지 않음) 상에 제공될 수 있다. In an alternative embodiment, I and Q data on the signal line 90, 92 is also implemented using a suitable circuit may be provided on a single signal line (not shown) on the 728kHz.

본원에서 상술된 바와 같이, NICAM 규격에 따른 NICAM 프로세싱의 여러 양상이 종래 기술에 공지되었고, 단지 본원에서 간단히 설명된다. As discussed above herein, the various aspects of the NICAM processing in accordance with the NICAM standard been known in the prior art, only it is briefly described herein. 그러나 NICAM 프로세서(82)에 관하여, 본원의 실시예들이 충분히 후술될 것이다. However, it will be described later fully the embodiments of the present application with respect to the NICAM processor 82.

도4를 다시 참조하면, NICAM 프로세서(82)의 출력들(90,92)은 전단 출력 섹션(84)으로의 개별적인 입력들에 대응한다. Referring again to Figure 4, the outputs (90,92) of the NICAM processor 82 corresponding to the respective input of the front end output section 84. 출력들(90,92)(즉, 비트쌍) 상의 동위상(I) 및 직교위상(Q) 단일-비트 데이터 스트림 신호들에 응답할 뿐만 아니라, 클록 입력(68)에 응답하여, 전단 출력 섹션(84)은 입력들을 출력(70) 상의 대응하는 QPSK 변조된 신호로 프로세스한다. The outputs (90,92) (i.e., bit pair) on the in-phase (I) and quadrature (Q) single-bit data stream as well as to respond to the signals, in response to a clock input 68, the front end output section 84 will process the input to the QPSK modulated signal on the corresponding output (70). 출력(70) 상의 QPSK 변조된 신호는 NICAM 규격을 충족시키는 신호를 포함한다. QPSK modulated signal on output 70 is a signal that satisfies the NICAM standard. 게다가, 전단 출력 섹션(84)은 본원에서 논의되는 신호 라인(94) 상에 프로세서 스트로브를 생성한다. In addition, the front end output section 84 generates a processor strobe on signal line 94 is discussed herein. 일 실시예에서, 전단 입력 섹션(80) 및 전단 출력 섹션(84)은 본 발명의 양수인에게 양도되며 참조의 방법으로 본원에 통합된 공동 계류중인 특허 명세서인 2005년 4월 29일자로 Zoso 등에 의해 출원된 발명의 명칭이 "FRONT-END METHOD FOR NICAM ENCODING"인 S/N 11/117,820호 및 발명의 명칭이 "NICAM ENCODER WITH A FRONT END"인 S/N 11/118,211호에 개시된 바와 같이 전단 입력 및 출력 섹션을 포함한다. In one embodiment, the front end input section 80 and the front end output section 84 is assigned to the assignee of the present invention by Zoso in patent on April 29, 2005, copending integrated herein by way of reference the names of the claimed invention "FRONT-END METHOD fOR NICAM ENCODING" the S / N 11 / 117,820 number and the title of the invention "NICAM ENCODER wITH a FRONT END" in S / N 11 / 118,211 shear type, as disclosed in and an output section. 논의를 간략하게 하기 위해서, 전단 입력 섹션(80) 및 전단 출력 섹션(84)의 부가적인 세부 사항은 본원에서 제공되지 않는다. For simplicity of discussion, additional details of the front end input section 80 and the front end output section 84, details are not provided herein. 다른 실시예에서, 신호 라인(94) 상의 프로세서 스트로브는 임의의 적합한 제어 논리 또는 회로 구현에 의해 제공될 수 있다. In another embodiment, the processor strobe on signal line 94 may be provided by any suitable logic or control circuit implements.

NICAM 프로세서(82)를 다시 참조하면, 프로세서는 입력 섹션(80)에 의해 제공되는 32kHz에서 샘플링된 (각각 신호 라인(86,88) 상의) 14-비트 A 및 B 데이터를 프로세스하고, NICAM 규격에 따라 364kHz에서 샘플링된(신호 라인(90,92)) 상의) 동위상 및 직교 위상 데이터를 생성한다. Referring to NICAM processor 82 again, the processor processes the 14-bit data A and B (on each signal line (86,88)) sampled at 32kHz provided by the input section 80, and the NICAM standard depending on the 364kHz sampled (signal line (90,92)) on) generates the in-phase and quadrature phase data. 특히, 본 발명의 실시예에 따라, NICAM 프로세서(82)는: 데이터 획득, 스케일 팩터의 연산, 14-비트 도입 데이터를 10-비트 해상도로 압신, 패리티 비트들의 연산, 스케일 팩터들과 패리티 비트들의 엔코딩, 비트 인터리빙, 728-비트 비트 스트림의 생성, 시스템 클록의 32 사이클에서 수행되는 모든 데이터 프레임의 스크램블링, 비트 스트림을 1-비트 동위상 및 직교위상 데이터로 된 두 개의 스트림으로 변환 및 차동 엔코딩의 결합을 수행한다. In particular, according to an embodiment of the invention, NICAM processor 82 are: of operations of companding, a parity bit computation, 14-bit data, the introduction of the data obtained, the scale factor as a 10-bit resolution, scale factor s and the parity bits of encoding, bit-interleaving, 728- bit stream of bits generated, converted into two streams of a scrambled bit stream of all of the data frames is performed in 32 cycles of the system clock by 1-bit in-phase and quadrature-phase data and the differential encoding It performs a bond. 프로세서(82)는 전단 출력 섹션(84)으로부터 신호 라인(94) 상의 스트로브의 각각의 생성에 응답하여 출력 신호 라인들(90,92) 상의 비트 쌍을 출력한다. Processor 82 in response to each generation of a strobe signal on the line 94 from the front end output section 84 outputs a bit pair on the output signal lines (90,92). 일 실시예에서, 스트로브(94)는 약 364kHz 주파수에서 생성되고, 전단 출력 섹션(84) 또는 다른 곳에 포함된 적합한 제어 논리에 의해 생성될 수 있다. In one embodiment, the strobe 94 may be about 364kHz is generated by the frequency, generated by a suitable control logic, with the front end output section 84 or elsewhere. 일 실시예에서, A-채널 및 B-채널 압신된 데이터의 스크램블링은 스트로브(94)의 모든 생성에서 수행된다. In one embodiment, A-, and B- channels channel scrambling of the data companding is performed in all the generation of the strobe 94.

도5는 본 발명의 일 실시예에 따른 더 상세한 도4의 NICAM 프로세서(82)를 개략적으로 도시한 블록도이다. Figure 5 is a more detailed block diagram schematic illustration of the NICAM processor 82 of the 4 in accordance with one embodiment of the present invention. 프로세서(82)는: 1) 스케일 팩터의 데이터 획득 및 연산 각각을 위한 블록들(100,102), 2) 압신, 패리티 비트 연산, 스케일 팩터들과의 패리티 비트들의 엔코딩 및 스크램블링을 위한 블록(104), 3) 비트 인터리빙을 위한 블록(105); Processor 82 is: 1) the block for data acquisition and operation, respectively of a scale factor (100 102), 2) companding block (104 for encoding and scrambling of the parity-bit operation, the parity bits with a scale factor), 3) the block (105 bits for the interleaved); 및 비트 스트림 생성을 위한 블록(114)을 포함하는 여러 주요 블록들을 포함한다. And it includes a number of key blocks including the block 114 for the bit stream generated.

특히, 입력 신호 라인들(86,88) 상의 14-비트 A-채널 및 B-채널 데이터(32kHz에서 샘플링됨)는 28-비트 워드들로 합쳐져 32 X 28 입력 RAM(100)에 저장된다. In particular, the input signal (as sampled at 32kHz) 14- bit channels A- and B- channel data on the lines (86,88) are stored in a 32 X 28 RAM input (100) combined with the 28-bit word. RAM(100)에 저장된 14-비트 A-채널 및 B-채널 데이터는 본원에서 논의된 바와 같이 출력 데이터 버스(122)를 매개로 블록(104)에 제공된다. 14-bit channel A- and B- channel data stored in the RAM (100) is provided to the intermediate output data bus 122, as discussed herein, in block 104. 일 실시예에서, 입력 RAM 데이터 포맷은 도8에 도시된 바와 같이, 참조 번호(252)로 나타내지는 것을 포함한다. In one embodiment, the input data to RAM format include that represented by the reference numeral 252, as shown in Fig. 도8에 도시된 바와 같이, RAM 데이터 포맷(252)의 32-비트 크기는 참 조 번호(260)로 나타내지고, 28-비트 크기는 참조번호(262)로 나타내진다. As shown in FIG. 8, a 32-bit size of the RAM data format 252 is represented by reference number 260, a 28-bit size is represented by reference numeral 262.

일 실시예에서, NICAM 프로세서(82)는 또한 프리-엠퍼시스 필터(도시되지 않음)를 포함할 수 있다. In one embodiment, NICAM processor 82 is also pre-emphasis filter may include (not shown). 즉, A-채널 및 B-채널 데이터는 28-비트 워드들로 합쳐져 입력 RAM(100)에 저장되기 전에 프리-엠퍼시스 필터에 의해 필터링될 수 있다. That is, channel A- and B- channel data before pre-combined into a 28-bit word is stored in the input RAM (100) - may be filtered by the emphasis filter. 프리-엠퍼시스 필터링은 임의의 적합한 회로 소자 또는 NICAM 규격의 요구에 따른 프리-엠퍼시스 필터링을 수행하는 구현을 사용하여 구현될 수 있다. Pre-emphasis filter is free according to any suitable circuit element, or the NICAM specification requirements can be implemented using an implementation that performs emphasis filtering.

도5를 다시 참조하면, NICAM 프로세서(82)는 또한 스케일 팩터 블록(102)을 포함한다. Referring to Figure 5 again, NICAM processor 82 also includes a scale factor block 102. 스케일 팩터 블록(102)은 입력(120) 상의 데이터를 수신하고 A-채널 및 B-채널 스케일 팩터 출력(R A ,R B )을 신호 라인(124,126) 상에 각각 제공한다. Scale factor block 102 receives data on the input 120, and provides each of the A- and B- channel output channel scale factors (R A, R B) on the signal line (124 126). 특히, 가장 큰 절대값의 연산은 데이터 샘플들의 획득과 함께 동시에 스케일 팩터 블록(102) 내에서 수행된다. In particular, the calculation of the largest absolute value is carried out in the same time scale factor block 102 with the acquisition of the data samples. 즉, 프레임의 처음에, 제1 A-채널 및 B-채널 데이터 샘플들의 절대값들이 블록(102) 내의 두 개의 레지스터(도시되지 않음)에 저장된다. That is, it is stored in the beginning of the frame, the A- 1 channel and two registers (not shown) in the absolute values ​​of the B- channel data sample to block 102. 제2 A-채널 및 B-채널 샘플들의 매그니튜드는 레지스터의 콘텐츠와 비교되고, 후자 샘플이 더 크다면, 이들은 레지스터 콘텐츠를 교체한다. The channel 2 A- and B- channels magnitude of the sample is compared with the contents of the register, if the latter samples are larger, they replace the register contents. 프로세스는 모든 32 개의 A-채널 및 B-채널 입력 샘플들에 대해 반복된다. The process is repeated for all 32 channels, and A- B- channel input samples. 마지막 A-채널 및 B-채널 입력 샘플들이 RAM(100)에 저장될 때, 가장 큰 값이 두 개의 레지스터에서 사용 가능하다. When the last channel A- and B- channel input samples are to be stored in the RAM (100), it is possible to use the largest value from the two registers. 그 후에, 스케일 팩터 블록(102)은 예를 들어, 다수의 임계값을 갖는 두 개의 레지스터에 저장된 가장 큰 값들을 비교함으로써 스케일 팩터들을 결정한다. Thereafter, scale factors block 102, for example, determining a scale factor by comparing the maximum value stored in the two registers having a plurality of thresholds. 일 실시예에서, 임계값의 수는 7 개의 임계값을 포함하고, A-채널 및 B-채널 스케일 팩터 들(R A ,R B )은 신호 라인들(124,126) 각각에 3개의 비트들을 포함한다. In one embodiment, the number of the threshold value is the threshold value and includes 7, A- B- channel and channel scale factors (R A, R B) comprises three bits each of the signal lines (124 126) .

블록(104)은 도7에 관하여 후술되는 바와 같이 압신, 패리티 비트 연산 및 스케일 팩터들과 패리티 비트들의 엔코딩을 위해, 신호 라인(122) 상의 입력 데이터 및 신호 라인들(124,126) 각각 상의 A-채널 및 B-채널 스케일 팩터들(R A ,R B )에 응답한다. Block 104 A- channels on each FIG., As described below with respect to 7 for encoding of companding, the parity bit operation and a scale factor and a parity bit, the input data and the signal lines on the signal line 122 (124 126) and responsive to the B- channel scale factor (R a, R B). 블록(104)은 참조 번호(128,132) 각각으로 나타내지는 WRITE_EN(1) 및 WRITE_EN(0) 라인들 상의 기록 가능한 신호들 외에, 출력 신호 버스(130) 상의 압신된 데이터의 22 비트들을 제공한다. Block 104 provides 22 bits of the data companding on the reference number (128 132) In addition to the recordable signal on a represented WRITE_EN (1) and WRITE_EN (0) of the line, respectively, the output signal bus 130. 다른 실시예에서, 기록 가능한 신호들은 임의의 적합한 제어 논리 또는 회로 구현에 의해 제공될 수 있다. In another embodiment, the recordable signals may be provided by any suitable logic or control circuit implements. 일 실시예에서, 스크램블링은 블록(104)에서 수행되지만, 스크램블링은 또한 블록(104)에 관련되지 않고 (NX 22 ROM 183을 매개로) 블록(104)의 밖에서 수행될 수 있거나, 본원에서 또한, 논의될 (MX 2 ROM 183을 매개로) 도5의 블록(114)에서 수행될 수 있다. In one embodiment, the scrambling, but performed at the block 104, a scrambling also may be performed outside of (in the NX 22 ROM 183 medium) is not associated with the block 104, block 104, and also herein, (a MX 2 ROM 183 as a medium) be discussed may be performed at block 114 of FIG. 일 실시예에서, 스크램블링은 룩-업 테이블의 사용으로 성취되는데, 여기서 상기 스크램블링은 매 프레임의 처음에 재시작된다. In one embodiment, the scrambling is a look-up table is achieved by the use of, wherein the scrambling is restarted at the beginning of every frame. 룩-업 테이블 구현은 룩-업 테이블이 프로세싱 하드웨어를 덜 필요로 하고, 룩-업 테이블 어드레스가 예를 들어 어드레스 생성기(160)를 통해 쉽게 사용 가능하기 때문에, NICAM 규격에서 설명되는 바와 같이 종래 하드웨어 스크램블러보다 비용면에서 더 효과적이다. Look-up table implementation of the look-a-up tables, and the processing hardware requires less, look-because it can easily use the up-table address, for example, through the address generator 160, the prior art hardware, as described in the NICAM standard It is more cost effective than the scrambler. 다시 말해서, 룩-업 테이블에 대한 어드레스 생성은 어드레스를 생성하기 위해서 카운터를 구현하는 특정한 요구 없이 획득될 수 있다. In other words, the look-up address generation for the table can be obtained with no particular requirements to implement a counter to generate an address. 비트 스트림 생성기(114)는 FAW(13), 제어 정보(15) 및 부가적인 데이터(17)를 도2(Ⅱ)에 도시된 바와 같이 프로세싱된 A-채널 및 B-채널 데이터의 비트 스트림(11)에 부가한다. A bit stream generator 114 FAW (13), the control information 15 and a bit stream of the A- and B- channel channel data processing as shown in the additional data (17) 2 (Ⅱ) Figure (11 ) it will be added to. 본원에서 논의되는 바와 같이, NICAM 프로세서(82)는 매우 효율적인 방식으로 NICAM 알고리즘을 구현하도록 제한되거나 최소량의 메모리를 사용하여 동작하므로, NICAM 프로세서(82)를 단일-칩 집적에 더 적합하게 한다. As will be discussed herein, NICAM processor 82 is limited to implement the algorithms in a very efficient manner NICAM or operates using the minimum amount of memory, the NICAM processor 82, a single-chip integrated in the more appropriate.

일 실시예에서, 프로세서(82)는 입력 데이터에 대해 하나의 32 X 28 RAM(100) 및 압신된 데이터에 대해 블록(105) 내에서 두 개의 16 X 22 RAM(106,108)을 포함한다. In one embodiment, the processor 82 includes two 16 X 22 RAM (106,108) in the block 105 for a 32 X 28 RAM (100) and the companding data for the input data. 프로세서(82)의 블록(105)은 (i) 수정된 패리티 비트들을 갖는 압신된 데이터를 특정한 순서로 압신된 데이터 RAM(106,108)에 저장함으로써, (ii) RAM 액세스마다 두 개의 비트들(또는 비트쌍)을 추출하는, 비트 추출기(110,112) 각각을 사용하여 여러번 RAM(106,108)으로부터 판독함으로써 복잡한 인터리빙 프로세스를 수행한다. Block 105 of the processor 82 are (i) by storing the companding data with the modified parity bit to the data RAM (106,108) companding in a specific order, (ii) two bits for each RAM access (or bit by pairs) read from, the bit extractor 110, 112 several times RAM (106,108 using each) for extracting performs complex interleaving process. RAM(106,108)은 22 비트 신호 버스들(134,136) 각각을 통해 비트 추출기(110,112)에 결합한다. RAM (106,108) are coupled to the bit extractor 110, 112 via the 22-bit signal buses (134 136) respectively. 게다가, 비트 스트림 생성기(114)는 도9에 관하여 본원에서 설명되는 바와 같이, 신호 라인들(90,92) 각각 상에 I 및 Q 데이터를 생성하기 위해서 신호 라인들(111,113) 상의 추출된 압신되고 인터리빙된 데이터 비트들에 응답한다. In addition, the bit stream generator 114 as described herein with respect to FIG. 9, the signal lines (90,92) and extracted companding on the signal line (111 113) to produce the I and Q data to the respective It responds to the interleaved data bits. 다른 실시예에서, 비트 스트림 생성기(114)는 추출된 압신되고 인터리빙된 데이터 비트들로부터 단일 비트 스트림을 생성하도록 구성될 수 있는데, 상기 압신되고 인터리빙된 데이터 비트들은 단일 비트 스트림의 형태로 압신된 데이터 메모리로부터 추출된다. In another embodiment, the bit stream generator 114 can be configured to generate a single bit stream from the extracted companding and interleaved data bits, and the companding the interleaved data bits are the data companding in the form of a single bit stream, It is extracted from the memory.

게다가, 도5의 어드레스 생성기(160)는 임의의 적합한 어드레스 생성기를 포함한다. In addition, the address generator 160 of Figure 5 includes an address generator of any suitable. 게다가, 어드레스 생성기(160)는 본 발명의 NICAM 엔코더 실시예들 및 NICAM 엔코딩 방법을 수행하는, 적절한 것으로서, NICAM 프로세서(82)의 여러 구성 요소에 어드레스들을 제공하도록 구성된다. In addition, the address generator 160 is configured to provide an address to the various components of, as appropriate, NICAM processor 82 to perform the NICAM encoder embodiments and NICAM encoding method of the present invention.

도6은 본원에서 도시되는 바와 같이, 압신된 샘플들을 생성하기 위한 입력 메모리 데이터의 프로세싱에 대한 타이밍 외에도, 입력 샘플들 및 비트쌍("쌍비트"라 또한 칭해짐) 사이의 타이밍 관계를 도시한다. Figure 6 illustrates the timing relationship between, as shown herein, in addition to timing for the processing of the incoming memory data for generating the companding samples and input samples, and bit pairs ( "dibits" la also referred become) . 타이밍 표시(140)에서, 그리고 입력 샘플 타이밍에 관하여, 각각의 A-채널 입력 및 B-채널 입력상에 프레임당 32 개의 샘플들이 존재한다. In the display timing 140, and timing with respect to the input sample, there are 32 samples per frame on each channel type A- and B- channel input. 타이밍 표시(140)는 프레임들(142,144) 및 (참조번호(145)로 표시된 "…"로 나타내진) 부가적인 프레임들을 포함한다. The timing display 140 comprises frames (142 144) and the additional frame (indicated by reference numeral 145, "..." as shown). 하나의 프레임은 364kHz에서 364 쌍비트 출력과 동일한, 32kHz에서 32 개의 입력 샘플들과 동일하다는 것을 주의하자. One frame is Notice that the 364 pairs of bits output from that same 364kHz, equal to 32 input samples at 32kHz. 간격(146)은 프레임(142)의 마지막 획득된 입력 샘플 데이터 및 다음 프레임(144)의 제1 획득된 입력 샘플 데이터 사이의 간격을 나타낸다. Interval 146 represents the distance between the first obtain the input data samples of the frame 142 and the last sample acquired input data and the following frame 144 of the. 샘플(31)의 간격(146)의 확대도(148)에는 약 11.375 쌍비트들이 포함되어 있다. Expanded view 148 of the sample 31, the interval 146 of contains from about 11.375 to dibit. 게다가 확대도(148)에서, 출력 쌍비트(353)가 샘플(31)의 처음에 정확히 정렬되지 않는다는 것을 주의하자. In addition, let enlarged view Note that at 148, the output-bit pair (353) does not correctly aligned at the beginning of the sample (31). 다시 말해서, 프레임 내의 임의의 소정의 출력 쌍비트가 입력 샘플의 타이밍과 상이한 타이밍에서 생성할 수 있는데, 이는 즉, 출력 쌍비트가 입력 샘플의 생성과 직접 충돌하지 않을 수 있다는 것이다. In other words, there any given pair of bits in the output frame can be generated at a timing different from the timing of input samples, which means that, is that the output pair of bits can not directly conflict with the creation of the input samples. 게다가, 간격(150)은 프레임(142) 동안 마지막 출력 쌍비트 및 다음 프레임(144)의 제1 출력 쌍비트 사이의 간격을 나타낸다. Furthermore, the distance 150 represents the distance between the frame 142 during the last output bit pair and the first output of the next frame 144 dibit. 쌍비트(363)의 간격(150)의 확대도(152)에는 입력 RAM 데이터 (즉, RAM(100)내의 샘플링된 A-채널 및 B-채널 입력 데이터)의 NICAM 프로세싱 및 압신된 데이터 RAM(106,108)들로의 저장이 성취되는 서브-간격(154)이 포함된다. Expansion of the gap 150 of the pair of bit 363. Figure 152 is a data RAM input NICAM processing (i.e., RAM (100) the sampled channels and A- B- channel input data in a) and companding data RAM (106,108 includes a gap 154, -) deulroui the sub achieve storage. 서브-간격(154)은 간격(150)의 말단을 제외하고, 전체 간격(150)의 어떤 부분 또는 부분들을 포함할 수 있다. Sub-interval 154 may comprise any part or portion of the total gap (150), except the ends of the interval (150). 일 실시예에서, 최상위 레벨 시스템 클록은 24MHz 클록을 포함하고, 간격(150)은 24MHz 클록의 약 65.93 사이클을 포함한다. In one embodiment, the top-level system clock comprises a 24MHz clock, interval 150 is approximately 65.93 cycles including a 24MHz clock. 게다가, 24MHz 클록의 경우에, 간격(154)은 데이터의 두 개의 채널이 동시에 프로세스된다고 가정하여, 24MHz클록의 32 사이클을 포함할 것이다. In addition, in the case of a 24MHz clock, interval 154 is the assumption that the two channels of the data process at the same time, will include 32 cycles of the 24MHz clock. 이는 다음의 프레임들에 대해 간격(156) 등에서 다음 프레임(144)으로 반복된다. This is repeated in the next frame 144, etc. interval 156 for the next frame. 간격(156)은 프레임(144)의 마지막 획득된 입력 샘플 데이터 및 다음 프레임의 제1 획득된 입력 샘플 데이터(도시되지 않음) 사이의 간격을 나타낸다. Interval 156 represents the distance between the frame 144, the last acquired sample data, and then input the first (not shown), the obtained data of the frame of input samples.

프로세서(82)가 데이터를 획득하는 동안, 364kHz의 속도로 연속적으로 즉, 갭 없이 비트 쌍을 출력해야만 한다. While the processor 82 acquires data, continuously at a rate of 364kHz that is, should the output-bit pair without gap. 참조 번호(148)로 나타내지는 타이밍도(140)의 일부는 프레임(142)의 가장 나중 부분에 대한 비트 쌍의 타이밍을 나타낸다. A portion of the timing diagram 140 is shown by reference numeral 148 represents a bit pair of the timing for the latter portion of the frame 142. 게다가, 본 발명의 실시예에 따르면, 획득된 데이터의 NICAM 프로세싱이 시간 간격(150)동안 수행된다. In addition, according to an embodiment of the present invention, it is performed for the NICAM processing of the obtained data the time interval 150. The 간격(150)은 (i) 현재 프레임의 모든 입력 데이터가 획득되고, (ii) 동시에, 압신된 데이터 메모리(106,108)에 저장된 모든 압신된 데이터를 이전 프레임으로부터 출력하는 것이 매우 중요하다. Interval 150 (i) all the input data of the current frame is obtained, (ii) at the same time, it is very important to output all the data stored in the companding companding data memory 106, 108 from the previous frame. 이는 현재 프레임의 획득된 데이터(즉, 입력 A-채널 및 B-채널 데이터)가 (NICAM 규격에 따라) 프로세싱될 수 있고, 결과는 압신된 데이터 메모리(RAM(106,108))에 바로 저장될 수 있다는 것을 의미한다. This is that the data obtained in the current frame (i.e., input channel A- and B- channel data) (in accordance with the NICAM standard) can be processed, the results may be stored directly in the data companding memory (RAM (106,108)) It means. 결과적으로, 어떠한 부가적인 메모리도 필요로 되지 않는다. As a result, not to any additional memory is required. 프로세서(82)는 또한 마지막 비트 쌍이 압신된 데이터 메모리로부터 출력된 후, 새로운 입력 샘플이 획득되기 전에 모든 입력 데이터를 프로세싱하기에 충분히 빨라야만 한다. Processor 82 also must be fast enough to process all of the input data before it is after the output from the last bit pair companding data memory, a new input sample is obtained.

일 실시예에서, 각각의 A-채널 및 B-채널 샘플의 압신은, 패리티 비트들의 연산 및 스케일 팩터들과 패리티 비트들의 엔코딩과 함께, 도7에 도시된 회로 구현에 의해 수행된다. In one embodiment, with the encoding of each channel and the pressure of the A- B- channel samples worn, the parity bit of the operation and a scale factor and a parity bit, is performed by the circuit implementation shown in Fig. 압신된 샘플들의 포맷은 또한 참조번호(211)로 나타내지는 바와 같이 도시된다. The format of the companding sample is also shown as indicated by reference numeral 211. 특히, 포맷(211)은 22-비트들을 포함하고, MSB로부터 LSB로 도시되는데, 여기서 수정된 패리티 비트(P A )(참조번호 213)는 A 8 -A 0 에 대응하는, 압신된 A 데이터의 나머지에 이어지는 사인 비트(A 9 )(참조번호 215)로 이어진다. In particular, the format 211 is shown by LSB from the MSB, and includes 22-bits, where the modified parity bits (P A) (reference numeral 213) is corresponding to A 0 -A 8, of the A data companding leading cause of death in the remaining bits (a 9) leading to (reference number 215). A 0 에 이어지는 것은 수정된 패리티 비트(P B )(참조번호217)이고, 이는 사인 비트(B 9 )(참조번호 219)로 이어진다. The modified parity bits (P B) subsequent to A 0 (reference numeral 217), and which leads to the sign bit (B 9) (reference numeral 219). 사인 비트(B 9 )에 이어지는 것은 B 8 -B 0 에 대응하는 압신된 B 데이터의 나머지이다. It is subsequent to the sign bit (B 9) and the rest of the data companding B corresponding to B 8 -B 0. 수정된 패리티 비트(P A )는 MSB를 나타내는 반면, B 데이터 비트(B 0 )는 압신된 샘플들의 포맷(211)의 LSB를 나타낸다. The modified parity bit, while indicating the (P A) is MSB, B data bits (B 0) represents the LSB of the format 211 of the companding sample. 각각의 샘플은 입력 RAM으로부터 판독되고, 프로세싱되어, 시스템 클록의 한 사이클에서, 도시된 바와 같은 포맷(211) 또는 다른 적합한 포맷을 사용하여 압신된 데이터 RAM들에 기록된다. Each sample is read out of the RAM type, and processed, in one cycle of the system clock, is written to the companding using format 211 or other suitable format such as that shown data RAM. 본 발명의 일 실시예에 따르면, 전체 입력 RAM(100)을 프로세스하기 위해서 각각의 프레임의 단부에서 간격(150) 동안 시스템 클록의 32개의 사이클을 취한다. According to one embodiment of the present invention, it takes 32 cycles of the system clock for the interval 150 in the end of each frame in order to process the entire input RAM (100). 상기 논의되는 바와 같이, 도6은 입력 샘플들 및 쌍비트 사이의 타이밍 관계뿐만 아니라, 언제 입력 RAM 데이터가 압신된 샘플들을 생성하도록 프로세싱되는 지를 도시한다. As discussed above, Figure 6 shows how, as well as the timing relation between input samples and pairs of bits, the processing to generate a sample when the input RAM data companding.

일 실시예에서, 도7의 블록(104)은 (i) 압신 수단, (ii) 패리티 비트 연산을 수행하는 수단, (iii) 스케일 팩터들과 패리티 비트 엔코딩 수단, 및 (iv) 스크램블링 수단을 포함한다. In one embodiment, block 104 of FIG. 7 (i) companding includes means, (ii) means for performing a parity operation, (iii) the scale factor s and the parity bit encoding means, and (iv) the scrambling means do. 각각의 스케일 팩터가 3 개의 비트들을 갖는, 스케일 팩터들(R A ,R B )의 희망하는 비트들의 선택은 NICAM 규격에서 도시되는 바와 같다. Each scale factor with three bits, the selection of a desired bit of scale factor s (R A, R B) are as shown in the NICAM standard. 일 실시예에서, 스케일 팩터 비트 선택은 Modulo-3 카운터(180)에 의해 수행된다. In one embodiment, the scale factor bit selection is performed by the Modulo-3 counter 180. 대안적으로, 스케일 팩터 기능은 예컨대, 적합한 룩-업 테이블과 함께 다른 방식으로 구현될 수 있다. Alternatively, the scale factor function, for example, a suitable look-may be implemented in different ways with up table. 게다가, 스케일 팩터 비트는 NICAM 규격에서 설명되는 바와 같이 패리티 비트와 함께 EX-OR된다. In addition, the scale factor bits are EX-OR with the parity bit, as described in the NICAM standard. 일 실시예에서, 스케일 팩터(R A ,R B )의 선택된 비트는 본원에서 더 논의되는 바와 같이, 다기능 블록(168,178)에서 EX-OR 게이트들을 매개로 패리티 비트와 함께 EX-OR된다. In one embodiment, the selected bits of the scale factor (R A, R B) are EX-OR together and, as further discussed herein, the multi-functional blocks (168 178) a parity bit as a medium the EX-OR gate in.

일 실시예에서, 도7의 블록(104)은 일반적으로 참조번호 162로 나타내지는 A-채널 프로세싱 부분 및 일반적으로 참조번호 172로 나타내지는 B-채널 프로세싱 부분을 포함한다. In one embodiment, the block 104 of Figure 7 is generally Reference include represented B- channel processing part 172 shown by reference numeral 162 is a A- channel processing parts, and general. A-채널 프로세싱 부분(162)은 우측 쉬프터(164), EX-OR 트리(166), 다기능 블록(168) 및 EX-OR 게이트 블록(170)을 포함하는데, 여기서 EX-OR 게이트 블록(170)은 B-채널 프로세싱 부분(172)과 공유된다. A- channel processing section 162 is the right shifter (164), EX-OR tree (166), includes a multi-function block 168 and the EX-OR gate block 170, where the EX-OR gate block 170 It is shared with the B- channel processing section 172. the 신호 버스(122) 상의 입력 RAM(100)으로부터, 14개의 MSB는 신호 버스(190)를 매개로 우측 쉬프터로 경로가 정해진다. Input from the RAM (100) on a signal bus 122, the 14 MSB is the path defined by the right shifter to mediate signal bus 190. 우측 쉬프터(164)는 신호 버스(194) 상의 쉬프트된 출력을 제공하기 위해서 신호 버스(190) 상의 14개의 MSB 및 신호 라인(192) 상의 스케일 팩터(R A )에 응답하여 동작한다. Right shifter 164 operates in response to the 14 MSB and signal line 192, a scale factor (A R) on the signal on the bus 190 to provide a shifted output signals on bus 194. 쉬프트된 출력의 네 개의 MSB는 신호 버스(196) 상에서 폐기되고, 쉬프트된 출력의 10개의 LSB는 신호 버스(198) 상에서 전송된다. The four MSB of the shift output is discarded on a signal bus 196, to 10 LSB of the shift output signal is transmitted over bus 198. 신호 버스(198) 상의 10 개의 LSB의 6 개의 MSB는 신호 버스(200)를 매개로 EX-OR 트리(166)로 경로가 지정된다. Six MSB of the 10 LSB signal on the bus 198 is routed to the EX-OR tree 166 to mediate the signal bus 200. EX-OR 트리(166)는 라인(202) 상에 출력을 제공하기 위해서 신호 버스(200) 상의 6 개의 MSB에 응답하여 동작한다. EX-OR tree 166 operates in response to the six MSB on the signal bus 200 to provide an output on line 202. 즉, EX-OR 트리(166)는 모든 6 개의 입력의 EX-OR을 수행하고, 단일 비트 출력을 생성한다. That is, EX-OR tree 166 performs EX-OR of all six inputs and generates a single bit output. 라인(202) 상의 신호는 다기능 블록(168)으로 입력된다. Signal on line 202 is input to the multi-function block 168. 다기능 블록(168)은 출력 신호 버스(206) 상에 MSB를 제공하기 위해서, 라인(202) 상의 신호, Modulo 3 카운터(180)의 출력(204) 및 신호 라인(192) 상의 스케일 팩터(R A )에 응답하여 동작한다. Multi-function block 168 is the output signal bus 206 to provide the MSB on the line 202 signal, Modulo 3 counter 180 output 204 and the signal line 192, a scale factor (R A on the on the ) operates in response to. 다시 말해서, 다기능 블록(168)은 본원에서 논의되는 바와 같이, 수학식 1 및 표1에 따라 Modulo 3 카운터(180)에 의해 생성된 제어 신호(204)에 기초하여 스케일 팩터(R A )(192)의 비트를 선택한다. In other words, the multi-function block 168 is a scale factor (R A), on the basis of the control signal 204 generated by the Modulo 3 counter 180, according to equation (1) and Table 1 as will be discussed herein (192 ) to select a bit of. 게다가, 다기능 블록(168)은 R A 의 선택된 비트를 EX-OR 트리(166)의 출력과 함께 EX-OR하므로, 라인(206) 상에 출력된 포맷(211)의 수정된 패리티 비트(P A )(213)를 생성한다. In addition, the multi-function block 168 is the selected bit of the R A EX-OR tree (166) output and with EX-OR, so, line 206 the modified parity bits (P A of the format 211, the output on the ) generates (213). 버스(206) 상의 MSB는 버스(198) 상의 10 개의 LSB와 결합되어 신호 버스(208) 상의 대응하는 압신된 샘플의 11 개의 MSB를 생성한다. MSB on the bus 206 in conjunction with the 10 LSB on the bus 198, generates the 11 MSB of the corresponding companding samples in the signal bus 208. The 버스(208) 상의 11 개의 MSB는 버스(238) 상의 대응하는 압신된 샘플의 (논의될) 11 개의 LSB와 결합되어, 신호 버스(210) 상의 압신된 샘플의 22 개의 비트를 생성하고, EX-OR 게이트 블록(170)에 입력한다. 11 MSB on the bus 208 has bus 238 is coupled with a corresponding one of the companding sample (to be discussed) to 11 LSB, the signal bus 210, generating a 22-bit of the sample on a companding, and on the EX- OR is input to the gate block 170. 일 실시예에서, EX-OR 게이트 블록(170)은 22 개의 EX-OR 게이트를 포함하는데, 각각의 게이트는 신호(210)의 비트와 신호(212)의 대응하는 비트의 EX-OR을 수행하므로, 라인(130) 상의 22-비트 출력을 생성한다. In one embodiment, EX-OR gate block 170 comprises a 22 EX-OR gates, each gate, so do the EX-OR of the corresponding bit in the bit and the signal 212 of the signal 210 and generates a 22-bit output on line 130.

B-채널 프로세싱 부분(172)은 우측 쉬프터(174), EX-OR 트리(176), 다기능 블록(178) 및 A 채널 처리 부분(162)과 공유되는 EX-OR 게이트 블록 (170)을 포함한다. B- The channel processing portion 172 includes a right shifter (174), EX-OR tree 176, a multi-function block 178 and the A-channel processing section 162 and the shared EX-OR gate block 170 is . 신호 버스(122) 상의 입력 RAM(100)으로부터, 14개의 LSB는 신호 버스(220)를 매개로 우측 쉬프터로 경로 지정된다. Input from the RAM (100) on a signal bus 122, 14 LSB is designated as a right shifter, as a medium path for signal bus 220. 우측 쉬프터(174)는 신호 버스(224) 상에 쉬프트된 출력을 제공하기 위해 신호 버스(220) 상의 14 개의 LSB 및 신호 버스(222) 상의 스케일 팩터 비트(R B )에 응답하여 동작한다. Right shifter 174 operates in response to the scale factor bit (R B) on the 14 LSB, and the signal bus 222 on the signal bus 220 to provide a shifted output signals on the bus 224. 쉬프트된 출력의 4개의 MSB는 신호 버스(226) 상에서 폐기되고 쉬프트된 출력의 10개의 LSB는 신호 버스(228)로 전달된다. 10 LSB of the 4 MSB of the shift output is discarded on a signal bus 226, the shift output is passed to the signal bus 228. 신호 버스(228) 상의 10 개의 LSB의 6 개의 MSB는 신호 버스(230)를 매개로 EX-OR 트리(176)에 연결된다. Six MSB of the 10 LSB signal on the bus 228 is connected to the EX-OR tree (176) to mediate the signal bus 230. EX-OR 트리(176)는 라인(232) 상에 출력을 제공하기 위해서 신호 버스(230) 상의 6개의 MSB에 응답하여 동작한다. EX-OR tree 176 operates in response to the six MSB on the signal bus 230 to provide an output on line 232. 즉, EX-OR 트리(176)는 모두 6개의 EX-OR을 수행하고, 단일 비트 출력을 생성한다. That is, EX-OR tree 176 performs all of the EX-OR 6, and generates a single bit output. 라인(232) 상의 신호는 다기능 블록(178)에 입력된다. Signal on line 232 is input to the multi-function block 178. 다기능 블록(178)은 출력 신호 버스(236)상에 MSB를 제공하기 위해서, 라인(232) 상의 신호, Modulo 3 카운터(180)의 출력(204) 및 신호 라인(222) 상의 스케일 팩터(R B )에 응답하여 동작한다. Multi-function block 178 is a scale on the output 204 and the signal line 222 of the signal, Modulo 3 counter 180 on line 232 to provide the MSB in the output signal bus 236, factor (R B ) operates in response to. 다시 말해서, 다기능 블록(178)은 본원에서 논의되는 바와 같이, 수학식 1 및 표 1에 따라 Modulo 3 카운터(180)에 의해 생성된 제어 신호(204)에 기초하여 스케일 팩터(R B )(222)의 하나의 비트를 선택한다. In other words, the multi-function block 178 is a scale factor (R B) on the basis of the control signal 204 generated by the Modulo 3 counter 180, according to equation (1) and Table 1 as will be discussed herein (222 ) selects one of the bits of the. 더욱이, 다기능 블록(178)은 R B 의 선택된 비트를 EX-OR 트리(176)의 출력과 EX-OR하므로, 라인(236) 상에 출력된 포맷(211)의 수정된 패리티 비트(P B )(217)를 생성한다. Furthermore, the multi-function block 178 is output and the EX-OR, so, line 236, the modified parity bits (P B) of the format 211, the output on the EX-OR tree 176, the selected bit of the R B and it generates (217). 버스(236) 상의 MSB는 버스(228) 상의 10 개의 LSB와 결합되어 신호 버스(238) 상의 대응하는 압신된 샘플의 11 개의 LSB를 생성한다. MSB on the bus 236 is coupled with the LSB 10 on the bus 228, it generates the 11 LSB of the companding samples corresponding signal on the bus 238. 버스(238) 상의 11 개의 LSB는 버스(208) 상의 대응하는 압신된 샘플의 11 개의 MSB)(이미 논의됨)와 결합되어, 신호 버스(210) 상에 압신된 샘플의 22 개의 비트를 생성하고 EX-OR 게이트 블록(170)에 입력한다. 11 LSB on the bus 238 is being 11 MSB of the corresponding companding sample) (already discussed on the bus 208) and is coupled to generate a 22-bit of the sample companding on a signal bus 210 EX-OR is input to the gate block 170. 본원에서 논의되는 바와 같이, 일 실시예에서, EX-OR 게이트 블록(170)은 22 개의 EX-OR 게이트를 포함하는데, 각각의 게이트는 신호(210)의 비트를 신호(212)의 대응하는 비트와의 EX-OR을 수행하므로, 라인(130) 상에 22-비트 출력을 생성한다. In as discussed herein, in one embodiment, EX-OR gate block 170 comprises a 22 EX-OR gates, each gate has corresponding bit of the bits in signal 210, signal 212 because it performs with the EX-OR, to generate a 22-bit output on line 130.

도7에서는 블록(104)이 채널 A 데이터 및 채널 B 데이터 각각을 처리하는 별도의 다른 프로세싱 부분(162,172)을 포함하는 것으로 도시되어 설명된다는 것이 주의된다. Figure 7 is noted that that the description is illustrated by block 104, including a channel A data and another, separate processing section for processing the B-channel data, respectively (162 172). 그러나 다른 실시예에서, 도7의 블록(104)은 두 개의 채널들 사이에서 멀티플렉싱된 단일 프로세싱 유닛(162 또는 172)을 포함할 수 있으므로, 또한 NICAM 프로세서(82)의 전체 하드웨어 복잡성을 감소시킨다. However, in other embodiments, the block 104 of Figure 7 can comprise a single processing unit (162 or 172) multiplexed between two channels, but also decreases the overall hardware complexity of the NICAM processor 82.

일 실시예에서, 스크램블링은 NX 22 ROM의 형태로 스크램블러(182)(도7)에 의해 제공되는데, 여기서 이런 예에서 N은 32이다. In one embodiment, the scrambling is provided by the scrambler 182 (FIG. 7) in the form of the ROM 22 NX, where the N is 32 in this example. 스크램블러(182)는 버스(212) 상에 22 개의 비트 스크램블링 출력을 제공하기 위해서, 어드레스 입력 라인(161) 상의 입력 RAM 어드레스에 응답한다. Scrambler 182 to provide a 22-bit scrambled output on the bus 212, the RAM in response to an input address on the address input lines (161). 어드레스 라인(161) 상의 어드레스는 적절한 것으로서, 어드레스 생성기(160)(도5)에 의해 제공될 수 있다. Address on the address lines 161 may be provided by as appropriate, the address generator 160 (FIG. 5). EX-OR 게이트(170)는 출력 신호 버스(130) 상에 스크램블링되고 압신된 데이터의 22 개의 비트를 제공하기 위해, 버스(210,212) 상의 비트에 응답한다. EX-OR gate 170 is responsive to the bits on to provide the 22 bits of the scrambling and companding on the output signal bus 130, data bus (210 212). 신호 버스(130)는 본원에서 논의되는 바와 같이, 도5의 압신된 데이터 RAM(106,108)에 입력된다. Signal bus 130, as will be discussed herein, is input to the data RAM (106,108) companding in Fig. 블록(104)은 또한 적합한 쓰기-가능 신호(WRITE_EN(1)(128), WRITE_EN(0)(132)(도5 및 도7) 각각을 압신된 데이터 RAM 1(106) 및 RAM 0(108)(도5 및 도8)에 제공하는데, 이는, 도5의 어드레스 생성기(160)에 의해 제공되는 어드레스와 함께, 예컨대, 도8에 도시된 바와 같이 압신된 A-채널 및 B-채널워드 쌍의 저장을 허용한다. Block 104 is also suitable for write-enable signal (WRITE_EN (1) (128), WRITE_EN (0) (132) (Figs. 5 and 7), the data RAM 1 (106) and RAM 0 (108 companding each) to provide a (5 and 8), which, along with the address provided by the address generator 160 of Figure 5, for example, of the channels and the A- B- channel companding word pair as shown in FIG. 8 allow Save.

새로운 입력 샘플들이 획득되고, 현재 프레임에 대한 압신된 샘플들이 압신된 데이터 RAM에 저장된 후, 이전 프레임에 관련된 마지막 쌍비트가 출력된 후에 현재 프레임의 모든 입력 샘플들은 프로세싱되기 때문에, 단지 하나의 32 X 28 RAM(100) 및 두 개의 16 X 22 RAM(106,108)은 입력 샘플들 및 압신된 샘플들을 각각 저장하는데 필요로 된다. Acquisition of new input samples are, after stored in the companding samples companding data RAM for the current frame, after the last pair of bits associated with the previous frame output all input samples of the present frame are because the processing, only one of the 32 X 28 RAM (100) and two 16 X 22 RAM (106,108) are required to store samples of the input samples and companding respectively. 따라서, 어떠한 여분의 메모리도 입력된 또는 프로세싱된 데이터를 저장하는데 필요로 되지 않는다. Therefore, it is not required to have any extra memory stores the input or processing data.

또한, 도7에 관하여, (164, 174 각각에서) 쉬프터는 대응하는 스케일 팩터들 (192에서는 R A 이고, 222에서는 R B )에 기초하여 (162,172 각각에서) 14-비트 A-채널 및 B-채널 샘플들을 우측으로 쉬프트시킨다. Further, with respect to Figure 7, the shifter (164, 174, respectively) is the corresponding scale factor on the basis of the (192 In, and R A, R B 222 In) (in 162 172, respectively) 14-bit channels A- and B- thereby shifted to the right channel sample. 쉬프터(164,174)는 팩터(4,3,2,1 또는 0)에 의한 입력을 우측으로 쉬프트시킬 수 있다. Shifter (164 174) is capable of shifting the input by a factor (4,3,2,1 or 0) to the right. 예를 들어, 스케일 팩터가 7이라면, 입력은 4 개의 비트에 의해 우측으로 쉬프트된다. For example, if the scale factor is 7, the input is shifted to the right by four bits. 신호 비트는 자동으로 쉬프트되므로, 이는 항상 (198, 228 각각에서) 10 개의 LSB의 MSB이다. Signal bit is automatically shifted in, which is always of the 10 MSB LSB (198, 228, respectively). 그러므로 4개의 MSB가 (196, 226에서 각각) 폐기될 수 있다. Therefore, there are four MSB may be discarded (at 196, 226, respectively). 각각의 패리티 비트는 (200, 230에서 각각) 6 개의 MSB를 EX-OR함으로써 연산되고, (202,232 각각에서) 결과적인 비트는 수학식 1에 따라 (192,222 각각에서) 스케일 팩터(R A ,R B )DML 스케일 팩터 비트와 함께 EX-OR된다. Each of the parity bits resulting bits (in 192 222, respectively) according to equation (1) scale factor (R A, R B (200 , 230, respectively) is calculated by the six MSB EX-OR, (in 202 232, respectively) ) it is EX-OR with the DML scale factor bits. (206, 236 각각에서) 수정된 패리티 비트들(P'i)은 다음의 방식으로 패리티 비트들(Pi)을 스케일 팩터 워드들(R A ,R B )과 엔코딩함으로써 획득된다: S (206, 236 in each of) the modified parity bits (P'i) is obtained by the parity bits (Pi), the scale factor word in the following manner, (R A, R B), and encoding:

Figure 112008022110402-pct00001

여기서 i는 (도2(I)의 참조번호 19)로 나타내지는)64 개의 샘플 구조의 인덱스이고, R 2A , R 1A , R 0A 및 R 2B , R 1B , R 0B 는 각각 R A 및 R B 의 비트이며, Where i is represented), indexes of 64 samples structure (FIG reference number 19 in 2 (I)), R 2A , R 1A, R 0A and R 2B, R 1B, R 0B is R A and R B, respectively and the bit,

Figure 112008022110402-pct00002
는 EX-OR 동작을 나타낸다. Represents an EX-OR operation. 페이로드 블록 내에서, 64를 통해서 패리티 비트들(55 내지 64)은 범위 비트를 전달하는데 포함되지 않는다. In the payload block, the parity bit through the 64 (55 to 64) are not included in the transmission-bit range. 수학식1에서, 홀수-번호화된 인덱스들을 갖는 Pi 및 P'i는 채널 A에 관련되는 반면, 짝수-번호화된 인덱스들을 갖는 Pi 및 P'i는 채널 B에 관련된다. In Equation 1, the odd - Pi and P'i having a numbering index, on the other hand, even according to the channel A - Pi and P'i having a numbering index is associated with a channel B.

수학식1으로부터 비롯된 표1은 각각의 RAM 어드레스를 대응하는 스케일 팩터 비트와 링크한다. Table 1 derived from equation (1) is linked to the scale factor bits corresponding to each RAM address. 어드레스 카운트와 동기화된, Modulo-3 카운터(180) 또는 적합한 룩-업 테이블(LUT)은 A-채널 및 B-채널에 대한 현재 패리티 비트들과 함께 EX-OR되는데 필요한 스케일 팩터를 선택한다. Synchronized with the address counting, Modulo-3 counter 180, or a suitable look-up table (LUT) selects a scale factor needed for EX-OR with the current parity bits for the A- and B- channels channel. 그 후에, 수정된 패리티 비트들은 압신된 데이터의 MSB 전에 삽입된다. Thereafter, the modified parity bits are inserted before the MSB of the data companding. 두 개의 11-비트 데이터는 도7에 도시된 출력(130) 상에 22-비트 워드를 형성하도록 합쳐진다. Two 11-bit data is integrated to form a 22-bit word on the output 130 shown in Fig. 이러한 실시예에서, 스크램블링은 인터리빙 프로세스 전에 샘플들 상에서 직접 수행된다. In this embodiment, the scrambling is performed directly on the sample before the interleaving process.

입력 RAM 어드레스 RAM address input Modulo 3 Modulo 3 스케일 팩터 비트 Scale factor bit 인터리빙 전 위치 Interleaved forward position 입력 RAM 콘텐츠 Type RAM contents 인터리빙 Interleaving
전 위치 All positions
스케일 팩터 비트 Scale factor bit
0 0 2 2 R 2A R 2A 1 One A1 A1 B1 B1 2 2 R 2B R 2B
1 One 1 One R 1A R 1A 3 3 A2 A2 B2 B2 4 4 R 1B R 1B
2 2 0 0 R 0A R 0A 5 5 A3 A3 B3 B3 6 6 R 0B R 0B
3 3 2 2 R 2A R 2A 7 7 A4 A4 B4 B4 8 8 R 2B R 2B
4 4 1 One R 1A R 1A 9 9 A5 A5 B5 B5 10 10 R 1B R 1B
5 5 0 0 R 0A R 0A 11 11 A6 A6 B6 B6 12 12 R 0B R 0B
6 6 2 2 R 2A R 2A 13 13 A7 A7 B7 B7 14 14 R 2B R 2B
7 7 1 One R 1A R 1A 15 15 A8 A8 B8 B8 16 16 R 1B R 1B
8 8 0 0 R 0A R 0A 17 17 A9 A9 B9 B9 18 18 R 0B R 0B
9 9 2 2 R 2A R 2A 19 19 A10 A10 B10 B10 20 20 R 2B R 2B
10 10 1 One R 1A R 1A 21 21 A11 A11 B11 B11 22 22 R 1B R 1B
11 11 0 0 R 0A R 0A 23 23 A12 A12 B12 B12 24 24 R 0B R 0B
12 12 2 2 R 2A R 2A 25 25 A13 A13 B13 B13 26 26 R 2B R 2B
13 13 1 One R 1A R 1A 27 27 A14 A14 B14 B14 28 28 R 1B R 1B
14 14 0 0 R 0A R 0A 29 29 A15 A15 B15 B15 30 30 R 0B R 0B
15 15 2 2 R 2A R 2A 31 31 A16 A16 B16 B16 32 32 R 2B R 2B
16 16 1 One R 1A R 1A 33 33 A17 A17 B17 B17 34 34 R 1B R 1B
17 17 0 0 R 0A R 0A 35 35 A18 A18 B18 B18 36 36 R 0B R 0B
18 18 2 2 R 2A R 2A 37 37 A19 A19 B19 B19 38 38 R 2B R 2B
19 19 1 One R 1A R 1A 39 39 A20 A20 B20 B20 40 40 R 1B R 1B
20 20 0 0 R 0A R 0A 41 41 A21 A21 B21 B21 42 42 R 0B R 0B
21 21 2 2 R 2A R 2A 43 43 A22 A22 B22 B22 44 44 R 2B R 2B
22 22 1 One R 1A R 1A 45 45 A23 A23 B23 B23 46 46 R 1B R 1B
23 23 0 0 R 0A R 0A 47 47 A24 A24 B24 B24 48 48 R 0B R 0B
24 24 2 2 R 2A R 2A 49 49 A25 A25 B25 B25 50 50 R 2B R 2B
25 25 1 One R 1A R 1A 51 51 A26 A26 B26 B26 52 52 R 1B R 1B
26 26 0 0 R 0A R 0A 53 53 A27 A27 B27 B27 54 54 R 0B R 0B

일 실시예에서, N이 32로 선택되고(도7), 의사-랜덤 시퀀스 생성기 또는 스크램블러는 인터리빙 전에 압신된 데이터에 관하여 정확한 시간에 출력되는 방식으로 저장된 1-비트 사전 연산된 의사-랜덤 번호들을 포함하는 32 X 22 룩-업 테이블(ROM(182))을 포함한다. In one embodiment, N is selected to 32 (Fig. 7), the pseudo-random sequence generator or scrambler is one-bit pre-computed pseudo stored in such a way that the output at the correct time with respect to the data before interleaving companding-random number comprises up table (ROM (182)) - 32 X 22 containing look. 의사-랜덤 시퀀스의 반복 기간이 511일지라도, 22 X 32 = 704 값들이 디자인을 간략하게 하도록 저장된다. Pseudo-repeat period, even if the random sequence is 511, 22 X 32 = 704 values ​​are stored to simplify the design. 이런 방식으로, 1-비트 사전 연산된 의사-랜덤 번호들이 프로세서(82)에 의해 생성된 22 개의 비트 압신된 샘플들과 (EX-OR 게이트(170)를 매개로) EX-OR될 수 있다. In this way, the one-bit pre-computed pseudo-random numbers are 22-bit companding the sample and generated by the processor 82 (an EX-OR gate 170 as a medium) can be EX-OR. 일 실시예에서, 압신될 데이터만이 여러 사전 결정된 조건의 구현 결과로써 스크램블링될 필요가 있다고 결정된다. In one embodiment, the data is only companding is determined that it is necessary to be scrambled as a result of the implementation of several predetermined conditions. 사전 결정된 조건들은 다음의 내용을 포함한다: The predetermined conditions include the following information:

1) FAW가 NICAM 규격의 요구마다 스크램블링될 필요가 없다; 1) FAW is not required to be scrambled for each request of the NICAM standard;

2) NICAM 규격에서의 규정에 의해, 5-비트 제어 정보는 0들만을 포함하는 의사-랜덤 시퀀스의 개시 부분 동안 출력된다; 2) by the terms of the NICAM specification, a 5-bit control information is pseudo-containing only 0 to be output during the start portion of a random sequence; And

3) 11개의 부가적인 데이터 비트들의 값은 절대값(즉,0)으로 설정될 수 있어서, 먼저 부가적인 데이터 비트들을 사전 스크램블링한다. 3) The value of 11-bit additional data is to be able to be set to the absolute value (i.e., 0), the first pre-scrambling of additional data bits.

다른 실시예에서, 704개의 의사-랜덤 번호들이 ROM(138)과 같은 MX 2 룩-업 테이블에 저장되고(M은 352임), 스크램블링은 비트 스트림 생성기(114)에서 수행된다(도5 및 도9). In another embodiment, the 704 pseudorandom numbers are MX 2 look like ROM (138) - is stored in up table (M is a 352 Im), the scrambling is performed at the bit stream generator 114 (FIG. 5 and FIG. 9).

도8은 본 발명의 일 실시예에 따른 획득 및 압신을 위한 메모리 맵핑(250)의 예를 도시한다. Figure 8 illustrates an example of the memory map 250 for acquiring and put pressure according to one embodiment of the present invention. 블록(252)은 A-채널 및 B-채널의 획득을 위한 메모리 맵핑을 도시한다. Block 252 illustrates the memory mapping for channel acquisition of A- and B- channels. 행렬의 각 행의 32개의 샘플들은 참조번호(260)로 나타내지고, 행렬의 각각의 열의 28개의 비트들은 참조번호(262)로 나타내진다. 32 samples in each row of the matrix have been shown by reference numeral 260, each row of 28 bits in the matrix are represented by reference numeral 262. 32개의 14-비트 A-채널 및 B-채널데이터는 도4의 입력 섹션에 의해 생성됨에 따라 저장된다. 32 14-bit channels and A- B- channel data is stored according to the generated by the input section in Fig. 블록(254)은 LSB로부터 MSB로 24비트의 프레임 정렬 단어(FAW), 제어 정보(C) 및 부가적인 데이터(AD)를 나타낸다. Block 254 represents the frame alignment words from the LSB to the MSB of the 24-bit (FAW), control information (C) and additional data (AD). 블록(256)은 비트 인터리빙 프로세스를 설명하기 위해서 NICAM 규격에서 규정되는 바와 같은 것에 대응하는, 도2(Ⅱ)로부터 비롯된다. Block 256 is derived from 2 (Ⅱ), also corresponding to that as defined in the NICAM standard for explaining the bit interleaving process. 블록(256)은 비트들 대신 데이터 워드들을 사용하여 비트 인터리빙을 수행하는데 사용되는 행렬 구조를 보여준다. Block 256 shows the matrix structure used to perform the bit interleaving with data words in place of the bit. 행렬(256)의 각각의 열의 44개의 비트들(또는 4 개의 압신된 워드들)은 참조번호(264)로 나타내지고, 행렬의 각각의 열의 16 개의 비트들은 참조번호(266)로 나타내진다. Matrix, each of the 44 bit sequence of 256 (or four companding word s) is represented by reference numeral 264, each column of the matrix of 16 bits are represented by reference numeral 266. 행렬의 제1 및 제2 열은 참조번호(268,270)로 각각 나타내진다. The first and second columns of the matrix is ​​represented respectively by the reference numeral (268 270). 행렬(256)의 마지막 행은 참조번호(272)로 나타내진다. The last row of the matrix 256 is represented by reference numeral 272. 특히, 블록(256)은 (한번에 4 개의 압신된 워드들) 열로 기록되며, (한번에 하나의 비트) 열로 판독되는 44 X 16 행렬구조를 포함하는 것으로 도8에 도시된다. In particular, the block 256 is recorded (in a time of four companding word) columns are, as including a 44 X 16 matrix structure being read column (one bit at a time) is shown in Fig. 과거에는, 블록(256)의 이러한 구조의 비용이 매우 효율적이지 않았는데, 이는 (i) 행으로 기록될 수 있고, 열로 판독될 수 있는 특정한 RAM 또는 (ii) FPGA 중 어느 하나를 필요로 할 것이기 때문이다. In the past, the cost of such a structure of the block 256 did not very efficient, which may be recorded in the row (i), to heat because require any of the specific RAM or (ii) FPGA that can be read to be. 그러나 본 발명의 실시에는 종래의 이러한 문제점을 극복한다. However, embodiments of the present invention is to overcome the above problems of the prior art.

본 발명의 일 실시에에 따르면, 비트 인터리빙 프로세스는 메모리 맵핑(블록 (106,108), 도8) 및 비트 추출(블록(110,112), 도5)의 결합을 포함한다. According to one embodiment of the present invention, the bit interleaving process includes a combination of a memory mapping (block 106, 108, Fig. 8) and the bit extraction (block 110, 112, Fig. 5). 다시 말해서, NICAM 프로세서(82)는 두 개의 단계로 비트 인터리빙 프로세스를 수행한다. In other words, NICAM processor 82 performs a bit interleaving process in two steps.

첫번째로, 압신된 샘플들은 도8에 도시된 바와 같이 구성되어 참조번호(258)로 함께 나타내지는 두 개의 16 X 22 RAM(106,108)에 저장된다. First, the companding samples are represented together with the reference number 258, is configured as shown in Figure 8 is stored in two 16 X 22 RAM (106,108). 도시된 바와 같이, RAM(106,108)의 각각의 행의 16개의 비트들은 참조번호(274)로 나타내지고, RAM(106,108)의 (A-채널 및 B-채널 압신된 샘플을 포함하는) 각각의 열의 22 개의 비트들은 참조번호(276,278)로 각각 나타내진다. Each column (including the A- and B- channels channel companding the sample), the RAM being represented by each of the 16 bits in the line are the reference number 274 of the (106,108), RAM (106,108) as illustrated 22 bits are respectively represented by reference number (276 278).

두번째로, RAM 위치들이 여러번 판독되어, 각각의 RAM 액세스에서 RAM 1(106)로부터 하나의 비트만을 그리고 RAM 0(108)으로부터 하나의 비트를 추출한다. Secondly, the RAM locations are read several times to extract one bit only one bit from the RAM 1 (106) in each of the RAM and the access from the RAM 0 (108). 이는 비트 인터리빙 프로세스를 간략하게 하고, 쌍비트(또는 비트쌍)를 직접 생성하도록 한다. This will be briefly and generating a pair of bits (or bit-pair) directly to the bit interleaving process. 특히, 어드레스(0 내지 7)에 대한 RAM 1 및 RAM 0의 11 개의 MSB가 도8에 도시된 행렬(256)의 제1열에 대응하고, 어드레스(0 내지 7)에 대한 RAM 1 및 RAM 0의 11 개의 LSB는 행렬(256)의 제2 열에 대응한다. In particular, the address of the RAM 1 and RAM 0 for a first response, and the addresses (0 to 7), the columns of the matrix 256 shown in Figure 8. The 11 MSB of the RAM 1 and RAM 0 to (0-7) 11 LSB corresponds to the second column of the matrix (256). RAM 1 및 RAM 0의 어드레스(8 내지 15)에 대한 RAM 1 및 RAM 0의 11 개의 MSB 및 11 개의 LSB는 행렬(256)의 제3 및 제4 열의 샘플들을 각각 포함한다. 11 MSB and LSB of RAM 1 11 and RAM 0 to RAM 1 and the address (8 to 15) of RAM 0 includes respective third and fourth columns of the sample matrix (256). 다시 말해서, RAM 1 및 RAM 0은 각각 각각의 쌍비트(예컨대, 쌍 비트(A1 j, A3 j ), 쌍 비트(A5 j ,A7 j ),…, 쌍 비트(A29 j ,A31 j ); 쌍 비트(B1 j ,B3 j ), 쌍 비트(B5 j ,B7 j ),…, 쌍 비트(B29 j ,B31 j ); 쌍 비트(A2 j , A4 j ), 쌍 비트(A6 j ,A8 j ),…, 쌍 비트(A30 j ,A32 j ); 쌍 비트(B2 j ,B4 j ), 쌍 비트(B6 j ,B8 j ),…, 쌍 비트(B30 j ,B32 j ), 여기서 j는 비트 인덱스이고, 이들의 범위는 0 내지 10)의 MSB 및 LSB를 포함한다. In other words, RAM 1 and RAM 0 has each pair of bits (e.g., a pair of bits (A1 j, A3 j), pairs of bits (A5 j, A7 j), ..., dibit (A29 j, A31 j), respectively; a pair bit (B1 j, B3 j), pairs of bit (B5 j, B7 j), ..., dibit (B29 j, B31 j); dibit (A2 j, A4 j), pairs of bit (A6 j, A8 j) , ..., dibit (A30 j, A32 j); dibit (B2 j, B4 j), pairs of bit (B6 j, B8 j), ..., dibit (B30 j, B32 j), where j is a bit index and, the range of these comprises a MSB and LSB of 0 to 10).

RAM 1(106) 및 RAM 0(108)의 어드레스 카운터는 매시간 증가되고, 프로세서 출력 스트로브(94)는 전단 출력 섹션(84)으로부터 수신된다. Address counter in RAM 1 (106) 0 and RAM (108) is incremented every time, the processor outputs the strobe 94 is received from the front end output section 84. 스트로브(94)는 거의 심볼 속도로 생성된다. Strobe 94 is produced almost to the symbol rate. RAM 1(106) 및 RAM 0(108)의 어드레스(0 내지 7)에서 위치는 22번 판독된다. In the address (0 to 7) of the RAM 1 (106) and RAM 0 (108) position is read out 22 times. 완전한 워드들이 판독되지만, 단지 두 개의 비트가 실제로 매시간 사용된다(즉, 추출된다). But complete words are read, only the two bits are in fact every time use (i.e., is extracted). 제1 시간, 워드(A)의 모든 LSB(도2(Ⅱ)의 비트들(25,69,113,157,…,685)에 대응하는)가 판독되고, 제2 시간, 워드(A)의 LSB 다음의 모든 비트들(비트들(70,114,158,…,686) 등에 대응)이 판독된다. A first time, and all the LSB (corresponding to the bits (25,69,113,157, ..., 685) of Figure 2 (Ⅱ)) of the word (A) read a second time, all of the LSB of the next word (A) bits (bits (70,114,158, ..., 686) may correspond to a) is read. 11번 후에, 워드(A)의 모든 비트들이 판독된다. After 11, all bits of the word (A) are read out. 프로세스는 워드(B)의 모든 비트들을 판독하도록 또 다른 11번 반복된다. The process is again repeated another 11 times so as to read all the bits of the word (B). 그 후에, 동일한 프로세스는 어드레스(8 내지 15)에 적용된다. Thereafter, the same process is applied to the address (8 to 15). RAM 1(106) 및 RAM 0(108)으로부터 추출된 쌍비트는 도5의 비트 추출기(110,112)의 출력(111,113) 상에서 각각 사용 가능하다. The extracted pairs from the RAM 1 (106) and RAM 0 (108) bit is available on the respective outputs (111 113) of the bit extractor 110, 112 of FIG.

도9는 본 발명의 일 실시예에 따른 상세한 도5의 비트 스트림 생성기(114)의 개략적인 블록도이다. Figure 9 is a schematic block diagram of a detailed bit stream generator 114 of Figure 5 according to one embodiment of the present invention. 비트 스트림 생성기(114)는 8-비트 FAW, 5-비트 제어 정보 및 페이로드와 결합되는 11-비트 부가적인 데이터를 프로세싱하는 임무를 수행한다. A bit stream generator 114, performs the task of processing the 11-bit additional data is combined with the 8-bit FAW, 5--bit control information and a payload. 결과적인 출력 비트 스트림은 도2(Ⅱ)에서 도시된 스트림과 동일하고, 여기서 비트들은 비트 쌍에서 그룹화되고, 홀수-번호화된 비트들은 MSB이고, 짝수-번호화된 비트들은 LSB이다. The resulting output bit stream is same as that shown in stream 2 (Ⅱ) degrees, where bits are grouped in the bit pair, the odd-numbered bits of the LSB-MSB bits are the numbered and even-numbered. 게다가, 일 실시예에서, 비트 스트림 생성기(114)는 또한 차동 엔코딩을 수행함으로써, 도4의 출력 섹션(84)으로 송신되는 동위상 및 직교위상 데이터를 생성한다. In addition, in one embodiment, by a bit stream generator 114 also perform the differential encoding, and generates the in-phase and quadrature data to be transmitted to the output section 84 of FIG. 다른 실시예에서, 비트 스트림 생성기(114)는 또한 본원에서 더 논의되는 바와 같이, ROM(138) 및 EX-OR 게이트들(1110,1113)을 매개로 인터리빙되고 압신된 데이터 비트들의 스크램블링을 수행한다. In another embodiment, the bit stream generator 114 also performs a further, as will be discussed, ROM (138), and EX-OR gates (1110,1113) are interleaved to the scrambling of the medium the companding data bit herein .

도9에 도시된 바와 같이, 비트 스트림 생성기는 두 개의 멀티플렉서(912,914), 프리패이스 생성기(preface generator)(900) 및 차동 엔코더(916)를 포함한다. As shown in Figure 9, the bitstream generator comprises two multiplexers (912 914), free paeyiseu generator (generator preface) (900) and a differential encoder (916). 프리패이스 생성기(900)는 적합한 제어 신호들에게 응답하여, 비트 쌍으로 FAW, 제어 정보 및 부가적인 데이터들 중 하나를 출력한다. Free paeyiseu generator 900 in response to appropriate control signals, the bit pair, and outputs one of the FAW, control information and additional data. 특히, 신호 라인(902) 상의 비트 쌍 카운터 입력에 응답하여, 신호 라인(904) 상의 프레임 카운터 입력, 신호 라인(906) 상의 프로그래밍 가능한 제어 정보 입력, 프리패이스 생성기(900)가 MSB 및 LSB 출력들(908,910) 각각 상에서 비트 쌍으로 그룹화된, FAW, 제어 정보 및 부가적인 데이터를 생성한다. In particular, the programmable control information input landscape paeyiseu generator 900, the MSB and the LSB output on the signal line frame counter input, signal line 906 on the bit pair in response to the counter input, signal line 904 on the 902 (908 910) and generates a, FAW, control information and additional data are grouped into pairs of bits on each. 신호 라인(917) 상의 MUX 제어 신호에 응답하여, 멀티플렉서(912)는 MUX 출력(913) 상의 입력들(111,908) 중 하나를 멀티플렉싱하고, 멀티플렉서(914)는 MUX 출력(915) 상의 입력들(113,910) 중 하나를 멀티플렉싱한다. In response to a MUX control signal on the signal line 917, the multiplexer 912 to multiplex one of the inputs (111 908) on the MUX output 913, and the multiplexer 914 is input on the MUX output 915 (113 910 ) multiplexes one.

비트쌍(0 내지 11)에 대해서, 멀티플렉서 출력들은 프리패이스 생성기(900)의 출력들과 결합되는 반면, 비트쌍(12 내지 363)에 대해서, 멀티플렉서 출력들은 신호들(111,113)과 결합된다. For a bit pair (0 to 11), the multiplexer outputs for the other hand is coupled with the output of the pre-paeyiseu generator 900, the bit pair (12 to 363), the multiplexer outputs are combined with the signal (111 113). 이러한 방식으로, 프리패이스 생성기(900)에 의해서 비트 쌍으로 생성되는, FAW, 제어 정보 및 부가적인 데이터가 페이로드 전에 출력 비트 스트림의 처음에 삽입된다. In this way, the free paeyiseu, FAW, control information and the additional data generated by the bit pair by the generator 900 is inserted at the beginning of the output bit stream before the payload. 페이로드가 신호 라인(111,113) 각각 상에서 도5의 비트 추출 블록(110,112)의 출력들을 포함한다는 것을 상기하자. Recall that the payload signal line (111 113) comprises the output of the bit extraction block 110, 112 of Figure 5 on each. 게다가, 프로세서 스트로브(94) 및 입력(913,915) 상의 데이터에 응답하여, 차동 엔코더(916)는 출력 I(90) 및 Q(92) 각각 상에 차동으로 엔코딩된 동위상 및 직교위상 데이터를 생성한다. In addition, in response to the data on the processor, the strobe 94 and the input (913 915), a differential encoder 916 to produce an in-phase and quadrature data encoded in the differential on each of the output I (90) and Q (92) . 출력 I(90) 및 Q(92)는 도4의 출력 섹션(84)으로 송신되고, 여기서, 출력 비트 스트림은 364kHz에서 샘플링된다. Output I (90) and Q (92) is transmitted to the output section 84 of FIG. 4, where the output bit stream is sampled at 364kHz. 여러 제어 신호들(비트 쌍 카운터, 프레임 카운터, 프로그래밍 가능한 제어 정보, MUX 제어 및 프로세서 스트로브)는 본 발명의 일 실시예에 따른 NICAM 엔코더 프로세싱에 관하여 상기 신호를 구현하기 위해 적합한 회로 소자 또는 다른 수단(도시되지 않음)에 의해 제공된다. A number of control signals (bit pair counter, a frame counter, a programmable control information, MUX control and processor strobes) are appropriate circuitry or other means for implementing the signal about the NICAM encoder processing according to one embodiment of the present invention ( is provided by not shown).

또한, 상술된 바와 같이, 다른 실시예에서, 비트 스트림 생성기는 또한 (MX 2) ROM(또는 룩-업 테이블)(138) 및 EX-OR 게이트들(1110,1130)의 형태로 스크램블러를 포함할 수 있다. Further, in another embodiment, as described above, the bitstream generator also (MX 2) ROM - comprise a scrambler in the form of (or look-up table) 138 and EX-OR gates (1110,1130) can. ROM(138)은 어드레스 입력(161)을 통해 어드레스 정보를 수신한다. ROM (138) receives the address information via address input 161. ROM(룩-업 테이블) 및 EX-OR 게이트들은 적절한 것으로서, 블록(114)의 입력 데이터의 스크램블링을 수행하도록 구성된다. ROM (look-up table), and EX-OR gates as appropriate, is configured to perform the scrambling of the input data of the block 114. 특히, ROM(138)은 신호 라인(1380,1381) 각각을 매개로 EX-OR 게이트들(1110,1130)의 제1 입력들과 결합된다. In particular, ROM (138) is coupled with the first input of the signal lines (1380,1381), the EX-OR gate in each of the parameters (1110,1130). EX-OR 게이트들(1110,1130)의 제2 입력들은 MSB 라인(111) 및 LSB 라인(113)과 각각 결합된다. The second input of EX-OR gates (1110,1130) are coupled with each MSB line 111 and the LSB line 113. 이러한 실시예에서, 라인들(111,113)은 MUX들(912,914) 각각의 제1 입력들과 직접 결합되지 않을 것이다. In this embodiment, the lines (111 113) will not be bonded directly with each of the first input of the MUX (912 914). 게이트들(1110,1130)의 출력들은 MUX들(912,914)의 제1 입력들과 각각 결합된다. The output of the gates (1110,1130) are coupled respectively with the first input of the MUX (912 914). 또한, 이러한 실시예에서, M값은 352이다. Further, in this embodiment, M value is 352.

또 다른 실시예에서, 비트 추출 회로 블록들(110,112)의 출력들은 예를 들어, 직렬-대-병렬 컨버터(도시되지 않음)에 의해 단일 비트 스트림으로 합쳐지거나, 비트들은 압신된 데이터 RAM들(106,108)로부터 동시에 하나로 추출된다. In yet another embodiment, the output of the bit extraction circuit blocks 110, 112 are, for example, serial-to-or combined into a single bit stream by a parallel converter (not shown), the bits in the companding data RAM (106,108 ) it is simultaneously extracted from the one. 프리패이스 데이터(FAW, 제어 정보 및 부가적인 데이터)는 프리패이스 생성기(900)와 유사하지만 단일 비트 출력을 갖는, 수정된 프리패이스 생성기에 의해 생성된다. Free paeyiseu data (FAW, control information and additional data) is generated by a similar free paeyiseu generator 900, but having a single bit output, the modified pre-paeyiseu generator. 프리패이스 데이터(FAW, 제어 정보 및 부가적인 데이터)는 병렬-대-직렬 컨버터의 출력과 멀티플렉싱되므로, 도2(Ⅱ)에 도시된 비트 스트림을 생성한다. Free paeyiseu data (FAW, control information and additional data), parallel-to-serial converter, so the output of the multiplexing, and generates a bit stream shown in Figure 2 (Ⅱ). 이러한 실시예에서, 약 728kHz에서 샘플링된 비트 스트림은 병렬-대-직렬 컨버터(도시되지 않음)에 의해 비트 쌍으로 컨버팅되는 출력 섹션(84)으로 송신된다. In this embodiment, a bit stream sampled at about 728kHz are parallel-transmitted to the output section 84 which converts the bit pairs by serial converter (not shown) - for. 그 후에 비트쌍은 QPSK 변조를 수행하기 전에 차동으로 엔코딩된다. After that bit pair is encoded as a differential before performing the QPSK modulation.

일 실시예에서, NICAM 프로세서(82)는 신호 라인(90,92) 상에서 각각 제공되는, 모든 1ms 프레임에서 364 동위상 및 364 직교위상 데이터를 생성한다. In one embodiment, NICAM processor 82 generates the 364-phase and quadrature phase data 364 at every 1ms frame, each provided on a signal line (90,92).

일 실시예에서, 시스템 클록 주파수는 크리스탈 오실레이터에 의해 직접 생성되는 24MHz이고, 모든 다른 클록들은 정수 분리기를 갖는 이러한 시스템 클록(68)으로부터 비롯된다. In one embodiment, the system clock frequency is 24MHz that are directly generated by the crystal oscillator, and all other clocks are derived from this system clock (68) having an integer separator. 따라서, 어떠한 PLL도 필요로 되지 않는다. Therefore, it is not necessary to have any PLL. NICAM 엔코더의 단일-칩 구현은 도4에 도시된다. NICAM encoder of single-chip implementation is shown in FIG. 대안적인 실시예에서, 전단 섹션(80,84) 및 NICAM 프로세서(82)는 또한 오디오/비디오 집적 회로 칩에 임베드될 수 있다. In an alternative embodiment, the front end section (80,84) and NICAM processor 82 can also be embedded in an audio / video integrated circuit chip.

논의되는 바와 같이, 본 발명의 실시예들은 제한된 양의 메모리 및 회로 소자를 필요로 할 뿐만 아니라 시스템 구현의 전체 비용을 감소시키는 NICAM 알고리즘의 매우 효율적인 구현을 제공한다. As will be discussed, embodiments of the present invention provides a very efficient implementation of the NICAM algorithm that not only require a limited amount of memory and circuit elements reduces the overall cost of the system implementation. 게다가, 실시예들은 또한 VCR, DVD 플레이어, 디코더, 셋-톱 박스들 및 본 발명에 따른 NICAM 엔코더들을 갖는 다른 오디오/비디오 애플리케이션을 구비하는 것을 가능하게 함으로서 기술에서 문제점들을 해결한다. Furthermore, embodiments are also VCR, DVD player, decoder, set-to solve the problems in the art by making it possible to provided a different audio / video applications, having a top box and NICAM encoders according to the invention. 사실, RF 변조기들에 관련된 NICAM 엔코더들이 21-핀 SCART 커넥터 또는 세 개의 오디오/비디오 커넥터들(비디오, 좌 오디오 및 우 오디오) 대신, 단일 RF 커넥터를 통해 고품질 스테레오 사운드 및 합성 비디오를 제공할 수 있기 때문에, NICAM 엔코더들은 DVD 플레이어들, 스테레오 VCR, 셋-톱 박스들, 게임 스테이션 및 스탠드-얼론 유닛에서 사용될 수 있으므로, 전형적인 홈 엔터테인먼트 배선 아키텍처를 단순하게 하고, 또한 이들이 텔레비전 세트에 원격으로 접속하도록 한다. In fact, it can provide high quality stereo sound and a synthesized video with NICAM encoders are 21-pin SCART connector or three audio / video connectors (video, left audio, and right audio), instead, a single RF connector associated with an RF modulator because, NICAM encoders have DVD players, stereo, VCR, three - and to remotely connected to it it can be used in a standalone unit, simplifying the typical home entertainment wiring architecture, and also they are a television set-top boxes, gaming stations and stands . 본 발명의 실시예에 따른 내장형 NICAM 엔코더들을 갖는 장비들을 사용함으로써, 다수의 오디오/비디오 애플리케이션이 셋-톱 박스에 가능한 동축을 매개로 접속될 수 있고, 스테레오 오디오를 수신할 수 있다. By using equipment having a built-in NICAM encoders according to an embodiment of the present invention, a number of audio / video applications a set-up may be coaxial as possible to the top box as a medium, it is possible to receive stereo audio. 게다가, 전형적인 홈 엔터테인먼트 배선은 매우 단순화될 수 있다. Moreover, the typical home entertainment wiring can be greatly simplified.

본 발명의 실시예들은 엔코더들이 저가로 생산되도록 한다. Embodiments of the present invention to the encoder to produce at a low cost. 따라서, 이는 NICAM 엔코더들이 소비자 전자 애플리케이션에서 광범위하게 사용되도록 한다. Therefore, it should be NICAM encoders are widely used in consumer electronics applications. 게다가, 본 발명의 실시예들은 이미 공지된 것보다 매우 더 비용면에서 효율적인 NICAM 엔코더들의 구현을 가능하게 하는 제한된 수의 회로소자 및 메모리를 갖는 NICAM 프로세서를 통합함으로써 이러한 이슈를 어드레스한다. In addition, embodiments of the present invention by integrating a NICAM processor that has a limited number of circuit elements and a memory enabling the implementation of the NICAM encoder efficient in terms of cost much more than what is already known address these issues.

일 실시예에 따르면, NICAM 프로세서는 A-채널 및 B-채널 입력 데이터를 수신하고, 현재 프레임의 일시적으로 A-채널 및 B-채널 입력 데이터를 저장하는 입력을 갖는 제1 메모리를 포함하는데, 여기서 현재 프레임의 A-채널 및 B-채널 입력 데이터는 제1 클록 속도로 상기 제1 메모리에 저장된다. According to one embodiment, NICAM processor receives the A- and B- channels channel input data, comprises a first memory having an input for storing the temporary channel, and A- B- channel of input data in a current frame, wherein A- and B- channel input channel data of a current frame is stored in the first memory at a first clock rate. NICAM 프로세서는 또한 NICAM 규격의 요구에 따른 인터리빙된 포맷과 다른 포맷으로 이전 프레임의 압신된 A-채널 및 B-채널 데이터를 일시적으로 저장하는 제2 메모리를 포함한다. The NICAM processor also includes a second memory for temporarily storing the channel companding A- and B- channel data from the previous frame to the interleaving format and other formats in accordance with the NICAM standard. 인터리빙 회로는 이전 프레임 압신된 A-채널 및 B-채널 데이터를 NICAM 규격의 요구에 따른 인터리빙된 포맷으로 인터리빙하는 방식으로, 이전 프레임 압신된 A-채널 및 B-채널 데이터를 제2 클록 속도로 제2 메모리로부터 판독한다. Interleaving circuit is a channel A- and B- channel data companding previous frame in a manner that interleave the interleaved format according to the needs of the NICAM standard, the previous frame the companding A- and B- channel channel data to a second clock rate, It is read from the second memory. 비트 스트림 생성기는 출력 비트 스트림을 생성한다. A bit stream generator generates an output bit stream. 게다가, 출력 비트 스트림은 단일 비트들 또는 쌍비트들 중 하나를 포함할 수 있는데, 각각 728kHz에서 단일 비트 스트림에 대응하거나, 364kHz에서 쌍비트 비트 스트림에 대응한다. In addition, the output bit stream corresponding to the dibit bit-stream corresponds to a single bit stream in the may include one of a single bit or pair of bits, respectively, 728kHz or 364kHz in.

비트 스트림 생성기는 (i) 프레임 정렬 단어(FAW), 제어 정보 및 부가 데이터를 포함하는, 출력 비트 스트림의 제1 부분을 생성하는 프리패이스 생성기 및 (ii) 출력 비트 스트림의 페이로드 부분과 출력 비트 스트림의 제1 부분을 멀티플렉싱하는 멀티플렉서를 포함한다. A bit stream generator (i) the frame alignment word (FAW), control information, and additional pre-generating a first portion of the output bit stream containing data paeyiseu generator, and (ii) a payload portion and the output bits of the output bitstream and a multiplexer for multiplexing a first portion of the stream. 게다가, 쌍비트가 생성될 때, 비트 스트림 생성기는 또한 상기 비트 스트림 생성기에 의해 출력되기 전에 출력 비트 스트림을 차동으로 엔코딩하는 차동 엔코더를 포함한다. In addition, when the pair of bits is generated, the bitstream generator also includes a differential encoder which encodes the output bit-stream before the bit-stream output by the generator as a differential. 페이로드 부분은 제2 메모리로부터 판독한 것을 통해 인터리빙되는 것으로써 이전 프레임의 인터리빙되고 압신된 A-채널 및 B-채널 데이터를 포함한다. The payload portion is written to be interleaved with the one read from the second memory includes the interleaving and the channel companding A- and B- channel data of the previous frame. 압신 회로는 현재 프레임의 A-채널 및 B-채널 입력 데이터를 압신하고, 현재 프레임의 압신된 A-채널 및 B-채널 입력 데이터를 제3 클록 속도로 인터리빙된 포맷과 다른 포맷으로 제2 메모리에 저장한다. Companding circuit current and companding the A- and B- channel input channel data of the frame, in a second memory the channel companding A- and B- channel of the current frame input data in a format different from the format interleaved with the third clock rate stores. 일 실시예에서, 출력 비트 스트림의 제1 부분은 (a) 프레임 정렬 단어(FAW), (b) 제어 정보 및 (c) 부가적인 데이터의 쌍비트를 포함하는데, 여기서 출력 비트 스트림의 페이로드 부분은 이전 프레임의 인터리빙되고 압신된 A-채널 및 B-채널 데이터의 쌍비트를 포함한다. In one embodiment, the first portion (a) a frame alignment word (FAW), (b) control information, and (c) comprises a pair of bits of the additional data, wherein the payload portion of the output bit stream of the output bitstream includes a pair of bit interleaving and the channel companding A- and B- channel data of the previous frame. 게다가, 제1 클록 속도, 제2 클록 속도 및 제3 클록 속도는 서로 상이하다. In addition, the first clock rate, second clock rate, and a third clock rates are different from each other. 일 실시에에서, 압신 및 저장 회로는 제1 메모리에 저장하고 제2 메모리로부터 판독한 후에, 현재 프레임 내에서 간격 동안만 동작한다. In one embodiment, the companding and storing circuit operating only after the storage in the first memory and read out from the second memory, for an interval in the current frame.

또 다른 실시예에서, NICAM 규격에 따른 인터리빙된 포맷과 다른 포맷은 듀얼 워드 사전-인터리빙된 포맷을 포함한다. In another embodiment, the interleaving format and other formats in accordance with the NICAM standard dual word dictionary includes interleaved format. 게다가, 듀얼 워드 사전-인터리빙된 포맷의 듀얼 워드는 압신된 A-채널 워드 및 압신된 B-채널 워드 쌍의 22-비트들을 포함한다. In addition, the dual-word pre-dual word of the interleaved format comprises a companding A- B- channel word and companding the channel word of 22-bit pairs.

다른 실시예에서, 이전 프레임 압신된 A-채널 및 B-채널 데이터를 제2 메모리로부터 판독하는 인터리빙 회로는: (i) 압신된 A-채널 워드 쌍 또는 압신된 B-채널 워드 쌍의 MSB 워드에 대응하는 제1 워드 및 (ii) LSB 워드에 대응하는 제2 워드를 판독하는 수단 및 쌍비트를 형성하도록 제1 워드로부터 비트 및 제2 워드로부터 비트를 추출하는 수단을 더 포함하는데, 여기서 상기 판독 수단 및 추출 수단은 제2 메모리 내에 포함된 모든 쌍비트가 판독되어 추출될 때까지 판독 및 추출을 반복하도록 구성된다. In another embodiment, the previous frame, the channel companding A- and B- channel data interleaving circuit for reading from the second memory is: (i) the MSB of the word channel word pair companding the A- or B- channel companding the word pairs corresponding first word and (ii) to so as to form a means for reading a second word and a pair of bits corresponding to the LSB word further comprising means for extracting the bit from the bits and the second word from the first word, wherein the read to means and the extraction means is adapted to repeat the reading and extracted until the extracting is read every pair of bits included in a second memory. 게다가, 모든 판독되어 추출된 쌍비트들은 모두 NICAM 규격의 요구에 따라, 인터리빙되고 압신된 A-채널 및 B-채널 속도의 704 개의 비트들로된 비트 스트림을 형성한다. In addition, all pairs are read The extracted bits are all according to the needs of the NICAM standard, forming a bitstream with interleaving and the companding A- and B- 704 channel bits of the channel rate.

다른 실시예에서, NICAM 프로세서의 제2 메모리는 제1 및 제2 압신된 데이터 RAM을 포함하고, 여기서 압신 및 저장 회로는 상술된 순서로 제1 및 제2 압신된 데이터 RAM에 압신된 데이터를 저장하는 수단을 더 포함한다. In another embodiment, the second memory comprises a first and a second comprises a companding the data RAM, wherein the companding and a storage circuit of the NICAM processor stores the data companding the first and second companding in the above-mentioned order data RAM and it means for more. 게다가, 인터리빙 회로 판독 수단은 제1 및 제2 압신된 데이터 RAM 각각으로부터 판독하여 제1 및 제2 압신된 데이터 RAM의 액세스마다 두 개의 비트를 추출하기 하는 제1 및 제2 비트 추출기를 더 포함한다. In addition, the interleaving circuit reading means further includes first and second bit extractor for extracting the first and second companding the data read from the RAM the first and second two bits for each access of the data RAM companding . 액세스마다 두 개의 추출된 비트들은 쌍비트에 대응한다. Two extracted bits per access correspond to a dibit. 게다가, 압신 및 저장 회로가 동작하는 현재 프레임의 간격은 제2 메모리로부터 마지막 쌍비트를 판독한 후, 다음 프레임의 처음 전에 간격 동안이다. In addition, the storage interval for companding and for the current frame to the circuit operation interval after reading the last pair of bits from the second memory, before the beginning of the next frame.

또 다른 실시예에서, 제1 메모리는 제2 메모리로부터 이전 프레임 압신된 A-채널 및 B-채널 데이터를 판독하는 인터리빙 회로 판독 수단과 동시에 현재 프레임의 A-채널 및 B-채널 입력 데이터를 저장한다. In another embodiment, the first memory stores the previous frame, the channel companding A- and B- channel interleaving circuit reading means and at the same time of the current frame A- channel data is read and B- channel input data from the second memory . 제1 클록 속도는 32kHz를 포함하고, 제2 클록 속도는 (쌍비트 구현을 위해서) 약 364kHz 또는 (단일 비트 구현을 위해서) 728kHz를 포함하며, 제3 클록 속도는 약 24MHz를 포함한다. The first clock rate is the second clock rate comprises a 32kHz, and are (for the pair of bit implementation) a of about 364kHz, or (for the single-bit implementation) 728kHz, the third clock rate comprises approximately 24MHz. NICAM 프로세서는 단일 집적 회로 칩 구현을 포함한다. The NICAM processor comprises a single integrated circuit chip implementation. 제1 메모리는 (32 X 28) RAM을 포함하고, 제2 메모리는 제1 및 제2 (16 X 22) RAM을 포함한다. The first memory includes a (32 X 28) RAM, and the second memory comprises a first and a second (16 X 22) RAM. 후자의 실시예에서, 제1 및 제2 (16 X 22) RAM은 사전-인터리빙된 방식으로 압신된 A-채널 및 B-채널 워드 쌍들을 저장하고, 여기서 인터리빙 회로 판독 수단은 인터리빙된 방식으로 제1 및 제2 (16 X 22) RAM들로부터 압신된 A-채널 및 B-채널 워드 쌍들을 판독한다. In the latter embodiment, the first and the 2 (16 X 22) RAM is pre-stored in the channel the A- and B- channel word pair companding in an interleaved manner, wherein the interleaving circuit reading means is an interleaved system of claim first and second read channel of the A- and B- channel companding word pair from the (16 X 22) RAM.

부가적인 실시예에서, 현재 프레임의 압신된 A-채널 및 B-채널 데이터가 22-비트들 각각의 워드 쌍들을 포함하고, NICAM 프로세서는 또한 압신 및 저장 회로에 관하여 수행되는, 각각의 22-비트 압신된 A-채널 및 B-채널 데이터 워드 쌍을 스크램블링하는 스크램블링 회로를 포함하는데, 여기서 스크램블러는 (NX 22) ROM 및 EX-OR 게이트를 포함하고, 또한, (NX 22) ROM의 22-비트 출력이 EX-OR 게이트의 제1 입력들과 결합되고, 22-비트 압신된 A-채널 및 B-채널 데이터 워드 쌍들이EX-OR 게이트의 제2 입력과 한번에 하나의 워드 쌍이 결합되는데, 여기서 N은 32이다. In an additional embodiment, the companding A- B- channels and channel data for the current frame the contains the 22-bit word of each pair, NICAM processor may also be implemented, each of the 22-bits that are performed with respect to the storage circuitry and companding It comprises a scrambling circuit for scrambling a channel companding A- and B- channel data word pair, wherein the scrambler (NX 22) comprises a ROM and EX-OR gate, and further, (NX 22) ROM of a 22-bit output the EX-OR it is combined with the first input of the gate, a 22-bit channel companding the A- and B- channel data word pairs there is one pair of words at a time coupled with a second input of the EX-OR gates, where N It is 32. 후자의 실시예에서, 스크램블러는 룩-업 테이블을 포함하는데, 여기서 스크램블링은 모든 프레임의 처음에 다시 초기화된다. In the latter embodiment, the scrambler look-up table comprises a, in which the scrambling is reinitialized at the beginning of every frame. 게다가, 현재 프레임에 대한 압신 및 저장 회로가 스크램블러를 또한 포함한다. In addition, also it comprises a companding and storage circuit is a scrambler for the current frame.

또 다른 실시예에서, NICAM 프로세서는 또한 이전 프레임의 인터리빙되고 압신된 A-채널 및 B-채널데이터를 스크램블링하는 스크램블러를 포함하고, 여기서 스크램블러는 (MX 2) ROM 및 EX-OR 게이트를 포함한다. In yet another embodiment, NICAM processor also includes a scrambler for scrambling the interleaved in the previous frame and the companding A- B- channel and data channel, where the scrambler (MX 2) and a ROM containing the EX-OR gate. 게다가, (MX 2) ROM의 2-비트 출력은 EX-OR 게이트의 제1 입력들과 결합되고, 인터리빙되고 압신된 A-채널 및 B-채널 데이터의 2-비트 MSB 및 LSB 부분이 EX-OR 게이트의 제2 입력들과 한번에 2-비트가 결합되는데, 여기서 M은 352이다. In addition, (MX 2) of the 2-bit ROM output EX-OR is combined with the first input of the gate, the 2-bit MSB and LSB portions of the interleaving and the channel companding A- and B- channel data EX-OR at a time with a second input of the gate there is a 2-bit combination, where M is 352. 이러한 후자의 실시예에서, 비트 스트림 생성기는 스크램블러를 더 포함할 수 있다. In this latter embodiment, the bitstream generator may further include a scrambler. 게다가, 스크램블러는 룩-업 테이블을 또한 포함할 수 있고, 여기서 스크램블러는 모든 프레임의 처음에 다시 초기화된다. In addition, the scrambler look-up table may also include wherein the scrambler is initialized again at the beginning of every frame.

앞의 내용에서, 본원은 여러 실시예에 관하여 설명되었다. In the foregoing, the present has been described with respect to various embodiments. 그러나 당업자는 아래의 청구항들에서 설명되는 바와 같은 본 발명의 범위를 벗어나지 않고 여러 수정 및 변화가 행해질 수 있다는 것을 인식한다. However, those skilled in the art will appreciate that various modifications and changes can be made without departing from the scope of the invention as set forth in the following claims. 따라서, 명세서 및 도면들은 제한하는 것이 아니라 설명의 목적으로 여겨지는 것이고, 모든 이러한 수정들은 실시예들의 범위 내에 포함되는 것이다. Accordingly, the specification and drawings are for purposes of illustration is considered not restrictive, and all such modifications are intended to be included within the scope of the embodiments. 예를 들어, 본 발명의 일 실시예는 오디오/비디오 소비자 전자 장치들에 사용되는 스테레오 오디오 엔코더들을 포함한다. For example, one embodiment of the present invention includes stereo audio encoders used for audio / video consumer electronic devices. 본 발명의 실시예들은 또한 단일-칩 NICAM 엔코더를 포함하는 NICAM 프로세서를 갖는 NICAM 엔코더를 포함한다. Embodiments of the present invention are also mono-and a NICAM encoder with a NICAM processor that includes the NICAM encoder chip. 본 발명의 실시예들은 또한 본원에서 논의되는 바와 같이, NICAM 프로세서를 갖는 NICAM 엔코더를 포함하는 집적 회로를 포함한다. Embodiments of the invention also includes an integrated circuit comprising a NICAM encoder with, NICAM processor as discussed herein. 또한, 제1 및 제2 메모리에 관하여 본원에서 설명되는 실시예들 외에도, 특정한 NICAM 프로세싱 및/또는 NICAM 프로세서 구현의 요구에 따라, 적합한 수정 및/또는 변화가 있는 다른 크기, 유형 및 수량의 메모리들이 사용될 수 있다. Also, the addition to the embodiments described herein with respect to the first and second memories, the particular NICAM processing and / or NICAM according to the needs of the processor implementation, and the other with appropriate modification and / or change the size, type and number of memories It can be used.

이익들, 다른 이점들 및 문제점들에 대한 해결 방안이 특정한 실시예에 관하여 상술되었다. Benefits, other advantages, solutions to problems, and this has been described above with regard to specific embodiments. 그러나 이익들, 이점들, 문제점들에 대한 해결 방안 및 임의의 이점, 이익 또는 해결방안이 생성하거나 더 명백해지도록 할 수 있는 임의의 요소(들)가 임의의 또는 모든 청구항들의 결정적이고, 필요로 되거나 필수적인 특징 또는 요소로서 해석되지는 않는다. However, profits, advantages, and solutions to those problems Plan and any benefit, any element (s) that can ensure profits or solution is created, or more obvious the decision of any or all of the claims, or as needed It is not interpreted as an essential feature or element. 본원에서 사용되는 바와 같이, "포함하다(comprises)", "포함하는(comprising)" 또는 그의 어떤 변화형은 프로세스, 방법, 조항 또는 장치와 같은 배타적이지 않은 결과를 커버하도록 하여, 요소들의 리스트를 포함하는 프로세스, 방법, 조항 또는 장치들이 단지 이러한 요소들을 포함하는 것이 아니라, 명백히 목록화되지 않거나 이런 프로세스, 방법, 조항 또는 장치에 고유하지 않은 다른 요소들을 포함할 수 있다. As used herein, "included is (comprises)", "(comprising) comprising," or a certain change type so as to cover the resulting non-exclusive, such as a process, method, provision or equipment, a list of elements not to include including processes, methods, terms, or elements of these devices are just that, does not expressly list screen may include other elements that are not unique to this process, a method, apparatus, or provision.

Claims (21)

  1. 삭제 delete
  2. 삭제 delete
  3. 삭제 delete
  4. 삭제 delete
  5. 삭제 delete
  6. 삭제 delete
  7. 삭제 delete
  8. 삭제 delete
  9. 삭제 delete
  10. 삭제 delete
  11. NICAM 프로세싱 방법에 있어서, In the NICAM processing method,
    A-채널 및 B-채널 입력 데이터의 현재 프레임을 수신하여 제1 클록 속도로 제1 메모리에 일시적으로 저장하는 단계; It receives the A- and B- channels channel current frame of the input data comprising: temporarily storing in a first memory at a first clock rate;
    이전 프레임의 압신된 A-채널 및 B-채널 데이터를 NICAM 규격의 요구에 따른 인터리빙된 포맷으로 인터리빙하는 방식으로, 상기 이전 프레임의 압신된 A-채널 및 B-채널 데이터를 제2 클록 속도로 제2 메모리로부터 판독하는 단계로서, 상기 이전 프레임의 압신된 A-채널 및 B-채널 데이터는 NICAM 규격의 요구들에 따른 인터리빙된 포맷과 다른 포맷으로 상기 제2 메모리에 이전 프레임 동안 일시적으로 저장되고, 상기 NICAM 규격에 따른 인버리빙된 포맷과는 다른 포맷은 듀얼 워드 사전-인터리빙된 포맷(dual word pre-interleaved format)을 포함하고, 상기 듀얼 워드 사전-인터리빙된 포맷의 각 듀얼 워드는 압신된 A-채널 워드 및 압신된 B-채널 워드 쌍의 22-비트들을 포함하는, 상기 이전 프레임의 압신된 A-채널 및 B-채널 데이터를 제2 메모리로부터 판독하는 단계; A channel companding A- and B- channel data of the previous frame in a manner that interleave the interleaved format according to the needs of the NICAM specification, the my channel companding A- and B- channel data of the previous frame to the second clock rate, comprising the steps of: reading from the second memory, the A- and B- channel companding data channel of the previous frame is temporarily stored during a previous frame in the second memory in an interleaved format and other formats in accordance with the NICAM standard requirements, Inverted a living format and other formats are dual-word dictionary according to the NICAM specification - it contains the interleaved format (dual word pre-interleaved format), and the dual word dictionary, each word of the dual-interleaved format, a companding A- the step of reading out the channel companding A- and B- channel of data, the previous frame comprising channel words and companding the B- channel word pair of 22-bit from the second memory; And
    상기 현재 프레임의 A-채널 및 B-채널 입력 데이터를 압신하고 상기 현재 프레임의 압신된 A-채널 및 B-채널 입력 데이터를 상기 인터리빙된 포맷과 다른 포맷으로 상기 제2 메모리에 저장하는 단계로서, 상기 현재 프레임 내의, 상기 제1 메모리에의 저장 및 상기 제2 메모리로부터의 판독 모두에 후속하여 발생하는 간격 동안 제3 클록 속도로 수행되는, 상기 현재 프레임의 A-채널 및 B-채널 입력 데이터를 압신하고 상기 현재 프레임의 압신된 A-채널 및 B-채널 입력 데이터를 상기 제2 메모리에 저장하는 단계를 포함하는, NICAM 프로세싱 방법. The current in the channel companding the A- and B- channel of the input data frame, and the interleaved channels and the companding A- B- channel of the current frame input data format and other formats, the method comprising: storing in the second memory, wherein in the current frame, the storage and, channel A- and B- channel input data of the current frame is performed in the interval during which subsequently occur in all three reading clock rate from the second memory to the first memory and companding, NICAM processing method comprising the step of storing in the second memory the channel companding A- and B- channel input data of the current frame.
  12. 삭제 delete
  13. 삭제 delete
  14. 삭제 delete
  15. 삭제 delete
  16. 제 11항에 있어서, 상기 이전 프레임의 압신된 A-채널 및 B-채널 데이터를 제2 메모리로부터 판독하는 단계는: The method of claim 11, further comprising: reading the channel companding A- and B- channel data of the previous frame from a second memory comprising:
    (i) 제1 듀얼 워드 및 제2 듀얼 워드를 상기 제2 메모리의 어드레스로부터 판독하는 단계; (I) reading a first word and a second dual-dual word from the address in said second memory;
    (ii) 쌍비트를 형성하기 위해 상기 제1 듀얼 워드의 제1 워드로부터 한 비트 및 상기 제2 듀얼 워드의 제2 워드로부터 한 비트를 추출하는 단계로서, 상기 제1워드로부터의 한 비트는 상기 쌍비트의 MSB이고, 상기 제2 워드로부터의 한 비트는 상기 쌍비트의 LSB인, 상기 추출 단계; (Ii) a step of extracting the first bit from the first word of the first dual-word and wherein the one bit from the second word of the two dual-word to form a pair of bits, one bit from the first word is the a bit extraction phase of the LSB of the bit pair, and the pair from the MSB bit of the second word; And
    (iii) 상기 제2 메모리내에 포함된 모든 쌍비트들이 판독 및 추출될 때까지, 상기 판독 및 추출 단계를 반복하는 단계로서, 상기 판독 및 추출된 쌍비트들은 함께 NICAM 규격의 요구들에 따라 인터리빙되고 압신된 A-채널 및 B-채널 데이터의 704 비트들의 비트 스트림을 형성하는, 상기 반복 단계를 포함하는, NICAM 프로세싱 방법. (Iii) the second, until all pairs of bits included in the memory are read out, and extracted, the method comprising: repeating the reading and extracting steps, the reading and the extracted pair of bits together and interleaved in accordance with the NICAM standard requirements forming a bit stream of 704 bits of the channel companding A- and B- channel data,, NICAM processing method comprising the repeated steps:
  17. 삭제 delete
  18. 제 11항에 있어서, 상기 간격은 상기 제2 메모리로부터 마지막 쌍비트를 판독한 후, 다음 프레임의 시작 전인, NICAM 프로세싱 방법. The method of claim 11 wherein the interval is started before, NICAM processing method after reading the last pair of bits from the second memory, the next frame.
  19. 제 11항에 있어서, 상기 현재 프레임의 압신된 A-채널 및 B-채널 데이터는 각각 22-비트들의 워드 쌍들을 포함하며, 상기 NICAM 프로세싱 방법은: 12. The method of claim 11, wherein the A- and B- channels channel companding data of the current frame comprises a 22-bit word of each pair, and the NICAM processing method comprising:
    상기 현재 프레임의 A-채널 및 B-채널 입력 데이터를 압신하고 상기 현재 프레임의 압신된 A-채널 및 B-채널 입력 데이터를 상기 제2 메모리에 저장하는 단계에 연관하여, 각각의 22-비트 압신된 A-채널 및 B-채널 데이터 워드 쌍을 스크램블링하는 단계를 더 포함하고, To the current channel companding the A- and B- channel input data of the frame and associated with a step of storing in it said companding A- channels of the present frame and the second memory the B- channel input data, each 22-bit companding the step of scrambling the A- and B- channel channel data word pair, and further comprising,
    상기 스크램블링 단계는 (NX 22) ROM 및 EX-OR 게이트 블록의 사용을 포함하고, 또한 (NX 22) ROM의 22-비트 출력은 상기 EX-OR 게이트 블록의 제1 입력들과 결합되며, 상기 22-비트 압신된 A-채널 및 B-채널 데이터 워드 쌍들은, 한번에 하나의 워드 쌍씩, 상기 EX-OR 게이트 블록의 제2 입력들과 결합되고, N은 32인, NICAM 프로세싱 방법. The scrambling step (NX 22) comprises a ROM and using the EX-OR gate block, and (NX 22) 22- bit output of the ROM are combined with the first input of the EX-OR gate block, the 22 -bit channel companding A- and B- channel data word pairs, and once combined with a second input of the word pair, the EX-OR gate block, N is the 32, NICAM processing method.
  20. 삭제 delete
  21. 제 11항에 있어서, 상기 제2 메모리는 제1 RAM 및 제2 RAM을 포함하고, 각 듀얼 워드는 상기 제1 RAM 또는 상기 제2 RAM 중 하나에 저장되고, 상기 이전 프레임의 압신된 A-채널 및 B-채널 데이터를 상기 제2 메모리로부터 판독하는 단계는: The method of claim 11, wherein the second memory comprises a RAM 1 and the RAM 2 includes, for each dual word is the first or the second RAM 1 is stored in one of the RAM 2, the companding A- channel of the previous frame, and the step of reading from the second memory the B- channel data comprises:
    (i) 제1 듀얼 워드를 상기 제1 RAM의 어드레스로부터 판독하고, 제2 듀얼 워드를 상기 제2 RAM의 어드레스로부터 판독하는 단계로서, 상기 제1 RAM의 상기 어드레스 및 상기 제2 RAM의 상기 어드레스는 동일한 어드레스 값을 갖는, 상기 판독 단계; (I) first reading out the dual word from the address of the first RAM and the second comprising the steps of reading the dual-word from the address in the first RAM, the address and the address of said second RAM in the first RAM , the read phase having the same address value;
    (ii) 쌍비트를 형성하기 위해 상기 제1 듀얼 워드의 제1 워드로부터 한 비트 및 상기 제2 듀얼 워드의 제2 워드로부터 한 비트를 추출하는 단계로서, 상기 제1워드로부터의 한 비트는 상기 쌍비트의 MSB이고, 상기 제2 워드로부터의 한 비트는 상기 쌍비트의 LSB인, 상기 추출 단계; (Ii) a step of extracting the first bit from the first word of the first dual-word and wherein the one bit from the second word of the two dual-word to form a pair of bits, one bit from the first word is the a bit extraction phase of the LSB of the bit pair, and the pair from the MSB bit of the second word; And
    (iii) 상기 제2 메모리내에 포함된 모든 쌍비트들이 판독 및 추출될 때까지, 상기 판독 및 추출 단계를 반복하는 단계로서, 상기 판독 및 추출된 쌍비트들은 함께 NICAM 규격의 요구들에 따라 인터리빙되고 압신된 A-채널 및 B-채널 데이터의 704 비트들의 비트 스트림을 형성하는, 상기 반복 단계를 포함하는, NICAM 프로세싱 방법. (Iii) the second, until all pairs of bits included in the memory are read out, and extracted, the method comprising: repeating the reading and extracting steps, the reading and the extracted pair of bits together and interleaved in accordance with the NICAM standard requirements forming a bit stream of 704 bits of the channel companding A- and B- channel data,, NICAM processing method comprising the repeated steps:
KR20087007378A 2005-09-30 2006-09-25 Nicam processor KR101299420B1 (en)

Priority Applications (5)

Application Number Priority Date Filing Date Title
US11/240,314 2005-09-30
US11/240,315 2005-09-30
US11240314 US7653448B2 (en) 2005-09-30 2005-09-30 NICAM processing method
US11240315 US20070076121A1 (en) 2005-09-30 2005-09-30 NICAM processor
PCT/US2006/037626 WO2007041140A3 (en) 2005-09-30 2006-09-25 Nicam processor

Publications (2)

Publication Number Publication Date
KR20080064811A true KR20080064811A (en) 2008-07-09
KR101299420B1 true KR101299420B1 (en) 2013-08-29

Family

ID=37906683

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20087007378A KR101299420B1 (en) 2005-09-30 2006-09-25 Nicam processor

Country Status (3)

Country Link
JP (1) JP5140594B2 (en)
KR (1) KR101299420B1 (en)
WO (1) WO2007041140A3 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4811394A (en) 1982-07-28 1989-03-07 Communications Satellite Corporation Variable starting state scrambling circuit
US5243650A (en) 1990-03-23 1993-09-07 Televerket Method and apparatus for encryption/decryption of digital multisound in television
US6150837A (en) 1997-02-28 2000-11-21 Actel Corporation Enhanced field programmable gate array
US20020184546A1 (en) 2001-04-18 2002-12-05 Sherburne, Jr Robert Warren Method and device for modifying the memory contents of and reprogramming a memory

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2125255B (en) * 1982-07-28 1985-11-13 British Broadcasting Corp Digital data coding
JPH10322623A (en) * 1997-05-21 1998-12-04 Toshiba Corp Television receiver
US6825690B1 (en) * 2003-05-28 2004-11-30 Actel Corporation Clock tree network in a field programmable gate array
JP2005039639A (en) * 2003-07-17 2005-02-10 Sony Corp Television broadcasting system and method, transmitter and method, and receiver and method
US7109906B1 (en) * 2005-04-29 2006-09-19 Freescale Semiconductor, Inc. NICAM encoder featuring synchronization of a NICAM processor with front-end input and output sections

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4811394A (en) 1982-07-28 1989-03-07 Communications Satellite Corporation Variable starting state scrambling circuit
US5243650A (en) 1990-03-23 1993-09-07 Televerket Method and apparatus for encryption/decryption of digital multisound in television
US6150837A (en) 1997-02-28 2000-11-21 Actel Corporation Enhanced field programmable gate array
US20020184546A1 (en) 2001-04-18 2002-12-05 Sherburne, Jr Robert Warren Method and device for modifying the memory contents of and reprogramming a memory

Also Published As

Publication number Publication date Type
JP2009512884A (en) 2009-03-26 application
JP5140594B2 (en) 2013-02-06 grant
WO2007041140A2 (en) 2007-04-12 application
KR20080064811A (en) 2008-07-09 application
WO2007041140A3 (en) 2008-10-09 application

Similar Documents

Publication Publication Date Title
US4646151A (en) Television frame synchronizer with independently controllable input/output rates
US6590615B2 (en) Digital video receiving apparatus
US6081650A (en) Transport processor interface and video recorder/playback apparatus in a field structured datastream suitable for conveying television information
US6119091A (en) DVD audio decoder having a direct access PCM FIFO
US4656515A (en) Horizontal compression of pixels in a reduced-size video image utilizing cooperating subsampling and display rates
US4306305A (en) PCM Signal transmitting system with error detecting and correcting capability
US5214390A (en) Method and apparatus for partial response demodulation
US4689661A (en) Method of simultaneously transmitting a plurality of television signals on a single radio link and apparatus adapted to carry out said method
US5929921A (en) Video and audio signal multiplex sending apparatus, receiving apparatus and transmitting apparatus
US5438370A (en) Apparatus and methods for providing close captioning in a digital program services delivery system
US5497404A (en) Transmission error recovery for digital communication systems using variable length data packets where data is stored in header locations of memory
US4491943A (en) Method for transmitting time-sharing multidata
US5493339A (en) System and method for transmitting a plurality of digital services including compressed imaging services and associated ancillary data services
US4514760A (en) Digital television receiver with time-multiplexed analog-to-digital converter
US5606618A (en) Subband coded digital transmission system using some composite signals
US4851909A (en) Method and apparatus for maintaining audio/ video synchronism in a television signal read-out from a digital buffer memory by a reference signal
US7099388B2 (en) System and method for enabling compatibility between digital and analog television systems
US4652903A (en) Frequency generation for multiplexed analog component color television encoding and decoding
US4922537A (en) Method and apparatus employing audio frequency offset extraction and floating-point conversion for digitally encoding and decoding high-fidelity audio signals
US20050009481A1 (en) Method and system for single chip satellite set-top box system
US5420640A (en) Memory efficient method and apparatus for sync detection
US4656516A (en) Vertical subsampling and memory synchronization system for a picture within a picture television receiver
US5491590A (en) Rotary head recording and playback apparatus and method
US4799677A (en) Video game having video disk read only memory
US4181822A (en) Bandsplitter systems

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee