KR101295062B1 - Method for fabricating in-plane switching mode liquid crystal display device - Google Patents

Method for fabricating in-plane switching mode liquid crystal display device Download PDF

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Abstract

본 발명은 횡전계 방식 액정표시장치의 제조방법에 관해 개시한다. 개시된 방법은 게이트 패드부 및 박막 트랜지스터부 및 핑거부가 각각 정의된 절연기판을 제공하고, 상기 기판 상에 투명도전막, 제 1금속막 및 제1 마스크 패턴을 차례로 형성하고, 상기 제1 마스크 패턴을 이용하여 상기 제 1금속막 및 상기 투명도전막을 패터닝하여 게이트전극, 게이트패드, 화소전극 및 공통전극을 각각 형성하고, 상기 기판 상에 게이트 절연막, 실리콘층 및 제2 마스크 패턴을 차례로 형성하고, 상기 제2 마스크 패턴을 이용하여 상기 게이트 절연막 및 상기 실리콘층을 1차 패터닝하여 상기 게이트패드, 상기 화소전극 및 상기 공통전극을 노출하고, 상기 제2 마스크 패턴을 애싱한 후, 애싱된 제2 마스크 패턴을 이용하여 상기 실리콘층을 2차 패터닝하여 상기 게이트전극 상에 액티브층을 형성하고, 상기 기판 상에 제2금속막 및 제3 마스크 패턴을 형성하고, 상기 제3 마스크 패턴을 이용하여 상기 제2금속막을 패터닝하여 상기 액티브층 상에 소오스전극 및 드레인전극을 형성하되, 상기 소오스전극 및 드레인전극은 상기 액티브층의 상면 및 측면을 덮되 채널영역을 노출하도록 형성되되, 상기 드레인전극이 상기 화소전극의 일부위를 덮도록 형성하고, 상기 기판 상에 보호막 및 제4 마스크 패턴을 형성하고, 상기 제4 마스크 패턴을 이용하여 상기 보호막을 패터닝하는 것을 포함한다. 상기한 구성에 따르면 본 발명은 액티브층의 측면 및 상면을 모두 덮는 소오스전극 및 드레인전극을 제공한다. 따라서, 상기 액티브층이 노출됨에 따른 물결 노이즈 문제를 해결할 수 있는 이점이 있다. The present invention relates to a method of manufacturing a transverse electric field type liquid crystal display device. The disclosed method provides an insulating substrate in which a gate pad portion, a thin film transistor portion, and a finger portion are defined, respectively, forming a transparent conductive film, a first metal film, and a first mask pattern on the substrate, and using the first mask pattern. Patterning the first metal layer and the transparent conductive layer to form a gate electrode, a gate pad, a pixel electrode, and a common electrode, respectively, forming a gate insulating layer, a silicon layer, and a second mask pattern on the substrate, The gate insulating film and the silicon layer are first patterned using a second mask pattern to expose the gate pad, the pixel electrode, and the common electrode, and the ashing of the second mask pattern is performed. Second patterning the silicon layer to form an active layer on the gate electrode, and a second metal layer and a third layer on the substrate Forming a sc pattern and patterning the second metal layer using the third mask pattern to form a source electrode and a drain electrode on the active layer, wherein the source electrode and the drain electrode are formed on the top and side surfaces of the active layer. And cover the channel region, wherein the drain electrode covers a portion of the pixel electrode, a passivation layer and a fourth mask pattern are formed on the substrate, and the passivation layer is formed using the fourth mask pattern. Patterning. According to the above configuration, the present invention provides a source electrode and a drain electrode covering both side and top surfaces of the active layer. Therefore, there is an advantage that can solve the wave noise problem as the active layer is exposed.

Description

횡전계방식 액정표시장치의 제조방법{METHOD FOR FABRICATING IN-PLANE SWITCHING MODE LIQUID CRYSTAL DISPLAY DEVICE} Method of manufacturing transverse electric field liquid crystal display device {METHOD FOR FABRICATING IN-PLANE SWITCHING MODE LIQUID CRYSTAL DISPLAY DEVICE}

도 1a 내지 도 1d는 종래 횡전계방식 액정표시장치의 제조방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views of processes for explaining a method of manufacturing a conventional transverse electric field type liquid crystal display device.

도 2는 본 발명에 따른 횡전계방식 액정표시장치의 평면도.2 is a plan view of a transverse electric field type liquid crystal display device according to the present invention;

도 3a 내지 도 3i는 본 발명에 따른 횡전계방식 액정표시장치의 제조방법을 설명하기 위한 공정별 단면도.3A to 3I are cross-sectional views of processes for explaining a method of manufacturing a transverse electric field type liquid crystal display device according to the present invention.

본 발명은 액정표시장치의 제조방법에 관한 것으로서, 보다 구체적으로는 횡전계 방식 액정표시장치 및 그 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a liquid crystal display device, and more particularly, to a transverse electric field type liquid crystal display device and a method for manufacturing the same.

최근, 계속해서 주목받고 있는 평판표시소자 중 하나인 액정표시소자는 액체의 유동성과 결정의 광학적 성질을 겸비하는 액정에 전계를 가하여 광학적 이방성을 변화시키는 소자로서, 종래 음극선관(Cathode Ray Tube)에 비해 소비전력이 낮고 부피가 작으며 대형화 및 고정세가 가능하여 널리 사용되고 있다. 상기 액정표시소자는 액정의 성질과 패턴의 구조에 따라서 여러 가지 다양한 모드가 있다. 구 체적으로, 액정 방향자가 90°트위스트 되도록 배열한 후 전압을 가하여 액정 방향자를 제어하는 TN 모드(Twisted Nematic Mode)와, 한 화소를 여러 도메인으로 나눠 각각의 도메인의 주시야각 방향을 달리하여 광시야각을 구현하는 멀티도메인 모드(Multi-Domain Mode)와, 보상필름을 기판에 부착하여 빛의 진행방향에 따른 빛의 위상변화를 보상하는 OCB 모드(Optically Compensated Birefringence Mode)와, 한 기판 상에 두개의 전극을 형성하여 액정의 방향자가 배향막의 나란한 평면에서 꼬이게 하는 횡전계방식(In-Plane Switching Mode)과, 네가티브형 액정과 수직배향막을 이용하여 액정 분자의 장축이 배향막 평면에 수직 배열되도록 하는 VA 모드(Vertical Alignment Mode) 등 다양하다. 이중, 상기 횡전계방식 액정표시소자는 통상, 서로 대향 배치되어 그 사이에 액정층을 구비한 컬러필터 어레이 기판과 박막 트랜지스터 어레이 기판으로 구성된다. 즉, 상기 컬러필터 어레이 기판에는 빛샘을 방지하기 위한 블랙 매트릭스와, 상기 블랙 매트릭스 상에 색상을 구현하기 위한 R,G,B의 컬러필터층이 형성된다. Recently, a liquid crystal display device, which is one of the flat panel display devices that are attracting attention, is an element that changes the optical anisotropy by applying an electric field to a liquid crystal having the liquidity and the optical properties of the crystal, and has been applied to a conventional cathode ray tube. Compared with the low power consumption, small volume, large size, and high definition, it is widely used. The liquid crystal display device has a variety of different modes depending on the nature of the liquid crystal and the structure of the pattern. Specifically, the TN mode (Twisted Nematic Mode) for arranging the liquid crystal directors to be twisted 90 ° and then applying a voltage to control the liquid crystal directors, and dividing one pixel into several domains to change the viewing angle of each domain in different directions. Multi-domain mode to realize the performance, OCB mode (Optically Compensated Birefringence Mode) to compensate the phase change of light according to the direction of light by attaching a compensation film to the substrate, and two on one substrate In-Plane Switching Mode, which forms an electrode so that the directors of the liquid crystal are twisted in parallel planes of the alignment layer, and VA mode, in which the long axis of the liquid crystal molecules is vertically aligned with the alignment layer plane by using a negative liquid crystal and a vertical alignment layer. (Vertical Alignment Mode). Among these, the transverse electric field type liquid crystal display device is usually composed of a color filter array substrate and a thin film transistor array substrate disposed opposite to each other and having a liquid crystal layer therebetween. That is, a black matrix for preventing light leakage and a color filter layer of R, G, and B for implementing color on the black matrix are formed on the color filter array substrate.

그리고, 상기 박막트랜지스터 어레이 기판에는 단위 화소를 정의하는 게이트 배선 및 데이터 배선과, 상기 게이트 배선 및 데이터 배선의 교차 지점에 형성된 스위칭소자와, 서로 엇갈리게 교차되어 횡전계를 발생시키는 공통전극 및 화소전극이 형성된다. The thin film transistor array substrate includes gate wirings and data wirings defining unit pixels, switching elements formed at intersections of the gate wirings and data wirings, and a common electrode and a pixel electrode alternately crossing each other to generate a transverse electric field. Is formed.

상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열 이변하게 되고 광학적 이방성에 의하여 편광된 빛이 임의로 변조되어 화상정보를 표현할 수 있다.When the molecular arrangement direction of the liquid crystal is arbitrarily adjusted, the molecular arrangement of the liquid crystal is changed, and light polarized by optical anisotropy may be arbitrarily modulated to express image information.

도 1a 내지 도 1d는 종래 횡전계방식 액정표시장치의 제조방법을 설명하기 위한 공정별 단면도이다. 이하, 도면을 참조하여 상술한 종래 횡전계 방식 액정표시장치의 제조방법에 대해 설명한다. 1A to 1D are cross-sectional views illustrating processes for manufacturing a conventional transverse electric field type liquid crystal display device. Hereinafter, a method of manufacturing the conventional transverse electric field type liquid crystal display device described above with reference to the drawings.

도 1a에 도시된 바와 같이, 게이트 패드부(P1), 박막 트랜지스터부(P2), 공통전극부(P3) 및 스토리지부(P4)가 각각 정의된 절연기판(1)을 제공한다. 상기 절연기판(1) 상에 제 1금속막(미도시)을 형성한다. 상기 제 1금속막을 선택적으로 패터닝하여 게이트패드(3P1), 게이트전극(3P2), 공통전극(3P3) 및 스토리지전극(3P4)을 형성한다. (제 1마스크 공정) As shown in FIG. 1A, an insulating substrate 1 having a gate pad portion P1, a thin film transistor portion P2, a common electrode portion P3, and a storage portion P4 is provided. A first metal film (not shown) is formed on the insulating substrate 1. The first metal layer is selectively patterned to form a gate pad 3P1, a gate electrode 3P2, a common electrode 3P3, and a storage electrode 3P4. (1st mask process)

도 1b에 도시된 바와 같이, 상기 스토리지전극(3P4)을 가진 기판 상에 게이트절연막(5), 실리콘층(미도시) 및 제 2금속막(미도시)을 차례로 형성한다. 상기 제 2금속막 및 실리콘층을 패터닝하여 차례로 적층된 액티브층(7), 소오스전극(9S) 및 드레인전극(9D)를 형성한다. (제 2마스크 공정) 상기 액티브층(7) 및 소오스전극(9S) 및 드레인전극(9D)은 회절 마스크를 사용하여 형성할 수 있다. As shown in FIG. 1B, a gate insulating film 5, a silicon layer (not shown), and a second metal film (not shown) are sequentially formed on the substrate having the storage electrode 3P4. The second metal film and the silicon layer are patterned to form an active layer 7, a source electrode 9S, and a drain electrode 9D, which are sequentially stacked. (Second Mask Process) The active layer 7, the source electrode 9S and the drain electrode 9D can be formed using a diffraction mask.

도 1c에 도시된 바와 같이, 이어, 상기 소오스전극(9S) 및 드레인전극(9D)을 가진 기판 상에 보호막(11)을 형성한다. 상기 보호막(11) 및 게이트 절연막(5)을 패터닝하여 상기 게이트 패드(3P1) 및 상기 드레인전극(9D)을 노출시키는 각각의 제 1콘택(12) 및 제 2콘택(13)을 형성한다. (제 3마스크 공정)As shown in FIG. 1C, a protective film 11 is formed on the substrate having the source electrode 9S and the drain electrode 9D. The passivation layer 11 and the gate insulating layer 5 are patterned to form first and second contacts 12 and 13, respectively, which expose the gate pad 3P1 and the drain electrode 9D. (3rd mask process)

도 1d에 도시된 바와 같이, 상기 제 1콘택(12) 및 제 2콘택913)을 가진 기판 상에 투명 도전막(미도시)을 형성한다. 상기 투명 도전막을 선택적으로 패터닝하여 화소전극(15)을 형성한다. 이때, 상기 화소전극(15)을 형성하는 동안, 상기 제 1콘택(12)을 통해 게이트 패드(3P1)와 연결되는 패드전극(16)이 형성된다. (제 4마스크 공정)As shown in FIG. 1D, a transparent conductive film (not shown) is formed on the substrate having the first contact 12 and the second contact 913. The transparent conductive film is selectively patterned to form the pixel electrode 15. At this time, while forming the pixel electrode 15, a pad electrode 16 connected to the gate pad 3P1 is formed through the first contact 12. (4th mask process)

그러나, 상술한 종래 액정표시장치의 제조방법에서는 회절 마스크를 이용하여 소오스전극(9S) 및 드레인 전극(9D)을 형성한다. 즉, 회절 마스크를 사용하여 제 2금속막을 패터닝하는 동안, 식각액이 상기 제 2금속막의 측면으로 침투하게 되어 과도식각된다. 결과적으로 상기 액티브층(7)은 소오스전극(9S) 및 드레인전극(9D) 밖으로 노출된 구조를 가지게 된다. 따라서, 상기 액티브층(7)은 빛에 의해 노출됨으로써 백 라이트에 의해 이상 전계를 형성하여 물결 노이즈(wavy noise)가 발생하게 되는 문제점이 있다. However, in the aforementioned manufacturing method of the liquid crystal display device, the source electrode 9S and the drain electrode 9D are formed using a diffraction mask. That is, during the patterning of the second metal film using the diffraction mask, the etchant penetrates into the side surface of the second metal film and is overetched. As a result, the active layer 7 has a structure exposed outside the source electrode 9S and the drain electrode 9D. Therefore, the active layer 7 is exposed to light, so that an abnormal electric field is formed by the backlight, thereby generating wavy noise.

따라서, 상기 문제점을 해결하고자, 본 발명의 과제는 소오스전극 및 드레인전극이 액티브층을 덮도록 형성함으로써, 상기 액티브층이 노출됨에 따른 물결 노이즈 문제를 해결할 수 있는 횡전계 방식 액정표시장치의 제조방법을 제공하려는 것이다. Therefore, in order to solve the above problem, an object of the present invention is to form a source electrode and a drain electrode to cover the active layer, a method of manufacturing a transverse electric field type liquid crystal display device that can solve the wave noise problem caused by the active layer is exposed Is to provide.

상기 과제를 달성하고자, 본 발명은 횡전계 방식 액정표시장치의 제조방법을 제공한다. 상기 방법은 게이트 패드부 및 박막 트랜지스터부 및 화소영역이 각각 정의된 절연기판을 제공하고, 상기 기판 상에 투명도전막, 제 1금속막 및 제1 마스크 패턴을 차례로 형성하고, 상기 제1 마스크 패턴을 이용하여 상기 제 1금속막 및 상기 투명도전막을 패터닝하여 게이트전극, 게이트패드, 화소전극 및 공통전극을 각각 형성하고, 상기 기판 상에 게이트 절연막, 실리콘층 및 제2 마스크 패턴을 차례로 형성하고, 상기 제2 마스크 패턴을 이용하여 상기 게이트 절연막 및 상기 실리콘층을 1차 패터닝하여 상기 게이트패드, 상기 화소전극 및 상기 공통전극을 노출하고, 상기 제2 마스크 패턴을 애싱한 후, 애싱된 제2 마스크 패턴을 이용하여 상기 실리콘층을 2차 패터닝하여 상기 게이트전극 상에 액티브층을 형성하고, 상기 기판 상에 제2금속막 및 제3 마스크 패턴을 형성하고, 상기 제3 마스크 패턴을 이용하여 상기 제2금속막을 패터닝하여 상기 액티브층 상에 소오스전극 및 드레인전극을 형성하고, 상기 소오스전극 및 드레인전극이 형성되는 동안 상기 제3 마스크 패턴을 이용하여 상기 화소전극 및 상기 공통전극의 상기 제1금속막을 패터닝하여 상기 투명도전막을 노출시키고, 상기 소오스전극 및 드레인전극은 상기 액티브층의 상면 및 측면을 덮되 채널영역을 노출하도록 형성되고, 상기 드레인전극이 상기 화소전극의 일부위를 덮도록 형성하고, 상기 기판 상에 보호막 및 제4 마스크 패턴을 형성하고, 상기 제4 마스크 패턴을 이용하여 상기 보호막을 패터닝하는 것을 포함한다. In order to achieve the above object, the present invention provides a method of manufacturing a transverse electric field type liquid crystal display device. The method provides an insulating substrate in which a gate pad portion, a thin film transistor portion, and a pixel region are defined, respectively, forming a transparent conductive film, a first metal film, and a first mask pattern on the substrate, and forming the first mask pattern. Patterning the first metal layer and the transparent conductive layer to form a gate electrode, a gate pad, a pixel electrode, and a common electrode, respectively, and sequentially forming a gate insulating layer, a silicon layer, and a second mask pattern on the substrate. First patterning the gate insulating layer and the silicon layer using a second mask pattern to expose the gate pad, the pixel electrode, and the common electrode, and ash the second mask pattern, followed by an ashing second mask pattern Second patterning of the silicon layer to form an active layer on the gate electrode, and a second metal film and a third Forming a scratch pattern, and patterning the second metal layer using the third mask pattern to form a source electrode and a drain electrode on the active layer, and while the source electrode and the drain electrode are formed, the third mask pattern Patterning the first metal layer of the pixel electrode and the common electrode to expose the transparent conductive layer, and the source electrode and the drain electrode are formed to cover the top and side surfaces of the active layer and to expose the channel region. Forming a drain electrode to cover a portion of the pixel electrode, forming a passivation layer and a fourth mask pattern on the substrate, and patterning the passivation layer using the fourth mask pattern.

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상기 실리콘층은 비정질실리콘층과 고농도의 불순물이 도핑된 비정질실리콘층을 차례로 적층하여 형성한다.The silicon layer is formed by sequentially stacking an amorphous silicon layer and an amorphous silicon layer doped with a high concentration of impurities.

상기 소오스전극 및 드레인전극이 형성되는 동안, 상기 제3 마스크 패턴을 이용하여 상기 게이트패드의 제 1금속막을 패터닝하여 패드전극을 형성한다.While the source electrode and the drain electrode are formed, the first metal layer of the gate pad is patterned using the third mask pattern to form a pad electrode.

상기 제 1금속막 및 상기 제 2금속막 패터닝 공정은 습식식각으로 진행하는 것이 바람직하다. Preferably, the first metal film and the second metal film patterning process are performed by wet etching.

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(실시예)(Example)

이하 첨부된 도면을 참고로 하여 본 발명에 따른 횡전계방식 액정표시장치의 제조방법을 상세하게 설명한다.Hereinafter, a method of manufacturing a transverse electric field type liquid crystal display device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 횡전계방식 액정표시장치의 단면도로서, 하부기판 만을 도시하였다. 2 is a cross-sectional view of a transverse electric field type liquid crystal display device according to an exemplary embodiment of the present invention.

도 2에 도시된 바와 같이, 종래 횡전계 방식 액정표시장치는 소정간격 이격되어 평행하게 일방향으로 구성된 다수의 게이트배선(112)과 스토리지배선(116)과, 상기 두 배선과 교차하며,게이트배선(112)과는 화소영역(P)을 정의하는 데이터배선(124)이 구성된다.As shown in FIG. 2, the conventional transverse electric field type liquid crystal display device has a plurality of gate wirings 112 and storage wirings 116 formed in one direction in parallel with a predetermined interval therebetween, and intersects the two wirings, and the gate wiring ( 112 and the data wiring 124 which define the pixel area P are comprised.

상기 게이트배선(112)과 데이터배선(124)의 교차지점에는 게이트전극(114)과 액티브층(121)과 소스전극(126) 및 드레인전극(128)을 포함하는 박막 트랜지스터(T)가 구성되며, 상기 소스전극(126)은 상기 데이터배선(124)과 연결되고, 상기 게이트전극(114)은 상기 게이트배선(112)과 연결된다.The thin film transistor T including the gate electrode 114, the active layer 121, the source electrode 126, and the drain electrode 128 is formed at the intersection of the gate wiring 112 and the data wiring 124. The source electrode 126 is connected to the data line 124 and the gate electrode 114 is connected to the gate line 112.

상기 화소영역(P)의 상부에는 상기 드레인전극(128)과 연결되는 화소전극(132)과, 상기 화소전극(132)과 평행하게 구성되고 상기 스토리지배선(116)과 연결되는 공통전극(117)이 구성된다.The pixel electrode 132 connected to the drain electrode 128 and the common electrode 117 connected in parallel with the pixel electrode 132 and connected to the storage wiring 116 are disposed on the pixel region P. This is made up.

상기 화소전극(132)은 하나의 화소영역(P)에 다수의 화소전극(132)을 게이트배선(112)과 교차되는 방향으로 구성된다.The pixel electrode 132 is configured in a direction in which a plurality of pixel electrodes 132 intersect the gate wiring 112 in one pixel area P. As shown in FIG.

상기 다수의 화소전극(132)의 일끝단은 드레인전극(128)에서 연장된 제 1인출배선(131)과 접촉하고, 다른 일끝단은 제 2인출배선(133)에 의해 하나로 연결되며, 하나의 굽은 부분을 포함하는 형태로 형성된다.One end of the plurality of pixel electrodes 132 contacts the first lead-out wiring 131 extending from the drain electrode 128, and the other end thereof is connected to one by the second lead-out wiring 133. It is formed into a shape including a bent portion.

공통전극(117)은 하나의 화소영역(P)에 다수의 화소전극(132)과 엇갈려 화소전극(132)과 같은 방향으로 구성된다. 이때, 다수의 공통전극(117)의 일 끝단은 공통배선(116)과 접촉되고, 다른 일끝단은 공통배선 수평부(118)과 연결되도록 배치된다. The common electrode 117 is arranged in the same direction as the pixel electrode 132 by crossing the plurality of pixel electrodes 132 in one pixel area P. Referring to FIG. At this time, one end of the plurality of common electrodes 117 is in contact with the common wiring 116, the other end is arranged to be connected to the common wiring horizontal portion 118.

한편, 공통배선(116)과 공통배선 수평부(118)는 데이터배선(124)과 나란히 형성된 공통배선 연장부(119)에 의해 연결되어 있으며, 공통배선 연장부(119)는 데 이터배선(124)과 인접하여 형성되어 있다.On the other hand, the common wiring 116 and the common wiring horizontal portion 118 is connected by a common wiring extension 119 formed in parallel with the data wiring 124, the common wiring extension 119 is a data wiring 124 It is formed adjacent to).

도 3a 내지 도 3i는 본 발명에 따른 횡전계방식 액정표시장치의 제조방법을 설명하기 위한 공정별 단면도로서, 도 2의 Va-Va`선 및 Vb-Vb선의 절단면을 보인 도면이다. 도 3a 내지 도 3i를 참고로 하여 상기 구성을 가진 본 발명에 따른 횡전계 방식 액정표시장치의 제조방법에 대해 설명한다. 3A to 3I are cross-sectional views illustrating the manufacturing method of the transverse electric field type liquid crystal display device according to the present invention, and show a cut plane of the Va-Va ′ line and the Vb-Vb line of FIG. 2. A method of manufacturing a transverse electric field type liquid crystal display device according to the present invention having the above configuration will be described with reference to FIGS. 3A to 3I.

도 3a에 도시된 바와 같이, 게이트 패드부(Ⅲa~Ⅲa'), 박막 트랜지스터부(Ⅲb~Ⅲb') 및 핑거부(Ⅲc~Ⅲc')가 각각 정의된 절연기판(100)을 제공한다. 여기서, 핑거부(Ⅲc~Ⅲc')는 도 2에 도시된 바와 같이, 다수의 화소전극(132)과 다수의 공통전극(117)이 동일한 방향으로 서로 엇갈리며 평행하게 형성된 화소영역(P)을 나타낸다. 다수의 화소전극(132)과 다수의 공통전극(117) 각각은 핑거(finger) 형상으로 형성될 수 있는데, 이들 각각은 화소영역(P)에서 서로 엇갈려 나란하게 형성되어 있다. 절연기판(100)은 투명한 글라스 기판일 수 있다. 상기 절연기판(100) 상에 투명 도전막(101), 제 1금속막(103) 및 소정의 제 1마스크 패턴(171)을 차례로 형성한다.As shown in FIG. 3A, an insulating substrate 100 in which gate pad portions IIIa to IIIa ', thin film transistor portions IIIb to IIIb' and finger portions IIIc to IIIc 'are defined is provided. As illustrated in FIG. 2, the finger parts IIIc to IIIc 'may include a pixel area P in which a plurality of pixel electrodes 132 and a plurality of common electrodes 117 are alternately arranged in parallel in the same direction. Indicates. Each of the plurality of pixel electrodes 132 and the plurality of common electrodes 117 may be formed in a finger shape, and each of the plurality of pixel electrodes 132 and the common electrodes 117 may be formed to be parallel to each other in the pixel area P. FIG. The insulating substrate 100 may be a transparent glass substrate. A transparent conductive film 101, a first metal film 103, and a predetermined first mask pattern 171 are sequentially formed on the insulating substrate 100.

도 3a 및 도 3b에 도시된 바와 같이, 상기 제 1마스크 패턴(171)을 이용하여 상기 제 1금속막(103) 및 투명 도전막(101)을 선택적으로 패터닝하여 게이트패드(113), 게이트전극(114), 화소전극(132) 및 공통전극(117)을 형성한다. 상기 제 1금속막(103)의 패터닝 공정은 습식식각으로 진행될 수 있다.As shown in FIGS. 3A and 3B, the first metal layer 103 and the transparent conductive layer 101 are selectively patterned using the first mask pattern 171 to form a gate pad 113 and a gate electrode. 114, the pixel electrode 132 and the common electrode 117 are formed. The patterning process of the first metal layer 103 may be performed by wet etching.

도 3c에 도시된 바와 같이, 게이트패드(113), 게이트전극(114), 화소전극(132) 및 공통전극(117)이 형성된 기판(100) 상에 게이트 절연막(111), 실리콘층(120) 및 소정의 제 2마스크 패턴(173)을 차례로 형성한다. 상기 실리콘층(120)은 비정질실리콘층과 고농도의 불순물이 도핑된 비정질실리콘층이 차례로 적층되어 형성될 수 있다. 한편, 상기 제 2마스크 패턴(173)은 영역별로 그 두께가 서로 다른 감광막 패턴일 수 있다. 예컨대, 상기 제2 마스크 패턴(173)은 게이트 패드부(Ⅲa~Ⅲa')보다 박막 트랜지스터부(Ⅲb~Ⅲb')에 두껍게 형성될 수 있다. 핑거부(Ⅲc~Ⅲc')에는 제 2마스크 패턴(173)이 형성되지 않는다. 또한, 게이트 패드부(Ⅲa~Ⅲa')와 박막 트랜지스터부(Ⅲb~Ⅲb')에 형성된 상기 제 2마스크 패턴(173)은 게이트 패드부(113)와 박막 트랜지스터부(114)를 덮되, 상기 게이트 패드(113)의 일부위가 노출될 수 있도록 대응 영역이 패터닝될 수 있다.As shown in FIG. 3C, the gate insulating layer 111 and the silicon layer 120 are formed on the substrate 100 on which the gate pad 113, the gate electrode 114, the pixel electrode 132, and the common electrode 117 are formed. And a predetermined second mask pattern 173 are sequentially formed. The silicon layer 120 may be formed by sequentially stacking an amorphous silicon layer and an amorphous silicon layer doped with a high concentration of impurities. The second mask pattern 173 may be a photoresist pattern having different thicknesses for each region. For example, the second mask pattern 173 may be formed thicker in the thin film transistor units IIIb to IIIb 'than the gate pad portions IIIa to IIIa'. The second mask pattern 173 is not formed in the fingers IIIc to IIIc '. In addition, the second mask pattern 173 formed in the gate pad parts IIIa to IIIa 'and the thin film transistor parts IIIb to IIIb' covers the gate pad part 113 and the thin film transistor part 114. The corresponding region may be patterned to expose a portion of the pad 113.

도 3c 및 도 3d에 도시된 바와 같이, 상기 제 2마스크 패턴(173)을 이용하여 실리콘층(120) 및 게이트절연막(111)을 패터닝하고, 게이트패드(113), 화소전극(132) 및 공통전극(117)을 노출시킨다. 3C and 3D, the silicon layer 120 and the gate insulating layer 111 are patterned using the second mask pattern 173, and the gate pad 113, the pixel electrode 132, and the common layer are patterned. The electrode 117 is exposed.

도 3d 및 도 3e에 도시된 바와 같이, 상기 제 2마스크 패턴(173)을 애싱하여 애싱된 제 2마스크 패턴(174)을 형성한다. 상기 애싱된 제 2마스크 패턴(174)은 박막 트랜지스터부(Ⅲb~Ⅲb')에만 잔류되어 있다. 그리고, 상기 애싱된 제 2마스크 패턴(174)을 이용하여 상기 기판(100)상에 노출되어 있는 실리콘층(120) 및 게이트 절연막(111)을 패터닝하여, 박막 트랜지스터부(Ⅲb~Ⅲb')에 액티브층(121)을 형성한다.3D and 3E, the second mask pattern 173 is ashed to form an ashed second mask pattern 174. The ashed second mask pattern 174 remains only in the thin film transistor units IIIb to IIIb '. Then, the silicon layer 120 and the gate insulating layer 111 exposed on the substrate 100 are patterned by using the ashed second mask pattern 174 to form the thin film transistors IIIb to IIIb '. The active layer 121 is formed.

도 3f에 도시된 바와 같이, 상기 액티브층(121)이 형성된 기판(100) 상에 제 2금속막(123) 및 소정의 제 3마스크 패턴(175)을 차례로 형성한다. 상기 제 3마스크 패턴(175)은 상기 게이트 패드(113)와 대응된 일부위 및 상기 액티브층(121)에 채널이 형성될 영역이 노출되도록 형성될 수 있다.As shown in FIG. 3F, the second metal layer 123 and the predetermined third mask pattern 175 are sequentially formed on the substrate 100 on which the active layer 121 is formed. The third mask pattern 175 may be formed to expose a region where a channel is to be formed on a portion corresponding to the gate pad 113 and the active layer 121.

도 3g에 도시된 바와 같이, 상기 제 3마스크 패턴(175)을 이용하여 기판(100) 상에 노출된 상기 제 2금속막(123) 및 핑거부(Ⅲc~Ⅲc')의 화소전극(132) 및 공통전극(117)의 제 1금속막을 패터닝하여 제거한다. 그 결과, 박막 트랜지스터부(Ⅲb~Ⅲb')의 액티브층(121) 상에는 소오스전극(126) 및 드레인전극(128)이 형성될 수 있다. 이때, 소오스전극(126) 및 드레인전극(128)은 상기 액티브층(121)의 채널영역을 제외한 나머지 영역, 즉 채널영역을 제외한 액티브층(121)의 상면 및 측면을 덮도록 형성될 수 있다. 한편, 상기 소오스전극(126) 및 드레인전극(128)이 형성되는 동안, 상기 제3 마스크 패턴(175)을 이용하여 상기 게이트패드(113)의 제1금속막을 패터닝하여 상기 게이트패드(113)가 외부회로(미도시)와 연결될 수 있는 패드전극(134)을 형성한다. 패드전극(134)은 컨택홀(139)을 통해 외부회로와 연결될 수 있다. 상기 제1 금속막 및 제 2금속막(120)의 패터닝 공정은 습식식각으로 진행될 수 있다.As shown in FIG. 3G, the pixel electrode 132 of the second metal layer 123 and the finger portions IIIc to IIIc 'exposed on the substrate 100 using the third mask pattern 175. And patterning and removing the first metal film of the common electrode 117. As a result, the source electrode 126 and the drain electrode 128 may be formed on the active layer 121 of the thin film transistor units IIIb to IIIb '. In this case, the source electrode 126 and the drain electrode 128 may be formed to cover the top and side surfaces of the active layer 121 except for the channel region, that is, the channel region of the active layer 121. Meanwhile, while the source electrode 126 and the drain electrode 128 are formed, the first metal layer of the gate pad 113 is patterned using the third mask pattern 175 to form the gate pad 113. The pad electrode 134 may be connected to an external circuit (not shown). The pad electrode 134 may be connected to an external circuit through the contact hole 139. The patterning process of the first metal film and the second metal film 120 may be performed by wet etching.

도 3h에 도시된 바와 같이, 상기 기판(100) 상에 형성된 결과물 전면에 보호막(181) 및 소정의 제 4마스크 패턴(177)을 차례로 형성한다. 상기 제4 마스크 패턴(177)은 상기 게이트패트(113)의 일부위, 즉 패드전극(134)을 노출시킬 수 있도록 형성될 수 있다.As shown in FIG. 3H, the passivation layer 181 and the predetermined fourth mask pattern 177 are sequentially formed on the entire surface of the resultant formed on the substrate 100. The fourth mask pattern 177 may be formed to expose a portion of the gate pat 113, that is, the pad electrode 134.

도 3i에 도시된 바와 같이, 상기 제 4마스크 패턴(177)을 이용하여 상기 보호막(181)을 패터닝하여 상기 게이트패드(113)의 패드전극(134)을 노출시킨다.As shown in FIG. 3I, the passivation layer 181 is patterned using the fourth mask pattern 177 to expose the pad electrode 134 of the gate pad 113.

본 발명에 따르면, 액티브층의 측면 및 상면을 모두 덮는 소오스전극 및 드레인전극을 제공한다. 따라서, 본 발명은 상기 액티브층이 과도 식각 됨에 따른 물결 노이즈 문제를 해결할 수 있다.According to the present invention, there is provided a source electrode and a drain electrode covering both side and top surfaces of the active layer. Accordingly, the present invention can solve the wave noise problem caused by the over-etching of the active layer.

Claims (9)

게이트 패드부 및 박막 트랜지스터부 및 화소영역이 각각 정의된 절연기판을 제공하고,An insulating substrate having a gate pad portion, a thin film transistor portion, and a pixel region defined therein, 상기 기판 상에 투명도전막, 제 1금속막 및 제1 마스크 패턴을 차례로 형성하고, 상기 제1 마스크 패턴을 이용하여 상기 제 1금속막 및 상기 투명도전막을 패터닝하여 게이트전극, 게이트패드, 화소전극 및 공통전극을 각각 형성하고,A transparent conductive film, a first metal film, and a first mask pattern are sequentially formed on the substrate, and the first metal film and the transparent conductive film are patterned using the first mask pattern to form a gate electrode, a gate pad, a pixel electrode, and Each common electrode is formed, 상기 기판 상에 게이트 절연막, 실리콘층 및 제2 마스크 패턴을 차례로 형성하고, 상기 제2 마스크 패턴을 이용하여 상기 게이트 절연막 및 상기 실리콘층을 1차 패터닝하여 상기 게이트패드, 상기 화소전극 및 상기 공통전극을 노출하고,A gate insulating film, a silicon layer, and a second mask pattern are sequentially formed on the substrate, and the gate insulating film and the silicon layer are first patterned using the second mask pattern to form the gate pad, the pixel electrode, and the common electrode. To expose 상기 제2 마스크 패턴을 애싱한 후, 애싱된 제2 마스크 패턴을 이용하여 상기 실리콘층을 2차 패터닝하여 상기 게이트전극 상에 액티브층을 형성하고,After the ashing of the second mask pattern, second patterning of the silicon layer using the ashed second mask pattern to form an active layer on the gate electrode, 상기 기판 상에 제2금속막 및 제3 마스크 패턴을 형성하고, 상기 제3 마스크 패턴을 이용하여 상기 제2금속막을 패터닝하여 상기 액티브층 상에 소오스전극 및 드레인전극을 형성하고, 상기 소오스전극 및 드레인전극이 형성되는 동안 상기 제3 마스크 패턴을 이용하여 상기 화소전극 및 상기 공통전극의 상기 제1금속막을 패터닝하여 상기 투명도전막을 노출시키고, Forming a second metal layer and a third mask pattern on the substrate, patterning the second metal layer using the third mask pattern to form a source electrode and a drain electrode on the active layer; While the drain electrode is formed, the first conductive metal layer of the pixel electrode and the common electrode is patterned using the third mask pattern to expose the transparent conductive layer, 상기 기판 상에 보호막 및 제4 마스크 패턴을 형성하고, 상기 제4 마스크 패턴을 이용하여 상기 보호막을 패터닝하는 것을 포함하며,Forming a passivation layer and a fourth mask pattern on the substrate, and patterning the passivation layer using the fourth mask pattern; 상기 소오스전극 및 드레인전극은 상기 액티브층의 상면 및 측면을 덮되 채널영역을 노출하도록 형성되고, 상기 드레인전극이 상기 화소전극의 일부위를 덮도록 형성하는 횡전계방식 액정표시장치의 제조방법.The source electrode and the drain electrode are formed to cover the top and side surfaces of the active layer to expose the channel region, wherein the drain electrode is formed to cover a portion of the pixel electrode. 삭제delete 제 1항에 있어서, 상기 실리콘층은 비정질실리콘층과 고농도의 불순물이 도핑된 비정질실리콘층을 차례로 적층하여 형성하는 것을 특징으로 하는 횡전계방식 액정표시장치의 제조방법.The method of claim 1, wherein the silicon layer is formed by sequentially stacking an amorphous silicon layer and an amorphous silicon layer doped with a high concentration of impurities. 제 1항에 있어서, 상기 소오스전극 및 드레인전극이 형성되는 동안, 상기 제3 마스크 패턴을 이용하여 상기 게이트패드의 제 1금속막을 패터닝하여 패드전극을 형성하고, The method of claim 1, wherein while forming the source electrode and the drain electrode, a pad electrode is formed by patterning a first metal layer of the gate pad using the third mask pattern, 상기 패드 전극은 상기 제4 마스크 패턴에 의해 상기 보호막이 패터닝되어 노출되는 것을 특징으로 하는 횡전계방식 액정표시장치의 제조방법.And the pad electrode is exposed by patterning the passivation layer by the fourth mask pattern. 제 1항에 있어서, 상기 제 1금속막 및 상기 제 2금속막 패터닝 공정은 습식식각으로 진행하는 것을 특징으로 하는 횡전계방식 액정표시장치의 제조방법.The method of claim 1, wherein the first metal film and the second metal film patterning process are performed by wet etching. 삭제delete 삭제delete 삭제delete 삭제delete
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