KR101281991B1 - 반도체 장치 - Google Patents

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나오토 쿠스모토
다이키 야마다
히데카즈 타카하시
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 약한 광에서 강한 광에 이르는 광을 검출할 수 있는 광전 변환 디바이스를 제공하고 광전 변환 층을 갖는 포토다이오드; 트랜지스터를 포함한 증폭 회로; 및 스위치를 갖는 광전 변환 디바이스에 관한 것이며, 여기서 포토다이오드 및 증폭 회로는 광전류가 출력될 증폭 회로에 의해 증폭되도록 인입하는 광의 강도가 미리 정해진 강도보다 낮을 때 스위치에 의해 서로 전기적으로 접속되며, 포토다이오드 및 증폭 회로들의 일부 또는 모두는 광전류가 출력될 증폭 률로 감소되도록 스위치에 의해 전기적으로 단절된다. 이러한 광전 변환 디바이스에 따르면, 약한 광에서 강한 광에 이르는 광이 검출될 수 있다.
반도체 장치, 트랜지스터, 광전 변환, 포토다이오드

Description

반도체 장치{Semiconductor device}
본 발명은 광전 변환 디바이스 및 광전 변환 소자를 갖는 반도체 장치에 관한 것이다. 특히, 본 발명은 박막 반도체 소자에 의해 형성된 광전 변환 디바이스 및 이를 제조하는 방법에 관한 것이다. 더욱이, 본 발명은 광전 변환 디바이스를 이용한 전자 디바이스에 관한 것이다.
전자기파를 검출하기 위해 일반적으로 사용된 많은 광전 변환 디바이스들이 알려져 있으며, 예를 들면, 자외선들 대 적외선들에서의 민감도를 갖는 광전 변환 디바이스는 일반적으로 광 센서로서 일컬어진다. 400 내지 700 nm의 파장을 갖는 가시 방사 영역에서의 민감도를 갖는 광 센서는 특히 가시광 센서로서 일컬어지며, 상당히 많은 가시광 센서들이 인간의 생활 환경에 의존하는 온/오프 제어 또는 휘도 조절을 필요로 하는 디바이스들을 위해 사용된다.
특히, 디스플레이 디바이스에 있어서, 디스플레이 디바이스 주변의 밝기는 그 디스플레이 휘도를 조절하기 위해 검출된다. 이것은 불필요한 전력이 주변 밝기를 검출하고 적절한 디스플레이 휘도를 획득함으로써 감소될 수 있기 때문에 수행된다. 예를 들면, 휘도를 조정하기 위한 이러한 광 센서는 휴대 전화 또는 퍼스널 컴퓨터를 위해 사용된다.
또한, 주변 밝기뿐만 아니라, 디스플레이 디바이스의 역광의 휘도, 특히 액정 디스플레이 디바이스는 또한 디스플레이 스크린의 휘도를 조정하기 위해 광 센서에 의해 검출된다.
이러한 광 센서에 있어서, 포토다이오드는 감지부를 위해 사용되고 포토다이오드의 출력 전류는 증폭 회로에서 증폭된다. 그러한 것으로서, 증폭 회로, 예를 들면, 전류 미러 회로가 사용된다(예로서, 특허 문서 1:특허 공개번호 제3444093호 참고).
종래의 광 센서를 가지고, 약한 광이 검출될 수 있다. 그러나, 약한 광에서 강한 광으로의 광이 검출될 때, 출력 전류의 범위가 확대되고 하나의 레벨을 위해 사용된 전압이 낮아지는 문제가 있다. 따라서, 해상력이 나빠지거나 또는 잡음의 영향이 증가된다.
본 발명의 광전 변환 디바이스는 포토다이오드, 증폭 회로, 및 스위치를 갖는다. 광이 약해질 때, 스위치는 턴 온되고 포토다이오드의 광전류는 증폭되며, 광이 강할 때 스위치는 턴 오프되고 포토다이오드의 광전류는 직접 출력된다.
본 명세서에서, 광전 변환 디바이스는 감지부에서 수신되는 광을 전기 신호로 변환하기 위한 기능이 제공된 디바이스를 나타내며, 소자로서 사용되는 경우에 광전 변환 소자로서 일컬어진다. 또한, 반도체 장치는 반도체층을 갖는 디바이스를 나타내며, 반도체층을 갖는 소자를 포함하는 전체 디바이스가 또한 반도체 장치로서 일컬어진다.
본 발명은 광전 변환 층을 갖는 포토다이오드; 트랜지스터를 포함한 증폭 회로; 및 스위치를 갖는 반도체 장치에 관한 것으로서, 여기서 포토다이오드 및 증폭 회로는 스위치에 의해 서로 전기적으로 접속되고, 광전류는 포토다이오드로 인입하는 광의 강도가 미리 정해진 강도보다 낮을 때 출력될 증폭 회로에 의해 증폭되며, 증폭 회로들의 일부 또는 모두는 인입하는 광의 강도가 미리 정해진 강도보다 높을 때 스위치에 의해 전기적으로 단절되고 광 전류는 감소된 증폭률(amplification factor)로 출력된다.
본 발명은 공통 전위가 각각의 게이트 전극에 인가되고 전류 미러 회로를 형성하도록 서로에 접속되는 제 1 트랜지스터 및 제 2 트랜지스터; 그 하나의 단자가 전원에 접속되고 다른 단자가 제 1 트랜지스터의 소스 영역 및 드레인 영역 및 제 1 트랜지스터의 게이트 전극의 하나에 접속되는 포토다이오드; 및 포토다이오드의 한 단자 및 제 2 트랜지스터의 소스 영역 및 드레인 영역의 하나 사이에 직렬로 삽입되는 스위치를 갖는 반도체 장치에 관한 것으로, 상기 스위치는 포토다이오드에 의해 수신된 강의 강도에 따라 턴 온 및 턴 오프된다.
본 발명은 공통 전위가 각각의 게이트 전극에 인가되고 전류 미러 회로를 형성하도록 각각에 접속되는 제 1 트랜지스터 및 제 2 트랜지스터; 하나의 단자는 전원에 접속되고 다른 단자는 제 1 트랜지스터의 소스 영역 및 드레인 영역 및 제 1 트랜지스터의 게이트 전극의 하나에 접속되는 포토다이오드; 및 포토다이오드의 한 단자 및 제 2 트랜지스터의 소스 영역 및 드레인 영역의 하나 사이에 직렬로 삽입되는 스위치를 갖는 반도체 장치에 관한 것으로, 상기 스위치는 포토다이오드에 의해 수신된 광의 강도가 미리 정해진 값보다 높을 때 턴 오프되고 포토다이오드에 의해 수신된 강의 강도가 미리 정해진 값보다 낮을 때 턴 오프된다.
본 발명은 공통 전위가 각각의 게이트 전극에 인가되고 전류 미러 회로를 형성하도록 각각에 접속되는 제 1 트랜지스터 및 제 2 트랜지스터; 한 단자가 전원에 접속되고 다른 단자가 제 1 트랜지스터의 소스 영역 및 드레인 영역의 하나와 제 1 트랜지스터의 게이트 전극에 접속되는 포토다이오드; 및 상기 포토다이오드의 한 단자 및 제 2 트랜지스터의 소스 영역과 드레인 영역 중 하나 사이에 직렬로 삽입되는 스위치를 갖는 반도체 장치에 관한 것으로, 포토다이오드에 의해 수신된 광의 강도에 따른 스위치를 턴하는 제어부가 포함된다.
본 발명에 따르면, 광전 변환 층은 p-타입 반도체층, i-타입 반도체층, 및 n-타입 반도체층을 갖는다.
본 발명에 따르면, 트랜지스터는 박막 트랜지스터이다.
본 발명에 따르면, 트랜지스터는 소스 영역, 드레인 영역, 채널 형성 영역, 게이트 절연막, 및 게이트 전극을 갖는다.
본 발명의 광전 변환 디바이스에 따르면, 포토다이오드에 의해 약한 광으로부터 생성되는 광전류는 증폭 회로에 의해 증폭을 갖고 출력될 수 있고, 특정 레벨 이상의 휘도를 갖는 광을 검출함으로써 획득되는 광전류는 증폭 없이 출력될 수 있다. 그러므로, 출력 전류는 한번 낮아질 수 있고, 출력 전류의 절대값의 범위는 좁아질 수 있으며, 하나의 그레이 스케일에 대한 전압값은 증가될 수 있다. 따라서, 검출가능한 광 강도의 범위가 넓어진다는 이점이 있다.
도 1은 본 발명의 광전 변환 디바이스의 회로도.
도 2는 본 발명의 광전 변환 디바이스의 회로도.
도 3은 본 발명의 광전 변환 디바이스의 회로도.
도 4는 본 발명의 광전 변환 디바이스의 회로도.
도 5는 본 발명의 광전 변환 디바이스의 회로도.
도 6a 및 6b는 본 발명의 광전 변환 디바이스의 단면도.
도 7a 내지 도 7d는 본 발명의 광전 변환 디바이스의 제조 프로세스를 도시한 도면.
도 8a 내지 도 8d는 본 발명의 광전 변환 디바이스의 제조 프로세스를 도시한 도면.
도 9a 내지 도 9c는 본 발명의 광전 변환 디바이스의 제조 프로세스를 도시한 도면.
도 10a 및 도 10b는 본 발명의 광전 변환 디바이스의 제조 프로세를 도시한 도면.
도 11a 내지 도 11e는 본 발명의 광전 변환 디바이스의 제조 프로세스를 도시한 도면.
도 12a 내지 도 12d는 본 발명의 광전 변환 디바이스의 제조 프로세스를 도시한 도면.
도 13a 및 도 13b는 본 발명의 광전 변환 디바이스의 단면도.
도 14는 본 발명의 광전 변환 디바이스의 제조 프로세스를 도시한 도면.
도 15는 본 발명의 광전 변환 디바이스의 제조 프로세스를 도시한 도면.
도 16a 내지 도 16e는 본 발명의 광전 변환 디바이스의 제조 프로세스를 도시한 도면.
도 17a 내지 도 17f는 본 발명의 광전 변환 디바이스의 제조 프로세스를 도시한 도면.
도 18a 및 도 18b는 본 발명의 광전 변환 디바이스의 제조 프로세스를 도시한 도면.
도 19a 내지 도 19c는 본 발명의 광전 변환 디바이스의 제조 프로세스를 도시한 도면.
도 20a 및 도 20b는 본 발명의 광전 변환 디바이스의 제조 프로세스를 도시한 도면.
도 21a 내지 도 21c는 본 발명의 광전 변환 디바이스의 제조 프로세스를 도시한 도면.
도 22a 내지 도 22c는 본 발명의 광전 변환 디바이스의 제조 프로세스를 도 시한 도면.
도 23a 내지 도 23c는 본 발명의 광전 변환 디바이스의 제조 프로세스를 도시한 도면.
도 24a 및 도 24b는 본 발명의 광전 변환 디바이스의 제조 프로세스를 도시한 도면.
도 25a 내지 도 25c는 본 발명의 광전 변환 디바이스의 제조 프로세스를 도시한 도면.
도 26은 본 발명의 광전 변환 디바이스가 장착되는 디바이스를 도시한 도면.
도 27a 및 도 27b는 본 발명의 광전 변환 디바이스가 장착되는 디바이스를 도시한 도면.
도 28a 및 도 28b는 본 발명의 광전 변환 디바이스가 장착되는 디바이스를 도시한 도면.
도 29는 본 발명의 광전 변환 디바이스가 장착되는 디바이스를 도시한 도면.
도 30a 및 도 30b는 본 발명의 광전 변환 디바이스가 장착되는 디바이스를 도시한 도면.
도 31은 본 발명의 광전 변환 디바이스의 회로도.
도 32는 본 발명의 광전 변환 디바이스의 회로도.
도 33은 본 발명의 광전 변환 디바이스의 회로도.
이러한 실시예 모드는 도 1, 도 2, 도 3, 도 4, 도 5, 및 도 6a와 도 6b를 참조하여 설명될 것이다.
그러나, 본 발명은 다음의 설명에 제한되지 않으며, 모드들에서의 다양한 변경들 및 수정들과 그 상세사항들이 이 기술분야의 숙련자에게 명백할 것임을 쉽게 이해할 것이다. 그러므로, 본 발명은 이하에 설명된 실시예들의 설명들에 제한되는 것으로 해석되지 않는다. 이하에 설명될 본 발명의 실시예에서, 동일한 부분들은 상이한 도면들에 걸쳐 동일한 참조 부호들로 나타내어질 것임을 유의해야 한다.
도 1에 도시되는 바와 같이, 이러한 실시예 모드의 반도체 장치는 전원(바이어스 서플라이)(101), 스위치(102), 포토다이오드(103), 트랜지스터들(105 및 105)을 포함한 전류 미러 회로(111), 출력 단자(107), 및 접속 저항(RL)을 갖는다. 이러한 실시예에서, 박막 트랜지스터(TFT)는 트랜지스터들(104 및 105)로서 이용되며, TFT들(104 및 105)은 n-채널 TFT에 의해 형성된다. 광전류는 출력 단자(107)에 의해 외부에서 추출된다.
도 1에서, 전류 미러 회로(111)에 포함된 TFT(104)의 게이트 전극은 전류 미러 회로(111)에 포함된 또 다른 TFT인 TFT(105)의 게이트 전극, 및 포토다이오드(103)의 한 단자에 전기적으로 접속된다. TFT(104)의 소스 영역 및 드레인 영역의 하나는 포토다이오드(103)의 한 단자 및 TFT(105)의 게이트 전극에 전기적으로 접속된다. 또한, TFT(104)의 소스 영역 및 드레인 영역의 다른 하나는 TFT(105)의 소스 영역 및 드레인 영역의 하나, 출력 단자, 및 접속 저항(RL)에 전기적으로 접속 된다.
TFT(105)의 게이트 전극은 TFT(104)의 게이트 전극과 TFT(104)의 소스 영역과 드레인 영역 중 하나에 전기적으로 접속된다. TFT(105)의 소스 영역과 드레인 영역 중 하나는 TFT(104)의 소스 영역과 드레인 영역의 다른 하나, 출력 단자, 및 접속 저항(RL)에 전기적으로 접속된다. TFT(105)의 소스 영역과 드레인 영역 중 다른 하나는 스위치(102)의 한 단자에 전기적으로 접속된다. TFT들(104 및 105)의 게이트 전극들은 서로 접속되며, 그러므로 공통 전위가 그곳에 인가된다.
포토다이오드(103)의 한 단자는 TFT(104)의 소스 및 드레인 영역 중 하나, TFT(104)의 게이트 전극, 및 TFT(105)의 게이트 전극에 전기적으로 접속된다. 포토다이오드(103)의 다른 단자는 스위치(102)의 다른 단자 및 전원(101)에 접속된다.
스위치(102)는 포토다이오드(103) 및 TFT(105) 사이에 직렬로 삽입된다. 스위치(102)의 한 단자는 TFT(105)의 소스 및 드레인 영역 중 다른 하나에 접속되며, 스위치(102)의 다른 단자는 포토다이오드(103)의 다른 단자 및 전원(101)에 접속된다.
전원(101) 및 접속 저항(RL)의 각각의 한 단자가 접지된다.
도 2는 도 1에서의 스위치(102)가 턴 온되는 상태를 도시한 회로도이고, 도 3은 도 1에서의 스위치(102)가 턴 오프되는 상태를 도시한 회로도이다. 인입하는 광의 강도가 낮을 때, 스위치(102)는 포토다이오드(103) 및 전류 미러 회로(111)가 도전되도록 도 2에 도시된 바와 같이 턴 온된다. 전류 미러 회로(111)는 포토다이오드(103)의 출력값을 증폭하기 위한 역할을 한다.
대안적으로, 인입하는 광의 강도가 높을 때, 스위치(102)는 광전류가 TFT(105)에 흐르지 않도록 도 3에 도시된 바와 같이 턴 오프된다. 그러한 구조를 가지고, 전류 미러 회로(111)는 광전류를 증폭하는 역할을 수행하지 않으며, TFT(104)는 저항으로서 동작한다.
도 31은 도 1에서의 스위치(102)가 외부로부터의 신호에 의해 스위칭될 경우의 회로도를 도시하고, 도 32는 도 1에서의 스위치(102)가 외부 제어부로부터의 판단에 기초하여 스위칭되는 경우의 회로도를 도시하며, 도 33은 스위치가 도 32에서 스위칭되는지의 여부를 나타내는 신호를 출력하는 경우의 회로도를 도시한다.
도 31의 구조에 있어서, 스위치(102)는 광의 양의 사용으로 스위칭함으로써가 아닌 전류 미러 회로(111)로 스위칭하기 위해 외부로부터의 신호를 입력하기 위해 스위치(121)를 제공함으로써 스위칭된다.
도 32의 구조에 있어서, 광의 양을 사용하는 스위칭은 외부 제어부(124)에 의해 판단되며, 판단에 기초하여, 스위치(121)는 외부 입력에 의해 스위칭된다. 또한, 스위치가 스위칭되는지 여부를 나타내는 신호가 도 33의 구조와 같이, 외부 회로가 동작을 인식할 수 있도록 외부 단자(125)로부터 출력될 수 있다. 칩 등이 외부 제어부(124)를 위해 사용될 수 있다.
도 1에 두 개의 TFT들이 예시되었지만, 하나의 n-채널 TFT(104)의 단편과 n개의 n-채널 TFT(105)의 단편들은 출력값을 n 번만큼 증가시키기 위해 제공될 수 있다(도 4 참조). 예를 들면, 출력값이 최대 100회까지이도록 요구된다면, 하나의 n-채널 TFT(104)의 단편과 100개의 n-채널 TFT(105)의 단편들이 구성될 수 있다. 도 1에서와 같이 동일한 참조 부호들은 도 4에서 동일 부분들을 위해 사용됨을 유의해야 한다. 도 4에서, n-채널 TFT(105)는 n개의 n-채널 TFT들(105a, 105b, 105c, 105d, ...)을 포함한다. 이러한 방식으로, 포토다이오드(103)에 생성된 광전류는 n회만큼 증폭되고 출력된다.
또한, 도 4에 도시된 바와 같은 회로 구조에 있어서, 증폭률은 다수의 스위치들을 제공 및 스위칭함으로써 스테이지들에서 변경될 수 있다. 즉, 증폭 회로들의 일부 또는 모두가 스테이지들에서의 광전류의 증폭률을 변경하기 위해 단절된다. 예를 들면, 각각 100개의 n-채널 TFT들(105)의 단편들, 즉 10000개의 TFT들의 단편을 포함하는 100개의 그룹들이 형성될 수 있고 스위치는 증폭률이 10000회, 1000회, 100회, 또는 1회 스위칭될 수 있도록 각 그룹에 제공될 수 있다.
도 1이 전류 미러 회로(111)에 대한 n-채널 TFT를 이용한 등가 회로도이지만, 단지 p-채널 TFT가 n-채널 TFT 대신에 사용될 수 있다.
증폭 회로가 p-채널 TFT를 이용하여 형성되는 경우에, 도 5에 도시된 등가 회로도가 이용된다. 도 1에서와 동일한 참조 부호들이 도 5에서의 동일한 부분들을 위해 이용된다. 도 5에 도시된 바와 같이, p-채널 TFT들(201 및 202)을 포함한 전류 미러 회로(203) 및 포토다이오드(208)는 서로 접속될 수 있다.
도 6a 및 도 6b는 도 1에서의 포토다이오드(103) 및 TFT들(104 및 105)을 포함한 전류 미러 회로(111)의 단면도들이다.
도 6a에서, 참조 부호 210은 기판을 나타내고, 212는 베이스 절연막을, 213은 게이트 절연막을 나타낸다. 수신될 광은 기판(210), 베이스 절연막(212), 및 게이트 절연막(213)을 통과하고, 그러므로 높은 광 전송 특성을 갖는 재료가 바람직하게는 그 모든 재료들을 위해 이용된다.
포토다이오드(103)는 배선(219), 보호 전극(protective electrode)(218), 광전 변환층(100), 및 단자 전극(221)을 갖는다.
광전 변환층(100)은 제 1 도전형을 갖는 제 1 반도체층, 제 2 반도체층, 및 상기 제 1 반도체층과 반대인 일 도전형을 갖는 제 3 반도체층을 갖는다. 이러한 실시예 모드에서, p-형 반도체층(100p)은 제 1 반도체층으로서 형성되고, 진성(i-형) 반도체층(100i)이 제 2 반도체층으로서 형성되며, n-형 반도체층(100n)이 제 3 반도체층으로서 형성된다.
p-형 반도체층(100p)으로서, 13족에 속하는 불순물 원소를 포함한 비정질 실리콘막, 예로서 붕소(B)가 플라즈마 CVD 법에 의해 형성될 수 있다.
p-형 반도체층(100p)이 형성된 후, 불순물 주입 도전형(진성 반도체층 또는 i-형 반도체층으로 불리는) 및 n-형 반도체층(100n)을 포함하지 않는 반도체층(100i)이 이러한 순서로 형성된다. 따라서, p-형 반도체층(100p), i-형 반도체층(100i), 및 n-형 반도체층(100n)을 갖는 광전 변환층(100)이 형성된다.
이러한 명세에 있어서, i-형 반도체층은 1×1020cm-3 이하의 반도체층에 포함된 불순물 주입 p-형 또는 n-형 도전성의 농도를 갖고, 5×1019 cm-3 이하dml 산소 및 질소 농도를 갖고, 암 도전성(dark conductivity)에 대해 1000회 이상의 광전도성을 갖는 반도체층을 나타낸다. 10 내지 1000 ppm의 붕소(B)는 i-형 반도체층에 부가될 수 있다.
i-형 반도체층(100i)으로서, 비정질 실리콘막은 예로서, 플라즈마 CVD 법에 의해 형성될 수 있다. n-형 반도체층(100n)으로서, 15족에 속하는 불순물 원소, 예로서 인(P)을 포함한 비정질 실리콘막이 형성될 수 있거나, 또는 15족에 속하는 불순물 원소가 비정질 실리콘막을 형성한 후 도입될 수 있다.
p-형 반도체층(100p)으로서, 진성 반도체층(100i), n-형 반도체층(100n), 반결정질 반도체막이 비정질 반도체막이 또한 사용될 수 있다.
비결정 반도체막은 결정 구조(단결정 구조 및 다결정 구조를 포함한)를 갖는 반도체막 및 비정질 반도체막 사이의 중간 구조를 갖는 반도체를 포함한 막이다. 반결정 반도체막은 자유 에너지에 의해 안정화된 제 3 상태를 갖는 반도체막이고, 단거리 오더 및 격자 왜곡을 갖는 결정 물질이다. 그 결정 입자는 그 입자 크기를 0.5 내지 20nm로 설정함으로써 비-단결정 반도체막에 분산될 수 있다. 그것의 라만 스펙트럼은 520 cm-1보다 낮은 파수(wave number)를 향해 시프트된다. Si 결정 격자자로부터 유도되는 것으로 생각되는 (111) 및 (220)의 회절 피크들은 X-선 회절에 의해 반결정 반도체막에서 관찰된다. 반결정 반도체막은 댕글링 본드를 종결하기 위한 재료로서 적어도 1 원자% 이상의 수소 또는 할로겐을 포함한다. 이러한 명세에 있어서, 그러한 반도체막은 편이를 위해 반결정 반도체(SAS) 막으로서 일컬어진 다. 격자 왜곡은 또한 향상된 안정성을 갖는 바람직한 반결정 반도체막이 획득될 수 있도록 헬륨, 아르곤, 크립톤, 및 네온과 같은 희가스 원소를 부가함으로써 연장된다.
미세결정 반도체막은 또한 반결정 반도체막에 포함됨을 유의해야 한다.
SAS 막은 실리콘을 포함한 가스의 글로우 방전 분해(glow discharge decomposition)에 의해 획득될 수 있다. SiH4는 실리콘을 포함한 통상적인 가스이고, 부가적으로 Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등이 사용될 수 있다. SAS 막은 헬륨, 아르곤, 크립톤, 및 네온으로부터 선택된 희가스 원소들 중 하나 이상이 수소에 부가되는 가스 또는 수소로 희석된 실리콘을 포함한 가스를 사용함으로써 쉽게 형성될 수 있다. 실리콘을 포함한 가스는 2 내지 1000 연속 희석 인자를 갖고 희석되는 것이 바람직하다. 또한, CH4 또는 C2H6과 같은 카바이드 가스; GeH4 및 GeF4와 같은 게르마나이드 가스; F2 등이 2.5 내지 2.4 eV 또는 0.9 내지 1.1 eV에서의 에너지 대역의 폭을 조정하기 위해 실리콘을 포함한 가스로 믹싱될 수 있다.
이러한 실시예 모드에 있어서, 제 1 반도체층은 p-형 반도체층(100p)이고, 제 2 반도체층은 진성 (i-형) 반도체층(100i)이며, 제 3 반도체층은 n-형 반도체층(100n)이다. 그러나, 이러한 순서로 적층하는 것은 역전될 수 있다. 즉, 구조가 이용될 수 있으며, 여기서 n-형 반도체층은 제 1 반도체층으로서 형성되고, i-형 반도체층은 제 2 반도체층으로서 형성되고, p-형 반도체층은 제 3 반도체층으로서 형성된다.
이러한 실시예 모드에서, PIN 포토다이오드가 포토다이오드(103)로서 사용되지만, PN 포토다이오드, 아발란체 포토다이오드(avalanche photodiode), 또는 쇼트키 포토다이오드(Schottky photodiode)가 사용될 수 있다. 게다가, 실리콘뿐만 아니라 게르마늄(Ge), GaAsP, InGaAs/InP 등이 또한 사용될 수 있다.
더욱이, 배선(219), 접속 전극(220), 단자 전극(251), TFT(104)의 소스 또는 드레인 전극(241), 및 TFT(105)의 소스 또는 드레인 전극(242) 각각은 난융 금속막(refractory metal film) 및 저저항 금속막(알루미늄 합금, 순 알루미늄 등)의 적층된 구조를 갖는다. 여기서, 티타늄막(Ti 막), 알루미늄 막(Al 막), 및 Ti 막이 이러한 순서로 적층되는, 3층 구조는 배선(219) 및 소스 또는 드레인 전극(241 및 242)을 위해 이용된다.
더욱이, 보호 전극(218), 보호 전극(245), 보호 전극(248), 보호 전극(246), 및 보호 전극(247)은 배선(219), 접속 전극(220), 단자 전극(251), TFT(104)의 소스 또는 드레인 전극(241), 및 TFT(105)의 소스 또는 드레인 전극(242)을 각각 커버하도록 형성된다.
광전 변환층(100)을 에칭할 때, 배선(219)은 배선(219)을 커버하는 보호 전극(218)에 의해 보호된다. 보호 전극(218)을 위한 재료는 광전 변환층(100)을 에칭하기 위해 사용된 에칭 가스(또는 에천트)에 대해서 에칭 레이트가 광전 변환층(100)보다 낮은 도전 재료인 것이 바람직하다. 부가적으로, 보호 전극(218)을 위한 재료는 합금이 될 광전 변환층(100)과 반응하지 않는 도전 재료인 것이 바람직하다. 보호 전극들(245, 248, 246, 및 247)은 또한 보호 전극(218)과 동일한 재료 및 동일한 제조 프로세스로 형성될 수 있다.
대안적으로, 보호 전극들(218, 245, 248, 246, 및 247)이 배선(219), 접속 전극(220), 및 단자 전극(251) 위에 제공되지 않는 구조가 이용될 수 있다. 도 6b는 그러한 구조를 갖는 가시광 센서를 도시한다. 도 6b에서, 배선(284), 접속 전극(285), 단자 전극(281), TFT(104)의 소스 또는 드레인 전극(282), 및 TFT(105)의 소스 또는 드레인 전극(283)은 단층 도전막으로 이루어지며, 그러한 도전막으로서 티타늄막(Ti 막)dl 바람직하다. 타타늄막 대신에, 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 네오듐(Nd), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 및 플래티늄(Pt), 또는 그것의 주요 성분으로서 상기 원소를 포함한 합금 재료 또는 합성 재료로부터 선택된 원소로 이루어진 단층막, 또는 그 질화물, 예로서, 티타늄 질화물, 텅스텐 질화물, 탄탈 질화물, 또는 몰리브덴 질화물로 이루어진 단층막이 이용될 수 있다. 증착의 수는 단층막을 가진 배선(284), 접속 전극(285), 단자 전극(281), TFT(104)의 소스 또는 드레인 전극(282), 및 TFT(105)의 소스 또는 드레인 전극(283)을 형성함으로써 제조 프로세스에서 감소될 수 있다.
게다가, 도 6a 및 도 6b에서, n-채널 TFT들(104 및 105) 각각이 하나의 채널 형성 영역(이 명세서에서, "단일 게이트 구조"라 칭하는)을 포함하는 상부 게이트 TFT의 예가 도시된다. 그러나, 복수의 채널 형성 영역들을 포함하는 구조가 또한 ON 전류값에서의 변화를 감소시키기 위해 이용될 수 있다. 또한, n-채널 TFT들(105 및 105)의 각각은 OFF 전류값을 감소시키기 위해 저-농도 드레인(저농도 도핑 드레 인(LDD)) 영역이 제공될 수 있다. LDD 영역은 불순물 원소가 고농도 영역을 형성하기 위해 불순물 원소를 부가함으로써 형성되는 소스 또는 드레인 영역과 채널 형성 영역 사이에 저농도 영역을 형성하기 위해 불순물 원소가 부가되는 영역이다. 그러한 LDD 영역이 제공될 때, 드레인 부근의 전계가 완화되고, 그로 인해 핫 캐리어 주입(hot carrier injection)으로 인한 악화를 방지하는 효과가 있다. 또한, 핫 캐리어로 인한 ON 전류값에서의 악화를 방지하기 위해, n-채널 TFT들(104 및 105)은 LDD 영역이 그 사이에 삽입된 게이트 절연막을 가진 게이트 전극과 중첩하는 구조("GOLD(게이트-드레인 중첩된 LDD) 구조"라 불리는)를 가질 수 있다.
GOLD 구조를 이용하는 경우에, 드레인 영역의 부근에 전계를 완화시킴으로써 핫 캐리어 주입으로 인한 악화를 방지하는 효과는 LDD 영역이 게이트 전극과 중첩하지 않는 경우보다 더욱 달성된다. 그러한 GOLD 구조를 이용하는 것은 드레인 영역의 부근의 전계 강도가 완화되기 때문에 악화 현상을 방지하고 그로 인해 핫 캐리어 주입을 방지하는데 효과적이다.
전류 미러 회로(111)에 포함된 TFT들(104 및 105)는 하부 게이트 TFT일 수 있고, 예를 들면, 상부 게이트 TFT 뿐만 아니라 반전된 스태거된 TFT가 사용될 수 있다. 이러한 경우에, 게이트 전극은 수신될 광을 방해하지 않도록 광 전달 특성을 갖는 것이 바람직하다.
배선(214)은 배선(219)에 접속되고 게이트 전극으로서 작용하기 위해 증폭 회로의 TFT(105)의 채널 형성 영역 위해 확장되는 배선이다.
더욱이, 배선(215)은 n-형 반도체층(100n)에 접속되는 배선이고, TFT(104)의 드레인 배선(또는 드레인 전극으로 칭하여지는) 또는 소스 배선(또는 소스 전극으로서 칭하여지는)에 접속된다. 참조 부호 216은 절연막을 나타내고, 217은 절연막을 나타내며, 220은 접속 전극을 나타낸다. 수신될 광은 절연막(216 및 217)을 통과한다. 그러므로, 높은 광 전달 특성을 갖는 재료는 그 모든 재료들을 위해 사용되는 것이 바람직하다. CVD 법에 의해 형성된 실리콘 산화물(SiOx) 막은 절연막(217)을 위해 사용되는 것이 바람직함을 유의해야 한다. CVD 법에 의해 형성된 실리콘 산화물막이 절연막(217)을 위해 사용될 때, 고정 강도(fixing intensity)는 향상된다.
단자 전극(250)은 배선들(214 및 215)의 것과 동일한 단계에서 형성되고, 단자 전극(251)은 배선들(219) 및 접속 전극(220)과 동일한 단계에서 형성된다.
단자 전극(221)은 n-형 반도체층(100n)에 접속되고 솔더(solder)(264)에 의해 기판(260)의 전극(261)에 장착된다. 단자 전극(222)은 단자 전극(221)과 동일한 단계에서 형성되고 솔더(263)에 의해 기판(260)의 전극(262)에 장착된다.
도 6a 및 도 6b에서, 광은 도면에서의 화살표에 의해 나타내어지는 바와 같이 기판(210) 측으로부터 광전 변환층(100)으로 인입하고, 그로 인해 광전류를 생성한다. 따라서, 광이 검출될 수 있다.
그러나, 도시되지는 않았지만, 광은 화살표에 의해 나타내어지는 바와 같은 방향으로부터 뿐만 아니라 기판(210)의 반대측, 즉 기판(260) 측으로부터 또한 인입한다. 인입하는 광은 실링층(sealing layer)(224)을 통과하고 전극 또는 광전 변환층(100)으로 들어가기 위해 각각 광 차단 특성을 갖는 배선에 의해 반사된다. 따라서, 광전류가 또한 생성될 수 있다.
실시예 1
이러한 실시예는 도 6a 및 6b, 도 7a 내지 7d, 도 8a 내지 8d, 및 도 9a 내지 9c를 참조하여 설명될 것이다. "BEST MODE FOR CARRYING OUT THE INVENTION"에 설명된 것과 동일한 참조 부호들이 사용됨을 유의해야 한다.
우선, 소자가 기판(제 1 기판(210)) 위에 형성된다. 여기서, 유리 기판들의 하나인 AN(100)이 기판(210)으로서 사용된다.
이어서, 베이스 절연막(212)으로서 역할을 하는 질소를 포함한 실리콘 산화물막(100nm 두께)이 플라즈마 CVD법에 의해 형성되고 수소를 포함한 비정질 실리콘 막과 같은 반도체막(54nm 두께)이 대기 공기에 노출되지 않고 그 위에 적층된다. 또한, 실리콘 산화물막, 실리콘 질화물막, 및 질소를 포함한 실리콘 산화물막이 베이스 절연막(212)을 형성하기 위해 적층될 수 있다. 예를 들면, 50nm의 두께를 갖는 산소를 포함한 실리콘 질화물막, 및 또한 100nm의 두께를 갖는 질소를 포함한 실리콘 산화물막이 베이스 절연막(212)을 형성하기 위해 적층될 수 있다. 질소를 포함한 실리콘 산화물막 또는 실리콘 질화물막은 유리 기판으로부터 알칼리 금속과 같은 불순물의 확산을 방지하기 위해 블로킹층으로서의 역할을 한다.
그 후, 비정질 실리콘막은 결정 구조(결정 반도체막)를 가진 반도체막, 예로서, 다결정 실리콘 막을 형성하기 위해 고상 성장법(solid-phase growth method), 레이저 결정화 방법, 촉매 금속을 이용한 결정화 방법 등에 의해 결정화된다. 여기서, 다결정 실리콘막은 촉매 원소를 이용한 결정화 방법에 의해 획득된다. 중량 10 ppm의 니켈을 포함한 용액은 스피너(spinner)에 의해 비정질 실리콘막의 표면 위에 이용된다. 니켈 원소는 스피너에 의해 이용되는 대신 스퍼터링 방법에 의해 전체 표면 위에 분산될 수 있다. 그 후, 결정 구조를 갖는 반도체막을 갖는 반도체막(여기서는, 다결정 실리콘막)을 형성하기 위해 열 처리가 결정화를 위해 수행된다. 여기서, 다결정 실리콘막은 열 처리(한 시간 동안 500℃) 후에 결정화를 위한 열처리(4시간 동안 550℃로)에 의해 획득된다.
다음으로, 다결정 실리콘 막의 표면 위에 산화물막은 희석된 플루오르화 수소산 등에 의해 제거된다. 그 후, 결정화의 정도를 상승시키고 결정 입자에 남아있는 결점을 복구하기 위한 레이저 빔의 방사가 수행된다.
다음의 레이저 방사법이 결정 반도체막이 레이저 결정화 방법에 의해 비정질 실리콘막을 결정화함으로 획득되는 경우 또는 레이저 방사가 결정 구조를 갖는 반도체막을 획득한 후 결정 입자에 남아있는 결함을 복구하기 위해 수행되는 경우에 이용될 수 있다.
지속파 레이저 빔(CW laser beam) 또는 펄스파 레이저 빔(pulsed laser beam)이 레이저 방사를 위해 사용될 수 있다. 여기에 사용될 수 있는 레이저 빔으로서, Ar 레이저, Kr 레이저, 또는 엑시머 레이저와 같은 가스 레이저; 매체로서 단결정 YAG, YVO4, 포스테라이트(Mg2SiO4), YAlO3, 또는 GdVO4 또는 다결정(세라믹) YAG, Y2O3, YVO4, YAlO3, 또는 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, 및 Ta 중 하나 이상으로 도핑된 GdVO4를 이용한 레이저; 유리 레이저; 루비 레이저; 알렉산드라 이트 레이저(alexandrite laser); Ti:사파이어 레이저; 구리 증기 레이저; 및 금 증기 레이저 중 하나 이상으로부터 방사된 빔이 사용될 수 있다. 큰 입자 크기를 갖는 결정은 그러한 레이저들의 기본파 또는 기본파의 제 2, 제 3, 및 제 4 고조파 중 하나를 갖는 레이저 빔의 방사에 의해 획득된다. 예를 들면, Nd:YVO4 레이저(1064nm의 기본파)의 제 2 고조파(532nm) 또는 제 3 고조파(355nm)가 사용될 수 있다. 이러한 경우에, 대략 0.01 내지 100 MW/cm2(바람직하게는, 0.1 내지 10 MW/cm2)의 전력 밀도가 레이저에 대해 요구된다. 스캐닝 속도는 방사에 대해 대략 10 내지 2000 cm/sec로 설정된다.
매체로서, 단결정 YAG, YVO4, 포스테라이트(Mg2SiO4), YAlO3, 또는 GdVO4 또는 다결정(세라믹) YAG, Y2O3, YVO4, YAlO3, 또는 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, 및 Ta 중 하나 이상으로 도핑된 GdVO4를 이용한 레이저; Ar 이온 레이저; Kr 이온 레이저; 또는 Ti:사파이어 레이저가 연속하여 발진될 수 있다. 더욱이 그 펄스 발진은 Q 스위치 동작 또는 모드 동기화를 실행함으로써 10 MHz 이상의 반복 레이트로 수행될 수 있다. 레이저 빔이 10 MHz 이상의 반복 레이트로 발진될 때, 반도체막은 반도체막이 레이저 빔에 의해 용해되고 응고되는 동안 다음 펄스로 방사된다. 그러므로, 낮은 반복 레이트로 펄스된 레이저의 경우와 달리, 고체-액체 인터페이스는 스캐닝 방향으로 연속하여 성장하는 결정 입자들이 획득되도록 반도체막에서 연속하여 이동될 수 있다.
세라믹(다결정)이 매체로서 사용될 때, 매체는 저비용으로 짧은 시간에 자유 형상을 갖도록 형성될 수 있다. 단일 결정이 사용될 때, 수 mm의 지름 및 수십 mm의 길이를 갖는 원주 매체가 통상적으로 사용된다. 세라믹을 이용하는 경우에, 단결정을 사용하는 경우보다 큰 매체가 형성될 수 있다.
광 방출에 직접 기여하는, 매체에서 Nd 또는 Yb와 같은 도펀트의 농도는 단결정 및 다결정의 양쪽 경우들 모두에서 크게 변경될 수 없다. 그러므로, 농도를 증가시킴으로써 레이저의 출력의 향상에는 어느 정도 제한이 있다. 그러나, 세라믹의 경우에 있어서, 매체의 크기는 단결정의 경우와 비교하여 크게 증가될 수 있다. 그러므로, 레이저 출력의 급격한 향상이 기대될 수 있다.
더욱이, 세라믹의 경우에, 평행 육면체 형상 또는 입방형 형상을 갖는 매체가 쉽게 형성될 수 있다. 그러한 형상을 갖는 매체를 이용하는 경우에, 발진된 광이 매체 안에서 지그재그로 이동하게 될 때, 발진된 광의 긴 경로가 획득될 수 있다. 그러므로, 진폭은 증가되고 레이저 빔은 높은 출력으로 발진될 수 있다. 더욱이, 그러한 형상을 갖는 매체로부터 방출된 레이저 빔의 단면 형상은 사각 형상이다. 그러므로, 원형 형상을 갖는 레이저 빔과 비교할 때, 단면으로 사각 형상을 갖는 레이저 빔은 선형 빔으로 형성되는 이점을 갖는다. 광학 시스템을 이용한 상술된 방식으로 방출된 레이저 빔을 형성함으로써, 1mm 이하의 단측의 길이와 수 mm 내지 수 m의 장측 길이를 갖는 선형 빔이 쉽게 획득될 수 있다. 또한, 매체가 여기된 광으로 일정하게 방사될 때, 선형 빔은 장측 방향으로 일정한 에너지 분포를 갖고 방출된다.
반도체막이 이러한 선형 빔을 가지고 방사될 때, 반도체막의 전체 표면은 일정하게 어닐링될 수 있다. 일정한 어닐링이 선형빔의 한 단부에서 다른 단부로 요구될 경우에, 슬릿들이 광으로부터 감쇄된 에너지 부분을 보호하도록 레이저 빔의 양 단부들에 배치되는 기술 등이 요구된다.
레이저 방사가 대기 공기 또는 산소 공기에서 수행될 경우에, 산화물 막은 레이저 빔의 방사에 의해 표면 위에 형성된다.
그 후, 레이저 빔 방사에 의해 형성된 산화물 막 이외에, 총 1 내지 5nm의 두께를 갖는 산화물 막으로 이루어진 배리어 층이 120초 동안 오존 워터를 가지고 표면을 처리함으로써 형성된다. 배리어 층은 막으로부터 니켈(Ni)과 같은, 결정화를 위해 부가되는 촉매 원소를 제거하기 위해 형성된다. 배리어 층이 여기에서 오존 워터를 이용함으로써 형성되지만, 배리어 층은 또한 산소 대기에서 UV선 방사에 의해 결정 구조를 갖는 반도체막의 표면을 산화시키는 방법; 산소 플라즈마 처리에 의해 결정 구조를 갖는 반도체막의 표면을 산화시키는 방법; 플라즈마 CVD 법; 스퍼터링 방법; 증발법 등을 이용함으로써 약 1 내지 10nm의 두께를 갖는 산화물 막을 증착시킴으로써 형성될 수 있다. 또한, 배리어 층을 형성하기 전에, 레이저 빔 방사에 의해 형성된 산화물막이 제거될 수 있다.
그 후, 배리어층 위에, 게터링 사이트로서 작용하기 위해 스퍼터링법에 의해, 아르곤 원소를 포함한 비정질 실리콘 막이 10nm 내지 400nm의 두께, 예를 들면, 본 명세서에서 100nm를 갖도록 형성된다. 여기서, 아르곤 원소를 포함한 비정질 실리콘막은 실리콘 타겟을 이용하여 아르곤을 포함한 대기에 형성된다. 플라즈 마 CVD법이 아르곤 원소를 포함한 비정질 실리콘막을 형성하기 위해 사용될 때, 증착 상태는 다음과 같다: 모노실란(monosilane) 대 아르곤(SiH4:Ar)의 흐름비는 1:99로 설정된다; 증착 압력은 6.665Pa로 설정된다; RF 파워 밀도는 0.087 W/cm2으로 설정된다; 증착 온도는 350℃로 설정된다.
그 후, 650℃로 가열된 노(furnace)가 촉매 원소(게터링)를 제거하기 위해 3분 동안 열처리를 위해 사용된다. 이러한 처리에 의해, 결정 구조를 갖는 반도체막에서의 촉매 원소 농도는 감소된다. 램프 어닐링 장치가 또한 노 대신에 사용될 수 있다.
이어서, 게터링 사이트인, 아르곤 원소를 포함한 비정질 실리콘 막이 에칭 스토퍼(etching stopper)로서 배리어 층을 가지고 선택적으로 제거되며, 그 후 배리어 층은 희석된 플루오르화 수소산에 의해 선택적으로 제거된다. 니켈은 게터링에서 높은 산소 농도를 갖는 영역으로 쉽게 이동하는 경향이 있음을 유의해야 하며, 따라서 산화막으로 이루어진 배리어층은 게터링 후에 제거되는 것이 바람직하다.
촉매 원소를 이용한 반도체막의 결정화가 수행되지 않는 경우에, 배리어층의 형성, 게터링 사이트의 형성, 게터링을 위한 열처리, 게터링 사이트의 제거, 및 배리어층의 제거와 같은 상술된 단계들이 요구되지 않음을 유의해야 한다.
그 후, 얇은 산화물막은 결정 구조(결정 실리콘막과 같은)를 갖는 획득된 반도체막의 표면 위에 오존 워터를 가지고 형성된 후, 제 1 포토마스크를 이용함으로 써 레지스트로 이루어진 마스크가 형성되고, 에칭 처리가 원하는 형상을 얻기 위해 수행되며, 그로 인해 섬 형상들(이 명세서상에서 "섬형 반도체 영역"으로 칭하여지는)로 분리된 반도체막들(231 및 232)을 형성한다(도 7a 참조). 섬형 반도체 영역들을 형성한 후, 레지스트로 이루어진 마스크가 제거된다.
이어서, 필요하다면, 매우 작은 양의 불순물 원소(붕소 또는 인)의 도핑이 TFT의 임계값을 제어하기 위해 수행된다. 여기서, 이온 도핑이 사용되며, 디보란(diborane)(B2H6)은 매스(mass)에 의해 분리되지 않지만 플라즈마에 의해 여기된다.
다음으로, 산화물막은 플루오르화 수소산을 포함한 에천트로 제거되며, 동시에, 섬형 반도체 영역들(231 및 232)의 표면들이 세척된다. 그 후, 게이트 절연막(213)으로서 작용하고, 그 주요 성분으로서 실리콘을 포함한 절연막이 형성된다. 여기서, 질소(구성비: Si=32%, O=59%, N=7%, H=2%)를 포함한 실리콘 산화물막이 플라즈마 CVD법에 의해 115nm의 두께를 갖도록 형성된다.
그 후, 금속막이 게이트 절연막(213) 위에 형성된 후, 제 2 포토마스크가 게이트 전극들(234 및 235), 배선들(214 및 215), 및 단자 전극(250)을 형성하기 위해 사용된다(도 7b 참조). 예를 들면, 금속막으로서, 탄탈 질화물(TaN) 및 텅스텐(W)이 각각 30nm 및 370nm가 되도록 적층함으로써 형성되는 막이 이용된다.
상술된 재료들 이외에, 게이트 전극들(234 및 235), 배선들(214 및 215), 및 단자 전극(250)으로서, 티타늄(Ti), 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 네오디 뮴(Nd), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 플라티늄(Pt), 알루미늄(Al), 금(Au), 은(Ag), 또는 구리(Cu), 또는 그 주요 성분으로서 상기 원소를 포함한 합금 재료 또는 화합 재료로부터 선택된 원소로 이루어진 단층막; 또는 티타늄 질화물, 텅스텐 질화물, 탄탈 질화물, 또는 몰리브덴 질화물과 같은 질화물로 이루어진 단층막이 사용될 수 있다.
그 후, 불순물 주입 일 도전형이 TFT(105)의 소스 영역 또는 드레인 영역(237), 또는 TFT(104)의 소스 영역 또는 드레인 영역(238)을 형성하기 위해 섬형 반도체 영역들(231 및 232)에 도입된다. n-채널 TFT가 이러한 실시예에 형성된다; 그러므로, n-형 불순물, 예를 들면 인(P) 또는 비소(As)가 섬형 반도체 영역들(231 및 232)에 도입된다(도 7c 참조).
이어서, 실리콘 산화물막을 포함한 제 1 층간 절연막(미도시)이 CVD 법에 의해 50nm의 두께를 갖도록 형성되고, 각각의 섬형 반도체 영역에 부가된 불순물 원소의 활성화 처리를 위한 단계가 수행된다. 활성화 단계는 램프 광 소스르 f이용한 빠른 열 어닐링 방법(RTA 방법), 후방으로부터의 YAG 레이저 또는 엑시머 레이저의 방사법, 노를 이용한 열처리, 또는 상기 방법들 중 임의의 것의 조합인 방법에 의해 수행된다.
다음으로, 수소 및 산소를 포함한 실리콘 질화물막을 포함한 제 2 층간 절연막(216)이 예를 들면 10nm의 두께를 갖도록 형성된다.
이어서, 절연체 재료로 이루어진 제 3 층간 절연막(217)이 제 2 층간 절연 막(216) 위에 형성된다(도 7d 참조). CVD 법에 의해 획득된 절연막은 제 3 층간 절연막(217)을 위해 이용될 수 있다. 이러한 실시예에서, 부착성을 증가시키기 위해, 질소를 포함한 실리콘 산화물막이 제 3 층간 절연막(217)으로서 900nm의 두께를 갖도록 형성된다.
그 후, 열처리(1 내지 12시간 동안 300 내지 550℃로 열 처리, 예를 들면 질소 대기에서 1시간 동안 410℃로)가 섬형 반도체 막들을 수소화하기 위해 수행된다. 이러한 단계는 제 1 층간 절연막(216)에 포함된 수소에 의해 섬형 반도체막들에서의 댕글린 본드들을 종결하기 위해 수행된다. 섬형 반도체막들은 게이트 절연막(213)이 형성되는지 여부에 상관없이 수소화될 수 있다.
또한, 제 3 층간 절연막(217)으로서, 실록산 및 그 적층된 구조를 이용한 절연막이 또한 사용될 수 있다. 실록산은 실리콘(Si) 및 산소(O)의 결합의 골격 구조로 구성된다. 치환기(substituent)로서, 적어도 수소(알킬기 또는 방향족 탄화수소)를 포함한 화합물이 사용된다. 불소(fluorine)가 또한 치환기로서 사용될 수 있다. 게다가, 적어도 수소 및 불소를 포함한 화합물이 치환기로서 사용될 수 있다.
실록산 및 그 적층된 구조를 이용한 절연막이 제 3 층간 절연막(217)으로 사용될 때, 제 2 층간 절연막(216)을 형성한 후, 섬형 반도체막들을 수소화하기 위한 열처리가 수행될 수 있고, 그 후, 제 3 층간 절연막(217)이 형성될 수 있다.
그 후, 레지스트로 이루어진 마스크가 제 3 포토마스크를 이용함으로써 형성되고, 제 1 층간 절연막, 제 2 층간 절연막(216), 및 제 3 층간 절연막(217), 또는 게이트 절연막(213)이 콘택트 홀을 형성하기 위해 선택적으로 에칭된다. 그 후, 레 지스트로 이루어진 마스크는 제거된다.
제 3 층간 절연막(217)이 필요하다면 형성될 수 있음을 주의해야 한다. 제 3 층간 절연막(217)이 형성되지 않는 경우, 제 2 층간 절연막(216)을 형성한 후, 제 1 층간 절연막, 제 2 층간 절연막(216), 및 게이트 절연막(213)이 콘택트 홀을 형성하기 위해 선택적으로 에칭된다.
이어서, 스퍼터링법에 의해 금속 적층막을 형성한 후, 레지스트로 이루어진 마스크가 제 4 포토마스트를 이용함으로써 형성되고, 그 후, 금속막은 배선(219), 접속 전극(220), 단자 전극(251), TFT(104)의 소스 또는 드레인 전극(241), 및 TFT(105)의 소스 또는 드레인 전극(242)DMF 형성하기 위해 선택적으로 에칭된다. 그 후, 레지스트로 이루어진 마스크가 제거된다. 이러한 실시예의 금속막은 100nm의 두께를 갖는 Ti막, 350nm의 두께를 갖는 작은 양의 Si를 포함한 Al막, 및 100nm의 두께를 갖는 Ti막의 3층들의 적층 구조를 갖는다는 것을 주의한다.
그 후, 광전 변환층과 쉽게 반응하지 않고, 이후에 형성되는(일반적으로, 비정질 실리콘) 도전 금속막(티타늄(Ti) 또는 몰리브덴(Mo))이 합금으로 형성된 후, 레지스트로 이루어진 마스크가 제 5 포토마스크를 이용함으로써 형성되고, 도전 금속막은 배선(219)을 커버하는 보호 전극(218)을 형성하기 위해 선택적으로 에칭된다(도 8a 참조). 스퍼터링법에 의해 획득된 200nm 두께를 갖는 Ti막이 여기에 사용된다. 유사하게, 접속 전극(220), 단자 전극(251), TFT(104)의 소스 또는 드레인 전극(241), 및 TFT(105)의 소스 또는 드레인 전극(242)이 또한 각각 보호 전극(245), 보호 전극(248), 보호 전극(246), 및 보호 전극(247)을 형성하기 위해 도 전 금속막으로 커버된다. 그러므로, 도전 금속막은 이들 전극들에서 제 2 층인 Al막이 노출되는 측면을 커버하고, 그에 의해 광전 변환층으로의 알루미늄 원자의 확산을 방지한다.
그러나, 보호 전극들은 배선(219), 접속 전극(220), 단자 전극(251), TFT(104)의 소스 또는 드레인 전극(241), 및 TFT(105)의 소스 또는 드레인 전극(242)이 단층 도전막에 의해 형성되는 경우, 즉 전극 또는 배선 대신에, 배선(284), 접속 전극(285), 단자 전극(281), TFT(104)의 소스 또는 드레인 전극(282), 및 TFT(105)의 소스 또는 드레인 전극(283)이 도 6b에 도시된 바와 같이 형성되는 경우에 형성될 수 없다.
도 8b는 그러한 구조를 도시한다. 배선(284), 접속 전극(285), 단자 전극(281), TFT(104)의 소스 또는 드레인 전극(282), 및 TFT(105)의 소스 또는 드레인 전극(283)이 단층 도전막으로 구성되는 경우에, 티타늄 막(Ti 막)은 열 저항, 도전성 등에 의해 바람직하다. 티타늄 막 대신에, 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 네오디뮴(Nd), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 및 플래티늄(Pt), 또는 그 주요 성분으로 상기 원소를 포함한 화합 재료 또는 합금 재료로부터 선택된 원소로 이루어진 단층막, 또는 예로서 티타늄 질화물, 텅스텐 질화물, 탄탈 질화물 또는 몰리브덴 질화물과 같은 질화물로 이루어진 단층막이 이용될 수 있다. 배선(284), 접속 전극(285), 단자 전극(281), TFT(104)의 소스 또는 드레인 전극(282), 및 TFT(105)의 소스 또는 드레인 전극(283)을 단층막으로 형성함으로써 제조 프로세스에서 증 착의 수가 감소될 수 있다.
다음으로, p-형 반도체층(100p), i-형 반도체층(100i), 및 n-형 반도체층(100n)을 포함한 광전 변환층(100)이 제 3 층간 절연막(217) 위에 형성된다.
p-형 반도체층(100p)은 플라즈마 CV법에 의해 13족에 속하는 불순물 원소, 예로서 붕소(B)를 포함한 비정질 실리콘막을 형성함으로써 형성될 수 있다.
배선(219) 및 보호 전극(218)은 광전 변환층(100)의 최저층, 이러한 실시예에서, p-형 반도체층(100p)에 전기적으로 접속된다.
비록 도시되지 않았지만, 배선(284), 접속 전극(285), 단자 전극(281), TFT(104)의 소스 또는 드레인 전극(282), 및 TFT(105)의 소스 또는 드레인 전극(283)이 도 8b에 도시되는 바와 같이 보호 전극들을 형성하지 않고 단층 도전막으로 형성될 경우에, 광전 변환층(100)에서의 최저층은 배선(284) 위에서 배선(284)과 접촉한다.
p-형 반도체층(100p)을 형성한 후, i-형 반도체층(100i)과 n-형 반도체층(100n)이 이러한 순서로 더 형성된다. 따라서, p-형 반도체층(100p), i-형 반도체층(100i), 및 n-형 반도체층(100n)을 포함한 광전 변환층(100)이 형성된다.
i-형 반도체층(100i)으로서, 비정질 실리콘막이 예로서 CVD 법에 의해 형성될 수 있다. n-형 반도체층(100n)으로서, 인(P)과 같이 15족에 속하는 불순물 원소를 포함한 비정질 실리콘막이 형성될 수 있거나, 또는 비정질 실리콘막이 형성된 후, 15족에 속하는 불순물 원소가 도입될 수 있다.
p-형 반도체층(100p)으로서, 비정질 반도체막 뿐만 아니라 진성 반도체 층(100i), 및 n-형 반도체층(100n), 반결정질 반도체막이 사용될 수 있다.
그 후, 절연체 재료(예로서, 실리콘을 포함한 무기 절연막)로 이루어진 실링층(224)이 전체 표면 위에 1 내지 30㎛의 두께를 갖도록 형성되고, 도 8c의 상태가 획득된다. 여기서, 1㎛의 두께를 갖는 질소를 포함한 실리콘 산화물막이 절연체 재료막으로서 CVD 법에 의해 형성된다. 부착성은 CVD 법에 의해 형성된 절연막을 이용함으로써 향상된다는 것이 의도된다.
다음으로, 실링층(224)이 개구부를 제공하기 위해 에칭된 후, 단자 전극들(221 및 222)은 스퍼터링법에 의해 형성된다. 단자 전극들(221 및 222)은 티타늄 막(Ti 막, 100nm), 니켈 막(Ni 막, 300nm), 및 금 막(Au 막, 50nm)의 적층된 막으로 이루어진다. 상술된 바와 같이 획득된 단자 전극들(221 및 222)의 고정 강도는 5N 이상이며, 이것은 단자 전극에 대해 충분한 고정 강도이다.
상술된 단계들을 통해, 솔더와 접속될 수 있는 단자 전극들(221 및 222)이 형성되며, 도 8d에 도시된 구조가 획득된다.
이어서, 다수의 광 센서 칩들이 기판을 개별 조각들로 절단함으로써 컷아웃된다. 많은 수의 광 센서 칩들(2mm ×1.5mm)이 하나의 큰 영역 기판(예로서, 600cm ×720cm)으로부터 제조될 수 있다.
컷 아웃되는 하나의 광 센서 칩(2mm ×1.5mm)의 단면도가 도 9a에 도시되며,그 하단 뷰가 도 9b에 도시되고, 그 상단 뷰가 도 9c에 도시된다. 도 9a 내지 9c에 있어서, 도 6a 내지 도 6c, 도 7a 내지 도 7c, 및 도 8a 내지 도 8d에서와 동일한 참조 부호들은 동일한 부분들을 위해 사용된다. 도 9a에 있어서, 기판(210), 소자 형성 영역(291), 단자 전극들(221 및 222)의 두께는 총 0.8±0.05mm이다.
또한, 광 센서 칩의 총 두께를 보다 얇게 하기 위해, 다수의 광 센서 칩들은 기판(210)이 CMP 처리 등에 의해 접지되고 더 얇게 된 후 세단기(dicer)를 이용하여 기판을 개별 조각들로 절단함으로써 컷아웃될 수 있다.
도 9b에 있어서, 단자 전극들(221 및 222) 중 하나의 전극 크기는 0.6mm×1.1mm이고, 전극 간격은 0.4mm이다. 또한, 도 9c에 있어서, 광 수신부(292)의 영역은 1.57mm2이다. 더욱이, 증폭 회로부(293)에는 약 100개의 TFT들이 제공된다.
마지막으로, 획득된 광 센서 칩은 기판(260)의 장착 측에 장착된다. 솔더(264 및 263)는 단자 전극(221)을 전극(261)에 접속하고 단자 전극(222)을 전극(262)에 각각 접속하기 위해 사용된다. 솔더는 기판(260)의 전극들(261 및 262) 위에 스크린 인쇄법 등에 의해 미리 형성되고, 솔더 및 단자 전극은 리플로우 솔더링 처리(reflow soldering treatment)에 의해 장착을 수행하기 위해 접경 상태로 이루어진다. 리플로우 솔더링 처리는 예로서, 불활성 기체 대기에서 약 10초 동안 약 255 내지 265℃로 수행된다. 더욱이, 솔더 뿐만 아니라, 금속(금 또는 은)으로 이루어진 범프, 도전성 수지로 이루어진 범프 등이 사용될 수 있다. 또한, 무연 솔더가 또한 환경 문제를 고려하여 장착을 위해 사용될 수 있다.
이러한 실시예는 실시예 모드의 임의의 설명들과 조합될 수 있음을 유의해야 한다.
실시예 2
이러한 실시예에서, 증폭 회로가 p-채널 TFT로 이루어진 예가 도 5 및 도 10a와 도 10b를 참조하여 설명될 것이다. 실시예 모드 및 실시예 1에서와 동일한 부분들은 동일한 참조 부호들로 나타내어지며, 동일한 부분들은 실시예 모드 및 실시예 1에 설명된 제조 프로세스에 기초하여 형성될 수 있음을 유의해야 한다.
증폭 회로, 예로서, 전류 미러 회로(203)는 p-채널 TFT들(201 및 202)로 이루어지며, p-형 불순물, 예로서, 붕소(B)는 불순물 주입 일 도전형을 실시예 모드 및 실시예 1에서의 섬형 반도체 영역으로 치환된다.
전류 미러 회로(203)가 p-채널 TFT들(201 및 202)로 이루어진 실시예에 대한 광 센서의 등가 회로도가 도 5에 도시되며, 그 단면도들이 도 10a 및 도 10b에 도시된다.
도 5 및 도 10a에 있어서, 단자 전극들(221 및 222)은 각각 광전 변환층(208) 및 p-채널 TFT들(201 및 202)에 접속된다. p-채널 TFT(201)는 광전 변환층(208)의 애노드 측의 전극에 전기적으로 접속된다. n-형 반도체층(208n), i-형 반도체층(208i), 및 p-형 반도체층(208p)이 p-채널 TFT(201)에 접속되는 제 2 전극(애노드 측의 전극) 위에 순차적으로 적층된 후, 제 1 전극(캐소드 측의 전극)이 형성될 수 있고, 따라서, 광전 변환층(204)이 형성된다.
또한, 적층 순서가 반전되는 광전 변환층이 또한 사용될 수 있다. p-형 반도체층, i-형 반도체층, 및 n-형 반도체층이 제 1 전극(캐소드 측의 전극) 위에 순차적으로 적층된 후, p-채널 TFT(201)에 접속되는 제 2 전극(애노드 측의 전극)이 형성될 수 있고, 제 1 전극에 접속되는 캐소드 측의 단자 전극이 또한 형성될 수 있 다.
도 10a에 도시되는 바와 같이, p-형 불순물, 예를 들면 붕소(B)가 p-채널 TFT들(201 및 202)의 섬형 반도체 영역들에 도입된다. 소스 또는 드레인 영역(204)이 p-채널 TFT(201)에 형성되고, 소스 또는 드레인 영역(205)이 p-채널 TFT(202)에 형성된다.
도 10b에 도시되는 바와 같이, 배선(219) 및 그 보호 전극(218); 접속 전극(220) 및 그 보호 전극(245); 단자 전극(251) 및 그 보호 전극(248); TFT(201)의 소스 또는 드레인 전극(242) 및 그 보호 전극(247); 및 TFT(202)의 소스 또는 드레인 전극(241) 및 그 보호 전극(246) 대신에, 각각의 배선 및 전극은 단층 도전막을 이용함으로써 형성된다. 따라서, 배선(284), 접속 전극(285), 단자 전극(281), TFT(201)의 소스 또는 드레인 전극(283), 및 TFT(202)의 소스 또는 드레인 전극(282)이 형성된다.
이러한 실시예는 실시예 모드 및 실시예 1에서의 임의의 설명과 조합될 수 있음을 주의해야 한다.
실시예 3
이러한 실시예에서, 증폭 회로가 하부 게이트 TFT를 이용함으로써 형성되는 광 센서의 예와 그 제조 방법이 도 11a 내지 도 11e, 도 12a 내지 도 12d, 및 도 13a 및 도 13b를 참조하여 설명될 것이다. 실시예 모드, 실시예 1, 및 실시예 2와 동일한 부분들은 동일한 참조 부호들에 의해 나타내어짐을 주의해야 한다.
우선, 베이스 절연막(212) 및 금속막(311)은 기판(210) 위에 형성된다(도 11a 참조). 금속막(311)으로서, 이러한 실시예에서 30nm의 두께를 갖는 탄탈 질화물(TaN) 및 370nm의 두께를 갖는 텅스텐(W)이 적층된 막이 예로서 사용된다.
또한, 금속막(311)으로서, 상기 막뿐만 아니라, 티타늄(Ti), 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 네오디뮴(Nd), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 플라티늄(Pt), 알루미늄(Al), 금(Au), 은(Ag), 또는 구리(Cu), 또는 그 주요 성분으로서 상기 원소를 포함한 합금 재료 또는 화합 재료로부터 선택된 원소로 이루어진 단층막; 또는 그 질화물, 예로서, 티타늄 질화물, 텅스텐 질화물, 탄탈 질화물, 또는 몰리브덴 질화물로 이루어진 단층막이 이용될 수 있다.
금속막(311)은 기판 위에 베이스 절연막(212)을 형성하지 않고 기판(210)상에 직접 형성될 수 있다.
다음으로, 금속막(311)은 게이트 전극들(312 및 313), 배선들(214 및 215), 및 단자 전극(250)을 형성하기 위해 사용된다(도 11b 참조).
이어서, 게이트 전극들(312 및 313), 배선들(214 및 215), 및 단자 전극(250)을 커버하는, 게이트 절연막(314)이 형성된다. 이러한 실시예에서, 게이트 절연막(314)은 그 주요 성분으로서 실리콘을 포함하는 절연막, 예로서 플라즈마 CVD 법에 의해 115nm의 두께를 갖는 질소를 포함한 실리콘 산화물막(구성비 : Si=32%, O=59%, H=2%)을 이용함으로써 형성된다.
다음으로, 섬형 반도체 영역들(315 및 316)이 게이트 절연막(314) 위에 형성된다. 섬형 반도체 영역들(315 및 316)은 실시예 2에 설명된 섬형 반도체 영역 들(231 및 232)의 것과 유사한 재료 및 제조 프로세스에 의해 형성될 수 있다(도 11c 참조).
섬형 반도체 영역들(315 및 316)이 형성된 후, 불순물 주입 일 도전형을 도입하기 위해 이어서 TFT(301)의 소스 또는 드레인 영역(321) 및 TFT(302)의 소스 또는 드레인 영역(322)이 되는 영역들을 제외한 부분들을 커버하는 마스크(318)가 형성된다(도 11d 참조). 일 도전형 불순물로서, n-채널 TFT를 형성하는 경우에, 인(P) 또는 비소(As)가 n-형 불순물로서 사용될 수 있는 반면, p-채널 TFT를 형성하는 경우에, 붕소(B)가 p-형 불순물로서 사용될 수 있다. 이러한 실시예에서, n-형 불순물인 인(P)은 TFT(301)의 소스 또는 드레인 영역(321) 및 소스 영역과 드레인 영역 사이의 채널 형성 영역; 및 TFT(302)의 소스 또는 드레인 영역(322) 및 소스 영역과 드레인 영역 사이의 채널 형성 영역을 형성하기 위해 섬형 반도체 영역들(315 및 316)에 도입된다.
마스크(318)가 제거되고, 도시되지 않았지만 제 1 층간 절연막, 제 2 층간 절연막(216), 및 제 3 층간 절연막(217)이 형성된다(도 11e 참조). 제 1 층간 절연막, 제 2 층간 절연막(216), 및 제 3 층간 절연막(217)의 재료 및 제조 프로세스는 실시예 2에서의 설명에 기초할 수 있다.
콘택트 홀들은 제 1 층간 절연막, 제 2 층간 절연막(216), 및 제 3 층간 절연막(217)에 형성되고, 금속 막이 형성되며, 또한 금속막은 배선(219), 접속 전극(220), 단자 전극(251), TFT(301)의 소스 또는 드레인 전극(331), 및 TFT(302)의 소스 또는 드레인 전극(332)을 형성하기 위해 선택적으로 에칭된다. 그 후, 레지스 트로 이루어진 마스크가 제거된다. 이 실시예에서 급속막은 100nm의 두께를 갖는 Ti 막, 350nm의 두께를 갖는 매우 작은 양의 Si를 포함한 Al 막, 및 100nm의 두께를 갖는 Ti막의 3층들이 적층된 막이다.
또한, 보호 전극(218), 보호 전극(245), 보호 전극(248), 보호 전극(336), 및 보호 전극(337)은 배선(219), 접속 전극(220), 단자 전극(251), TFT(301)의 소스 또는 드레인 전극(331), 및 TFT(302)의 소스 또는 드레인 전극(332)을 각각 커버하기 위해 형성된다.
또한, 배선(219) 및 그 보호 전극(218); 접속 전극(220) 및 그 보호 전극(245); 단자 전극(251) 및 그 보호 전극(248); TFT(301)의 소스 또는 드레인 전극(331) 및 그 보호 전극(336); 및 TFT(302)의 소스 또는 드레인 전극(332) 및 그 보호 전극(337) 대신에, 각각의 배선 및 전극이 단층 도전막을 이용함으로써 형성될 수 있다. 도 12b에 도시되는 바와 같이, 배선(284), 접속 전극(285), 단자 전극(281), TFT(301)의 소스 또는 드레인 전극(341), 및 TFT(302)의 소스 또는 드레인 전극(342)이 형성된다.
상술된 단계들을 통해, 하부 게이트 TFT들(301 및 302)이 제조될 수 있다.
이어서, p-형 도전층(100p), i-형 도전층(100i), 및 n-형 도전층(100n)을 포함한 광전 변환층(100)이 제 3 층간 절연막(317) 위에 형성된다(도 12c). 실시예 모드 및 실시예 1은 광전 변환층(100)의 재료, 제조 프로세스 등을 위해 참조될 수 있다.
다음으로, 실링층(224) 및 단자 전극들(221 및 222)이 형성된다(도 12d 참 조). 단자 전극(221)은 n-형 반도체층(100n)에 접속되고, 단자 전극(222)은 단자 전극(221)과 동일한 프로세스에 의해 형성된다.
게다가, 전극들(261 및 262)을 갖는 기판(260)은 솔더(263 및 264)에 의해 장착된다. 기판(260) 위에 전극(261)은 솔더(264)에 의해 단자 전극(221)에 장착됨을 유의한다. 또한, 기판(260) 위에 전극(262)은 솔더(263)에 의해 단자 전극(222)에 장착된다(도 13a 참조).
도 13b는 전극들(261 및 262)을 갖는 기판(260)이 도 12c에 도시된 구조에 장착되는 예를 도시함을 주의한다.
이러한 실시예는 실시예 모드 및 실시예들 1, 2, 및 4에서의 임의의 설명과 조합될 수 있음을 주의한다.
이러한 실시예에서, 광전 변환 소자를 갖는 반도체 장치, 박막 회로 소자를 이용함으로써 형성된 수동 소자, 및 박막 회로 소자를 이용함으로써 형성된 활성 소자는 도 14, 도 15, 도 15a 내지 도 16e, 도 17a 내지 도 17f, 도 18a 및 도 18b, 도 19a 내지 도 19c, 도 20a 및 도 20b, 도 21a 내지 도 21c, 도 22a 내지 도 22c, 도 23a 내지 도 23c, 도 24a 및 도 24b, 및 도 25a 내지 도 25c를 참조하여 설명될 것이다.
도 14, 도 15, 및 도 16a 내지 도 16e에 도시된 반도체 장치는 광전 변환 소자 기판(501), 박막 회로 소자 기판(503)(503a, 503b...), 및 박막 회로 소자 기판(504)(504a, 504b...)를 조합함으로써 제조된다. 박막 소자는 스크린 인쇄법, 잉크-젯 방법 등에 의해 형성된 소자를 나타냄을 주의한다.
복수의 광전 변환 소자들(521)을 갖는 광전 변환 영역(502)은 광전 변환 소자 기판(501) 위에 형성된다. 광전 변환 영역(502)은 단자 전극(562)을 갖는 또 다른 기판에 전기적으로 접속된다. 광전 변환 소자들(521)로서, 도 1에 설명된 포토 다이오드(103) 또는 실시예 2 및 실시예 3에 설명된 광전 변환 디바이스가 사용될 수 있다.
복수의 박막 회로 소자들(522)을 포함한 박막 회로들(511)(511a, 511b, 511c...)은 각각 복수의 박막 회로 소자 기판들(503)에 형성된다. 박막 회로(511)는 박막 트랜지스터(TFT) 회로, 박막 다이오드 등과 같은 박막에 의해 형성된 소자를 포함한 회로이다. 도 1에 도시된 전류 미러 회로(111) 또는 스위치(102)는 이러한 박막 회로(511)에 의해 형성될 수 있다. 또한, 박막 회로(511)는 접속 전극(513)(이 실시예에서, 513a, 513c, 및 513e)과 또 다른 기판에 전기적으로 접속된다.
또한, 박막 회로들(511)은 하나의 기판 위에 적층될 수 있다. 그 예가 도 16d에 도시된다. 박막 회로(511c), 이 실시예에서 TFT 회로는 박막 회로 소자 기판(503c) 위에 형성된다. 기판(503c)에 가까운 측(저층)에 형성된 TFT에 접속된 전극(533a)은 접속 전극(534a)을 통해 이방 도전성 접착제 재료(531)에 분산된 전도성 미립자(532)에 전기적으로 접속된다. 또한, 기판(503c)에서 떨어진 측(상층)에 형성된 TFT에 접속된 전극(533b)이 이방 도전성 접착제 재료(531)에 분산된 도전성 미립자(532)에 또한 전기적으로 접속된다. 그러므로, 저층의 TFT 및 상층의 TFT는 서로 전기적으로 접속된다. 또한, 전극(533b)은 접속 전극(534b)에 접속되고, 따라 서 박막 회로 소자 기판(503c)은 또 다른 기판에 전기적으로 접속된다. 또한, 저층의 TFT에 전기적으로 접속되는 접속 전극(513e)은 기판(503c)의 후면을 통과한다. 따라서, 박막 회로(511c)는 또 다른 기판에 전기적으로 접속된다.
각각 박막 회로 소자(523)를 갖는 박막 회로들(512)(512a, 512b...)이 각각 복수의 박막 회로 소자 기판들(504) 위에 형성된다. 박막 회로(512)는 코일, 콘덴서, 또는 저항과 같은 박막 소자를 포함한 회로이며, 도전성 페이스트 등을 이용한 스크린 인쇄법, 잉크-젯 방법 등에 의해 형성될 수 있다. 박막 회로(512)는 접속 전극(513)(이 실시예에서, 513b 및 513d)을 통해 또 다른 기판에 전기적으로 접속된다.
또한, 단자 소자 회로(507)를 포함한 단자 기판(505)은 반도체 장치의 가장 먼 에지에 형성된다(도 16e 참조). 단자 전극(506)은 단자 기판(505)에 제공된 쓰루홀을 통해 인쇄법 등에 의해 기판의 양쪽 표면들 모두 위에 형성된다. 단자 기판(505) 위에 형성된 단자 소자 회로(507)는 광전 변환 소자, 박막 회로 소자, 또는 박막 회로 소자일 수 있다. 그러나, 광전 변환 소자를 형성하는 경우에, 광 전송 특성을 갖는 기판은 단자 기판(505)을 위해 사용된다. 이러한 실시예에서, TFT(535)를 갖는 박막 회로 소자가 형성된다.
막, 세라믹 등이 기판들(501, 503, 및 504)을 위해 사용될 수 있고, 소자가 기판 위에 직접 형성되거나 또는 또 다른 기판 위에 형성될 수 있어, 그 후 필링 되고 부착된다. 그러나, 광전 변환 소자 기판(501)의 경우에, 광은 광전 변환 소자(521)를 진입할 것을 필요로 한다. 그러므로, 광 전송 특성을 갖는 기판이 사용 된다. 접속 전극은 각 기판에 전기적으로 접속하기 위해 형성되지만, 접속 전극은 기판을 통과하는 쓰루홀(콘택트 홀)이 레이저 방사에 의해 우선 형성되는 방식으로 형성되고, 그 후, 접속 전극이 쓰루홀을 통해 기판의 전면 및 후면 위에 형성된다. 그러므로, 각 기판은 쓰루홀이 레이저 방사에 의해 형성될 수 있는 재료로 이루어지는 것이 필요하다.
이후, 이러한 실시예에 대한 광전 변환 소자의 상세한 제조 방법이 설명될 것이다. 먼저, 베이스 절연막(552)은 기판(501) 위에 형성되고, 도전막(553)은 베이스 절연막(552) 위에 형성된다(도 17a 참조).
다음으로, 광전 변환 소자의 하부 전극(554)은 도전막(553)을 이용하여 형성된다(도 17b 참조).
제 1 도전형을 갖는 반도체막, 진성 반도체막, 및 제 1 도전형에 반대인 도전형을 갖는 반도체막이 하부 전극(554) 위에 형성된다. 이러한 실시예에서, p-형 반도체막(555p), 진성 반도체막(555i), 및 n-형 반도체막(555n)이 이러한 순서로 형성된다(도 17c 참조).
그 후, 광전 변환층(556)의 p-형 반도체막(556p), 진성 반도체막(556i), 및 n-형 반도체막(556n)이 p-형 반도체막(555p), 진성 반도체막(555i), 및 n-형 반도체막(555n)을 이용하여 형성된다(도 17d 참조).
그 후, 절연막(557)은 베이스 절연막(552), 하부 전극(554), 및 광전 변환층(556)을 커버하도록 형성된다(도 17e 참조).
또한, 콘택트 홀은 절연막(557)에 제공되고, 광전 변환층의 최상부층과 접촉 할 상부 전극(558), 이러한 실시예에서, n-형 반도체층(556n)이 형성된다(도 17f 참조).
이어서, 보호막(561)이 형성되고(도 18a 참조), 콘택트 홀이 보호막(561)에 제공되며, 단자 전극(562)이 상부 전극(558)에 전기적으로 접속되도록 형성된다(도 18b 참조). 단자 전극(562)은 또 다른 기판에 대한 전기 접속을 위해 사용되는 전극이다.
베이스 절연막(552), 하부 전극(554), 광전 변환층(556), 절연막(557), 및 상부 전극(558)을 위한 재료 등에 대한 상세한 설명이 여기에서는 이루어지지 않으며, 실시 모드 및 실시예들 1 내지 3이 참조될 것임을 주의한다.
다음으로, 이러한 실시예의 TFT 회로 기판의 상세한 제조 방법이 설명될 것이다. 이러한 실시예에서, 반도체 소자로서 전기적으로 절연된 TFT의 예가 설명된다. 그러나, 집적 회로를 위해 사용된 반도체 소자는 그것에 제한되지 않으며, 임의의 종류의 회로 소자들이 사용될 수 있다. 예를 들면, 메모리 소자, 다이오드, 광전 변환 소자, 저항 소자, 코일, 커패시터 소자, 인덕터 등이 TFT 이외에 통상적으로 제공될 수 있다.
먼저, 도 19a에 도시되는 바와 같이, 필링층(602)이 스퍼터링법에 의해 열 저항을 갖는 기판(제 1 기판)(601) 위에 형성된다. 바륨 보로실리케이트 유리 또는 알루미노 보로실리케이트 유리, 석영 기판, 세라믹 기판 등과 같은 유리 기판이 제 1 기판(601)으로 사용될 수 있는데, 이는 기판(601)이 이후 수행될 단계에서 필링되기 때문이다. 또한, 스테인레스 스틸 기판 또는 그 표면 위에 형성된 절연막을 갖는 반도체 기판을 포함한 금속 기판이 사용될 수 있다. 비록, 플라스틱과 같은 합성 수지로 이루어진, 플렉서블 기판이 일반적으로 열 저항에서 상술된 기판들에 하위이지만, 플렉서블 기판은 기판이 제조 프로세스에서 가열 온도를 저지할 때 사용될 수 있다.
필링층(602)은 그 주요 성분으로서 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 또는 미세 결정 실리콘(반결정 실리콘을 포함한)과 같은 실리콘을 포함한 층으로 이루어질 수 있다. 필링층(602)은 스퍼터링법, 저압 CVD법, 플라즈마 CVD 법 등에 의해 형성될 수 있다. 이러한 실시예에서, 필링층(602)은 저압 CVD 법에 의해 약 50nm 두께의 비정질 실리콘으로 이루어진다. 필링층(602)의 재료는 실리콘에 제한되지 않으며, 선택적으로 에치 오프될 수 있는 재료가 사용될 수 있다. 필링층(602)은 50 내지 60nm의 두께를 갖는 것이 바람직하다. 필링층(602)이 반결정질 실리콘으로 이루어질 때, 그것은 30 내지 50nm의 두께를 갖도록 형성될 수 있다.
다음으로, 베이스막(603)은 필링층(602) 위에 형성된다. 베이스막(603)은 제 1 기판(601)에서 Na 또는 알칼리토류 금속(alkaline earth metal)과 같은 알칼리 금속이 반도체막으로 확산되는 것을 방지하기 위해 제공된다. 알칼리 금속 또는 알칼리토류 금속은 그것이 반도체에 있을 때 TFT와 같은 반도체 소자의 특성에 역효과를 갖는다. 베이스막(603)을 제공하기 위한 또 다른 목적은 반도체 소자를 필링하는 다음의 프로세스에서 반도체 소자를 보호하는 것이다. 베이스막(603)은 단층 절연막이거나 또는 복수의 절연막들을 포함할 수 있다. 따라서, 베이스막(603)은 반도체막으로 알칼리 금속 또는 알칼리토류 금속의 확산을 억제할 수 있는 실리콘 산화물, 실리콘 질화물, 또는 실리콘 질화물 산화물과 같은 절연막으로 이루어진다.
이러한 실시예에서, 베이스막(603)은 100nm의 두께를 갖는 SiON 막, 50nm의 두께를 갖는 SiNO 막, 및 100nm의 두께를 갖는 SiON막을 이러한 순서로 적층함으로써 형성된다. 그러나, 각각의 막의 적층된 층들의 재료, 두께, 및 수는 이에 제한되지 않는다. 예를 들면, 0.5 내지 3㎛의 두께를 갖는 실록산계 수지는 하부층에서의 SiON 막 대신에 스핀 코팅법, 슬릿 토킹법, 액적 방전법 등에 의해 형성될 수 있다. 실리콘 질화물막(SiNx, Si3N4 등)이 중간층에 SiNO 막 대신에 사용될 수 있다. SiO2 막은 상부층에 SiON 막 대신에 사용될 수 있다. 각각의 막 두께는 바람직하게는 0.05 내지 3㎛이고, 두께는 그 범위에서 자유롭게 선택될 수 있다.
대안적으로, 필링층(602)에 가장 가까운 베이스막(603)의 하부층(603a)은 SiON 막 또는 SiO2막으로 이루어질 수 있고, 중간층(603b)은 실록산계 수지로 이루어질 수 있으며, 상부층(603c)은 SiO2 막으로 이루어질 수 있다.
실리콘 산화물막은 SiH4 및 O2의 혼합 기체 또는 TEOS(테트라에톡시실란) 및 O2의 혼합 기체를 갖는 열적 CVD법, 플라즈마 CVD법, 바이어스 ECRCVD 법 등에 의해 형성될 수 있다. 실리콘 질화물막은 통상적으로 SiH4 및 NH3의 혼합 기체를 갖는 플라즈마 CVD 법에 의해 형성될 수 있다.
다음으로, 반도체막(604)은 베이스막(603) 위에 형성된다. 베이스막(603)을 형성한 후 대기 공기에 노출되지 않고 반도체막(604)을 형성하는 것이 바람직하다. 반도체막(604)은 20 내지 200nm(바람직하게는 40 내지 170nm, 바람직하게는 50 내지 150nm)의 두께를 가질 수 있다. 반도체막(604)은 비정질 반도체, 반결정질 반도체, 또는 다결정 반도체일 수 있다. 실리콘뿐만 아니라 실리콘 게르마늄이 또한 사용될 수 있다. 실리콘 게르마늄을 사용하는 경우에, 게르마늄의 농도는 바람직하게는 약 0.01 내지 4.5 atomic%이다.
비정질 반도체는 실리콘을 포함한 기체의 글로우 방전 분해에 의해 획득될 수 있다. SiH4 및 Si2H6은 실리콘을 포함한 일반적인 기체로서 제공된다. 이러한 실리콘을 포함한 기체는 수소 또는 수소 및 헬륨으로 희석될 수 있다.
반결정질 반도체는 비정질 반도체와 결정 구조(단일 결정 구조 및 다결정 구조를 포함한)를 갖는 반도체 간의 중간 구조를 갖는 반도체를 포함한 막이다. 반결정질 반도체는 자유 에너지에 의해 안정화한 제 3 상태를 갖는 반도체막이고, 단거리 오더 및 격자 왜곡을 갖는 결정 물질이다. 그 결정 입자는 그 입자 크기를 0.5 내지 20nm로 설정함으로써 비단일 결정 반도체에 분산될 수 있다. 그것의 라만 스펙트럼은 520cm-1보다 낮은 파수를 향해 시프트된다. Si 결정 격자로부터 우도되는 것으로 여겨지는, (111) 및 (220)의 회절 피크들은 X-선 회절에 의해 반결정질 반도체에서 관찰된다. 반결정질 반도체는 댕글링 본드를 종료하기 위한 재료로서 적어도 1 atomic% 이상의 수소 또는 할로겐을 포함한다. 이러한 반도체는 편의를 위 해 반결정질 반도체(SAS)로서 칭하여진다. 격자 왜곡은 또한 향상된 안정성을 갖는 양호한 반결정질 반도체가 획득될 수 있도록 헬륨, 아르곤, 크립톤, 및 네온과 같은 희가스 원소를 부가함으로써 확장된다.
SAS는 실리콘을 포함한 가스의 글로우 방전 분해에 의해 획득될 수 있다. SiH4는 실리콘을 포함한 일반적인 가스이고, 부가적으로 SiH6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등이 사용될 수 있다. SAS는 헬륨, 아르곤, 크립톤, 및 네온으로부터 선택된 하나 이상의 희가스 원소들이 할로겐에 부가되는 가스 또는 수소로 희석된 실리콘을 포함한 가스를 사용함으로써 쉽게 형성될 수 있다. 실리콘을 포함한 가스는 2 내지 1000배 희석 인자로 희석되는 것이 바람직하다. 또한, CH4 또는 C2H6과 같은 탄화물 가스; GeH4 및 GeF4와 같은 게르마늄 가스; F2 등이 1.5 내지 2.4 eV 또는 0.9 내지 1.1 eV에서의 에너지 대역의 폭을 조정하기 위해 실리콘을 포함한 가스로 혼합될 수 있다.
H2가 SiH4에 부가되는 가스, 또는 F2가 SiH4에 부가되는 가스를 사용하는 경우에, 형성된 반결정질 반도체를 이용하여 TFT를 제조함으로써, TFT의 역치 이하 계수(subthreshold coefficient)(S 값)는 0.35 V/초 이하, 통상적으로 0.25에서 0.09 V/초가 될 수 있으며, 이동도는 10 cm2/Vsec일 수 있다. 예를 들면, 19 스테이지들 링 오실레이터는 반결정질 반도체를 이용하여 TFT에 의해 형성될 때, 발진 주파수는 1MH 이상, 바람직하게는 3 내지 5V의 범위의 파워 전압에서 100MHz 이상인 특성이 획득될 수 있다. 또한, 3 내지 5V의 범위의 파워 전압에서, 인버터의 스테이지당 지연 시간은 26ns, 바람직하게는 0.26ns 이하가 될 수 있다.
도 19a에 도시되는 바와 같이, 반도체막(604)은 레이저빔(600)을 이용하여 결정화된다. 그러나, 촉매 원소를 이용한 결정화 방법 및 레이저를 이용한 레이저 결정화 방법은 조합될 수 있다.
한 시간 동안 500℃에서의 열적 어닐링은 레이저 결정화 전 레이저에 대해 반도체막의 저항을 증가시키기 위해 반도체막에 수행되는 것이 바람직하다. 큰 입자 크기를 갖는 결정은 연속적인 고체-상태 레이저로부터 기본파의 제 2, 제 3, 및 제 4 고조파 중 하나를 갖는 레이저 광의 조사에 의해 획득될 수 있다. 예를 들면, 통상적으로, Nd:YVO4 레이저(기본파 1064nm)의 제 2 고조파(532) 또는 제 3 고조파(355nm)를 사용하는 것이 바람직하다. 특히, 지속파 YVO4 레이저로부터 방출된 레이저 광은 10W의 출력을 갖는 레이저 광을 얻기 위해 비선형 광소자에 의해 고조파로 변환된다. 반도체막을 조사하기 위해 공 시스템을 통해 레이저 광을 조사된 표면에 직사각형 형상 또는 타원형 형상으로 형성하는 것이 바람직하다. 대략 0.01 내지 100 MW/cm2의 파워 밀도(바람직하게는, 0.1 내지 10 MW/cm2)가 레이저에 대해 요구된다. 스캐닝 속도는 조사에 대해 약 10 내지 200 cm/초로 설정된다.
알려진 지속파 가스 레이저 또는 고체-상태 레이저는 레이저로서 사용될 수 있다. 가스 레이저로는, Ar 레이저, Kr 레이저 등이 있다. 고체 상태 레이저로는, YAZ 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, Y2O3 레이저, 유리 레이저, 루 비 레이저, 알렉산드라이트 레이저, 또는 Ti:사파이어 레이저 등이 있다.
게다가, 펄스된 레이저 광은 레이저 결정화를 수행하기 위해 이용될 수 있다. 이러한 경우에, 펄스 반복 레이트는 10 MHz 이상으로 설정된다. 이러한 주파수 대역은 일반적으로 사용되는 수십 Hz 내지 수백 Hz의 주파수 대역보다 상당히 높다. 그것은 반도체막이 펄스된 레이저 광으로 조사된 후 반도체막을 완전히 결정시키는데 수십 내지 수백 nsec가 소요됨을 말한다. 펄스된 레이저 광이 상술된 주파수 대역을 가질 때, 반도체막은 반도체막이 레이저빔에 의해 용해되고 결정되는 동안 다음 펄스로 조사될 수 있다. 그러므로, 고체-액체 인터페이스는 스캐닝 방향으로 연속하여 성장하는 결정 입자들이 획득될 수 있도록 반도체막으로 계속해서 이동될 수 있다. 특히, 각각이 스캐닝 방향으로 약 10 내지 30㎛의 폭과 스캐닝 방향에 수직인 방향으로 약 1 내지 5㎛의 폭을 갖는 포함된 결정 입자들의 응집(aggregation)을 형성하는 것이 가능하다. 또한 스캐닝 방향을 따라 길게 연장되는 단일 결정의 결정 입자를 형성함으로써 적어도 TFT의 채널 방향으로 결정 입자 경계들을 거의 갖지 않는 반도체막을 형성하는 것이 가능하다.
레이저광의 조사는 희가스 또는 질소와 같은 불활성 기체 대기에서 수행될 수 있다. 이것은 반도체 표면의 거칠기가 레이저 광의 조사에 의해 억제되도록 하고 인터페이스 상태 밀도에서의 변화들에 의해 발생된 임계값에서의 변화들이 억제되도록 한다.
다음으로, 도 19b에 도시된 바와 같이, 섬형 반도체막들(606, 607, 및 608)은 결정화된 반도체막(605)으로 이루어진다. 그 후, 게이트 절연막(609)은 섬형 반 도체막들(606 내지 608)을 커버하도록 형성된다. 게이트 절연막(609)은 플라즈마 CVD 법, 스퍼터링 방법 등에 의해 실리콘 질화물, 실리콘 산화물, 실리콘 질화물 산화물, 또는 실리콘 산화질화물을 포함함으로써 형성된 단일층 또는 적층된 층일 수 있다. 적층된 층의 경우에, 예를 들면, 게이트 절연막(609)은 기판 측 위에 실리콘 산화물막, 실리콘 질화물막, 및 실리콘 산화물막을 적층함으로써 형성되는 것이 바람직하다.
게이트 절연막(609)을 형성한 후, 섬형 반도체막들(606 내지 608)을 수소화하기 위해 1 내지 12시간 동안 300 내지 450℃의 온도로 3 내지 100%의 수소를 포함한 대기에서 열 처리가 수행될 수 있다. 수소화를 위한 또 다른 수단으로서, 플라즈마 수소화(플라즈마에 의해 여기된 수소를 이용한)가 수행될 수 있다. 수소화 프로세스에서, 댕글링 본드는 열적으로 여기된 수소를 이용함으로써 종결될 수 있다. 다음 프로세스에서 반도체 소자를 플렉서블한 제 2 기판에 부착한 후, 제 2 기판을 구부림으로써 반도체막에 결함이 형성될 수 있다. 그러나, 이러한 경우에서조차, 반도체막에서의 수소 농도가 수소화에 의해 1×1019 내지 1×1022 cm-3, 바람직하게는 1×1019 내지 5×1020 cm-3으로 설정될 때 반도체막에서 수소화에 의해 결함이 종료될 수 있다. 더욱이, 결함을 종료하기 위해, 할로겐이 반도체막에 포함될 수 있다.
다음으로, 도 19c에 도시된 바와 같이, 게이트 전극들(610 내지 612)이 형성된다. 이러한 실시예에서, 게이트 전극들(610 내지 612)은 Si 및 W가 스퍼터링법에 의해 적층되도록 형성되고, 그 후 에칭이 마스크로서 레지스트(613)를 사용함으로써 수행되는 방식으로 형성된다. 당연하게, 게이트 전극들(610 내지 612)의 재료, 구조, 및 제조 방법은 이에 제한되지 않으며, 적절하게 선택될 수 있다. 예를 들면, 게이트 전극들(610 내지 612)은 불순물 주입 n-형으로 도핑된 Si(실리콘) 및 NiSi(니켈 규화물)를 포함한 적층 구조 또는 TaN(탄탈 질화물) 및 W(텅스텐)을 포함한 적층 구조일 수 있다. 또한, 게이트 전극들(610 내지 612)은 다양한 종류의 도전성 재료들로 이루어진 단일층일 수 있다.
레지스트 마스트 대신에, SiOx로 이루어진 마스크 등이 사용될 수 있다. 이러한 경우에, SiOx, SiON 등으로 이루어진 마스크(하드 마스크로서 칭하여지는)를 형성하기 위해 부가적인 단계가 수행될 수 있다. 그러나, 에칭 시 마스크의 두께의 손실은 레지스트 마스크의 경우보다 더 적다. 그러므로, 각각 원하는 폭을 갖는 게이트 전극들(610 내지 612)이 형성될 수 있다. 대안적으로, 게이트 전극들(610 내지 612)은 레지스트(613)를 사용하지 않고 액적 방전법에 의해 선택적으로 형성될 수 있다.
도전 재료는 도전막의 기능에 따라 다양한 재료들로부터 선택될 수 있다. 게이트 전극 및 안테나가 동시에 형성될 때, 재료들은 그 기능들을 고려하여 선택될 수 있다.
CF4, Cl2, 및 O2의 혼합된 가스 또는 Cl2의 기체가 에칭에 의해 게이트 전극들을 형성하기 위한 에칭 가스로서 사용되지만, 에칭 가스는 이에 제한되지 않는 다.
다음으로, 도 20a에 도시된 바와 같이, p-채널 TFT가 될 섬형 반도체막(607)이 레지스트(615)로 커버되고, 불순물 원소 주입 n-형 도전성(통상적으로, P(인) 또는 As(비소))이 마스크들로서 게이트 전극들(610 및 612)을 사용함으로써 저 농도 영역을 형성하기 위해 섬형 반도체막들(606 및 608)에 도핑된다(제 1 도핑 프로세스). 제 1 도핑 프로세스는 도즈량이 1×1013 내지 6×1013/cm2이고 가속 전압이 50 내지 70 keV인 환경하에 수행된다. 그러나, 제 1 도핑 프로세스의 환경은 이에 제한되지 않는다. 제 1 도핑 프로세스에서, 도핑은 게이트 절연막(609)을 통해 수행되고, 저농도 불순물 영역들(616 및 617)의 쌍들은 섬형 반도체막들(606 및 608)에 형성된다. 또한, 제 1 도핑 프로세스는 p-채널 TFT가 될 섬형 반도체막을 레지스트로 커버하지 않고 수행될 수 있다.
다음으로, 도 20b에 도시되는 바와 같이, 애싱(ashing) 등에 의해 레지스트(615)를 제거한 후, 레지스트(618)가 n-채널 TFT가 될 섬형 반도체막들(606 및 608)을 커버하도록 새롭게 형성된다. 그 후, 불순물 원소 주입 p-형 도전성(통상적으로, B(붕소))DL 마스크로서 게이트 전극(611)을 사용하여 고농도 영역을 형성하기 위해 섬형 반도체막(607)에 도핑된다(제 2 도핑 프로세스). 제 2 도핑 프로세스는 도즈량이 1×1016 내지 3×1016/cm2이고 가속 전압이 20 내지 40 keV인 환경하에 수행된다. 제 2 도핑 프로세스에서, 도핑은 게이트 절연막(609)을 통해 수행되며, 한쌍의 p-형 고농도 불순물 영역들(620)이 섬형 반도체막(607)에 형성된다.
다음으로, 도 21a에 도시되는 바와 같이, 애싱 등에 의해 레지스트(618)를 제거한 후, 반도체막(621)이 게이트 절연막(609) 및 게이트 전극들(610 내지 612)을 커버하도록 형성된다. 이러한 실시예에서, 절연막(621)은 플라즈마 CVD 법에 의해 100nm의 두께를 갖는 SiO2로 이루어진다. 그 후, 절연막(621) 및 게이트 절연막(609)은 도 21b에 도시된 자가 정렬 방식으로 게이트 전극들(610 내지 612)의 측면들에 접촉할 측벽들(622 내지 624)을 형성하기 위해 에치 백(etch-back) 방법에 의해 부분적으로 에칭된다. CHF3 및 He의 혼합된 가스가 에칭 가스로서 사용된다. 또한, 측벽들을 형성하는 단계는 이에 제한되지 않는다.
절연막(621)이 형성될 때, 절연막(621)은 또한 기판의 후면에 형성될 수 있다. 이러한 경우에, 기판의 후면에 형성된 절연막은 레지스트를 사용함으로써 선택적으로 에칭 오프된다. 대안적으로, 에치백 방법으로 측별을 형성할 때, 사용되는 레지스트는 절연막(621) 및 게이트 절연막(609)과 동시에 부분적으로 제거될 수 있다.
다음으로, 도 21c에 도시되는 바와 같이, 레지스트(626)가 p-채널 TFT가 될 섬형 반도체막(607)을 커버하도록 새롭게 형성된다. 그 후, 불순물 원소 주입 n-형 도전성(통상적으로, P 또는 As)이 마스크들로서 게이트 전극들(610 및 612) 및 측벽들(622 및 624)을 사용함으로써 고종도 영역을 형성하기 위해 도핑된다(제 3 도핑 프로세스). 제 3 도핑 프로세스는 도즈량이 1×1013 내지 5×1015/cm2이고 가속 전압이 60 내지 100 keV인 환경하에서 수행된다. 제 3 도핑 프로세스에서, 도핑은 게이트 절연막(609)을 통해 수행되고, 한 쌍의 n-형 고농도 불순물 영역들(627 및 628)이 섬형 반도체막들(606 및 608)에 형성된다.
또한, 측벽들(622 및 624)은 후속하여, 고 농도 불순물 주입 n-형 도전성으로 도핑하고 측벽들(622 및 624)의 하부 부분에 저 농도 불순물 영역 또는 비도핑된 오프세트 영역을 형성할 때 마스크들로서 작용하는 것이다. 그러므로, 저 농도 불순물 영역 또는 오프세트 영역의 폭을 제어하기 위해, 측벽들의 크기는 측벽을 형성할 때 에치백 방법의 상태 및 막 형성 상태를 적절히 변경함으로써 조절될 수 있다.
애싱 등에 의해 레지스트(626)를 제거한 후, 불순물 영역의 열 활성화가 수행될 수 있다. 예를 들면, 50nm의 두께로 SiON 막을 증착시킨 후, 열 처리가 550℃로 질소 대기에서 4 시간 동안 수행될 수 있다. 수소를 포함한 SiNx 막이 100nm 두께로 형성된 후, 열 처리는 410℃로 질소 대기에서 1시간 동안 수행될 수 있다. 따라서, 다결정 반도체막에서의 결함이 복구될 수 있다. 이러한 처리는 예를 들면 다결정 반도체막에서 댕글링 본드를 종결하는 것이고 수소화 단계 등으로 칭하여진다.
일련의 이전 프로세스들에 따르면, n-채널 TFT(630), p-채널 TFT(631), 및 n-채널 TFT(632)가 형성된다. 측벽의 크기가 상술된 제조 프로세스에서 적절히 에치백 방법의 상태를 변경함으로써 조절될 때, 0.2 내지 2㎛의 채널 길이를 갖는 TFT가 형성될 수 있다. 비록, TFT들(630 내지 632)이 이러한 실시예에서 상부 게이트 구조를 가질지라도, 그것들은 하부 게이트 구조(반전된 스태거링 구조)를 가질 수 있다.
그 후, 패시베이션 막이 TFT들(630 내지 632)을 보호하기 위해 형성될 수 있다. 패시베이션 막은 알칼리 금속 또는 알칼리토류 금속이 TFT들(630 내지 632)로 침투하는 것을 방지할 수 있는 실리콘 질화물, 실리콘 질화물 산화물, 알루미늄 질화물, 알루미늄 산화물, 실리콘 산화물 등으로 이루어지는 것이 바람직하다. 특히, 예를 들면, 약 600nm의 두께를 갖는 SiON 막이 패시베이션 막으로서 사용될 수 있다. 이러한 경우에, 수소화 단계는 SiON 막을 형성한 후 수행될 수 있다. 이러한 방식으로, SiON, SiNx, 및 SiON의 세 층들의 절연막들이 TFT들(630 내지 632) 위에 형성된다. 그러나, 이들 막들의 구조 및 재료들은 이에 제한되지 않는다. 상기 구조를 가지고, TFT들(630 내지 632)은 베이스막(603) 및 패시베이션 막으로 커버되기 때문에, Na와 같은 알칼리 금속 또는 알칼리토류 금속이 반도체 소자를 위해 사용된 반도체막에 확산되는 것을 방지하는 것이 가능하다. 알칼리 금속 또는 알칼리토류 금속은 그것이 반도체막에 있을 때 반도체 소자의 특성에 역효과를 갖는다.
다음으로, 도 22a에 도시되는 바와 같이, 제 1 층간 절연막(633)은 TFT들(630 내지 632)을 커버하도록 형성된다. 제 1 층간 절연막(633)은 폴리이미드, 아크릴, 또는 폴리아미드와 같은 열 저항을 갖는 유기 수지로 이루어질 수 있다. 게다가, 저 유전 상수 재료(저-k 재료), 기동 재료(starting material)로서 실록산계 재료를 사용함으로써 형성된 Si-O-Si 결합(이 후, 실록산계 수지로서 칭하여짐)을 포함한 수지 등이 사용될 수 있다. 실록산은 실리콘(Si) 및 산소(O)의 결합의 골격 구조에 의해 구성된다. 치환기로서, 적어도 수소(알킬기 또는 방향족 탄화수 소)를 포함한 유기기(organic group)가 사용된다. 대안적으로, 플루오로기(fluoro group)가 또한 치환기로서 사용될 수 있다. 또한, 대안적으로, 적어도 수소를 포함한 유기기 및 플루오로기가 치환기로서 사용될 수 있다.
제 1 층간 절연막(633)은 재료에 따른 스핀 코팅법, 디핑법, 스프레이 코팅법, 액적 방전법(잉크젯 방법, 스크린 인쇄법, 오프셋 인쇄법 등), 닥터 나이프 법, 롤 코팅법, 커튼 코팅법, 나이프 코팅법 등에 의해 형성될 수 있다. 또한, 무기 재료가 사용될 수 있고, 이러한 경우에, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, PSG(인 유리), BPSG(인 붕소 유리), 알루미나 막 등이 사용될 수 있다. 또한, 제 1 층간 절연막(633)은 상기 재료들로 이루어진 절연막들을 적층함으로써 형성될 수 있다.
또한, 제 2 층간 절연막(640)은 제 1 층간 절연막(633) 위에 형성될 수 있다. 도 22b는 제 2 층간 절연막(640)을 형성하는 예를 도시한다. 제 2 층간 절연막(640)은 플라즈마 CVD 법, 대기입 플라즈마 CVD법 등에 의해 DLC(다이아몬드형 탄소) 또는 CN(탄소 질화물)과 같은 탄소를 포함한 막, 실리콘 산화물막, 실리콘 질화물막 또는 실리콘 질화물 산화물막으로 이루어질 수 있다. 또한, 제 2 층간 절연막(640)은 폴리이미드, 아크릴, 폴리아미드, 레지스트, 또는 벤조사이클로부텐, 실록산계 수지 등과 같은 광감성 또는 비광감성 유기 재료로 이루어질 수 있다.
필러(filler)는 제 1 층간 절연막(633) 및 제 2 층간 절연막(640)이 나중에 형성될 배선을 구성하기 위한 도전 재료와 제 1 층간 절연막(633) 또는 제 2 층간 절연막(640) 사이에 열 팽창의 계수의 차이에 의해 야기될 응력으로 인하여 벗겨지 고 손상되는 것을 방지하기 위하여 제 1 층간 절연막(633) 또는 제 2 층간 절연막(640)으로 믹싱될 수 있다.
다음으로, 도 22b에 도시되는 바와 같이, 콘택트 홀들은 제 1 층간 절연막(633)에 형성되고, 그 후 배선들(634 내지 639)이 TFT들(630 내지 632)에 접속되도록 형성된다. CHF3 및 He의 혼합된 가스가 사용되지만, 콘택트 홀들을 개방할 때 에칭을 위해 사용되는 에칭 가스는 이에 제한되지 않는다. 이러한 실시예에 있어서, 배선들(634 내지 639)이 Ti, TiN, Al-Si, Ti, 및 TiN을 적층함으로써 형성된 3 층 구조를 가지기 위해 스퍼터링법에 의해 형성되고 그 후 배선들(634 내지 639)이 에칭된다.
Si를 Al에 혼합함으로써 배선들의 형성 동안 레지스트를 베이킹할 때 힐록(hillock)을 방지하는 것이 가능하다. Cu는 Si 대신에 약 0.5%만큼 혼합될 수 있다. Al-Si 층이 Ti 및 TiN 간에 샌드위치될 때, 힐록에 대한 저항이 더 향상된다. 에칭 시 SiON 등으로 이루어진 상술된 하드 마스크를 사용하는 것이 바람직하다. 배선들의 재료 및 형성 방법은 이에 제한되지 않으며, 게이트 전극을 위해 사용된 상기 재료가 사용될 수 있다.
배선들(634 및 635)은 n-채널 TFT(630)의 고 농도 불순물 영역(627)에 접속되며, 배선들(636 및 637)은 p-채널 TFT(631)의 고 농도 불순물 영역(620)에 접속되고, 배선들(638 및 639)은 n-채널 TFT(632)의 고 농도 불순물 영역(628)에 각각 접속된다.
다음으로, 도 22c에 도시되는 바와 같이, 제 3 층간 절연막(641)은 제 1 층간 절연막(633) 위에 형성되거나, 또는 제 3 층간 절연막(641)은 배선들(634 내지 639)을 커버하도록, 제 2 층간 절연막(640)을 형성하는 경우에 제 2 층간 절연막(640) 위에 형성된다. 제 3 층간 절연막(641)은 배선(639)이 부분적으로 노출되는 위치에 개방 부를 갖도록 형성된다. 제 3 층간 절연막(641)은 제 1 층간 절연막(633)과 동일한 재료를 사용하여 형성될 수 있다.
그 후, 전극(642)은 제 3 층간 절연막(641) 위에 형성된다. 전극(642)은 Ag, Au, Cu, Pd, Cr, Mo, Ti, Ta, W, Al, Fe, Co, Zn, Sn, 및 Ni로부터 선택된 적어도 하나의 금속 또는 금속 화합물을 갖는 도전 재료로 이루어질 수 있다. 전극(642)은 필링층을 에칭하는 다음 단계에서 에칭되지 않는 재료로 이루어질 필요가 있음을 유의한다. 그러므로, 전극(642)은 필링층(602) 및 전극(642) 간의 선택도를 획득할 수 있는 재료로 이루어진다. 또한, 전극(642)은 배선(639)에 접속된다.
다음으로, 도 23a에 도시되는 바와 같이, 그루브(groove)(646)는 원소를 분리하기 위해 형성된다. 그루브(646)는 필링층(602)이 노출되는 정도의 깊이를 가질 수 있다. 그루브(646)는 다이싱(dicing) 방법, 스크라이빙(scribing) 방법 등에 의해 형성될 수 있다.
도 23b에 도시되는 바와 같이, 필링층(602)이 에치 오프된다. 이러한 실시예에 있어서, 할로겐 플로라이드는 에칭 가스로서 사용되며, 가스는 그루브(646)로부터 도입된다. 이러한 실시예에서, 예를 들면, ClF3(3불화 염소)는 온도가 350℃이 고, 유량(flow rate)이 300 sccm이며, 압력이 800 Pa이고 에칭 시간이 3시간인 환경하에 사용된다. 대안적으로, 질소가 ClF3 가스에 혼합되는 가스가 사용될 수 있다. 필링층(602)은 ClF3와 같은 할로겐 플로라이드를 사용함으로써 선택적으로 에칭될 수 있고, 따라서 제 1 기판(601)은 TFT들(630 내지 632)로부터 필링될 수 있다.
도 23c에 도시되는 바와 같이, 필링되는 TFT들(630 내지 632)은 접착제(652)를 사용함으로써 제 2 기판(651)에 부착된다. 접착제(652)는 제 2 기판(651) 및 베이스막(603)을 서로에게 부착할 수 있는 재료로 이루어진다. 접착제(652)에 대해서, 예를 들면 반응성 경화 접착제, 열 경화 접착제, 자외선 경화 접착제와 같은 광-경화 접착제, 및 혐기성(anaerobic) 접착제와 같은 다양한 경화 접착제들이 사용될 수 있다.
기판의 유연성을 획득하기 위해 베이스막(603)과 접촉하는 접착제(652)를 위해 유기 수지를 사용하는 경우에, Na과 같은 알칼리 금속 또는 알칼리토류 금속이 베이스막(603)으로서 산소를 포함한 실리콘 질화물막 또는 실리콘 질화물막을 사용함으로써 유기 수지로부터 반도체막으로 확산되는 것을 방지하는 것이 가능하다.
제 2 기판(651)은 플렉서블 페이터 또는 플라스틱과 같은 유기 재료로 이루어질 수 있다 대안적으로, 플렉서블 무기 재료가 제 2 기판(651)으로서 사용될 수 있다. 플라스틱 기판은 극성기(JSR에 의해 제조된)를 갖는 폴리-노보넨을 포함한 ARTON으로 이루어질 수 있다. 또한, 폴리에틸렌 테레프탈레이트(PET), 플리에테르 설폰(PES), 폴리에틸렌 나프탈레이트(PEN), 폴리카보네이트(PC), 나일론, 폴레에테 르 에테르케토(PEEK), 폴리설폰(PSF), 폴리에테르 이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌 테레프탈레이트(PBT), 폴리이미드, 아크릴로니트릴-부타디엔-스티렌 수지, 폴리염화비닐, 폴리프로필렌, 폴리비닐 아세테이트, 아크릴 수지 등에 의해 대표되는 폴리에스테르가 제공된다. 제 2 기판(651)은 집적 회로에 생성된 열을 확산시키기 위해 약 2 내지 30 W/mK 만큼 높은 열 전도성을 갖는 것이 바람직하다.
제 2 기판(651)은 원추형 표면 또는 원통형 표면과 같은 모선(generating line)의 움직임에 의해 당겨진 구부러진 표면을 갖도록 구부러지며, 모선의 방향은 TFT들(630 내지 632)의 캐리어들의 이동 방향에 정렬시키는 것이 바람직하다. 상기 구조를 가지고, 제 2 기판(651)이 구부러질 때조차, 구부러짐으로 인하여 TFT들(630 내지 632)의 특성들에 대한 영향을 억제하는 것이 가능하다. 집적 회로에서 섬형 반도체막의 영역의 비율이 1 내지 30%일 때, 제 2 기판(651)의 구부러짐으로 인하여 TFT들(630 내지 632)의 특성들에 대한 영향을 더욱 억제하는 것이 가능하다.
그 후, 제 2 기판(651)은 레이저 빔(661)으로 조사된다(도 24a 참조). 레이저 빔(661)의 조사에 의해, 제 2 기판(651)을 통과하는 콘택트 홀(662), 제 1 층간 절연막(633), 및 제 3 층간 절연막(641)이 형성된다.
그 후, 콘택트 홀(662)을 통해 외부 소자에 접속될 접속 전극(663)이 형성된다. 접속 전극(663)은 스크린 인쇄법, 잉크-젯 방법 등에 의해 형성될 수 있다.
도 25a 내지 도 25c는 두꺼운 막 소자 회로가 형성되는 기판의 예를 도시한 다. 스크린 인쇄법, 잉크젯 방법 등에 의해 형성된 두꺼운 막 소자, 예를 들면, 코일(672)은 기판(671) 위에 형성된다. 기판(671)을 통과하는 콘택트 홀은 코일(672)의 각 단부에 형성되고 접속 전극(673)은 콘택트 홀을 통해 형성된다.
상술된 바와 같이, 도 1에 도시된 구조는 광전 변환 소자 기판 및 박막 회로 기판을 조합함으로써 제조될 수 있다. 두꺼운 막 회로 기판을 더욱 조합함으로써, 저항, 커패시터 등을 갖는 디바이스가 동시에 제조될 수 있다.
실시예 5
이러한 실시예에 있어서, 다양한 전기 디바이스들의 예들이 설명될 것이며, 여기에는 본 발명에 의해 획득된 광전 변환 디바이스가 포함된다. 본 발명이 적용된 전기 디바이스들로서, 컴퓨터들, 디스플레이들, 셀룰러폰들, 텔레비전들 등이 제공된다. 이러한 전기 디바이스들의 특정 예들은 도 26, 도 27a 및 도 27b, 도 28a 및 도 28b, 및 도 29에 도시된다.
도 26은 본체(A)(701), 본체(B)(702), 섀시(703), 동작 키들(704), 사운드 입력부(705), 사운드 출력부(706), 회로 보드(707), 디스플레이 패널(A)(708), 디스플레이 패녈(B)(709), 힌지(hinge)(710), 광 전송 재료부(711), 및 광전 변환 소자(712)를 갖는 휴대 전화을 도시한다. 본 발명은 광전 변환 소자(712)에 적용될 수 있다.
광전 변환 소자(712)는 광 전송 재료부(711)를 통과하는 광을 검출하고 검출된 외부 광의 조도에 따라 디스플레이 패널(A)(708) 및 디스플레이 패널(B)(709)의 조도를 제어하거나 또는 광전 변환 소자(712)에 의해 획득된 조도에 기반하여 동작 키들(704)의 조명을 제어한다. 이러한 방식으로, 휴대 전화의 전류 소비가 억제될 수 있다.
도 27a 및 도 27b는 휴대 전화의 다른 예들을 도시한다. 도 27a 및 도 27b에서, 참조 부호 721은 본체를 나타내고, 722는 섀시를 나타내고, 723은 디스플레이 패널을 나타내고, 724는 동작 키들을 나타내고, 725는 사운드 출력부를 나타내고, 726은 사운드 입력부를 나타내며, 727 및 728은 광전 변환 소자를 나타낸다.
도 27a에 도시된 휴대 전화에서, 디스플레이 패털(723) 및 동작 키들(724)의 조도는 본체(721)에 제공된 광전 변환 소자(727)에 의해 외부 광을 검출함으로써 제어될 수 있다.
더욱이, 도 27b에 도시된 휴대 전화에 있어서, 광전 변환 소자(728)는 도 27a의 구조에 부가하여, 본체(721) 내부에 제공된다. 광전 변환 소자(728)에 의해, 디스플레이 패널(723)에 제공된 역광의 조도가 또한 검출될 수 있다.
도 28a는 본체(731), 섀시(732), 디스플레이부(733), 키보드(734), 외부 접속 포트(735), 포인팅 마우스(736) 등을 갖는 컴퓨터를 도시한다.
또한, 도 28b는 텔레비전 수신기와 같은 디스플레이 디바이스를 도시한다. 디스플레이 디바이스는 섀시(741), 서포트(742), 디스플레이부(743) 등을 포함한다.
액정 패널이 도 28a에 도시된 컴퓨터의 디스플레이부(733) 및 도 28b에 도시된 디스플레이 디바이스의 디스플레이부(743)를 위해 사용되는 경우의 상세한 구조가 도 29에 도시된다.
도 29에 도시된 액정 패널(762)이 섀시(761)에 포함되고, 기판들(751a 및 751b), 기판들(751a 및 751b) 사이에 삽입된 액정층(752), 편광 필터(755a 및 755b), 역광(753) 등을 갖는다. 또한, 광전 변환 소자를 갖는 광전 변환 소자 형성 영역(754)이 섀시(761)에 형성된다.
본 발명을 사용하여 제조된 광전 변환 소자 형성 영역(754)은 역광(753)으로부터의 광의 양을 검출하고, 정보는 액정 패널(762)의 조도를 조정함으로써 피드백된다.
도 30a 및 도 30b는 본 발명의 광 센서가 카메라, 예로서 디지털 카메라에 포함되는 예를 도시한 도면이다. 도 30a는 디지털 카메라의 프런트 사이드로부터 보여지는 투시도이고, 도 30b는 그 백 사이드로부터 보여지는 투시도이다. 도 30a에서, 디지털 카메라에는 해제 버튼(801), 주 스위치(802), 뷰파인더(803), 플래시부(804), 렌즈(805), 배럴(806), 및 섀시(807)가 제공된다.
또한, 도 30b에서, 디지털 카메라에는 접안렌즈 파인더(811), 모니터(812), 및 동작 버튼들(813)이 제공된다.
해제 버튼(801)이 중간 지점으로 푸쉬 다운되면, 초점 조절 메커니즘 및 노출 조절 메커니즘이 동작되고, 해제 버튼이 최하부 지점으로 푸쉬 다운되면, 셔터가 열린다.
주 스위치(802)를 푸쉬 다운 또는 회전시킴으로써, 디지털 카메라의 전원은 스위치 온 되거나 스위치 오프된다.
뷰파인더(803)는 도 30b에 도시된 접안렌즈 파인더(811)로부터 초점 포인트 및 슈팅 범위를 체크하기 위해, 디지털 카메라의 프론트 측에 있는 렌즈(805) 위에 위치된다.
플래시부(804)는 디지털 카메라의 프론트 측에서 상부 위치에 위치된다. 피사체 밝기가 충분하지 않은 경우, 해제 버튼이 푸쉬 다운되고 셔터가 열림과 동시에, 보조 광이 플래시부(804)로부터 방출된다.
렌즈(805)는 디지털 카메라의 프론트 측에 위치되고 초점 렌즈, 줌 렌즈 등으로 이루어진다. 렌즈는 도시되지 않은 다이아프램(diaphragm) 및 셔터를 갖는 사진 광학 시스템을 형성한다. 또한, 렌즈의 뒤에, CCD(전하결합소자)와 같은 이미징 디바이스가 제공된다.
배럴(806)은 초점 렌즈, 줌 렌즈 등의 초점을 조절하기 위해 렌즈 위치를 이동시킨다. 슈팅 시, 배럴은 렌즈(805)를 앞으로 이동시키기 위해 미끄러진다. 또한, 디지털 카메라를 나를 때, 렌즈(805)는 간편하도록 뒤로 이동된다. 구조가 이러한 실시예에 이용되며, 여기서 피사체는 배럴을 미끄러지게 함으로써 줌에 의해 사진이 찍힌다는 것을 주의해야 한다. 그러나, 본 발명은 이러한 구조에 제한되지 않으며, 구조는 또한 슈팅이 섀시(807) 내에 사진 광학 시스템의 구조를 이용하여 배럴을 미끄러지게 하지 않고 줌에 의해 수행될 수 있는, 디지털 카메라를 위해 이용될 수 있다.
접안렌즈 파인더(811)는 슈팅 범위와 초점 포인트를 체크할 때 그를 통해 보기 위한 디지털 카메라의 뒷 측에서의 상부 위치에 위치된다.
동작 버튼들(813)은 디지털 카메라의 뒷 측에 제공된 다양한 기능들을 위한 각 버튼이며, 이것은 셋 업 버튼, 메뉴 버튼, 디스플레이 버튼, 기능 버튼, 선택 버튼 등을 포함한다.
본 발명의 광 센서가 도 30a 및 도 30b에 도시된 카메라에 포함될 때, 광 센서는 광이 존재하는지 여부 및 광 강도를 검출할 수 있고, 그러므로 카메라 등의 노출 조절이 수행될 수 있다.
또한, 본 발명의 광 센서는 또한 프로젝션 TV 및 네비게이션 시스템과 같은 다른 전자 디바이스들에 적용될 수 있다. 즉, 그것이 광을 검출할 필요가 있는 한 임의의 대상에 적용될 수 있다.
본 발명은 실시예 모드 및 실시예들 1 내지 4의 임의의 설명과 자유롭게 조합될 수 있다.
본 발명에 따르면, 약한 광에서 강한 광까지의 넓은 범위를 갖는 광 강도를 검출할 수 있는 반도체 장치가 제조될 수 있다.
이러한 출원은 본 명세서에 참조로서 그 전체 내용을 포함한, 2005년 7월 27일에 일본 특허청에 출원된 일본 특허 출원 번호 제2005-217757호에 기초한다.

Claims (12)

  1. 광전 변환층을 포함하는 포토다이오드;
    트랜지스터를 포함하는 증폭 회로; 및
    상기 포토다이오드 및 상기 증폭 회로 사이의 스위치를 포함하고,
    상기 포토다이오드 및 상기 증폭 회로는 광전류가 상기 증폭 회로에 의해 증폭되어 출력되도록 상기 포토다이오드에 입사하는 광의 강도가 미리 결정된 강도보다 작을 때 상기 스위치에 의해 서로 전기적으로 접속되고,
    상기 포토다이오드 및 상기 증폭 회로의 적어도 일부는 광전류가 감소된 증폭률로 출력되도록 상기 포토다이오드에 입사하는 광의 강도가 미리 결정된 강도보다 높을 때 상기 스위치에 의해 전기적으로 단절되는, 반도체 장치.
  2. 공통 전위가 각각의 게이트 전극에 인가되도록 서로 접속되는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 전류 미러 회로;
    제 1 단자가 전원에 접속되고 제 2 단자가 상기 제 1 트랜지스터의 소스 영역 및 드레인 영역 중 하나와 상기 제 1 트랜지스터의 게이트 전극에 접속되는 포토다이오드; 및
    상기 포토다이오드의 상기 제 1 단자 및 상기 제 2 트랜지스터의 소스 영역 및 드레인 영역 중 하나 사이에 직렬로 삽입되는 스위치를 포함하고,
    상기 스위치는 상기 포토다이오드에 의해 수신된 광의 강도에 따라 스위치 온 및 오프되는, 반도체 장치.
  3. 공통 전위가 각각의 게이트 전극에 인가되도록 서로 접속되는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 전류 미러 회로;
    제 1 단자가 전원에 접속되고 제 2 단자가 상기 제 1 트랜지스터의 소스 영역 및 드레인 영역 중 하나 및 상기 제 1 트랜지스터의 상기 게이트 전극에 접속되는 포토다이오드; 및
    상기 포토다이오드의 상기 제 1 단자 및 상기 제 2 트랜지스터의 소스 영역 및 드레인 영역 중 하나 사이에 직렬로 삽입되는 스위치를 포함하고,
    상기 스위치는 상기 포토다이오드에 의해 수신된 광의 강도가 미리 결정된 값보다 높을 때 스위치 오프되고,
    상기 스위치는 상기 포토다이오드에 의해 수신된 광의 강도가 상기 미리 결정된 값보다 낮을 때 스위치 온되는, 반도체 장치.
  4. 공통 전위가 각각의 게이트 전극에 인가되도록 서로 접속되는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 전류 미러 회로;
    제 1 단자가 전원에 접속되고 제 2 단자가 상기 제 1 트랜지스터의 소스 영역 및 드레인 영역 중 하나와 상기 제 1 트랜지스터의 상기 게이트 전극에 접속되는 포토다이오드;
    상기 포토다이오드의 상기 제 1 단자 및 상기 제 2 트랜지스터의 소스 영역 및 드레인 영역의 하나 사이에 직렬로 삽입되는 스위치; 및
    상기 포토다이오드에 의해 수신된 광의 강도에 따라 상기 스위치를 스위칭하는 제어부를 포함하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 광전 변환층은 p-형 반도체층, i-형 반도체층, 및 n-형 반도체층을 포함하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 트랜지스터는 박막 트랜지스터인, 반도체 장치.
  7. 삭제
  8. 삭제
  9. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 각각은 박막 트랜지스터인, 반도체 장치.
  10. 제 1 항에 있어서,
    상기 트랜지스터는 소스 영역, 드레인 영역, 채널 형성 영역, 게이트 절연막, 및 게이트 전극을 갖는, 반도체 장치.
  11. 제 1 항에 있어서,
    상기 증폭 회로는 전류 증폭 회로인, 반도체 장치.
  12. 제 1 항 내지 제 4 항 중 어느 한 항에 따른 상기 반도체 장치를 갖는 전자 장치에 있어서,
    상기 전자 장치는 휴대 전화, 컴퓨터, 표시 장치, 및 카메라로 구성되는 그룹으로부터 선택되는, 전자 장치.
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