KR101261482B1 - Semiconductor stack package and the method for manufacturing the same - Google Patents
Semiconductor stack package and the method for manufacturing the same Download PDFInfo
- Publication number
- KR101261482B1 KR101261482B1 KR1020110077466A KR20110077466A KR101261482B1 KR 101261482 B1 KR101261482 B1 KR 101261482B1 KR 1020110077466 A KR1020110077466 A KR 1020110077466A KR 20110077466 A KR20110077466 A KR 20110077466A KR 101261482 B1 KR101261482 B1 KR 101261482B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor chip
- package
- conductive member
- redistribution layer
- interposer
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
Abstract
반도체 적층 패키지는 재배선층, 상기 재배선층 상에 실장 되는 반도체 칩, 상기 재배선층 상에 상기 반도체 칩의 주변부에 형성되고, 상기 반도체 칩과 동일한 높이를 가지는 제1 전도성 부재, 상기 재배선층 상에 상기 반도체 칩의 주변부에 형성되고, 상기 반도체 칩보다 높은 높이를 가지는 제2 전도성 부재, 상기 반도체 칩, 제1 전도성 부재 및 제2 전도성 부재를 감싸고, 캐비티를 가지는 몰딩 부재, 상기 몰딩 부재의 캐비티 내에 실장 되어 상기 제1 전도성 부재와 전기적으로 연결되는 인터포져 및 상기 인터포져 및 제2 전도성 부재와 전기적으로 연결되는 상부 패키지를 포함한다. 따라서 상부 패키지가 많은 수의 I/O를 포함하는 경우에도 적층 패키지를 구성할 수 있게 된다. The semiconductor stack package may include a redistribution layer, a semiconductor chip mounted on the redistribution layer, a first conductive member formed on a periphery of the semiconductor chip on the redistribution layer, and having the same height as that of the semiconductor chip, and on the redistribution layer. A molding member formed in a periphery of the semiconductor chip, having a height higher than that of the semiconductor chip, surrounding the semiconductor chip, the first conductive member and the second conductive member, having a cavity, and mounted in a cavity of the molding member. And an interposer electrically connected to the first conductive member and an upper package electrically connected to the interposer and the second conductive member. Therefore, even if the upper package includes a large number of I / O, the stacked package can be configured.
Description
본 발명은 반도체 적층 패키지 및 이를 제조하는 제조 방법에 관한 것으로, 보다 상세하게는 인터포져를 포함하는 반도체 적층 패키지 및 이를 제조하는 제조 방법에 관한 것이다. The present invention relates to a semiconductor laminated package and a manufacturing method for manufacturing the same, and more particularly, to a semiconductor laminated package including an interposer and a manufacturing method for manufacturing the same.
최근 휴대폰, PMP, 테블릿 등과 같은 엔드 유저 디바이스가 점점 박형화 및 소형화 되어가고 있는 추세이다. 장치의 크기는 점점 더 소형화 및 박형화 되어 가고 있는 반면에, 각종 영상 처리 용량이나 데이터 전송 속도 등은 점차 증가되고 있으며, 이러한 소비자들의 요구에 발맞추어 전자 기기의 내부에 삽입되는 각종 반도체 칩의 패키징 또한 고성능을 확보하면서, 박형화 및 소형화를 동시에 만족시켜야 하는 실정이다. Recently, end user devices such as mobile phones, PMPs, and tablets are becoming thinner and smaller. While the size of devices is becoming smaller and thinner, various image processing capacities and data transmission speeds are increasing, and packaging of various semiconductor chips to be inserted into electronic devices in order to meet the demands of consumers. While securing high performance, the situation is required to satisfy both the thinner and smaller.
특히, 반도체 칩 패키지를 제작함에 있어서, 고사양의 성능을 확보하기 위하여 적층 패키지 타입이 많이 사용되고 있다. POP(PACKAGE ON PACKAGE) 타입으로도 불리는 적층 패키지 타입은 두 개 이상의 반도체 패키지가 적층 되어 반도체 칩 간의 데이터 송수신을 더욱 빠르게 주고받을 수 있는 장점이 있다. In particular, in fabricating a semiconductor chip package, a multilayer package type is widely used to secure high performance. The stacked package type, also called a POP (PACKAGE ON PACKAGE) type, has the advantage of allowing two or more semiconductor packages to be stacked to exchange data between semiconductor chips more quickly.
서로 긴밀하게 자료를 주고받는 프로세서 칩과 메모리 칩과 같은 조합으로 적층 패키지를 구성하는 경우 처리 속도나 효율 면에서 월등한 효과를 볼 수 있기 때문에, 이러한 적층 패키지를 사용하지만, 일반적인 적층 패키지의 상부 패키지는 단순한 패키지를 포함하는 경우가 많다. 따라서, 많은 수의 I/O를 가지는 상부패키지를 적용하는 경우에는 보다 복합한 연결구조가 필요하나, 기존의 적층 패키지 구조에서는 이러한 복잡한 상부패키지의 적층을 실현할 수 없는 기술적인 제약이 있었다. Although stacking packages made of a combination of processor chips and memory chips that closely exchange data with each other can have a great effect on processing speed and efficiency, such a stacking package is used, but it is a top package of a general stacking package. Often contains simple packages. Therefore, when the upper package having a large number of I / O is applied, a more complex connection structure is required, but there is a technical limitation in that a conventional stack package structure cannot realize the stacking of such a complicated upper package.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 다수의 I/O를 가지는 적층 반도체 패키지를 제공하는 것이다. Accordingly, the technical problem of the present invention was conceived in this respect, and an object of the present invention is to provide a multilayer semiconductor package having a plurality of I / O.
본 발명의 다른 목적은 다수의 I/O를 가지는 적층 반도체 패키지의 제조방법을 제공하는 것이다. Another object of the present invention is to provide a method of manufacturing a laminated semiconductor package having a plurality of I / O.
상기한 본 발명의 목적을 달성하기 위한 일 실시예에 의한 반도체 적층 패키지는 재배선층, 상기 재배선층 상에 실장 되는 반도체 칩, 상기 재배선층 상에 상기 반도체 칩의 주변부에 형성되고, 상기 반도체 칩과 동일한 높이를 가지는 제1 전도성 부재, 상기 재배선층 상에 상기 반도체 칩의 주변부에 형성되고, 상기 반도체 칩보다 높은 높이를 가지는 제2 전도성 부재, 상기 반도체 칩, 제1 전도성 부재 및 제2 전도성 부재를 감싸고, 캐비티를 가지는 몰딩 부재, 상기 몰딩 부재의 캐비티 내에 실장 되어 상기 제1 전도성 부재와 전기적으로 연결되는 인터포져 및 상기 인터포져 및 제2 전도성 부재와 전기적으로 연결되는 상부 패키지를 포함한다. According to an embodiment of the present invention, a semiconductor stack package includes a redistribution layer, a semiconductor chip mounted on the redistribution layer, and a peripheral portion of the semiconductor chip on the redistribution layer. A first conductive member having the same height, a second conductive member formed on a periphery of the semiconductor chip on the redistribution layer, and having a height higher than that of the semiconductor chip, the semiconductor chip, the first conductive member, and the second conductive member A wrapper, a molding member having a cavity, an interposer mounted in the cavity of the molding member and electrically connected to the first conductive member, and an upper package electrically connected to the interposer and the second conductive member.
일 실시예에 있어서, 상기 제1 전도성 부재는 상기 인터포져의 하부에 위치하여 형성되는 것을 특징으로 할 수 있다. In example embodiments, the first conductive member may be formed under the interposer.
일 실시예에 있어서, 상기 반도체 칩 및 상기 인터포져 사이에는 절연층을 더 포함하는 것을 특징으로 할 수 있다. In an embodiment, the semiconductor chip may further include an insulating layer between the interposer.
일 실시예에 있어서, 상기 제1 전도성 부재 및 제2 전도성 부재는 레이저 드릴링에 의해 제1 및 제2 비아를 상기 제1 및 제2 비아에 전도성 부재를 충진하여 형성되는 것을 특징으로 할 수 있다. In example embodiments, the first conductive member and the second conductive member may be formed by filling the first and second vias with conductive members in the first and second vias by laser drilling.
상기한 본 발명의 다른 목적을 달성하기 위한 일 실시예에 따른 적층 반도체 패키지 제조 방법은 반도체 칩을 감싸고, 상기 반도체 칩의 상부에 캐비티를 포함하는 몰딩 부재를 형성하는 단계, 상기 몰딩 부재의 상기 반도체 칩의 주변부와 대응되는 영역에 복수의 비아를 형성하는 단계, 상기 복수의 비아에 전도성 부재를 충진하는 단계, 상기 몰딩 부재의 캐비티에 인터포져를 실장 하는 단계 및 상기 몰딩부재의 상부에 상기 전도성 부재의 일부와 상기 인터포져와 전기적으로 연결하는 패키지를 실장 하는 단계를 포함한다. According to another aspect of the present invention, there is provided a method of manufacturing a laminated semiconductor package, forming a molding member including a cavity on an upper surface of the semiconductor chip, surrounding the semiconductor chip, and the semiconductor of the molding member. Forming a plurality of vias in a region corresponding to a peripheral portion of the chip, filling the plurality of vias with conductive members, mounting an interposer in the cavity of the molding member, and forming the conductive member on the molding member And mounting a package that is electrically connected to the interposer with a portion of the.
일 실시예에 있어서, 상기 복수의 비아를 형성하는 단계는, 상기 몰딩 부재의 주변부에 형성하는 단계 및 상기 몰딩 부재의 캐비티의 하부 영역에 비아를 형성하는 단계를 포함하는 것을 특징으로 할 수 있다. In example embodiments, the forming of the plurality of vias may include forming a peripheral portion of the molding member and forming a via in a lower region of the cavity of the molding member.
상기한 본 발명에 의하면, 패키지의 상부에 또 다른 패키지를 적층하여 여러 개의 반도체 칩을 포함하는 적층 패키지를 구성함에 있어서, 복수개의 연결 패드들을 포함하는 인터포져를 하부패키지의 상부에 배치하여, 상부 패키지가 많은 수의 I/O 단자를 포함하는 경우에도 적층 패키지를 구성할 수 있는 장점이 있다. According to the present invention described above, in forming a stacked package including a plurality of semiconductor chips by stacking another package on top of the package, an interposer including a plurality of connection pads is disposed on the top of the lower package, Even if the package includes a large number of I / O terminals, there is an advantage in that a stacked package can be configured.
또한, 이러한 적층 패키지의 제조를 통하여 별도의 기판으로 전기적으로 연결하여야 했던 복수개의 칩들을 입체적으로 패키징 함으로써, 패키징 자체의 크기를 줄일 수 있고, 신호전달의 효율성도 증대 시킬 수 있게 된다. In addition, by packaging a plurality of chips that had to be electrically connected to a separate substrate through the manufacture of such a laminated package, it is possible to reduce the size of the packaging itself and to increase the efficiency of signal transmission.
도 1은 본 발명의 일 실시예에 따른 반도체 적층 패키지의 단면을 나타내는 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 적층 패키지의 제조방법을 나타내는 흐름도이다.
도 3a 내지 3e는 도 2의 실시예에 따른 반도체 적층 패키지의 제조방법을 나타내는 단면도들이다. 1 is a cross-sectional view showing a cross section of a semiconductor laminate package according to an embodiment of the present invention.
2 is a flowchart illustrating a method of manufacturing a semiconductor laminated package according to another embodiment of the present invention.
3A through 3E are cross-sectional views illustrating a method of manufacturing a semiconductor laminated package in accordance with the embodiment of FIG. 2.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. The present invention is capable of various modifications and various forms, and specific embodiments are illustrated in the drawings and described in detail in the text. It is to be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but on the contrary, is intended to cover all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. Like reference numerals are used for like elements in describing each drawing. In the accompanying drawings, the dimensions of the structures are enlarged to illustrate the present invention in order to clarify the present invention.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component. Singular expressions include plural expressions unless the context clearly indicates otherwise.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. In this application, the terms "comprises", "having", and the like are used to specify that a feature, a number, a step, an operation, an element, a part or a combination thereof is described in the specification, But do not preclude the presence or addition of one or more other features, integers, steps, operations, components, parts, or combinations thereof.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will now be described in more detail with reference to the accompanying drawings.
도 1은 본 발명의 일 실시예에 따른 반도체 적층 패키지의 단면을 나타내는 단면도이다. 1 is a cross-sectional view showing a cross section of a semiconductor laminate package according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 적층 패키지(1000)는 하부 패키지(100) 및 상부 패키지(200)를 포함한다. 상기 하부 패키지(100)는 재배선층 또는 재배선층을 포함하는 기판(120), 제1 반도체 칩(110), 몰딩 부재(130), 도전성 금속 부재(141, 143), 인터포져(150) 및 외부 접속 부재(160)을 포함한다. 상기 상부 패키지(200)는 재배선층 또는 재배선층을 포함하는 기판(220), 제2 반도체 칩(210), 몰딩 부재(230) 및 외부 접속 부재(260)을 포함한다. Referring to FIG. 1, a
상기 하부 패키지(100)는 재배선층 또는 재배선층을 포함하는 기판(120)이 사용되며, 이것은 상기 몰딩 부재(130)아래에 웨이퍼 레벨 공정으로 상기 재배선층이 형성되는 경우에 재배선층만이 형성될 수 있기 때문에며, 웨이퍼 레벨로 형성되지 않는 경우에는 상기 재배선층을 포함하는 기판이 사용될 수 있다. 이하 본 실시예에서는 재배선층(120)이라 명칭 하겠다. The
상기 재배선층(120) 상에는 상기 제1 반도체 칩(110)이 실장 된다. 상기 제1 반도체 칩(110)은 칩과 외부를 전기적으로 연결하는 복수개의 범프들(113)을 포함하며, 상기 범프들(113)과 상기 재배선층(120)이 전기적으로 연결되며 상기 제1 반도체 칩(110)이 상기 재배선층(120) 상에 실장 된다. The
상기 제1 반도체 칩(110)의 주변에는 복수개의 제1 전도성 부재들(143) 및 복수개의 제2 전도성 부재들(141)이 형성된다. 상기 복수개의 제1 및 제2 전도성 부재들(143, 141)은 다양한 방법으로 형성될 수 있지만, 상기 제1 반도체 칩(110)을 감싸고 있는 상기 몰딩 부재(130)를 먼저 형성하고, 레이저 드릴링 등과 같은 다양한 방법으로 비아홀을 형성한 후 적당한 전도성 부재들을 홀에 채워 넣는 공정으로 형성시킬 수 있다. A plurality of first
상기 제1 전도성 부재(143)는 상기 제1 반도체 칩(110)의 높이와 실질적으로 동일하게 형성되며, 상기 제2 전도성 부재(141)는 상기 몰딩 부재(130)의 높이와 실질적으로 동일하게 형성된다. 상기 제1 전도성 부재는 상기 제1 반도체 칩(110) 상에 형성되는 인터포져(150)와 전기적으로 연결되며, 상기 제2 전도성 부재(141)는 상기 몰딩 부재(130) 및 인터포져(150) 상에 실장 되는 상부 패키지(200)와 전기적으로 연결된다. The first
상기 인터포져(150)는 상기 제1 반도체 칩(110) 상에 위치한다. 상기 제1 전도성 부재(143)가 상기 제1 반도체 칩(110)과 실질적으로 동일한 높이를 가지는 이유는 상기 제1 반도체 칩(110) 상에 위치하는 인터포져(150)와 전기적으로 연결하기 위해서이다. 상기 인터포져(150) 및 상기 제1 반도체 칩(110) 사이에는 별도의 절연층 등이 형성될 수 있다. The
상기 재배선층(120)은 복수개의 연결 패드들(123)을 포함한다. 상기 복수개의 연결 패드들(123)은 상기 제1 전도성 부재(143) 및 제2 전도성 부재(141)들과 전기적으로 연결된다. 상기 인터포져(150) 역시 복수개의 제1 연결 패드들(151) 및 제2 연결 패드들(153)을 포함한다. 상기 복수개의 제1 연결 패드들(151)은 상기 제1 전도성 부재(143)를 통하여 상기 재배선층(120)과 전기적으로 연결되며, 아울러 상기 제1 반도체 칩(110)과 전기적으로 연결된다. 상기 제2 연결 패드들(153)은 상기 상부 패키지(200)과 전기적으로 연결되며, 상기 하부 패키지(100)와 상부 패키지(200)를 전기적으로 연결하는 수단이 된다. The
상기 상부 패키지(200)에 포함되는 상기 재배선층(220) 역시 재배선층이 단독으로 상기 몰딩 부재(230) 아래에 형성될 수 있고, 별도로 제작되어 기판 상에 재배선층으로 형성될 수 있다. 이하에서는 하부 패키지(100)의 경우와 같이 재배선층(220)으로 명칭 한다. The
상기 재배선층(220) 상에는 제2 반도체 칩(210)이 실장 된다. 상기 제2 반도체 칩(210)은 상기 반도체 칩과 외부를 전기적으로 연결하는 복수개의 범프들(213)을 포함한다. 상기 복수개의 범프들(213)은 상기 재배선층(220)과 전기적으로 연결되어 상기 반도체 칩(210)과 상기 재배선층(220)을 전기적으로 연결한다. 상기 제2 반도체 칩(210)을 살펴보면, 플립칩 구조와 같이 복수개의 I/O(Input/Output) 단자들을 포함하고 있기 때문에, 상기 하부 패키지(100)와 전기적으로 연결되어 신호를 주고받기 위해서는 많은 수의 접속 패드가 필요하게 된다. The
상기 재배선층(220)의 아래에는 복수개의 연결부재(260)가 형성된다. 상기 제2 반도체 칩(210)이 많은 수의 I/O를 필요로 하는 반도체 칩인 경우에는 많은 수의 외부연결부재들(260)이 형성되며, 이러한 복수개의 연결부재들(260)을 하부 패키지와 전기적으로 연결하는 데에 상기 하부 패키지(100)의 인터포져(150)가 사용된다. A plurality of
상기 인터포져(150)는 상부에 복수개의 제2 연결 패드들(153)을 포함하고 있다. 상기 복수개의 제2 연결 패드들(153)은 상기 상부 패키지(200)의 외부연결부재들(260)과 연결되어 많은 수의 I/O 단자를 확보하면서 상기 상부 패키지(200)와 하부 패키지(100)를 전기적으로 연결한다. The
도 2는 본 발명의 다른 실시예에 따른 반도체 적층 패키지의 제조방법을 나타내는 흐름도이다. 도 3a 내지 3e는 도 2의 실시예에 따른 반도체 적층 패키지의 제조방법을 나타내는 단면도들이다. 2 is a flowchart illustrating a method of manufacturing a semiconductor laminated package according to another embodiment of the present invention. 3A through 3E are cross-sectional views illustrating a method of manufacturing a semiconductor laminated package in accordance with the embodiment of FIG. 2.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 적층 패키지의 제조 방법은 몰딩 부재를 형성하는 단계(S110), 복수의 비아를 형성하는 단계(S120), 전도성 부재를 충진하는 단계(S130), 캐비티에 인터포져를 실장 하는 단계(S140) 및 상부에 패키지를 실장 하는 단계(S150)를 포함한다.Referring to FIG. 2, in the method of manufacturing a semiconductor stack package according to another embodiment of the present invention, forming a molding member (S110), forming a plurality of vias (S120), and filling a conductive member (S130). ), Mounting the interposer in the cavity (S140) and mounting the package on the top (S150).
본 실시예에 있어서, 재배선층은 반도체 칩을 몰딩한 후에 상기 반도체 칩과 몰딩 부재에 동시에 형성되는 웨이퍼 레벨 공법에 한정하여 형성된 것으로 표현 되었으나, 앞서 반도체 적층 패키지의 장치 실시예에서 언급한 바와 같이 재배선층의 형성은 본 실시예에 있어서 핵심 사항이 아니므로, 당업자의 수준에서 재배선층을 포함하는 기판을 사용하는 등의 기술적인 변형을 가할 수 있을 것이다. In the present embodiment, the redistribution layer is expressed as being limited to the wafer level method which is formed on the semiconductor chip and the molding member at the same time after molding the semiconductor chip. Since the formation of the wiring layer is not essential in this embodiment, technical modifications such as using a substrate including a redistribution layer may be made at the level of those skilled in the art.
도 2 및 도 3a를 참조하면, 몰딩 부재를 형성하는 단계(S110)에서는 제1 반도체 칩(110)의 상부에 캐비티(115)를 포함하도록 몰딩 부재(130)를 형성하고, 상기 제1 반도체 칩(110)의 범프들(113)을 포함하는 활성면 및 상기 몰딩부재(130)의 동일 평면 상에 재배선층(120)을 형성한다. 상기 반도체 칩(110)에 몰딩 부재(130)를 먼저 형성하고 상기 재배선층(120)을 형성하는 것은 웨이퍼 레벨 공정에 의한 것이며, 앞서 언급한 바와 같이 상기 몰딩 부재를 형성하는 단계(S110)은 재배선층(120)을 포함하는 기판을 먼저 형성하고 몰딩 부재를 형성할 수 있다. 2 and 3A, in the forming of the molding member (S110), the
상기 재배선층(120)을 포함하는 기판을 먼저 형성하는 방법에서는, 상기 기판 상이 상기 제1 반도체 칩(110)을 실장하고, 상기 복수의 범프들(113)을 통하여 전기적으로 상기 제1 반도체 칩(110) 및 상기 재배선층(120)을 연결한 후에, 상기 몰딩 부재(130)을 형성한다. 상기 몰딩 부재(130)의 캐비티(155)는 몰딩 부재(130)의 형성과 동시에 형성할 수 있으며, 또한 상기 몰딩 부재(130)을 형성한 후에 별도의 공정을 통하여 빈 공간을 제거하여 형성할 수 있다. In the method of first forming a substrate including the
도 2 및 도 3b를 참조하면, 복수의 비아를 형성하는 단계(S120)에서는 상기 캐비티(155)를 포함하는 몰딩부재(130) 상에 제1 비아들(147) 및 제2 비아들(145)을 형성한다. 상기 제1 및 제2 비아들(147, 145)은 레이저 드릴링 등에 의하여 형성될 수 있으며, 다양한 방법을 통해서 형성이 가능하다. 상기 제1 및 제2 비아들(147, 145)는 상기 재배선층(120)에 형성된 연결 패드(123)가 노출되도록 형성되며, 후에 전도성 부재가 충진됨에 따라서, 상기 연결 패드(123)가 전기적인 접속을 이룰 수 있도록 한다. 2 and 3B, in the forming of the plurality of vias (S120), the
도 2 및 도 3c를 참조하면, 전도성 부재를 충진하는 단계(S130)에서는 상기 제1 및 제2 비아들(147, 145)에 전도성 부재들을 충진하여, 제1 전도성 부재(143) 및 제2 전도성 부재(141)을 형성한다. 상기 제1 전도성 부재(143)는 상기 캐비티(155)가 차지하는 공간으로 그 상면이 노출되도록 형성되며, 상기 제2 전도성 부재(141)는 몰딩 부재(130)의 상면으로 노출되도록 형성되어 상부에 실장 되는 패키지와 전기적으로 연결되도록 한다. 2 and 3C, in the filling of the conductive member (S130), the conductive members are filled in the first and
상기 제1 및 제2 전도성 부재들(143, 141)은 필요한 경우에 더 많은 개수로 형성될 수 있다. 도 3c에서는 한 단면에 대하여 각각 양 측면에 하나씩의 제1 전도성 부재 및 제2 전도성 부재가 형성되었으나, 경우에 따라서는 양 측면에 두 개 이상의 제1 및 제2 전도성 부재가 형성되어 보다 많은 수의 I/O를 확보할 수 있다. The first and second
도 2 및 도 3d를 참조하면, 캐비티에 인터포져를 실장 하는 단계(S140)에서는 상기 캐비티(155)에 복수개의 연결 단자들(151, 153)을 포함하는 인터포져(150)을 실장 한다. 상기 인터포져(150)는 상기 제1 전도성 부재(143)과 전기적으로 연결되는 제1 연결패드들(151) 및 상부 패키지와 전기적으로 연결되는 제2 연결패드들(153)을 포함한다. 상기 인터포져(150)의 존재로 인하여 상기 상부 패키지에 연결될 수 있는 보다 많은 I/O 단자들을 확보할 수 있게 된다. 2 and 3D, in the step of mounting the interposer in the cavity (S140), the
도 2 및 도 3e를 참조하면, 상부에 패키지를 실장 하는 단계(S150)에서는 상기 하부 패키지의 제2 전도성 부재(141)의 상면 및 상기 인터포져(150)의 복수의 제2 연결패드들(153)이 상기 상부 패키지(200)의 외부 연결 부재(260)와 전기적으로 연결된다. 상기 상부 패키지(200)은 일반적인 플립칩 패키지의 형상과 같이 재배선층(220), 상기 재배선층(220)에 전기적으로 연결되는 제2 반도체 칩(210), 상기 재배선층(220) 및 제2 반도체 칩(210)을 전기적으로 연결하는 복수개의 범프들(213), 상기 재배선층(220)의 상부 및 상기 제2 반도체 칩(210)을 커버하는 몰딩 부재(230) 및 상기 재배선층(220)의 하부에 형성되어 외부와 전기적으로 연결하는 접속 수단인 외부 연결 단자(260)들을 포함한다. 2 and 3E, in the mounting of the package on the upper portion (S150), the upper surface of the second
상기 외부 연결단자(260)들은 기존에 존재하는 다른 적층 패키지와는 달리 많은 수의 I/O를 확보하여도 상기 하부 패키지(100)의 인터포져(150)를 통하여 전기적으로 연결되기 때문에, 모든 단자가 전기적으로 연결이 가능하다. 따라서 적층 패키지에서 플립칩 패키지와 같이 많은 수의 I/O 단자를 포함하는 패키지도 상부에 적층이 가능하게 된다. Unlike the other stacked packages, the
이상에서 설명한 바와 같이, 본 발명의 실시예에 따르면, 패키지의 상부에 또 다른 패키지를 적층하여 여러 개의 반도체 칩을 포함하는 적층 패키지를 구성함에 있어서, 복수개의 연결 패드들을 포함하는 인터포져를 하부패키지의 상부에 배치하여, 상부 패키지가 많은 수의 I/O 단자를 포함하는 경우에도 적층 패키지를 구성할 수 있는 장점이 있다. As described above, according to the exemplary embodiment of the present invention, in stacking another package on the top of the package to configure a stacked package including a plurality of semiconductor chips, the lower package includes an interposer including a plurality of connection pads. By arranging on the upper side, there is an advantage that a stacked package can be configured even when the upper package includes a large number of I / O terminals.
또한, 이러한 적층 패키지의 제조를 통하여 별도의 기판으로 전기적으로 연결하여야 했던 복수개의 칩들을 입체적으로 패키징 함으로써, 패키징 자체의 크기를 줄일 수 있고, 신호전달의 효율성도 증대 시킬 수 있게 된다. In addition, by packaging a plurality of chips that had to be electrically connected to a separate substrate through the manufacture of such a laminated package, it is possible to reduce the size of the packaging itself and to increase the efficiency of signal transmission.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. Although described above with reference to the embodiments, those skilled in the art can be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below. I can understand.
1000 : 적층 반도체 패키지
100 : 하부 패키지 110 : 제1 반도체 칩
120 : 재배선층 130 : 몰딩 부재
141, 143 : 전도성 부재 150 : 인터포져
200 : 상부 패키지 210 : 제2 반도체 칩
220 : 재배선층 230 : 몰딩 부재 1000: Laminated Semiconductor Package
100: lower package 110: first semiconductor chip
120: redistribution layer 130: molding member
141, 143: conductive member 150: interposer
200: upper package 210: second semiconductor chip
220: redistribution layer 230: molding member
Claims (6)
상기 재배선층 상에 실장 되는 반도체 칩;
상기 재배선층 상에 상기 반도체 칩의 주변부에 형성되고, 상기 반도체 칩과 동일한 높이를 가지는 제1 전도성 부재;
상기 재배선층 상에 상기 반도체 칩의 주변부에 형성되고, 상기 반도체 칩보다 높은 높이를 가지는 제2 전도성 부재;
상기 반도체 칩, 제1 전도성 부재 및 제2 전도성 부재를 감싸고, 캐비티를 가지는 몰딩 부재;
상기 몰딩 부재의 캐비티 내에 실장 되어 상기 제1 전도성 부재와 전기적으로 연결되는 인터포져; 및
상기 인터포져 및 제2 전도성 부재와 전기적으로 연결되는 상부 패키지를 포함하고,
상기 제1 전도성 부재는 상기 인터포져의 하부에 위치하여 형성되는 것을 특징으로 하는 반도체 적층 패키지.Redistribution layer;
A semiconductor chip mounted on the redistribution layer;
A first conductive member formed on a periphery of the semiconductor chip on the redistribution layer and having the same height as the semiconductor chip;
A second conductive member formed on a periphery of the semiconductor chip on the redistribution layer and having a height higher than that of the semiconductor chip;
A molding member surrounding the semiconductor chip, the first conductive member, and the second conductive member and having a cavity;
An interposer mounted in a cavity of the molding member and electrically connected to the first conductive member; And
An upper package electrically connected to the interposer and the second conductive member,
And the first conductive member is formed below the interposer.
상기 반도체 칩 및 상기 인터포져 사이에는 절연층을 더 포함하는 것을 특징으로 하는 반도체 적층 패키지. The method of claim 1,
And a dielectric layer between the semiconductor chip and the interposer.
상기 제1 전도성 부재 및 제2 전도성 부재는 레이저 드릴링에 의해 제1 및 제2 비아를 상기 제1 및 제2 비아에 전도성 부재를 충진하여 형성되는 것을 특징으로 하는 반도체 적층 패키지. The method of claim 1,
And the first conductive member and the second conductive member are formed by filling first and second vias with conductive members in the first and second vias by laser drilling.
상기 몰딩 부재의 상기 반도체 칩의 주변부와 대응되는 영역에 복수의 비아를 형성하는 단계;
상기 복수의 비아에 전도성 부재를 충진하는 단계;
상기 몰딩 부재의 캐비티에 인터포져를 실장 하는 단계; 및
상기 몰딩부재의 상부에 상기 전도성 부재의 일부와 상기 인터포져와 전기적으로 연결하는 패키지를 실장 하는 단계를 포함하는 반도체 적층 패키지 제조 방법. Surrounding the semiconductor chip and forming a molding member including a cavity on the semiconductor chip;
Forming a plurality of vias in an area corresponding to a periphery of the semiconductor chip of the molding member;
Filling the plurality of vias with conductive members;
Mounting an interposer in a cavity of the molding member; And
And mounting a package on the upper part of the molding member to electrically connect a portion of the conductive member to the interposer.
상기 복수의 비아를 형성하는 단계는, 상기 몰딩 부재의 주변부에 형성하는 단계 및 상기 몰딩 부재의 캐비티의 하부 영역에 비아를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 적층 패키지 제조 방법. The method of claim 5,
The forming of the plurality of vias includes forming a peripheral portion of the molding member and forming a via in a lower region of the cavity of the molding member.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020110077466A KR101261482B1 (en) | 2011-08-03 | 2011-08-03 | Semiconductor stack package and the method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020110077466A KR101261482B1 (en) | 2011-08-03 | 2011-08-03 | Semiconductor stack package and the method for manufacturing the same |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20130015461A KR20130015461A (en) | 2013-02-14 |
KR101261482B1 true KR101261482B1 (en) | 2013-05-10 |
Family
ID=47895271
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020110077466A KR101261482B1 (en) | 2011-08-03 | 2011-08-03 | Semiconductor stack package and the method for manufacturing the same |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101261482B1 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104600055A (en) * | 2014-12-30 | 2015-05-06 | 华天科技(西安)有限公司 | Fingerprint recognition sensor |
KR101519307B1 (en) * | 2014-08-15 | 2015-05-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Packages and methods of manufacture thereof |
US10825774B2 (en) | 2018-08-01 | 2020-11-03 | Samsung Electronics Co., Ltd. | Semiconductor package |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101631934B1 (en) * | 2013-11-13 | 2016-06-21 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package structure and manufacturing method thereof |
KR102207270B1 (en) * | 2013-11-20 | 2021-01-25 | 삼성전기주식회사 | Semi-conductor Package and Method for Manufacturing The same |
KR102167599B1 (en) | 2014-03-04 | 2020-10-19 | 에스케이하이닉스 주식회사 | Chip stack embedded package |
US9570322B2 (en) | 2014-11-26 | 2017-02-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit packages and methods of forming same |
KR101973425B1 (en) * | 2015-05-11 | 2019-09-02 | 삼성전자주식회사 | Electronic component package and manufacturing method for the same |
KR101892869B1 (en) * | 2017-10-20 | 2018-08-28 | 삼성전기주식회사 | Fan-out semiconductor package |
KR102073956B1 (en) * | 2017-11-29 | 2020-02-05 | 삼성전자주식회사 | Fan-out semiconductor package |
-
2011
- 2011-08-03 KR KR1020110077466A patent/KR101261482B1/en not_active IP Right Cessation
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101519307B1 (en) * | 2014-08-15 | 2015-05-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Packages and methods of manufacture thereof |
US9496196B2 (en) | 2014-08-15 | 2016-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packages and methods of manufacture thereof |
CN104600055A (en) * | 2014-12-30 | 2015-05-06 | 华天科技(西安)有限公司 | Fingerprint recognition sensor |
US10825774B2 (en) | 2018-08-01 | 2020-11-03 | Samsung Electronics Co., Ltd. | Semiconductor package |
US11437326B2 (en) | 2018-08-01 | 2022-09-06 | Samsung Electronics Co., Ltd. | Semiconductor package |
Also Published As
Publication number | Publication date |
---|---|
KR20130015461A (en) | 2013-02-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101261482B1 (en) | Semiconductor stack package and the method for manufacturing the same | |
US9899249B2 (en) | Fabrication method of coreless packaging substrate | |
US8610250B2 (en) | Packaging substrate having embedded capacitors and fabrication method thereof | |
US8004079B2 (en) | Chip package structure and manufacturing method thereof | |
US9029998B2 (en) | Semiconductor package device | |
KR101209980B1 (en) | Semiconductor package and fabrication method thereof | |
US10504847B2 (en) | Chip package structure and chip package structure array | |
US8933561B2 (en) | Semiconductor device for semiconductor package having through silicon vias of different heights | |
US10141289B2 (en) | Semiconductor packages having package-on-package structures | |
US20130320513A1 (en) | Semiconductor package and fabrication method thereof | |
US8184449B2 (en) | Electronic device having stack-type semiconductor package and method of forming the same | |
US10756077B2 (en) | Chip packaging method | |
US20120168936A1 (en) | Multi-chip stack package structure and fabrication method thereof | |
US20130326873A1 (en) | Method of fabricating multi-chip stack package structure having inner layer heat-dissipating board | |
EP2849226B1 (en) | Semiconductor package | |
US11145627B2 (en) | Semiconductor package and manufacturing method thereof | |
US9526171B2 (en) | Package structure and fabrication method thereof | |
US20210050296A1 (en) | Semiconductor package structure and manufacturing method thereof | |
KR101376396B1 (en) | Semiconductor Device And Fabricating Method Thereof | |
US20150054150A1 (en) | Semiconductor package and fabrication method thereof | |
US20160079210A1 (en) | Semiconductor packages including through electrodes and methods of manufacturing the same | |
KR20130015388A (en) | Semiconductor package and method of manufacturing the same | |
KR102093927B1 (en) | Semiconductor package | |
KR20130015680A (en) | Semiconductor package and method of manufacturing the same | |
US20160099202A1 (en) | Semiconductor packaging structure |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |