KR101261304B1 - Method for filling cu filling of non defect in via using current density control - Google Patents
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Abstract
본 발명은 전류밀도를 조절하여 인가함으로써 실리콘 웨이퍼 상의 비아의 하단부로부터 중간부, 그리고 상단부에 단계적으로 Cu 충전물을 충전시키는 전류밀도 조절을 통해 CU 충전물을 무결점으로 충전하는 방법으로서, 종래 방법들에 비해 비아 내에 Cu 충전물을 충전하는 방법이 간단하면서도 충전 시간이 빠르며, 특히 비아 내부에 보이드가 발생되지 않게 무결점 도금을 달성함으로써, 반도체 소자의 전기적인 단락 및 저항의 증가를 차단할 수 있다.The present invention provides a method of filling a CU filler without defects by adjusting the current density by gradually filling the Cu filling step by step from the lower end to the middle and the upper end of the via on the silicon wafer. The method of filling Cu vias into vias is simple and the charging time is fast, and in particular, by achieving a defect free plating to prevent voids inside the vias, it is possible to block the electrical short and increase in resistance of the semiconductor device.
Description
본 발명은 전류밀도 조절을 통해 비아에 CU 충전물을 무결점으로 충전하는 방법에 관한 것으로, 더욱 상세하게는 실리콘 웨이퍼에 형성된 비아(via)에 CU 충전물의 충전시, 전류밀도의 조절을 통하여 비아의 하단부, 중간부 및 상단부에 순차적으로 CU 충전물을 충전함으로써, 보이드(void)가 발생되지 않게 무결점 충전을 수행하면서도 단시간 내에 도금할 수 있도록 한 전류밀도 조절을 통해 비아에 CU 충전물을 무결점으로 충전하는 방법에 관한 것이다.The present invention relates to a method of filling a via without a CU filling through the current density control, more specifically, the filling of the CU filling in the via (via) formed on the silicon wafer, the lower end of the via through the control of the current density By filling the CU filling in the middle part and the upper part sequentially, the CU filling defect is filled in the via through the current density control so that plating can be performed in a short time without performing void filling without voiding. It is about.
근래, 반도체 소자의 고집적화에 따른 디자인 룰(design rule)의 감소에 의해 반도체 소자의 제조공정시 더욱 정교한 공정제어가 요구되고 있고, 반도체 소자의 집적도가 대폭 증가됨에 따라 회로의 전기적 연결을 위한 전기 전도성 충전물의 도금 방법에 대한 연구가 활발히 진행되고 있다.Recently, more sophisticated process control is required in the manufacturing process of semiconductor devices due to the reduction of design rules due to the higher integration of semiconductor devices, and the electrical conductivity for electrical connection of circuits is increased as the degree of integration of semiconductor devices is greatly increased. Research on the plating method of the filling is being actively conducted.
일예로서, 종래의 도금 방법이 대한민국 특허공개 제2006-78112호(이하, '제 1 종래 방법' 이라 함)에 개시되어 있다.As an example, a conventional plating method is disclosed in Korean Patent Publication No. 2006-78112 (hereinafter referred to as 'first conventional method').
이하, 상기와 같은 제 1 종래 방법의 도금 방법을 도 1 및 도 2를 참조하여 설명한다. 도 1의 (a)~(c)와 도 2의 (d)~(g)는 종래의 도금 방법을 나타내는 공정도이다.Hereinafter, the plating method of the first conventional method as described above will be described with reference to FIGS. 1 and 2. FIG.1 (a)-(c) and FIG.2 (d)-(g) are process drawing which shows the conventional plating method.
먼저, 상기 제 1 종래 방법의 도금 방법은 도 1의 (a)에 도시된 바와 같이, 절연층(71)을 개재하여 양면에 박막의 동박(72)이 형성된 동박 적층판을 제공한 후, 도 1의 (b)에 도시된 바와 같이 드릴링 가공하여 내부 비아(73)를 형성한다.First, in the plating method of the first conventional method, as shown in FIG. 1A, a copper foil laminate in which a
다음에, 상기 비아(73)에 디버링 및 디스미어를 행한 후, 도 1의 (c)에 도시된 바와 같이 무전해 도금(74)을 수행한다.Next, after deburring and desmearing the
그 다음, 도 2의 (d)에 도시된 바와 같이, 내부 비아(73)에 벨리(belly) 형태의 1차 전해도금(75)을 수행하며, 이러한 1차 전해도금(75)은 비아(73) 내부 양면의 볼록한 부분(A, A')이 최대한 근접하거나 접할때까지 수행된다.Next, as shown in FIG. 2 (d), a first type
이후, 도 2의 (e)에 도시된 바와 같이, 표면 도금층을 최소화하고 2차 전해도금이 비아(73) 내부에만 형성될 수 있도록 표면에 레지스트 패턴(76)을 형성한다.Subsequently, as shown in FIG. 2E, a
그 다음, 도 2의 (f)에 도시된 바와 같이, 2차 전해도금(77)을 수행하여 1차 전해도금(75) 위로 도금을 성장시켜 비아 내부를 채운 후, 도 2의 (g)에 도시된 바와 같이 레지스트 패턴(76)을 에칭처리하여 제거하고, 레벨링 공정을 수행하여 내부 비아의 필 도금을 완성한다.Then, as shown in (f) of FIG. 2, after the secondary electroplating (77) is performed to grow the plating on the primary electroplating (75) to fill the via inside, the (g) of FIG. As shown, the
즉, 상기와 같은 제 1 종래 방법에 따른 도금 방법은, 비아(73) 내부에 보이드(void) 형성을 억제하기 위해, 도 1의 (c)에 도시된 바와 같이 무전해 도금(74)을 수행하여 시드(seed)층을 형성하고, 1차 전해도금(75)을 수행하며, 포토 레지스트 패턴(76)을 형성한 후, 2차 전해도금(77)을 통해 보이드 없는 Cu 비아를 형성한다.That is, in the plating method according to the first conventional method as described above, in order to suppress the formation of voids in the
그러나, 상기와 같은 제 1 종래 방법은, 보이드가 없는 무결점 충전을 위해 전해도금을 2회에 걸쳐 수행해야 하며, 1차 전해도금 후 2차 전해도금을 위해 포토 레지스트 패턴을 별도로 형성하여야 하므로, 충전 공정이 복잡하고 충전 시간이 오래 걸리며 충전에 따른 제조비용이 많이 소요되는 문제점이 있다.However, in the first conventional method as described above, the electroplating should be performed twice for the voidless filling without the voids, and the photoresist pattern should be separately formed for the second electroplating after the first electroplating. The process is complicated, takes a long time to charge, and there is a problem that a lot of manufacturing costs due to the filling.
한편, 다른 예로서, 공지의 심도 반응성 이온에칭(DRIE)을 이용하여 생성된 실리콘 웨이퍼 상의 비아에, 전해도금시 펄스 또는 역펄스를 인가하여 Cu 충전물을 충전하는 제 2 종래 방법이 있다.On the other hand, as another example, there is a second conventional method of filling a Cu filling by applying pulses or reverse pulses during electroplating to vias on a silicon wafer produced using a known depth reactive ion etching (DRIE).
그러나, 상기와 같은 제 2 종래 방법은, 실리콘 웨이퍼(81) 상의 시드층(86) 위에 Cu 충전물(87)의 충전시, 특정전류 이상의 고전류를 사용하는 경우에는, 도 3 및 도 4에 도시된 바와 같이, 장방형 비아(83)의 개구부, 즉 비아 상단의 양쪽 모서리에 Cu 충전물의 과성장으로 인해 비아(83) 내부에 보이드(88)가 발생되어 충전이 제대로 이루어지지 않는 문제점이 있고, 특정전류 이하의 저전류를 사용하는 경우에는, 비아의 개구부의 전류 집중 현상에 의한 과성장을 방지할 수는 있으나 Cu 충전 시간이 20시간 이상으로 장시간 소요되는 문제점이 있다.However, the second conventional method as described above, in the case of using a high current of a specific current or more when charging the
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 그 목적은 실리콘 웨이퍼에 형성된 비아에 전도성 금속인 CU 충전물의 충전시, 전류차단 시간이 적용된 주기적인 역펄스 도금법을 통해, 저전류, 중전류 및 고전류의 전류밀도를 순차적으로 인가함으로써 비아의 하단부, 중간부 및 상단부에 순차적으로 Cu 충전물을 충전하여, 비아 내부에 보이드가 발생되지 않도록 한 전류밀도 조절을 통해 비아에 CU 충전물을 무결점으로 충전하는 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a low current, a medium current, and a periodic reverse pulse plating method in which a current cut-off time is applied when a CU filling, which is a conductive metal, is filled in vias formed in a silicon wafer. A method of filling CU vias flawlessly by controlling the current density by sequentially applying high current current densities to the bottom, middle and top portions of the vias so that no voids are generated inside the vias. To provide.
상기의 목적을 달성하기 위한 본 발명에 따른 전류밀도 조절을 통해 비아에 CU 충전물을 무결점으로 충전하는 방법은, 환원(-)전류인 펄스, 산화(+)전류인 역펄스 및 전류차단 시간(current off time)을 주기적으로 각각 갖는 파형의 전류밀도를 저전류, 중전류 및 고전류의 3단계로 조절하여 인가함으로써 비아의 하단부로부터 중간부, 그리고 상단부에 단계적으로 Cu 충전물을 충전시키되, 상기 펄스, 역펄스 및 전류차단 시간을 주기적으로 각각 갖는 파형의 전류밀도는, 제 1단계의 저전류를 통해 상기 비아의 하단부에 Cu 충전물의 도금을 활성화시키고, 제 2단계의 중전류를 통해 상기 비아의 중간부에 Cu 충전물을 충전시키며, 제 3단계의 고전류를 통해 상기 비아의 상단부에 Cu 충전물을 충전시키고, 상기 펄스, 역펄스 및 전류차단 시간을 주기적으로 갖는 파형의 저전류는 평균 전류밀도 -1mA/cm2 ~ -3mA/cm2로 30분 내지 40분간 인가되고, 펄스, 역펄스 및 전류차단 시간을 주기적으로 갖는 파형의 중전류는 평균 전류밀도 -3mA/cm2 ~ -3.5mA/cm2로 10분 ~ 20분, 그리고 펄스, 역펄스 및 전류차단 시간을 주기적으로 갖는 파형의 고전류는 평균 전류밀도 -8mA/cm2 ~ -11mA/cm2로 30분 내지 40분간 인가되는 것을 특징으로 한다.In order to achieve the above object, the method of filling the vias with the CU filling without defects through the current density control according to the present invention includes a pulse of reducing (-) current, a reverse pulse of oxidizing (+) current, and a current interruption time (current). By applying the current density of the waveforms each having an off time periodically in three stages of low current, medium current and high current, the Cu charge is charged step by step from the bottom of the via to the middle and the top of the via. The current density of the waveforms, each having a pulse and a current interrupt time periodically, activates the plating of the Cu filling in the lower end of the via through the low current of the first stage, and the middle portion of the via through the middle current of the second stage. Charging the Cu filler, charging the Cu filler in the upper end of the via through the high current of the third step, and periodically having the pulse, reverse pulse and current interruption time The low current has an average current density of the
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본 발명에 따른 전류 밀도 조절을 통해 비아에 CU 충전물을 무결점으로 충전하는 방법에 따르면, 종래 방법들에 비해 비아 내에 Cu 충전물을 충전하는 방법이 간단하면서도 충전 시간이 빠르며, 비아 종류의 선택의 폭이 넓어지며, 특히 비아 내부에 보이드가 발생되지 않게 무결점 도금을 달성함으로써, 반도체 소자의 전기적인 단락 및 저항의 증가를 차단할 수 있다.According to the method of filling the vias with the CU filling through the current density control according to the present invention, the method of filling the Cu filling into the vias is simpler and the filling time is faster than the conventional methods, and the choice of via types is increased. It is possible to prevent electrical shorts and increase in resistance of the semiconductor device by widening, in particular, by achieving defect-free plating so that no voids are generated inside the vias.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면을 참조한 실시 예에 대한 상세한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will be apparent from the detailed description of the embodiments with reference to the accompanying drawings.
도 1 및 도 2는 제 1 종래 방법에 따른 도금 방법을 나타내는 공정도.
도 3 및 도 4는 제 2 종래 방법에 따른 도금 방법을 설명하기 위한 도면.
도 5는 본 발명에 적용되는 일실시예에 따른 비아의 형성 방법을 나타내는 도면.
도 6은 상기 도 5의 방법에 따라 형성된 비아의 실제 사진을 나타내는 도면.
도 7은 본 발명에 따른 Cu 충전물을 비아에 충전하는 전해도금법을 설명하기 위한 도면.
도 8은 본 발명에 따라 전류밀도를 조절하여 인가되는 파형의 일예를 나타내는 도면.
도 9는 본 발명에 따라 전류밀도를 조절하여 비아의 하단부, 중간부 및 상단부에 Cu 충전물이 충전된 사진을 나타내는 도면.1 and 2 are process charts showing a plating method according to the first conventional method.
3 and 4 are views for explaining a plating method according to the second conventional method.
5 is a view showing a method of forming a via according to an embodiment applied to the present invention.
FIG. 6 shows an actual picture of a via formed according to the method of FIG. 5.
7 is a view for explaining an electroplating method of filling a via with Cu filler in accordance with the present invention.
8 is a view showing an example of a waveform applied by adjusting the current density in accordance with the present invention.
9 is a view showing a picture of the Cu filling is filled in the lower end, the middle and the upper end of the via by adjusting the current density in accordance with the present invention.
이하, 첨부한 도면을 참조하여 본 발명에 따른 전류밀도 조절을 통해 비아에 CU 충전물을 무결점으로 충전하는 방법을 상세하게 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a method of filling the vias without filling the CU filling through the current density control according to the present invention.
우선, 도면들 중, 동일한 구성요소 또는 부품들은 가능한 한 동일한 참조부호를 나타내고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지기술의 구성 및 기능에 대한 구체적인 설명은 본 발명의 요지를 모호하지 않게 하기 위하여 생략한다.First, it should be noted that, in the drawings, the same components or parts have the same reference numerals as much as possible. In addition, in describing the present invention, detailed description of the configuration and function of the known art is omitted in order not to obscure the subject matter of the present invention.
도 5는 본 발명에 적용되는 일실시예에 따른 비아의 형성 방법을 나타내는 도면이고, 도 6은 상기 도 5의 방법에 따라 형성된 비아의 실제 사진을 나타내는 도면이며, 도 7은 Cu 충전물을 비아에 충전하는 전해도금법을 설명하기 위한 도면이다.
5 is a view showing a method of forming a via according to an embodiment applied to the present invention, Figure 6 is a view showing a real picture of the vias formed in accordance with the method of Figure 5, Figure 7 is a filler filling the vias It is a figure for demonstrating the electroplating method to charge.
*또한, 도 8은 본 발명에 따라 전류밀도를 조절하여 인가되는 파형의 일예를 나타내는 도면이고, 도 9는 본 발명에 따라 전류밀도를 조절하여 비아의 하단부, 중간부 및 상단부에 Cu 충전물이 충전된 사진을 나타내는 도면이다.In addition, Figure 8 is a view showing an example of a waveform applied by adjusting the current density in accordance with the present invention, Figure 9 is adjusted to the current density in accordance with the present invention to fill the bottom, middle and top of the vias of the Cu filler It is a figure showing a photograph.
도 5의 (a) 내지 (e)에 도시된 바와 같이, 본 발명에 적용되는 일실시예에 따른 비아는, 먼저 소정의 두께(예를 들어, 525㎛ ~ 550㎛)를 갖는 실리콘 웨이퍼(110)를 준비하고(a), 상기 실리콘 웨이퍼(110) 상에 포토 레지스트(120)를 도포하여, 포토 레지스트(120) 중앙의 일부 영역만을 노광 및 현상한다(b).As shown in FIGS. 5A to 5E, the via according to an embodiment applied to the present invention may first have a
다음에, 심도 반응성 이온에칭(DRIE; Deep Reactive Ion Etching)을 이용하여 SF6 가스를 통해 포토 레지스트(120)가 도포되어 있지 않은 실리콘 웨이퍼(110)를 에칭하여 도 6에 도시된 바와 같이 예를 들어 28㎛ ~ 30㎛의 직경과 58㎛ ~ 62㎛의 깊이를 갖는 원통형의 비아(130)를 형성한다(c).Next, a deep reactive ion etching (DRIE) is used to etch the
그 다음, 상기 실리콘 웨이퍼(110) 상에 잔재하는 포토 레지스트(120)를 제거(d)한 후, 플라즈마 화학증착법(PE-CVD)에 의해 실리콘 웨이퍼(110) 및 비아(130)의 상면에 기능성 박막(140)을 증착한다(e).Next, after the
이때, 상기 기능성 박막(140)은 실리콘 웨이퍼(110) 및 비아(130)의 상면에 형성되는 SiO2 층과, 상기 SiO2 층의 상면에 형성되는 Ti 층과, 상기 Ti 층의 상면에 형성되는 Au 층을 포함하는 공지의 기능성 박막이다.In this case, the functional
즉, 상기 SiO2 층은 확산 방지층으로서 기능하고, Ti 층은 상기 SiO2 층에 대하여 Au 층의 접착력을 향상시키는 접착층으로서 기능하며, Au 층은 산화방지 및 Cu 도금을 위한 시드층(Seed layer)으로 기능하는 공지의 기술로서, 상기 기능성 박막(140)에 대한 설명은 본 출원인에 의해 출원된 특허출원 제10-2008-0057193(명칭 : 과도금층을 이용한 반도체 적층모듈 제조공정의 단축방법)에 상세하게 개시되어 있으므로, 본 명세서에서는 상세한 기재를 생략한다.That is, the SiO 2 layer functions as a diffusion barrier layer, the Ti layer functions as an adhesive layer to improve adhesion of the Au layer to the SiO 2 layer, and the Au layer is a seed layer for preventing oxidation and Cu plating. As a known technique that functions as a description, the description of the functional
한편, 이하에서는, 상기와 같은 방법을 통해 형성된 비아(130) 상에 본 발명에 따른 Cu 충전물을 전류밀도 조절을 통해 무결점으로 충전하는 방법을 설명한다.On the other hand, hereinafter, a method for filling the Cu filling according to the present invention on the via 130 formed through the above method without defects by controlling the current density.
먼저, 본 발명에 적용되는 Cu 충전물은, 고체상태의 황산구리(CuSO4·5H2O)와 폴리옥시에틸렌 라우릴 에테르(POELE : Polyoxyethylene Lauryl Ether), 그리고 액체상태의 황산(H2SO4)과 염산(HCI)이 혼합되어 교반된 도금액이다.First, the Cu fillers applied to the present invention include solid copper sulfate (CuSO 4 · 5H 2 O), polyoxyethylene lauryl ether (POELE: Polyoxyethylene Lauryl Ether), and liquid sulfuric acid (H 2 SO 4 ) and Hydrochloric acid (HCI) is mixed and stirred plating solution.
예를 들어, 본 발명에 적용된 Cu 충전물은, 황산(H2SO4) 100(㎖/L) 중량부를 기준으로, 여기에 황산구리(CuSO4·5H2O) 30~350(g/L)(바람직하게는 200(g/L)) 중량부와, 염산(HCI) 0.5~1(㎖/L)(바람직하게는 0.75(㎖/L)) 중량부와, 폴리옥시에틸렌 라우릴 에테르(POELE) 7~25(g/L)(바람직하게는 12(g/L)) 중량부가 혼합된 도금액을 사용한다.For example, the Cu filler applied to the present invention is based on 100 parts by weight of sulfuric acid (H 2 SO 4 ) (mL / L), copper sulfate (CuSO 4 · 5H 2 O) 30 ~ 350 (g / L) ( Preferably 200 (g / L) parts by weight, hydrochloric acid (HCI) 0.5-1 (ml / L) (preferably 0.75 (ml / L)) parts by weight, polyoxyethylene lauryl ether (POELE) Use a plating solution containing 7 to 25 (g / L) (preferably 12 (g / L)) parts by weight.
여기서, 상기 Cu 충전물인 도금액에 있어서 황산구리(CuSO4·5H2O)는 동 이온을 공급하여 상기 도금액의 전기 전도성을 증가시키는 역할을 수행하고, 황산(H2SO4)은 도금액의 전도도를 조절하는 역할을 수행하며, 염산(HCI)은 환원반응을 조절하여 도금막의 성장속도를 제어하는 역할을 하고, 폴리옥시에틸렌 라우릴 에테르(POELE)는 도금 반응을 촉진시키는 역할을 수행한다.Here, copper sulfate (CuSO 4 · 5H 2 O) serves to increase the electrical conductivity of the plating solution by supplying copper ions in the plating solution of the Cu filler, sulfuric acid (H 2 SO 4 ) to control the conductivity of the plating solution Hydrochloric acid (HCI) plays a role of controlling the growth rate of the plating film by controlling the reduction reaction, and polyoxyethylene lauryl ether (POELE) plays a role of promoting the plating reaction.
한편, 도 7에 도시된 바와 같이, 비아(130)를 캐소드(cathode, 환원전류) 전극, 그리고 백금을 애노드(anode, 산화전류) 전극으로 하여, Princeton Applied Resarch사의 파워 서플라이를 통해 전류를 인가함으로써, 상기와 같이 제조된 Cu 충전물을 비아(130) 내에 충전시킨다.On the other hand, as shown in Figure 7, the via (130) as a cathode (cathode (reduced current) electrode, and platinum as an anode (oxidized current) electrode, by applying a current through the power supply of Princeton Applied Resarch company The Cu filling prepared as described above is filled into the via 130.
이때, 상기 비아(130)에 Cu 충전물을 충전하기 위한 전해도금 파형으로서, 전류차단 시간(current off time)이 적용된 주기적인 펄스 및 역펄스를 저전류, 중전류 및 고전류로 조절하여 비아(130)에 인가함으로써, 비아(130)의 하단부, 중간부 및 상단부에 단계적으로 Cu 충전물을 충전시킨다.At this time, the via 130 as an electroplating waveform for filling the Cu filling, the via 130 by adjusting the periodic pulse and the reverse pulse to which the current off time is applied to the low current, medium current and high current By applying to the step, the bottom, middle and top ends of the
구체적으로, 전류차단 시간(current off time)이 적용된 주기적인 펄스 및 역펄스를 저전류, 중전류 및 고전류로 비아(130)에 인가하는 바, 상기 저전류의 평균 전류밀도는 -1mA/cm2 ~ -3mA/cm2를 30분 내지 40분, 중전류의 평균 전류밀도는 -3mA/cm2 ~ -3.5mA/cm2를 10분 ~ 20분, 그리고 고전류의 평균 전류밀도는 -8mA/cm2 ~ -11mA/cm2를 30분 내지 40분간 인가한다.Specifically, the periodic pulse and the reverse pulse to which the current off time is applied are applied to the via 130 with low current, medium current, and high current, and the average current density of the low current is −1 mA / cm 2. 30 min to 40 min for -3 mA / cm 2 , the average current density for medium current is -3 mA / cm 2 for 10 min to 20 min for -3.5 mA / cm 2, and -8 mA / cm for high current for high current 2 to -11 mA / cm 2 is applied for 30 to 40 minutes.
*예를 들어, 도 8에 도시된 바와 같이, 저전류 밀도는 -2mA/cm2 ~ -4mA/cm2를 20초 동안 인가하고, 4mA/cm2를 1초 동안 인가한 후, 전류를 오프시킨 상태에서 8초 동안 인가하는 파형을 1사이클로 하여 70~82 사이클, 즉 30분 내지 40분간 인가되고, 중전류는 -5mA/cm2 ~ -7mA/cm2를 20초 동안 인가하고, 3mA/cm2 ~ 5mA/cm2를 1초 동안 인가한 후, 전류를 오프시킨 상태에서 15초 동안 인가하는 파형을 1사이클로 하여 16~33 사이클, 즉 10분 내지 20분간 인가되며, 고전류는 -16mA/cm2 ~ -18mA/cm2를 20초 동안 인가하고, 3mA/cm2 ~ 5mA/cm2를 1초 동안 인가한 후, 전류를 오프시킨 상태에서 15초 동안 인가하는 파형을 1사이클로 하여 50~66 사이클, 즉 30분 내지 40분간 인가된다.For example, as shown in FIG. 8, the low current density applies -2 mA / cm 2 to -4 mA / cm 2 for 20 seconds, 4 mA / cm 2 for 1 second, and then turns off the current. In this state, 70 to 82 cycles, that is, 30 minutes to 40 minutes, are applied for 1 second as a waveform applied for 8 seconds, and a medium current is applied at -5 mA / cm 2 to -7 mA / cm 2 for 20 seconds and 3 mA / After applying cm 2 to 5 mA / cm 2 for 1 second, 16 to 33 cycles, that is, 10 to 20 minutes, are applied with a waveform applied for 15 seconds while the current is turned off for 15 seconds, and a high current is -16 mA / Apply cm 2 ~ -18mA / cm 2 for 20 seconds, apply 3mA / cm 2 ~ 5mA / cm 2 for 1 second, and apply 50 cycles of waveforms applied for 15 seconds with the current off. 66 cycles, that is, 30 to 40 minutes.
이때, 상기 실리콘 웨이퍼(110) 상에 형성된 비아(130)가 대략 30㎛의 직경과 60㎛의 깊이를 갖고, 비아(130)의 바닥면(60㎛)으로부터 상부로 50㎛ 까지를 하단부(60㎛ ~ 50㎛), 50㎛ ~ 20㎛까지를 중간부, 그리고 20㎛ ~ 실리콘 웨이퍼의 상부 표면까지를 상단부로 하면, 도 9에 도시된 바와 같이, 상기 저전류를 인가하면 Cu 충전물이 비아(130)의 하단부에 충전되고(A), 중전류를 인가하면 Cu 충전물이 비아(130)의 중간부에 충전되며(B), 고전류를 인가하면 Cu 충전물이 비아(130)의 상단부에 충전되어(C), 보이드가 전혀 없는 무결점 상향식 충전이 완성된다.In this case, the via 130 formed on the
이상, 상술한 본 발명의 바람직한 실시예 및 실험예에서 적용한 여러 가지 수치는 일예에 지나지 않고 다양한 조건, 높이 및 두께의 실시예가 가능할 것이다.As described above, various numerical values applied in the above-described preferred embodiments and experimental examples of the present invention are merely examples, and examples of various conditions, heights, and thicknesses may be possible.
또한, 본 발명이 도면을 참조하여 특정 실시예에 따라 설명되었지만, 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 실시예가 가능하다는 점을 이해할 것이며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 변경 및 변형한 것도 본 발명에 속함은 당연하다.In addition, although the present invention has been described in accordance with specific embodiments with reference to the drawings, which are merely exemplary, those skilled in the art will understand that various modifications and equivalent embodiments are possible therefrom. Naturally, changes and modifications within the scope without departing from the spirit of the present invention belong to the present invention.
110 : 실리콘 웨이퍼 120 : 포토 레지스트
130 : 비아 140 : 기능성 박막110
130: via 140: functional thin film
Claims (5)
환원(-)전류인 펄스, 산화(+)전류인 역펄스 및 전류차단 시간(current off time)을 주기적으로 각각 갖는 파형의 전류밀도를 저전류, 중전류 및 고전류의 3단계로 조절하여 인가함으로써 비아의 하단부로부터 중간부, 그리고 상단부에 단계적으로 Cu 충전물을 충전시키되,
상기 펄스, 역펄스 및 전류차단 시간을 주기적으로 각각 갖는 파형의 전류밀도는, 제 1단계의 저전류를 통해 상기 비아의 하단부에 Cu 충전물의 도금을 활성화시키고, 제 2단계의 중전류를 통해 상기 비아의 중간부에 Cu 충전물을 충전시키며, 제 3단계의 고전류를 통해 상기 비아의 상단부에 Cu 충전물을 충전시키고,
상기 펄스, 역펄스 및 전류차단 시간을 주기적으로 갖는 파형의 저전류는 평균 전류밀도 -1mA/cm2 ~ -3mA/cm2로 30분 내지 40분간 인가되고, 펄스, 역펄스 및 전류차단 시간을 주기적으로 갖는 파형의 중전류는 평균 전류밀도 -3mA/cm2 ~ -3.5mA/cm2로 10분 ~ 20분, 그리고 펄스, 역펄스 및 전류차단 시간을 주기적으로 갖는 파형의 고전류는 평균 전류밀도 -8mA/cm2 ~ -11mA/cm2로 30분 내지 40분간 인가되는 것을 특징으로 하는 전류밀도 조절을 통해 CU 충전물을 무결점으로 충전하는 방법.As a method of filling the vias formed on the silicon wafer with the CU filling defects by adjusting the current density,
By applying the current density of waveforms each having a reducing pulse, an oxidizing current reverse pulse, and a current off time, the current density is adjusted in three stages of low current, medium current, and high current. Fill the Cu fill in stages from the bottom of the via to the middle and top,
The current density of the waveforms each having the pulse, reverse pulse, and current cut-off periods periodically, activates the plating of the Cu filling in the lower end of the via through the low current of the first step, and the medium current of the second step through the medium current of the second step. Filling the Cu filling in the middle of the via, and filling the Cu filling in the upper end of the via through the high current of the third step,
The low current of the waveform periodically having the pulse, reverse pulse and current cut-off time is applied for 30 to 40 minutes with an average current density of -1 mA / cm 2 to -3 mA / cm 2 , and the pulse, reverse pulse and current cut-off time The medium current of the waveform having a periodicity is from 10 minutes to 20 minutes with an average current density of -3 mA / cm 2 to -3.5 mA / cm 2 , and the high current of a waveform having a pulse, reverse pulse and current interruption time is the average current density. How to charge the CU filling without defects through the current density control, characterized in that applied to -8mA / cm 2 ~ -11mA / cm 2 30 minutes to 40 minutes.
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|---|---|---|---|---|
| KR101605811B1 (en) * | 2014-04-16 | 2016-03-24 | 서울시립대학교 산학협력단 | Cu plating solution for filling through silicon via and method for filling through silicon via using the same |
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| JP2005256178A (en) * | 2005-05-18 | 2005-09-22 | Ebara Corp | Filling plating method for base material having micropore and/or fine groove |
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