KR101245225B1 - Thin Flim Transistor Substrate and Fabricating Method Thereof - Google Patents

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KR101245225B1
KR101245225B1 KR20060056476A KR20060056476A KR101245225B1 KR 101245225 B1 KR101245225 B1 KR 101245225B1 KR 20060056476 A KR20060056476 A KR 20060056476A KR 20060056476 A KR20060056476 A KR 20060056476A KR 101245225 B1 KR101245225 B1 KR 101245225B1
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곽희영
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Abstract

본 발명은 포토리소그래피 공정을 절감할 수 있음과 아울러 액티브 테일이 형성되지 않도록 할 수 있는 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다. The present invention can reduce photolithography process and as well as relates to a thin film transistor substrate and a method of manufacturing the same which can prevent the active tail being formed.
이 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 라인, 상기 게이트 라인으로부터 연장되는 게이트 전극 및 게이트 패드 하부 전극과, 데이터 패드 하부 전극을 포함하는 제1 도전 패턴군을 형성하는 단계와; A method of manufacturing the thin film transistor substrate includes forming a first conductive pattern group including a gate electrode and a gate pad lower electrode, a data pad lower electrode is extended from the gate line, the gate line on a substrate; 상기 제1 도전 패턴군 위에 상기 게이트 패드 하부 전극을 노출시키는 제1 접촉홀 및 상기 데이터 패드 하부 전극을 노출시키는 제2 접촉홀을 포함하는 게이트 절연막과, 활성층 및 오믹 접촉층을 포함하는 반도체 패턴을 상기 게이트 전극과 중첩되도록 형성하는 단계와; The first gate insulating film and a second contact hole for exposing the first contact hole and the data pad lower electrode exposing the gate pad lower electrode on the first conductive pattern group, and a semiconductor pattern including the active layer and the ohmic contact layer forming so as to overlap with the gate electrode; 상기 반도체 패턴이 형성된 게이트 절연막 상에 상기 게이트 라인과 교차하는 데이터 라인, 상기 데이터 라인으로부터 연장된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극, 상기 드레인 전극으로부터 연장된 화소전극, 상기 제1 접촉홀을 덮는 게이트 패드 상부 전극 및 상기 데이터 라인으로부터 연장되며 상기 제2 접촉홀을 덮는 데이터 패드 상부 전극을 포함하는 제2 도전 패턴군을 형성하고, 상기 소스 전극 및 드레인 전극 사이에 반도체 패턴의 활성층을 노출시키는 단계와; A pixel electrode, the first contact hole extends to a gate insulating film of the semiconductor pattern is formed from the source electrode, the drain electrode, the drain electrode facing the source electrode extending from the data line, the data line crossing the gate line covering the gate pad upper electrode and a second conductive pattern group in the formation to expose an active layer of the semiconductor pattern between the source electrode and the drain electrode which extends from the data line includes a data pad upper electrode covering the second contact hole to and the step of; 상기 패드 영역을 쉐도우 마스크로 가리고 보호막을 증착하는 단계를 포함한다. Covered by the pad area to the shadow mask, and a step of depositing a protective film.

Description

박막트랜지스터 기판 및 그 제조 방법{Thin Flim Transistor Substrate and Fabricating Method Thereof} A thin film transistor substrate and a method of manufacturing {Thin Flim Transistor Substrate and Fabricating Method Thereof}

도 1은 종래 액정 표시 장치의 박막 트랜지스터 기판을 도시한 평면도. 1 is a plan view showing a thin film transistor substrate of the conventional liquid crystal display device.

도 2는 도 1에 도시된 박막 트랜지스터 기판을 I-I'선을 따라 절취하여 도시한 단면도. Figure 2 is a thin film transistor substrate of I-I 'shown in a sectional view taken along the line shown in Fig.

도 3a 내지 도 3d는 종래 박막 트랜지스터 기판의 제조 공정을 단계적으로 설명하기 위해 도시한 단면도들. Of Figures 3a to 3d is also the conventional thin film transistor showing a cross-sectional view for stepwise explaining the process of manufacturing the substrate.

도 4a 및 도 4b는 액티브 테일로 인한 문제점을 설명하기 위해 도시한 단면도들. Figures 4a and 4b in a sectional view to explain the problems caused by the active tail.

도 5는 본 발명의 제1 실시 예에 따른 수평 전계 액정 표시 장치의 박막 트랜지스터 기판을 도시한 평면도. 5 is a plan view showing a thin film transistor substrate of the horizontal electric field liquid crystal display device according to a first embodiment of the present invention.

도 6은 도 5에 도시된 박막 트랜지스터 기판을 Ⅱ- Ⅱ', Ⅲ- Ⅲ'선을 따라 절취하여 도시한 단면도. 6 is Ⅱ- the TFT array panel shown in Fig. 5 Ⅱ ', Ⅲ- Ⅲ' line a illustrates a cross-sectional view taken along the cutout.

도 7a 및 도 7b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도. Figures 7a and 7b are plan and sectional views for explaining a first mask process of the method for manufacturing a thin film transistor substrate according to the first embodiment of the present invention.

도 8a 및 도 8b는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제 조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도. Figures 8a and 8b are plan and cross-sectional views for explaining a second mask process of the crude method of the thin film transistor substrate according to the first embodiment of the present invention.

도 9a 내지 도 9d는 제2 마스크 공정을 구체적으로 설명하기 위한 단면도들. Figure 9a through 9d is the sectional view illustrating a second mask process in detail.

도 10a 및 도 10b는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도. Figure 10a and 10b are plan and cross-sectional views for explaining a third mask process of the method for manufacturing a thin film transistor substrate according to the first embodiment of the present invention.

도 11a 및 도 11b는 제3 마스크 공정을 구체적으로 설명하기 위한 단면도들. Figure 11a and Figure 11b is the sectional view illustrating a third mask process in detail.

도 12a 및 도 12b는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 보호막 형성 공정을 설명하기 위한 평면도 및 단면도. Figure 12a and 12b are plan and cross-sectional views for explaining a protection film forming step of the method of manufacturing a thin film transistor substrate according to the first embodiment of the present invention.

도 13a 내지 도 13c는 보호막 형성 공정을 구체적으로 설명하기 위한 평면도 및 단면도. Figure 13a to Figure 13c is a plan view and a sectional view illustrating a protective film forming process in detail.

도 14는 본 발명의 제2 실시 예에 따른 수평 전계 액정 표시 장치의 박막 트랜지스터 기판을 도시한 평면도. 14 is a plan view showing a thin film transistor substrate of the horizontal electric field liquid crystal display device according to a second embodiment of the present invention.

도 15는 도 14에 도시된 박막 트랜지스터 기판을 Ⅳ- Ⅳ', Ⅴ- Ⅴ'선을 따라 절취하여 도시한 단면도. 15 is Ⅳ Ⅳ- the TFT array panel shown in Fig. 14 ', Ⅴ- Ⅴ' cross-sectional view showing the cut along the line.

도 16a 및 도 16b는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도. Figure 16a and 16b are plan and cross-sectional views for explaining a first mask process of the method for manufacturing a thin film transistor substrate according to a second embodiment of the present invention.

도 17a 및 도 17b는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도. Figure 17a and Figure 17b is a plan view and a sectional view illustrating a second mask process of the method for manufacturing a thin film transistor substrate according to a second embodiment of the present invention.

도 18a 및 도 18b는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도. Figure 18a and Figure 18b is a plan view and a sectional view illustrating a third mask process of the method for manufacturing a thin film transistor substrate according to a second embodiment of the present invention.

도 19a 내지 도 19d는 제3 마스크 공정을 구체적으로 설명하기 위한 단면도 들. In Figure 19a to Figure 19d is a sectional view for explaining a third mask process in detail.

도 20a 및 도 20b는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 보호막 형성 공정을 설명하기 위한 평면도 및 단면도. FIG. 20a and FIG. 20b is a plan view and a sectional view illustrating a protective film forming step of the method of manufacturing a thin film transistor substrate according to a second embodiment of the present invention.

도 21은 본 발명의 제3 실시 예에 따른 수직 전계 액정 표시 장치의 박막 트랜지스터 기판을 도시한 평면도. 21 is a plan view showing a thin film transistor substrate of a liquid crystal display device, the vertical electric field according to a third embodiment of the present invention.

도 22는 도 21에 도시된 박막 트랜지스터 기판을 Ⅵ- Ⅵ', Ⅶ- Ⅶ'선을 따라 절취하여 도시한 단면도. Figure 22 is a TFT array panel for Ⅵ- Ⅵ ', Ⅶ- Ⅶ' illustrates a cross-sectional view taken taken on line shown in Fig.

도 23a 및 도 23b는 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도. Figure 23a and Figure 23b is a plan view and a sectional view for explaining a first mask process of the method for manufacturing a thin film transistor substrate according to a third embodiment of the present invention.

도 24a 및 도 24b는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도. FIG. 24a and FIG. 24b is a plan view and a sectional view for explaining a second mask process of the method for manufacturing a thin film transistor substrate according to a third embodiment of the present invention.

도 25a 및 도 25b는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도. FIG. 25a and FIG. 25b is a plan view and a sectional view illustrating a third mask process of the method for manufacturing a thin film transistor substrate according to a third embodiment of the present invention.

도 26a 내지 도 26d는 제3 마스크 공정을 구체적으로 설명하기 위한 단면도들. In Figure 26a to Figure 26d is a sectional view for explaining a third mask process in detail.

도 27a 및 도 27b는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 보호막 형성 공정을 설명하기 위한 평면도 및 단면도. FIG. 27a and FIG. 27b is a plan view and a sectional view illustrating a protective film forming step of the method of manufacturing a thin film transistor substrate according to a third embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명> <Description of the Related Art>

2, 102, 202, 302 : 게이트 라인 4, 104, 204, 304 : 데이터 라인 2, 102, 202, 302: gate lines 4, 104, 204, 304: Data line

6, TFT : 박막 트랜지스터 8, 114, 214, 314 : 게이트 전극 6, TFT: thin film transistor 8, 114, 214, 314: gate electrode

10, 110, 210, 310 : 소스 전극 12, 112, 212, 312 : 드레인 전극 10, 110, 210, 310: source electrode 12, 112, 212, 312: drain electrode

14, 151, 251, 351 : 활성층 150, 250, 350 : 반도체 패턴 14, 151, 251, 351: an active layer 150, 250, 350: semiconductor pattern

16, 24, 30, 38, 126, 136, 146, 218, 226, 236, 246, 326, 336 : 접촉홀 16, 24, 30, 38, 126, 136, 146, 218, 226, 236, 246, 326, 336: contact hole

18, 154, 156, 152, 254, 256, 252, 354 : 화소 전극 18, 154, 156, 152, 254, 256, 252, 354: pixel electrode

20, Cst : 스토리지 캐패시터 26, 124, 224, 324 : 게이트 패드 20, Cst: storage capacitor 26, 124, 224, 324: gate pad

28, 124, 224, 324 : 게이트 패드 하부 전극 28, 124, 224, 324: a gate pad lower electrode

32, 128, 228, 328 : 게이트 패드 상부 전극 32, 128, 228, 328: a gate pad upper electrode

34, 134, 234, 334 : 데이터 패드 34, 134, 234, 334: data pad

36, 132, 232, 332 : 데이터 패드 하부 전극 36, 132, 232, 332: a data pad lower electrode

40, 138, 238, 338 : 데이터 패드 상부 전극 40, 138, 238, 338: a data pad upper electrode

144, 244 : 공통 패드 142, 242 : 공통 패드 하부 전극 144, 244: common pads 142 and 242: the common lower electrode pad

148, 248 : 공통 패드 상부 전극 42, 160, 260, 360 : 기판 148, 248: common pad upper electrode 42, 160, 260, 360: substrate

44, 162, 262, 362 : 게이트 절연막 48, 153, 253, 353 : 오믹 접촉층 44, 162, 262, 362: gate insulating film 48, 153, 253, 353: ohmic contact layer

50, 164, 264, 364 : 보호막 191, 193, 293, 393 : 마스크 50, 164, 264, 364: passivation layer 191, 193, 293, 393: masks

P1 : 노광부 P2 : 반투과부 P1: exposure unit P2: semitransmissive

P3 : 차단부 194 : 쉐도우 마스크 P3: breaking unit 194: a shadow mask

182, 184, 284, 384 : 포토레지스트 패턴 182, 184, 284, 384: photoresist pattern

171, 271, 371 : 투명 금속층 173, 273, 373 : 소스/드레인 금속층 171, 271, 371: transparent metal layers 173, 273, 373: source / drain metal layer

본 발명은 표시 장치에 관한 것으로, 특히 포토리소그래피 공정을 절감할 수 있음과 아울러 액티브 테일이 형성되지 않도록 할 수 있는 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다. The present invention relates to that, in particular, it can reduce photolithography process and as well as the thin film transistor substrate and a method of manufacturing the same which can prevent the active tail is formed on the display device.

액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. A liquid crystal display device displays an image by controlling the light transmittance of liquid crystal using an electric field. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다. To this end, the liquid crystal display device is the liquid crystal cells are provided with a drive circuit for driving the liquid crystal panel and a liquid crystal panel been arranged in a matrix form.

액정패널은 서로 대향하는 박막 트랜지스터 기판 및 컬러필터 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다. The liquid crystal panel is provided with a thin film transistor substrate and the color filter substrate and the spacer, the liquid crystal filled in the cell gap which is located to keep a constant cell gap between the two substrates facing each other.

박막 트랜지스터 기판은 게이트 라인들 및 데이터 라인들과, 그 게이트 라인들과 데이터 라인들의 교차부마다 스위치소자로 형성된 박막 트랜지스터와, 액정셀 단위로 형성되어 박막 트랜지스터에 접속된 화소 전극 등과, 그들 위에 도포된 배향막으로 구성된다. As a thin film transistor substrate has gate lines and data lines and, as the gate lines and each cross-section formed by the switching element thin-film transistor of the data line, is formed of a liquid crystal cell unit of a pixel electrode connected to the thin film transistor, it is applied on them It is composed of the alignment layer. 게이트 라인들과 데이터 라인들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. The gate lines and data lines are fed the signals from the driving circuit through the individual pad. 박막 트랜지스터는 게이트 라인에 공급되는 스캔신호에 응답하여 데이터 라인에 공급되는 화소전압신호를 화소 전극에 공급한다. The thin film transistor in response to a scan signal supplied to the gate lines and supplies a pixel voltage signal supplied to the data line to the pixel electrode.

컬러필터 기판은 액정셀 단위로 형성된 컬러필터들과, 컬러필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 액정셀들에 공통적으로 기준전압을 공급 하는 공통 전극 등과, 그들 위에 도포되는 배향막으로 구성된다. The color filter substrate as as a common electrode for commonly supplying a reference voltage to the liquid crystal cell unit of a color filter and a black matrix, and a liquid crystal cell for the separator and the outside light reflected between the color filter formed from the alignment film is applied on them It is configured.

액정표시패널은 박막 트랜지스터 기판과 컬러필터 기판을 별도로 제작하여 합착한 다음 액정을 주입하고 봉입함으로써 완성하게 된다. The liquid crystal display panel is completed by injecting a liquid crystal, and then attached to each other by making a thin film transistor substrate and the color filter substrate and mounted separately.

이러한 액정 패널에서 박막 트랜지스터 기판은 반도체 제조공정에 적용되는 마스크 공정을 여러번 수행하여 만들어지기 때문에 제조 공정이 복잡해지고, 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. The thin film transistor panel in a liquid crystal substrate can be a significant cause of the production process becomes complicated, manufacturing costs increase due to the liquid crystal panel to be made by performing several times the mask process to be applied to a semiconductor manufacturing process. 이를 해결하기 위하여, 박막 트랜지스터 기판 제조공정에서 마스크 공정수를 줄이는 방향으로 발전하고 있다. To solve this problem, it has been developed to reduce the number of masking process in a thin-film transistor substrate manufacturing process. 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리소그래피 공정(포토레지스트 증착 공정, 포토레지스트 패턴 현상 공정, 식각 공정 및 포토레지스트 박리 공정을 포함하는 공정임), 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다. This includes a number of processes such as a single mask process a thin film deposition process, a cleaning process, a photolithography process (a photoresist deposition process, a photoresist pattern developing step, etching step and the step being including a photoresist stripping process), inspection steps because it is. 이에 따라, 최근에는 박막 트랜지스터 기판 제조에서 표준 마스크 공정이던 5 마스크 공정 중 하나의 마스크 공정을 줄인 4 마스크 공정이 표준 공정으로 자리잡혀 있다. Accordingly, in recent years the 4-mask process reduced the single mask process which was of five mask process standard masking process in manufacturing the thin film transistor substrate is held become the standard process.

도 1은 4 마스크 공정을 채택한 박막 트랜지스터 기판을 예를 들어 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다. 1 is a plan view showing a TFT array panel, for example employing the fourth mask process, FIG. 2 illustrates a cross-sectional view taken of the TFT array panel shown in Figure 1 along the Ⅰ-Ⅰ 'line.

도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(42) 위에 게이트 절연막(44)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차 구조로 마련된 셀 영역에 형성된 화소 전극(18)을 구비한다. The TFT array panel includes a lower substrate 42 formed to cross through the gate insulating film 44 on the gate line 2 and the data line 4, and the cross-thin-film transistor is formed for each unit shown in Figs. 1 and 2 and a pixel electrode 18 formed in the cell region provided in (6), the cross structure. 그리고, 박막 트랜지스터 기판은 화소 전극(18) 과 전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20)와, 게이트 라인(2)에 접속되는 게이트 패드부(26)와, 데이터 라인(4)에 접속되는 데이터 패드부(34)를 구비한다. Then, the thin film transistor substrate is a pixel electrode 18 and the front end and the gate line 2 to the storage capacitor 20 formed at the overlapping portion of the gate pad section (26) connected to the gate line 2, the data line (4 ) and a data pad unit 34 which is connected to.

박막 트랜지스터(6)는 게이트 라인(2)에 공급되는 스캔 신호에 응답하여 데이터 라인(4)에 공급되는 화소 신호가 화소 전극(18)에 충전되어 유지되게 한다. A thin film transistor (6) is maintained and the pixel signals in response to a scan signal supplied to the gate line (2) supplied to the data line (4) is charged to the pixel electrode 18. 이를 위하여, 박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(18)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(14)을 구비한다. To this end, a drain electrode connected to the thin film transistor 6 the gate line 2, the gate electrode 8 and the data line 4, the source electrode 10 and pixel electrode 18 connected to the connection to the ( 12), and overlaps with the gate electrode 8 is provided with the active layer 14 to form a channel between the source electrode 10 and drain electrode 12.

이렇게 소스 전극(10) 및 드레인 전극(12)과 중첩되면서 소스 전극(10)과 드레인 전극(12) 사이의 채널부를 포함하는 활성층(14)은 데이터 라인(4), 데이터 패드 하부 전극(36), 스토리지 상부 전극(22)과도 중첩되게 형성된다. Thus the active layer 14, which as to overlap with the source electrode 10 and drain electrode 12 comprising a channel section between the source electrode 10 and drain electrode 12 is the data line 4, a data pad lower electrode (36) and it is formed to an upper storage electrode 22 and overlapping transition. 이러한 활성층(14) 위에는 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12), 데이터 패드 하부 전극(36), 스토리지 상부 전극(22)과 오믹 접촉을 위한 오믹 접촉층(48)이 더 형성된다. The active layer 14 is formed on the data line 4, the source electrode 10 and drain electrode 12, the data pad lower electrode 36, an ohmic contact layer 48 for storage the upper electrode 22 and the ohmic contact is It is further formed.

화소 전극(18)은 보호막(50)을 관통하는 제1 접촉홀(16)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속된다. The pixel electrode 18 is connected to the drain electrode 12 of the thin-film transistor (6) via a first contact hole 16 passing through the protective film (50). 화소 전극(18)은 충전된 화소 신호에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. The pixel electrode 18, thereby generating a potential difference between the common electrode and formed on an upper substrate (not shown) by a charged pixel signal. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다. To a liquid crystal positioned between the thin film transistor substrate and the upper substrate is rotated by the dielectric anisotropy by the potential difference, and thereby passes through the light incident via the pixel electrode 18 from a not-shown light source toward the upper substrate.

스토리지 캐패시터(20)는 전단 게이트 라인(2)과, 그 게이트 라인(2)과 게이트 절연막(44), 활성층(14) 및 오믹접촉층(48)을 사이에 두고 중첩되는 스토리지 상부 전극(22)과, 그 스토리지 상부 전극(22)과 보호막(50)을 사이에 두고 중첩됨과 아울러 그 보호막(50)에 형성된 제2 접촉홀(24)을 경유하여 접속된 화소 전극(18)으로 구성된다. Storage capacitor 20 is previous gate line 2 and the gate line 2 and the gate insulating film 44, the active layer 14 and the ohmic contact layer storage upper electrode 22 are overlapped across the 48 and, as soon overlap sandwiching the upper storage electrode 22 and the protective film 50 is configured as well as the pixel electrode 18 is connected via a second contact hole 24 formed in the protective film (50). 이러한 스토리지 캐패시터(20)는 화소 전극(18)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다. The storage capacitor 20 allows the pixel-signal charges in the pixel electrode 18 is stably held in the pixel until the next signal to be charged.

게이트 라인(2)은 게이트 패드부(26)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. Gate line 2 is connected to the gate driver (not shown) through a gate pad section (26). 게이트 패드부(26)는 게이트 라인(2)으로부터 연장되는 게이트 하부 전극(28)과, 게이트 절연막(44) 및 보호막(50)을 관통하는 제3 접촉홀(30)을 통해 게이트 하부 전극(28)에 접속된 게이트 패드 상부 전극(32)으로 구성된다. A gate pad section 26 is a gate bottom electrode through a gate lower electrode 28 and the third contact hole penetrating through the gate insulating film 44 and protective film 50, 30 extending from the gate line 2 (28 ) consists of a gate pad upper electrode 32 is connected to.

데이터 라인(4)은 데이터 패드부(34)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. Data line 4 is connected to a data driver (not shown) via a data pad unit (34). 데이터 패드부(34)는 데이터 라인(4)으로부터 연장되는 데이터 패드 하부 전극(36)과, 보호막(50)을 관통하는 제4 접촉홀(38)을 통해 데이터 패드 하부 전극(36)과 접속된 데이터 패드 상부 전극(40)으로 구성된다. The data pad part 34 is connected to the data line 4 the data pad lower electrode 36 and, a fourth data pad lower electrode 36 through a contact hole 38 penetrating through the protective film (50) extending from the It consists of a data pad upper electrode 40.

이러한 구성을 가지는 박막 트랜지스터 기판의 제조 방법을 4마스크 공정을 이용하여 상세히 하면 도 3a 내지 도 3d에 도시된 바와 같다. When the manufacturing method of the thin film transistor substrate having such a structure in detail by using a fourth mask process as shown in Figures 3a to 3d shown in Fig.

도 3a를 참조하면, 제1 마스크 공정을 이용하여 하부기판(42) 상에 게이트 라인(2), 게이트 전극(8), 게이트 패드 하부 전극(28)을 포함하는 게이트 금속 패턴들이 형성된다. Referring to Figure 3a, the first to use a masking process the lower substrate 42 to the gate line 2, the gate electrode 8, the gate metal patterns are formed including a gate pad lower electrode (28).

도 3b를 참조하면, 게이트 금속 패턴들이 형성된 하부 기판(42) 상에 게이트 절연막(44)이 도포된다. Referring to Figure 3b, the gate insulating film 44 is deposited on the gate metal patterns are formed in the lower substrate 42. 그리고 제2 마스크 공정을 이용하여 게이트 절연막(44) 위에 활성층(14) 및 오믹 접촉층(48)을 포함하는 반도체 패턴과; And a semiconductor pattern including the active layer 14 and the ohmic contact layer 48 on the gate insulating film 44 by using the second mask process, and; 데이터 라인(4), 소스 전극(10), 드레인 전극(12), 데이터 패드 하부 전극(36), 스토리지 전극(22)을 포함하는 소스/드레인 금속 패턴들이 순차적으로 형성된다. Data line 4, the source / drain metal pattern including the source electrode 10, drain electrode 12, the data pad lower electrode 36, the storage electrode 22 are formed sequentially.

제2 마스크 공정을 상세히 하면, 게이트 금속 패턴들이 형성된 하부 기판(42) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(44), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. Claim in detail the second mask process, the gate metal patterns are formed in the lower substrate 42, a gate insulating film 44 by a deposition method such as PECVD, sputtering on the amorphous silicon layer, the n + amorphous silicon layer, and source / drain metal layer They are sequentially formed. 이어서, 소스/드레인 금속층 위에 제2 마스크를 이용한 포토리소그래피 공정으로 포토레지스트 패턴을 형성하게 된다. Then, to form a photoresist pattern by a photolithography process using a second mask on the source / drain metal layer. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 서로 다른 높이의 제1 및 제2 포토레지스트 패턴이 형성된다. In this case, the second mask to each other is the first and the second photo-resist pattern of different heights formed by using a diffractive exposure mask having a diffractive exposure to the channel portion of the thin film transistor. 제1 포토레지스트 패턴은 회절 노광부에 대응하는 채널부에 형성되고, 제1 포토레지스트 패턴보다 높은 제2 포토레지스트 패턴은 다른 소스/드레인 패턴부에 형성된다. The first photoresist pattern is formed on a channel portion corresponding to the diffractive exposure portion, the first higher than the second photoresist pattern the photoresist pattern is formed on portions other source / drain patterns.

이어서, 제1 및 제2 포토레지스트 패턴을 이용한 습식 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(10), 그 소스 전극(10)과 일체화된 드레인 전극(12), 스토리지 전극(22)을 포함하는 소스/드레인 금속 패턴들이 형성된다. Then, the first and second photo-patterning a source / drain metal layer by a wet etching process using the resist pattern whereby the data line 4, the source electrode 10, the source electrode a drain electrode 12, 10 and the integral, to the source / drain metal pattern including the storage electrode 22 is formed.

그 다음, 제1 및 제2 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹 접촉층(48)과 활성층(14)이 형성된다. That the following first and second dry etching process using a photoresist pattern n + ohmic contact layer 48 and active layer 14 are patterned at the same time by being an amorphous silicon layer and the amorphous silicon layer is formed.

그리고, 애싱(Ashing) 공정으로 채널부에서 제1 포토레지스트 패턴은 제거되고, 제2 포토레지스트 패턴은 얇아지게 된다. In addition, ashing (Ashing) and the process to remove the first photoresist pattern in the channel portion, the second photoresist pattern becomes thin. 애싱 공정 진행시 제1 포토레지스트 패턴의 제거와 함께 제2 포토레지스트 패턴의 양측부도 동시에 제거됨으로써 데이터 라인부 양측으로 소스/드레인 금속이 노출된다. By the second picture removal of the resist pattern on both sides at the same time with the removal of the default ashing process, the first photoresist pattern during the progress of source / drain metal to data line portions on both sides are exposed. 애싱 공정 후 건식 식각 공정으로 채널부 및 데이터 라인부 양측의 소스/드레인 금속 및 오믹 접촉층(48)이 식각된다. After the ashing process, dry etching process, the channel portion and the data line portion of source / drain metal and the ohmic contact layer 48 on both sides is etched. 이에 따라, 채널부의 활성층(14)이 노출되어 소스 전극(10)과 드레인 전극(12)이 분리되고, 데이터 라인(4) 양측으로 활성층(14)이 노출되어 액티브 테일(Active tail)이 형성된다. Accordingly, active layer 14, the channel section is exposed source electrode 10 and drain electrode 12 are separated, and the data line (4) both sides of the active layer 14 are exposed to the active tail (Active tail) is formed . 액티브 테일에 대한 구체적인 설명은 도 4a 및 도 4b에서 후술하기로 한다. Specific description of the active tail will be described later in Figures 4a and 4b.

이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴이 제거된다. Then, it is a strip process to remove the photoresist pattern remaining on the portion of source / drain pattern.

소스/드레인 금속 패턴들이 형성된 게이트 절연막(44) 상에 제3 마스크 공정을 이용하여 제1 내지 제4 콘택홀들(16, 24, 30, 38)을 포함하는 보호막(50)이 형성된다. The protective film 50 by using the third mask process on the source / gate insulating film 44, a drain metal patterns are formed including the first to fourth contact holes (16, 24, 30, 38) is formed.

제3 마스크 공정을 상세히 하면, 소스/드레인 금속 패턴들이 형성된 게이트 절연막(44) 상에 PECVD 등의 증착 방법으로 보호막(50)이 전면 형성된다. 3 in detail a masking process, the protective film 50 in a deposition method such as PECVD is formed in front of the source / drain metal pattern, the gate insulating film 44 are formed. 전면 형성된 보호막(50)상에는 제3 마스크를 이용한 포토리소그래피 공정을 통해 포토레지스트 패턴이 패터닝 된다. The photoresist pattern is patterned through a photolithography process using a third mask formed on the front is formed a protective film (50). 이 후, 보호막(50)이 포토레지스트 패턴을 통한 식각 공정으로 패터닝됨으로써 제1 내지 제4 접촉홀들(16, 24, 30, 38)이 형성된다. Thereafter, the protective film 50 is patterned into a photo resist being etching process through a pattern the first to fourth contact holes (16, 24, 30, 38) is formed. 제1 접촉홀(16)은 보호막(50)을 관통하여 드레인 전극(12)이 노출되게 형성되고, 제2 접촉홀(24)은 보호막(50)을 관통하여 스토리지 상부 전극(22)이 노출되게 형성된다. The first contact hole 16 is formed to the drain electrode 12 is exposed through the protective film 50, a second contact hole 24 penetrates the protective film 50 to be the storage upper electrode 22 is exposed It is formed. 제3 접촉홀(30)은 보호막(50) 및 게이트 절연막(44)을 관통하여 게이트 패드 하부 전극(28)이 노출되게 형성된다. A third contact hole 30 is formed to pass through the gate pad lower electrode (28) is exposed a protective film 50 and the gate insulating film 44. 제4 접촉홀(38)은 보호막(50)을 관통하여 데이터 패드 하부 전극(36)이 노출되게 형성된다. A fourth contact holes 38 are formed to penetrate to the lower data pad electrode 36 is exposed a protective film (50).

제4 마스크 공정을 이용하여 보호막(50) 상에 화소 전극(18), 게이트 패드 상부 전극(32), 데이터 패드 상부 전극(40)을 포함하는 투명 도전막 패턴들이 형성된다. The fourth mask process to the transparent conductive layer pattern including a pixel electrode 18, a gate pad upper electrode 32, the data pad upper electrode 40 on the protective film 50 is formed using.

화소 전극(18)은 제1 접촉홀(16)을 통해 드레인 전극(12)과 전기적으로 접속되고, 제2 접촉홀(24)을 통해 전단 게이트 라인(2)과 중첩되는 스토리지 상부 전극(22)과 전기적으로 접속된다. The pixel electrode 18, the drain electrode 12 and is electrically connected to previous gate line (2) Storage upper electrode 22 are overlapped and through the second contact hole 24 via the first contact hole 16 and it is electrically connected to each other. 게이트 패드 상부 전극(32)는 제3 접촉홀(30)을 통해 게이트 패드 하부 전극(28)과 전기적으로 접속된다. The gate pad upper electrode 32 is electrically connected to the third contact hole 30, a gate pad lower electrode (28) through. 데이터 패드 상부 전극(40)은 제4 접촉홀(38)을 통해 데이터 패드 하부 전극(36)과 전기적으로 접속된다. A data pad upper electrode 40 is electrically connected to the fourth contact holes 38, the data pad lower electrode 36 through.

이와 같이 종래의 박막 트랜지스터 기판 및 그 제조 방법은 4마스크 공정으로 공정수를 줄임과 아울러 그에 비례하는 제조 단가를 절감할 수 있게 되었으나, 여전히 다수의 박막 증착 공정, 세정 공정, 포토리소그래피 공정, 식각 공정, 포토레지스트 박리 공정을 필요로 한다. Thus, the conventional thin film transistor substrate and a manufacturing method been able to reduce the process water as a fourth mask process as well as to reduce the manufacturing cost which is proportional thereto, still a large number of thin film deposition process, a cleaning process, photolithography process, etching process, and it requires a photoresist stripping process.

또한 하나의 마스크 공정을 줄이기 위해 상술한 제2 마스크 공정에서와 같이 반도체 패턴 및 소스/드레인 금속 패턴을 하나의 마스크 공정을 통해 형성함에 따라 필연적으로 액티브 테일을 형성한다. In addition, inevitably forming an active tail, as formed through the semiconductor pattern and the masking process of a source / drain metal pattern as in the second mask process described above to reduce a masking process.

도 4a는 박막 트랜지스터 부의 액티브 테일로 인한 문제점을 설명하기 위해 도 2에 도시된 A영역을 확대한 도면이고, 도 4b는 데이터 라인부의 액티브 테일로 인한 문제점을 설명하기 위해 데이터 라인부를 확대한 도면이다. Figure 4a is an enlarged view of an A region shown in Figure 2 to illustrate the problems caused by the active tail section thin-film transistor, Figure 4b is an enlarged view of parts of the data lines to explain the problems caused by the active tail section data line .

도 4a를 참조하면, 박막 트랜지스터 부의 액티브 테일은 백라이트 광에 의해 노출되어 백라이트의 광 에너지에 의해 원하지 않는 순간에 활성화 됨으로써 박막 트랜지스터(TFT)가 오프 상태일때도 박막 트랜지스터(TFT)에 미세전류를 흐르게 하여 문제가 된다. Referring to Figure 4a, the active tail section thin-film transistor is exposed by a backlight light flow a micro-electric current to activate the instant undesired by the light energy of the backlight being a thin film transistor is turned off when even a thin film (TFT) transistors (TFT) to be a problem.

도 4b를 참조하면, 데이터 라인부의 액티브 테일은 소스/드레인 금속과 오믹 접촉하지 않음으로써 백라이트 광에 노출되는 경우 비정상적인 누설전류들이 생성되게 된다. Referring to Figure 4b, the active tail section data lines are to be abnormal leakage currents are created when exposed to light the backlight by not contacting the source / drain metal ohmic. 이와 같이 비정상적인 누설전류는 사용자에 의해 제어될 수 없는 전류이며 매우 불안정한 상태로써 화소전극에 충전되는 화소전압을 왜곡시키게 된다. An abnormal leakage current as described above is a current that can not be controlled by the user, and thereby distort the pixel voltage charged in the pixel electrode as a very unstable state. 그 결과, 화소전압 또한 불안정한 상태가 되어 화상을 구현하는 경우 wave noise(웨이브 노이즈)라고 불리는 물결성 얼룩이 나타나는 문제가 발생된다. As a result, the pixel voltage also problems that uneven wave called wave noise (noise wave) castle if is in an unstable state implements an image is generated.

또한 데이터 라인부의 액티브 테일은 공정상의 이유로 데이터 라인(4) 양측으로 약 1.5㎛의 폭만큼 데이터 라인(4)보다 더 넓게 형성되어 데이터 라인(4) 양측으로 튀어나온 형상이 된다. Additionally, the active tail section data lines are formed wider than the data lines 4 by the data line width of about 1.5㎛ to both sides (4) for reasons of process is a shape protruding from the data line (4) on both sides. 따라서 이 액티브 테일이 백라이트를 차단하게 되고, 비개구영역을 증가시킴으로써 개구율을 저하시킨다. Therefore, to lower the aperture ratio by the active tail is insulated from the back light, increase the open area ratio.

본 발명의 목적은 특히 포토리소그래피 공정을 절감할 수 있음과 아울러 액티브 테일이 형성되지 않도록 할 수 있는 박막 트랜지스터 기판 및 그 제조방법을 제공하는데 있다. An object of the present invention to provide a particularly can reduce photolithography process and as well as the thin film transistor substrate and a method of manufacturing the same which can prevent the active tail being formed.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판은 기판 상에 형성된 게이트 라인과; In order to achieve the above object, a thin film transistor substrate according to the present invention, a gate line formed on the substrate; 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 데이터 라인과; Data lines defining a pixel region by intersecting across the gate line and the gate insulating film and; 상기 게이트 라인으로부터 연장된 게이트 전극, 상기 데이터 라인으로부터 연장된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극 및, 상기 게이트 절연막 상에 상기 게이트 전극, 소스 전극 및 드레인 전극과 중첩되는 반도체 패턴을 포함하는 박막 트랜지스터와; Comprising a gate electrode, a semiconductor pattern the drain to the source electrode extending from the data line, facing the source electrode electrode and, on the gate insulating film that overlaps the gate electrode, a source electrode and a drain electrode extending from said gate line a thin film transistor; 상기 드레인 전극으로부터 연장되어 상기 화소 영역에 형성된 화소 전극과; A pixel electrode extending from said drain electrode formed in the pixel region; 상기 게이트 라인으로부터 연장된 게이트 패드 하부 전극 및 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극을 포함하는 게이트 패드와; And the gate pad comprising a gate pad lower electrode and an upper electrode pad, a gate connected to the gate pad lower electrode extended from the gate lines; 상기 기판 상에 형성된 데이터 패드 하부 전극 및 상기 데이터 패드 하부 전극에 접속되며 상기 데이터 라인으로부터 연장된 데이터 패드 상부 전극을 포함하는 데이터 패드와; It is connected to the data pad lower electrode and the data pad lower electrode formed on the substrate and the data pad comprising a data pad upper electrode extending from the data line; 상기 게이트 패드 및 데이터 패드를 제외한 영역에 상기 게이트 절연막, 데이터 라인, 박막 트랜지스터 및 화소 전극을 덮도록 형성된 보호막을 구비하고; In a region other than the gate pad and a data pad provided with the gate insulating film, data line, the protective film formed to cover the thin film transistor and a pixel electrode; 상기 데이터 라인, 소스 전극 및 드레인 전극은 투명 금속층 및 상기 투명 금속층 상에 직접 형성된 소스/드레인 금속층을 포함하는 이중층으로 형성된다. The data line, the source electrode and the drain electrode is formed of a double layer including the source / drain metal layer directly formed on the transparent metal layer and the transparent metal layer.

상기 화소 전극은 상기 드레인 전극의 투명 금속층으로부터 연장되어 단일층으로, 상기 게이트 패드 상부 전극 또한 투명 금속층의 단일층으로 형성되고, 데이 터 패드 상부 전극은 상기 데이터 라인의 투명 금속층으로부터 연장되어 단일층으로 형성된다. The pixel electrode extends from the transparent metal layer of the drain electrode of a single layer, it is extended and formed in a single layer in the gate pad upper electrode also transparent metal layer, and the data pad upper electrode from the transparent metal layer of the data line in a single layer It is formed.

다른 실시예에 따른 화소 전극은 상기 게이트 라인과 나란하게 형성된 화소 전극 수평부와; Pixel electrodes horizontal sub-pixel electrodes in accordance with another embodiment is formed in parallel with the gate line; 상기 화소 전극 수평부로부터 연장되어 상기 화소영역 내에 나란하게 형성된 다수의 화소 전극 핑거부로 형성된다. A pixel electrode extending from the horizontal portion is formed as a plurality of pixel electrode fingers side by side is formed in the pixel region.

상기 기판 상에 형성되며, 상기 게이트 라인과 나란하게 형성된 공통라인과; Common lines formed on the substrate and formed in parallel with the gate lines; 상기 공통라인으로부터 연장되어 상기 화소 영역내로 돌출되게 형성되며, 상기 화소 전극 핑거부와 나란하게 형성된 공통 전극과; The common electrodes are extended from the common line is formed to project into the pixel region, it is formed side by side with the pixel electrode and the finger; 상기 공통라인으로부터 연장된 공통 패드 하부 전극 및 상기 공통 패드 하부 전극과 접속된 공통 패드 상부 전극을 포함하는 공통 패드를 구비하고; Having a common pad comprising a common pad lower electrode and the common pad upper electrode connected to the common pad lower electrode extended from the common line, and; 상기 보호막은 상기 공통 패드를 제외하고 상기 공통라인 및 공통전극을 덮도록 형성된다. The protective layer is formed to exclude the common pad and cover the common line and the common electrode.

상기 화소 전극 및 상기 패드들의 상부 전극은 투명 금속층 및 상기 투명 금속층 상에 직접 형성된 소스/드레인 금속층을 포함하는 이중층으로 형성된다. The pixel electrodes and the upper electrodes of the pad is formed of a double layer including the source / drain metal layer directly formed on the transparent metal layer and the transparent metal layer.

또 다른 실시예에 따른 박막 트랜지스터 기판은 상기 기판상에 형성되고, 상기 게이트 라인과 나란하게 형성된 공통라인과; In the thin film transistor substrate according to an embodiment it is formed on the substrate, the common lines formed in parallel with the gate lines; 상기 게이트 절연막을 관통하여 상기 공통라인을 노출시키는 접촉홀을 통해 상기 공통 라인과 접속되며 상기 화소 전극 핑거부와 나란하게 형성된 공통 전극과; The common electrode is connected with the common line formed in parallel with the pixel electrode finger via a contact hole exposing the common line through the gate insulating film and; 상기 공통라인으로부터 연장된 공통 패드 하부 전극 및 상기 공통 패드 하부 전극과 접속된 공통 패드 상부 전극을 포함하는 공통 패드를 구비하고; Having a common pad comprising a common pad lower electrode and the common pad upper electrode connected to the common pad lower electrode extended from the common line, and; 상기 보호막은 상기 공통 패드를 제외하고 상기 공통 라인 및 공통 전극을 덮도록 형성된다. The protective layer is formed to exclude the common pad and cover the common line and the common electrode.

상기 공통 전극, 상기 화소 전극 및 상기 패드들의 상부 전극은 투명 금속층의 단일층으로 형성된다. Said common electrode, the pixel electrode and the upper electrode of the pad is formed of a single layer of a transparent metal.

본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 라인, 상기 게이트 라인으로부터 연장되는 게이트 전극 및 게이트 패드 하부 전극과, 데이터 패드 하부 전극을 포함하는 제1 도전 패턴군을 형성하는 단계와; Method of manufacturing a TFT substrate according to the present invention comprises the steps of: forming a first conductive pattern group including a gate electrode and a gate pad lower electrode, a data pad lower electrode is extended from the gate line, the gate line on a substrate; 상기 제1 도전 패턴군 위에 상기 게이트 패드 하부 전극을 노출시키는 제1 접촉홀 및 상기 데이터 패드 하부 전극을 노출시키는 제2 접촉홀을 포함하는 게이트 절연막과, 활성층 및 오믹 접촉층을 포함하는 반도체 패턴을 상기 게이트 전극과 중첩되도록 형성하는 단계와; The first gate insulating film and a second contact hole for exposing the first contact hole and the data pad lower electrode exposing the gate pad lower electrode on the first conductive pattern group, and a semiconductor pattern including the active layer and the ohmic contact layer forming so as to overlap with the gate electrode; 상기 반도체 패턴이 형성된 게이트 절연막 상에 상기 게이트 라인과 교차하는 데이터 라인, 상기 데이터 라인으로부터 연장된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극, 상기 드레인 전극으로부터 연장된 화소전극, 상기 제1 접촉홀을 덮는 게이트 패드 상부 전극 및 상기 데이터 라인으로부터 연장되며 상기 제2 접촉홀을 덮는 데이터 패드 상부 전극을 포함하는 제2 도전 패턴군을 형성하고, 상기 소스 전극 및 드레인 전극 사이에 반도체 패턴의 활성층을 노출시키는 단계와; A pixel electrode, the first contact hole extends to a gate insulating film of the semiconductor pattern is formed from the source electrode, the drain electrode, the drain electrode facing the source electrode extending from the data line, the data line crossing the gate line covering the gate pad upper electrode and a second conductive pattern group in the formation to expose an active layer of the semiconductor pattern between the source electrode and the drain electrode which extends from the data line includes a data pad upper electrode covering the second contact hole to and the step of; 상기 패드 영역을 쉐도우 마스크로 가리고 보호막을 증착하는 단계를 포함한다. Covered by the pad area to the shadow mask, and a step of depositing a protective film.

상기 게이트 절연막 및 반도체 패턴을 형성하는 단계는 상기 제1 도전 패턴군을 덮도록 기판상에 절연물질 및 반도체 물질을 적층하는 단계와; Forming a gate insulating film and the semiconductor pattern comprises the steps of: laminating an insulating material and a semiconductor material on the substrate to cover the first conductive pattern group and; 상기 반도체 물질 위에 제1 포토레지스트 패턴을 형성하는 단계와; Forming a first photoresist pattern on the semiconductor material; 상기 제1 포토레지스트 패턴을 마스크로 상기 절연물질 및 반도체 물질을 식각하여 상기 제1 접촉홀 및 제2 접 촉홀을 형성하는 단계와; A step of etching the insulating material and the semiconductor material forming the first contact hole and second contact chokhol the first photoresist pattern as a mask; 상기 제1 포토레지스트 패턴을 애싱하는 단계와; A step of ashing the first photoresist pattern; 상기 애싱된 제1 포토레지스트 패턴을 통해 노출된 상기 반도체 물질을 식각하여 상기 게이트 전극과 중첩된 영역에 상기 반도체 패턴을 패터닝하는 단계를 포함한다. And etching the semiconductor material exposed by the ashing the first photoresist pattern comprises the step of patterning the semiconductor pattern on the gate electrode and the overlap region.

상기 데이터 라인, 소스 전극 및 드레인 전극은 투명 금속층 및 상기 투명 금속층 상에 직접 형성된 소스/드레인 금속층을 포함하는 이중층으로 형성된다. The data line, the source electrode and the drain electrode is formed of a double layer including the source / drain metal layer directly formed on the transparent metal layer and the transparent metal layer.

상기 화소 전극, 상기 게이트 패드 상부 전극 및 데이터 패드 상부 전극은 상기 투명 도전층의 단일층으로 형성된다. The pixel electrode, the gate pad upper electrode and the data pad upper electrode is formed of a single layer of the transparent conductive layer.

상기 화소 전극의 일부가 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 중첩되도록 형성된다. A portion of the pixel electrode is interposed between the gate insulating film is formed so as to overlap with the gate line.

상기 제2 도전 패턴군을 형성하고, 상기 활성층을 노출시키는 단계는 상기 반도체 패턴이 형성된 게이트 절연막 상에 상기 투명 금속층 및 소스/드레인 금속층을 적층하는 단계와; The step of forming a second conductive pattern group, exposing the active layer is a step of laminating the transparent metal layer and the source / drain metal layer on the gate insulating film is formed with the semiconductor pattern; 상기 소스/드레인 금속층 위에 제2 포토레지스트 패턴을 형성하는 단계와; Forming a second photoresist pattern over the source / drain metal layer and; 상기 제2 포토레지스트 패턴을 마스크로 상기 투명 금속층, 소스/드레인 금속층 및 반도체 패턴의 오믹접촉층을 식각하여 상기 제2 도전 패턴군을 패터닝하고, 상기 반도체 패턴의 활성층을 노출시키는 단계와; And the step of using the second photoresist pattern as a mask, etching the ohmic contact layer of the transparent metal layer, a source / drain metal layer and the semiconductor pattern patterning the second conductive pattern group, and exposing the active layer of the semiconductor pattern; 상기 제2 포토레지스트 패턴을 애싱하는 단계와; A step of ashing the second photoresist pattern; 상기 애싱된 제2 포토레지스트 패턴을 통해 노출된 상기 소스/드레인 금속층을 식각하는 단계를 포함한다. Exposed through an ashing the second photoresist pattern comprises the step of etching the source / drain metal layer.

상기 화소 전극은 상기 게이트 라인과 나란한 화소 전극 수평부와; The pixel electrode is parallel to the horizontal portion the pixel electrode and the gate line; 상기 화소 전극 수평부로부터 연장되어 상기 화소 영역에 나란한 다수의 화소 전극 핑거부로 형성된다. A pixel electrode extending from the horizontal portion is formed as a plurality of pixels parallel to the electrode fingers on the pixel region.

상기 제1 도전 패턴군을 형성하는 단계는 상기 기판상에 상기 게이트 라인과 나란한 공통 라인 및 상기 공통라인으로부터 연장된 공통 패드 하부 전극을 상기 제1 도전 패턴군과 동시에 형성하고, 상기 제1 및 제2 접촉홀을 형성하는 단계는 상기 공통 패드 하부전극을 노출시키는 제3 접촉홀 및 상기 공통라인의 일부를 노출시키는 제4 접촉홀을 상기 제1 및 제2 접촉홀과 동시에 형성하고, 상기 단일층의 화소 전극, 게이트 패드 상부 전극 및 데이터 패드 상부 전극을 형성하는 단계는 상기 제3 접촉홀을 통해 상기 공통패드 하부 전극과 접속되는 공통 패드 상부 전극 및 상기 제4 접촉홀을 통해 상기 공통 라인과 접속되고 상기 화소 전극 핑거부와 나란한 공통 전극을 상기 단일층의 화소 전극 및 게이트 패드 상부 전극과 동시에 형성한다. Forming a first conductive pattern group is formed in a common pad lower electrode extended from the common line and the common line parallel to the gate lines on the substrate and the first conductive pattern group at the same time, and the first and the forming a second contact hole, the third contact holes and a fourth contact hole exposing a portion of the common line and forming the first and at the same time as the second contact hole, the single-layer exposing the common pad lower electrode of the pixel electrode, forming a gate pad upper electrode and the data pad upper electrode is the third the common line through a contact hole on a common pad upper electrode and the fourth contact holes which are connected with the common pad lower electrode connected and to form the common electrodes parallel to the pixel electrode fingers at the same time as the pixel electrode and the gate pad upper electrode of the single layer.

상기 보호막은 상기 공통 패드를 제외한 상기 공통 전극 및 공통 라인을 덮도록 형성된다. The protective film is formed to cover the common electrode and the common line, except for the common pad.

상기 화소 전극의 수평부가 상기 게이트 절연막을 사이에 두고 상기 공통 라인과 중첩되도록 형성된다. The horizontal portion of the pixel electrode is formed so as to be interposed between the gate insulating film overlaps the common line.

상기 화소 전극, 상기 게이트 패드 상부 전극 및 데이터 패드 상부 전극은 상기 투명 금속층 및 소스/드레인 금속층을 포함하는 이중층 형성된다. The pixel electrode, the gate pad upper electrode and the data pad upper electrode is formed of double layer comprising a transparent metal layer and the source / drain metal layer.

상기 제2 도전 패턴군을 형성하고, 상기 활성층을 노출시키는 단계는 상기 반도체 패턴이 형성된 게이트 절연막 상에 상기 투명 금속층 및 소스/드레인 금속층을 적층하는 단계와; The step of forming a second conductive pattern group, exposing the active layer is a step of laminating the transparent metal layer and the source / drain metal layer on the gate insulating film is formed with the semiconductor pattern; 상기 소스/드레인 금속층 위에 제2 포토레지스트 패턴을 형성하는 단계와; Forming a second photoresist pattern over the source / drain metal layer and; 상기 제2 포토레지스트 패턴을 마스크로 상기 투명 금속층, 소스/ 드레인 금속층 및 반도체 패턴의 오믹 접촉층을 식각하여 상기 제2 도전 패턴군을 패터닝하고, 상기 활성층을 노출시킨다. By the second photoresist pattern as a mask, etching the ohmic contact layer of the transparent metal layer, a source / drain metal layer and the semiconductor pattern patterning the second conductive pattern group, and to expose the active layer.

상기 화소 전극은 상기 게이트 라인과 나란한 화소 전극 수평부와; The pixel electrode is parallel to the horizontal portion the pixel electrode and the gate line; 상기 화소 전극 수평부로부터 연장되어 상기 화소 영역에 나란한 다수의 화소 전극 핑거부로 형성된다. A pixel electrode extending from the horizontal portion is formed as a plurality of pixels parallel to the electrode fingers on the pixel region.

상기 제1 도전 패턴군을 형성하는 단계는 상기 기판상에 상기 게이트 라인과 나란한 공통 라인, 상기 공통라인으로부터 연장되어 화소 전극의 핑거부와 나란한 공통전극 및 상기 공통 라인으로부터 연장된 공통 패드 하부 전극을 상기 제1 도전 패턴군과 동시에 형성하고, 상기 제1 및 제2 접촉홀을 형성하는 단계는 상기 공통 패드 하부전극을 노출시키는 제3 접촉홀을 상기 제1 및 제2 접촉홀과 동시에 형성하고, 상기 이중층의 화소 전극, 게이트 패드 상부 전극 및 데이터 패드 상부 전극을 형성하는 단계는 상기 제3 접촉홀을 통해 상기 공통패드 하부 전극과 접속되는 공통 패드 상부 전극을 상기 이중층의 상기 화소 전극, 게이트 패드 상부 전극 및 데이터 패드 상부 전극과 동시에 형성한다. Forming a first conductive pattern group is a common pad lower electrode extending from the common electrode and the common line parallel to the fingers of the pixel electrode is extended from the common line, said common line parallel to the gate lines on the substrate, forming at the same time as the first conductive pattern group, and forming the first and second contact holes, and forming a third contact hole exposing the common pad lower electrode at the same time as the first and second contact holes, forming a pixel electrode, the gate pad upper electrode and the data pad upper electrode of the double layer is the pixel electrode of the common pad upper electrode connected to the common pad lower electrode through the third contact hole the double layer, a gate pad upper It is formed simultaneously with the electrode and the data pad upper electrode.

상기 보호막은 상기 공통 패드를 제외한 상기 공통 전극 및 공통 라인을 덮도록 형성된다. The protective film is formed to cover the common electrode and the common line, except for the common pad.

상기 화소 전극의 수평부가 상기 게이트 절연막을 사이에 두고 상기 공통 라인과 중첩되도록 형성된다. The horizontal portion of the pixel electrode is formed so as to be interposed between the gate insulating film overlaps the common line.

상기 목적외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다. Other objects and advantages of the present invention in addition to the above-described object will be revealed clearly through the description of the preferred embodiments of the present invention taken in conjunction with the accompanying drawings.

이하 본 발명의 바람직한 실시 예들을 도 5 내지 도 27b를 참조하여 설명하기로 한다. With reference to the preferred embodiment of Figures 5 to 27b of the present invention will be described.

도 5는 본 발명의 제1 실시 예에 따른 수평 전계 액정 표시 장치의 박막 트랜지스터 기판을 도시한 평면도이고, 도 6은 도 5에 도시된 박막 트랜지스터 기판을 Ⅱ- Ⅱ', Ⅲ- Ⅲ'선을 따라 절취하여 도시한 단면도이다. Figure 5 is a first embodiment and a plan view showing a thin film transistor substrate of the horizontal electric field liquid crystal display device according to the embodiment, FIG. 6 is a thin film transistor substrate Ⅱ- Ⅱ ', Ⅲ- Ⅲ' shown in Fig. 5 line of the present invention It is a sectional view taken along the.

도 5 및 도 6에 도시된 박막 트랜지스터 기판은 하부 기판(160) 위에 게이트 절연막(162)을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인(102) 및 데이터 라인(104), 게이트 라인(102) 및 데이터 라인(104)과 화소 전극(154, 156, 152)에 접속된 박막 트랜지스터(TFT), 화소 영역에서 수평 전계를 형성하기 위한 화소 전극(154, 156, 152) 및 공통 전극(116), 공통 전극(116)과 접속된 공통 라인(106)과, 화소 전극(154, 156, 152)과 접속된 스토리지 캐패시터(Cst)을 구비한다. 5 and the thin film transistor substrate includes a lower substrate 160, gate lines 102 and the data line 104 to define a pixel region by intersecting with the gate insulating film 162 over a shown in Figure 6, the gate line (102 ) and a data line (a thin film transistor (TFT), a pixel electrode (154, 156, 152 and the common electrode 116 for forming a horizontal electric field at a pixel area connected to the 104 and the pixel electrode 154, 156, 152)) , provided with a common electrode 116. the common line 106, the storage capacitor (Cst) connected to the pixel electrodes (154, 156, 152) connected with the. 그리고, 박막 트랜지스터 기판은 게이트 라인(102)과 접속된 게이트 패드(124), 데이터 라인(104)과 접속된 데이터 패드(134), 공통 라인(106)과 접속된 공통 패드(144)를 더 구비한다. Then, the TFT array panel further includes a common pad 144 connected to the gate line 102, a gate pad 124 connected with a data line 104, a data pad 134 connected to the common line (106) do.

게이트 라인(102)은 게이트 드라이버(미도시)로부터의 스캔 신호를, 데이터 라인(104)은 데이터 드라이버(미도시)로부터의 비디오 신호를 공급한다. Gate line 102 is a scan signal from a gate driver (not shown), the data line 104 supplies a video signal from a data driver (not shown). 이러한 게이트 라인(102) 및 데이터 라인(104)은 게이트 절연막(162)을 사이에 두고 교차하여 각 화소 영역을 정의한다. The gate line 102 and data line 104 defines each pixel region by intersecting with the gate insulating film 162.

박막 트랜지스터(TFT)는 게이트 라인(102)의 스캔 신호에 응답하여 데이터 라인(104) 상의 비디오 신호가 화소 전극에 충전되어 유지되게 한다. Thin film transistors (TFT) are presented in response to a scan signal from the gate line 102, the video signal on the data line 104 is kept charged to the pixel electrode. 이를 위하 여, 박막 트랜지스터(TFT)는 게이트 라인(102)과 접속된 게이트 전극(114), 데이터 라인(104)과 접속된 소스 전극(110), 소스 전극(110)과 마주하며 화소 전극과 접속된 드레인 전극(112), 게이트 절연막(162)을 사이에 두고 게이트 전극(114)과 중첩되어 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(151), 활성층(151)과 소스 및 드레인 전극(110, 112)과의 오믹 접촉을 위한 오믹 컨택층(153)을 구비한다. W, a thin film transistor (TFT) includes a gate line 102 and the connection of the gate electrode 114, opposite to the data line of the source electrode 110 is connected to 104, the source electrode 110 and the pixel electrode and the connection in order them a drain electrode 112, are through the gate insulating film 162 overlapping with the gate electrode 114, source electrode 110 and the drain electrode an active layer 151, an active layer 151 forming a channel between 112 and it includes an ohmic contact layer 153 for ohmic contact with the source and drain electrodes 110,112.

다수의 공통 전극(116)은 공통 라인(106)으로부터 화소 영역 내로 돌출되어 나란하게 형성된다. A plurality of common electrode 116 is formed in parallel is projected into the pixel region from the common line 106.

화소 전극은 공통 전극(116)과 나란한 화소 전극 핑거부(156), 화소 전극 핑거부(156)와 연결되며 공통 라인(106)과 게이트 절연막을 사이에 두고 스토리지 캐패시터(Cst)를 형성하는 화소 전극 제1 수평부(154) 및 화소 전극 핑거부(156)와 연결되며 드레인 전극(112)과 연결된 화소 전극 제2 수평부(152)로 구성된다. The pixel electrode is a pixel that forms the common electrode 116 and parallel to the pixel electrode fingers 156, the pixel electrode fingers 156 connected to, and the common line 106 and the storage capacitor (Cst) through the gate insulating film electrode the connection of the first horizontal portion 154 and a pixel electrode finger 156, and is composed of a pixel electrode, the second horizontal portion 152 is connected to the drain electrode 112.

게이트 라인(102)은 게이트 패드(124)를 통해 게이트 드라이버(미도시)와 접속된다. Gate line 102 is connected to the gate driver (not shown) through a gate pad 124. 게이트 패드(124)는 게이트 라인(102)으로부터 연장되어 형성된 게이트 패드 하부 전극(122) 및, 게이트 절연막(162)을 관통하는 제1 접촉홀(126)을 통해 노출된 게이트 패드 하부 전극(122)과 접속된 게이트 패드 상부 전극(128)으로 구성된다. The gate pad 124 includes a gate pad lower electrode 122 exposed through the first contact hole 126 passing through the gate pad lower electrode 122 and the gate insulation layer 162 is extended is formed from the gate line 102 It is composed of a gate pad upper electrode 128 connected to the.

데이터 라인(104)은 데이터 패드(134)를 통해 데이터 드라이버(미도시)와 접속된다. Data line 104 is connected to the data driver (not shown) through a data pad 134. 데이터 패드(134)는 기판(160) 상에 형성된 데이터 패드 하부 전극(132)및, 게이트 절연막(162)을 관통하는 제2 접촉홀(136)을 통해 노출된 데이터 패드 하부 전극(132)과 접속된 데이터 패드 상부 전극(138)으로 구성된다. A data pad 134 includes a substrate data pad lower electrode formed on a 160, 132 and the gate insulating film a second contact hole 136. The data pad lower electrode 132 exposed through the penetrating section 162 and the connection It consists of a data pad upper electrode (138). 데이터 패드 상부 전극(138)은 데이터 라인(104)으로부터 연장되어 형성된다. A data pad upper electrode 138 is formed extending from the data line 104.

공통 라인(106)으로 공통 전압원(미도시)으로부터의 공통 전압을 공급하는 공통 패드(144)는 상기 게이트 패드(124)와 동일한 구조로 형성된다. The common voltage from the common voltage source (not shown) to a common line 106, the common pad (144) for feeding is formed of a same structure as that of the gate pads 124. 즉, 공통 패드(144)는 공통 라인(106)으로부터 연장되어 형성된 공통 패드 하부 전극(142) 및, 게이트 절연막(162)을 관통하는 제3 접촉홀(146)을 통해 노출된 공통 패드 하부 전극(142)과 접속된 공통 패드 상부 전극(148)으로 구성된다. That is, the common pad 144 is a third common pad lower electrode exposed through the contact hole 146 passing through the common pad lower electrode 142 and the gate insulation layer 162 is extended is formed from the common line 106 ( 142) consists of a common pad upper electrode 148 connected to the.

상기 게이트 라인(102), 게이트 전극(114), 게이트 패드 하부 전극(122), 공통 라인(106), 공통 전극(116), 공통 패드 하부 전극(142) 및 데이터 패드 하부 전극(132)은 게이트 금속층으로 형성되며, 하부 기판(160) 위에 형성된다. The gate line 102, gate electrode 114, a gate pad lower electrode 122, the common line 106, the common electrode 116, the common pad lower electrode 142 and the data pad lower electrode 132 is the gate formed in a metal layer, it is formed on the lower substrate (160).

상기 데이터 라인(104), 소스 전극(110), 드레인 전극(112), 화소 전극(156, 154, 152) 및 패드부 상부 전극(128, 138, 148)은 투명 금속층(171) 및 소스/드레인 금속층(173)을 포함하는 이중층으로 형성된다. The data line 104, source electrode 110, drain electrode 112, a pixel electrode (156, 154, 152) and the pad portion top electrode (128, 138, 148) is a transparent metal layer 171 and the source / drain It is formed of a double layer including a metal layer (173).

상기 활성층(151) 및 오믹 접촉층(153)을 포함하는 반도체 패턴(150)은 소스 전극(110), 드레인 전극(112), 게이트 전극(114)과 중첩되는 영역 및 이들과 인접한 영역에만 형성되고, 활성층(151)이 소스 전극(110) 및 드레인 전극(112) 사이 이외의 영역에서 노출된 액티브 테일을 형성하지 않는다. The active layer 151 and the semiconductor pattern 150 including the ohmic contact layer 153 includes a source electrode 110, drain electrode 112, gate electrode 114 only is formed in a region adjacent the region and these are superposed and , the active layer 151 does not form an active tail exposed in a region other than between the source electrode 110 and drain electrode 112. the 이에 따라 본 발명은 액티브 테일에 기인한 액정 표시 장치의 표시품질 저하를 방지할 수 있다. The present invention according can prevent display quality degradation of the liquid crystal display due to an active tail.

각 드라이버와 접속되는 패드부(124, 134, 144)를 제외하고 박막 트랜지스터(TFT)어레이가 형성되는 어레이 영역에만 보호막(164)이 형성되어 박막 트랜지스 터(TFT)의 채널부를 보호한다. Except for the pad portion (124, 134, 144) to be connected to the respective drivers, and a thin film transistor (TFT) passivation layer 164, only the array region in which the array is formed it is formed to protect the channel portion of the thin film transistor emitter (TFT). 본 발명에서는 보호막(164)이 각 드라이버와 접속되는 패드부(124, 134, 144)를 제외한 영역에 형성됨으로써 드라이버와의 접속을 위해 보호막(164)을 관통하여 패드부 상부 전극(128, 138, 148)을 노출시키는 포토리소그래피 공정을 절감할 수 있다. In the present invention, the protective film 164 through the protective film 164, for connection to the driver by being formed in a region other than the pad portion (124, 134, 144) to be connected with each driver pad section upper electrode (128, 138, 148) can reduce photolithography process to expose.

상술한 화소 전극(156, 152, 154)에 박막 트랜지스터(TFT)를 통해 비디오 신호가 공급되면, 화소 전극 핑거부(156)와 공통 전압이 공급된 공통 전극(116) 사이에는 수평 전계가 형성된다. When the video signal is supplied through a thin-film transistor (TFT) in the above-mentioned pixel electrode (156, 152, 154), between the pixel electrode finger 156 and the common voltage is supplied to the common electrode 116, a horizontal electric field is formed . 이러한 수평 전계에 의해 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. These horizontal by an electric field between a thin film transistor substrate and the color filter substrate of the liquid crystal molecules arranged in a horizontal direction that is rotated by the dielectric anisotropy. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다. And, being a light transmittance passing through the pixel area according to the rotation degree of the liquid crystal molecules varies thereby implementing gray levels.

스토리지 캐패시터(Cst)는 화소 전극(156, 152, 154)에 충전된 비디오 신호가 다음 신호가 충전될 때까지 안정적으로 유지할 수 있게 한다. The storage capacitor (Cst) is a video signal charged into the pixel electrodes (156, 152, 154) and can be maintained reliably until the next signal to be charged.

이와 같이, 패드부에 보호막(164)이 없는 본 발명의 제1 실시예에 따른 수평 전계 박막 트랜지스터 기판은 다음과 같이 포토리소그래피 공정을 포함하는 3마스크 공정 및 포토리소그래피 공정을 포함하지 않는 쉐도우 마스크(Shadow Mask) 공정을 통해 형성된다. Thus, the horizontal electric field TFT array panel according to a first embodiment of the present invention the pad portion does not have a protective film 164 that does not include a third mask process and a photolithography process shadow mask comprises a photolithography process, as follows: ( It is formed through the Shadow Mask) process.

도 7a 및 도 7b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다. Figures 7a and 7b shows a top view and a sectional view for explaining a first mask process of the method for manufacturing a thin film transistor substrate according to the first embodiment of the present invention.

도 7a 및 도 7b를 참조하면, 하부 기판(160) 상에는 포토리소그래피 공정을 포함하는 제1 마스크 공정을 통해 게이트 라인(102), 게이트 전극(114), 공통 라 인(106), 공통 전극(116), 게이트 패드 하부 전극(122), 데이터 패드 하부 전극(132) 및 공통 패드 하부 전극(142)를 포함하는 제1 도전 패턴군이 형성된다. 7a and Referring to Figure 7b, the lower substrate 160, the first gate line 102 through a masking process, including On the photolithography process, the gate electrode 114, the common line-106, a common electrode (116 ), the gate pad lower electrode 122, a first conductive pattern group including a data pad lower electrode 132 and the common pad lower electrode 142 is formed.

도 8a 및 도 8b는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이고, 도 9a 내지 도 9d는 제2 마스크 공정을 구체적으로 설명하기 위한 단면도들을 도시한 것이다. Figures 8a and 8b depicts a plan view and a sectional view illustrating a second mask process of the method for manufacturing a thin film transistor substrate according to the first embodiment of the present invention, Figure 9a through 9d, specifically the second mask process, It shows a cross-sectional view illustrating the.

도 8a 및 도 8b를 참조하면, 제1 도전 패턴군이 형성된 하부 기판(160)상에는 포토리소그래피 공정을 포함하는 제2 마스크 공정을 통해 제1 내지 제3 접촉홀(126, 136, 146)을 포함하는 게이트 절연막(162)과, 활성층(151) 및 오믹 접촉층(153)을 포함하는 반도체 패턴(150)이 형성된다. Including when FIG. 8a and FIG. 8b, the first conductive pattern group is first to the first through the second mask process, including the formed lower substrate 160 is formed on the photolithographic process the third contact holes (126, 136, 146) the semiconductor pattern 150 including the gate insulation layer 162 and the active layer 151 and the ohmic contact layer 153 that is formed.

여기서, 반도체 패턴(150)은 활성층(151) 및 오믹 접촉층(153)이 적층된 구조로 게이트 전극(114)과 인접한 영역에 게이트 전극(114)과 중첩되도록 형성된다. Here, the semiconductor pattern 150 is formed so as to overlap with the gate electrode 114 in a region adjacent to the active layer 151 and the ohmic contact layer gate electrode 114 as a 153 multilayer structure.

이러한 반도체 패턴(150)과, 제1 내지 제3 접촉홀(126, 136, 146)은 회절 노광 마스크 또는 하프 톤(Half Tone) 마스크를 이용한 하나의 마스크 공정으로 형성된다. The semiconductor pattern 150 and the first to third contact holes (126, 136, 146) are formed in a single mask process using a diffractive exposure mask or half-tone (Half Tone) mask. 이하에서는 제2 마스크(191)로 하프 톤 마스크를 이용한 경우를 설명하기로 한다. Hereinafter will be described a case where the half-tone mask as a second mask (191).

도 9a를 참조하면, 제1 도전 패턴군이 형성된 하부 기판(160) 상에 PECVD 등의 증착 방법으로 게이트 절연막(162), 비정질 실리콘층(151a), 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층(153a)이 순차적으로 형성된다. Referring to Figure 9a, the first conductive pattern group is formed, the lower substrate 160 onto the evaporation method as the gate insulating film 162, an amorphous silicon layer (151a), such as PECVD, impurities (n + or p +) doped amorphous silicon the layer (153a) is formed in order. 게이트 절연막(162)으로는 SiOx, SiNx 등과 같은 무기 절연 물질이 이용된다. A gate insulating film 162 is an inorganic insulating material such as SiOx, SiNx is used.

그리고, 하프 톤 마스크(191)를 이용한 포토리소그래피 공정으로 두께가 다른 제1 포토레지스트 패턴(182)이 형성된다. Then, the other first photoresist pattern 182, the thickness in the photolithography process using a half-tone mask 191 is formed. 제1 포토레지스트 패턴(182)은 서로 다른 두께의 제1a 및 제1b 포토레지스트 패턴(182a, 182b)을 가진다. The first having a photoresist pattern 182 with each other first 1a and second 1b photoresist pattern of different thickness (182a, 182b). 상대적으로 두꺼운 제1b 포토레지스트 패턴(182b)은 하프 톤 마스크(191)의 차단부(P3)와 대응된 영역에, 상기 제1b 포토레지스트 패턴(182b)보다 얇은 제1a 포토레지스트 패턴(182a)은 하프 톤 마스크(191)의 하프 톤 투과부(P2)와 대응된 영역에, 제1 포토레지스트 패턴(182)이 형성되지 않는 개구부는 하프 톤 마스크(191)의 투과부(P1)와 대응된 영역에 형성된다. Relatively thick claim 1b photoresist pattern (182b) is in an area corresponding to the blocking portion (P3) of the half-tone mask 191, the first thin Claim 1a photoresist pattern (182a) than 1b photoresist pattern (182b) is in an area corresponding to the halftone transmission portion (P2) of the half-tone mask 191, the first photoresist pattern 182, the opening is not formed is formed in an area corresponding to the transmissive portion (P1) of the halftone mask 191 do.

도 9b를 참조하면, 제1 포토레지스트 패턴(182)을 마스크로 이용한 식각 공정으로 불순물이 도핑된 비정질 실리콘층(153a)으로부터 게이트 절연막(162)까지 관통하는 제1 내지 제3 접촉홀(126, 136, 미도시)이 형성된다. Referring to Figure 9b, the first picture of the first to third contact holes penetrating through the gate insulating film 162, a resist pattern 182 from the etching process as an impurity-doped amorphous silicon layer (153a) using a mask (126, 136, not shown) are formed. 제1 접촉홀(126)은 게이트 패드 하부 전극(122)을, 제2 접촉홀(136)은 데이터 패드 하부 전극(132)을, 제3 접촉홀은 공통 패드 하부 전극을 노출시킨다. The first contact hole 126 causes the gate pad lower electrode 122, the second contact hole 136 is the data pad lower electrode 132, the third contact hole exposing the common pad lower electrode.

도 9c를 참조하면, 애싱 공정으로 제1b 포토레지스트 패턴(182b)의 두께는 얇아지게 되고, 제1a 포토레지스트 패턴(182a)은 제거된다. Referring to Figure 9c, the thickness of the photoresist pattern 1b (182b) by an ashing process becomes thinner, the 1a photoresist pattern (182a) is removed. 그리고, 애싱된 제1b 포토레지스트 패턴(182b)을 마스크로 이용한 식각 공정으로 불순물이 도핑된 비정질 실리콘층(153a) 및 비정질 실리콘층(151a)이 패터닝됨으로써 활성층(151) 및 오믹 접촉층(153)을 갖는 반도체 패턴(150)이 형성된다. Then, the the etching process using the ashed first 1b photoresist pattern (182b) as a mask, an impurity-doped amorphous silicon layer (153a) and an amorphous silicon layer (151a) is patterned by being an active layer 151 and the ohmic contact layer 153 the semiconductor pattern 150 is formed having a.

도 9d를 참조하면, 도 9c에서 반도체 패턴(150) 위에 잔존하는 제1b 포토레지스트 패턴(182b)이 스트립 공정으로 제거된다. Referring to Figure 9d, it is removed in Figure 9c to claim 1b photoresist pattern (182b), a strip process for remaining on the semiconductor pattern 150.

도 10a 및 도 10b는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이고, 도 11a 및 도 11b는 제3 마스크 공정을 구체적으로 설명하기 위한 단면도들을 도시한 것이다. Figure 10a and Figure 10b depicts a top view and a sectional view illustrating a third mask process of the method for manufacturing a thin film transistor substrate according to the first embodiment of the present invention, Fig. 11a and Fig. 11b is specifically a third mask process It shows a cross-sectional view illustrating the.

도 10a 및 도 10b를 참조하면 반도체 패턴(150)이 형성된 게이트 절연막(162) 위에 데이터 라인(104), 소스 전극(110), 드레인 전극(112), 게이트 패드 상부 전극(128), 데이터 패드 상부 전극(138), 공통 패드 상부 전극(148) 및 화소 전극(152, 154, 156)을 포함하는 제2 도전 패턴군이 형성됨과 아울러, 소스 전극(110) 및 드레인 전극(112) 사이로 반도체 패턴(150)의 활성층(151)이 노출된 반도체 채널부가 형성된다. When FIG. 10a and FIG. 10b semiconductor pattern 150 is formed a gate insulating film 162 on the data line 104, source electrode 110, drain electrode 112, the gate pad upper electrode 128, the data pad upper between the electrode 138 and the common pad upper electrode 148 and the pixel electrodes (152, 154, 156) a second conductive pattern group is formed and, at the same time, the source electrode 110 and drain electrode 112 including the semiconductor pattern ( 150) of the active layer 151 are formed in the exposed semiconductor channel portion.

게이트 패드 상부 전극(128)은 제1 접촉홀(126)을 통해 게이트 패드 하부 전극(122)과 접속된다. The gate pad upper electrode 128 is connected to the gate pad lower electrode 122 through a first contact hole (126). 데이터 패드 상부 전극(138)은 제2 접촉홀(136)을 통해 데이터 패드 하부 전극(132)과 접속된다. A data pad upper electrode 138 is connected to the data pad lower electrode 132 through a second contact hole (136). 공통 패드 상부 전극(148)은 제3 접촉홀(146)을 통해 공통 패드 하부 전극(142)과 접속된다. Common pad upper electrode 148 is connected to the common pad lower electrode 142 through the third contact hole (146).

이러한 제2 도전 패턴군 및 반도체 채널부는 포토리소그래피 공정을 포함하는 제3 마스크 공정을 통해 투명 금속층(171) 및 소스/드레인 금속층(173)을 포함하는 이중층으로 형성된다. This second conductive pattern group and a semiconductor channel portion is formed in a double layer comprising a transparent metal layer through a third mask process 171 and the source / drain metal layer 173 comprises a photolithography process. 이하에서는 제3 마스크 공정을 단계적으로 설명하기로 한다. Hereinafter will be described a third mask process step by step.

도 11a를 참조하면 반도체 패턴(150)이 형성된 게이트 절연막(162) 위에 투명 도전물질(171a) 및 소스/드레인 금속 물질(173a)이 스퍼터링 등의 증착 방법을 통해 적층된다. Referring to Figure 11a is deposited by a deposition method such as a semiconductor pattern 150 is formed a gate insulating film 162 on the transparent conductive material (171a) and the source / drain metal material (173a) is sputtered. 투명 도전물질(171a)로는 ITO, TO, IZO, ITZO 등과 같은 투명 금속이, 소스/드레인 금속 물질(173a)로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같은 금속이 이용된다. A transparent conductive material (171a) roneun ITO, TO, IZO, the transparent metal, the source / drain metal material (173a) roneun Mo, Ti, Cu, AlNd, Al, Cr, Mo alloy, Cu alloy, Al alloy, such as ITZO as the same metal may be used.

그리고, 제3 마스크(193)를 이용한 포토리소그래피 공정으로 제2 포토레지스트 패턴(184)이 형성된다. And, a second photoresist pattern 184, the photolithography process using a third mask 193 is formed. 제2 포토레지스트 패턴(184)은 제3 마스크(193)의 차단부(P3)와 대응된 영역에 형성되고, 제2 포토레지스트 패턴(184)이 형성되지 않는 개구부는 제3 마스크(193)의 투과부(P1)와 대응된 영역에 형성된다. A second photoresist pattern 184 is formed in an area corresponding to the blocking portion (P3) of the third mask (193), a second photoresist pattern 184, the opening is not formed is in the third mask (193) It is formed in an area corresponding to the transmissive portion (P1).

도 11b를 참조하면, 제2 포토레지스트 패턴(184)을 마스크로 이용한 식각 공정으로 투명 도전물질(171a) 및 소스/드레인 금속 물질(173a)이 패터닝되어 이중층(171, 173)의 데이터 라인(104), 소스 전극(110), 드레인 전극(112), 게이트 패드 상부 전극(128), 데이터 패드 상부 전극(138), 공통 패드 상부 전극(148) 및 화소 전극(152, 154, 156)을 포함하는 제2 도전 패턴군이 형성된다. Referring to Figure 11b, the second photoresist pattern 184 is the pattern in the etching process using a mask, a transparent conductive material (171a) and the source / drain metal material (173a) data line of the double layer (171, 173) (104 ), comprising a source electrode 110, drain electrode 112, the gate pad upper electrode 128, the data pad upper electrode 138, a common pad upper electrode 148 and the pixel electrodes (152, 154, 156) a second conductive pattern group is formed. 이 후, 소스 전극(110) 및 드레인 전극(112)사이에 노출된 오믹 접촉층(153)을 식각함으로써 활성층(150)을 노출시키는 반도체 채널부가 형성된다. Thereafter, the semiconductor channel portion is formed to expose the active layer 150, by etching the ohmic contact layer 153 exposed between the source electrode 110 and drain electrode 112. The 그리고 제2 포토레지스트 패턴(184)이 스트립 공정으로 제거된다. And a second photoresist pattern 184 is removed by a strip process.

도 12a 및 도 12b는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 보호막 형성 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이고, 도 13a 내지 도 13c는 보호막 형성 공정을 구체적으로 설명하기 위한 평면도 및 단면도를 도시한 것이다. Figure 12a and Figure 12b depicts a top view and a sectional view illustrating a protective film forming step of the method of manufacturing a thin film transistor substrate according to the first embodiment of the present invention, Figure 13a to Figure 13c illustrates a protective film forming process in detail It shows a plan view and a sectional view for.

도 12a 및 도 12b를 참조하면, 쉐도우 마스크를 이용한 증착공정을 통해 패 드부(124, 134, 144)를 제외하고 박막 트랜지스터(TFT)어레이가 형성되는 어레이 영역에만 보호막(164)이 형성된다. When FIG. 12a and FIG. 12b, except for the L deubu (124, 134, 144) by a deposition process using a shadow mask and a thin film transistor (TFT) passivation layer 164, only the array region in which the array is formed is formed.

도 13a 내지 도 13c를 참조하여 쉐도우 마스크 공정을 구체적으로 설명하기로 한다. Also see FIG. 13a to 13c will be described in the shadow masking process in detail.

도 13a 및 도 13b를 참조하면, 패드부(124, 134, 144)에 대응하는 기판(160) 상에 쉐도우 마스크(194)를 배치하여 패드부(124, 134, 144)를 가린다. When Figs. 13a and FIG. 13b, the pads (124, 134, 144) obscures the substrate 160, the shadow mask 194, the pads (124, 134, 144) by placing the phase corresponding to the.

쉐도우 마스크(194)는 패드부(124, 134, 144)에 대응되도록 패터닝되어 있으며, 박막 트랜지스터 어레이가 형성된 어레이 영역에는 개구되어 있다. Shadow mask 194 is patterned so as to correspond to the pad portions (124, 134, 144), and has the aperture array region is a thin film transistor array is formed. 이러한 쉐도우 마스크(194)는 보호막 증착 장비에 장착된 것이다. The shadow mask 194 is attached to the protective film deposition apparatus.

도 13c를 참조하면, 쉐도우 마스크(194)와 대응하는 패드부(124, 134, 144)를 제외하고 제2 도전 패턴군 및 반도체 채널부가 형성된 게이트 절연막 상에 보호막(164)이 CVD, 스퍼터링 등의 방식으로 증착된다. Etc. Referring to Figure 13c, the shadow mask 194, except for the pad portion (124, 134, 144) corresponding to the second conductive pattern group, and the protective film 164 on the gate insulating film portion semiconductor channel having a CVD, sputtering It is deposited in such a way.

이와 같이 쉐도우 마스크(194)를 이용한 보호막(164) 형성 공정은 포토레지스트 증착 공정, 포토레지스트 패턴 현상 공정, 보호막 식각 공정 및 포토레지스트 박리 공정을 포함하는 포토리소그래피 공정을 요하지 않으므로 포토리소그래피 공정을 절감할 수 있다. Thus, the protective film 164 formation process using a shadow mask 194 is a photoresist deposition process, a photoresist pattern developing process, so not require a photolithography process, including the protective film etching step and a photoresist peeling process to reduce photolithography process can.

도 14는 본 발명의 제1 실시예에 비해 개구율 및 신뢰성이 개선된 본 발명의 제2 실시 예에 따른 수평 전계 액정 표시 장치의 박막 트랜지스터 기판을 도시한 평면도이고, 도 15는 도 14에 도시된 박막 트랜지스터 기판을 Ⅳ- Ⅳ', Ⅴ- Ⅴ'선을 따라 절취하여 도시한 단면도이다. Figure 14 illustrates a first embodiment and a plan view showing the thin-film transistor substrate, and 15 is 14 in the horizontal electric field liquid crystal display device according to a second embodiment of the present invention, the aperture ratio, and reliability improvements For comparison of the present invention ⅳ a thin film transistor substrate ⅳ- is a sectional view taken along with a ', ⅴ- ⅴ' line.

도 14 및 도 15에 도시된 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판은 하부 기판(260) 위에 게이트 절연막(262)을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인(202) 및 데이터 라인(204), 게이트 라인(202) 및 데이터 라인(204)과 화소 전극에 접속된 박막 트랜지스터(TFT), 화소 영역에서 수평 전계를 형성하기 위한 화소 전극 및 공통 전극(216), 공통 전극(216)과 접속된 공통 라인(206)과, 화소 전극(254, 256, 252)과 접속된 스토리지 캐패시터(Cst)을 구비한다. 14 and a second embodiment the thin film transistor substrate may define a pixel area with a cross between the lower substrate 260, gate insulating film 262 on the gate lines 202 and the data according to the present invention shown in Figure 15 line 204, the gate line 202 and data lines, a thin film transistor (TFT), a pixel electrode and a common electrode 216 for forming a horizontal electric field at a pixel area connected to the unit 204 and the pixel electrode, the common electrode (216 ) and having a common line 206, the storage capacitor (Cst) connected to the pixel electrodes (254, 256, 252) connected with the. 그리고, 박막 트랜지스터 기판은 게이트 라인(202)과 접속된 게이트 패드(224), 데이터 라인(204)과 접속된 데이터 패드(234), 공통 라인(206)과 접속된 공통 패드(244)를 더 구비한다. Then, the TFT array panel further includes a common pad 244 is connected to the gate line 202. The data pad 234 connected to the gate pad 224, data line 204 connected to the common line 206 do.

도 14 및 도 15에 도시된 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판은 도 5 및 도 6에 도시된 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판과 대비하여 게이트 패드 상부 전극(228), 데이터 패드 상부 전극(238), 공통 패드 상부 전극(248), 공통 전극(216) 및 화소 전극(254, 256, 252)이 투명 도전층의 단일층으로 형성되고, 게이트 절연막(262)이 공통 라인(206)을 노출시키는 다수의 제4 접촉홀(218)을 더 포함하는 것 외에는 동일한 구성 요소들을 구비하므로, 중복된 구성 요소들에 대한 설명은 생략하기로 한다. 14 and 15 the thin film transistor according to a second embodiment of the present invention, the substrate 5 and 6 The preparation and the thin film transistor substrate according to the first embodiment of the present invention, the gate pad upper electrode (228 shown in shown in ), a data pad upper electrode 238, the common pad upper electrode 248, the common electrode 216 and the pixel electrodes (254, 256, 252) is formed of a single layer of the transparent conductive layer, a gate insulating film 262 is except for further including a plurality of fourth contact holes 218 exposing the common line 206 because it includes the same components, description of the duplicate components is omitted.

화소 전극(254, 256, 252)은 드레인 전극(212)의 투명 금속층(271)과 연결된 단일층으로 형성된다. Pixel electrodes (254, 256, 252) is formed of a single layer that is associated with a transparent metal layer 271 of the drain electrode 212.

데이터 패드 상부 전극(238)은 데이터 라인(204)의 투명 금속층(271)과 연결된 단일층으로 형성된다. A data pad upper electrode 238 is formed of a single layer that is associated with a transparent metal layer 271 of the data line 204.

공통 전극(216)은 화소 전극의 핑거부(256)의 핑거부와 나란하도록 투명 금속층(271)으로 이루어진 단일 금속층으로 게이트 절연막(262) 상에 형성된다. Common electrode 216 is formed on the finger and the transparent metal layer 271, gate insulating film 262 of a single metal layer consisting of a side-by-side so that the fingers 256 of the pixel electrode. 이러한 공통 전극(216)은 게이트 절연막(262)을 관통하여 공통 라인(206)을 노출시키는 제4 접촉홀(218)을 통해 공통 라인(206)과 접속된다. The common electrode 216 is connected to the common line 206 through the fourth contact hole 218 for exposing the common line 206 through the gate insulating film 262.

본 발명의 제2 실시예에 따른 박막 트랜지스터 기판은 화소 영역에 형성되는 화소 전극(254, 256, 252) 및 공통 전극(216)이 투명 금속층(271)만으로 이루어짐에 따라 제1 실시예에서보다 개구율을 향상시킬 수 있다. A thin film transistor substrate of claim opening ratio than in the first embodiment according to the pixel electrodes (254, 256, 252) and a common electrode 216 formed on the pixel region yirueojim only the transparent metal layer 271 according to the second embodiment of the present invention the can be improved.

또한 본 발명의 제2 실시예에서는 각 드라이버와 접속되는 패드부 상부 전극(228, 238, 248)이 부식에 강한 산화 금속 물질인 투명 금속층(271)의 단일층으로 이루어짐에 따라 패드부 상부 전극(228, 238, 248)이 노출되더라도 제1 실시예에서보다 신뢰성 측면에서 유리하다. Also in the second embodiment, the pad portion the upper electrode according to the constituted by any single layer of the pad portion top electrode (228, 238, 248) is a transparent metal layer 271, a strong metal oxide material to corrosion which is connected to each driver of the present invention ( 228, 238, 248), even if the exposure is advantageous in terms of reliability than the first embodiment.

이와 같이 본 발명의 제2 실시예에 따른 수평 전계 박막 트랜지스터 기판은 다음과 같이 포토리소그래피 공정을 포함하는 3마스크 공정 및 포토리소그래피 공정을 포함하지 않는 쉐도우 마스크 공정을 통해 형성된다. Horizontal electric field TFT array panel according to this way a second embodiment of the present invention is formed through a third mask process, and picture shadow masking process that does not include a lithography process including a photolithography process, as follows:

도 16a 및 도 16b는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다. Figure 16a and 16b shows a plan view and a sectional view for explaining a first mask process of the method for manufacturing a thin film transistor substrate according to a second embodiment of the present invention.

도 16a 및 도 16b를 참조하면, 하부 기판(260) 상에는 포토리소그래피 공정을 포함하는 제1 마스크 공정을 통해 게이트 라인(202), 게이트 전극(214), 공통 라인(206), 게이트 패드 하부 전극(222), 데이터 패드 하부 전극(232) 및 공통 패 드 하부 전극(242)를 포함하는 제1 도전 패턴군이 형성된다. When FIG. 16a and FIG. 16b, through a first mask process including a photolithography process on the lower substrate 260, gate lines 202, the gate electrode 214, the common line 206, the gate pad lower electrode ( 222), the first conductive pattern group including a data pad lower electrode 232 and the common pad lower electrode 242 is formed.

도 17a 및 도 17b는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다. Figure 17a and Figure 17b shows a plan view and a sectional view illustrating a second mask process of the method for manufacturing a thin film transistor substrate according to a second embodiment of the present invention.

도 17a 및 도 17b를 참조하면, 제1 도전 패턴군이 형성된 하부 기판(260)상에는 포토리소그래피 공정을 포함하는 제2 마스크 공정을 통해 제1 내지 제4 접촉홀(226, 236, 246, 218)을 포함하는 게이트 절연막(262)과, 활성층(251) 및 오믹 접촉층(253)을 포함하는 반도체 패턴(250)이 형성된다. When FIG. 17a and FIG. 17b, the first conductive pattern group a picture formed on the formed lower substrate 260 through a second mask process, including a lithography process first to fourth contact holes (226, 236, 246, 218) the semiconductor pattern 250 including the gate insulating film 262 and the active layer 251 and the ohmic contact layer 253 including a is formed.

여기서, 반도체 패턴(250)은 활성층(251) 및 오믹 접촉층(253)이 적층된 구조로 게이트 전극(214)과 인접한 영역에 게이트 전극(214)과 중첩되도록 형성된다. Here, the semiconductor pattern 250 is formed so as to overlap with the gate electrode 214 in a region adjacent to the active layer 251 and the ohmic contact layer gate electrode 214 in the 253 are stacked.

이러한 반도체 패턴(250)과, 제1 내지 제4 접촉홀(226, 236, 246, 218)은 회절 노광 마스크 또는 하프 톤(Half Tone) 마스크를 이용한 하나의 마스크 공정으로 형성된다. The semiconductor pattern 250 and the first to fourth contact holes (226, 236, 246, 218) are formed in a single mask process using a diffractive exposure mask or half-tone (Half Tone) mask. 본 발명의 제2 실시예에 따른 제2 마스크 공정은 도 9a 내지 도 9d에 도시된 제1 실시예에 따른 제2 마스크 공정과 대비하여 공통 라인(206)을 노출시키는 제4 접촉홀(218)이 더 형성되는 외에는 동일하므로 중복된 설명은 생략하기로 한다. A fourth contact hole 218 for preparation and a second mask process according to the second embodiment of the first embodiment shown in the second mask process, Figure 9a through 9d in accordance with the embodiment of the present invention to expose the common line 206 in the same except that it is further formed a duplicate description thereof will be omitted. 이러한 제4 접촉홀(218)은 제1 내지 제3 접촉홀(226, 236, 246)과 동일 과정을 통해 형성된다. The fourth contact hole 218 is formed through the same process as the first to third contact holes (226, 236, 246).

도 18a 및 도 18b는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이고, 도 19a 내지 도 19d는 제3 마스크 공정을 구체적으로 설명하기 위한 단면도들 을 도시한 것이다. Figure 18a and Figure 18b is an exemplary diagram of a plan view and a sectional view illustrating a third mask process of the method for manufacturing a thin film transistor substrate according to a second embodiment of the present invention, Figure 19a to Figure 19d, specifically a third mask process It shows a cross-sectional view illustrating the a.

도 18a 및 도 18b를 참조하면 반도체 패턴(250)이 형성된 게이트 절연막(262) 위에 공통 전극(216), 데이터 라인(204), 소스 전극(210), 드레인 전극(212), 게이트 패드 상부 전극(228), 데이터 패드 상부 전극(238), 공통 패드 상부 전극(248) 및 화소 전극(252, 254, 256)을 포함하는 제2 도전 패턴군이 형성됨과 아울러, 소스 전극(210) 및 드레인 전극(212) 사이로 반도체 패턴(250)의 활성층(251)이 노출된 반도체 채널부가 형성된다. When FIG. 18a and FIG. 18b semiconductor pattern 250 is formed a gate insulating film 262 over the common electrode 216, the data line 204, source electrode 210, drain electrode 212, the gate pad upper electrode ( 228), the second conductive pattern group is formed and, at the same time, the source electrode 210 and drain electrode comprising the data pad upper electrode 238, the common pad upper electrode 248 and the pixel electrodes (252, 254, 256) ( 212), an active layer 251 of the semiconductor pattern 250 are formed in the exposed portion between the semiconductor channel.

제2 도전 패턴군 중 데이터 라인(204), 소스 전극(210), 드레인 전극(212)은 투명 금속층(271) 및 소스/드레인 금속층(273)을 포함하는 이중층 구조로 형성되며, 공통 전극(216), 패드부의 상부 전극(228, 238, 248) 및 화소 전극(252, 254, 256)은 투명 금속층(271)의 단일층 구조로 형성된다. A second conductive pattern group of the data line 204, source electrode 210, drain electrode 212 is formed of a double layer structure comprising a transparent metal layer 271 and the source / drain metal layer 273, a common electrode (216 ), the upper electrode pad parts (228, 238, 248) and the pixel electrodes (252, 254, 256) is formed of a single layer structure of the transparent metal layer 271.

게이트 패드 상부 전극(228)은 제1 접촉홀(226)을 통해 게이트 패드 하부 전극(222)과 접속된다. The gate pad upper electrode 228 is connected to the gate pad lower electrode 222 through the first contact hole 226. 데이터 패드 상부 전극(238)은 데이터 라인(204)의 투명 금속층(271)으로부터 연장되어 형성되며, 제2 접촉홀(236)을 통해 데이터 패드 하부 전극(232)과 접속된다. A data pad upper electrode 238 is formed extending from the transparent metal layer 271 of the data line 204, the second is connected to the contact holes 236, the data pad lower electrode 232 through. 공통 패드 상부 전극(248)은 제3 접촉홀(246)을 통해 공통 패드 하부 전극(242)과 접속된다. Common pad upper electrode 248 is connected to the common pad lower electrode 242 through the third contact hole (246). 공통 전극(216)은 제4 접촉홀(218)을 통해 공통 라인(206)과 접속된다. The common electrode 216 is connected to the common line 206 through the fourth contact hole 218.

이러한 제2 도전 패턴군 및 반도체 채널부는 포토리소그래피 공정을 포함하제3 마스크 공정을 통해 형성된다. The first is formed over the second conductive pattern group and a semiconductor channel portion includes a photolithography process laxative third mask process. 본 발명의 제2 실시예에 따른 제3 마스크 공정은 제1 실시예에서와 달리 회절 노광 마스크 또는 하프 톤 마스크를 이용한 마스크 공정으로 제1 실시예에서와 다른 제2 포토레지스트 패턴을 형성한다. The third mask process according to the second embodiment of the invention forms a first exemplary diffraction exposure mask or a mask process using a half-tone mask in the first embodiment different from the first photoresist pattern, unlike the example. 이하 도 19a 내지 도 19d에서는 제3 마스크(293)로 하프 톤 마스크를 이용한 경우를 예로 들어 설명하기로 한다. Hereinafter Figure 19a through 19d will be described for the case of using a half-tone mask in the third mask (293) as an example.

도 19a를 참조하면 반도체 패턴(250)이 형성된 게이트 절연막(262) 위에 투명 도전물질(271a) 및 소스/드레인 금속 물질(273a)이 스퍼터링 등의 증착 방법을 통해 적층된다. Referring to Figure 19a is deposited by a deposition method such as a semiconductor pattern 250 is formed a gate insulating film 262 on the transparent conductive material (271a) and the source / drain metal material (273a) is sputtered. 투명 도전물질(271a)로는 ITO, TO, IZO, ITZO 등과 같은 투명 금속이, 소스/드레인 금속 물질(273a)로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같은 금속이 이용된다. A transparent conductive material (271a) roneun ITO, TO, IZO, the transparent metal, the source / drain metal material (273a) roneun Mo, Ti, Cu, AlNd, Al, Cr, Mo alloy, Cu alloy, Al alloy, such as ITZO as the same metal may be used.

그리고, 하프톤 마스크(293)를 이용한 포토리소그래피 공정으로 두께가 다른 제2 포토레지스트 패턴(284)이 형성된다. Then, the different second photoresist pattern 284, the thickness in the photolithography process using a half-tone mask 293 is formed. 제2 포토레지스트 패턴(284)은 서로 다른 두께의 제2a 및 제2b 포토레지스트 패턴(284a, 284b)를 가진다. The second has a photoresist pattern 284 with each other first 2a and second 2b photoresist pattern of different thickness (284a, 284b). 상대적으로 두꺼운 제2b 포토레지스트 패턴(284b)은 하프 톤 마스크(293)의 차단부(P3)와 대응된 영역에, 상기 제2b 포토레지스트 패턴(284b)보다 얇은 제2a 포토레지스트 패턴(284a)은 하프 톤 마스크(293)의 하프 톤 투과부(P2)와 대응된 영역에, 제2 포토레지스트 패턴(284)이 형성되지 않는 개구부는 하프 톤 마스크(293)의 투과부(P1)와 대응된 영역에 형성된다. Relatively thick claim 2b photoresist pattern (284b) is in an area corresponding to the blocking portion (P3) of the half-tone mask 293, the second 2b thin Claim 2a photoresist pattern (284a) than the photoresist pattern (284b) is in an area corresponding to the halftone transmission portion (P2) of the half-tone mask 293, the second photoresist pattern 284, the opening is not formed is formed in an area corresponding to the transmissive portion (P1) of the halftone mask 293 do.

도 19b를 참조하면, 제2 포토레지스트 패턴(284)을 마스크로 이용한 식각 공정으로 투명 도전물질(271a) 및 소스/드레인 금속 물질(273a)이 패터닝되어 이중층(271, 273)의 데이터 라인(204), 소스 전극(210), 드레인 전극(212)이 패터닝되고, 상부에 소스/드레인 금속층(273)이 적층된 게이트 패드 상부 전극(228), 데이터 패드 상부 전극(238), 공통 전극(216), 공통 패드 상부 전극(248) 및 화소 전극(252, 254, 256)이 패터닝된다. Referring to Figure 19b, the second picture is a resist pattern 284, the patterning the transparent conductive material (271a) and the source / drain metal material (273a) by an etching process using a mask data line of the double layer (271, 273) (204 ), a source electrode 210, drain electrode 212 are patterned and the source / drain metal layer 273, the gate pad upper electrode 228, a data pad upper electrode (238 stacked on top), the common electrode 216 , the common pad upper electrode 248 and the pixel electrodes (252, 254, 256) is patterned. 이 후, 소스 전극(210) 및 드레인 전극(212)사이에 노출된 오믹 접촉층(253)을 식각함으로써 활성층(250)을 노출시키는 반도체 채널부가 형성된다. Thereafter, the semiconductor channel portion is formed to expose the active layer 250, by etching the ohmic contact layer 253 exposed between the source electrode 210 and drain electrode 212.

도 19c를 참조하면, 애싱 공정으로 제2b 포토레지스트 패턴(284b)의 두께는 얇아지게 되고, 제2a 포토레지스트 패턴(284a)은 제거된다. Referring to Figure 19c, the thickness of the photoresist pattern 2b (284b) by an ashing process becomes thinner, the photoresist pattern 2a (284a) is removed. 이와 같이 제2a 포토레지스트 패턴(284a)은 제거됨으로써, 공통 전극(216), 패드부의 상부 전극(228, 238, 248) 및 화소 전극(252, 254, 256) 상부에 적층된 소스/드레인 금속층(273)이 노출된다. Thus, the 2a picture being a resist pattern (284a) is removed, and the common electrode 216, stacked on the upper top electrode portion pad (228, 238, 248) and the pixel electrodes (252, 254, 256) source / drain metal layer ( 273) is exposed. 그리고, 애싱된 제2b 포토레지스트 패턴(284b)을 마스크로 이용한 식각 공정으로 공통 전극(216), 패드부의 상부 전극(228, 238, 248) 및 화소 전극(252, 254, 256) 상부에 적층된 소스/드레인 금속층(273)을 제거한다. Then, the laminate the ashing claim 2b photoresist pattern (284b) to the upper by an etching process using a mask, a common electrode 216, the upper electrode portion pad (228, 238, 248) and the pixel electrodes (252, 254, 256) the source / drain removing the metal layer (273).

도 19d를 참조하면, 도 19c에서 데이터 라인(204), 소스 전극(210) 및 드레인 전극(212) 위에 잔존하는 제2b 포토레지스트 패턴(284b)이 스트립 공정으로 제거된다. Referring to Figure 19d, the photoresist pattern 2b (284b) which remains on the data line 19c in Figure 204, the source electrode 210 and drain electrode 212 is removed by a strip process.

도 20a 및 도 20b는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 보호막 형성 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다. Figure 20a and Figure 20b shows a plan view and a sectional view for explaining a second protective film formed of the method of manufacturing a thin film transistor substrate processing according to an embodiment of the invention.

도 20a 및 도 20b를 참조하면, 쉐도우 마스크를 이용한 증착공정을 통해 패드부(224, 234, 244)를 제외하고 박막 트랜지스터(TFT)어레이가 형성되는 어레이 영역에만 보호막(264)이 형성된다. When FIG. 20a and FIG. 20b, the pad by a deposition process using a shadow mask portion (224, 234, 244) and thin-film transistor (TFT), only the protective film 264 is formed except for the array region in which the array is formed. 쉐도우 마스크 공정에 대한 구체적인 설명은 도 13a 내지 도 13c와 동일하므로 생략하기로 한다. Specific description of the shadow mask process is omitted the same as in Figure 13a to Figure 13c.

도 21은 제1 실시예에 비해 개구율 및 신뢰성이 개선된 본 발명의 제3 실시 예에 따른 수직 전계 액정 표시 장치의 박막 트랜지스터 기판을 도시한 평면도이고, 도 22는 도 21에 도시된 박막 트랜지스터 기판을 Ⅵ- Ⅵ', Ⅶ- Ⅶ'선을 따라 절취하여 도시한 단면도이다. The TFT array panel shown in Figure 21 is a first exemplary aperture ratio compared to the example and a reliable showing a vertical electric field TFT array panel of an LCD according to a third embodiment of the improved present invention, a plan view, 22 is a 21 a it is a sectional view taken along the ⅵ- ⅵ ', ⅶ- ⅶ' line.

도 21 및 도 22에 도시된 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판은 하부 기판(360) 위에 게이트 절연막(362)을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인(302) 및 데이터 라인(304), 게이트 라인(302) 및 데이터 라인(304)과 화소 전극에 접속된 박막 트랜지스터(TFT), 화소 영역에서 컬러필터 기판의 공통전극과 수직 전계를 형성하기 위한 화소 전극(354), 게이트 라인(302)및 화소 전극(354)과 접속된 스토리지 캐패시터(Cst)을 구비한다. 21, and the third embodiment the thin film transistor substrate includes a gate line 302 to define a pixel region by intersecting across the lower substrate 360, gate insulating film 362 over according to, and data of the present invention shown in Fig. 22 line 304, the gate line 302 and data lines, a thin film transistor (TFT), a pixel electrode 354 for forming a common electrode and a vertical electric field of the color filter substrate in a pixel area connected to the 304 and the pixel electrode, and having a storage capacitor (Cst) connected to the gate line 302 and the pixel electrode 354. 그리고, 박막 트랜지스터 기판은 게이트 라인(302)과 접속된 게이트 패드(324) 및 데이터 라인(304)과 접속된 데이터 패드(334)를 더 구비한다. Then, the thin film transistor substrate may further include a data pad 334 connected to the gate pads 324 and the data line 304 connected to the gate line 302.

도 21 및 도 22에 도시된 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판은 도 5 및 도 6에 도시된 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판과 대비하여 게이트 패드 상부 전극(328), 데이터 패드 상부 전극(338) 및 화소 전극(354)이 투명 도전층의 단일층으로 형성된다. 21 and 22 the thin film transistor according to a third embodiment of the present invention, the substrate 5 and 6 The preparation and the thin film transistor substrate according to the first embodiment of the present invention, the gate pad upper electrode (328 shown in shown in ), a data pad upper electrode 338 and the pixel electrode 354 is formed of a single layer of the transparent conductive layer. 그리고 화소 전극(354)이 화소 영역 전반에 형성되며, 스토리지 캐패시터(Cst)는 게이트 절연막(362)을 사이에 두고 중첩된 게이트 라인(302) 및 화소 전극(354)의 일부로 구성된다. And the pixel electrode 354 is formed across the pixel region, the storage capacitor (Cst) is configured as part of the gate insulating film 362. The gate lines 302 and the pixel electrode 354, overlapping across the. 그리고 제3 실시예에서는 공통 전극 컬러필터 기판에 형성되므로 공통라인 및 공통 패드가 형성되 지 않는다. And in the third embodiment does not common line and the common pad is formed on the common electrode is formed the color filter substrate. 이외에는 제1 실시예에서의 구성 요소와 동일하므로 중복된 설명은 생략하기로 한다. Description other than duplicate the same as components in the first embodiment will be omitted.

화소 전극(354)은 드레인 전극(312)의 투명 금속층(371)과 연결된 단일층으로 형성된다. The pixel electrode 354 is formed of a single layer that is associated with a transparent metal layer 371 of the drain electrode 312.

데이터 패드 상부 전극(338)은 데이터 라인(304)의 투명 금속층(371)과 연결된 단일층으로 형성된다. A data pad upper electrode 338 is formed of a single layer that is associated with a transparent metal layer 371 of the data line 304.

상술한 화소 전극(354)에 박막 트랜지스터(TFT)를 통해 비디오 신호가 공급되면, 화소 전극(354)과 공통 전압이 공급된 컬러 필터 어레이 기판의 공통 전극 사이에는 수직 전계가 형성된다. When the video signal is supplied through a thin-film transistor (TFT) to the above-described pixel electrode 354 provided between the pixel electrode 354 and the common voltage common electrode of the color filter array substrate is fed to form the vertical electric field. 이러한 수직 전계에 의해 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. These vertically by an electric field the liquid crystal molecules arranged between the thin film transistor substrate and a color filter substrate that is rotated by the dielectric anisotropy. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다. And, being a light transmittance passing through the pixel area according to the rotation degree of the liquid crystal molecules varies thereby implementing gray levels.

본 발명의 제3 실시예에 따른 박막 트랜지스터 기판은 화소 영역에 형성되는 화소 전극(354)이 투명 금속층(371)만으로 이루어짐에 따라 제1 실시예에서보다 개구율을 향상시킬 수 있다. A thin film transistor substrate according to a third embodiment of the present invention can improve the aperture ratio than that in the first embodiment according to the pixel electrode 354 formed in the pixel region only yirueojim transparent metal layer 371.

또한 본 발명의 제3 실시예에서는 각 드라이버와 접속되는 패드부 상부 전극(328, 338)이 부식에 강한 산화 금속 물질인 투명 금속층(371)의 단일층으로 이루어짐에 따라 패드부 상부 전극(328, 338)이 노출되더라도 제1 실시예에서보다 신뢰성 측면에서 유리하다. In addition, according to the constituted by any single layer pad portion top electrode (328 in the third embodiment, the pad portion top electrode (328, 338) is a transparent metal layer 371, a strong metal oxide material to corrosion which is connected to each driver of the present invention, 338), even if the exposure is advantageous in terms of reliability than the first embodiment.

이와 같이 본 발명의 제3 실시예에 따른 수직 전계 박막 트랜지스터 기판은 다음과 같이 포토리소그래피 공정을 포함하는 3마스크 공정 및 포토리소그래피 공정을 포함하지 않는 쉐도우 마스크 공정을 통해 형성된다. Vertical electric field TFT array panel according to this way a third embodiment of the present invention is formed through a third mask process, and picture shadow masking process that does not include a lithography process including a photolithography process, as follows:

도 23a 및 도 23b는 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다. Figure 23a and Figure 23b shows a plan view and a sectional view for explaining a first mask process of the method for manufacturing a thin film transistor substrate according to a third embodiment of the present invention.

도 23a 및 도 23b를 참조하면, 하부 기판(360) 상에는 포토리소그래피 공정을 포함하는 제1 마스크 공정을 통해 게이트 라인(302), 게이트 전극(314), 게이트 패드 하부 전극(322) 및 데이터 패드 하부 전극(332)을 포함하는 제1 도전 패턴군이 형성된다. When FIG. 23a and FIG. 23b, the lower substrate 360 ​​is formed on the picture and the gate line through a first mask process, including a lithography process 302, a gate electrode 314, a gate pad lower electrode 322 and a data pad lower a first conductive pattern group including the electrode 332 is formed.

도 24a 및 도 24b는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다. Figure 24a and Figure 24b shows a plan view and a sectional view illustrating a second mask process of the method for manufacturing a thin film transistor substrate according to a third embodiment of the present invention.

도 24a 및 도 24b를 참조하면, 제1 도전 패턴군이 형성된 하부 기판(360)상에는 포토리소그래피 공정을 포함하는 제2 마스크 공정을 통해 제1 및 제2 접촉홀(326, 336)을 포함하는 게이트 절연막(362)과, 활성층(351) 및 오믹 접촉층(353)을 포함하는 반도체 패턴(350)이 형성된다. When FIG. 24a and FIG. 24b, and the gate through a second mask process including a first conductive pattern group is formed on the lower substrate 360, the photolithography process includes a first and second contact holes (326, 336) the semiconductor pattern 350 including the insulating film 362 and the active layer 351 and the ohmic contact layer 353 is formed.

여기서, 반도체 패턴(350)은 활성층(351) 및 오믹 접촉층(353)이 적층된 구조로 게이트 전극(314)과 인접한 영역에 게이트 전극(314)과 중첩되도록 형성된다. Here, the semiconductor pattern 350 is formed so as to overlap with the gate electrode 314 in a region adjacent to the active layer 351 and the ohmic contact layer gate electrode (314) on the 353 is a laminate structure.

이러한 반도체 패턴(350)과, 제1 및 제2 접촉홀(326, 336)은 회절 노광 마스크 또는 하프 톤(Half Tone) 마스크를 이용한 하나의 마스크 공정으로 형성된다. The semiconductor pattern 350 and the first and second contact holes (326, 336) are formed in a single mask process using a diffractive exposure mask or half-tone (Half Tone) mask. 본 발명의 제3 실시예에 따른 제2 마스크 공정은 도 9a 내지 도 9d에 도시된 제1 실시예에 따른 제2 마스크 공정과 대비하여 제3 접촉홀(146)이 형성되는 않는다는것 외에는 동일하므로 중복된 설명은 생략하기로 한다. In contrast with the second mask process, a second mask process according to the first embodiment shown in Figure 9a through 9d in accordance with a third embodiment of the present invention is identical except that it does that the third contact hole 146 is formed and duplicate explanations will be omitted.

도 25a 및 도 25b는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이고, 도 26a 내지 도 26d는 제3 마스크 공정을 구체적으로 설명하기 위한 단면도들을 도시한 것이다. Figure 25a and Figure 25b is an exemplary diagram of a plan view and a sectional view illustrating a third mask process of the method for manufacturing a thin film transistor substrate according to a third embodiment of the present invention, Figure 26a to Figure 26d, specifically a third mask process It shows a cross-sectional view illustrating the.

도 25a 및 도 25b를 참조하면 반도체 패턴(350)이 형성된 게이트 절연막(362) 위에 데이터 라인(304), 소스 전극(310), 드레인 전극(312), 게이트 패드 상부 전극(328), 데이터 패드 상부 전극(338) 및 화소 전극(354)을 포함하는 제2 도전 패턴군이 형성됨과 아울러, 소스 전극(310) 및 드레인 전극(312) 사이로 반도체 패턴(350)의 활성층(351)이 노출된 반도체 채널부가 형성된다. FIG. 25a and FIG. 25b when the semiconductor pattern 350 is formed a gate insulating film 362 on the data line 304, source electrode 310, drain electrode 312, the gate pad upper electrode 328, the data pad upper a second conductive pattern group is formed and, at the same time, the active layer 351 of the semiconductor pattern 350 is exposed between the source electrode 310 and drain electrode 312, a semiconductor channel including the electrode 338 and the pixel electrode 354 formed part.

제2 도전 패턴군 중 데이터 라인(304), 소스 전극(310), 드레인 전극(312)은 투명 금속층(371) 및 소스/드레인 금속층(373)을 포함하는 이중층 구조로 형성되며, 패드부의 상부 전극(328, 338) 및 화소 전극(354)은 투명 금속층(371)의 단일층 구조로 형성된다. A second conductive pattern data line 304 of the group, the source electrode 310, drain electrode 312 is formed of a double layer structure comprising a transparent metal layer 371 and the source / drain metal layer 373, the pad of the upper electrode (328, 338) and the pixel electrode 354 is formed of a single layer structure of the transparent metal layer 371.

게이트 패드 상부 전극(328)은 제1 접촉홀(326)을 통해 게이트 패드 하부 전극(322)과 접속된다. The gate pad upper electrode 328 is connected to the gate pad lower electrode 322 through the first contact hole 326. 데이터 패드 상부 전극(338)은 데이터 라인(304)의 투명 금속층(371)으로부터 연장되어 형성되며, 제2 접촉홀(336)을 통해 데이터 패드 하부 전극(332)과 접속된다. A data pad upper electrode 338 is formed extending from the transparent metal layer 371 of the data line 304, the second is connected to the contact holes 336, the data pad lower electrode 332 through.

이러한 제2 도전 패턴군 및 반도체 채널부는 포토리소그래피 공정을 포함하제3 마스크 공정을 통해 형성된다. The first is formed over the second conductive pattern group and a semiconductor channel portion includes a photolithography process laxative third mask process. 본 발명의 제3 실시예에 따른 제3 마스크 공정은 제1 실시예에서와 달리 회절 노광 마스크 또는 하프 톤 마스크를 이용한 마스크 공정으로 제1 실시예에서와 다른 제2 포토레지스트 패턴을 형성한다. The third mask process according to the third embodiment of the invention forms a first exemplary diffraction exposure mask or a mask process using a half-tone mask in the first embodiment different from the first photoresist pattern, unlike the example. 이하 도 26a 내지 도 26d에서는 제3 마스크(393)로 하프 톤 마스크를 이용한 경우를 설명하기로 한다. Hereinafter, Figure 26a to Figure 26d will be described in the case of using a half-tone mask in the third mask (393).

도 26a를 참조하면 반도체 패턴(350)이 형성된 게이트 절연막(362) 위에 투명 도전물질(371a) 및 소스/드레인 금속 물질(373a)이 스퍼터링 등의 증착 방법을 통해 적층된다. Referring to Figure 26a is deposited by a deposition method such as a semiconductor pattern 350 is formed a gate insulating film 362 on the transparent conductive material (371a) and the source / drain metal material (373a) is sputtered. 투명 도전물질(371a)로는 ITO, TO, IZO, ITZO 등과 같은 투명 금속이, 소스/드레인 금속 물질(373a)로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같은 금속이 이용된다. A transparent conductive material (371a) roneun ITO, TO, IZO, the transparent metal, the source / drain metal material (373a) roneun Mo, Ti, Cu, AlNd, Al, Cr, Mo alloy, Cu alloy, Al alloy, such as ITZO as the same metal may be used.

그리고, 하프톤 마스크(393)를 이용한 포토리소그래피 공정으로 두께가 다른 제2 포토레지스트 패턴(384)이 형성된다. Then, the different second photoresist pattern 384, the thickness in the photolithography process using a half-tone mask 393 is formed. 제2 포토레지스트 패턴(384)은 서로 다른 두께의 제2a 및 제2b 포토레지스트 패턴(384a, 384b)을 가진다. The second has a photoresist pattern 384 with each other is the first 2a and 2b photoresist pattern of different thickness (384a, 384b). 상대적으로 두꺼운 제2b 포토레지스트 패턴(384b)은 하프 톤 마스크(393)의 차단부(P3)와 대응된 영역에, 상기 제2b 포토레지스트 패턴(384b)보다 얇은 제2a 포토레지스트 패턴(384a)은 하프 톤 마스크(393)의 하프 톤 투과부(P2)와 대응된 영역에, 제2 포토레지스트 패턴(384)이 형성되지 않는 개구부는 하프 톤 마스크(393)의 투과부(P1)와 대응된 영역에 형성된다. Relatively thick claim 2b photoresist pattern (384b) is in an area corresponding to the blocking portion (P3) of the half-tone mask 393, the second 2b thin Claim 2a photoresist pattern (384a) than the photoresist pattern (384b) is in an area corresponding to the halftone transmission portion (P2) of the half-tone mask 393, the second photoresist pattern 384, the opening is not formed is formed in an area corresponding to the transmissive portion (P1) of the halftone mask 393 do.

도 26b를 참조하면, 제2 포토레지스트 패턴(384)을 마스크로 이용한 식각 공정으로 투명 도전물질(371a) 및 소스/드레인 금속 물질(373a)이 패터닝되어 이중층(371, 373)의 데이터 라인(304), 소스 전극(310), 드레인 전극(312)이 패터닝되고, 상부에 소스/드레인 금속층(373)이 적층된 게이트 패드 상부 전극(328), 데이터 패드 상부 전극(338) 및 화소 전극(354)이 패터닝된다. Referring to Figure 26b, the second photoresist pattern 384 is the pattern in the etching process using a mask, a transparent conductive material (371a) and the source / drain metal material (373a) data line of the double layer (371, 373) (304 ), a source electrode 310, drain electrode 312 are patterned and the source / drain metal layer 373, the gate pad upper electrode 328, the data pad upper electrode 338 and the pixel electrode (354 stacked on top) this is patterned. 이 후, 소스 전극(310) 및 드레인 전극(312)사이에 노출된 오믹 접촉층(353)을 식각함으로써 활성층(350)을 노출시키는 반도체 채널부가 형성된다. Thereafter, the semiconductor channel portion is formed to expose the active layer 350, by etching the ohmic contact layer 353 exposed between the source electrode 310 and drain electrode 312. The

도 26c를 참조하면, 애싱 공정으로 제2b 포토레지스트 패턴(384b)의 두께는 얇아지게 되고, 제2a 포토레지스트 패턴(384a)은 제거된다. Referring to Figure 26c, the thickness of the photoresist pattern 2b (384b) by an ashing process becomes thinner, the photoresist pattern 2a (384a) is removed. 이와 같이 제2a 포토레지스트 패턴(384a)은 제거됨으로써, 패드부의 상부 전극(328, 338) 및 화소 전극(354) 상부에 적층된 소스/드레인 금속층(373)이 노출된다. In this way 2a the photoresist pattern (384a) is removed by, the pad of the upper electrode (328, 338) and the pixel electrode 354, a source / drain metal layer (373) stacked on top is exposed. 그리고, 애싱된 제2b 포토레지스트 패턴(384b)을 마스크로 이용한 식각 공정으로 패드부의 상부 전극(328, 338) 및 화소 전극(354) 상부에 적층된 소스/드레인 금속층(373)을 제거한다. Then, to remove the ashing the photoresist pattern 2b (384b), the etching process with the pad of the upper electrode (328, 338) and the pixel electrode 354, a source / drain metal layer 373 laminated on top using a mask.

도 26d를 참조하면, 도 26c에서 데이터 라인(304), 소스 전극(310) 및 드레인 전극(312) 위에 잔존하는 제2b 포토레지스트 패턴(384b)이 스트립 공정으로 제거된다. Referring to Figure 26d, the photoresist pattern 2b (384b) remaining in the above Fig. 26c data line 304, source electrode 310 and drain electrode 312 is removed by a strip process.

도 27a 및 도 27b는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 보호막 형성 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다. Figure 27a and Figure 27b shows a plan view and a sectional view illustrating a first protective film formed of the method of manufacturing a thin film transistor substrate processing according to the third embodiment of the present invention.

도 27a 및 도 27b를 참조하면, 쉐도우 마스크를 이용한 증착공정을 통해 패드부(324, 334)를 제외하고 박막 트랜지스터(TFT)어레이가 형성되는 어레이 영역에만 보호막(364)이 형성된다. When FIG. 27a and FIG. 27b, the pad by a deposition process using a shadow mask portion (324, 334) and a thin film transistor (TFT) passivation layer 364 only on the array region in which the array is formed, except for are formed. 쉐도우 마스크 공정에 대한 구체적인 설명은 도 13a 내지 도 13c와 동일하므로 생략하기로 한다. Specific description of the shadow mask process is omitted the same as in Figure 13a to Figure 13c.

상술한 바와 같이 본 발명에 따른 박막 트랜지스터 기판 및 그 제조방법에서 반도체 패턴은 소스 전극, 드레인 전극, 게이트 전극과 중첩되는 영역 및 이들과 인접한 영역에만 형성되고, 활성층이 소스 전극 및 드레인 전극 사이 이외의 영역에서 노출된 액티브 테일을 형성하지 않는다. Other than between the thin film transistor substrate and in the method for producing the semiconductor pattern is a source electrode, a drain electrode, and the region overlapping with the gate electrode is formed only in those adjacent regions, the active layer is a source electrode and a drain electrode according to the invention as described above, do not form an active region in the tail exposed. 이에 따라 본 발명은 액티브 테일에 기인한 웨이브 노이즈 현상 및 개구율 저하를 막을 수 있으므로 액티브 테일에 기인한 액정 표시 장치의 표시품질 저하를 방지할 수 있다. The present invention can prevent a noise wave phenomenon, and an aperture ratio lowered due to the active tail is possible to prevent display quality degradation of the liquid crystal display due to an active tail along.

그리고 본 발명은 박막 트랜지스터 부의 액티브 테일에 의해 박막 트랜지스터가 오프 상태일때도 박막 트랜지스터에 미세 전류가 흐르는 문제를 해결할 수 있다. And the present invention can solve the problem of micro-current flowing in the thin film transistor thin film state even when the transistor is turned off by the active tail section thin-film transistor.

또한 본 발명은 쉐도우 마스크 공정을 이용하여 각 드라이버와 접속되는 패드부를 제외하고 박막 트랜지스터어레이가 형성되는 어레이 영역에만 보호막을 형성시킬 수 있다. In addition, the present invention can form a protective film only in the array area except pad portions to be connected with each driver and formed with a thin film transistor array using a shadow mask process. 이와 같이 본 발명에 따른 보호막은 각 드라이버와 접속되는 패드부를 제외한 영역에 형성됨으로써 드라이버와의 접속을 위해 보호막을 관통하여 패드부 상부 전극을 노출시키는 포토리소그래피 공정을 절감할 수 있다. Thus, the protective film according to the present invention can be thereby formed in a region except the pad to be connected with each driver saving a photolithography process to expose the upper electrode pad part through the protecting film to the connection to the driver. 포토리소그래피 공정이 절감되는 본 발명은 박막 트랜지스터 기판의 제조 시간을 절감할 수 있게됨에 따라 박막 트랜지스터 기판의 제조수율을 향상시킬 수 있다. The present invention is a photolithography process in which reduction is to improve the manufacturing yield of the thin film transistor substrate as possible to reduce the manufacturing time of the thin film transistor substrate.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. Those skilled in the art what is described above will be appreciated that various changes and modifications within the range which does not depart from the spirit of the present invention are possible. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다. Accordingly, the technical scope of the present invention will have to be not limited to the contents described in the description of the specification appointed by the claims.

Claims (28)

  1. 기판 상에 형성된 게이트 라인과; A gate line formed on the substrate;
    상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 데이터 라인과; Data lines defining a pixel region by intersecting across the gate line and the gate insulating film and;
    상기 게이트 라인으로부터 연장된 게이트 전극, 상기 데이터 라인으로부터 연장된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극 및, 상기 게이트 절연막 상에 상기 게이트 전극, 소스 전극 및 드레인 전극과 중첩되는 반도체 패턴을 포함하는 박막 트랜지스터와; Comprising a gate electrode, a semiconductor pattern the drain to the source electrode extending from the data line, facing the source electrode electrode and, on the gate insulating film that overlaps the gate electrode, a source electrode and a drain electrode extending from said gate line a thin film transistor;
    상기 드레인 전극으로부터 연장되어 상기 화소 영역에 형성된 화소 전극과; A pixel electrode extending from said drain electrode formed in the pixel region;
    상기 게이트 라인으로부터 연장된 게이트 패드 하부 전극 및 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극을 포함하는 게이트 패드와; And the gate pad comprising a gate pad lower electrode and an upper electrode pad, a gate connected to the gate pad lower electrode extended from the gate lines;
    상기 기판 상에 형성된 데이터 패드 하부 전극 및 상기 데이터 패드 하부 전극에 접속되며 상기 데이터 라인으로부터 연장된 데이터 패드 상부 전극을 포함하는 데이터 패드와; It is connected to the data pad lower electrode and the data pad lower electrode formed on the substrate and the data pad comprising a data pad upper electrode extending from the data line;
    상기 게이트 패드 및 데이터 패드를 제외한 영역에 상기 게이트 절연막, 데이터 라인, 박막 트랜지스터 및 화소 전극을 덮도록 형성된 보호막을 구비하고; In a region other than the gate pad and a data pad provided with the gate insulating film, data line, the protective film formed to cover the thin film transistor and a pixel electrode;
    상기 데이터 라인, 소스 전극 및 드레인 전극은 투명 금속층 및 상기 투명 금속층 상에 직접 형성된 소스/드레인 금속층을 포함하는 이중층으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판. The data line, the source electrode and the drain electrode is a thin film transistor substrate, characterized in that formed in a double layer including the source / drain metal layer directly formed on the transparent metal layer and the transparent metal layer.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다. Claim 2 is readable medium was abandoned upon payment.
    제 1 항에 있어서, According to claim 1,
    상기 화소 전극은 상기 드레인 전극의 투명 금속층으로부터 연장되어 단일층으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판. The pixel electrode is a thin film transistor substrate, characterized in that formed in a single layer extends from the transparent metal layer of the drain electrode.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다. Claim 3 is set to give up when the registration fee has been paid.
    제 2 항에 있어서, 3. The method of claim 2,
    상기 게이트 패드 상부 전극은 투명 금속층의 단일층으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판. A thin film transistor substrate, characterized in that the gate pad upper electrode is formed of a single layer of a transparent metal.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다. Claim 4 is set when the registration fee has been paid to give up.
    제 2 항에 있어서, 3. The method of claim 2,
    상기 화소 전극의 일부가 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 중첩되어 형성된 스토리지 캐패시터를 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 기판. A thin film transistor substrate is characterized in that a portion of the pixel electrode is further provided with a storage capacitor formed by sandwiching overlaps the gate line with the gate insulating film.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다. Claim 5 is set when the registration fee has been paid to give up.
    제 2 항에 있어서, 3. The method of claim 2,
    상기 데이터 패드 상부 전극은 상기 데이터 라인의 투명 금속층으로부터 연장되어 단일층으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판. The data pad upper electrode is a thin film transistor substrate, characterized in that extending from the transparent metal layer of the data lines formed in a single layer.
  6. 제 1 항에 있어서, According to claim 1,
    상기 화소 전극은 The pixel electrode is
    상기 게이트 라인과 나란하게 형성된 화소 전극 수평부와; A pixel electrode formed of a horizontal part parallel with the gate line;
    상기 화소 전극 수평부로부터 연장되어 상기 화소영역 내에 나란하게 형성된 다수의 화소 전극 핑거부로 형성되는 것을 특징으로 하는 박막트랜지스터 기판. A thin film transistor substrate, wherein the pixel electrode extends from the horizontal portion is formed as a plurality of pixel electrode fingers side by side is formed in the pixel region.
  7. 제 6 항에 있어서, 7. The method of claim 6,
    상기 기판 상에 형성되며, 상기 게이트 라인과 나란하게 형성된 공통라인과; Common lines formed on the substrate and formed in parallel with the gate lines;
    상기 공통라인으로부터 연장되어 상기 화소 영역내로 돌출되게 형성되며, 상기 화소 전극 핑거부와 나란하게 형성된 공통 전극과; The common electrodes are extended from the common line is formed to project into the pixel region, it is formed side by side with the pixel electrode and the finger;
    상기 공통라인으로부터 연장된 공통 패드 하부 전극 및 상기 공통 패드 하부 전극과 접속된 공통 패드 상부 전극을 포함하는 공통 패드를 구비하고; Having a common pad comprising a common pad lower electrode and the common pad upper electrode connected to the common pad lower electrode extended from the common line, and;
    상기 보호막은 상기 공통 패드를 제외하고 상기 공통라인 및 공통전극을 덮도록 형성되는 것을 특징으로 하는 박막 트랜지스터 기판. The protective film is a thin film transistor substrate, characterized in that, except for the common pad and which is formed to cover the common line and the common electrode.
  8. 제 7 항에 있어서, The method of claim 7,
    상기 화소 전극 및 상기 패드들의 상부 전극은 투명 금속층 및 상기 투명 금속층 상에 직접 형성된 소스/드레인 금속층을 포함하는 이중층으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판. The pixel electrodes and thin-film transistor substrate of the upper electrode pad being formed of a double layer including the source / drain metal layer directly formed on the transparent metal layer and the transparent metal layer.
  9. 제 7 항에 있어서, The method of claim 7,
    상기 화소 전극의 수평부가 상기 게이트 절연막을 사이에 두고 상기 공통 라 인과 중첩되어 형성된 스토리지 캐패시터를 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 기판. A thin film transistor substrate is characterized in that the horizontal portion of the pixel electrode comprises sandwiching the gate insulating film in addition to the common storage capacitor formed by La causal overlapping.
  10. 제 6 항에 있어서, 7. The method of claim 6,
    상기 기판상에 형성되고, 상기 게이트 라인과 나란하게 형성된 공통라인과; The common line is formed on the substrate and formed in parallel with the gate lines;
    상기 게이트 절연막을 관통하여 상기 공통라인을 노출시키는 접촉홀을 통해 상기 공통 라인과 접속되며 상기 화소 전극 핑거부와 나란하게 형성된 공통 전극과; The common electrode is connected with the common line formed in parallel with the pixel electrode finger via a contact hole exposing the common line through the gate insulating film and;
    상기 공통라인으로부터 연장된 공통 패드 하부 전극 및 상기 공통 패드 하부 전극과 접속된 공통 패드 상부 전극을 포함하는 공통 패드를 구비하고; Having a common pad comprising a common pad lower electrode and the common pad upper electrode connected to the common pad lower electrode extended from the common line, and;
    상기 보호막은 상기 공통 패드를 제외하고 상기 공통 라인 및 공통 전극을 덮도록 형성되는 것을 특징으로 하는 박막 트랜지스터 기판. The protective film is a thin film transistor substrate, characterized in that, except for the common pad and which is formed to cover the common line and the common electrode.
  11. 제 10 항에 있어서, 11. The method of claim 10,
    상기 공통 전극, 상기 화소 전극 및 상기 패드들의 상부 전극은 투명 금속층의 단일층으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판. Said common electrode, a thin film transistor substrate, wherein the pixel electrode and the upper electrode of the pad is formed of a single layer of a transparent metal.
  12. 제 10 항에 있어서, 11. The method of claim 10,
    상기 화소 전극의 수평부가 상기 게이트 절연막을 사이에 두고 상기 공통 라인과 중첩되어 형성된 스토리지 캐패시터를 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 기판. A thin film transistor substrate is characterized in that the horizontal portion of the pixel electrode further includes the gate insulating film is put between the common line overlaps the storage capacitor is formed.
  13. 기판 상에 게이트 라인, 상기 게이트 라인으로부터 연장되는 게이트 전극 및 게이트 패드 하부 전극과, 데이터 패드 하부 전극을 포함하는 제1 도전 패턴군을 형성하는 단계와; A gate line on a substrate, a lower gate electrode and a gate pad extended from the gate line electrode, and forming a first conductive pattern group including a data pad lower electrode;
    상기 제1 도전 패턴군 위에 상기 게이트 패드 하부 전극을 노출시키는 제1 접촉홀 및 상기 데이터 패드 하부 전극을 노출시키는 제2 접촉홀을 포함하는 게이트 절연막과, 활성층 및 오믹 접촉층을 포함하는 반도체 패턴을 상기 게이트 전극과 중첩되도록 형성하는 단계와; The first gate insulating film and a second contact hole for exposing the first contact hole and the data pad lower electrode exposing the gate pad lower electrode on the first conductive pattern group, and a semiconductor pattern including the active layer and the ohmic contact layer forming so as to overlap with the gate electrode;
    상기 반도체 패턴이 형성된 게이트 절연막 상에 상기 게이트 라인과 교차하는 데이터 라인, 상기 데이터 라인으로부터 연장된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극, 상기 드레인 전극으로부터 연장된 화소전극, 상기 제1 접촉홀을 덮는 게이트 패드 상부 전극 및 상기 데이터 라인으로부터 연장되며 상기 제2 접촉홀을 덮는 데이터 패드 상부 전극을 포함하는 제2 도전 패턴군을 형성하고, 상기 소스 전극 및 드레인 전극 사이에 반도체 패턴의 활성층을 노출시키는 단계와; A pixel electrode, the first contact hole extends to a gate insulating film of the semiconductor pattern is formed from the source electrode, the drain electrode, the drain electrode facing the source electrode extending from the data line, the data line crossing the gate line covering the gate pad upper electrode and a second conductive pattern group in the formation to expose an active layer of the semiconductor pattern between the source electrode and the drain electrode which extends from the data line includes a data pad upper electrode covering the second contact hole to and the step of;
    상기 패드 영역을 쉐도우 마스크로 가리고 보호막을 증착하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. Method of manufacturing a thin film transistor substrate which comprises covering the pad area to the shadow mask, depositing a protective film.
  14. 제 13 항에 있어서, 14. The method of claim 13,
    상기 게이트 절연막 및 반도체 패턴을 형성하는 단계는 Forming a gate insulating film and the semiconductor pattern is
    상기 제1 도전 패턴군을 덮도록 기판상에 절연물질 및 반도체 물질을 적층하는 단계와; Depositing an insulation material and a semiconductor material on the substrate to cover the first conductive pattern group and;
    상기 반도체 물질 위에 제1 포토레지스트 패턴을 형성하는 단계와; Forming a first photoresist pattern on the semiconductor material;
    상기 제1 포토레지스트 패턴을 마스크로 상기 절연물질 및 반도체 물질을 식각하여 상기 제1 접촉홀 및 제2 접촉홀을 형성하는 단계와; A step of etching the insulating material and the semiconductor material forming the first contact hole and the second contact hole of the first photoresist pattern as a mask;
    상기 제1 포토레지스트 패턴을 애싱하는 단계와; A step of ashing the first photoresist pattern;
    상기 애싱된 제1 포토레지스트 패턴을 통해 노출된 상기 반도체 물질을 식각하여 상기 게이트 전극과 중첩된 영역에 상기 반도체 패턴을 패터닝하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. Method of manufacturing a thin film transistor substrate which is characterized by etching the semiconductor material exposed by the ashing the first photoresist pattern comprises the step of patterning the semiconductor pattern on the gate electrode and the overlap region.
  15. 제 13 항에 있어서, 14. The method of claim 13,
    상기 데이터 라인, 소스 전극 및 드레인 전극은 투명 금속층 및 상기 투명 금속층 상에 직접 형성된 소스/드레인 금속층을 포함하는 이중층으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. Method of manufacturing a thin film transistor substrate of the data line, source electrode and the drain electrode being formed of a double layer including the source / drain metal layer directly formed on the transparent metal layer and the transparent metal layer.
  16. 제 15 항에 있어서, 16. The method of claim 15,
    상기 화소 전극, 상기 게이트 패드 상부 전극 및 데이터 패드 상부 전극은 상기 투명 도전층의 단일층으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. The pixel electrode, the gate pad upper electrode and the data pad upper electrode is a method of manufacturing a thin film transistor substrate, characterized in that formed in a single layer of the transparent conductive layer.
  17. 제 16 항에 있어서, 17. The method of claim 16,
    상기 화소 전극의 일부가 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 중첩되도록 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. Method of manufacturing a thin film transistor substrate, characterized in that a portion of the pixel electrode is formed such that sandwiching the gate insulating film overlaps the gate line.
  18. 제 16 항에 있어서, 17. The method of claim 16,
    상기 제2 도전 패턴군을 형성하고, 상기 활성층을 노출시키는 단계는 Forming a second conductive pattern group, and exposing the active layer
    상기 반도체 패턴이 형성된 게이트 절연막 상에 상기 투명 금속층 및 소스/드레인 금속층을 적층하는 단계와; Laminating the transparent metal layer and the source / drain metal layer on the gate insulating film is formed with the semiconductor pattern;
    상기 소스/드레인 금속층 위에 제2 포토레지스트 패턴을 형성하는 단계와; Forming a second photoresist pattern over the source / drain metal layer and;
    상기 제2 포토레지스트 패턴을 마스크로 상기 투명 금속층, 소스/드레인 금속층 및 반도체 패턴의 오믹접촉층을 식각하여 상기 제2 도전 패턴군을 패터닝하고, 상기 반도체 패턴의 활성층을 노출시키는 단계와; And the step of using the second photoresist pattern as a mask, etching the ohmic contact layer of the transparent metal layer, a source / drain metal layer and the semiconductor pattern patterning the second conductive pattern group, and exposing the active layer of the semiconductor pattern;
    상기 제2 포토레지스트 패턴을 애싱하는 단계와; A step of ashing the second photoresist pattern;
    상기 애싱된 제2 포토레지스트 패턴을 통해 노출된 상기 소스/드레인 금속층을 식각하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. Method of manufacturing a thin film transistor substrate comprising the step of etching the said source / drain metal layer exposed through the ashing the second photoresist pattern.
  19. 제 18 항에 있어서, 19. The method of claim 18,
    상기 화소 전극은 The pixel electrode is
    상기 게이트 라인과 나란한 화소 전극 수평부와; The gate line and the pixel electrode parallel to the horizontal portion and;
    상기 화소 전극 수평부로부터 연장되어 상기 화소 영역에 나란한 다수의 화소 전극 핑거부로 형성되는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법. Method of manufacturing a thin film transistor substrate, wherein the pixel electrode extends from the horizontal portion is formed as a plurality of pixels parallel to the electrode fingers on the pixel region.
  20. 제 19 항에 있어서, 20. The method of claim 19,
    상기 제1 도전 패턴군을 형성하는 단계는 Forming a first conductive pattern group is
    상기 기판상에 상기 게이트 라인과 나란한 공통 라인 및 상기 공통라인으로부터 연장된 공통 패드 하부 전극을 상기 제1 도전 패턴군과 동시에 형성하고, The common lower electrode pads extended from the common line and the common line parallel to the gate lines on the substrate and forming the first conductive pattern group and at the same time,
    상기 제1 및 제2 접촉홀을 형성하는 단계는 Forming the first and second contact holes
    상기 공통 패드 하부전극을 노출시키는 제3 접촉홀 및 상기 공통라인의 일부를 노출시키는 제4 접촉홀을 상기 제1 및 제2 접촉홀과 동시에 형성하고, A third contact hole exposing the common pad lower electrode, and forming a fourth contact hole exposing a portion of the common line at the same time as the first and second contact holes,
    상기 단일층의 화소 전극, 게이트 패드 상부 전극 및 데이터 패드 상부 전극을 형성하는 단계는 Forming a pixel electrode, the gate pad upper electrode and the data pad upper electrode of the single-layer
    상기 제3 접촉홀을 통해 상기 공통패드 하부 전극과 접속되는 공통 패드 상부 전극 및 상기 제4 접촉홀을 통해 상기 공통 라인과 접속되고 상기 화소 전극 핑거부와 나란한 공통 전극을 상기 단일층의 화소 전극 및 게이트 패드 상부 전극과 동시에 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. Wherein said common pad lower common pad upper electrode connected to the electrode and via the fourth contact hole is connected with the common line to the common electrode side by side with the pixel electrode fingers wherein a single layer through the third contact hole pixel electrode and method of manufacturing a thin film transistor substrate so as to form at the same time as the gate pad upper electrode.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다. Claim 21 has been abandoned readable medium upon payment.
    제 20 항에 있어서, 21. The method of claim 20,
    상기 보호막은 상기 공통 패드를 제외한 상기 공통 전극 및 공통 라인을 덮도록 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. The protective film A method of manufacturing a thin film transistor substrate, characterized in that is formed to cover the common electrode and the common line, except for the common pad.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다. 22. The readable medium giving upon payment.
    제 20 항에 있어서, 21. The method of claim 20,
    상기 화소 전극의 수평부가 상기 게이트 절연막을 사이에 두고 상기 공통 라인과 중첩되도록 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. Method of manufacturing a thin film transistor substrate, characterized in that the horizontal portion of the pixel electrodes sandwiching the gate insulating film formed to overlap with the common line.
  23. 제 15 항에 있어서, 16. The method of claim 15,
    상기 화소 전극, 상기 게이트 패드 상부 전극 및 데이터 패드 상부 전극은 상기 투명 금속층 및 소스/드레인 금속층을 포함하는 이중층 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. The pixel electrode, the gate pad upper electrode and the data pad upper electrode is a method of manufacturing a thin film transistor substrate, it characterized in that the double layer formation, including the transparent metal layer and the source / drain metal layer.
  24. 제 23 항에 있어서, 24. The method of claim 23,
    상기 제2 도전 패턴군을 형성하고, 상기 활성층을 노출시키는 단계는 Forming a second conductive pattern group, and exposing the active layer
    상기 반도체 패턴이 형성된 게이트 절연막 상에 상기 투명 금속층 및 소스/드레인 금속층을 적층하는 단계와; Laminating the transparent metal layer and the source / drain metal layer on the gate insulating film is formed with the semiconductor pattern;
    상기 소스/드레인 금속층 위에 제2 포토레지스트 패턴을 형성하는 단계와; Forming a second photoresist pattern over the source / drain metal layer and;
    상기 제2 포토레지스트 패턴을 마스크로 상기 투명 금속층, 소스/드레인 금속층 및 반도체 패턴의 오믹 접촉층을 식각하여 상기 제2 도전 패턴군을 패터닝하고, 상기 활성층을 노출시키는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. The second photoresist pattern as a mask by etching the ohmic contact layer of the transparent metal layer, a source / drain metal layer and the semiconductor pattern, and patterning the second conductive pattern group, comprising the step of exposing the active layer method of manufacturing a thin film transistor substrate.
  25. 제 24 항에 있어서, 25. The method of claim 24,
    상기 화소 전극은 The pixel electrode is
    상기 게이트 라인과 나란한 화소 전극 수평부와; The gate line and the pixel electrode parallel to the horizontal portion and;
    상기 화소 전극 수평부로부터 연장되어 상기 화소 영역에 나란한 다수의 화소 전극 핑거부로 형성되는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법. Method of manufacturing a thin film transistor substrate, wherein the pixel electrode extends from the horizontal portion is formed as a plurality of pixels parallel to the electrode fingers on the pixel region.
  26. 제 25 항에 있어서, 26. The method of claim 25,
    상기 제1 도전 패턴군을 형성하는 단계는 Forming a first conductive pattern group is
    상기 기판상에 상기 게이트 라인과 나란한 공통 라인, 상기 공통라인으로부터 연장되어 화소 전극의 핑거부와 나란한 공통전극 및 상기 공통 라인으로부터 연장된 공통 패드 하부 전극을 상기 제1 도전 패턴군과 동시에 형성하고, On the substrate and form a common pad lower electrode extension extending from a common line, said common line parallel to the gate line from the common electrode and the common line parallel to the fingers of the pixel electrode at the same time as the first conductive pattern group,
    상기 제1 및 제2 접촉홀을 형성하는 단계는 Forming the first and second contact holes
    상기 공통 패드 하부전극을 노출시키는 제3 접촉홀을 상기 제1 및 제2 접촉홀과 동시에 형성하고, And forming the contact holes at the same time the third and the first and second contact hole exposing the common pad lower electrode,
    상기 이중층의 화소 전극, 게이트 패드 상부 전극 및 데이터 패드 상부 전극을 형성하는 단계는 Forming a pixel electrode, the gate pad upper electrode and the data pad upper electrode of the double layer is
    상기 제3 접촉홀을 통해 상기 공통패드 하부 전극과 접속되는 공통 패드 상부 전극을 상기 이중층의 상기 화소 전극, 게이트 패드 상부 전극 및 데이터 패드 상부 전극과 동시에 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. The third manufacturing method of the common pad lower electrode and the pixel electrode of the common pad upper electrode connected to the double layer, a gate pad upper electrode and the data pad, the thin film transistor substrate as to form at the same time as the upper electrode through the contact hole .
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다. Claim 27 is set when the registration fee has been paid to give up.
    제 26 항에 있어서, 27. The method of claim 26,
    상기 보호막은 상기 공통 패드를 제외한 상기 공통 전극 및 공통 라인을 덮도록 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. The protective film A method of manufacturing a thin film transistor substrate, characterized in that is formed to cover the common electrode and the common line, except for the common pad.
  28. 청구항 28은(는) 설정등록료 납부시 포기되었습니다. Claim 28 is set when the registration fee has been paid to give up.
    제 26 항에 있어서, 27. The method of claim 26,
    상기 화소 전극의 수평부가 상기 게이트 절연막을 사이에 두고 상기 공통 라인과 중첩되도록 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. Method of manufacturing a thin film transistor substrate, characterized in that the horizontal portion of the pixel electrodes sandwiching the gate insulating film formed to overlap with the common line.
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