KR101231163B1 - 회로 모듈의 제조방법 - Google Patents

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타카카즈 아카시
히로키 타카야마
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미쓰미덴기가부시기가이샤
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Abstract

제조비용의 상승을 억제하고, 더한층의 박형화가 가능한 회로 모듈의 제조방법을 제공하는 것을 목적으로 한다.
소정의 영역에 배선 패턴이 형성되어 있는 기판 위에 반도체 부품이 탑재되고, 상기 반도체 부품이 밀봉제로 밀봉되어 있는 회로 모듈의 제조방법으로서, 상기 기판 위에 상기 반도체 부품을 배치하는 제 1 공정과, 상기 반도체 부품을 상기 배선 패턴과 전기적으로 접속하는 제 2 공정과, 상기 반도체 부품을 상기 밀봉제로 밀봉하는 제 3 공정과, 상기 기판 위의 상기 밀봉제로 밀봉되어 있지 않은 영역에, 전자부품을 실장하는 제 4 공정을 갖는 것을 특징으로 한다.
배선 패턴, 기판, 반도체 부품, 밀봉제, 회로 모듈, 전자부품, 회로 모듈의 제조방법.

Description

회로 모듈의 제조방법{MANUFACTURING METHOD OF CIRCUIT MODULE}
본 발명은 반도체 부품이 밀봉제로 밀봉되어 있는 회로 모듈의 제조방법에 관한 것이다.
종래부터, 휴대기기의 전원으로서 사용되는, 전지를 보호하는 전지 보호 회로 모듈 등의, 소형화가 요구되는 회로 모듈에는, 소위 COB(chip on board) 구조가 사용되고 있다. COB 구조란 기판 위에 IC, FET 등의 베어 칩 등이 직접 실장되고, 와이어 본딩 등으로 기판 위의 배선 패턴과 전기적으로 접속된 후, 수지로 밀봉된 구조이다. COB 구조를 채용함으로써, 디스크리트 구조와 비교하여 회로 모듈을 박형화할 수 있다. 이하에 구체예를 제시한다.
도 1은 종래의 디스크리트 구조의 회로 모듈을 예시하는 평면도이다. 도 2는 도 1의 A-A선을 따르는 단면도이다. 도 1 및 도 2를 참조하면, 회로 모듈(100)은 기판(110a)과, 배선 패턴(120a 및 120b)과, 스루홀(130)과, 솔더 레지스트(140a 및 140b)와, FET(160)와, IC(170)와, 크림 땜납(180)과, 전자부품(190)을 갖는다.
회로 모듈(100)에서, 기판(110a)의 일방의 면에는, 배선 패턴(120a)이 형성되어 있고, 배선 패턴(120a) 위에는, 실장되는 부품과 전기적으로 접속되는 부분 (이하, 패드라고 함)에 개구부를 갖는 솔더 레지스트(140a)가 형성되어 있다. FET(160) 및 IC(170)는, 예를 들면, SOP(Small Outline Package) 등의 몰드 패키지품으로, 솔더 레지스트(140a) 위에 배치되어 있다. FET(160) 및 IC(170)의 단자(160a 및 170a)는 크림 땜납(180)에 의해 대응하는 패드와 전기적으로 접속되어 있다.
전자부품(190)은 크림 땜납(180)에 의해 대응하는 패드와 전기적으로 접속되어 있다. 또한, 기판(110a)의 타방의 면에, 배선 패턴(120b)이 형성되어 있고, 배선 패턴(120b) 위에는 솔더 레지스트(140b)가 형성되어 있다. 솔더 레지스트(140b)에는, 필요에 따라 개구부가 설치되어, 부품의 실장이나, 외부 회로 등과의 전기적 접속을 실현한다.
기판(110a)의 일방의 면에 형성되어 있는 소정의 배선 패턴(120a)과, 기판(110a)의 타방의 면에 형성되어 있는 소정의 배선 패턴(120b)은 스루홀(130)에 의해 전기적으로 접속되어 있다. 또한, 회로 모듈(100)은 기판(110a)의 일방의 면이나 기판(110a)의 타방의 면에, 외부 회로 등과 전기적 접속을 행하기 위한 외부 접속용 단자 등(도시 생략)을 갖는다.
이와 같이, 종래의 디스크리트 구조의 회로 모듈(100)은, 예를 들면, SOP(Small Outline Package) 등의 몰드 패키지품의 FET(160) 및 IC(170)가 탑재되어 있다. 몰드 패키지품의 FET(160)나 IC(170)는 그것 자신이 두껍기 때문에, 회로 모듈(100)을 박형화(저배화(低背化))하는 것은 곤란하다.
도 3은 종래의 COB 구조의 회로 모듈을 예시하는 평면도이다. 도 4는 도 3 의 B-B선을 따르는 단면도이다. 도 3 및 도 4에서, 도 1 및 도 2와 동일 부품에 대해서는, 동일한 부호를 붙이고, 그 설명은 생략하는 경우가 있다. 도 3 및 도 4를 참조하면, 회로 모듈(200)은 도 1 및 도 2에 도시하는 회로 모듈(100)의 FET(160) 및 IC(170)가 FET 베어 칩(260) 및 IC 베어 칩(270)으로 치환되고, 단자(160a 및 170a)가 본딩 와이어(260a 및 270a)로 치환되고, 밀봉 수지(300)가 추가된 것이다. 회로 모듈(200)의 그 이외의 부분은 회로 모듈(100)과 동일하게 구성된다. 이하, 회로 모듈(200)에 대하여, 회로 모듈(100)과 상이한 부분에 대해서만 설명한다.
회로 모듈(200)에서, FET 베어 칩(260) 및 IC 베어 칩(270)은 배선 패턴(120a) 위에 고착제(250)에 의해 고정되어 있고, FET 베어 칩(260) 및 IC 베어 칩(270)의 각각의 하면에 있는 패드(도시 생략)와, FET 베어 칩(260) 및 IC 베어 칩(270) 하부에 배치된 배선 패턴(120a)이 고착제(250)를 통하여 전기적으로 접속되어 있다.
또, FET 베어 칩(260) 및 IC 베어 칩(270)의 각각의 상면에 있는 전극 패드(도시 생략)는 본딩 와이어(260a 및 270a)에 의해 기판(110a) 상의 대응하는 패드와 전기적으로 접속되어 있다. 밀봉 수지(300)는 FET 베어 칩(260) 및 IC 베어 칩(270), 및, 전자부품(190)을 밀봉하고 있다. 또한, 회로 모듈(200)은 기판(110a)의 일방의 면의 밀봉 수지(300)에 의해 밀봉되어 있지 않은 영역이나 기판(110a)의 타방의 면에, 외부 회로 등과 전기적 접속을 행하기 위한 외부 접속용 단자 등(도시 생략)을 가지고 있다.
계속해서, 종래의 COB 구조의 회로 모듈(200)의 제조방법에 대하여 설명한다. 도 5는 종래의 회로 모듈의 제조 공정을 예시하는 플로우차트이다. 도 5를 참조하면서 회로 모듈(200)의 제조방법에 대하여 설명한다.
도 5에서, 공정 1은 전자부품 실장 공정이다(S100). 처음에, 배선 패턴(120a 및 120b) 위에 소정의 개구부를 갖는 솔더 레지스트(140a 및 140b)가 형성된 집합 기판(복수의 기판(110a)이 집합된 기판)을 준비하고, 전자부품(190)이 실장되는 위치에 대응하는 패드 부분에 크림 땜납(180)을 인쇄한다. 이어서, 크림 땜납(180)이 인쇄되어 있는 부분에, 전자부품(190)을 소정의 실장기에 의해 실장한다. 전자부품(190)이 실장된 후에, 집합 기판은 소정의 리플로우 노에 넣어지고, 각 패드 부분과 각 패드 부분에 대응하는 전자부품(190)의 랜드 부분이 크림 땜납(180)에 의해 전기적으로 접속된다.
공정 2는 세정 공정이며, 공정 1에서 집합 기판에 부착된 플럭스 잔사 등의 부착물을 제거하는 공정이다(S101). 공정 2에 의해, 후술하는 공정에서의 본딩 와이어의 접합강도의 향상이나 수지 밀봉의 밀착성 향상 등을 도모할 수 있다.
공정 3은 베어 칩 실장 공정이다(S102). 처음에, FET 베어 칩(260) 및 IC 베어 칩(270)이 실장되는 위치에 대응하는 배선 패턴(120a) 위에 고착제(250)를 도포한다. 이어서, 고착제(250) 위에 FET 베어 칩(260) 및 IC 베어 칩(270)을 소정의 실장기에 의해 실장한다. 실장 후, 오븐 등에서 고착제(250)를 경화시킨다.
공정 4는 와이어 본딩 공정으로, FET 베어 칩(260) 및 IC 베어 칩(270)의 각각의 상면에 있는 전극 패드(도시 생략)를, 본딩 와이어(260a 및 270a)에 의해 집 합 기판 위의 대응하는 패드 부분과 전기적으로 접속한다(S103). 도 6은 클램핑 지그가 집합 기판을 클램핑 하는 모습을 모식적으로 도시하는 도면이다. 와이어 본딩 공정에서는, 도 6에 도시하는 바와 같이, 처음에 클램핑 지그(500)로 집합 기판을 클램핑 하고, 이어서 와이어 본딩을 행한다. 이때, 클램핑 지그(500)는, 공정 1에서 전자부품(190)을 실장한 영역을 클램핑 할 수는 없으므로, 도 6에 도시하는 바와 같이 전자부품(190)이 실장되어 있지 않은 영역을 클램핑 한다.
공정 5는 밀봉 공정으로, 집합 기판의 FET 베어 칩(260)이나 IC 베어 칩(270) 등이 실장되어 있는 측의 면에, 소정의 마스크, 스퀴지 등을 사용하여 밀봉 수지(300)를 인쇄한다(S104). 밀봉 수지(300)를 인쇄한 후에, 가열, UV 조사 등에 의해 밀봉 수지(300)를 경화시켜, FET 베어 칩(260) 및 IC 베어 칩(270), 전자부품(190) 등을 밀봉한다.
공정 6은 집합 기판 분할 공정이다(S105). 소정의 다이서 등을 사용하여 집합 기판을 소정의 위치에서 분할함으로써 낱개화하고, 도 3 및 도 4에 도시하는 COB 구조의 회로 모듈(200)이 제조된다. 또한, 통상, 공정 1, 공정 2 및 공정 6은 프로세스 룸에서 행해지고, 공정 3부터 공정 5는 클린룸에서 행해진다. 여기에서, 클린룸이란 외계로부터 구획되어 있고, 공기 중에 있어서의 부유 미소입자나 부유 미생물이 한정된 청정도 레벨 이하로 관리되고 있는 공간이다. 또한, 프로세스 룸이란 클린룸 정도로 엄격하게 청정도 레벨은 관리되고 있지 않지만, 전자부품 실장 등을 행하기에 충분한 정도의 청정도 레벨로 관리되고 있는 공간이다.
이와 같이, 종래의 COB 구조의 회로 모듈(200)은 집합 기판 위에 FET 베어 칩(260) 및 IC 베어 칩(270)이 직접 실장되고, 본딩 와이어(260a 및 270a)로 집합 기판 위의 배선 패턴(120a)과 접속된 후, 전자부품(190) 등도 포함하여 밀봉 수지(300)로 밀봉된 구조이다. COB 구조를 채용함으로써, 회로 모듈(200)은 회로 모듈(100)과 비교하여 박형화(저배화)할 수 있다. 또, COB 구조를 채용함으로써, FET나 IC가 드러나기 않기 때문에, 회로 모듈(200)은 회로 모듈(100)과 비교하여 내수성이 우수하고 신뢰성이 높다.
특허문헌 1: 일본 특개 2002-190564호 공보
특허문헌 2: 일본 특개 2007-142297호 공보
그렇지만, 종래의 COB 구조를 갖는 회로 모듈은, 도 3 및 도 4에 도시하는 바와 같이, 전자부품도 포함하여 밀봉 수지로 밀봉되어 있기 때문에, 밀봉에 사용하는 수지의 양이 많아, 회로 모듈의 제조비용의 상승을 초래한다고 하는 문제가 있었다.
또, 전자부품은 FET 베어 칩이나 IC 베어 칩보다도 두꺼운 경우도 있지만, 이러한 경우에도 전자부품을 포함한 FET 베어 칩이나 IC 베어 칩이 밀봉 수지로 밀봉되어 있기 때문에, 회로 모듈의 더한층의 박형화를 실현하는 것이 곤란하다고 하는 문제가 있었다.
본 발명은, 상기를 감안하여 이루어진 것으로, 제조비용의 상승을 억제하여, 더한층의 박형화가 가능한 회로 모듈의 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 소정의 영역에 배선 패턴(12a)이 형성되어 있는 기판(11) 위에 반도체 부품(16, 17, 36, 37)이 탑재되고, 상기 반도체 부품(16, 17, 36, 37)이 밀봉제(20)로 밀봉되어 있는 회로 모듈(10, 30)의 제조방법으로서, 상기 기판(11) 위에 상기 반도체 부품(16, 17, 36, 37)을 배치하는 제 1 공정과, 상기 반도체 부품(16, 17, 36, 37)을 상기 배선 패턴(12a)과 전기적으로 접속하는 제 2 공정과, 상기 반도체 부품(16, 17, 36, 37)을 상기 밀봉제(20)로 밀봉하는 제 3 공정과, 상기 기판(11) 위의 상기 밀봉제(20)로 밀봉되어 있지 않은 영역에, 전자부품(19)을 실장하는 제 4 공정을 갖는 것을 특징으로 한다.
또한, 상기 괄호 내의 참조부호는 이해를 쉽게 하기 위하여 붙인 것으로, 일례에 지나지 않으며, 도시된 태양에 한정되는 것은 아니다.
본 발명에 의하면, 제조비용의 상승을 억제하고, 더 한층의 박형화가 가능한 회로 모듈의 제조방법을 제공할 수 있다.
(발명을 실시하기 위한 최선의 형태)
이하, 도면을 참조하여, 본 발명을 실시하기 위한 최선의 형태의 설명을 행한다.
<제 1 실시형태>
[본 발명의 제 1 실시형태에 따른 회로 모듈의 구조]
처음에, 본 발명의 제 1 실시형태에 따른 회로 모듈의 구조에 대하여 설명한다. 도 7은 본 발명의 제 1 실시형태에 따른 회로 모듈을 예시하는 평면도이다. 도 8은 도 7의 C-C선을 따르는 단면도이다. 도 7 및 도 8을 참조하면, 회로 모듈(10)은 기판(11a)과, 배선 패턴(12a 및 12b)과, 스루홀(13)과, 솔더 레지스트(14a 및 14b)와, 고착제(15)와, FET 베어 칩(16)과, 본딩 와이어(16a)와, IC 베어 칩(17)과, 본딩 와이어(17a)와, 크림 땜납(18)과, 전자부품(19)과, 밀봉 수지(20)를 갖는다.
회로 모듈(10)에서, 기판(11a)의 일방의 면에는, 배선 패턴(12a)이 형성되어 있고, 배선 패턴(12a) 위에는, 실장되는 부품과 전기적으로 접속되는 부분(이하, 패드라고 함)에 개구부를 갖는 솔더 레지스트(14a)가 형성되어 있다. 반도체 부품인 FET 베어 칩(16) 및 IC 베어 칩(17)은 배선 패턴(12a) 위에 고착제(15)에 의해 고착되어 있다. 고착제(15)로서 도전성의 고착제를 사용한 경우에는, FET 베어 칩(16) 및 IC 베어 칩(17)의 각각의 하면에 있는 패드(도시 생략)와, FET 베어 칩(16) 및 IC 베어 칩(17) 하부에 배치된 배선 패턴(12a)을 고착제(15)를 통하여 전기적으로 접속할 수 있다.
또, FET 베어 칩(16) 및 IC 베어 칩(17)의 각각의 상면에 있는 전극 패드(도시 생략)는 본딩 와이어(16a 및 17a)에 의해 기판(11a) 위의 대응하는 패드와 전기적으로 접속되어 있다. 전자부품(19)은 대응하는 패드 위에 인쇄된 크림 땜납(18)에 의해 납땜되어, 대응하는 패드와 전기적으로 접속되어 있다. 또, 기판(11a)의 타방의 면에는, 배선 패턴(12b)이 형성되어 있고, 배선 패턴(12b) 위에는, 솔더 레지스트(14b)가 형성되어 있다. 솔더 레지스트(14b)에는, 필요에 따라 개구부가 설치되어, 부품의 실장이나, 외부 회로 등과의 전기적 접속을 실현한다.
기판(11a)의 일방의 면에 형성되어 있는 소정의 배선 패턴(12a)과, 기판(11a)의 타방의 면에 형성되어 있는 소정의 배선 패턴(12b)은 스루홀(13)에 의해 전기적으로 접속되어 있다. 밀봉 수지(20)는 FET 베어 칩(16) 및 IC 베어 칩(17)만을 밀봉하고 있고, 전자부품(19)은 밀봉되어 있지 않다. 또한, 회로 모듈(10)은 기판(11a)의 일방의 면의 밀봉 수지(20)에 의해 밀봉되어 있지 않은 영역이나 기판(11a)의 타방의 면에 외부 회로 등과 전기적 접속을 행하기 위한 외부 접속용 단 자 등(도시 생략)을 가지고 있다.
이와 같이, FET 베어 칩(16) 및 IC 베어 칩(17)만을 밀봉 수지(20)에 의해 밀봉함으로써, FET 베어 칩(160) 및 IC 베어 칩(170)뿐만 아니라 전자부품(190)도 밀봉하고 있었던 종래의 회로 모듈(200)에 비해 밀봉 수지(20)를 구성하는 재료의 사용량을 저감할 수 있다. 또, FET 베어 칩(16) 및 IC 베어 칩(17)만을 밀봉 수지(20)에 의해 밀봉함으로써, 전자부품(19)이 FET 베어 칩(16) 및 IC 베어 칩(17)보다도 두꺼운 경우에도, 회로 모듈(10)의 총 두께를 얇게 하는 것(저배화)이 가능하다. 또, 기판(11a)과 접하는 부분의 밀봉 수지(20)의 면적이 종래의 회로 모듈(200)의 기판(110a)과 접하는 부분의 밀봉 수지(200)의 면적에 비해 작기 때문에, 기판(11a)의 휨을 저감할 수 있다.
[본 발명의 제 1 실시형태에 따른 회로 모듈의 제조방법]
계속해서, 본 발명의 제 1 실시형태에 따른 회로 모듈의 제조방법에 대하여 설명한다. 도 9는 본 발명의 제 1 실시형태에 따른 회로 모듈의 제조 공정을 예시하는 플로우차트이다. 도 10∼도 16은, 본 발명의 제 1 실시형태에 따른 회로 모듈의 제조 공정을 예시하는 도면이다. 도 9∼도 16을 참조하면서 회로 모듈(10)의 제조방법에 대하여 설명한다.
(공정 1)
도 9에 도시하는 공정 1은 베어 칩 실장 공정이다(S10). 공정 1은 클린룸에서 행해진다. 공정 1에서는, 처음에 도 10에 도시하는 집합 기판(11)을 준비한다. 도 10은 회로 모듈이 형성되는 집합 기판을 예시하는 평면도이다. 도 10에 도시하 는 집합 기판(11)에서, D는 후술하는 공정 5에서 집합 기판(11)을 분할하는 위치(이후, 분할위치(D)라고 함)를 나타내고 있다. 집합 기판(11)은, 후술하는 공정 5에서, 분할위치(D)에서 분할됨으로써 기판(11a)으로 되는 기판으로, 집합 기판(11) 위의 1점쇄선으로 둘러싸인 영역에는, 복수(이 경우에는, 27개)의 회로 모듈(10)이 형성된다. 집합 기판(11)으로서는, 예를 들면, 유리 에폭시 기판 등을 사용할 수 있다. 집합 기판(11)의 두께는, 예를 들면, 0.3mm∼0.8mm 정도이다.
집합 기판(11)의 일방의 면에는, 배선 패턴(12a)(도시 생략)이 형성되어 있고, 배선 패턴(12a)(도시 생략) 위에는, 패드 부분을 노출하는 개구부를 갖는 솔더 레지스트(14a)(도시 생략)가 형성되어 있다. 패드 부분에는, 예를 들면 Au 도금 등이 시행되어 있는 경우가 있다. 집합 기판(11)의 타방의 면에는, 배선 패턴(12b)(도시 생략)이 형성되어 있고, 배선 패턴(12b)(도시 생략) 위에는, 솔더 레지스트(14b)(도시 생략)가 형성되어 있다. 솔더 레지스트(14b)(도시 생략)에는, 필요에 따라 개구부가 설치되어 있는 경우도 있다. 배선 패턴(12a 및 12b)(도시 생략)의 재료는, 예를 들면, Cu 등이다. 배선 패턴(12a 및 12b)(도시 생략)의 두께는, 예를 들면, 35㎛이다. 솔더 레지스트(14a 및 14b)(도시 생략)의 재료는, 예를 들면, 감광성 수지 조성물 등이다. 솔더 레지스트(14a 및 14b)(도시 생략)의 두께는, 예를 들면, 30㎛이다.
집합 기판(11)의 일방의 면에 형성되어 있는 소정의 배선 패턴(12a)(도시 생략)과, 집합 기판(11)의 타방의 면에 형성되어 있는 소정의 배선 패턴(12b)(도시 생략)은 스루홀(13)(도시 생략)에 의해 전기적으로 접속되어 있다. 스루홀(13)(도 시 생략)은, 예를 들면, 관통구멍에 Cu 도금 등이 시행된 것이다.
이어서, 도 11에 도시하는 바와 같이, 준비한 집합 기판(11)의 FET 베어 칩(16) 및 IC 베어 칩(17)이 실장되는 위치에 대응하는 배선 패턴(12a) 위에 고착제(15)를 도포하고, 고착제(15) 위에 FET 베어 칩(16) 및 IC 베어 칩(17)을 소정의 실장기에 의해 실장한다. 그리고, 실장 후, 오븐 등에서 고착제(15)를 경화시킨다. 고착제(15)로서는, 예를 들면, 에폭시 수지 등의 열경화성 접착제 등을 사용할 수 있다.
(공정 2)
도 9에 나타내는 공정 2는 와이어 본딩 공정이다(S11). 공정 2는 클린룸에서 행해진다. 공정 2에서는, 처음에 도 12에 도시하는 바와 같이, 클램핑 지그(50)로 집합 기판(11)을 클램핑하고, 그 후 와이어 본딩을 행한다. 이때, 클램핑 지그(50)는 전자부품(19)이 실장되어 있지 않은 영역을 클램핑하지만, 본 발명의 제 1 실시형태에 따른 회로 모듈의 제조방법에서는, 와이어 본딩을 행할 때는, 아직 전자부품(19)은 실장되어 있지 않다. 따라서, 후술하는 공정 4에서 전자부품(19)이 실장될 영역도 클램핑할 수 있다.
종래의 회로 모듈의 제조방법에서는, 도 6에 도시하는 바와 같이, 클램핑 가능한 영역이 제한되어 있었다. 그 결과, 집합 기판의 클램핑이 불충분한 것에 기인하여 집합 기판의 들뜸 등이 발생하고, 와이어 본딩성이 저하된다고 하는 문제가 있었다. 본 발명의 제 1 실시형태에 따른 회로 모듈의 제조방법에서는, 와이어 본딩을 행할 때는, 아직 전자부품(19)은 실장되어 있지 않기 때문에, 전자부품(19)이 실장될 영역도 클램핑할 수 있다. 그 결과, 종래의 회로 모듈의 제조방법과 같이 클램핑 가능한 영역이 제한되어, 와이어 본딩성이 저하된다는 문제가 없이, 와이어 본딩성을 향상할 수 있다.
이어서 도 13에 도시하는 바와 같이, FET 베어 칩(16) 및 IC 베어 칩(17)을 본딩 와이어(16a 및 17a)로 대응하는 패드 부분과 전기적으로 접속한다. 본딩 와이어(16a 및 17a)로서는, 예를 들면, Au 와이어 등을 사용할 수 있다. 이어서, 클램핑 지그(50)의 클램핑을 해제하고, 집합 기판(11)을 클램핑 지그(50)로부터 떼어낸다.
(공정 3)
도 9에 도시하는 공정 3은 밀봉 공정이다(S12). 공정 3은 클린룸에서 행해진다. 공정 3에서는, 처음에 집합 기판(11)의 FET 베어 칩(16) 등이 실장되어 있는 측의 면에 소정의 마스크, 스퀴지 등을 사용하여 밀봉 수지(20)를 인쇄한다. 이때, 소정의 마스크는 FET 베어 칩(16) 및 IC 베어 칩(17), 및, 본딩 와이어(16a 및 17a)를 노출시키고, 후공정에서 전자부품(19)이 실장될 영역을 덮도록 배치한다. 또, 밀봉 수지(20)로 밀봉되는 측의 면에 외부 접속단자가 형성될 영역이 있는 경우에는, 소정의 마스크는 외부 접속단자가 형성될 영역을 덮도록 배치한다. 이것에 의해, FET 베어 칩(16) 및 IC 베어 칩(17)만을 덮도록 밀봉 수지(20)가 인쇄된다. 밀봉 수지(20)를 인쇄한 후에, 가열, UV 조사 등에 의해 밀봉 수지(20)를 경화시키고, 도 14에 도시하는 바와 같이, FET 베어 칩(16) 및 IC 베어 칩(17)을 밀봉한다. 밀봉 수지(20)로서는, 예를 들면, 에폭시 수지 등의 열경화성 수지나 UV 수지 등을 사용할 수 있다.
이와 같이, 공정 3에서는, FET 베어 칩(16) 및 IC 베어 칩(17)만을 밀봉 수지(20)에 의해 밀봉함으로써, FET 베어 칩(260) 및 IC 베어 칩(270)뿐만 아니라 전자부품(190)도 밀봉하고 있었던 종래의 회로 모듈(200)에 비교하여 밀봉 수지(20)를 구성하는 재료의 사용량을 저감할 수 있다. 또, FET 베어 칩(16) 및 IC 베어 칩(17)만을 밀봉 수지(20)에 의해 밀봉함으로써, 전자부품(19)이 FET 베어 칩(16) 및 IC 베어 칩(17)보다도 두꺼운 경우에도, 회로 모듈(10)의 총 두께를 얇게 하는 것(저배화)이 가능하다. 또한, 기판(11a)과 접하는 부분의 밀봉 수지(20)의 면적이, 종래의 회로 모듈(200)의 기판(110a)과 접하는 부분의 밀봉 수지(200)의 면적에 비해 작기 때문에, 기판(11a)의 휨을 저감할 수 있다.
또한, 밀봉 수지(20)를 포팅에 의해 형성하는 방법도 있지만, 밀봉 수지(20)의 사용량이나 높이의 편차가 크고, 택트타임도 길기 때문에, 바람직한 방법이라고는 할 수 없다. 본원과 같이, 밀봉 수지(20)를 인쇄로 형성함으로써, 포팅에 의해 형성하는 경우와 비교하여, 밀봉 수지(20)의 사용량이나 높이의 편차를 적게 할 수 있고, 또, 택트타임도 짧게 할 수 있다.
(공정 4)
도 9에 도시하는 공정 4는 전자부품 실장 공정이다(S13). 공정 4는 프로세스 룸에서 행해진다. 공정 4에서는, 처음에 도 15에 도시하는 바와 같이, 집합 기판(11)의 FET 베어 칩(16) 등이 실장되어 있는 측의 면을 땜납 마스크(60)로 덮는다. 땜납 마스크(60)는 밀봉 수지(20)에 대응하는 부분을 피하는 단면으로 보아 볼록부를 가지며, 크림 땜납(18)을 인쇄할 부분만을 노출하도록 제작되어 있다. 이어서, 땜납 마스크(60)로부터 노출되는 부분에 크림 땜납(18)을 인쇄한다. 이것에 의해, 도 16에 도시하는 바와 같이, 전자부품(19)이 실장되는 위치에 대응하는 패드 부분에 크림 땜납(18)이 인쇄된다.
이어서, 크림 땜납(18)이 인쇄되어 있는 부분에, 전자부품(19)을 소정의 실장기에 의해 실장한다. 전자부품(19)은, 예를 들면, 칩 저항, 칩 컨덴서, 칩 서미스터 등이다. 전자부품(19)이 실장된 후에, 집합 기판(11)을 소정의 리플로우 노에 넣고, 각 패드 부분과 각 패드 부분에 대응하는 전자부품(19)의 랜드 부분을 크림 땜납(18)에 의해 전기적으로 접속한다.
(공정 5)
도 9에 도시하는 공정 5는 집합 기판 분할 공정이다(S14). 공정 5는 프로세스 룸에서 행해진다. 공정 5에서는, 집합 기판(11)을 소정의 다이서 등을 사용하여, 도 10에 도시하는 분할위치(D)에서 분할함으로써 낱개화한다. 이것에 의해, 도 7 및 도 8에 도시하는 회로 모듈(10)이 제조된다. 또한, 공정 1∼5 이외에, 필요에 따라, 밀봉 수지(20)로부터 노출되어 있는 외부 접속단자에 Ni판 등을 부착하는 공정이나, 전기적 특성 검사, 외관 검사 등을 행하는 공정이 추가되는 경우가 있다.
본 발명의 제 1 실시형태에 의하면, FET나 IC 등의 베어 칩만을 밀봉 수지에 의해 밀봉함으로써, FET나 IC 등의 베어 칩뿐만 아니라 전자부품도 밀봉하고 있었던 종래의 회로 모듈에 비교하여 밀봉 수지를 구성하는 재료의 사용량을 저감하는 것이 가능하게 되어, 제조비용의 상승을 억제할 수 있다. 또, FET나 IC 등의 베어 칩만을 밀봉 수지에 의해 밀봉함으로써, 전자부품이 FET나 IC 등의 베어 칩보다도 두꺼운 경우에도, 회로 모듈의 총 두께를 얇게 하는 것(저배화)이 가능하다. 또, 기판과 접하는 부분의 밀봉 수지의 면적이 종래의 회로 모듈에 비해 작기 때문에, 기판의 휨을 저감할 수 있다.
또한, 본 발명의 제 1 실시형태에 의하면, 베어 칩 실장 공정, 와이어 본딩 공정, 밀봉 공정, 전자부품 실장 공정, 집합 기판 분할 공정의 순서로 회로 모듈을 제조하기 때문에, 와이어 본딩을 행할 때는, 아직 전자부품은 실장되어 있지 않다. 따라서, 와이어 본딩 공정에서, 클램핑 지그로 집합 기판을 클램핑 할 때에, 후공정에서 전자부품이 실장될 영역도 클램핑 할 수 있다. 그 결과, 종래의 회로 모듈의 제조방법과 같이 클램핑 가능한 영역이 제한되어, 와이어 본딩성이 저하된다고 하는 문제가 없어, 와이어 본딩성을 향상할 수 있다.
또, 베어 칩 실장 공정, 와이어 본딩 공정, 및 밀봉 공정은 클린룸에서 행해지고, 전자부품 실장 공정 및 집합 기판 분할 공정은 프로세스 룸에서 행해진다. 그 결과, 종래의 회로 모듈의 제조방법과 같이, 최종적으로 회로 모듈이 되는 집합 기판 등이 프로세스 룸으로부터 클린룸으로 들어오고, 다시 프로세스 룸으로 되돌아오는 것과 같은 흐름으로 되지 않기 때문에, 제조 공정이 복잡하게 되지 않고 간소한 제조 공정을 실현하는 것이 가능하게 되어, 제조비용의 상승을 억제할 수 있다.
또, 베어 칩 실장 공정, 와이어 본딩 공정 및 밀봉 공정 전에는 전자부품 실 장 공정 등의 플럭스 잔사 등이 부착되는 공정이 없기 때문에, 종래의 회로 모듈의 제조방법과 같은 세정 공정이 불필요하게 되어, 간소한 제조 공정을 실현하는 것이 가능하게 되어, 제조비용의 상승을 억제할 수 있다.
<제 2 실시형태>
[본 발명의 제 2 실시형태에 따른 회로 모듈의 구조]
처음에, 본 발명의 제 2 실시형태에 따른 회로 모듈의 구조에 대하여 설명한다. 도 17은 본 발명의 제 2 실시형태에 따른 회로 모듈을 예시하는 평면도이다. 도 18은 도 17의 E-E선을 따르는 단면도이다. 도 17 및 도 18에서, 도 7 및 도 8과 동일 부품에 대해서는, 동일한 부호를 붙이고, 그 설명은 생략하는 경우가 있다. 도 17 및 도 18을 참조하면, 회로 모듈(30)은, 도 7 및 도 8에 도시하는 회로 모듈(10)의 FET 베어 칩(16) 및 IC 베어 칩(17)이 CSP 패키지의 FET(36) 및 IC(37)로 치환되고, 본딩 와이어(16a 및 17a)가 단자(36a 및 37a)로 치환된 것이다. 회로 모듈(30)의 그 이외의 부분은 회로 모듈(10)과 동일하게 구성된다. 이하, 회로 모듈(30)에 대하여, 회로 모듈(10)과 상이한 부분에 대해서만 설명한다.
CSP 패키지의 FET(36) 및 IC(37)는 단자(36a 및 37a)를 갖는다. 단자(36a 및 37a)는, 예를 들면, 땜납 범프나 금 범프 등이다. FET(36) 및 IC(37)의 단자(36a 및 37a)는 크림 땜납(18)에 의해 기판(11a) 위의 대응하는 패드와 전기적으로 접속되어 있다. 또한, 단자(36a 및 37a)가 땜납 범프인 경우에는, 리플로우 공정에서 과열되었을 때, 단자(36a 및 37a)와 크림 땜납(18)은 용융되어 합금화된다.
밀봉 수지(20)는 FET(36) 및 IC(37)만을 밀봉하고, 전자부품(19)은 밀봉하고 있지 않다.
이와 같이, CSP 패키지의 FET(36) 및 IC(37)만을 밀봉 수지(20)에 의해 밀봉함으로써, FET 베어 칩(160) 및 IC 베어 칩(170)뿐만 아니라 전자부품(190)도 밀봉하고 있었던 종래의 회로 모듈(200)에 비교하여 밀봉 수지(20)를 구성하는 재료의 사용량을 저감할 수 있다. 또, CSP 패키지의 FET(36) 및 IC(37)만을 밀봉 수지(20)에 의해 밀봉함으로써, 전자부품(19)이 FET(36) 및 IC(37)보다도 두꺼운 경우에도, 회로 모듈(30)의 총 두께를 얇게 하는 것(저배화)이 가능하다. 또한, 기판(11a)과 접하는 부분의 밀봉 수지(20)의 면적이 종래의 회로 모듈(200)의 기판(110a)에 접하는 부분의 밀봉 수지(200)의 면적에 비해 작기 때문에, 기판(11a)의 휨을 저감할 수 있다. 또, CSP 패키지의 FET(36) 및 IC(37)를 사용함으로써, 본딩 와이어를 접속하는 스페이스가 불필요하게 되기 때문에, 회로 모듈(30)을 소형화할 수 있다.
[본 발명의 제 2 실시형태에 따른 회로 모듈의 제조방법]
계속해서, 본 발명의 제 2 실시형태에 따른 회로 모듈의 제조방법에 대하여 설명한다. 도 19는 본 발명의 제 2 실시형태에 따른 회로 모듈의 제조 공정을 예시하는 플로우차트이다. 도 19에서, 도 9와 동일 부분에 대해서는, 동일한 부호를 붙이고, 그 설명은 생략하는 경우가 있다. 도 19에서, 도 9와 상이한 부분은 공정 1의 CSP 부품 실장 공정(S20) 및 공정 2의 세정 공정(S21)이다. 이하, 공정 1의 CSP 부품 실장 공정(S20) 및 공정 2의 세정 공정(S21)에 대해서만 설명한다.
(공정 1)
도 19에 나타내는 공정 1은 CSP 부품 실장 공정이다(S20). 공정 1은 프로세스 룸에서 행해진다. 공정 1에서는, 처음에 집합 기판(11)의 CSP 패키지의 FET(36) 및 IC(37)가 실장되어 있는 측의 면을 소정의 땜납 마스크로 덮는다. 소정의 땜납 마스크는 FET(36) 및 IC(37)의 단자(36a 및 37a)에 대응하는 부분의 배선 패턴(12a)(패드)만을 노출하도록 제작되어 있다. 이어서 소정의 땜납 마스크로부터 노출되는 부분에 크림 땜납(18)을 인쇄한다. 이것에 의해, 단자(36a 및 37a)에 대응하는 패드 부분에 크림 땜납(18)이 인쇄된다.
이어서, 크림 땜납(18)이 인쇄되어 있는 부분에, FET(36) 및 IC(37)를 소정의 실장기에 의해 실장한다. FET(36) 및 IC(37)가 실장된 후에, 집합 기판(11)을 소정의 리플로우 노에 넣고, 각 패드 부분과 각 패드 부분에 대응하는 FET(36) 및 IC(37)의 단자(36a 및 37a)를 크림 땜납(18)에 의해 전기적으로 접속한다. 또한, 단자(36a 및 37a)가 땜납 범프일 경우에는, 리플로우 공정에서 과열되었을 때, 단자(36a 및 37a)와 크림 땜납(18)은 용융되어 합금화 된다.
(공정 2)
도 19에 나타내는 공정 2는 세정 공정이다(S21). 공정 2는 프로세스 룸에서 행해진다. 공정 2는 공정 1에서 집합 기판(11)에 부착된 플럭스 잔사 등의 부착물을 제거하는 공정이다. 공정 2에 의해, 후공정에서의 수지 밀봉의 밀착성 향상 등을 도모할 수 있다.
본 발명의 제 2 실시형태에 의하면, CSP 패키지의 FET나 IC만을 밀봉 수지에 의해 밀봉함으로써, FET나 IC뿐만 아니라 전자부품도 밀봉하고 있었던 종래의 회로 모듈에 비교하여 밀봉 수지를 구성하는 재료의 사용량을 저감하는 것이 가능하게 되어, 제조비용의 상승을 억제할 수 있다. 또한, CSP 패키지의 FET나 IC만을 밀봉 수지에 의해 밀봉함으로써, 전자부품이 FET나 IC보다도 두꺼운 경우에도, 회로 모듈의 총 두께를 얇게 하는 것(저배화)이 가능하다. 또, 기판과 접하는 부분의 밀봉 수지의 면적이 종래의 회로 모듈에 비해 작기 때문에, 기판의 휨을 저감할 수 있다. 또, CSP 패키지의 FET나 IC를 사용함으로써, 본딩 와이어를 접속하는 스페이스가 불필요하게 되기 때문에, 회로 모듈을 소형화할 수 있다.
이상, 본 발명의 바람직한 실시형태에 대하여 상세히 설명했는데, 본 발명은 상기한 실시형태에 제한되지 않으며, 본 발명의 범위를 일탈하지 않고, 상기한 실시형태에 여러 변형 및 치환을 가할 수 있다.
예를 들면, 본 발명은 전지 보호 회로 모듈에 적용할 수 있지만, 다른 회로 모듈에 적용해도 상관없다.
또, 제 1 실시형태 및 제 2 실시형태에서, 집합 기판으로서, 배선 패턴이 양면(2층)에 형성되어 있는, 소위 양면(2층) 기판을 사용하는 예에 대하여 설명했지만, 배선 패턴이 될 수 있는 복수의 층이 스루홀에 의해 접속되어 있는, 예를 들면, 4층 등의 소위 다층 기판에도 본 발명은 동일하게 적용할 수 있다. 또한, 배선 패턴이 편면(1층)에 형성되어 있는, 소위 편면(1층) 기판을 사용해도 상관없다.
또, 제 1 실시형태 및 제 2 실시형태에서, 집합 기판 위에 IC, FET 및 전자부품을 실장하는 예에 대하여 설명했는데, 실장되는 부품은 이것들에 한정되지 않는다.
도 1은 종래의 디스크리트 구조의 회로 모듈을 예시하는 평면도이다.
도 2는 도 1의 A-A선을 따르는 단면도이다.
도 3은 종래의 COB 구조의 회로 모듈을 예시하는 평면도이다.
도 4는 도 3의 B-B선을 따르는 단면도이다.
도 5는 종래의 회로 모듈의 제조 공정을 예시하는 플로우차트이다.
도 6은 클램핑 지그가 집합 기판을 클램핑하는 모습을 모식적으로 도시하는 도면이다.
도 7은 본 발명의 제 1 실시형태에 따른 회로 모듈을 예시하는 평면도이다.
도 8은 도 7의 C-C선을 따르는 단면도이다.
도 9는 본 발명의 제 1 실시형태에 따른 회로 모듈의 제조 공정을 예시하는 플로우차트이다.
도 10은 본 발명의 제 1 실시형태에 따른 회로 모듈의 제조 공정을 예시하는 도면(그 1)이다.
도 11은 본 발명의 제 1 실시형태에 따른 회로 모듈의 제조 공정을 예시하는 도면(그 2)이다.
도 12는 본 발명의 제 1 실시형태에 따른 회로 모듈의 제조 공정을 예시하는 도면(그 3)이다.
도 13은 본 발명의 제 1 실시형태에 따른 회로 모듈의 제조 공정을 예시하는 도면(그 4)이다.
도 14는 본 발명의 제 1 실시형태에 따른 회로 모듈의 제조 공정을 예시하는 도면(그 5)이다.
도 15는 본 발명의 제 1 실시형태에 따른 회로 모듈의 제조 공정을 예시하는 도면(그 6)이다.
도 16은 본 발명의 제 1 실시형태에 따른 회로 모듈의 제조 공정을 예시하는 도면(그 7)이다.
도 17은 본 발명의 제 2 실시형태에 따른 회로 모듈을 예시하는 평면도이다.
도 18은 도 17의 E-E선을 따른 단면도이다.
도 19는 본 발명의 제 2 실시형태에 따른 회로 모듈의 제조 공정을 예시하는 플로우차트이다.
(부호의 설명)
10, 30 회로 모듈 11 집합 기판 11a 기판
12 배선 패턴 13 스루홀 14 솔더 레지스트
15 고착제 16 FET 베어 칩 16a, 17a 본딩 와이어
17 IC 베어 칩 18 크림 땜납 19 전자부품
20 밀봉 수지 36 FET 36a, 37a 단자
37 IC 50 클램핑 지그 60 땜납 마스크
D 분할위치

Claims (6)

  1. 소정의 영역에 배선 패턴이 형성되어 있는 기판 위에 베어 칩으로 이루어진 반도체 부품이 탑재되고, 상기 베어 칩으로 이루어진 반도체 부품이 밀봉제로 밀봉되어 있는 회로 모듈의 제조방법으로서,
    상기 기판 위에 상기 베어 칩으로 이루어진 반도체 부품을 배치하는 제 1 공정과,
    상기 제1 공정 후에, 상기 베어 칩으로 이루어진 반도체 부품을 상기 배선 패턴과 전기적으로 접속하는 제 2 공정과,
    상기 제 2 공정 후에, 상기 베어 칩으로 이루어진 반도체 부품을 상기 밀봉제로 밀봉하는 제 3 공정과,
    상기 제 3 공정 후에, 상기 기판 위의 상기 밀봉제로 밀봉되어 있지 않은 영역에, 전자부품을 실장하는 제 4 공정을 갖고,
    상기 제 1 공정, 상기 제 2 공정 및 상기 제 3 공정은 클린룸에서 행해지는 것을 특징으로 하는 회로 모듈의 제조방법.
  2. 제 1 항에 있어서, 상기 제 4 공정은 상기 밀봉제로 밀봉된 영역을 피하는 단면으로 보아 볼록부를 갖는 땜납 마스크를 상기 기판 위에 배치하는 공정과, 상기 땜납 마스크를 통하여 상기 배선 패턴 위에 땜납을 인쇄하는 공정을 포함하는 것을 특징으로 하는 회로 모듈의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 공정은 상기 베어 칩으로 이루어진 반도체 부품의 전극 패드를 상기 배선 패턴에 와이어 본딩하는 공정인 것을 특징으로 하는 회로 모듈의 제조방법.
  4. 제 3 항에 있어서, 와이어 본딩 하기 전에, 클램핑 지그가, 상기 베어 칩으로 이루어진 반도체 부품이 배치되는 영역을 포함하지 않고, 상기 제 4 공정에서 상기 전자부품이 실장되는 영역을 포함하는 영역을 클램핑 하는 것을 특징으로 하는 회로 모듈의 제조방법.
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