KR101211082B1 - ADC for cancelling column fixed pattern noise and CMOS image sensor using it - Google Patents

ADC for cancelling column fixed pattern noise and CMOS image sensor using it Download PDF

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문준호
김대윤
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동국대학교 산학협력단
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    • H03M1/56—Input signal compared with linear ramp

Abstract

본 발명은 고정 패턴 노이즈를 제거하기 위한 ADC에 관한 것으로서, 입력 전압(VIN)과 시간에 따라 일정한 기울기를 갖고 증가하는 램프(Ramp) 입력을 비교하고, 비교 결과를 싱크 시프트 출력부로 출력하는 비교부; C-FPN 제거용 메모리로부터 입력받은 C-FPN 제거용 정보와 비교부의 비교 결과에 기초하여 싱크 신호를 시프트하는 싱크 시프트 블록부; n 비트의 디지털 카운터 출력값을 n 비트 메모리 또는 C-FPN 제거용 메모리에 출력하는 n 비트 카운터; n 비트 카운터의 디지털 카운터 출력값을 시프트된 싱크 신호를 이용하여 저장하는 n 비트 메모리; 및 기준전압에 대응하는 n 비트 카운터의 디지털 카운터 출력값을 싱크 시프트 블록부에 제공하는 C-FPN 제거용 메모리를 포함하고, 싱크 신호는 n 비트 카운터의 디지털 카운터 출력값을 결정하는데 사용되는 신호인 것을 특징으로 하며, 컬럼 ADC 간의 변환특성 차이를 해결함으로써, CIS에서의 C-FPN 특성을 제거할 수 있어 향상된 이미지를 구현할 수 있다.The present invention relates to an ADC for removing fixed pattern noise, and compares an input voltage (V IN ) with a ramp input that increases with a constant slope over time, and outputs a comparison result to the sink shift output unit. part; A sync shift block unit for shifting a sync signal based on the comparison result of the C-FPN removal information received from the C-FPN removal memory and the comparison unit; an n bit counter for outputting an n bit digital counter output value to an n bit memory or a C-FPN removal memory; an n bit memory for storing the digital counter output value of the n bit counter using the shifted sync signal; And a C-FPN elimination memory for providing a digital counter output value of the n-bit counter corresponding to the reference voltage to the sync shift block unit, wherein the sync signal is a signal used to determine the digital counter output value of the n-bit counter. By solving the conversion characteristic difference between the column ADC, it is possible to remove the C-FPN characteristics in the CIS can implement an improved image.

Description

컬럼 고정 패턴 노이즈를 제거하기 위한 ＡＤＣ 및 이를 포함하는 ＣＭＯＳ 이미지 센서{ADC for cancelling column fixed pattern noise and CMOS image sensor using it}ADC for canceling column fixed pattern noise and CMOS image sensor using it

본 발명은 컬럼 고정 패턴 노이즈를 제거하기 위한 ADC(analog to digital converter)에 관한 것으로서, 더욱 상세하게는 CIS(CMOS Image sensor: CMOS 이미지 센서)에 포함된 컬럼 ADC(Column ADC)의 C-FPN(Column Fixed Pattern Noise) 특성을 제거하여 향상된 이미지를 구현할 수 있는 ADC 및 이를 포함하는 CMOS 이미지 센서에 관한 것이다.The present invention relates to an analog to digital converter (ADC) for removing column fixed pattern noise, and more particularly, to a C-FPN (column ADC) included in a CMOS image sensor (CIS). The present invention relates to an ADC and a CMOS image sensor including the same to remove the column fixed pattern noise.

이미지 센서(Image Sensor)란 사람의 눈이 수정체와 망막을 거쳐 물체를 인식하듯이, 수정체 역할을 하는 렌즈를 통과하여 들어온 영상신호를, 망막역할을 하는 이미지 센서가 기계가 이해할 수 있는 전기적 신호로 변환하는 장치이다. An image sensor is an electrical signal that can be understood by a machine as an image sensor that acts as a retina, as the human eye perceives objects through the lens and retina. The device to convert.

현재 이미지 센서는 카메라 폰, 보안/감시, 장난감, 게임, 의학, 또는 자동차 시스템 등의 다양한 분야에 적용됨으로써 우리 생활의 일부분이 되고 있다.Today, image sensors are becoming part of our lives by being applied to various fields such as camera phones, security / surveillance, toys, games, medicine, or automotive systems.

이러한 이미지 센서 중 저전력 소모, 저렴한 가격, 작은 사이즈의 장점을 가지고 있는 CIS(CMOS Image sensor: CMOS 이미지 센서)는 빠르게 시장을 넓혀가고 있다. 특히 낮은 전력소모는 휴대용 제품 적용에 매우 큰 장점으로 작용하고 있으며, 이후 경쟁제품에 비해 상대적으로 부족하였던 화질 개선을 통해 점차 고해상도, 고속 프레임 레이트(frame rate)를 요구하는 HDTV(High Definition TV) 및 UDTV (Ultra Definition TV) 등의 비디오 영역까지 그 응용범위를 확장해 나가고 있는 추세이다. Among these image sensors, CIS (CMOS Image Sensor), which has the advantages of low power consumption, low price, and small size, is expanding rapidly. In particular, low power consumption is a great advantage for portable applications, and HDTV (High Definition TV), which requires higher resolution and higher frame rate, has been gradually improved through the improvement of image quality, which was relatively insufficient compared to the competition. The application range is expanding to the video area such as UDTV (Ultra Definition TV).

이미지 센서의 활용 분야는 매우 다양하며, 이미 생활 속 깊이 자리 잡아 휴대 단말기, 카메라, 보안 카메라, 의료용 이미지센서 등 사용되지 않는 분야가 없을 정도로 다양하다. 이러한 이미지 센서의 종류 중 하나인 CIS을 이용할 경우 저면적, 저비용 생산이 가능하고, 기존의 이미지센서 시장을 주도 한 Charge-Coupled Device(CCD) 이미지센서에 비해 월등히 전력소모를 줄일 수 있어 친환경적이므로, 국내외적으로 심화되는 이미지센서 시장의 경쟁에서 기술 및 가격 경쟁력에서 우위를 점할 수 있는 장점이 있다.The field of application of the image sensor is very diverse, and it is already so deep in life that there are no unused fields such as mobile terminals, cameras, security cameras and medical image sensors. CIS, one of these image sensors, enables low-area, low-cost production, and significantly reduces power consumption compared to the Charge-Coupled Device (CCD) image sensor that has led the conventional image sensor market. There is an advantage in that it can be superior in technology and price competitiveness in the competition in the image sensor market intensifying at home and abroad.

도 1은 ADC의 배치에 따른 3가지 CIS 구조를 나타낸 것이다.Figure 1 shows three CIS structures according to the arrangement of the ADC.

도 1을 참조하면, CIS의 구조는 ADC의 배치에 따라 크게 3가지 구조로 나눌 수 있다. 1개의 ADC 만을 사용하는 도 1(a)의 싱글 ADC(single ADC)의 경우 1개의 ADC 만을 사용하므로 설계가 쉽다는 장점이 있으나 고해상도, 고속 CIS에서는 매우 높은 사양의 ADC 가 요구되며, 각 column 열 별로 배치되어 있는 CDS(Correlated Double Sampling) 회로의 아날로그 신호를 매우 긴 배선을 통하여 ADC로 전달하여야 하므로 속도가 제한적이며 잡음에 취약하다는 단점을 가진다. Correlated Double Sampling(CDS)이란 픽셀에서 리드 아웃(readout)시 발생하는 노이즈를 제거하기 위하여 참조값(reference value)과 신호값(signal value)을 각각 읽어 두 값의 차이로부터 순수한 신호레벨을 찾아내는 회로로서, CIS에 사용되는 싱글 슬로프 ADC에 픽셀 FPN을 줄이기 위해서 사용되는 보정회로이다.Referring to FIG. 1, the structure of the CIS may be roughly divided into three structures according to the arrangement of the ADC. In the case of a single ADC (single ADC) of FIG. 1 (a) that uses only one ADC, it has the advantage of easy design because only one ADC is used, but a high-resolution, high-speed CIS requires an ADC with a very high specification. The analog signal of the Correlated Double Sampling (CDS) circuit, which is arranged separately, must be transferred to the ADC through a very long wiring, which has the disadvantage of being limited in speed and vulnerable to noise. Correlated Double Sampling (CDS) is a circuit that reads the reference value and the signal value to find the pure signal level from the difference between the two values in order to remove noise generated when the pixel is read out. It is a compensation circuit used to reduce the pixel FPN in the single slope ADC used in the CIS.

도 1(b)의 컬럼 ADC는 각 column 열마다 ADC의 변환 과정을 수행하는 것으로 선택된 row 열의 모든 픽셀이 동시에 ADC에 입력된다. 이 구조는 속도, ADC 해상도, 전력소모를 고려할 때 적절한 타협점에 해당하는 구조로 널리 사용되지만 매우 좁은 간격으로 ADC를 배치하여야 하므로 설계가 매우 까다롭다. The column ADC of FIG. 1 (b) performs an ADC conversion process for each column column, and all pixels of the selected row column are simultaneously input to the ADC. This structure is widely used as an appropriate compromise in consideration of speed, ADC resolution, and power consumption, but the design is very difficult because the ADC must be arranged at very narrow intervals.

마지막으로 도 1(c)의 픽셀 ADC(Pixel ADC)는 모든 아날로그 신호와 디지탈 신호를 픽셀 안에 두고 디지털 정보만 전송하기 때문에, 신호취득 잡음을 크게 줄일 수 있다. 즉, 신호취득 시스템이 최대한 앞 단에서 A/D 변환을 실시하므로, 이 후에 추가되는 잡음의 영향을 줄일 수 있게 된다. 하지만 Pixel ADC가 각각의 픽셀마다 위치하기 때문에 해상도가 높아질수록 픽셀 크기 및 전력소모가 매우 커지게 되는 취약점을 갖는다. 그러므로 극히 제한적인 응용분야에만 적용이 가능하다는 단점을 지닌다. Finally, the pixel ADC of FIG. 1 (c) transmits only digital information with all analog signals and digital signals in pixels, thereby significantly reducing signal acquisition noise. That is, since the signal acquisition system performs A / D conversion as far as possible, it is possible to reduce the influence of noise added later. However, because the Pixel ADC is located at each pixel, the higher the resolution, the greater the pixel size and power consumption. Therefore, it has the disadvantage of being applicable only to extremely limited applications.

현재 위 3가지 구조 중, 컬럼 ADC 구조의 경우 저전력과 저면적의 CIS 설계시 가장 적합하고 안정적인 동작특성을 보이기 때문에 가장 널리 쓰이고, 많은 연구가 이루어지고 있다. 하지만 컬럼 ADC구조는 C-FPN(Column Fixed Pattern Noise)이 발생하는 구조적 문제점을 가지고 있으며 C-FPN이 발생할 경우 이미지의 질을 매우 저하시키는 결과를 초래하게 된다. 이러한 문제는 일반적으로 컬럼 ADC에서 널리 사용되는 싱글 슬로프 ADC(Single-Slope ADC)에서도 발생하므로, 싱글 슬로프 ADC를 사용한 컬럼 ADC 구조의 CIS에서 발생하는 C-FPN을 제거하는 방법이 필요한 실정이다.Currently, among the above three structures, the column ADC structure is the most widely used and many studies have been conducted because it shows the most suitable and stable operation characteristics when designing low power and low area CIS. However, the column ADC structure has a structural problem in which C-FPN (Column Fixed Pattern Noise) occurs, and when C-FPN occurs, the image quality is very degraded. This problem also occurs in a single-slope ADC (Single-Slope ADC), which is commonly used in column ADC, so there is a need for a method for removing C-FPN generated in the CIS of the column ADC structure using a single slope ADC.

따라서, 본 발명이 해결하고자 하는 첫 번째 과제는 기존보다 적은 수의 DFF(D Flip Flop)를 이용할 뿐만 아니라, CIS에서의 C-FPN 특성을 제거하여 향상된 이미지를 구현할 수 있는, 고정 패턴 노이즈를 제거하기 위한 ADC를 제공하는 것이다.Therefore, the first problem to be solved by the present invention is to remove fixed pattern noise, which can implement an improved image by removing C-FPN characteristics in the CIS as well as using a smaller number of D flip flops (DFF) than the conventional one. To provide an ADC for this purpose.

본 발명이 해결하고자 하는 두 번째 과제는 기존보다 적은 수의 DFF(D Flip Flop)를 이용할 뿐만 아니라, CIS에서의 C-FPN 특성을 제거하여 향상된 이미지를 구현할 수 있는, 고정 패턴 노이즈를 제거하기 위한 ADC를 포함하는 CMOS 이미지 센서를 제공하는 것이다.The second problem to be solved by the present invention is not only to use fewer DFF (D Flip Flop) than conventional, but also to remove fixed pattern noise, which can realize an improved image by removing C-FPN characteristics in CIS. To provide a CMOS image sensor that includes an ADC.

본 발명은 상기 첫 번째 과제를 달성하기 위하여, 입력 전압(VIN)과 시간에 따라 일정한 기울기를 갖고 증가하는 램프(Ramp) 입력을 비교하고, 비교 결과를 싱크 시프트 출력부로 출력하는 비교부; C-FPN 제거용 메모리로부터 입력받은 C-FPN 제거용 정보와 상기 비교부의 비교 결과에 기초하여 싱크 신호를 시프트하는 싱크 시프트 블록부; n 비트의 디지털 카운터 출력값을 n 비트 메모리 또는 C-FPN 제거용 메모리에 출력하는 n 비트 카운터; 상기 n 비트 카운터의 디지털 카운터 출력값을 상기 시프트된 싱크 신호를 이용하여 저장하는 n 비트 메모리; 및 기준전압에 대응하는 상기 n 비트 카운터의 디지털 카운터 출력값을 상기 싱크 시프트 블록부에 제공하는 C-FPN 제거용 메모리를 포함하고, 상기 싱크 신호는 상기 n 비트 카운터의 디지털 카운터 출력값을 결정하는데 사용되는 신호인 것을 특징으로 하는 고정 패턴 노이즈를 제거하기 위한 ADC를 제공한다.In order to achieve the first object of the present invention, a comparison unit for comparing the input voltage (V IN ) and the ramp input increasing with a constant slope with time, and outputs the comparison result to the sink shift output unit; A sync shift block unit for shifting a sync signal based on the comparison result of the C-FPN removal information received from the C-FPN removal memory and the comparison unit; an n bit counter for outputting an n bit digital counter output value to an n bit memory or a C-FPN removal memory; An n bit memory for storing the digital counter output value of the n bit counter using the shifted sync signal; And a C-FPN elimination memory for providing a digital counter output value of the n bit counter corresponding to a reference voltage to the sync shift block portion, wherein the sync signal is used to determine the digital counter output value of the n bit counter. Provided is an ADC for removing fixed pattern noise, which is a signal.

본 발명의 일 실시예에 의하면, 상기 싱크 시프트 블록부는 상기 비교부의 비교결과를 이용하여 2n LSB의 범위를 제어하기 위해 n개의 DFF로 이루어진 LSB 제어 카운터를 포함할 수 있다.According to an embodiment of the present invention, the sync shift block unit may include an LSB control counter made of n DFFs to control a range of 2 n LSBs using the comparison result of the comparator.

또한, 상기 n 비트 메모리와 상기 C-FPN 제거용 메모리는 SRAM(static random access memory)인 것이 바람직하다. In addition, the n-bit memory and the C-FPN removal memory are preferably static random access memory (SRAM).

또한, 상기 ADC는 싱글 슬로프 ADC이고, 컬럼 ADC일 수 있다.In addition, the ADC may be a single slope ADC and may be a column ADC.

여기서, 상기 싱크 시프트 블록부의 싱크 신호는 상기 n 비트 메모리 또는 상기 C-FPN 제거용 메모리에 상기 n 비트 카운터의 출력값을 저장하기 위한 쓰기 시간과 저장된 상기 n 비트 카운터의 출력값을 읽는 읽기 시간을 제어하는 신호인 것이 바람직하다.Here, the sync signal of the sync shift block unit controls a write time for storing the output value of the n-bit counter and a read time for reading the stored output value of the n-bit counter in the n-bit memory or the C-FPN removing memory. It is preferably a signal.

또한, 상기 비교부의 출력이 0에서 1로 변하는 순간, 상기 싱크 시프트 블록부가 싱크 신호를 생성하여 상기 n 비트 카운터의 출력을 상기 n 비트 메모리에 저장할 수 있다.In addition, as soon as the output of the comparator is changed from 0 to 1, the sync shift block may generate a sync signal and store the output of the n-bit counter in the n-bit memory.

본 발명은 상기 두 번째 과제를 달성하기 위하여, 입력 전압(VIN)과 시간에 따라 일정한 기울기를 갖고 증가하는 램프(Ramp) 입력을 비교하고, 비교 결과를 싱크 시프트 출력부로 출력하는 비교부; C-FPN 제거용 메모리로부터 입력받은 C-FPN 제거용 정보와 상기 비교부의 비교 결과에 기초하여 싱크 신호를 시프트하는 싱크 시프트 블록부; n 비트의 디지털 카운터 출력값을 n 비트 메모리 또는 C-FPN 제거용 메모리에 출력하는 n 비트 카운터; 상기 n 비트 카운터의 디지털 카운터 출력값을 상기 시프트된 싱크 신호를 이용하여 저장하는 n 비트 메모리; 및 기준전압에 대응하는 상기 n 비트 카운터의 디지털 카운터 출력값을 상기 싱크 시프트 블록부에 제공하는 C-FPN 제거용 메모리를 포함하고, 상기 입력 전압은 픽셀 어레이를 구성하는 각 픽셀에 대응하는 전압이고, 상기 싱크 신호는 상기 n 비트 카운터의 디지털 카운터 출력값을 결정하는데 사용되는 신호인 것을 특징으로 하는 고정 패턴 노이즈를 제거하기 위한 ADC를 포함하는 CMOS 이미지 센서를 제공한다. In order to achieve the second object, the present invention includes: a comparison unit for comparing an input voltage V IN with a ramp input having a constant slope and increasing with time, and outputting a comparison result to a sink shift output unit; A sync shift block unit for shifting a sync signal based on the comparison result of the C-FPN removal information received from the C-FPN removal memory and the comparison unit; an n bit counter for outputting an n bit digital counter output value to an n bit memory or a C-FPN removal memory; An n bit memory for storing the digital counter output value of the n bit counter using the shifted sync signal; And a C-FPN removal memory for providing a digital counter output value of the n-bit counter corresponding to a reference voltage to the sync shift block unit, wherein the input voltage is a voltage corresponding to each pixel constituting the pixel array, The sync signal is a signal used to determine the digital counter output value of the n-bit counter provides a CMOS image sensor comprising an ADC for removing fixed pattern noise.

본 발명의 일 실시예에 의하면, 상기 싱크 시프트 블록부는 상기 비교부의 비교결과를 이용하여 2n LSB의 범위를 제어하기 위해 n개의 DFF로 이루어진 LSB 제어 카운터를 포함할 수 있다.According to an embodiment of the present invention, the sync shift block unit may include an LSB control counter made of n DFFs to control a range of 2 n LSBs using the comparison result of the comparator.

본 발명의 다른 실시예에 의하면, 상기 ADC로 입력되는 입력 전압은 픽셀 어레이로부터 입력되는 것이 바람직하다. 또한, 상기 기준전압을 출력하는 픽셀 row 열을 픽셀 어레이에 더 포함할 수 있다.According to another embodiment of the present invention, the input voltage input to the ADC is preferably input from the pixel array. The pixel row outputting the reference voltage may be further included in the pixel array.

본 발명에 따르면, CIS(CMOS Image Sensor) 시스템의 컬럼 ADC 간의 변환특성 차이를 해결함으로써, CIS에서의 C-FPN 특성을 제거할 수 있어 향상된 이미지를 구현할 수 있다. 또한, 본 발명에 따르면, 디지털 신호를 1 LSB 미루기 위해서는 하나의 DFF가 필요한데, 기존보다 적은 수의 DFF를 이용하여 디지털 신호를 미루거나 당길 수 있다.According to the present invention, by solving the conversion characteristics difference between the column ADC of the CMOS image sensor (CIS) system, it is possible to remove the C-FPN characteristics in the CIS can implement an improved image. In addition, according to the present invention, one DFF is required to delay one LSB of the digital signal, and the digital signal may be delayed or pulled by using a smaller number of DFFs.

도 1은 ADC의 배치에 따른 3가지 CIS 구조를 나타낸 것이다.
도 2는 컬럼 ADC 구조의 CIS에 포함된 싱글 슬로프 ADC의 블록도이다.
도 3은 싱글 슬로프 ADC의 동작 예시도이다.
도 4는 도 2에 도시된 싱크 블록부(210)의 구체적인 회로를 도시한 것이다.
도 5는 C-FPN을 제거하기 위해 기준전압을 출력하는 픽셀 row 열을 픽셀 어레이의 가장자리에 추가한 도면이다.
도 6은 본 발명의 일 실시예에 따른 고정 패턴 노이즈를 제거하기 위한 ADC의 블록도이다.
도 7은 본 발명의 일 실시예에 따른 싱크 시프트 블록부(610)의 세부도이다.
도 8은 본 발명의 일 실시예에 따른 싱크 시프트 블록부(610)에서 발생하는 각 신호들의 타이밍도이다.
도 9는 싱크 시프트 블록부(610)에 의해 기준 컬럼 ADC와 동일한 출력을 출력하는 방법의 개념을 도시한 것이다.
도 10은 C-FPN 제거 이전, C-FPN 제거 과정, 및 C-FPN 제거 완료된 경우의 ADC들의 싱크 시프트 블록부(610)의 출력 모의실험 결과를 도시한 것이다.Figure 1 shows three CIS structures according to the arrangement of the ADC.
2 is a block diagram of a single slope ADC included in the CIS of the column ADC structure.
3 is an exemplary operation diagram of a single slope ADC.
FIG. 4 illustrates a detailed circuit of the sink block unit 210 shown in FIG. 2.
5 is a diagram illustrating a pixel row column outputting a reference voltage at an edge of a pixel array to remove C-FPN.
6 is a block diagram of an ADC for removing fixed pattern noise according to an embodiment of the present invention.
7 is a detailed view of the sync shift block unit 610 according to an embodiment of the present invention.
8 is a timing diagram of signals generated in the sync shift block unit 610 according to an embodiment of the present invention.
9 illustrates a concept of a method of outputting the same output as the reference column ADC by the sync shift block 610.
FIG. 10 illustrates output simulation results of the sync shift block unit 610 of ADCs before C-FPN removal, C-FPN removal, and C-FPN removal.

본 발명에 관한 구체적인 내용의 설명에 앞서 이해의 편의를 위해 본 발명이 해결하고자 하는 과제의 해결 방안의 개요 혹은 기술적 사상의 핵심을 우선 제시한다.Prior to the description of the specific contents of the present invention, for the convenience of understanding, the outline of the solution of the problem to be solved by the present invention or the core of the technical idea will be presented first.

본 발명의 일 실시예에 따른 고정 패턴 노이즈를 제거하기 위한 ADC는 입력 전압(VIN)과 시간에 따라 일정한 기울기를 갖고 증가하는 램프(Ramp) 입력을 비교하고, 비교 결과를 싱크 시프트 출력부로 출력하는 비교부; C-FPN 제거용 메모리로부터 입력받은 C-FPN 제거용 정보와 상기 비교부의 비교 결과에 기초하여 싱크 신호를 시프트하는 싱크 시프트 블록부; n 비트의 디지털 카운터 출력값을 n 비트 메모리 또는 C-FPN 제거용 메모리에 출력하는 n 비트 카운터; 상기 n 비트 카운터의 디지털 카운터 출력값을 상기 시프트된 싱크 신호를 이용하여 저장하는 n 비트 메모리; 및 기준전압에 대응하는 상기 n 비트 카운터의 디지털 카운터 출력값을 상기 싱크 시프트 블록부에 제공하는 C-FPN 제거용 메모리를 포함하고, 상기 싱크 신호는 상기 n 비트 카운터의 디지털 카운터 출력값을 결정하는데 사용되는 신호인 것을 특징으로 한다.An ADC for removing fixed pattern noise according to an exemplary embodiment of the present invention compares an input voltage V IN with a ramp input that increases with a constant slope over time, and outputs the comparison result to the sink shift output unit. Comparing unit; A sync shift block unit for shifting a sync signal based on the comparison result of the C-FPN removal information received from the C-FPN removal memory and the comparison unit; an n bit counter for outputting an n bit digital counter output value to an n bit memory or a C-FPN removal memory; An n bit memory for storing the digital counter output value of the n bit counter using the shifted sync signal; And a C-FPN elimination memory for providing a digital counter output value of the n bit counter corresponding to a reference voltage to the sync shift block portion, wherein the sync signal is used to determine the digital counter output value of the n bit counter. It is characterized in that the signal.

이하, 바람직한 실시예를 들어 본 발명을 더욱 상세하게 설명한다. 그러나 이들 실시예는 본 발명을 보다 구체적으로 설명하기 위한 것으로, 본 발명의 범위가 이에 의하여 제한되지 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다. 본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 도면의 구성요소들에 참조번호를 부여함에 있어서 동일 구성요소에 대해서는 비록 다른 도면상에 있더라도 동일 참조번호를 부여하였으며 당해 도면에 대한 설명시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다. 아울러 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명 그리고 그 이외의 제반 사항이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, the present invention will be described in more detail with reference to preferred examples. However, these examples are intended to illustrate the present invention in more detail, it will be apparent to those skilled in the art that the scope of the present invention is not limited thereby. The configuration of the invention for clarifying the solution to the problem to be solved by the present invention will be described in detail with reference to the accompanying drawings based on the preferred embodiment of the present invention, the same in the reference numerals to the components of the drawings The same reference numerals are given to the components even though they are on different drawings, and it is to be noted that in the description of the drawings, components of other drawings may be cited if necessary. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

본 발명은 컬럼 ADC 구조의 CIS에서 발생하는 컬럼 고정 패턴 노이즈(Column Fixed Pattern Noise, C-FPN)를 보정회로를 통해 원천적으로 차단할 수 있는 ADC에 관한 것이다.The present invention relates to an ADC that can fundamentally block column fixed pattern noise (C-FPN) generated in a CIS of a column ADC structure through a correction circuit.

싱글 슬로프 ADC(Single slope ADC)는 카운터(Counter), CDS, 및 RAMP 회로를 포함한다. 두 개의 입력을 받아 서로 어느 것이 큰 지 비교하는 회로에서 하나의 입력이 50이라는 값을 갖는다고 할 때 반대편 입력으로 RAMP 회로의 출력이 연결된다. Ramp 회로가 1부터 100까지 1씩 값이 커지면서 50이라는 입력과 비교되며, 이때 비교기가 비교를 수행한다. 즉, 51번째가 되면 RAMP 회로의 출력이 입력보다 커지게 되며, 카운터가 51번째 멈추게 되므로 입력이 50임을 알 수 있다. Single slope ADCs include counter, CDS, and RAMP circuits. In a circuit that takes two inputs and compares which one is larger, the output of the RAMP circuit is connected to the opposite input when one input has a value of 50. The ramp circuit is compared with the input of 50, increasing by 1 from 1 to 100, with the comparator performing a comparison. That is, when the 51st time is reached, the output of the RAMP circuit is larger than the input, and the counter stops the 51st time, indicating that the input is 50.

컬럼 고정 패턴 노이즈(Column Fixed Pattern Noise, C-FPN)는 CIS(CMOS Image Sensor)의 레이아웃(layout) 공정 과정 중 여러 내외부적인 요인에 의해 발생할 수 있으며, C-FPN은 컬럼 ADC가 포함하고 있는 비교기들의 오프셋(offset), 딜레이 시간, 문턱전압, 이득 등을 랜덤적으로 변화시켜 각각의 컬럼 ADC의 변환특성을 다르게 만든다. Column Fixed Pattern Noise (C-FPN) can be caused by several internal and external factors during the layout process of the CMOS Image Sensor (CIS), and C-FPN is a comparator included in the column ADC. The offset, delay time, threshold voltage, and gain are randomly changed to change the conversion characteristics of each column ADC.

따라서 C-FPN이 발생한 CIS의 경우 모든 픽셀에 같은 빛이 인가되더라도 각 컬럼마다 다른 디지털 값으로 변환하기 때문에 결국 줄이 간 이미지가 구현되는 문제점이 있다. 따라서 본 발명에서는 싱글 슬로프 ADC를 사용한 컬럼 ADC 구조의 CIS에서의 C-FPN을 제거함으로써 이미지 품질을 향상시키고자 한다.Therefore, in the case of the CIS generated C-FPN, even if the same light is applied to all the pixels, since each column is converted to a different digital value, there is a problem that an image with a short line is realized. Therefore, in the present invention, to improve the image quality by removing the C-FPN in the CIS of the column ADC structure using a single slope ADC.

본 발명에 실시예에 따르면, C-FPN 제거회로를 추가하여 각 컬럼 마다 연결된 싱글 슬로프 ADC의 변환 특성을 동일하게 함으로써, C-FPN을 제거하고자 한다.According to an embodiment of the present invention, the C-FPN removal circuit is added to make the conversion characteristics of the single slope ADC connected to each column the same, thereby removing the C-FPN.

도 2는 컬럼 ADC 구조의 CIS에 포함된 싱글 슬로프 ADC의 블록도이다. 2 is a block diagram of a single slope ADC included in the CIS of the column ADC structure.

도 2를 참조하면, 싱글 슬로프 ADC는 비교부(200), 싱크 블록부(210), 및 메모리 블록부(220)로 구성된다. 메모리 블록부(220)는 n 비트 카운터(230) 및 n 비트 메모리(240)로 구성된다.Referring to FIG. 2, the single slope ADC includes a comparator 200, a sink block 210, and a memory block 220. The memory block unit 220 includes an n bit counter 230 and an n bit memory 240.

비교부(200)는 특정한 입력 전압(VIN)과 시간에 따라 일정한 기울기를 갖고 증가하는 램프(Ramp) 입력을 비교한다. 특정한 입력 전압보다 램프 입력이 크면, 0에서 1로 출력신호가 변경된다.The comparator 200 compares a specific input voltage V IN with a ramp input that increases with a constant slope over time. If the ramp input is greater than the specified input voltage, the output signal changes from 0 to 1.

싱크 블록부(210)는 비교부(200)의 출력신호가 0에서 1로 변경되는 경우 n 비트 메모리(240)에 저장되는 n 비트 카운터(230)의 출력값을 결정하기 위한 싱크 신호(Sync)를 생성한다.When the output signal of the comparator 200 is changed from 0 to 1, the sync block unit 210 generates a sync signal Sync for determining an output value of the n-bit counter 230 stored in the n-bit memory 240. Create

메모리 블록부(220)는 싱크 블록부(210)의 싱크 신호에 따라 n 비트 카운터(230)의 디지털 카운터 출력값을 n 비트 메모리(240)에 저장한다.The memory block 220 stores the digital counter output value of the n-bit counter 230 in the n-bit memory 240 according to the sync signal of the sink block 210.

n 비트 카운터(230)는 상기 램프 입력과 동일한 시간 동안 일정한 샘플링 주파수를 만족하면서 n 비트의 디지털 카운터 출력값을 생성한다.The n bit counter 230 generates an n bit digital counter output value while satisfying a constant sampling frequency for the same time as the ramp input.

n 비트 메모리(240)는 n 비트 카운터(230)가 생성한 디지털 카운터 출력값을 싱크 블록부(210)의 싱크 신호를 참조하여 저장한다. n 비트 메모리(240)는 SRAM(static random access memory)인 것이 바람직하다.The n bit memory 240 stores the digital counter output value generated by the n bit counter 230 with reference to the sync signal of the sink block unit 210. The n bit memory 240 is preferably static random access memory (SRAM).

도 3은 싱글 슬로프 ADC의 동작 예시도이다. 3 is an exemplary operation diagram of a single slope ADC.

도 2와 도 3을 참조하면, 싱글 슬로프 ADC의 경우 도 3과 같이 특정한 입력 전압(VIN)과 시간에 따라 일정한 기울기를 갖고 증가하는 Ramp 입력을 비교부(200)에서 비교하여 그 비교 결과(Comp)를 출력한다. Referring to FIGS. 2 and 3, in the case of a single slope ADC, as shown in FIG. 3, the comparison unit 200 compares a ramp input that increases with a specific input voltage V IN and a constant slope with time, and compares the result of the comparison ( Comp).

도 3을 참조하면, Ramp 입력이 입력 전압(VIN)보다 커질 때 비교부(200)의 비교 결과(Comp)가 0에서 1로 변화하였음을 알 수 있다.Referring to FIG. 3, it can be seen that the comparison result Comp of the comparator 200 changed from 0 to 1 when the ramp input is larger than the input voltage V IN .

이후 n 비트 카운터(230)는 램프 입력과 동일한 시간 동안 인가되고, 일정한 샘플링 주파수를 만족하면서 시간에 따라 일정하게 증가하는 n-bit의 디지털 카운터 출력을, 비교부(200) 출력이 0에서 1로 변하는 순간의 각각의 카운터 출력을 n 비트 메모리(240)에 저장하는 방법으로 아날로그-디지털 변환 과정을 수행하게 된다.Thereafter, the n-bit counter 230 is applied for the same time as the ramp input, and the output of the n-bit digital counter that is constantly increased with time while satisfying a constant sampling frequency, the output of the comparator 200 is 0 to 1. The analog-to-digital conversion process is performed by storing each counter output at the instant of change in the n-bit memory 240.

도 4는 도 2에 도시된 싱크 블록부(210)의 구체적인 회로를 도시한 것이다.FIG. 4 illustrates a detailed circuit of the sink block unit 210 shown in FIG. 2.

컬럼 ADC 구조의 CIS 시스템에서 도 3에 도시된 싱글 슬로프 ADC가 사용되어지기 위해서는 도 4와 같은 싱크 블록 회로가 요구된다. In a CIS system having a column ADC structure, a sink block circuit as shown in FIG. 4 is required to use the single slope ADC shown in FIG. 3.

CIS의 시스템 구조상 픽셀은 많은 row 열과 column 열로 이루어져 있고, 각 row 열마다 메모리에 값을 저장하고 이후 읽기 과정을 순차적으로 거친다. 따라서 메모리에 값을 저장을 하기 위한 쓰기 시간과 함께 저장된 정보를 읽기 위한 시간이 각 row 열마다 존재하게 되며, 싱크 블록부(210)는 n 비트 메모리(240)의 동작 상태에 맞추어 신호를 전달하기 위한 역할을 수행한다. 또한 싱크 블록부(210)는 n 비트 카운터(230)의 신호가 정확히 n 비트 메모리(240)에 저장될 수 있도록 타이밍을 정돈할 수 있다.In the CIS system structure, a pixel consists of many row columns and column columns, and each row column stores a value in memory and then reads it sequentially. Therefore, there is a time for reading the stored information along with a write time for storing a value in the memory and for each row column, and the sink block unit 210 transmits a signal in accordance with the operation state of the n-bit memory 240. It plays a role. In addition, the sync block unit 210 may trim the timing so that the signal of the n-bit counter 230 can be exactly stored in the n-bit memory 240.

싱크 블록부(210)는 도 2에 도시된 비교부(200)의 출력인 Comp 신호, 기준 클럭 신호인 Clk 신호와 함께 a, b, c, d의 입력 신호로 인해 제어될 수 있다. a, b, c, d의 입력 신호의 경우 CIS 시스템에서 상황에 맞게 적용되는 디지털 신호로, 본 발명과는 큰 상관이 없기 때문에 자세한 설명은 생략하기로 한다. The sync block 210 may be controlled by the input signals a, b, c, and d together with the Comp signal, which is the output of the comparator 200 shown in FIG. 2, and the Clk signal, which is a reference clock signal. The input signals of a, b, c, and d are digital signals that are applied to the situation in the CIS system, and thus detailed description thereof will be omitted.

본 발명에서는 싱크 블록부(210)의 재설계를 통해 각 ADC의 특성을 동일하게 맞추어 줌으로써, CIS의 C-FPN을 제거하고자 한다.In the present invention, by adjusting the characteristics of each ADC through the redesign of the sync block unit 210, the C-FPN of the CIS is to be removed.

CIS의 C-FPN을 제거하기 위해 우선 C-FPN 제거용 정보를 생성하는 방법에 대하여 살펴보기로 한다.In order to remove C-FPN of the CIS, a method of generating C-FPN removal information will be described first.

도 5는 C-FPN을 제거하기 위해 기준전압을 출력하는 픽셀 row 열을 픽셀 어레이의 가장자리에 추가한 도면이다.5 is a diagram illustrating a pixel row column outputting a reference voltage at an edge of a pixel array to remove C-FPN.

기준전압을 출력하는 픽셀 row 열은 C-FPN 제거용 픽셀 row 열로서, 픽셀 어레이의 가장자리 외에도 CIS의 다른 위치에도 추가할 수 있다. 추가된 C-FPN 제거용 픽셀 row 열은 실제로 화면에 출력되지 않으며, 단지 C-FPN을 제거하기 위한 기준 전압만을 생성하는 역할만 수행한다. 따라서, C-FPN 제거용 픽셀은 실제 픽셀일 필요가 없으며 일정한 기준전압을 정해진 시간에 컬럼 ADC에 전달하는 기능을 포함하면 된다. The pixel row column for outputting the reference voltage is a pixel row column for C-FPN removal, and can be added to other positions of the CIS in addition to the edge of the pixel array. The added C-FPN removal pixel row column is not actually output to the screen, but only serves to generate a reference voltage for removing the C-FPN. Therefore, the C-FPN removal pixel does not need to be a real pixel, but only includes a function of delivering a constant reference voltage to the column ADC at a given time.

C-FPN제거를 위해 배치해 둔 픽셀에 설정해둔 기준 전압(Vp)을 컬럼 ADC에 인가하고 컬럼 ADC는 입력된 기준 전압에 따른 아날로그-디지털 변환 과정을 수행한다. The reference voltage (Vp) set in the pixel arranged for C-FPN removal is applied to the column ADC, and the column ADC performs an analog-to-digital conversion process according to the input reference voltage.

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기준 전압(Vp)을 컬럼 ADC에 인가하게 되면, 컬럼 ADC에는 동일한 입력 전압이 인가되었기 때문에 동일한 디지털 출력값을 내보내게 된다. 하지만 레이아웃이나 공정 등 외부 요인들에 의해 각 컬럼 ADC는 각각 다른 디지털 출력 값을 내보낼 수 있다. 이러한 출력은 결과적으로 C-FPN을 유발하기 때문에 컬럼 ADC에 본 발명의 일 실시예에 따른 회로를 통해 그 정도를 비교하고 보정한다.When the reference voltage Vp is applied to the column ADC, since the same input voltage is applied to the column ADC, the same digital output value is output. However, due to external factors such as layout and process, each column ADC can output different digital output values. Since this output results in C-FPN, the degree is compared and corrected through a circuit according to an embodiment of the present invention to the column ADC.

본 발명에서는 동일한 입력 전압으로 기준 전압(Vp)을 각 컬럼 ADC에 인가하고, 각 컬럼 ADC가 출력한 다른 디지털 출력 값을 싱크 신호를 시프트하는데 이용한다. In the present invention, the reference voltage Vp is applied to each column ADC with the same input voltage, and another digital output value output from each column ADC is used to shift the sink signal.

도 6은 본 발명의 일 실시예에 따른 고정 패턴 노이즈를 제거하기 위한 ADC의 블록도이다.6 is a block diagram of an ADC for removing fixed pattern noise according to an embodiment of the present invention.

도 6을 참조하면, 본 실시예에 따른 ADC는 비교부(600), 싱크 시프트 블록부(610), 및 메모리 블록부(620)로 구성된다. 메모리 블록부(620)는 n 비트 카운터(630), n 비트 메모리(640), 및 C-FPN 제거용 메모리(650)로 구성된다. 이때 ADC는 컬럼 ADC로서, 싱글 슬로프 ADC인 것이 바람직하다.Referring to FIG. 6, the ADC according to the present exemplary embodiment includes a comparator 600, a sync shift block 610, and a memory block 620. The memory block unit 620 includes an n bit counter 630, an n bit memory 640, and a C-FPN removal memory 650. In this case, the ADC is a column ADC, preferably a single slope ADC.

비교부(600)는 특정한 입력 전압(VIN)과 시간에 따라 일정한 기울기를 갖고 증가하는 램프(Ramp) 입력을 비교하고, 비교 결과를 비교부 출력신호(Comp)로 출력한다. 특정한 입력 전압보다 램프 입력이 크면, 0에서 1로 출력신호(Comp)가 변경된다.The comparator 600 compares a specific input voltage V IN with a ramp input that increases with a constant slope over time, and outputs a comparison result as a comparator output signal Comp. If the ramp input is greater than the specified input voltage, the output signal Comp changes from 0 to 1.

싱크 시프트 블록부(610)는 싱크 신호를 제어할 수 있는 블록으로서, C-FPN 제거용 메모리(650)으로부터 C-FPN 제거용 정보를 입력받아 싱크 시프트 블록부(610)가 출력하는 싱크 신호를 시프트한다. 또한, 싱크 시프트 블록부(610)는 비교부(600)의 출력신호가 0에서 1로 변경되는 경우 n 비트 메모리(640)에 저장되는 n 비트 카운터(630)의 출력값을 결정하기 위한 싱크 신호를 생성한다.The sync shift block unit 610 is a block capable of controlling the sync signal. The sync shift block unit 610 receives the C-FPN removal information from the C-FPN removal memory 650 and receives the sync signal output from the sync shift block unit 610. Shift. Also, when the output signal of the comparator 600 is changed from 0 to 1, the sync shift block unit 610 may receive a sync signal for determining an output value of the n-bit counter 630 stored in the n-bit memory 640. Create

싱크 시프트 블록부(610)의 회로는 싱크 블록부(210)의 역할과 함께 그 싱크 신호를 기준 카운터의 n LSB(Least Significant Bit) 만큼 이동시키는 기능을 포함함으로써(정수 n의 범위는 회로 구성 방법에 따라 달라질 수 있다) 비교부(600)의 오프셋(offset), 딜레이 시간, 문턱전압, 이득 등에 의해 발생되는 컬럼 ADC들 간의 변환 특성의 차이를 일정 기준 전압에 대한 디지털 출력 값을 토대로 차이를 비교하여, 서로 다른 만큼 싱크 신호를 당겨 주거나 미뤄 주는 기능을 수행한다.The circuit of the sync shift block 610 includes a function of the sync block 210 and a function of shifting the sync signal by n LSB (Least Significant Bit) of the reference counter (the range of the constant n is a circuit configuration method. The difference in conversion characteristics between the column ADCs generated by the offset, delay time, threshold voltage, and gain of the comparator 600 is compared based on the digital output value with respect to a predetermined reference voltage. By doing so, it pulls or delays the sync signal as much as possible.

이러한 기능을 수행함으로써 컬럼 ADC의 변환 특성이 일정하게 되며, 이는 싱글 슬로프 ADC의 변환 특성이 싱크 시프트 블록부(610)의 쓰기 신호 출력 타이밍에 따라 달라지게 됨을 이용한 것이다. By performing this function, the conversion characteristic of the column ADC is constant, which is used because the conversion characteristic of the single slope ADC is changed depending on the write signal output timing of the sink shift block 610.

메모리 블록부(620)는 싱크 시프트 블록부(610)의 싱크 신호에 따라 n 비트 카운터(630)의 디지털 카운터 출력값을 n 비트 메모리(640)에 저장한다.The memory block unit 620 stores the digital counter output value of the n-bit counter 630 in the n-bit memory 640 according to the sync signal of the sync shift block 610.

n 비트 카운터(630)는 상기 램프 입력과 동일한 시간 동안 일정한 샘플링 주파수를 만족하면서 n 비트의 디지털 카운터 출력값을 생성한다.The n bit counter 630 generates an n bit digital counter output value while satisfying a constant sampling frequency for the same time as the ramp input.

n 비트 메모리(640)는 n 비트 카운터(630)가 생성한 디지털 카운터 출력값을 저장한다. n 비트 메모리(640)는 SRAM(static random access memory)인 것이 바람직하다.The n bit memory 640 stores the digital counter output value generated by the n bit counter 630. The n bit memory 640 is preferably static random access memory (SRAM).

C-FPN 제거용 메모리(650)는 기준전압이 인가된 각 컬럼 ADC들의 출력을 각각 저장하고, 싱크 시프트 블록부(610)에 제공한다. 이때, 기준전압이 인가된 각 컬럼 ADC들의 출력들이 C-FPN 제거용 정보가 될 수 있다. C-FPN 제거용 메모리(650)는 SRAM(static random access memory)인 것이 바람직하다.The C-FPN removal memory 650 stores the outputs of the respective column ADCs to which the reference voltage is applied, and provides them to the sink shift block unit 610. In this case, the outputs of the respective column ADCs to which the reference voltage is applied may be C-FPN removal information. The C-FPN removal memory 650 is preferably a static random access memory (SRAM).

본 발명의 실시예에 따른 C-FPN을 제거하는 방법은 다음과 같은 특징을 가지고 있다.The method for removing C-FPN according to an embodiment of the present invention has the following features.

비교부(600)의 전류차이를 제어하는 보정 방법을 선택하지 않고 싱글 슬로프 ADC의 특성을 이용하여 싱크 시프트 블록부(610)의 출력 타이밍을 제어함으로써 모든 컬럼 ADC의 변환 특성을 동일하게 한다.The conversion characteristics of all the column ADCs are equalized by controlling the output timing of the sink shift block 610 using the characteristics of the single slope ADC without selecting a correction method for controlling the current difference of the comparator 600.

모든 컬럼 ADC의 변환 특성을 동일하게 구현하기 위해서는 싱크 시프트 블록부(610)의 출력 신호를 LSB 만큼 미루거나, 당겨주는 제어를 하기 위한 회로가 동반되어야 한다. 일반적으로 디지털 신호를 1 LSB 미루기 위해서는 하나의 DFF(D Flip Flop)와 기준 클럭이 필요하다. 따라서 16 LSB 범위를 제어하기 위해서는 DFF 16개가 필요하며 이는 큰 면적과 전력손실을 유발한다. 반면 본 발명의 실시예를 참조하면, 16 LSB 범위를 제어하기 위해서는 DFF 4개로 가능하다. 이에 대해서는 도 7과 도 8에서 상세하게 살펴보기로 한다.In order to implement the conversion characteristics of all column ADCs equally, a circuit for controlling delaying or pulling the output signal of the sync shift block 610 by LSB should be accompanied. In general, one DFF (D Flip Flop) and reference clock are required to delay one LSB of a digital signal. Therefore, 16 DFFs are required to control the 16 LSB range, which causes a large area and power loss. On the other hand, referring to the embodiment of the present invention, four DFFs are available to control the 16 LSB range. This will be described in detail with reference to FIGS. 7 and 8.

도 7은 본 발명의 일 실시예에 따른 싱크 시프트 블록부(610)의 세부도이다.7 is a detailed view of the sync shift block unit 610 according to an embodiment of the present invention.

도 8은 본 발명의 일 실시예에 따른 싱크 시프트 블록부(610)에서 발생하는 각 신호들의 타이밍도이다.8 is a timing diagram of signals generated in the sync shift block unit 610 according to an embodiment of the present invention.

CIS 시스템에서의 작동을 위해 XNOR와 AND 게이트 이외의 몇몇 로직 게이트를 적용하였다. 도 7과 도 8을 참조하여 싱크-시프트 블록부(610)의 동작을 살펴보기로 한다.Several logic gates in addition to the XNOR and AND gates are applied for operation in the CIS system. An operation of the sync-shift block unit 610 will be described with reference to FIGS. 7 and 8.

먼저 입력 전압과 램프 입력과의 비교를 통해 T시간에 비교부(600)의 출력신호가 0에서 1로 변한다. First, the output signal of the comparator 600 changes from 0 to 1 at T time by comparing the input voltage with the ramp input.

도 7을 참조하면, 비교부(600)의 출력신호는 3개의 DFF로 이루어진 3 bit 카운터의 작동 여부를 제어할 수 있는 리셋 스위치 쪽에 연결되어 있기 때문에 T시간에 3-bit 카운터가 작동되기 시작한다. 3 bit 카운터는 LSB의 범위를 제어하는 LSB 제어 카운터이다.Referring to FIG. 7, since the output signal of the comparator 600 is connected to a reset switch that can control whether or not the 3 bit counter consisting of three DFFs is operated, the 3-bit counter starts to operate at T time. . The 3 bit counter is an LSB control counter that controls the range of the LSB.

이 후 3-bit 카운터의 출력은 XNOR, AND 게이트로 이루어진 로직 블록에 인가되고 C-FPN 제거용 메모리(650)에서 나온 값과의 조합을 통해 원하는 만큼 싱크 신호를 시프트 시킬 수 있다. After that, the output of the 3-bit counter is applied to a logic block consisting of an XNOR and an AND gate, and the sink signal can be shifted as desired through a combination with a value from the C-FPN removal memory 650.

또한, C-FPN 제거가 원활히 이루어지기 위해 C-FPN 제거용 메모리 값은 제거 과정이 일어나는 동안은 일정한 값으로 고정된다. In addition, in order to facilitate C-FPN removal, the memory value for C-FPN removal is fixed to a constant value during the removal process.

C-FPN를 제거하는 과정에서 ADC가 디지털 출력값을 출력한 이후의 싱크 시프트 블록부(610)의 동작을 설명하면 다음과 같다.The operation of the sync shift block 610 after the ADC outputs the digital output value in the process of removing the C-FPN will be described below.

설명의 편의를 위해 8 LSB 범위를 제어하기 위한 3 bit 카운터가 포함된 싱크-시프트 블록부(610)를 예시로 설명하기로 한다.For convenience of explanation, the sync-shift block unit 610 including a 3 bit counter for controlling the 8 LSB range will be described as an example.

C-FPN 제거 과정이 일어나는 과정 동안에 싱크 시프트 블록부(610)에 들어가는 CFPN 제거용 메모리의 신호는 기본적으로 000으로 설정된다. 000이 아니라 상황에 따른 설계자의 임의의 판단에 의해 어느 한 값으로 고정이 될 수 있다.During the C-FPN removal process, the signal of the CFPN removal memory entering the sync shift block unit 610 is set to 000 by default. It can be fixed to any one value by the designer's discretion, not 000.

이후 나오는 컬럼 ADC들의 싱크 시프트 출력은 외부 요인에 의한 비교부(600)의 오프셋(offset), 딜레이 시간, 문턱전압, 이득 등의 변화가 발생하였다면 제각각 다른 타이밍의 출력을 내보낼 것이다. 이러한 출력들은 C-FPN 제거용 메모리(650)에 전달되게 되고 C-FPN 제거용 메모리(650)는 싱글 슬로프 ADC와 같은 방법으로 그때의 카운터 타이밍에 맞는 디지털 값을 C-FPN 제거용 메모리(650)에 저장하게 된다.The sink shift outputs of the column ADCs that follow are outputted at different timings when a change in offset, delay time, threshold voltage, and gain of the comparator 600 due to external factors occurs. These outputs are passed to the C-FPN elimination memory 650, and the C-FPN elimination memory 650 uses the same method as a single slope ADC to convert the digital values corresponding to the counter timing at that time into the C-FPN elimination memory 650. ).

만약 기준 전압이 들어왔을 때 기준이 되는 ADC가 111을 출력하도록 한다. 여기서 기준이 되는 ADC란 제일 마지막 타이밍에 싱크 시프트 블록부(610)에서 출력되는 싱크 신호에 대응하는 ADC를 의미한다. C-FPN 제거용 메모리(650)가 000으로 고정이 되었기 때문에 111 출력을 내보낸 컬럼 ADC에 대응하는 C-FPN 제거용 메모리(650)에는 111이 저장되고, 이후 이 컬럼 ADC는 111을 기억한 C-FPN 제거용 메모리(650)에 의해 제어되어 -7 LSB가 된 000 출력을 내보내게 된다. If the reference voltage comes in, let the reference ADC output 111. Here, the reference ADC means an ADC corresponding to the sync signal output from the sync shift block unit 610 at the last timing. Since the C-FPN elimination memory 650 is fixed to 000, 111 is stored in the C-FPN elimination memory 650 corresponding to the column ADC which exported the 111 output, and the column ADC then stores 111. Controlled by the C-FPN removal memory 650, it will output 000 output with -7 LSB.

기준 전압은 설계자의 방법에 따라 달라질 수 있다. 최소전압일 수도 있으며, 최대전압일 수도 있다. 이것은 기준 ADC를 어떻게 설정하느냐에 따라 달라질 수 있다.The reference voltage can vary depending on the designer's method. It may be a minimum voltage or a maximum voltage. This may vary depending on how you set up the reference ADC.

반면에 어떠한 오차가 발생한 ADC라면 C-FPN 제거용 메모리(650)는 111을 기억하는 것이 아닌 특정한 다른 값을 기억하게 된다. 만약 111이 아닌 100을 기억 했다면 그 오차가 발생한 컬럼 ADC는 기준 컬럼 ADC에 비해 3 LSB정도 빠른 타이밍 출력을 보이는 것을 의미한다. 따라서 기준 컬럼 ADC의 경우 -7 LSB를 해주지만 3 LSB 정도 빠른 타이밍 출력을 보이는 오차가 발생한 컬럼 ADC의 경우 100이 기억되어 -4 LSB를 빼주게 되어 기준 컬럼 ADC와 동일한 000 출력을 내보낼 수 있게 된다. 이러한 방법으로 모든 컬럼 ADC는 각각 다른 값이 C-FPN 제거용 메모리(650)에 기억되어 각각 다르게 LSB의 가감 정도를 기억하여 모두 000이라는 동일한 값을 얻을 수 있도록 제어가 된다. On the other hand, if the ADC has any error, the C-FPN removal memory 650 may store a specific value other than 111. If you remember 100 instead of 111, this means that the column ADC with the error shows a timing output that is about 3 LSB faster than the reference column ADC. Therefore, in the case of the reference column ADC, -7 LSB is given, but in the case of the column ADC having an error of timing output as fast as 3 LSB, 100 is memorized and the -4 LSB is subtracted, so the same 000 output can be exported. . In this way, all column ADCs are controlled such that different values are stored in the C-FPN removal memory 650, and thus different values are stored in the LSB to obtain the same value of 000.

도 8에 도시된 타이밍도는 설명의 용이함을 위해 8 LSB를 제어하는 회로로 설명하였다. 이 회로의 경우 비교부(600)의 입력이 1이 되었을 때 작동되는 LSB 제어 카운터인 3 비트 카운터의 출력과 입력을 기타 게이트 로직을 이용하여 싱크 출력을 이동시키도록 하였다. 이와 같은 방법은 DFF 4개로 이루어진 4bit 카운터와 약간의 로직 게이트만을 가지고 16 LSB의 범위를 제어할 수 있도록 해준다. 따라서 본 발명의 일 실시예에 따른 싱크 시프트 블록부(610)는 매우 작은 면적과 전력 소모를 갖는다.The timing diagram shown in FIG. 8 is described as a circuit for controlling the 8 LSBs for ease of explanation. In this circuit, the output of the 3-bit counter, which is an LSB control counter that is operated when the input of the comparator 600 becomes 1, is used to move the sink output using other gate logic. This method allows a 4-bit counter with four DFFs and a small logic gate to control the 16 LSB range. Therefore, the sink shift block 610 according to the embodiment of the present invention has a very small area and power consumption.

도 6, 도 7, 및 도 8을 참조하면, 비교부(600)의 출력 신호(Comp)가 논리 소자들을 거쳐 LSB 제어 카운터인 3 비트 카운터로 입력된다. 3 비트 카운터의 출력 신호인 Count0, Count1, Count2는 C-FPN 제거용 메모리(650)에 기억된 정보(D0, D1, D2)와 함께 로직 블록으로 입력되어, 싱크 신호를 시프트시키는데 이용되며, 결과적으로 C-FPN을 제거하게 된다.6, 7, and 8, the output signal Comp of the comparator 600 is input to a 3-bit counter which is an LSB control counter via logic elements. Count 0 , Count 1 , and Count 2 , the output signals of the 3-bit counter, are input to the logic block together with the information (D 0 , D 1 , D 2 ) stored in the C-FPN elimination memory 650 to receive a sync signal. It is used to shift, resulting in the removal of C-FPN.

도 9는 싱크 시프트 블록부(610)에 의해 기준 컬럼 ADC와 동일한 출력을 출력하는 방법의 개념을 도시한 것이다.9 illustrates a concept of a method of outputting the same output as the reference column ADC by the sync shift block 610.

Vp는 기준전압이고, n 비트 카운터(630)의 출력신호인 C1, C2, C3가 도시되어 있으며, 싱크 신호를 시프트함으로써, 기준 컬럼 ADC와 동일한 000 출력을 내보내고 있음을 나타내고 있다.Vp is a reference voltage, and C 1 , C 2 , and C 3 , which are output signals of the n-bit counter 630, are shown, indicating that the same 000 output as the reference column ADC is output by shifting the sync signal.

도 9를 참조하면, ADC_Sync0, ADC_Sync1, ADC_Sync2, ADC_Sync3, ADC_Sync4, ADC_Sync5는 C-FPN 제거용 메모리(650)에 저장될 값이 된다. 이때, ADC_Sync0, ADC_Sync1, ADC_Sync2, ADC_Sync3, ADC_Sync4, ADC_Sync5는 C1, C2, C3를 이용하여 결정될 수 있다. Referring to FIG. 9, ADC_Sync 0 , ADC_Sync 1 , ADC_Sync 2 , ADC_Sync 3 , ADC_Sync 4 , and ADC_Sync 5 are values to be stored in the C-FPN removal memory 650. At this time, ADC_Sync 0 , ADC_Sync 1 , ADC_Sync 2 , ADC_Sync 3 , ADC_Sync 4 , and ADC_Sync 5 may be determined using C 1 , C 2 , and C 3 .

도 8과 도 9를 참조하면, 도 8의 3 비트 카운터의 출력 신호인 Count0, Count1, Count2는 도 9의 n 비트 카운터(630)의 출력신호인 C1, C2, C3와 반대로 출력된다.8 and 9, Count 0 , Count 1 , and Count 2 , which are output signals of the 3-bit counter of FIG. 8, correspond to C 1 , C 2 , and C 3 , which are output signals of the n-bit counter 630 of FIG. 9. The output is reversed.

도 10은 C-FPN 제거 이전, C-FPN 제거 과정, 및 C-FPN 제거 완료된 경우의 ADC들의 싱크 시프트 블록부(610)의 출력 모의실험 결과를 도시한 것이다.FIG. 10 illustrates output simulation results of the sync shift block unit 610 of ADCs before C-FPN removal, C-FPN removal, and C-FPN removal.

도 10a는 C-FPN 제거 이전에 첫번째 row 열에 해당하는 ADC들의 싱크 시프트 블록부(610)의 출력을 도시한 것이고, 도 10b는 C-FPN 제거 과정 중 2번째 row 열에 해당하는 입력을 받아 C-FPN을 제거하는 과정을 수행하고, 싱크 시프트 블록부(610)의 출력을 받아 해당하는 카운터의 값을 C-FPN 제거용 메모리(650)에 저장하는 것을 나타낸 것이다. 도 10c는 C-FPN 제거 완료된 경우 각 ADC들의 싱크 시프트 블록부(610)이 동일한 출력을 나타냄을 도시한 것이다.FIG. 10A illustrates the output of the sync shift block 610 of the ADCs corresponding to the first row column before the C-FPN removal, and FIG. 10B receives the input corresponding to the second row column during the C-FPN removal process. A process of removing the FPN and receiving the output of the sync shift block 610 stores the value of the corresponding counter in the C-FPN removal memory 650. FIG. 10C illustrates that the sync shift block unit 610 of each ADC shows the same output when the C-FPN removal is completed.

설명의 용이함을 위해 C-FPN 제거용 픽셀을 2 row 열에 배치하였으며, 1 row 열에서는 C-FPN이 발생해 5개의 컬럼 ADC 블록에 있는 싱크 블록의 출력들이 각각 다른 타이밍 특성을 보이지만 2 row 열에서 C-FPN 제거 과정을 수행한 후 3 row 열부터는 모두 동일한 타이밍에 출력이 나오는 것을 확인할 수 있다. 따라서 C-FPN이 제거되었음을 알 수 있다.For ease of explanation, C-FPN removal pixels are placed in 2 rows. In the 1 row, C-FPN occurs, so that the outputs of the sink blocks in the 5 column ADC block show different timing characteristics. After performing the C-FPN removal process, you can see that all outputs are generated at the same timing from the 3rd row. Therefore, it can be seen that the C-FPN has been removed.

이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.In the present invention as described above has been described by the specific embodiments, such as specific components and limited embodiments and drawings, but this is provided to help a more general understanding of the present invention, the present invention is not limited to the above embodiments. For those skilled in the art, various modifications and variations are possible from these descriptions. Accordingly, the spirit of the present invention should not be construed as being limited to the embodiments described, and all of the equivalents or equivalents of the claims, as well as the following claims, belong to the scope of the present invention .

Claims (11)

입력 전압(VIN)과 시간에 따라 일정한 기울기를 갖고 증가하는 램프(Ramp) 입력을 비교하고, 비교 결과를 싱크 시프트 출력부로 출력하는 비교부;
상기 비교부의 비교 결과에 기초하여 싱크 신호를 생성하는 카운터를 동작시켜 싱크 신호를 생성하여 출력하고, C-FPN 제거용 메모리로부터 입력받은 C-FPN 제거용 정보를 이용하여 상기 싱크 신호를 출력하는 시간을 시프트하는 싱크 시프트 블록부;
n 비트의 디지털 카운터 출력값을 n 비트 메모리 또는 C-FPN 제거용 메모리에 출력하는 n 비트 카운터;
상기 n 비트 카운터의 디지털 카운터 출력값을 상기 시프트된 싱크 신호를 이용하여 저장하는 n 비트 메모리; 및
기준전압에 대응하는 상기 n 비트 카운터의 디지털 카운터 출력값을 상기 싱크 시프트 블록부에 제공하는 C-FPN 제거용 메모리를 포함하고,
상기 싱크 신호는 상기 n 비트 카운터의 디지털 카운터 출력값을 결정하는데 사용되는 신호인 것을 특징으로 하는 고정 패턴 노이즈를 제거하기 위한 ADC.A comparator for comparing the input voltage VIN with a ramp input that increases with a constant slope over time and outputs a comparison result to the sink shift output unit;
A time for generating and outputting a sync signal by operating a counter that generates a sync signal based on the comparison result of the comparator, and outputting the sync signal using the C-FPN removal information received from the C-FPN removal memory. A sync shift block portion for shifting the shift;
an n bit counter for outputting an n bit digital counter output value to an n bit memory or a C-FPN removal memory;
An n bit memory for storing the digital counter output value of the n bit counter using the shifted sync signal; And
And a C-FPN removal memory for providing a digital counter output value of the n-bit counter corresponding to a reference voltage to the sync shift block unit.
And the sync signal is a signal used to determine the digital counter output value of the n-bit counter. 제 1 항에 있어서,
상기 싱크 시프트 블록부는
상기 비교부의 비교결과를 이용하여 2n LSB(n은 정수)의 범위를 제어하기 위해 n개의 DFF로 이루어진 LSB 제어 카운터를 포함하는 것을 특징으로 하는 고정 패턴 노이즈를 제거하기 위한 ADC.The method of claim 1,
The sync shift block part
And a LSB control counter comprising n DFFs to control a range of 2 n LSBs (n is an integer) using the comparison result of the comparison unit. 제 1 항에 있어서,
상기 n 비트 메모리와 상기 C-FPN 제거용 메모리는 SRAM(static random access memory)인 것을 특징으로 하는 고정 패턴 노이즈를 제거하기 위한 ADC.The method of claim 1,
And the n-bit memory and the C-FPN removal memory are static random access memory (SRAM). 제 1 항에 있어서,
상기 ADC는 싱글 슬로프 ADC인 것을 특징으로 하는 고정 패턴 노이즈를 제거하기 위한 ADC.The method of claim 1,
The ADC for removing fixed pattern noise, characterized in that the ADC is a single slope ADC. 제 1 항에 있어서,
상기 싱크 시프트 블록부의 싱크 신호는 상기 n 비트 메모리 또는 상기 C-FPN 제거용 메모리에 상기 n 비트 카운터의 출력값을 저장하기 위한 쓰기 시간과 저장된 상기 n 비트 카운터의 출력값을 읽는 읽기 시간을 제어하는 신호인 것을 특징으로 하는 고정 패턴 노이즈를 제거하기 위한 ADC.The method of claim 1,
The sync signal of the sync shift block unit is a signal for controlling a write time for storing the output value of the n-bit counter and a read time for reading the output value of the stored n-bit counter in the n-bit memory or the C-FPN removing memory. ADC for removing the fixed pattern noise, characterized in that. 제 1 항에 있어서,
상기 ADC는 컬럼(Column) ADC인 것을 특징으로 하는 고정 패턴 노이즈를 제거하기 위한 ADC.The method of claim 1,
The ADC for removing fixed pattern noise, characterized in that the column (Column) ADC. 제 1 항에 있어서,
상기 비교부의 출력이 0에서 1로 변하는 순간, 상기 싱크 시프트 블록부가 싱크 신호를 생성하여 상기 n 비트 카운터의 출력을 상기 n 비트 메모리에 저장하는 것을 특징으로 하는 고정 패턴 노이즈를 제거하기 위한 ADC.The method of claim 1,
And at the moment when the output of the comparator changes from 0 to 1, the sync shift block unit generates a sync signal and stores the output of the n-bit counter in the n-bit memory. 입력 전압(VIN)과 시간에 따라 일정한 기울기를 갖고 증가하는 램프(Ramp) 입력을 비교하고, 비교 결과를 싱크 시프트 출력부로 출력하는 비교부;
상기 비교부의 비교 결과에 기초하여 싱크 신호를 생성하는 카운터를 동작시켜 싱크 신호를 생성하여 출력하고, C-FPN 제거용 메모리로부터 입력받은 C-FPN 제거용 정보를 이용하여 상기 싱크 신호를 출력하는 시간을 시프트하는 싱크 시프트 블록부;
n 비트의 디지털 카운터 출력값을 n 비트 메모리 또는 C-FPN 제거용 메모리에 출력하는 n 비트 카운터;
상기 n 비트 카운터의 디지털 카운터 출력값을 상기 시프트된 싱크 신호를 이용하여 저장하는 n 비트 메모리; 및
기준전압에 대응하는 상기 n 비트 카운터의 디지털 카운터 출력값을 상기 싱크 시프트 블록부에 제공하는 C-FPN 제거용 메모리를 포함하고,
상기 입력 전압은 픽셀 어레이를 구성하는 각 픽셀에 대응하는 전압이고, 상기 싱크 신호는 상기 n 비트 카운터의 디지털 카운터 출력값을 결정하는데 사용되는 신호인 것을 특징으로 하는 고정 패턴 노이즈를 제거하기 위한 ADC를 포함하는 CMOS 이미지 센서.A comparator for comparing the input voltage VIN with a ramp input that increases with a constant slope over time and outputs a comparison result to the sink shift output unit;
A time for generating and outputting a sync signal by operating a counter that generates a sync signal based on the comparison result of the comparator, and outputting the sync signal using the C-FPN removal information received from the C-FPN removal memory. A sync shift block portion for shifting the shift;
an n bit counter for outputting an n bit digital counter output value to an n bit memory or a C-FPN removal memory;
An n bit memory for storing the digital counter output value of the n bit counter using the shifted sync signal; And
And a C-FPN removal memory for providing a digital counter output value of the n-bit counter corresponding to a reference voltage to the sync shift block unit.
The input voltage is a voltage corresponding to each pixel constituting the pixel array, and the sink signal is a signal used to determine a digital counter output value of the n-bit counter. CMOS image sensor. 제 8 항에 있어서,
상기 싱크 시프트 블록부는
상기 비교부의 비교결과를 이용하여 2n LSB(n은 정수)의 범위를 제어하기 위해 n개의 DFF로 이루어진 LSB 제어 카운터를 포함하는 것을 특징으로 하는 고정 패턴 노이즈를 제거하기 위한 ADC를 포함하는 CMOS 이미지 센서.The method of claim 8,
The sync shift block part
A CMOS image including an ADC for removing fixed pattern noise, the LSB control counter comprising n DFFs for controlling a range of 2 n LSBs (n is an integer) by using a comparison result of the comparison unit sensor. 제 8 항에 있어서,
상기 ADC로 입력되는 입력 전압은 픽셀 어레이로부터 입력되는 것을 특징으로 하는 고정 패턴 노이즈를 제거하기 위한 ADC를 포함하는 CMOS 이미지 센서.The method of claim 8,
And the input voltage inputted to the ADC is inputted from a pixel array. 제 8 항에 있어서,
상기 기준전압을 출력하는 픽셀 row 열을 픽셀 어레이에 더 포함하는 것을 특징으로 하는 고정 패턴 노이즈를 제거하기 위한 ADC를 포함하는 CMOS 이미지 센서.The method of claim 8,
And a ADC for removing fixed pattern noise, the pixel row column outputting the reference voltage in a pixel array.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9578268B2 (en) 2014-05-29 2017-02-21 Samsung Electronics Co., Ltd. Ramp signal calibration apparatus and method and image sensor including the ramp signal calibration apparatus
US10038866B2 (en) 2014-09-19 2018-07-31 Samsung Electronics Co., Ltd. Image sensor and image processing system including the same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102292137B1 (en) 2015-01-09 2021-08-20 삼성전자주식회사 Image sensor, and image processing system including the same
KR20160123708A (en) 2015-04-17 2016-10-26 에스케이하이닉스 주식회사 Image sensing device
CN111372016B (en) * 2020-04-14 2022-07-01 上海微阱电子科技有限公司 Image sensor for reducing column fixed pattern noise

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009089066A (en) 2007-09-28 2009-04-23 Sony Corp A/d converting circuit, solid-state imaging device and camera system
JP2010109893A (en) 2008-10-31 2010-05-13 Fujitsu Microelectronics Ltd Image sensor

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1655840B1 (en) * 2004-11-08 2009-03-25 Sony Corporation Analog-to-digital conversion method, analog-to-digital converter, semiconductor device for detecting distribution of physical quantity, and electronic apparatus
KR100826513B1 (en) * 2006-09-08 2008-05-02 삼성전자주식회사 Correlated Double Sampling and Analogue to Digital Converting Apparatus using multiple sampling in CMOS image Sensor
JP4882652B2 (en) * 2006-10-06 2012-02-22 ソニー株式会社 Solid-state imaging device, driving method of solid-state imaging device, and imaging device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009089066A (en) 2007-09-28 2009-04-23 Sony Corp A/d converting circuit, solid-state imaging device and camera system
JP2010109893A (en) 2008-10-31 2010-05-13 Fujitsu Microelectronics Ltd Image sensor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9578268B2 (en) 2014-05-29 2017-02-21 Samsung Electronics Co., Ltd. Ramp signal calibration apparatus and method and image sensor including the ramp signal calibration apparatus
US10038866B2 (en) 2014-09-19 2018-07-31 Samsung Electronics Co., Ltd. Image sensor and image processing system including the same

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