KR101204678B1 - Method for fabricating of semiconductor device - Google Patents

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Abstract

본 발명의 반도체 소자의 형성방법은, 반도체 기판 상에 게이트 절연막 및 게이트 전극막을 형성하는 단계; Forming a semiconductor device of the present invention includes the steps of forming a gate insulating film and the gate electrode film on a semiconductor substrate; 게이트 전극막 상에 제1 하드마스크막 및 제1 하드마스크막과 식각선택비가 상이한 제2 하드마스크막을 차례로 형성하는 단계; Comprising the steps of: forming first hard mask layer and the first hard mask layer and the etching selectivity different from the first hard mask layer ratio in order on the gate electrode film; 제2 하드마스크막을 패터닝하여 제1 하드마스크막의 표면 일부를 노출시키는 제2 하드마스크막 패턴을 형성하는 단계; The second forming a second hard mask to pattern the hard mask is patterned to expose the first hard mask film surface part film; 제2 하드마스크막 패턴을 식각마스크로 제1 하드마스크막, 게이트 전극막 및 게이트 절연막을 식각하여 게이트 패턴을 형성하는 단계를 포함한다. A second hard mask pattern as an etch mask by etching the first hard mask layer, the gate electrode layer and the gate insulating film and forming a gate pattern.

Description

반도체 소자의 형성방법{Method for fabricating of semiconductor device} Forming a semiconductor element {Method for fabricating of semiconductor device}

본 발명은 반도체 소자 제조에 관한 것으로서, 보다 상세하게는 반도체 소자의 형성방법에 관한 것이다. The present invention relates to the manufacture of semiconductor devices, and more particularly, to a method for forming a semiconductor device.

최근 반도체 소자의 집적도가 높아지면서 소자의 디자인 룰(design rule)이 감소하고 있다. Recently, a high degree of integration of semiconductor devices As the design rule of the device (design rule) is reduced. 디자인 룰이 감소됨에 따라 게이트 라인의 높이 및 선폭(CD; Critical Dimension) 또한 감소되면서 반도체 소자를 제조하는데 적용하고 있는 포토공정의 여유도(margin) 또한 점점 작아지고 있는 실정이다. Design rule height and width of the gate line according to the reduced; while also decreasing (CD Critical Dimension) afford the photo process, which is applicable for producing a semiconductor device (margin) is also the situation in getting smaller. 일반적인 포토리소그래피(lithography) 공정의 경우에는, 선폭(CD; Critical dimension)을 정확하게 정의하고 형성하는 것이 주요 이슈가 되어 왔다. In a typical photolithography (lithography) processes, the line width; has been a key issue to accurately define (CD Critical dimension) form. 그런데 최근의 경우에는 하부막 위에 마스크막의 레이어(layer)를 정확한 위치에 위치시키는 오버레이(overlay) 공정이 소자의 수율에 중요한 요소로 작용하고 있다. However, for recent years, the overlay (overlay) the step of positioning the mask film layer (layer) in the correct position on the lower film has been an important factor for the yield of the device. 특히, 디램(DRAM; Dynamic Random Access Memory) 소자에서 게이트 패턴을 형성하는 공정의 오버레이의 경우 소자의 수율에 직접적인 영향을 주고 있는 실정이다. In particular, dynamic random access memory; if the overlay of the step of forming a gate pattern in the (DRAM Dynamic Random Access Memory) element is the actual circumstances that give a direct impact on the yield of the device. 즉, 게이트 패턴을 형성하기 위해 게이트 형성용 마스크를 도입시 하부막과의 오버레이 특성에 의해 소자의 수율이 크게 좌우되고 있다. That is, the yield of the device is greatly influenced by the properties of the overlay and the lower layer during introduction of the mask for forming the gate to form a gate pattern. 이는 전 공정에서 형성시킨 레이어와 현 공정을 통해 형성시키는 레이어 간의 정렬 상태에 따라 소자에 불량이 발생할 수 있기 때문이다. This is because a defect may occur in the device according to the alignment condition between the layers to form the layer through which the current process is formed on the whole process.

그러나 현재 포토리소그래피 공정에서 오버레이를 조절하는데 한계에 도달함에 따라 게이트 패턴을 형성하기 위한 박막들의 증착 공정에서 조절하는 방법들이 연구되고 있으나 박막을 증착하는 과정에서 웨이퍼가 비틀리거나 하는 변형이 발생하여 오버레이 오정렬이 발생하거나 항복 전압(breakdown voltage)이 저하되어 반도체 소자의 신뢰성이 저하되는 등의 문제가 발생하고 있다. However, current photolithographic processes overlay misalignment by deformation is generated to cut off or a method for controlling the deposition process of the thin film for forming the gate pattern have been studied as to adjust the overlay to reach the limit, but the wafer beetle in the process of depositing a thin film on the is generated or decreases the breakdown voltage (breakdown voltage) has a problem that the reliability of the semiconductor device degradation.

본 발명이 이루고자 하는 기술적 과제는, 반도체 소자의 게이트 스택을 제조하는 과정에서 게이트 하드마스크막을 구성하는 물질에 의해 발생할 수 있는 오버레이 문제를 개선하고 반도체 신뢰성을 향상시킬 수 있는 반도체 소자의 형성방법을 제공하는데 있다. The present invention is, in the process of manufacturing a gate stack of a semiconductor device to improve the overlay problems that may occur by the material gate configuration the hard mask layer to provide a method of forming a semiconductor device that can improve the semiconductor reliability It is to.

본 발명의 일 관점에 따른 반도체 소자의 형성방법은, 반도체 기판 상에 게이트 절연막 및 게이트 전극막을 형성하는 단계; Forming a semiconductor device in accordance with one aspect of the invention, the step of forming a gate insulating film and the gate electrode film on a semiconductor substrate; 상기 게이트 전극막 상에 제1 하드마스크막 및 상기 제1 하드마스크막과 식각선택비가 상이한 제2 하드마스크막을 차례로 형성하는 단계; Forming on the gate electrode film first hard mask layer and the first hard mask layer and the etching selectivity different from the first hard mask layer in turn ratio; 상기 제2 하드마스크막을 패터닝하여 상기 제1 하드마스크막의 표면 일부를 노출시키는 제2 하드마스크막 패턴을 형성하는 단계; Forming a second hard mask pattern to the second hard mask is patterned to expose the first hard mask film surface part film; 상기 제2 하드마스크막 패턴을 식각마스크로 상기 제1 하드마스크막, 상기 게이트 전극막 및 게이트 절연막을 식각하여 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다. It said first characterized in that it comprises the step of forming a second gate pattern by etching the first hard mask layer, the gate electrode layer and the gate insulating film is a hard mask pattern as an etch mask.

본 발명에 있어서, 상기 제1 하드마스크막은 질화물층으로 형성하고, 상기 제2 하드마스크막은 실리콘산화물층으로 형성하는 것이 바람직하다. In the present invention, it is preferable that the first and formed of a hard mask film is a nitride layer, formed in the second silicon oxide film hard mask layer.

상기 질화물층은 저압화학기상증착(LPCVD) 방식으로 형성한 질화물층이 적어도 2층 이상 적층하여 형성하되, 전체 질화물층의 두께가 2000Å을 넘지 않게 형성하는 것이 바람직하다. The nitride layer, but is formed by laminating a low-pressure chemical vapor deposition (LPCVD) nitride layer is at least two or more layers are formed in such a manner, the thickness of the nitride layer is preferable to form no more than a 2000Å.

상기 실리콘산화물층은 고밀도 플라즈마 증착 소스를 공급하면서 플라즈마의 밀도를 높이기 위해 아르곤(Ar) 가스를 함께 공급하여 형성하는 것이 바람직하다. The silicon oxide layer is preferably formed by supplying with argon (Ar) gas to increase the density of the plasma by supplying a high-density plasma deposition source.

상기 질화물층을 형성하는 단계는 암모니아(NH 3 ) 가스 및 디클로로실란(DCS; Dichlorosilane, SiH 2 Cl 2 ) 가스를 포함하는 증착 소스를 공급하면서 1Torr이하의 압력을 유지하면서 형성할 수 있다. Forming the nitride layer is ammonia (NH 3) gas and dichlorosilane; may be deposited by supplying the source containing (DCS Dichlorosilane, SiH 2 Cl 2 ) gas to form and maintain a pressure of less than 1Torr.

본 발명의 다른 관점에 따른 반도체 소자의 형성방법은 반도체 기판 상에 게이트 절연막 및 게이트 전극막을 형성하는 단계; Forming a semiconductor device according to another aspect of the present invention includes the steps of forming a gate insulating film and the gate electrode film on a semiconductor substrate; 상기 게이트 전극막 상에 저압화학기상증착(LPCVD) 방식으로 질화물층을 형성하는 단계; Forming a nitride layer by a low pressure chemical vapor deposition (LPCVD) method on the gate electrode film; 상기 질화물층 위에 실리콘산화물층을 형성하여 상기 질화물층 및 상기 실리콘산화물층을 포함하는 게이트 하드마스크층을 형성하는 단계; A step of forming a silicon oxide layer over the nitride layer to form a gate hard mask layer including the nitride layer and the silicon oxide layer; 상기 게이트 하드마스크층을 패터닝하여 상기 게이트 전극막의 표면 일부를 노출시키는 게이트 하드마스크 패턴을 형성하는 단계; Forming a gate hard mask pattern for exposing the gate electrode film, the surface portion by patterning the gate hard mask layer; 및 상기 게이트 하드마스크 패턴을 식각마스크로 상기 게이트 전극막 및 게이트 절연막을 식각하여 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다. And the gate hard mask pattern as an etch mask, characterized in that it comprises a step of forming a gate pattern by etching the gate electrode layer and the gate insulating film.

본 발명에 따르면, LPCVD 방식으로 형성된 질화물층을 도입하여 기존의 PECVD 방식으로 형성된 질화물층과 달리 오버레이 문제를 개선하여 소자의 신뢰성을 향상시킬 수 있고, 질화물층의 두께를 2000Å를 넘지 않게 형성하여 게이트 패턴을 형성하기 위한 마스크 공정에서 척킹 에러가 발생하는 것을 방지할 수 있다. According to the invention, by introducing a nitride layer formed by LPCVD method it is possible to improve the overlay problem to improve the reliability of the device, unlike the nitride layer formed in a conventional PECVD system, and the thickness of the nitride layer is formed does not exceed 2000Å gate in the masking process for forming a pattern it can be prevented from the chucking error.

또한 질화물층 위에 질화물층과 식각 속도가 상이한 실리콘산화물층을 도입함으로써 2번의 증착 공정으로 질화물층을 형성하면서도 PECVD 방식으로 두꺼운 질화물층을 적용하는 것보다 우수하게 질화물층의 손실을 방지할 수 있다. In addition, it is possible to excellently prevent the loss of the nitride layer than to apply the thick nitride layer while PECVD method forming a nitride layer to the second deposition step one by introducing a nitride layer and etching the silicon oxide layer, the speed is different on the nitride layer.

아울러 동일한 두께에서 PECVD 방식으로 형성된 질화물층보다 항복전압이 높고 막질이 단단한 LPCVD 방식으로 질화물층을 형성함으로써 공정 마진을 향상시킬 수 있고, 주변회로영역에서 게이트 금속막이 노출되어 산화되는 것을 방지할 수 있다. In addition, a high-breakdown-voltage than the nitride layer formed by PECVD method on the same thickness it is possible to film quality improvement process margin by forming a nitride layer as a hard LPCVD method, is in the peripheral circuit area, the gate metal film is exposed it can be prevented from being oxidized .

도 1 내지 9는 본 발명의 실시예에 따른 반도체 소자의 형성방법을 설명하기 위해 나타내보인 도면들이다. Figures 1 to 9 are views illustrating shown to illustrate the method for forming a semiconductor device according to an embodiment of the present invention.
도 10 및 도 11은 게이트 하드마스크막의 증착 방법에 따른 오버레이 레지듀얼 벡터맵을 나타내보인 도면들이다. 10 are diagrams and Figure 11 is shown illustrating the residual vector overlay map of the gate hard mask layer deposition process.
도 12는 본 발명에 적용된 HDP 증착 장비를 개략적으로 나타내보인 도면이다. 12 is a view showing schematically shows the HDP deposition apparatus applied to the present invention.
도 13은 주변회로영역의 게이트 금속막이 노출된 것을 나타내보인 사진이다. Figure 13 is a photograph showing indicate that the gate metal film is exposed in the peripheral circuit area.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. With reference to the accompanying drawings to be described in detail a preferred embodiment of the present invention. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. However, the invention is not to be implemented in many different forms and limited to the embodiments set forth herein.

도 1 내지 9는 본 발명의 실시예에 따른 반도체 소자의 형성방법을 설명하기 위해 나타내보인 도면들이다. Figures 1 to 9 are views illustrating shown to illustrate the method for forming a semiconductor device according to an embodiment of the present invention. 도 10 및 도 11은 게이트 하드마스크막의 증착 방법에 따른 오버레이 레지듀얼 벡터맵을 나타내보인 도면들이다. 10 are diagrams and Figure 11 is shown illustrating the residual vector overlay map of the gate hard mask layer deposition process. 도 12는 본 발명에 적용된 HDP 증착 장비를 개략적으로 나타내보인 도면이다. 12 is a view showing schematically shows the HDP deposition apparatus applied to the present invention. 그리고 도 13은 주변회로영역의 게이트 금속막이 노출된 것을 나타내보인 사진이다. And Figure 13 is a photograph showing indicate that the gate metal film is exposed in the peripheral circuit area.

도 1을 참조하면, 반도체 기판(200) 상에 게이트 절연막(205)을 포함하여 게이트 전극용 박막(222)을 형성한다. 1, to form the gate electrode thin film 222, for containing the semiconductor substrate 200, the gate insulating film 205 on. 구체적으로, 반도체 기판(200) 상에 게이트 절연막(205)을 형성한다. Specifically, a gate insulating film 205 on a semiconductor substrate 200. 게이트 절연막(205)은 산화 공정을 진행하여 실리콘산화물(SiO 2 )로 형성한다. A gate insulating film 205 is to proceed with the oxidation step is formed of silicon oxide (SiO 2). 산화 공정은 열 산화(Thermal oxidation) 방식으로 형성할 수 있으나 이에 한정되는 것은 아니다. Oxidation process, but it may be formed of a thermal oxide (Thermal oxidation) method is not limited thereto. 다음에 게이트 절연막(205) 위에 배리어 금속막(210)을 형성한다. To form a next gate insulating film 205, a barrier metal film 210 on top. 배리어 금속막(210)은 게이트 절연막(205)과 후속 형성될 게이트 금속막(220) 사이에 배치되어 게이트 금속막(220)과 게이트 절연막(205)이 직접 접촉하여 발생될 수 있는 반응을 차단하는 역할을 한다. The barrier metal film 210 is disposed between the gate insulating film 205 and the subsequent gate metal film 220 is formed a gate metal layer to block the reaction, which may be caused by direct contact 220 and the gate insulating film 205, the roles. 이러한 배리어 금속막(210)은 티타늄(Ti) 및 텅스텐질화물(WN)이 적층된 구조로 형성할 수 있다. The barrier metal film 210 can be formed from titanium (Ti), and tungsten are stacked nitride (WN). 다음에 배리어 금속막(210) 위에 게이트 금속막(220)을 형성한다. To form a film and then the gate metal 220 on the barrier metal film 210 on. 게이트 금속막(215)은 저항이 낮은 금속 물질로 형성하는 것이 바람직하다. The gate metal layer 215 is preferably formed of a low resistance metal material. 따라서 게이트 저항이 낮은 금속 물질, 예를 들어 물리기상증착(PVD; Physical vapor deposition) 방식을 이용한 텅스텐(W)막으로 형성할 수 있다. Therefore, the low resistance metal gate materials, such as physical vapor deposition; can be formed of tungsten (W) film using a (PVD Physical vapor deposition) method. 게이트 금속막(220) 및 배리어 금속막(210) 사이에 확산 방지막(215)으로 텅스텐실리콘질화물(WSiN)을 더 포함할 수 있다. A diffusion barrier between the gate metal film 220 and the barrier metal film 210, 215 may further include a tungsten silicon nitride (WSiN).

게이트 금속막(220)을 형성한 다음, 게이트 금속막(220) 위에 게이트 패턴을 형성하기 위한 식각 공정에서 하부 막들을 보호하는 하드마스크막으로 도입하는 질화물층은 일반적으로 플라즈마 강화 화학증착(Plasma enhanced CVD, 이하 PECVD라 함) 방식으로 수행되어 왔다. Forming a gate metal layer 220, and then, a nitride layer is introduced into the hard mask layer to protect the underlying film from the etching process for forming a gate pattern on the gate metal layer 220 is typically plasma-enhanced CVD (Plasma enhanced do CVD, hereinafter PECVD) has been performed in such a manner. PECVD 방식은 2개 이상의 증착 챔버 내에 복수개의 반도체 기판들을 배치하고 플라즈마를 이용하여 수행한다. PECVD method is arranged a plurality of the semiconductor substrate in at least two deposition chambers to be performed using a plasma. PECVD 방식은 복수개의 반도체 기판 상에 동시에 증착할 수 있어 공정 시간을 감소시킬 수 있으며 원하는 두께, 예컨대 3000Å까지 질화물층을 빠르게 증착할 수 있다. PECVD system can quickly deposit the nitride layer can be deposited at the same time to the plurality of the semiconductor substrate can reduce the process time and the desired thickness, for example, 3000Å. 그런데 PECVD 방식은 증착 챔버의 스테이지(stage) 상에 반도체 기판을 배치한 상태에서 증착함에 따라 반도체 기판의 전면부에만 질화물이 증착된다. However PECVD method, the nitride is deposited only on the front side of the semiconductor substrate as the deposition on a semiconductor substrate placed on a stage (stage) of the deposition chamber condition. 따라서 질화물이 증착되지 않은 반도체 기판의 후면부와 반도체 기판의 전면부에서 두께 차이가 발생된다. Therefore, the thickness difference between the front panel and the rear panel of the nitride semiconductor substrate of the semiconductor substrate is not deposited is generated. 이에 따라 반도체 기판의 형상이 뒤틀어지는 변형이 발생된다. In this modification where the shape of the semiconductor substrate is generated in accordance with twisting. 또한 PECVD 방식은 2개 이상의 증착 챔버에서 진행하기 때문에 동일한 증착 소스를 공급하더라도 각각의 증착 챔버 및 스테이지마다 반도체 기판의 비틀림 정도가 다르게 나타난다. In addition, PECVD system, even if supplying the same deposition source because the progress in the deposition chamber, at least two when each of the deposition chamber and the stage different from the twist level of the semiconductor substrate. 각각의 스테이지마다 반도체 기판의 비틀림 정도가 다르게 나타나기 때문에 게이트 라인을 패터닝하기 위한 마스크 공정에서 오버레이 오정렬(overlay misalign) 문제가 발생되고 있다. Respectively, because of the twisting degree of the semiconductor substrate to appear different from the overlay misalignment (overlay misalign) problem in the mask process for patterning the gate line it is generated for each stage.

예를 들어, 듀얼 스테이지에 배치된 반도체 기판들 상에 각각 질화물층을 증착한 다음, 오버레이가 벗어난 정도(overlay residual)를 벡터맵(vector map)으로 나타내보인 도 10을 참조하면, 오버레이 레지듀얼 값은 스테이지 1에 배치된 웨이퍼(#1)와 스테이지 2에 배치된 웨이퍼(#2)에서 각각 다르게 나타나는 것으로 관측된다. For example, the respective depositing a nitride layer on the semiconductor substrate placed in a dual stage, and then, if the overlay is out-degree reference to the shown 10 shown in (overlay residual) a vector map (vector map), overlay a residual value It is observed to appear differently in the wafer (# 1) and the wafer (# 2) placed on the stage 2 arranged on the first stage. 또한 질화물층이 반도체 기판의 전면부에만 형성됨에 따라 반도체 기판의 형상이 뒤틀어지는 변형이 발생함에 따라 오버레이 레지듀얼 값이 크게 나타나게 된다. In addition, the overlay is a residual value to appear significantly as the nitride layer is a twisting deformation to be generated in accordance with the shape of the semiconductor substrate formed only on the front side of the semiconductor substrate. 여기서 오버레이 레지듀얼 값은 도 10의 화살표로 표시되며, 화살표가 길어질수록 오버레이 레지듀얼 값이 큰 것으로 이해될 수 있다. The overlay register is displayed in the dual values ​​of the arrow 10, the longer the arrow is to be understood that the larger the overlay residual value. 이와 같이 스테이지 1 및 스테이지 2에 배치되는 웨이퍼들의 오버레이 레지듀얼의 벡터 값은 크기와 방향이 각각 다르기 때문에 스테이지마다, 그리고 증착 챔버마다 추가적인 보정 작업이 요구된다. As such vector value of the residual overlay of the wafer to be placed on the stage 1 and stage 2 are further corrections for each stage it is different respectively, the magnitude and direction, and each deposition chamber is required. 그런데 이러한 추가적인 보정 작업이 많이 진행될수록 오버레이 정확도가 떨어지게 된다. But the more this goes much further calibration it will drop the overlay accuracy.

본 발명의 실시예에서는 이러한 PECVD 방식을 도입하는 경우 반도체 기판의 뒤틀림에 따른 오버레이 정확도 저하를 억제하기 위해서, PECVD 방식으로 형성하는 질화물층 대신에 저압화학기상증착(Low pressure chemical vapor deposition, 이하 LPCVD라 함) 방식으로 진행한 질화물층(235, 도 3 참조)을 형성한다. In an embodiment of the present invention, in order to suppress the overlay accuracy deterioration in accordance with the distortion of the semiconductor substrate, if the introduction of such a PECVD method, a low pressure chemical vapor deposition in place of the nitride layer is formed by PECVD method (Low pressure chemical vapor deposition, hereinafter LPCVD La to form a box), a nitride layer (235, proceeding in such a way, see FIG. 3). 더욱이 본 발명의 실시예에 따른 질화물층(235)은 2000Å를 넘지 않는 두께로 형성함에 따라 반도체 기판(100)의 배면부의 와피지(warpage)에 의한 척킹 에러(chucking error)를 억제할 수 있다. In addition, the nitride layer 235 in accordance with an embodiment of the present invention may, as formed to have a thickness of not more than 2000Å suppress the chucking error (chucking error) by Wafi support (warpage) of the back surface of the semiconductor substrate 100.

이를 위해 도 2에 도시한 바와 같이, 게이트 금속막(215) 상에 제1 두께(d1)의 제1 질화물층(225)을 형성한다. As it is shown in Figure 2 for this purpose, and on the gate metal layer 215, forming a first nitride layer 225 of a first thickness (d1). 제1 질화물층(225)은 LPCVD 방식으로 진행한 실리콘질화물(SiN)으로 형성한다. The first nitride layer 225 is formed by a silicon nitride (SiN) proceeds to LPCVD method. 구체적으로, 게이트 금속막(215)이 형성된 반도체 기판(200)을 퍼니스(furnace) 내에 배치한다. Specifically, the arrangement of the gate metal film 215 is formed, the semiconductor substrate 200 within the furnace (furnace). 다음에 반도체 기판(200)이 배치된 퍼니스 내에 증착 소스를 공급한다. And then supplying a deposition source within the semiconductor substrate 200 is disposed in the furnace. 증착 소스는 암모니아(NH 3 ) 가스 및 디클로로실란(DCS; Dichlorosilane, SiH 2 Cl 2 ) 가스를 포함한다. Evaporation source is ammonia (NH 3) gas and dichlorosilane; include (DCS Dichlorosilane, SiH 2 Cl 2 ) gas. 여기서 암모니아(NH 3 ) 가스는 1000cc 내지 1400cc의 유량으로 공급하고, 디클로로실란(DCS; Dichlorosilane, SiH 2 Cl 2 ) 가스는 100cc 내지 140cc의 유량으로 공급한다. Wherein ammonia (NH 3) gas is supplied to the flow rate of 1400cc and 1000cc to, dichlorosilane (DCS; Dichlorosilane, SiH 2 Cl 2) gas is supplied at a flow rate of 100cc to 140cc. 제1 질화물층(225)을 형성하는 공정은 퍼니스의 온도를 700도 내지 730도로 유지하고, 퍼니스 내의 압력은 1Torr이하의 저압, 예컨대 0.25Torr의 압력에서 형성할 수 있다. A first step of forming a nitride layer 225 and 700 degrees to 730 degrees keeping the temperature of the furnace, the pressure in the furnace may be formed at a low pressure, for example a pressure of 0.25Torr below 1Torr.

이 경우 제1 질화물층(225)은 퍼니스에서 형성되기 때문에 반도체 기판(200) 상부에 형성된 실리콘질화물(SiN)과 동일한 두께 또는 유사한 두께로 반도체 기판(200)의 배면에도 제1 하부 질화물층(225a)이 형성된다. In this case, the first nitride layer 225 is in the back surface of the silicon nitride (SiN) and the semiconductor substrate 200 to a thickness equal or similar thickness are formed on a semiconductor substrate 200 are formed in the furnace first bottom nitride layer (225a ) it is formed. 퍼니스에서 박막을 증착하는 경우 1000Å가 넘는 두께로 형성하게 되면 퍼니스 내에 파티클(particle)이 발생하여 소자의 불량이 유발된다. When formed to a thickness of 1000Å over the case of depositing a thin film in a furnace is generated particles (particle) within the furnace by the defect of the element is caused. 이에 따라 퍼니스에서 형성된 제1 질화물층(225)은 1000Å를 넘지 않는 제1 두께(d1)로 형성한다. Accordingly, the first nitride layer 225 is formed in the furnace is formed of a first thickness (d1) of not more than 1000Å. 다음에 도면에서 비록 도시하지는 않았지만, 퍼니스 내부를 세정하여 파티클이 발생하는 것을 차단한다. Although not shown in the figures in the following, followed by washing the inside of the furnace and prevents the generation of particles.

도 3을 참조하면, 제1 질화물층(225) 위에 제2 두께(d2)의 제2 질화물층(230)을 형성한다. 3, the first to form a second nitride layer 230 of a second thickness over the nitride layer (225), (d2). 제2 질화물층(230)은 제1 질화물층(225)과 동일한 방식, 예를 들어 LPCVD 방식으로 진행한 실리콘질화물(SiN)으로 형성한다. The second nitride layer 230 is formed by a silicon nitride (SiN) proceeds in the same manner, for example, LPCVD method and the first nitride layer 225. 이를 위해 세정된 퍼니스 내에 배치된 반도체 기판(200) 상에 암모니아(NH 3 ) 가스 및 디클로로실란(DCS) 가스를 포함하는 증착 소스를 공급하여 제1 질화물층(225) 위에 제2 질화물층(230)을 형성한다. Ammonia on a semiconductor substrate 200 is disposed in a furnace cleaning for this purpose (NH 3) the second nitride layer (230 on gas and dichlorosilane (DCS), the first nitride layer 225 to supply a deposition source including a gas ) to form. 여기서 증착 소스는 제1 질화물층(225)을 형성하는 경우와 마찬가지로 암모니아(NH 3 ) 가스는 1000cc 내지 1400cc의 유량으로 공급하고, 디클로로실란(DCS) 가스는 100cc 내지 140cc의 유량으로 공급한다. The evaporation source of claim 1, as in the case of forming a nitride layer (225) ammonia (NH 3) gas is supplied at a flow rate of 1000cc to 1400cc, and dichlorosilane (DCS) gas is supplied at a flow rate of 100cc to 140cc. 또한 제2 질화물층(230)을 형성하는 공정은 퍼니스의 온도를 700도 내지 730도로 유지하고, 퍼니스 내의 압력은 1Torr이하의 저압, 예컨대 0.25Torr의 압력에서 형성할 수 있다. In addition, a second step of forming a nitride layer 230 and 700 degrees to 730 degrees keeping the temperature of the furnace, the pressure in the furnace may be formed at a low pressure, for example a pressure of 0.25Torr below 1Torr. 이 경우 제2 질화물층(230) 또한 퍼니스에서 형성되기 때문에 제1 질화물층(225)위에 형성된 제2 질화물층(230)과 동일한 두께 또는 유사한 두께로 반도체 기판(200)의 배면에 형성된 제1 하부 질화물층(225a) 위에 제2 하부 질화물층(230a)이 형성된다. In this case, the second first bottom formed on the rear surface of the nitride layer 230 also are formed in the furnace of the first nitride layer 225, the second nitride layer 230 and the semiconductor substrate 200 to a thickness equal or similar thickness formed on the nitride layer second bottom nitride layer (230a) over a (225a) is formed. 또한, 상술한 바와 같이, 퍼니스에서 한번의 증착 공정에서 1000Å가 넘는 두께로 박막을 증착하면 파티클이 발생하여 소자의 불량이 유발되므로 제2 질화물층(230)은 1000Å를 넘지 않는 제2 두께(d1)로 형성한다. Further, when depositing a film with more than 1000Å at a deposition process with one thickness in the furnace because the particles are generated of the device defect caused the second nitride layer 230 has a second thickness that does not exceed 1000Å, as described above (d1 ) to form a. 이에 따라 제1 질화물층(225) 및 제2 질화물층(230)을 포함하는 질화물층(235)의 전체 두께는 2000Å의 두께를 넘지 않게 형성한다. Accordingly, the total thickness of the first nitride layer 225 and a nitride layer 2 which includes a nitride layer 230 (235) forms no more than a thickness of 2000Å.

LPCVD 방식으로 형성된 제1 질화물층(225) 및 제2 질화물층(230)을 포함하는 질화물층(235)은 질화물층(235)과 동일한 두께 또는 유사한 두께로 반도체 기판(200)의 배면에도 하부 질화물층(225a, 230a)이 형성됨에 따라 웨이퍼 변형이 전면부에 집중되는 PECVD 방식으로 형성된 질화물층을 도입한 경우와 달리 도 11에 도시한 바와 같이, 웨이퍼 #1과 웨이퍼 #2에서 오버레이 레지듀얼 값의 차이 및 크기가 크지 않으며, 방향성을 갖지 않고 랜덤(random)하게 형성된다. Nitride layer 235 including the first nitride layer 225 and the second nitride layer 230 formed by LPCVD method is to lower the nitride rear surface of the same thickness or similar thickness as the nitride layer 235, a semiconductor substrate 200 layer (225a, 230a), wafer # 1 and the overlay a residual value at the wafer # 2 as shown in Figure 11, unlike the case of introducing the nitride layer formed by PECVD method is a wafer deformation is concentrated to the front portion according to the formed of no greater the difference in size and is formed at random (random) without having a directivity. 이에 따라 PECVD 방식보다 오버레이 레지듀얼에 대한 강제 보정을 용이하게 진행할 수 있다. Accordingly, it is possible to easily conduct a forced correction of the overlay residuals than PECVD method. 또한 최근 반도체 소자의 집적도가 높아지면서 캐패시터를 반도체 기판의 접합영역에 연결시키는 콘택 플러그가 게이트 라인에 일부 중첩하게 형성되고 있다. In recent years it has been the degree of integration of semiconductor devices increases As the contact plug for connecting the capacitor to the junction region of the semiconductor substrate formed in a part overlapping the gate lines. 이 경우 게이트 전극을 덮게 형성된 PECVD 방식으로 형성된 질화물층이 캐패시터를 형성하기 전까지 진행하는 공정들에서 식각되어 손실됨에 따라 남아 있는 부분이 거의 없게 되면 항복 전압 불량(breakdown voltage fail)이 유발될 수 있다. In which case it can be a nitride layer formed of the gate electrode to cover formed PECVD method is when the portion remaining as the etching in the ongoing process lost almost until forming a capacitor not induced breakdown voltage failure (breakdown voltage fail). 이와 같이 질화물층이 손실량이 높아지면 도 13에 도시한 바와 같이, 반도체 기판의 접합영역에 연결시키는 콘택 플러그를 형성하는 공정 이후 주변회로영역(300)에서는 게이트 금속막(310)으로 적용하는 텅스텐(W)이 노출되어 산화되는 불량(305, 315)이 발생할 수 있다. Thus, as shown in Figure 13. When the high loss nitride layer, in the subsequent step of forming a contact plug for connecting to the junction region of the semiconductor substrate, the peripheral circuit region 300, the tungsten is applied to the gate metal layer 310 ( W) may result in exposure failure is oxidized (305, 315). 그런데 본 발명의 실시예에 따른 LPCVD 방식으로 형성된 질화물층은 PECVD 방식으로 형성된 질화물층에 비하여 동일한 두께에서 항복 전압이 2배 정도 높아 반도체 소자의 신뢰도를 향상시킬 수 있다. However, the nitride layer formed by LPCVD method in accordance with an embodiment of the present invention can increase the breakdown voltage at the same thickness of about two times compared to the nitride layer formed by PECVD method improves the reliability of the semiconductor device. 더욱이 LPCVD 방식으로 형성된 질화물층은 PECVD 방식으로 형성된 질화물층보다 막질이 단단하여 CMP(Chemical Mechanical Polishing) 공정에서 제거율이 낮다. In addition, the nitride layer formed by LPCVD method is the film quality is harder than the nitride layer formed in a PECVD system is low removal rate in the CMP (Chemical Mechanical Polishing) process. 이에 따라 주변회로영역(300)에서 텅스텐이 노출되는 것을 방지할 수 있다. In the peripheral circuit region 300 along can be prevented from being exposed to the tungsten.

한편, LPCVD 방식으로 질화물층을 형성하는 경우 증착 속도가 PECVD 방식보다 느리고 파티클 문제로 인하여 한번의 증착 공정에서 1000Å를 넘지 않는 두께로 형성하게 된다. On the other hand, in the case of forming a nitride layer by LPCVD method because the deposition rate is slow and a particle problem than the PECVD method to form a thickness of not more than 1000Å in a single deposition process. 그런데 질화물층을 게이트 전극 상부에 잔류시키기 위해서는 게이트 하드마스크막을 2000Å 이상의 두께로 형성하는 것이 바람직하다. However, the gate hard mask to form a film with a thickness 2000Å or more is preferred in order to remain a nitride layer on the gate electrode upper part. 그러나 질화물층의 단일층으로 2000Å 이상의 두께로 형성하게 되면 반도체 기판의 후면으로 심하게 휘어지는 와피지(warpage)가 유발된다. However, if the form of at least 2000Å thickness of a single layer of the nitride layer is not Wafi (warpage) bends sharply to the back of the semiconductor substrate is caused. 예를 들어, 도 4를 참조하면, 게이트 전극이 형성된 반도체 기판(300) 상에 LPCVD 방식으로 형성된 질화물층(305)을 단일층으로 2000Å 이상의 두께로 형성한 다음, 게이트 라인(310)을 형성하기 위한 식각 공정을 진행하면, 게이트 라인(310)들 사이에 형성된 빈 공간(315)에 의해 반도체 기판(300)의 전면부와 배면 사이에 응력 차이가 발생하여 반도체 기판(300)의 배면으로 심하게 휘어짐에 따라 척킹 에러(chucking error)가 유발된다. For one example, referring to Figure 4, the nitride layer 305 is formed of the LPCVD method on the gate electrode is formed in the semiconductor substrate 300 is a single layer formed of a thickness 2000Å or more to form the next, the gate lines 310 proceeding to for the etching process, the gate lines 310 by the blank space 315 is formed between the stress difference generated between the front portion and the back surface of the semiconductor substrate 300 is heavily to the back surface of the semiconductor substrate 300, the warp the chucking error (chucking error) is caused in accordance with the. 이에 따라 제1 질화물층(225) 및 제2 질화물층(230)을 포함하는 질화물층(235)의 전체 두께는 2000Å의 두께를 넘지 않게 형성한다. Accordingly, the total thickness of the first nitride layer 225 and a nitride layer 2 which includes a nitride layer 230 (235) forms no more than a thickness of 2000Å.

본 발명의 실시예에서는 이러한 LPCVD 방식으로 형성된 질화물층을 단일층으로 2000Å의 두께를 넘게 형성하는 경우 반도체 기판의 배면으로 심하게 휘어지는 것을 억제하면서 질화물층을 게이트 전극 상부에 잔류시키기 위해서, 질화물층 위에 질화물층과 식각 속도가 상이한 실리콘산화물층을 도입한다. In an embodiment of the present invention, in order to remain a nitride layer while suppressing bending badly with the back surface of the semiconductor substrate if formed over the 2000Å thickness of the nitride layer formed in this LPCVD method in a single layer in the gate electrode upper part, a nitride over the nitride layer It introduces a different layer and the etching rate of silicon oxide layer.

이를 위해 먼저 도 5에 도시한 바와 같이, 질화물층(235)의 제2 질화물층(230)의 표면상에 산소(O 2 ) 가스의 플라즈마를 공급하여 제2 질화물층(230)의 표면 일부를 산화시켜 제3 두께(d3)의 시드 산화물층(237)을 형성한다. As this, first it is shown in FIG. 5 for, the surface portion of the nitride layer 235, the second nitride layer 230, the second nitride layer 230 by supplying a plasma of oxygen (O 2) gas to the surface of the It is oxidized to form an oxide seed layer (237) of a third thickness (d3). 시드 산화물층(237)은 이후 형성될 실리콘산화물층이 질화물층(235)으로부터 떨어져나가는 리프팅(lifting) 현상을 방지하는 역할을 한다. Seed oxide layer 237 serves to prevent the lift (lifting) developing the silicon oxide layer to be formed after the falling off from the nitride layer 235. 제2 질화물층(230)의 표면을 산화시켜 시드 산화물층(237)을 형성하는 공정은 고밀도 플라즈마 증착(High density plasma, 이하 HDP라 함) 증착 챔버 내에서 수행한다. 2 by oxidizing the surface of the nitride layer 230, a step of forming a seed oxide layer 237 is carried out in a high density plasma deposition (referred to as High density plasma, below HDP) deposition chamber. 이를 위해 질화물층(235)이 형성된 반도체 기판(200)을 도 12의 HDP 증착 장비 내에 로딩시킨다. The nitride layer 235 is then loaded for this purpose in the HDP deposition apparatus of Figure 12 is formed, the semiconductor substrate 200.

도 12를 참조하면, HDP 증착 장비는 공정 챔버(400) 및 공정 챔버(400) 내에 반도체 기판이 장착되는 척(chuck, 405)을 포함한다. Referring to Figure 12, the HDP deposition equipment comprises in the process chamber 400 and process chamber 400, the chuck is equipped with a semiconductor substrate (chuck, 405). 공정 챔버(400)의 상부에는 상측 플라즈마 코일(410)이 배치되고, 측면에는 측면 플라즈마 코일(415)이 배치될 수 있다. Is disposed a plasma coil 410, an upper upper portion of the process chamber 400, the side has a side plasma coil 415 can be disposed. 상측 플라즈마 코일(410)에는 플라즈마 발생을 위한 RF 파워(radio frequency power)를 탑 파워(top power)로 제공하는 제1 전원(420)이 연결되고, 측면 플라즈마 코일(415)에는 플라즈마 발생을 위한 RF 파워를 사이드 파워(side power)로 제공하는 제2 전원(425)이 연결된다. RF power for plasma generation, the upper plasma coil (410) (radio frequency power), the top power (top power) first and first power supply 420 is connected to provide a side plasma coil 415, the RF for plasma generation the second power supply 425 that provides power to the power side (power side) is connected. 또한, 척(405)에는 반도체 기판의 후면에 바이어스를 인가하여 플라즈마의 직진성을 유도하는 직류 전압의 파워를 바텀 파워(bottom power)로 제공하는 제3 전원(440)이 연결된다. In addition, the third power source 440, which provides, the power of the direct-current voltage to drive the plasma linearity by applying a bias to the rear surface of the semiconductor substrate chuck 405 to the bottom power (bottom power) is connected. 공정 챔버(400)의 상측 내부에는 반응 가스를 제공하는 상부 가스 공급부(430)가 배치되고, 공정 챔버(400)의 측면 내부에 반응 가스를 제공하는 측면 가스 공급부(435)가 배치된다. The upper interior of the process chamber 400, there is disposed an upper gas supply 430 to provide a reaction gas, a gas supply side 435 to provide a reactant gas to the interior side of the process chamber 400 are arranged.

다음에 HDP 증착 장비의 공정 챔버(400) 내에 산소 가스, 헬륨(He) 가스 및 아르곤(Ar) 가스를 공정 가스로 공급한다. Next, a supply of oxygen gas, helium (He) gas and argon (Ar) gas into the processing chamber 400 of the HDP deposition apparatus as the process gas. 여기서 아르곤 가스는 40sccm 내지 50sccm의 유량으로 공급하고, 헬륨 가스는 측면 가스 공급부(435) 및 상부 가스 공급부(430)에서 각각 200sccm 내지 300sccm의 유량으로 공급한다. Wherein an argon gas is supplied at a flow rate of 40sccm to 50sccm, and helium gas is fed to the respective flow rate of 200sccm 300sccm to in terms of gas supply 435 and an upper gas supply unit 430. The 이때, 공정 챔버(400) 내에 플라즈마를 발생시키기 위해 탑 파워(top power)를 4500W 내지 5500W로 인가하고, 사이드 파워(side power)는 3500W 내지 4500W로 인가한다. At this time, in order to generate a plasma in the process chamber 400 and it is a top-power (top power) to 4500W to about 5500W, the power side (power side) is applied to 3500W to 4500W. 이때, 바텀 파워(bottom power)는 인가하지 않는다. At this time, the bottom power (bottom power) will not be applied. 시드 산화물층(237)을 형성하는 공정은 60초 이내로 진행한다. A step of forming a seed oxide layer 237 proceeds to within 60 seconds. 그러면 질화물층(235)의 제2 질화물층(230)이 표면으로부터 제3 두께(d3)만큼 산화되어 시드 산화물층(237)이 형성된다. The second nitride layer 230 of the nitride layer 235 is oxidized by a third thickness (d3) from the surface is formed a seed oxide layer (237).

다음에 도 6을 참조하면, 시드 산화물층(237) 상에 산화 소스를 공급하여 제4 두께(d4)의 실리콘산화물층(SiO 2 , 240)을 형성한다. Next, with reference to Figure 6, to form a fourth layer of silicon oxide (SiO 2, 240) having a thickness (d4) to the oxidation source supplied to the seed oxide layer (237). 실리콘산화물층(240)은 HDP 공정을 수행하여 형성할 수 있다. The silicon oxide layer 240 may be formed by performing the HDP process. 구체적으로 시드 산화물층(237)을 형성한 HDP 증착 장비의 공정 챔버(400) 내에 HDP 증착 소스를 공급한다. Specifically, in the HDP processing chamber 400 of the deposition apparatus to form a seed oxide layer 237, and supplies the HDP deposition source. HDP 증착 소스는 실란(SiH 4 ) 가스, 산소(O 2 ) 가스, 수소(H 2 ) 가스 및 헬륨(He) 가스를 포함한다. The HDP deposition source is silane (SiH 4) gas, oxygen (O 2) gas, hydrogen (H 2) gas and helium (He) includes a gas. 이 경우 HDP 증착 소스와 함께 아르곤(Ar) 가스를 추가로 공급한다. In this case, to supply additional argon (Ar) gas with the HDP deposition source. 여기서 실란 가스는 측면 가스 공급부(435) 및 상부 가스 공급부(430)에서 각각 12sccm의 유량으로 공급할 수 있고, 산소 가스는 41sccm의 유량으로 공급할 수 있다. Here, the silane gas may be supplied to the respective flow rates of 12sccm in terms of gas supply 435 and an upper gas supply part 430, oxygen gas may be supplied at a flow rate of 41sccm. 수소 가스는 50sccm의 유량으로 공급할 수 있고, 헬륨 가스는 측면 가스 공급부(435)에서 200sccm의 유량으로 공급하고, 상부 가스 공급부(430)에서 100sccm의 유량으로 공급할 수 있다. Hydrogen gas can be supplied at a flow rate of 50sccm, helium gas may be supplied from the side of the gas supply 435 supplies a flow rate, and the upper gas supply 430 of 200sccm at a flow rate of 100sccm. 그리고 아르곤 가스는 20sccm의 유량으로 공급한다. And an argon gas is supplied at a flow rate of 20sccm. 이때, 공정 챔버(400) 내에 플라즈마를 발생시키기 위해 탑 파워(top power)를 7000W로 인가하고, 사이드 파워(side power)는 7000W로 인가한다. At this time, the power applied to the top (top power) in order to generate a plasma in the process chamber 400 to 7000W, and the side power (power side) is applied to 7000W. 그리고 바텀 파워(bottom power)는 1000W로 인가한다. And it is applied to the bottom 1000W power (bottom power). 이때, 유량은 (+), (-) 10% 정도 각각 변화시킬 수 있으며, 압력 또한 (+), (-) 10% 정도 변화시킬 수 있다. At this time, the flow rate is (+), (-) 10%, and can respectively change, pressure and (+) - can be a 10% change (). 실리콘산화물층(240)은 1000Å의 두께를 넘지 않게 형성하며, 바람직하게는 500Å 내지 1000Å의 두께로 형성한다. The silicon oxide layer 240 to form no more than the thickness of 1000Å, and preferably formed to a thickness of 500Å to 1000Å. 아르곤 가스는 플라즈마 활성도가 가장 높으며 플라즈마의 밀도를 높인다. Argon gas plasma activity is the highest increases the density of the plasma. 따라서 HDP 증착 소스와 함께 아르곤 가스를 공급하면 막질이 단단한(hard) 실리콘산화물층(240)을 형성할 수 있다. Therefore, by supplying the argon gas with a HDP deposition source it may be a film quality to form a rigid (hard) layer of silicon oxide (240). 이에 따라 습식 식각 및 건식 식각에 대한 내식성이 강해져 이후 게이트 패턴을 형성하기 위해 진행하는 식각 공정에서 하드마스크막의 손실을 방지하여 항복 전압 불량을 방지할 수 있다. Accordingly, it is possible to prevent breakdown voltage failure to prevent the loss of the hard mask layer in an etching process to proceed to form stronger corrosion resistance after the gate pattern of the wet etching and dry etching. 실리콘산화물층(240)을 형성한 다음 HDP 증착 장비로부터 반도체 기판(200)을 언로딩시킨다. Forming a silicon oxide layer 240, and then causes the loading from the HDP deposition equipment unloading the semiconductor substrate 200.

도 7을 참조하면, 실리콘산화물층(240) 위에 비정질 카본층(245) 및 반사방지막(250)을 형성한다. 7, to form a silicon oxide layer 240, the amorphous carbon layer 245 over the anti-reflection film and 250. The 비정질 카본층(245)은 실리콘산화물층(240)을 식각하는 동안 하부막들을 차단하는 보호막 역할을 하며, 1700Å 내지 1900Å의 두께로 형성할 수 있다. Amorphous carbon layer 245 and the protective layer serves to block the lower layer during the etching of the silicon oxide layer 240 can be formed to a thickness of 1700Å to 1900Å. 반사방지막(250)은 실리콘옥시질화물층(SiON)으로 270Å 내지 330Å의 두께로 형성할 수 있다. An anti-reflection film 250 may be formed to a thickness of 270Å to 330Å of a silicon oxynitride layer (SiON). 다음에 반사방지막(250) 위에 레지스트를 도포한 다음, 노광 및 현상 공정을 포함하는 리소그래피 공정을 진행하여 레지스트 패턴(255)을 형성한다. Then coated with a resist on the reflecting film 250 in the following, the process proceeds to a lithographic process including exposure and development processes to form a resist pattern (255). 레지스트 패턴(255)은 게이트 패턴이 형성될 제1 영역(I)을 제외한 영역의 반사방지막(250)의 표면을 노출시킨다. The resist pattern 255 to expose the surface of the anti-reflection film 250, except for a first region (I) be the gate pattern formation region.

도 8을 참조하면, 레지스트 패턴(255)을 식각마스크로 한 식각 공정으로 반사방지막(250) 및 비정질 카본층(250)을 식각하여 제1 하드마스크층(257)을 형성한다. 8, and in a etching process, a resist pattern 255 as an etching mask, etching the anti-reflection film 250 and the amorphous carbon layer 250 to form a first hard mask layer 257. 제1 하드마스크층(257)은 실리콘산화물층(240, 도 7 참조)을 식각하기 위한 하드마스크층이다. The first hard mask layer 257 is a hard mask layer for etching a silicon oxide layer (see 240, Fig. 7). 계속해서 제1 하드마스크층(257)을 식각마스크로 한 식각 공정으로 실리콘산화물층(240, 도 7 참조)을 식각하여 제2 하드마스크층(260)을 형성한다. Subsequently to form a first hard mask layer a second hard mask layer 260 (257) to the etching with the etching process as an etching mask, the silicon oxide layer 240 (see FIG. 7). 여기서 실리콘산화물층(240)은 하부의 질화물층(235)과 식각 소스에 따른 식각 선택비가 상이하여 질화물층(235)이 노출되는 위치에서 정지된다. The silicon oxide layer 240 is etched according to a selected bottom nitride layer 235 and etching the source of the non-phase is stopped at a position where the nitride layer 235 is exposed.

도 9를 참조하면, 제2 하드마스크층(260)을 식각마스크로 하부의 질화물층(235, 도 8 참조) 및 게이트 절연막(205, 도 8 참조)을 포함하는 게이트 전극용 박막(222, 도 8 참조)을 식각하여 게이트 패턴(290)을 형성한다. Referring to Figure 9, the second (see 235, Fig. 8) The hard mask layer 260 a of the lower nitride layer as an etch mask and the gate insulating film (see 205, Fig. 8) a thin film (222, for a gate electrode, including also etched to 8) to form a gate pattern 290. 게이트 패턴(290)은 게이트 절연막 패턴(285), 배리어 금속 패턴(280), 확산방지패턴(275) 및 게이트 금속패턴(270)이 차례로 적층된 구조로 이루어진다. The gate pattern 290 is composed of a gate insulating layer pattern 285, a barrier metal pattern 280, the diffusion barrier pattern 275 and the gate metal pattern 270, and then the stacked structure.

본 발명에 의한 LPCVD 방식으로 형성된 질화물층은 기존의 PECVD 방식으로 형성된 질화물층과 달리 오버레이 문제를 개선하여 소자의 신뢰성을 향상시킬 수 있고, 질화물층의 두께를 2000Å를 넘지 않게 형성하여 게이트 패턴을 형성하기 위한 마스크 공정에서 척킹 에러가 발생하는 것을 방지할 수 있다. The nitride layer is formed by LPCVD method according to the invention it is possible to improve the overlay problem to improve the reliability of the device, unlike the nitride layer formed in a conventional PECVD system, forming a gate pattern by forming so the thickness of the nitride layer more than 2000Å in the mask process to be possible to prevent the chuck error. 또한 질화물층 위에 질화물층과 식각 속도가 상이한 실리콘산화물층을 도입함으로써 2번의 증착 공정으로 질화물층을 형성하면서도 PECVD 방식으로 3000Å 이상의 두꺼운 질화물층을 적용하는 것보다 우수하게 질화물층의 손실을 방지할 수 있다. Also can excellently prevent the loss of the nitride layer than while forming a nitride layer as second deposition step one by introducing a nitride layer and etching the silicon oxide layer, the speed is different on the nitride layer applied to a thick nitride layer over 3000Å ​​by PECVD method have. 또한 동일한 두께에서 PECVD 방식으로 형성된 질화물층보다 항복전압이 높고 막질이 단단한 LPCVD 방식으로 질화물층을 형성함으로써 공정 마진을 향상시킬 수 있고, 주변회로영역에서 게이트 금속막이 노출되어 산화되는 것을 방지할 수 있다. Can also be prevented from a high-breakdown-voltage than the nitride layer formed by PECVD method on the same thickness and can be membranous solid improve the process by forming a nitride layer by LPCVD method margin, is in the peripheral circuit area, the gate metal film is exposed is oxidized .

200 : 반도체 기판 222: 게이트 전극막 200: semiconductor substrate 222: gate electrode film
225: 제1 질화물층 230 : 제2 질화물층 225: first nitride layer 230: second nitride layer
240 : 실리콘산화물층 240: silicon oxide layer

Claims (15)

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  6. 반도체 기판 상에 게이트 절연막 및 게이트 전극막을 형성하는 단계; Forming a gate insulating film on a semiconductor substrate and a gate electrode film;
    상기 게이트 전극막 상에 저압화학기상증착(LPCVD) 방식으로 질화물층을 형성하는 단계; Forming a nitride layer by a low pressure chemical vapor deposition (LPCVD) method on the gate electrode film;
    상기 질화물층 위에 실리콘산화물층을 형성하여 상기 질화물층 및 상기 실리콘산화물층을 포함하는 게이트 하드마스크층을 형성하는 단계; A step of forming a silicon oxide layer over the nitride layer to form a gate hard mask layer including the nitride layer and the silicon oxide layer;
    상기 게이트 하드마스크층을 패터닝하여 상기 게이트 전극막의 표면 일부를 노출시키는 게이트 하드마스크 패턴을 형성하는 단계; Forming a gate hard mask pattern for exposing the gate electrode film, the surface portion by patterning the gate hard mask layer; And
    상기 게이트 하드마스크 패턴을 식각마스크로 상기 게이트 전극막 및 게이트 절연막을 식각하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 형성방법. Forming a semiconductor device of the gate hard mask pattern as an etching mask and forming a gate pattern by etching the gate electrode layer and the gate insulating film.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다. Claim 7 is set when the registration fee has been paid to give up.
    제6항에 있어서, 질화물층을 형성하는 단계는, The method of claim 6, further comprising: forming a nitride layer,
    상기 게이트 전극막 상에 제1 두께의 제1 질화물층을 형성하는 단계; Forming a first nitride layer of a first thickness on the gate electrode film; And
    상기 제1 질화물층 위에 제2 두께의 제2 질화물층을 형성하는 단계를 포함하는 반도체 소자의 형성방법. Forming a semiconductor device including a step of forming a second nitride layer of a second thickness over the first nitride layer.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다. 8. is set when the registration fee has been paid to give up.
    제7항에 있어서, The method of claim 7,
    상기 제1 질화물층 및 제2 질화물층은 1000Å을 각각 넘지 않는 제1 두께 및 제2 두께로 형성하는 반도체 소자의 형성방법. Forming a semiconductor device forming a first nitride layer and a second nitride layer has a first thickness and a second thickness that does not exceed 1000Å, respectively.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다. 9. The registration fee was abandoned when due.
    제7항에 있어서, The method of claim 7,
    상기 제1 질화물층 및 제2 질화물층의 전체 두께를 2000Å가 넘지 않게 형성하는 반도체 소자의 형성방법. Forming a semiconductor device forming a first nitride layer and the second overall thickness of the nitride layer does not exceed 2000Å.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다. Claim 10 is set when the registration fee has been paid to give up.
    제6항에 있어서, 7. The method of claim 6,
    상기 질화물층을 형성하는 단계는 암모니아(NH 3 ) 가스 및 디클로로실란(DCS; Dichlorosilane, SiH 2 Cl 2 ) 가스를 포함하는 증착 소스를 공급하면서 1Torr이하의 압력을 유지하여 형성하는 반도체 소자의 형성방법. Forming the nitride layer is ammonia (NH 3) gas and dichlorosilane; method of forming a semiconductor device by supplying the deposition source is formed by maintaining a pressure of less than 1Torr containing (DCS Dichlorosilane, SiH 2 Cl 2 ) gas .
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다. Claim 11 is set when the registration fee has been paid to give up.
    제6항에 있어서, 7. The method of claim 6,
    상기 질화물층은 상기 반도체 기판의 배면부에 상기 게이트 전극막 상에 형성된 질화물층의 두께와 동일한 두께로 형성하는 반도체 소자의 형성방법. The nitride layer is formed in a semiconductor element formed with a thickness equal to the thickness of the nitride layer formed on the gate electrode film on the back surface of the semiconductor substrate.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다. 12. The registration fee has been abandoned when due.
    제6항에 있어서, 상기 실리콘산화물층을 형성하는 단계는, The method of claim 6, wherein forming the silicon oxide layer,
    상기 질화물층 상에 산화 소스를 공급하면서 산소 플라즈마를 형성하여 상기 질화물층 표면의 일부를 산화시키는 단계; The step of forming the oxygen plasma oxidation of a portion of the surface nitride layer by supplying an oxidizing source onto said nitride layer; And
    상기 표면이 산화된 질화물층 상에 고밀도 플라즈마(HDP) 방식으로 실리콘산화물층을 형성하는 단계를 포함하는 반도체 소자의 형성방법. Forming a semiconductor device comprising forming a silicon oxide layer with a high density plasma (HDP) method on the surface is oxidized nitride layer.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다. Claim 13 has been abandoned readable medium upon payment.
    제12항에 있어서, 13. The method of claim 12,
    상기 산화 소스는 산소(O 2 ) 가스 및 헬륨(He) 가스를 포함하는 반도체 소자의 형성방법. Forming a semiconductor device of the oxidizing source comprises oxygen (O 2) gas and helium (He) gas.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다. Claim 14 is set when the registration fee has been paid to give up.
    제12항에 있어서, 13. The method of claim 12,
    상기 실리콘산화물층을 형성하는 단계는 상기 표면이 산화된 질화물층 상에 고밀도 플라즈마 증착 소스를 공급하면서 플라즈마의 밀도를 높이기 위해 아르곤(Ar) 가스를 함께 공급하여 수행하는 반도체 소자의 형성방법. Step is the method of forming the semiconductor device to perform by supplying argon (Ar) gas together to increase the plasma density of the high density plasma while supplying a deposition source onto the surface is oxidized nitride layer to form the silicon oxide layer.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다. 15. The registration fee has been set to give up when due.
    제14항에 있어서, 15. The method of claim 14,
    상기 고밀도 플라즈마 증착 소스는 실란(SiH 4 ) 가스, 산소(O 2 ) 가스, 수소(H 2 ) 가스 및 헬륨(He) 가스를 포함하는 반도체 소자의 형성방법. The high-density plasma deposition source is silane (SiH 4) gas, oxygen (O 2) gas, hydrogen (H 2) forming a semiconductor device including a gas and helium (He) gas.
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