KR101202779B1

KR101202779B1 - 집적회로의 시험에 이용되는 테스트 칩

Info

Publication number: KR101202779B1
Application number: KR1020100060967A
Authority: KR
Inventors: 겐이치 와시오
Original assignee: 가부시키가이샤 니혼 마이크로닉스
Priority date: 2009-07-03
Filing date: 2010-06-28
Publication date: 2012-11-21
Also published as: KR20110003264A; TW201109691A; JP2011014781A; MY153326A; JP5478133B2; TWI399560B

Abstract

본 발명은 회로 구성이 간략화됨에도 불구하고 외부 장치에 대한 통신용 채널수를 줄여 정확하고 신속한 시험을 가능하게 한다.
본 발명의 테스트 칩에 의하면, 피검사체의 전기 시험을 위한 시험신호를 발생하며 피검사체로부터의 응답신호를 수신받아서 처리하는 적어도 하나의 신호처리회로와, 그 신호처리회로 및 외부에 대한 전기신호를 전달하고 받는 전달회로를 포함한다. 신호처리회로는 외부에서 공급되는 패턴 정보를 토대로 진리값 1 및 0의 펄스신호를 발생하는 포메터와, 펄스신호를 토대로 피검사체를 구동시키는 구동신호를 발생하는 복수의 드라이버와, 피검사체로부터의 응답신호를 받아서 피검사체 중의 셀이 불량임을 나타내는 불량신호를 상기 전달회로로 출력하는 복수의 비교회로를 포함한다. 전달회로는 기준 시험 주파수 신호를 발생하는 레이트·제너레이터와, 상기 불량신호를 토대로 불량 셀을 특정하여서 외부로 출력하는 페일·캡쳐·콘트롤과, 기준 시험 주파수 신호를 토대로 그 기준 시험 주파수 신호에 대응한 타이밍 신호를 발생하는 타이밍·제네레이터와, 패턴 정보를 외부에서 읽어내기 위한 어드레스 신호를 외부로 출력하는 패턴·제너레이터를 구비한다.

Description

집적회로의 시험에 이용되는 테스트 칩 {Test Chip Used For Testing Integrated Circuit}

본 발명은 반도체 집적회로의 전기적 시험에 이용되는 테스트 칩에 관한 것으로 특히 웨이퍼에 집적회로로서 형성되어서 회로 칩으로 절단된 테스트 칩에 관한 것이다.

웨이퍼에 형성된 미절단의 다수의 집적회로를 한 번 또는 여러 번으로 나누어서 시험하는 장치의 하나로서, 집적회로의 전기적 시험을 실행하는 테스트 칩을 이용한 것이 있다. (특허문헌1 및 2).

그들의 종래기술에 있어서, 복수의 테스트 칩을 칩 지지체의 상측에 배치한 칩 유닛과, 그 칩 유닛에서 하방으로 간격을 둔 프로브 유닛으로서 프로브 지지체와 그 프로브 지지체의 하측에 배치된 복수의 접촉자를 구비하는 프로브유닛과, 그 칩 유닛 및 상기 프로브 유닛 사이에 배치된 접속 유닛으로서 핀 지지체와 그 핀 지지체를 상하방향으로 관통하여서 상단 및 하단이 각각 상기 핀 지지체의 상방 및 하방으로 돌출 가능한 복수의 접속 핀을 구비하는 접속 유닛을 이용한다.

각 테스트 칩은 집적회로 즉 피검사체의 전기적 시험에 이용되는 전기신호를 발생하면서 동시에 피검사체로부터의 응답신호를 수신받아서 응답신호를 처리하는 기능을 갖는다. 이 때문에 종래 기술에 따르면, 테스트 칩의 기능을 구비한 복수의 회로를 배치한 복수의 배선기판을 필요로 하지 않기 때문에 종래기술보다 이전에 요구되었던 테스트 헤드가 현저하게 소형화되어 시험장치가 저렴해진다.

그러나 상기 종래기술은 테스트 칩의 구체적인 기능 및 회로에 관해서, 상기 이외에 아무것도 기재되어 있지 않고 시사하고 있는 바도 없다. 따라서 컴퓨터와 같은 외부 장치에 대한 통신용 채널수의 저감을 도모할 수 없으며 정확하고 신속한 시험을 수행할 수도 없다.

일본특허공표 특표평10-510682호 일본특허공개공보 특개평11-251383호

본 발명은 회로 구성이 간략화됨에도 불구하고 외부 장치에 대한 통신용 채널 수를 줄여 정확하고 신속한 시험을 가능하게 하는 것을 목적으로 한다.

본 발명에 관련된 테스트 칩은 피검사체의 전기시험을 위한 시험신호를 발생하면서 피검사체로부터의 응답신호를 수신받는다. 그와 같은 테스트 칩은 상기 시험신호를 발생하며 상기 응답신호를 받아서 처리하는 적어도 하나의 신호처리회로와, 그 신호처리회로 및 외부에 대한 전기신호를 전달하고 받는 전달회로(delivery/receipt circuit)를 포함한다.

상기 신호처리회로는 외부에서 공급되는 패턴 정보를 토대로 진리값 1 및 0의 펄스신호를 발생하는 포메터(formatter)와, 상기 펄스 신호를 토대로 피검사체를 구동시키는 구동신호를 발생하는 복수의 드라이버와, 피검사체로부터의 응답신호를 받아서 피검사체 중의 셀이 불량임을 나타내는 불량신호를 상기 전달회로로 출력하는 복수의 비교회로를 포함한다.

상기 전달회로는 기준 시험 주파수 신호를 발생하는 레이트·제너레이터(rate generator)와, 상기 불량신호를 토대로 불량 셀을 특정하여서 외부로 출력하는 페일·캡쳐·콘트롤(fail·capture·control)과, 상기 기준 시험 주파수 신호를 토대로 그 기준 시험 주파수 신호에 대응한 타이밍 신호를 발생하는 타이밍·제너레이터(timing generator)와, 상기 패턴 정보를 외부에서 읽어내기 위한 어드레스 신호를 외부로 출력하는 패턴·제너레이터(pattern generator) 를 구비한다.

상기 신호처리회로 및 상기 전달회로는 외부의 컴퓨터에 접속가능하며, 또한 외부로부터 전력을 받아서 작동할 수 있다.

상기 신호처리회로는 피검사체로부터 그 신호처리회로로 입력되는 과전압으로부터 그 신호처리회로를 보호하는 클램프/로드(clamp/load) 회로를 더 구비할 수 있다.

상기 신호처리회로는 피검사체의 입출력 단자의 전압·전류를 측정하는 정전압 및 정전류 측정회로를 더 구비할 수 있다.

상기 비교회로는 상기 응답신호를 H측의 기준신호와 비교하는 제1의 아나로그 콤퍼레이터(analog comparator)와, 상기 응답신호를 L측의 기준신호와 비교하는 제2의 아나로그 콤퍼레이터와, 양 아나로그 콤퍼레이터의 출력신호를 토대로 상기 불량신호를 출력하는 불량신호 발생회로를 구비할 수 있다.

상기 불량신호는 상기 피검사체 중의 불량 셀의 좌표위치를 특정하는 정보를 포함할 수 있다.

본 발명에 따르면 시험기능을 상기와 같은 각종 회로를 구비하는 신호처리회로 및 전달회로로 나누었기 때문에, 복수의 신호처리회로를 구비하고 또한 전달회로를 그들 신호처리회로에서 공통의 회로로 하더라도, 테스트 칩의 회로구성이 간략화되는 것과 상관없이, 외부 장치에 대한 통신용 채널 수가 줄어 보다 정확하고 신속한 시험을 할 수 있다.

도1은 본 발명에 관련된 테스트 칩을 이용하는 시험장치의 일실시예를 나타내는 정면도,
도2는 도1에서 나타내는 시험장치에서 사용되는 카드 조립체 및 그 근방을 비스듬히 상방에서 본 사시도,
도3은 카드 조립체 및 그 근방을 비스듬히 하방에서 본 사시도,
도4는 카드 조립체 및 그 근방의 종단면도,
도5는 카드 조립체를 비스듬히 하방에서 본 사시도,
도6은 카드 조립체의 주요한 구성요소를 분해해서 나타내는 종단면도,
도7은 칩 유닛을 제거한 상태에서, 카드 조립체를 비스듬히 상방에서 본 사시도,
도8은 카드 조립체에서 사용되는 접속 유닛 및 결합 유닛을 분해해서 나타내는 정면도,
도9는 카드 조립체에서 사용되는 칩 지지체를 비스듬히 상방에서 본 사시도,
도10은 칩 지지체를 비스듬히 하방에서 본 사시도,
도11은 칩 유닛을 제거하여서 접속 유닛과 그 근방을 나타내는 평면도,
도12는 카드 조립체의 결합부 및 그 근방의 부재를 확대한 단면도,
도13은 도12에서의 접속 유닛 및 상하의 결합 유닛을 그들 근방의 부재와 함께 나타낸 확대 단면도,
도14는 변위 기구의 일실시예를 전개상태에서 유체회로와 함께 나타낸 정면도,
도15는 도14에서 나타내는 변위기구의 가압력 조정부의 확대 정면도,
도16은 본 발명에 관련된 테스트 칩의 일실시예를 설명하기 위한 회로도,
도17은 도16의 테스트 칩에서의 전기신호의 파형을 나타내는 도면,
도18은 접속 유닛의 다른 실시예를 나타내는 평면도,
도19는 도18에 나타내는 접속 유닛의 종단면도,
도20은 핀 지지편을 제거한 상태의 도18에서 나타내는 접속 유닛의 평면도,
도21은 도19에 나타내는 접속 유닛의 종단면도,
도22는 도18에 나타내는 접속 유닛에서 사용되는 핀 지지편의 일실시예를 나타내는 평면도,
도23은 도22에 나타내는 핀 지지편의 정면도,
도24는 다른 접속 핀을 이용한 접속 유닛의 일실시예의 일부를 나타내는 종단면도이다.

[용어에 관하여]

아래의 설명에 있어서는 도1 및 도4에 있어서 상하 방향을 상하방향 또는 Z방향이라 하고, 좌우방향을 좌우방향 또는 X방향이라 하며, 종이 배면 방향을 전후방향 또는 Y방향이라 한다. 그러나, 그들 방향은 칩 유닛, 프로브 유닛 및 접속 유닛을 시험장치의 프레임에 고정한 상태에서의 그들 유닛의 자세에 따라서 달라진다.

그 때문에 본 발명에 관련된 테스트 칩을 이용한 시험장치는 그들 세 개의 유닛이 프레임에 고정된 상태에서 본 발명에서 말하는 상하방향이 실제로 상하 방향이 되는 상태, 상하 반대가 되는 상태, 비스듬한 방향이 되는 상태 등 어떤 방향이 되는 상태로 사용해도 상관없다.

[시험장치의 일실시예]

도1을 참조하면, 시험장치(10)는 원판 모양의 반도체 웨이퍼(12)에 형성된 미절단의 다수의 집적회로(미도시)를 피검사체로 하고, 그들 집적회로를 한번 또는 여러 번으로 나누어서 동시에 검사 즉 시험한다. 시험장치(10)에 의한 전기적 시험의 대상물인 각 집적회로는 패드 전극과 같은 복수의 전극(미도시)을 상면에 갖으면서 복수의 셀을 갖는다.

시험장치(10)는 지지유닛(20)과 지지유닛(20)에 지지되어서 웨이퍼(12)를 받는 검사스테이지(22)와, 스테이지(22)의 상방에 위치하도록 지지유닛(20)에 지지되어서 웨이퍼(12)에 대한 전기신호의 주고 받음을 수행하는 카드조립체(24)와, 각종의 전기회로를 구비한 외부장치(26)(도4 및 도16 참조)와, 시험장치(10)의 각 회로 및 기기를 제어하면서 신호 처리를 하는 컴퓨터(28)(도4 및 도16 참조)를 포함한다.

지지유닛(20)은, XY방향으로 연장되는 베이스판(30)과, 그 베이스판의 XY방향으로 간격을 둔 복수 위치의 각각에서 상방으로 연장되는 상태로 고정된 지주(32)와, 각 지주(32)의 상단부에 고정되어 베이스판(30)에 평행한 판형상의 지지베이스(34)를 구비한다.

지지베이스(34)는 카드 조립체(24)를 받아들이는 원형의 개구(36)를 갖는다. 개구(36)의 둘레에 있어서 개구(36)를 규정하는 가장자리부는 카드조립체(24)를 받아서 지지하는 상향 단부(38)로 이루어진다(도1,4,12참조).

검사스테이지(22)는 웨이퍼(12)를 해제가능하게 진공적으로 흡착하는 척 톱(chuck top)(40)을 스테이지 이동기구(42)의 상부에 지지시켜서, 척 톱(40)을 스테이지 이동기구(42)에 의해 XYZ방향으로 3차원적으로 이동시키면서 상하방향으로 연장되는 Z축선(예를 들면 도4에서 나타내는 가상축선(94))의 주위로 각도적으로 회전시키는 공지의 기구이다.

이 때문에 웨이퍼(12)는 전기적 시험에 앞서 검사 스테이지(22)에 해제 가능하게 진공적으로 흡착된 상태로 전후, 좌우 및 상하 방향으로 3차원적으로 이동되면서 Z방향 주위로 각도적으로 회전되어서 집적회로의 각 전극이 판모양의 접촉자(44)의 침선에 접촉가능하게 위치 결정된다.

카드조립체(24)는 원판모양을 한 부품 유닛 즉 칩 유닛(46)과, 복수의 상기 접촉자(44)를 구비하는 프로브 유닛(48)과, 그들 양 유닛(46,48)의 내부 배선을 전기적으로 접속하는 접속유닛(50)과, 유닛(46 및 50)을 분리가능하게 결합하는 상부결합유닛(52)(도2에서 도15 참조)과, 유닛(48 및 50)을 분리가능하게 결합하는 하부결합유닛(54)(도2에서 도15 참조)을 포함하며, 또한 전체적으로 원판모양의 형상을 갖는다.

상기 카드 조립체(24)의 상세한 설명을 도2에서 도17을 참조하여 더 자세히 설명한다.

도12에 상세하게 나타내어진 바와 같이 칩 유닛(46)은, 각각이 전자부품으로서 작용하는 복수(M)의 테스트 칩(56)을 원판모양의 칩 지지체(58)의 상측에 배치하였다. 각 테스트 칩(56)은 복수(N)의 피검사체(집적회로)에 대응되어 있다.

각 테스트 칩(56)은 또한 대응하는 각 피검사체의 전기적 시험에 이용되는 전기신호를 발생하며 또한 대응하는 각 피검사체로부터의 응답 신호를 수신받아서 처리하도록 반도체 웨이퍼에 형성된 직접회로를 절단하여 형성된 집적회로 칩이고, 대응하는 각 피검사체의 전기적 시험을 실행한다.

칩 지지체(58)는 복수의 테스트 칩(56)이 상면에 배치된 원판모양의 칩기판(60)과, 칩 기판(60)의 둘레를 연장하는 링(62)을 구비한다. 링(62)은 또한 칩 기판(60)을 그 칩 기판의 상하의 면이 각각 상하로 노출한 상태로 링(62)의 개구(62a)(도6 및 12 참조)로 받아들인다.

그와 같은 칩 기판(60)은, 유리가 포함된 에폭시, 폴리이미드와 같은 수지, 세라믹, 그들의 적층체 등, 전기절연 재료로 원판 모양으로 형성된 다층 배선 기판이며, 또한 다수의 내부배선(64)를 갖으면서 테스트 칩(56)의 전극에 접속된 다수의 접속랜드(미도시)를 상면에 갖고, 그리고 또한 다수의 다른 접속랜드(66)를 하면에 갖으며, 또한 복수의 커넥터(68)를 상면에 갖는다.

다수의 내부배선(64)중, 복수의 내부배선(64)의 상단부는 테스트 칩(56)의 전극에 접속된 미도시의 전술된 접속랜드에 접속되어 있으며, 나머지의 복수 내부배선(64)의 상단부는 커넥터(68)의 단자에 접속되어 있다. 각 내부배선(64)의 하단부는 접속랜드(66)에 접속되어 있다. 각 커넥터(68)는 도4에서 나타내는 바와 같이 외부장치(26), 컴퓨터(28) 등에 전기적으로 접속되는 다른 커넥터(70)에 결합된다.

링(62)은 판모양의 링이며, 또한 상단부에서 안쪽으로 돌출되는 내향 플랜지부(62b)를 상단 내측에 갖고 있으면서, 상하방향으로 관통되는 위치결정 홀(62c)을 둘레방향으로 간격을 두고 복수의 위치 각각에 갖는다.

칩 기판(60)과 링(62)은 플랜지부(62b)를 상방에서 하방으로 관통하여서 칩기판(60)에 나사 결합된 복수의 고정나사(76)(도9참조)에 의해 칩 기판(60)이 플랜지부(62b)의 하면에 가압된 상태로, 및 링(62)이 칩 기판(60)의 둘레를 동축(同軸 )적으로 연장되는 상태로, 분리가능하게 결합되어 있다.

링(62)에는 복수의 캠팔로어(cam follower)(72)가 도4에서 나타내는 가상축선(94)의 둘레로 간격을 두고 설치된다. 링(62)의 캠팔로어(72)는 링(62)의 외주부에서 반경방향 바깥쪽으로 연장되어 있으며, 상부접합장치(52)에서의 변위기구(74)(도2,3,4,14 참조)의 일부로서 작용한다.

도12에서 상세하게 나타내고 있는 바와 같이 프로브 유닛(48)은, 복수의 접촉자(44)와, 원판모양의 프로브 지지체(78)을 구비하고, 그 프로브 지지체(78)의 하측에 접촉자(44)가 배치된다. 프로브 지지체(78)는 복수의 접촉자(44)가 하면에 배치된 원판모양의 프로브 기판(80)과, 프로브 기판(80)의 둘레를 연장하는 링(82)를 구비한다. 또한 링(82)은 프로브 기판(80)을 그 프로브 기판의 상하의 면이 각각 상하로 노출되는 상태로 링(82)의 개구(82a)(도6 및 도12 참조)로 받아들인다.

그와 같은 프로브 기판(80)은 칩 기판(60)과 마찬가지로 유리가 들어간 에폭시, 폴리이미드와 같은 수지, 세라믹, 그들의 적층체 등, 전기 절연 재료로 칩 기판(60)과 거의 같은 직경 치수를 갖는 원판모양으로 형성된 배선기판이며, 또한 다수의 내부배선(84)를 갖으면서 복수의 접속랜드(85)를 상면에 갖고, 그리고 또한 복수의 프로브랜드(87)를 하면에 갖는다.

각 접촉자(44)는 일본특허공개공보 제2006-337080호, 일본특허공개공보 제2007-113946호, 일본특허공개공보 제2009-115477호 등에 기재되어 있는, 상하방향으로 연장되는 시트부(취부영역), 그 시트부의 하단부에서 X방향 또는 Y방향으로 연장되는 아암영역, 및 그 아암영역의 선단부에서 하방으로 돌출되는 침선영역을 구비하는 공지의 기술이다.

각 접촉자(44)는 아암 영역이 X방향 또는 Y방향으로 연장되며 또한 침선영역이 하방으로 돌출한 상태로 시트부의 상단부에 있어서 프로브랜드(87)에 외팔보(캔틸레버)형상으로 납땜 고정, 용접 등의 적절한 방법으로 고정되어 있다. 각 내부배선(84)의 상단부 및 하단부는 각각 접속 랜드(85) 및 프로브 랜드(87)에 접속되어 있다.

링(82)은 링(62)과 마찬가지로 판모양의 링이며, 또한 하단부에서 안쪽으로 돌출되는 내향 플랜지부(82b)를 하단 내측에 가지고 있으면서 상하방향으로 관통하는 위치결정홀(82c)을 둘레방향으로 간격을 둔 복수 위치 각각에 갖는다.

프로브 기판(80)과 링(82)은, 칩 기판(60) 및 링(62)의 결합과 마찬가지로 플랜지부(82b)를 하방에서 상방으로 관통하여 프로브 기판(80)에 나사결합된 복수의 고정나사(미도시)에 의해 프로브 기판(80)이 플랜지부(82b)의 상면에 가압된 상태로, 및 링(82)이 프로브 기판(82)의 둘레를 동축적으로 연장하는 상태로 분리 가능하게 결합되어 있다.

링(62)과 마찬가지로 링(82)에는 복수의 캠팔로어(72)가 도4에서 나타내는 가상축선(94)의 둘레로 간격을 두고 설치되어 있다. 링(82)의 캠팔로어(72)는 링(82)의 외주부에서 반경방향 바깥쪽으로 연장되어 있으며, 또한 하부 접합장치(54)에서의 변위기구(74)의 일부로서 작용한다.

도12에서 상세하게 나타내는 바와 같이 접속유닛(50)은 접속랜드(66 및 85)를 전기적으로 접속하는 다수의 접속핀(86)과, 그 접속핀을 지지하는 원판모양의 핀지지체(88)을 구비한다. 핀 지지체(88)는 핀 홀더(90)와, 그 핀 홀더(90)를 받아들이는 판모양의 링(92)을 갖는다. 핀 홀더(90)는 접속핀(86)을 그들 접속핀(86)이 원판모양의 핀 홀더(90)를 상하방향으로 관통하는 상태로 지지한다. 링(92)은 핀홀더(90)를 개구(92a)에서 받아들인다.

핀 홀더(90) 및 링(92)은, 각각 상향 단부 및 하향 단부를 바깥 주연부에서 갖고 있으며, 또한 그들 단부가 서로 가압된 상태로, 및 링(92)이 핀 홀더(90)의 주위에 동축적으로 위치하는 상태로, 복수의 고정나사(미도시)에 의해 분리 가능하게 결합되어 있다.

각 접속핀(86)은 도전성 재료에 의해 세선(細線)모양 또는 판모양으로 제작되어 있으며, 또한 핀 홀더(90)를 두께방향으로 관통하는 메인부(86a)와 메인부(86a)의 상부에 일체적으로 계속되는 가로 U자 모양의 상부 침선부(86b)와, 메인부(86a)의 하부에 일체적으로 이어지는 가로 U자 모양의 하부 침선부(86c)를 갖는다(도12,13 참조). 상부 침선부(86b)의 상단부 및 하부 침선부(86c)의 하단부는 각각 핀홀더(90)에서 상방 및 하방으로 돌출되어 있다.

칩 지지체(58), 프로브 지지체(78) 및 핀 지지체(88)는 결합유닛(52 및 54)에 의해 상하방향으로 연장되는 가상축선(94)(도4참조)을 공축(共軸)으로서 동축적으로 결합되어 있다.

도12에서 상세하게 나타내는 바와 같이, 접속유닛(50)은 링(92)의 주연부가 지지베이스(34)의 상향단부(38)에 재치된 상태로 복수의 나사부재(95)를 링(92)의 관통홀(92b)을 통과시켜 지지베이스(34)에 나사 결합시킴으로써 지지베이스(34)에 분리 가능하게 결합된다. 이에 의해, 카드조립체(24)는 지지유닛(20)에 지지된다.

도12, 13에 상세하게 나타내는 바와 같이, 결합유닛(52 및 54) 각각은 전술한 복수의 변위기구(74)에 더하여 칩 지지체(58) 또는 프로브 지지체(78)과 핀 지지체(88) 사이에 배치된 스러스트 베어링장치(96)와, 핀 지지체(88)와 스러스트 베어링장치(96) 사이에 배치되어서 스러스트 베어링장치(96)에 외주측에서 결합된 회전링(98)을 포함한다.

스러스트 베어링장치(96)는 가상축선(94)의 둘레를 연장하는 고리모양의 베어링홀더(100)와, 가상축선(94)의 둘레를 연장하는 고리모양의 스러스트 베어링(102)과, 위치결정핀(104)를 구비한다. 베어링홀더(100)는 칩 지지체(58) 또는 프로브 지지체(78)와 핀 지지체(88)(특히 링(92)) 사이에 배치되고 스러스트 베어링(102)은 회전링(98)과 베어링홀더(100)사이에 배치되어 있으면서 위치결정핀(104)은 베어링홀더(100)의 상면 또는 하면의 둘레 방향으로 간격을 둔 복수 위치에 설치되어 있다.

각 베어링 홀더(100)는 링(92)의 상면 또는 하면에 상대적으로 이동 불가능하게 고정되어 있다. 위치결정핀(104)은 각 베어링홀더(100)에서 상방 또는 하방으로 돌출하여서 위치결정홀(62c 또는 82c)에 받아들여져 있다. 이에 의해 칩 지지체(58) 및 링(92) 그리고 프로브지지체(78) 및 링(92)은 상하방향으로 상대적으로 변위 가능하게, 및 가상축선(94) 주위로 상대적 변위 불가능하게 결합되어 있다.

각 베어링 홀더(100)는 링(92)의 상면 또는 하면에서 상방 또는 하방으로 연장되어 링(92)에 미도시된 나사부재와 같은 적절한 수단에 의해 상대적 이동 불가능하게 고정된 짧은 통형상부와, 그 통형상부의 상단에서 바깥쪽으로 연장되는 판링부에 의해 L자형상 또는 역 L자형상의 단면 형상을 갖는다. 스러스트 베어링(102)은 그 상측 또는 하측의 고리모양 궤도반(스러스트 링)에 있어서 베어링홀더(100)의 판 링부의 하측 또는 상측에 고정되어 있다.

각 회전링(98)은 일부가 스러스트베어링(102)에 결합된 판 링부와, 그 링부의 외주연부에서 상방 또는 하방으로 연장되는 짧은 통형상부에 의해 L자형상 또는 역 L자형상의 단면형상을 가지고 있으며, 또한 판 링부에 있어서 스러스트 베어링(102)의 하측 또는 상측의 고리모양 궤도반(스러스트 링)에 고정되어 있다. 이에 의해 각 회전링(98)은 세 개의 유닛(46,48,50)(도1, 2 및 도6 참조)에 대하여 도4에서 나타내는 가상축선(94)의 주위로 회전가능하게 조립되어 있다.

링(92)에 대한 회전링(98)의 이동을 원활하게 하기 위하여 고리형상의 슬라이드 시트(106)가 링(92)과 회전링(98) 사이에 배치된다.

도14 및 도15는 하부(프로브 유닛(48)측)의 변위기구의 실시예를 나타낸다. 상부(칩 유닛(46)측)의 변위기구(74)는 각 변위기구를 구성하고 있는 도14 및 도15에서의 복수의 캠팔로어(cam follower)(72), 복수의 캠슬롯(cam slot)(110), 복수의 구동기구(112) 등의 상하를 반대로 한 형상 및 구조를 갖는다.

도14, 15에서 상세하게 나타내는 바와 같이, 각 변위기구(74)에 있어서 복수의 캠슬롯(110)은 캠팔로어(72)를 받아들이도록 회전링(98)에 도4에서 나타내는 가상축선(94)의 주위에 간격을 두고 형성되어 있으며, 또한 복수의 구동기구(112)는 회전링(98)을 핀 지지체(88)에 대하여 가상축선(94)의 주위로 변위시키도록 도4에서 나타내는 가상축선(94)의 둘레에 간격을 두고 구비되어 있다.

각 캠슬롯(110)은 캠팔로어(72)를 받아들이는 입구부(inlet)(110a)와, 입구부(110a)에 연통되어서 입구부(110a)에서 가상축선(94)의 주위로 연장되는 캠부(110b)를 갖는다.

입구부(110a)는 대응하는 캠팔로어(72)를 프로브지지체(78)(또는 칩 지지체(58))측(즉 상방 또는 하방측)에서 받아들이도록 상방 또는 하방으로 개방되어 있다.

캠부(110b)는, 입구부(110a)에서 멀어질수록 칩 지지체(58) 또는 프로브 지지체(78)에 가까워지도록(즉, 상방측 또는 하방측이 되도록), 프로브 지지체(78)(또는 칩 지지체(58))에 대하여) 각도θ만큼 경사된 캠면(110c)을 갖는다.

캠면(110c)은 캠부(110b)를 규정하는 면 중, 핀 지지체(88)측과 반대측 면이며, 또한 핀 지지체(88)측과 반대측으로 움푹 들어간 복수의 오목부(114a,114b,114c)를 갖는다. 오목부(114a,114b,114c)는 가상축선(94)의 주위에 간격을 두고 설치되어 있다.

도14에서 나타내는 예에서는 각 구동기구(112)는 피스톤부가 금구(118)에 의해 회전링(98)에 연결되며 또한 실린더부가 금구(116)에 의해 지지베이스(34)에 연결된 복수의 실린더기구를 이용하고 있다.

그들의 구동기구(112)(즉 실린더기구)에는 압축공기나 압축유와 같은 압력유체가 압력유체원(120), 압력조정기구(122) 및 밸브(124)를 통하여 동시에 공급된다. 압력유체원(120), 압력조정기구(122) 및 밸브(124)는 도4에서 나타내는 컴퓨터(28)에 의해 제어된다.

각 구동기구(112)는 압력유체가 피스톤에 관한 한쪽 실린더실로 공급되면, 피스톤이 신장방향으로 이동되어서 회전링(98)을 가상축선(94) 주위의 한 방향으로 회전 이동시키고, 압력유체가 피스톤에 대하여 다른 쪽 실린더실에 공급되면 피스톤이 수축방향으로 이동되어서 회전링(98)을 가상축선(94) 주위의 다른 방향으로 회전 이동시킨다.

이에 의해 칩 유닛(46), 프로브 유닛(48) 및 접속유닛(50)이 서로 및 베어링홀더(100)에 변위 가능하게 결합되어 있음에 따라 캠부(110b)가 캠팔로어(72)에 대하여 가상축선(94)의 주위로 이동된다.

상기의 결과, 칩 유닛(46) 또는 프로브 유닛(48)이 접속유닛(50)에 대하여 서로 가까워지거나 서로 멀어지는 방향(즉, 상하방향)으로 이동되어서 접속랜드(66 또는 85)와 접속핀(86)의 상대적인 가압력이 변화된다.

회전링(98), 더 나아가서는 캠부(110b)가 캠팔로어(72)에 대하여 상기와 같이 회전 이동됨에 따라, 회전링(98) 더 나아가서는 캠부(110b)는 캠팔로어(72)가 오목부(114a,114b 또는 114c) 중 어느 것에 받아들여진 상태로 구동기구(112)에 의해 유지된다. 이에 의해 접속랜드(66 또는 85)와 접속핀(86)의 상대적인 가압력은 캠팔로어(72)가 받아들여진 오목부(114a,114b 또는 114c)에 따른 값으로 유지된다.

칩 유닛(46) 또는 프로브 유닛(48)에서 오목부(114a,114b 및 114c)까지의 거리 치수는 오목부(114a,114b 및 114c)의 순서로 작다. 이 때문에 캠팔로어(72)가 오목부(114a)에 받아들여져 있으면, 접속랜드(66 또는 85)와 접속핀(86)의 상대적인 가압력이 최소가 된다. 이에 대하여 캠팔로어(72)가 오목부(114c)에 받아들여져 있으면, 접속랜드(66 또는 85)와 접속핀(86)의 상대적인 가압력이 최대가 된다.

상기의 결과, 결합유닛(52 및 54)에 따르면 캠팔로어(72)를 캠슬롯(110)의 적절한 위치로 변위시킴으로써 접속유닛(54)을 칩 유닛(46) 및 프로브 유닛(48)에 대하여 회전시키는 일이 없이 접속랜드(66 또는 85)와 접속핀(86)의 상대적인 가압력을 변경 또는 조정할 수 있다.

또한, 캠팔로어(72)를 오목부(114a,114b 및 114c)중 어느 곳에 위치시킴에 따라 시험시에 접속랜드(66 또는 85)와 접속핀(86)의 상대적인 가압력이 변화되는 것을 방지할 수 있다.

그러나 캠슬롯(110)과 캠팔로어(72) 사이의 마찰력, 구동기구의 구동력이나 유지력이 클 때, 캠팔로어(72)를 캠팔로어(72)내의 적절한 위치로 변경하여 유지할 다른 장치를 사용할 경우에는 오목부(114a,114b 및 114c)를 생략하여도 좋다.

시험시, 접촉자(44)의 침선이 피검사체가 대응하는 전극에 가압되고, 그 상태에서 시험신호가 각 테스트 칩(56)에서 피검사체로 공급되고, 각 피검사체로부터의 응답신호가 대응하는 테스트 칩(56)으로 출력된다. 각 테스트 칩(56)은 대응하는 피검사체로부터의 응답신호를 토대로 그 피검사체 중의 셀의 양부(良否)를 판단한다.

상기와 같이 접속랜드(66 및 85)와 접속핀(86)의 상대적인 가압력을 변경 또는 조절할 수 있으면 다음과 같은 이점이 있다.

접속랜드(66)와 접속핀(86)의 상대적인 가압력과, 접속랜드(85)와 접속핀(86)의 상대적인 가압력을, 피검사체의 종류에 따라서 제각기 또는 같은 값으로 변경 또는 조정할 수 있다. 또한 접속랜드(66 및 85)와 접속핀(86)의 상대적인 가압력을 피검사체의 전극과 접촉자(44)의 상대적인 가압력에 따라서 변경 또는 조정할 수 있다.

그들 결과, 집적회로와 같이 미약 전류, 미약 전압의 고주파신호를 이용하는 피검사체의 시험에 있어서, 그들 접촉부에서의 접촉 저항값을 최적의 값으로 설정할 수 있다.

[테스트 칩의 실시예]

테스트 칩(56)에 관해서 도16 및 17을 참조하여서 상세하게 설명한다.

각 테스트 칩(56)은, 각각이 테스트 칩(56)에 의해 동시에 시험가능한 복수의 피검사체(집적회로) 중 하나에 대응되어서, 대응하는 피검사체의 전기적 시험을 위한 시험신호 즉 구동신호(S3)를 발생하면서 대응하는 피검사체로부터의 응답신호(S4)를 수신받아서 처리하는 복수의 신호처리회로(130)와, 그들 신호처리회로(130) 및 외부에 대한 전기신호를 받아 전달하는 전달회로(132)를 포함한다.

그들 회로(130,132)는, 컴퓨터(28)에 의해 제어되면서 외부장치(26)에서 각종 데이터 및 전력을 받아서 작동한다. 각 신호처리회로(130)는 피검사체에 일대일의 형태로 대응되어서, 대응하는 피검사체의 전기적 시험을 위한 구동신호(S3)를 발생하면서 대응하는 피검사체로부터의 응답신호(S4)를 수신받아 처리한다. 전달 회로(132)는, 테스트 칩(56)내의 모든 신호처리회로(130)에서 공통의 회로로서 이용된다.

각 신호처리회로(130)는 패턴 메모리(156)에서 출력되며, 시험신호의 기본이 되는 패턴정보(S1)와, 타이밍·제너레이터(TG)(148)에서 출력되는 타이밍신호(타이밍·클록)(S12)를 토대로 펄스신호(S2)를 발생하는 포메터(FMA)(134)와, 펄스신호(S2)를 토대로 피검사체를 구동시키는 구동신호(S3)를 발생하는 복수(N)의 드라이버(136)와, 피검사체로부터의 응답신호(S4)를 수신받아서 피검사체 중의 셀이 불량임을 나타내는 불량신호(S5)를 전달회로(132)로 출력하는 복수(N)의 비교회로(138)와, 정전압 및 정전류에 의한 피검사체의 시험에 이용되는 특수 시험을 위한 특수 시험신호(S6)을 발생하는 정전압·정전류 발생회로(PMU)(140)와, 피검사체에서 신호처리회로(130)에 입력하는 과전압으로부터 신호처리회로(130)를 보호하는 클램프·로드회로(142)를 구비한다.

드라이버(136), 비교회로(138) 및 후술하는 입출력단자I/O는 모두 각 신호처리회로(130)에 의해 동시에 시험 가능한, 피검사체의 단자수와 동수(N)로 설치되어 있으며, 또한 피검사체의 하나의 셀에 대하여 일대일의 관계로 대응되어 있다.

공통회로 즉 전달회로(132)는, 테스트 칩(56)에서 사용하는 기준 시험 주파수를 나타내는 기준 시험 주파수 신호(S10)를 발생하는 레이트·제너레이터(RG)(144)와, 각 신호처리회로(130)에서 출력되는 불량신호(S5)를 토대로 피검사체의 불량셀을 특정하는 페일·캡쳐·콘트롤(FCC)(146)과, 기준 시험 주파수 신호(S10) 및 컴퓨터(28)로부터의 지령을 토대로 기준 시험 주파수(S10)에 대응한 타이밍신호(S7)를 발생하는 타이밍·제너레이터(TG)(148)와, 컴퓨터(28)로부터의 지령을 토대로 패턴정보(S1)을 출력시키기(읽어냄) 위한 어드레스 신호(S8)를 패턴메모리(156)로출력하는 패턴·제너레이터(PG)(150)를 구비한다.

외부장치(26)는, 모든 테스트 칩(56)의 신호처리회로(130) 및 전달회로(132)에 전력을 공급하는 전력원(152)과, 모든 테스트칩(56)의 FCC(146)에서 출력되는 불량신호(S11)를 토대로 불량셀을 특정하는 데이터를 기억하고, 컴퓨터(28)로 읽어낼 수 있도록 기억하는 복수(M)의 페일 메모리(154)와, 데스터의 기능시험용의 다수의 테스트 패턴, 즉 패턴정보를 기억하는 패턴메모리(156)를 구비한다.

컴퓨터(28)는 이에 설정된 각종 데이터 및 프로그램을 토대로 외부장치(26), 각 신호처리회로(130) 및 전달회로(132)를 제어하여 피검사체의 시험 종류에 따른 신호주파수 및 신호레벨의 설정을 허락하고, 불량셀에 관계된 데이터를 FFC회로(146)로부터 취하는 명령을 그 FFC회로에 출력하고 그와 같은 불량셀에 관계하는 데이터를 컴퓨터(28)의 내부 메모리로 받아들여 격납한다.

이하, 설명 및 그 이해를 용이하게 하기 위하여 컴퓨터(28)로부터의 지령이 도17(D)에서 나타내는 파형을 포함하는 것으로 한다. 이 때문에 피검사체가 도17(D)에 나타내는 파형을 갖는 구동신호(시험신호)(S13)에 의해 구동된다.

패턴·제너레이터(150)는 컴퓨터(28)로부터의 지령을 근거로 그 지령에 대응하는 패턴정보(S1)를 출력시키기 위한 어드레스 신호(S8)를 패턴메모리(156)로 출력한다.

패턴메모리(156)는 패턴·제네레이터(PG)(150)에서 공급된 어드레스신호(S8)에 대응하는 패턴정보(S1)를 발생하여서 각 신호처리회로(130)의 포메터(134)로 출력한다.

레이트·제너레이터(RG)(144)는 컴퓨터(28)에서 공급되는 신호주파수의 발생 기간을 나타내는 기준 시험 주파수 신호(S10)를 테스트 칩(56)내의 각 회로로 출력한다. 그와 같은 기준 시험주파수 신호(S10)의 일예를 도17(A)에서 나타낸다.

한편, 타이밍·제너레이터(148)는 해당 테스트 칩(56)에서 사용되는 기본적인 클록으로서의 타이밍신호(S12)를 발생한다.

각 포메터(FMA)(134)는 패턴정보(S1)와 타이밍신호(S12)를 토대로 펄스신호(S2)을 발생하여서 대응할 드라이버(136)로 출력한다. 그와 같은 펄스신호(S2)의 일예를 도17(D)에서 나타낸다.

각 드라이버(136)는 펄스신호(S2)를 토대로 피검사체가 대응하는 셀을 구동시키는 구동신호(S3)를 발생하여서 대응하는 각 입출력단자I/O를 통하여 피검사체가 대응하는 입출력단자에 출력한다. 그와 같은 구동신호(S3)의 일예를 도17(E)에서 나타낸다. 입출력단자I/O는 각 신호처리회로(130)로 동시에 시험가능한, 피검사체의 셀수와 동수(N)가 구비되어 있다.

피검사체, 특히 각 셀에서의 응답신호(S4)는 대응하는 드라이버(136)가 오프일때 펄스신호의 형태로 대응하는 입출력부I/O를 통하여 각 신호처리회로(130)로 입력하고 대응하는 비교회로(138)로 수신된다.

각 비교회로(138)는 대응하는 셀로부터의 응답신호(S4)를 정측(하이레벨측)의 기준신호 레벨을 갖는 H기준신호 VOH와 비교하는 복수의 제1의 아나로그 콤퍼레이터(160)와, 대응하는 셀로부터의 응답신호(S4)를 부측(로우레벨측)의 기준신호 레벨을 갖는 L기준신호 VOL과 비교하는 복수의 제2의 아나로그 콤퍼레이터(162)와, 양 아나로그 콤퍼레이터(160 및 162)의 출력신호를 토대로 대응하는 셀에 관한 불량신호(S5)를 출력하는 불량신호 발생회로(164)를 구비한다.

각 제1의 아나로그 콤퍼레이터(160)는 대응하는 응답신호(S4)가 H기준 신호 VOH를 초과하면, 대응하는 셀로부터의 H측의 신호가 이상하고, 그 셀이 불량임을 나타내는 이상 신호를 셀마다 불량신호 발생회로(164)로 출력한다.

각 제2의 아나로그 콤퍼레이터(162)는 대응하는 응답신호(S4)가 부(負)기준 신호 VOL에 도달되지 않았으면, 대응하는 셀로부터의 L측의 신호가 이상하고, 그 셀이 불량임을 나타내는 이상 신호를 불량신호 발생회로(164)로 출력한다.

각 불량신호 발생회로(164)는, 대응하는 제1 및 제2의 아나로그 콤퍼레이터(160 및 162)의 이상신호가 입력된 것을 토대로 대응하는 셀에 관한 불량신호(S5)를 전달회로(132)의 페일·캡쳐·콘트롤(FCC)(146)로 출력한다. 이 때문에 불량신호(S5)는 피검사체 중의 불량 셀과 그 좌표위치를 특정하는 정보를 포함한다.

이 실시예에서는 복수(N)의 셀을 각 신호처리회로(130)에 의해 동시에 시험하기 때문에, 제1 및 제2의 아나로그 콤퍼레이터(160 및 162)는 대응하는 셀에서의 응답신호(S4)의 양부(良否)를 소정 타이밍에서로 판정하고, 상기한 H측 및 L측의 이상을 나타내는 신호를 발생한다. 이 때문에 불량신호 발생회로(164)는 상기 이상을 나타내는 신호가 아나로그 콤퍼레이터(160 또는 162)에서 입력하는 타이밍에 의해 불량 셀과 그 좌표 위치를 특정한다.

페일·캡쳐·콘트롤(FCC)(146)은 각 신호처리회로(130)에서 불량신호(S5)가 출력될 때마다 불량 셀을 특정하여서 외부장치(26)로 출력한다.

상기와 같이 각 신호처리회로(130)는 대응하는 피검사체의 각 셀을 드라이버(136)로부터의 구동신호(S3)에 의해 구동시키고, 각 셀의 구동상태에 대응하는 응답신호(S4)를 비교회로(138)로부터 받아 각 셀의 양부를 판정한다.

정전압·정전류 발생회로(PMU)(140)는 높은 정밀도의 직류신호(DC)를 이용하는 특수시험을 위한 시험 유닛이며, 피검사체의 그와 같은 특수시험을 하는 경우에 높은 정밀도의 정전압 및 정전류의 특수시험신호(S6)를 발생하여서 입출력단자I/O로 출력하고, 피검사체의 전압 전류 시험을 수행한다. 정전압·정전류 발생회로(PMU)(140)는 전류를 출력했을 때는 피검사체로부터의 전압을 측정하고, 전압을 출력했을 때는 피검사체로부터의 전류를 측정한다.

클램프/로드회로(142)는 피검사체로부터 신호처리회로(130)로 입력하는 응답신호(S4)의 전압레벨이 기준치를 넘는 과전압의 경우에 신호처리회로(130)로의 응답신호(S4)의 입력을 보호하는 소위 클램프하이 및 클램프로우의 회로이다. 이에 의해 과전압의 응답신호(S4)로부터 신호처리회로(130)가 보호된다.

[접속유닛의 다른 실시예]

도18에서 도23를 참조하면, 접속 유닛(170)의 판모양 링(172)은, 핀 지지체(88)의 링(92)과 마찬가지로 가상축선(94)의 주위를 연장하는 링부(174)와, 링부(174)에서 링부(174)의 곡률반경의 중심을 향하여 연장되며 링부(174)의 중심부에 있어서 서로 결합된 복수의 직선부(176)를 갖는다.

핀 지지체(88)는 링부(174) 및 서로 이웃하는 직선부(176)에 의해 형성되는 각 공간(180)에 배치된 부채꼴의 판형상을 한 복수의 핀 지지편(178)을 구비한다. 각 핀 지지편(178)에는 복수의 접속핀(86)이 핀 지지편(178)을 관통한 상태로 유지되어 있다. 이들 지지편은 서로 공동으로 핀홀더를 형성한다.

링부(174)의 내측 및 각 직선부(176)의 양측부에는 핀 지지편(178)을 받는 단부가 형성되어 있다. 핀 지지편(178)은 링부(174)의 상기 단부에 있어서 복수의 나사부재(미도시)에 의해 고정되어 있다.

상기 접속 유닛(170)에 따르면, 핀 지지체(172)가 링부(174)에서 가상축선(94)을 향하여 연장되어 중심부에서 서로 결합된 복수의 직선부(176)에 의해 보강되어 있기 때문에 고온 시험에서 프로브 유닛(78), 특히 프로브기판(80)의 중앙부가 열팽창에 의해 하방 또는 상방으로 변형하려고 하여도 그와 같은 열변형이 억제된다. 그 결과, 열변형에 수반되는 접촉자(44)의 침선 위치의 변화가 방지된다.

[접속핀의 다른 실시예]

도24를 참조하면, 핀 지지체(190)는 포고핀을 접속핀(192)으로서 사용하고 있다.

각 포고핀 즉 각 접속핀(192)은, 통형상부재(194)와, 통형상부재(194)의 일단부에 통형상부재(194)의 길이방향으로 이동가능하게 배치된 제1의 핀부재(196)와, 통형상부재(194)의 타단부에 통형상부재(194)의 길이방향으로 이동가능하게 배치된 제2의 핀부재(198)와, 통형상부재(194) 내부에 있고 제1 및 제2의 핀부재(196 및 198)사이에 배치되어서 제1 및 제2의 핀부재(196 및 198)를 각각 선단부가 통형상 부재(194)의 일단부 및 타단부에서 돌출되는 방향(즉 제1 및 제2의 핀부재(196 및 198)이 서로 멀어지는 방향)으로 부세하는 압축 코일스프링(200)을 구비한다.

통형상부재(194), 제1 및 제2의 핀부재(196 및 198), 코일스프링(200)은 모두 도전성 재료로 제작된다. 제1 및 제2의 핀부재(196 및 198)는 통형상부재(194)에 탈락 불가능하게 유지되어 있다.

각 접속핀(192)은 통형상부재(194)에 있어서 탈락 불가능하게 유지되어 있다. 핀홀더(202)의 상하 양면 각각에 전기 절연성 재료에 의해 제작된 유지시트(204)가 고정되어 있다. 제1 및 제2의 핀부재(196 및 198)는 각각 상측 및 하측의 시트부재(204)를 관통한다.

그러나 통형상부재(194)는 양 시트부재(204)를 관통하지 않고, 그 상단 및 하단을 시트부재(204)에 맞닿게 한다. 이에 의해 각 접속핀(192)은 통형상부재(194)가 핀홀더(202)에 위치되어서 핀홀더(202)로부터의 탈락을 방지받는다.

상기 각 실시예에서 각 접촉자(44)는 일본 특허공개공보 제2008-145224호에 기재되어 있는 바와 같이 금속 세선(細線)을 이용한 것, 도24에서 나타내는 바와 같은 형상 및 구조를 갖는 포고핀을 이용한 것 등, 공지의 다른 구조 및 형상을 갖는 것이라도 좋다.

또한 본 발명은 상기와 같이 캠면(100c)을 캠슬롯(110)으로 형성한 장치뿐만 아니라, 예를 들면 도15에 있어서 회전링(98)의 상면에 상방으로 개방하도록 형성된 캠면을 이용하는 장치와 같은 다른 캠면을 이용하는 장치에도 적용할 수 있다.

그리고 또한, 본 발명은 상기와 같은 결합 유닛(52,54), 변위기구(74), 구동기구(112) 이외의 결합유닛, 변위기구, 구동기구를 이용한 장치에도 적용할 수 있다.

본 발명은 상기 실시예에 한정되지 않고 특허청구범위에 기재된 취지를 일탈하지 않는 범위내에서 여러 가지로 변경할 수 있다.

S1 패턴정보
S2 펄스신호
S3 구동신호
S4 응답신호
S5 불량신호
S6 특수 시험 신호
S8 어드레스 신호
S10 기준 시험 주파수 신호
S12 타이밍 신호
VOH H기준 신호
VOL L기준 신호
10 시험장치
12 다수의 피검사체가 형성된 반도체 웨이퍼
20 지지 유닛
22 검사 스테이지
24 카드 조립체
26 외부장치
28 컴퓨터
34 지지베이스
40 척 톱(chuck top)
42 스테이지 이동기구
44 접촉자
46 칩 유닛
48 프로브 유닛
50,170 접속 유닛
52,54 상하의 결합 유닛
56 테스트 칩
58 칩 지지체
66,70 커넥터
78 프로브 지지체
88 핀 지지체
94 가상축선

Claims

피검사체의 전기 시험을 위한 구동신호를 발생하면서 피검사체로부터의 응답신호를 수신받는 테스트 칩으로서,
상기 구동신호를 발생하고 상기 응답신호를 수신받아서 처리하는 적어도 하나의 신호처리회로와, 그 신호처리회로 및 외부에 대한 전기신호를 전달하고 받는전달회로를 포함하며,
상기 신호처리회로는 외부에서 공급되는 상기 피검사체의 기능 시험을 위한 테스트 패턴에 관한 정보를 토대로 진리값 1 및 0의 펄스신호를 발생하는 포메터와, 상기 펄스신호를 토대로 피검사체를 구동시키는 상기 구동신호를 발생하는 복수의 드라이버와, 피검사체로부터의 응답신호를 받아서 피검사체 중의 셀이 불량임을 나타내는 불량신호를 상기 전달회로로 출력하는 복수의 비교회로를 포함하고,
상기 전달회로는 테스트 칩에서 사용하는 기준 시험 주파수를 나타내는 기준시험 주파수 신호를 발생하는 레이트·제너레이터와, 상기 신호처리회로에서 출력되는 불량신호를 토대로 불량 셀을 특정하여서 외부로 출력하는 페일·캡쳐·콘트롤과, 상기 기준 시험 주파수 신호를 토대로 그 기준 시험 주파수 신호에 대응한 타이밍 신호를 발생하는 타이밍·제너레이터와, 상기 패턴 정보를 외부에서 읽어내기 위한 어드레스 신호를 외부로 출력하는 패턴·제너레이터를 구비하는 테스트 칩.
제1항에 있어서, 상기 신호처리회로 및 상기 전달회로는 외부의 컴퓨터에 접속 가능하며, 또한 외부로부터 전력을 받아서 작동하는 테스트 칩.
제1항 또는 제2항에 있어서, 상기 신호처리회로는 피검사체로부터 그 신호처리회로로 입력되는 과전압으로부터 그 신호처리회로를 보호하는 클램프/로드 회로를 더 구비하는 테스트 칩.
제1항에 있어서, 상기 신호처리회로는 피검사체의 입출력 단자의 전압·전류를 측정하는 정전압 및 정전류 측정회로를 더 구비하는 테스트 칩.
제1항에 있어서, 상기 비교회로는 상기 응답신호를 정측(하이레벨측)의 기준신호 레벨을 갖는 H측의 기준신호와 비교하는 제1의 아나로그 콤퍼레이터와, 상기 응답신호를 부측(로우레벨측)의 기준신호 레벨을 갖는 L측의 기준신호와 비교하는 제2의 아나로그 콤퍼레이터와, 양 아나로그 콤퍼레이터의 출력신호를 토대로, 대응하는 셀에 관한 피검사체 중의 불량 셀과 그 좌표위치를 특정하는 정보를 포함한, 상기 불량신호를 출력하는 불량신호 발생회로를 구비하는 테스트 칩.
제5항에 있어서, 상기 불량신호는 상기 피검사체 중의 불량 셀의 좌표위치를 특정하는 정보를 포함하는 테스트 칩.