KR101159467B1 - Ｆｄｄ ｏｆｄｍａ 또는 ｓｃ-ｆｄｍ 시스템들에서 리턴 링크 시간 조정들 - Google Patents

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Abstract

주파수 분할 멀티플렉싱(FDM) 시스템에서 타이밍을 조정하기 위한 방법이 제시되며, 상기 방법은 타이밍 정정을 수행하기 위한 요청을 수신하는 단계, 시간 영역 FDM 심볼을 생성하는 단계, 및 사이클릭 프리픽스의 길이를 조정하거나, 인접하는 FDM 심볼들의 일부분을 오버래핑하거나, 심볼 윈도잉 길이를 조정하거나, 또는 리턴 링크(RL) 사일런스 인터벌을 사용하는 것 중 적어도 하나에 의해 상기 시간 영역 FDM 심볼에서 상기 타이밍 정정을 제어하는 단계를 포함한다.

Description

ＦＤＤ ＯＦＤＭＡ 또는 ＳＣ-ＦＤＭ 시스템들에서 리턴 링크 시간 조정들{RETURN LINK TIME ADJUSTMENTS IN FDD OFDMA OR SC-FDM SYSTEMS}
본 발명은 원격 통신 시스템에서의 통신에 관한 것이며, 특히 주파수 분할 듀플렉싱(FDD) 직교 주파수 분할 다중 접속(OFDMA) 또는 단일(single) 캐리어 주파수 분할 다중 접속(SC-FDMA) 시스템들에서의 액세스 단말기 리턴 링크(RL) 시간 조정들에 관한 것이다.
본 출원은 2008년 3월 29일자에 출원되었으며 본 출원의 양수인에게 동일하게 양수되고 본 명세서에서 참조로서 인용되고 있는 미국 가출원 제61/040,664호 "METHOD AND SYSTEM FOR TIME ADJUSMENTS IN AN FDD OFDMA SYSTEM"에 대한 우선권을 주장한다.
무선 통신 시스템들은 음성, 데이터 등등과 같은 다양한 타입의 통신 컨텐츠를 제공하도록 광범위하게 전개되고 있다. 상기 시스템들은 사용가능한 시스템 자원들(예컨대, 대역폭 및 송신 전력)을 공유함으로써 다수의 사용자들과의 통신을 지원할 수 있는 다중-접속 시스템들이 될 수 있다. 상기 다중-접속 시스템들의 예들은 코드 분할 다중 접속(CDMA) 시스템들, 시간 분할 다중 접속(TDMA) 시스템들, 주파수 분할 다중 접속(FDMA) 시스템들, 3GPP LTE 시스템들 및 직교 주파수 분할 다중 접속(OFDMA) 시스템들을 포함한다.
일반적으로, 무선 다중-접속 통신 시스템은 다수의 무선 단말기들에 대한 통신을 동시에 지원할 수 있다. 각각의 단말기는 순방향 및 역방향 링크에서의 전송들을 통해 하나 이상의 기지국들과 통신한다. 순방향 링크(또는 다운 링크)는 기지국들로부터 단말기들로의 통신 링크를 지칭하고, 역방향 링크(또는 업 링크)는 단말기들로부터 기지국들로의 통신 링크를 지칭한다. 상기 통신 링크는 단일-입력-단일-출력, 다중-입력-단일-출력 또는 다중-입력-다중-출력(MIMO) 시스템을 통해 설정될 수 있다.
MIMO 시스템은 데이터 전송을 위해 다수의(NT) 송신 안테나들 및 다수의(NR) 수신 안테나들을 사용한다. NT 송신 및 NR 수신 안테나들에 의해 형성되는 MIMO 채널은 Ns 독립적인 채널들로 분해될 수 있고, 상기 채널들은 NS≤min{NT, NR}인 공간 채널들로 지칭된다. NS 독립 채널들은 각각 차원(dimension)에 해당한다. MIMO 시스템은 다수의 송신 및 수신 안테나들에 의해 생성되는 추가의 차원들이 사용되는 경우에 개선된 성능(예컨대, 더 높은 스루풋(throughput) 및/또는 더 우수한 신뢰도)을 제공할 수 있다.
MIMO 시스템은 시간 분할 듀플렉스(TDD) 및/또는 주파수 분할 듀플렉스(FDD) 시스템들을 지원할 수 있다. TDD 시스템에서, 순방향 및 역방향 링크 전송들은 동일한 주파수 영역 상에 있으며, 따라서 상호 관계 원칙은 역방향 링크 채널로부터 순방향 링크 채널의 추정을 허용한다. 이는 다수의 안테나들이 액세스 포인트에서 사용가능할 때 상기 액세스 포인트가 순방향 링크에서 송신 빔-형성 이득을 추출할 수 있게 한다.
현대의 통신 시스템들에서, 타이밍은 중요한 고려 사항이며, 특히 동기식 OFDMA 또는 SC-FDM 시스템에서 다수의 사용자들 사이에 통신들을 동기화하도록 사용될 수 있다. 기지국들 또는 액세스 포인트들(AP)은 리턴 링크(RL: return link) 영역/섹터 내의 액세스 단말기들에 발생되는 가능한 간섭을 완화하기 위해 이동 유니트들 또는 액세스 단말기들(AT)의 타이밍을 제어할 수 있다.
TDD 시스템들에서, 각각의 AT(들)은 AP로부터 서로 다른 거리들에 위치될 수 있다. 따라서, 각각의 클라이언트 또는 AT로부터의 OFDM 파형은 서로 다른 시간에 AP에 도달할 수 있다. 그러나, TDD 시스템에서, 각각의 클라이언트 또는 AT RL 전송은 AP에서 수신될 때 시간 정렬되어야 할 수 있다. 따라서, 각각의 RL 전송이 그 후에 (시간적 관점에서) AP에서 정렬되지 않으면, 각각의 클라이언트 또는 AT는 서로 간섭을 생성할 수 있고, AP는 클라이언트들 중 몇몇을 디코딩할 수 없을 것이다. 또한, 순방향 링크(FL) 전송은 TDD 시스템에서 RL 전송 이후에 발생할 수 있기 때문에, AP에서 수신된 신호들에서의 지연은 FL 전송에서 간섭을 발생할 수 있다.
TDD 시스템에서, AT가 데이터를 전송하지 않는 이후 AT 전송들 사이에 다수의 사일런스 인터벌들(silence intervals)이 발생한다. 또한, 순방향 링크(FL) 및 RL 전송들 사이에 어떤 데이터 전송도 발생하지 않는 경우에 가드 인터벌(guard interval)들이 사용된다. 따라서, 각각의 AT는 RL 또는 FL 전송을 진전(advance)/지연(retard)(또는 백오프(backoff)) 시킬 수 있으며, 따라서 상기 전송은 AP에서 동기화에 도달하기 위해 (시간상) 예상되는 것보다 일찍 (또는 늦게) 발생할 수 있다. 상기 개념은 시간 지연/진전으로 알려져 있다. 현재, 시간 지연/진전은 TDD 시스템들을 위해서만 수행된다. 그러나 대부분의 FDD 시스템들에서, AT(들)은 RL 및 FL를 통해 동시에 신호들을 전송하여 가드 인터벌이 매우 적거나 전혀 생성되지 않는다. 따라서, 타이밍/동기화는 FDD 시스템들에서 해결되지 않는 문제점이다. 결과적으로, FDD 시스템에서 타이밍 조정들을 설명해야할 필요가 있다. 특히, FDD 시스템들에서 AT가 RL 타이밍을 조정하는 방법에 대하여 설명해야 한다.
본 발명의 예시적인 실시예들은 주파수 분할 멀티플렉싱(FDM) 시스템에서 타이밍을 조정하기 위한 시스템들 및 방법들에 관한 것이다.
따라서, 일 실시예는 주파수 분할 멀티플렉싱(FDM) 시스템에서 타이밍을 조정하기 위한 방법을 포함할 수 있고, 상기 방법은 타이밍 정정을 수행하기 위한 요청을 수신하는 단계; 시간 영역 FDM 심볼을 생성하는 단계; 및 사이클릭 프리픽스(cyclic prefix)의 길이를 조정하거나, 인접하는 FDM 심볼들의 일부분을 오버래핑하거나, 심볼 윈도잉(windowing) 길이를 조정하거나, 또는 리턴 링크(RL) 사일런스 인터벌(silence interval)을 사용하는 것 중 적어도 하나에 의해 상기 시간 영역 FDM 심볼에서 상기 타이밍 정정을 제어하는 단계를 포함한다.
또다른 실시예는 주파수 분할 멀티플렉싱(FDM) 액세스 단말기를 동기화하기 위한 장치를 포함할 수 있고, 상기 장치는 타이밍 정정을 수행하기 위한 요청을 수신하기 위한 수단; 시간 영역 FDM 심볼을 생성하기 위한 수단; 및 사이클릭 프리픽스의 길이를 조정하거나, 인접하는 FDM 심볼들의 일부분을 오버래핑하거나, 심볼 윈도잉 길이를 조정하거나, 리턴 링크(RL) 사일런스 인터벌을 사용하는 것 중 적어도 하나에 의해 상기 시간 영역 FDM 심볼에서 상기 타이밍 정정을 제어하기 위한 수단을 포함한다.
또다른 실시예는 무선 통신 시스템에서 동작가능한 장치를 포함할 수 있고, 상기 장치는 타이밍 정정을 수행하기 위한 요청을 수신하도록 구성된 로직; 시간 영역 FDM 심볼을 생성하도록 구성된 로직; 및 사이클릭 프리픽스의 길이를 조정하거나, 인접하는 FDM 심볼들의 일부분을 오버래핑하거나, 심볼 윈도잉 길이를 조정하거나, 리턴 링크(RL) 사일런스 인터벌을 사용하는 것 중 적어도 하나에 의해 상기 시간 영역 FDM 심볼에서 상기 타이밍 정정을 제어하도록 구성된 로직을 포함한다.
또다른 실시예는 적어도 하나의 프로세서에 의해 실행될 때 통신 신호들의 프로세싱을 제공하도록 하기 위한 명령들을 가지는 컴퓨터로 판독가능한 매체를 포함할 수 있고, 상기 컴퓨터로 판독가능한 매체는 타이밍 정정을 수행하기 위한 요청을 수신하기 위한 명령; 시간 영역 FDM 심볼을 생성하기 위한 명령; 및 사이클릭 프리픽스의 길이를 조정하거나, 인접하는 FDM 심볼들의 일부분을 오버래핑하거나, 심볼 윈도잉 길이를 조정하거나, 리턴 링크(RL) 사일런스 인터벌을 사용하는 것 중 적어도 하나에 의해 상기 시간 영역 FDM 심볼에서 상기 타이밍 정정을 제어하기 위한 명령을 포함한다.
또다른 실시예는 주파수 분할 멀티플렉싱(FDM) 시스템에서 타이밍 정정을 결정하기 위한 방법을 포함할 수 있고, 상기 방법은 액세스 단말기로부터 전송을 수신하는 단계; 상기 수신된 전송에 기초하여 타이밍 정정을 결정하는 단계; 및 상기 타이밍 정정을 상기 액세스 단말기로 전송하는 단계를 포함한다.
또다른 실시예는 주파수 분할 멀티플렉싱(FDM) 시스템에서 타이밍 정정을 결정하기 위한 장치를 포함할 수 있고, 상기 장치는 액세스 단말기로부터 전송을 수신하도록 구성된 로직; 상기 수신된 전송에 기초하여 타이밍 정정을 결정하도록 구성된 로직; 및 상기 타이밍 정정을 상기 액세스 단말기로 전송하도록 구성된 로직을 포함한다.
첨부된 도면들은 본 발명의 실시예들의 설명을 돕기 위한 것이며, 상기 실시예들의 설명을 위해서만 제공되고, 그에 제한되지 않는다.
도 1은 일 실시예에 따른 다중 접속 무선 통신 시스템을 도시한다.
도 2는 통신 시스템의 블록 다이어그램이다.
도 3은 수신기(송신기)에서 타이밍 제어의 예시적인 구현을 도시하는 일반 구조의 블록 다이어그램이다.
도 4는 예시적인 실시예에 따라 CP 인터벌들의 오버레이를 도시하는 다이어그램이다.
도 5a는 AP의 환경에서 사이클릭 프리픽스 길이를 조정하는 예시적인 실시예의 샘플 도면이다.
도 5b는 AT의 환경에서 사이클릭 프리픽스 길이를 조정하는 예시적인 실시예의 샘플 도면이다.
도 6a는 예시적인 실시예에서 예컨대, OFDM 심볼들 및 그들의 개별 오버랩을 사용하는 2개의 연속하는 프레임들의 샘플 도면이다.
도 6b는 예시적인 실시예에서 예컨대, OFDM 심볼들 및 그들의 개별 오버랩을 사용하는 2개의 연속하는 프레임들의 샘플 도면이다.
도 6c는 예시적인 실시예에서 예컨대, OFDM 심볼들 및 그들의 개별 오버랩을 사용하는 2개의 연속하는 프레임들의 샘플 도면이다.
본 발명의 양상들은 본 발명의 특정 실시예들과 관련된 하기의 설명 및 관련된 도면들에 개시된다. 선택적인 실시예들은 본 발명의 사상으로부터 벗어나지 않고 고안될 수 있다. 또한, 본 발명의 공지된 실시예들은 본 발명의 관련된 설명들을 불명료하게 하지 않도록 상세히 설명되지 않거나 생략될 수 있다.
용어 "예시적인"은 본 명세서에서 "일 예, 경우, 또는 설명으로 제공되는"을 의미하도록 사용된다. 본 명세서에 "예시적인" 것으로 설명되는 임의의 실시예는 다른 실시예들에 비해 바람직하거나 유리한 것으로 간주될 필요는 없다. 유사하게, 용어 "본 발명의 실시예들"은 본 발명의 모든 실시예들이 논의되는 특징, 장점 또는 동작 모드를 포함하는 것을 요구하지는 않는다.
본 명세서에 개시된 기술들은 코드 분할 다중 접속 (CDMA) 네트워크들, 시간 분할 다중 접속 (TDMA) 네트워크들, 주파수 분할 다중 접속 (FDMA) 네트워크들, 직교 FDMA (OFDMA) 네트워크들, 단일-캐리어 FDMA (SC-FDMA) 네트워크들 등등과 같은 다양한 무선 통신 네트워크들을 위해 사용될 수 있다. 용어 "네트워크들" 및 "시스템들"은 종종 서로 교환하여 사용된다. CDMA 네트워크는 범용 지상 무선 접속 (UTRA), cdma2000, 등등과 같은 무선 기술을 구현할 수 있다. UTRA는 광대역-CDMA (W-CDMA) 및 낮은 칩 레이트 (LCR)를 포함한다. CDMA2000은 IS-2000, IS-95 및 IS-856 표준들을 커버한다. TDMA 네트워크는 범용 이동 통신 시스템(GSM)과 같은 무선 기술을 구현할 수 있다. OFDMA 네트워크는 개선된 UTRA (E-UTRA), IEEE 802.11, IEEE 802.16, IEEE 802.20, Flash- OFDM®, 등등과 같은 무선 기술을 구현할 수 있다. UTRA, E-UTRA, 및 GSM은 국제 이동 원격 통신 시스템 (UMTS)의 일부이다. 롱텀 에볼루션(LTE)은 E-UTRA를 사용하는 UMTS의 공개될 개시물이다. UTRA, E-UTRA, GSM, UMTS 및 LTE는 "제 3 세대 파트너쉽 프로젝트" (3GPP)라는 명칭의 조직의 문서들에 개시된다. CDMA 2000은 "제 3 세대 파트너쉽 프로젝트 2" (3GPP2)라는 명칭의 조직의 문서들에 개시된다. 상기 다양한 무선 기술들 및 표준들은 당업계에 공지되어 있다. 명확함을 위해, 상기 기술들의 특정 양상들은 하기에서 LTE에 대하여 설명되며, LTE 기술은 하기의 설명의 대부분에서 사용된다.
단일 캐리어 변조 및 주파수 영역 등화를 사용하는 단일 캐리어 주파수 분할 다중 접속(SC-FDMA)는 OFDMA 시스템과 유사한 성능 및 필수적으로 동일한 종합적인 복잡도를 가지는 기술이다. SC-FDMA 신호들은 그 고유한 단일 캐리어 구조로 인해 낮은 피크-대-평균 전력비(PAPR)를 갖는다. SC-FDMA는 특히 더 낮은 PAPR 송신 전력 효율과 관련하여 이동 단말기에 상당히 이익을 주는 업 링크 통신들과 관련하여 큰 관심을 끌고 있다. 현재, 이는 3GPP 롱 텀 에볼루션(LTE) 또는 SC-FDMA가 사용되는 개선된 UTRA에서 업 링크 다중 접속 방식을 위해 사용되는 가정이다.
본 명세서에서 사용되는 용어는 특정 실시예들을 설명하기 위한 것이며, 본 발명의 실시예들을 제한하기 위한 것은 아니다. 본 명세서에서 사용되는 것과 같이, 단수 형태의 "a", "an", "the"는 문맥이 명확하게 표시하지 않는다면 복수 형태들을 포함하도록 의도된다. 또한 용어들 "포함한다(comprises, includes)" 및/또는 "포함하는(comprising, including)"은 본 명세서에서 사용될 때 언급된 특징들, 완전체들(integers), 단계들, 동작들, 엘리먼트들 및/또는 구성요소들의 존재를 명시하며, 하나 이상의 다른 특징들, 완전체들, 단계들, 동작들, 엘리먼트들, 구성요소들 및/또는 이들의 그룹들의 존재 또는 부가를 방해하지 않는다.
또한, 다수의 실시예들은 예컨대 컴퓨팅 디바이스의 엘리먼트들에 의해 수행될 연속하는 동작들과 관련하여 설명된다. 본 명세서에 설명되는 다양한 동작들은 특정 회로들(예컨대, 애플리케이션용 집적 회로들(ASICs))에 의해, 하나 이상의 프로세서들에 의해 실행되는 프로그램 명령들에 의해, 또는 이들의 결합에 의해 수행될 수 있다. 추가로, 본 명세서에서 설명되는 상기 연속하는 동작들은 실행시에 관련된 프로세서가 본 명세서에 설명된 기능을 수행하도록 하는 컴퓨터 명령들의 해당 세트를 저장하는 임의의 형태의 컴퓨터로 판독가능한 저장 매체 내에서 구현되는 것으로 간주될 수 있다. 따라서, 본 발명의 다양한 양상들은 다수의 서로 다른 형태로 구현될 수 있으며, 상기 형태들 모두는 청구되는 종속항의 사상 내에 있는것으로 간주된다. 추가로, 본 명세서에서 설명되는 각각의 실시예에 대하여, 상기 실시예들의 상응하는 형태는 본 명세서에서 예컨대, 개시된 동작을 수행하도록 "구성된 로직"으로 설명될 수 있다.
추가로, 하기에서 설명되는 방법들 및 시스템들은 타이밍 고려조건들을 가지는 임의의 통신 프로토콜에 적용가능하며, 따라서 하기에 도시된 특정 예(들)에 제한되는 것은 아니다.
도 1을 참조하여, 일 실시예에 따른 다중 접속 무선 통신 시스템이 설명된다. 액세스 포인트(100; AP)는 다수의 안테나 그룹들을 포함할 수 있으며; 일 그룹은 안테나 엘리먼트들(104 및 106)을 포함하고, 또 다른 그룹은 안테나 엘리먼트들(108 및 110)을 포함하고, 또 다른 그룹은 안테나 엘리먼트들(112 및 114)을 포함한다. 도 1에서, 각각의 안테나 그룹에 대하여 단 2개의 안테나들만이 도시되지만, 더 많거나 적은 안테나들이 각각의 안테나 그룹을 위해 사용될 수 있음이 당업자에 의해 이해된다. 액세스 단말기(116;AT)는 안테나 엘리먼트들(112 및 114)과 통신하며, 상기 경우에 안테나 엘리먼트들(112 및 114)은 순방향 링크(120)를 통해 정보를 액세스 단말기(116)에 전송하고, 역방향 링크(118)를 통해 액세스 단말기(116)로부터 정보를 수신한다. 액세스 단말기(122)는 안테나 엘리먼트들(106 및 108)과 통신하지만, 안테나 엘리먼트들(106 및 108)은 순방향 링크(126)를 통해 액세스 단말기(122)에 정보를 전송하고, 역방향 링크(124)를 통해 액세스 단말기(122)로부터 정보를 수신한다. FDD 시스템에서, 통신 링크들(118, 120, 124, 126)은 통신을 위해 서로 다른 주파수를 사용할 수 있다. 예를 들면, 순방향 링크(120)는 역방향 링크(118)에 의해 사용되는 것과 상이한 주파수를 사용할 수 있다.
안테나들 및/또는 상기 안테나들이 통신하도록 설계된 영역의 각각의 그룹은 종종 액세스 포인트의 섹터로 지칭된다. 상기 실시예에서, 안테나 그룹들은 각각 앤세스 포인트(100)에 의해 커버되는 영역들의 섹터 내의 액세스 단말기들로 통신하도록 설계된다.
순방향 링크들(120 및 126)을 통한 통신에서, 액세스 포인트(100)의 송신중인 안테나들은 서로 다른 액세스 단말기들(116 및 124)에 대한 순방향 링크들의 신호-대-잡음 비를 개선하기 위해 빔형성(beamforming)을 사용한다. 또한, 자신의 커버리지 영역에 랜덤하게 산재되는(scattered), 액세스 단말기들로 전송하기 위해 빔형성을 사용하는 액세스 포인트는 단일 안테나를 통해 모든 액세스 단말기들에 전송중인 액세스 포인트보다 이웃하는 셀들 내의 액세스 단말기들에 더 적은 간섭을 발생한다.
액세스 포인트는 단말기들과 통신하기 위해 사용되는 고정된 스테이션이 될 수 있으며, 액세스 포인트, 노드 B 또는 몇몇 다른 기술 용어로 지칭될 수 있다. 액세스 단말기는 액세스 단말기, 사용자 장비(UE), 무선 통신 디바이스, 단말기, 액세스 단말기 또는 몇몇 다른 기술 용어로 지칭될 수 있다.
도 2는 MIMO 시스템(200)에서 AP(210; 액세스 포인트로 공지됨) 및 AT(250; 액세스 단말기로 공지됨)의 일 실시예의 블록 다이어그램이다. AP(210)에서, 다수의 데이터 스트림들에 대한 트래픽 데이터는 데이터 소스(212)로부터 송신(TX) 데이터 프로세서(214)로 제공된다.
일 실시예에서, 각각의 데이터 스트림은 개별 송신 안테나를 통해 전송된다. TX 데이터 프로세서(214)는 코딩된 데이터를 제공하기 위해 각각의 데이터 스트림에 대하여 선택된 특정 코딩 방식에 기초하여 각각의 데이터 스트림에 대한 트래픽 데이터를 포맷화, 코딩 및 인터리빙한다.
각각의 데이터 스트림에 대하여 코딩된 데이터는 OFDM 기술들을 사용하여 파일럿 데이터와 멀티플렉싱될 수 있다. 파일럿 데이터는 일반적으로 공지된 방식으로 처리되는 공지된 데이터 패턴이며, 채널 응답을 추정하기 위해 수신기 시스템에서 사용될 수 있다. 각각의 데이터 스트림에 대한 멀티플렉싱된 파일럿 및 코딩된 데이터는 변조 심볼들을 제공하기 위해 상기 데이터 스트림에 대하여 선택된 특정 변조 방식(예컨대, BPSK, QPSK, M-PSK, 또는 M-QAM)에 기초하여 변조(즉, 심볼 맵핑) 된다. 각각의 데이터 스트림에 대한 데이터 레이트, 코딩 및 변조는 프로세서(230)에 의해 수행되는 명령들에 의해 결정될 수 있다.
모든 데이터 스트림들에 대한 변조 심볼들은 변조 심볼들(예컨대, OFDM에 대한)을 추가로 처리할 수 있는 TX MIMO 프로세서(220)에 제공된다. TX MIMO 프로세서(220)는 그 후에 NT 변조 심볼 스트림들을 NT 송신기들(TMTR; 222a 내지 222t)에 제공한다. 특정 실시예들에서, TX MIMO 프로세서(220)는 데이터 스트림들의 심볼들 및 상기 심볼이 송신되는 안테나에 빔형성 가중치들을 적용한다.
송신기(222a 내지 222t) 각각은 개별 심볼 스트림을 수신하여 하나 이상의 아날로그 신호들을 제공하도록 처리하고, 상기 아날로그 신호들을 추가로 처리(예컨대, 증폭, 필터링 및 상향 변환)하여 MIMO 채널을 통한 전송에 적합한 변조된 신호를 제공한다. 송신기들(222a 내지 222t)로부터의 NT 변조된 신호들은 그 후에 각각 NT 안테나들(224a 내지 224t)로부터 전송된다.
AT(250)에서, 송신된 변조 신호들은 NR 안테나들(252a 내지 252r)에 의해 수신되며, 각각의 안테나(252)로부터의 수신된 신호는 개별 수신기(RCVR; 254a 내지254r)에 제공된다. 각각의 수신기(254)는 개별 수신 신호를 처리(예컨대, 필터링, 증폭 및 하향 변환)하고, 상기 처리된 신호를 디지털화하여 샘플들을 제공하며, 상기 샘플들을 추가로 처리하여 상응하는 "수신" 심볼 스트림을 제공한다.
RX 데이터 프로세서(260)는 NR 수신기들(254)로부터 NR 수신 심볼 스트림들을 수신하고 특정 수신기 프로세싱 기술에 기초하여 처리하여 NT "검출된" 심볼 스트림들을 제공한다. RX 데이터 프로세서(260)는 그 후에 각각의 검출된 심볼 스트림을 복조, 디인터리빙 및 디코딩하여 데이터 스트림에 대한 트래픽 데이터를 복원한다. RX 데이터 프로세서(260)에 의한 프로세싱은 AP(210)에서 TX MIMO 프로세서(220) 및 TX 데이터 프로세서(214)에 의해 수행되는 프로세싱과 상호보완적일 수 있다.
프로세서(270)는 AT(250)를 제어하며, 메모리(272), RX 데이터 프로세서(260) 및 TX 데이터 프로세서(238)에 인터페이스를 제공한다. TX 데이터 프로세서(238)는 변조기(280)에 의해 변조되고. 송신기들(254a 내지 254r)에 의해 처리되고 AP(210)으로 다시 전송되는, 데이터 소스(236)로부터의 다수의 데이터 스트림들에 대한 트래픽 데이터를 수신한다.
AP(210)에서, AT(250)로부터 변조된 신호들은 안테나들(224)에 의해 수신되고, 수신기들(222)에 의해 처리되며, 복조기(240)에 의해 복조되고, RX 데이터 프로세서(242)에 의해 처리되어 AT(250)에 의해 전송된 역방향 링크 메세지를 추출한다. 프로세서(230)는 AP(210)를 제어하고, 인터페이스를 메모리(232), TX 데이터 프로세서(214) 및 TX MIMO 프로세서(220)에 제공한다.
도 3은 프레임들을 전송하는 통신 디바이스(210 또는 250)의 타이밍 제어기의 예시적인 구현을 도시하는 블록 다이어그램 구조(300)이다. 특히, 도 3은 IFFT 블록(310) 및 베이스밴드 프로세싱 블록(320)을 포함할 수 있는 일반적인 구조(300)를 도시한다. IFFT 블록(310)은 OFDMA 변조기 또는 SC-FDM 변조기(비도시)로부터 수신된 변조 심볼들을 처리할 수 있다. 추가로, IFFT 블록(310) 및 베이스밴드 프로세싱 블록(320)은 프로세서 블록(330)과 결합된다. 일 실시예에서, 프로세서 블록(330)은 ARM 프로세서 또는 DSP와 같은 펌웨어 프로세서를 사용할 수 있다.
예시적인 시스템에서, 프로세서 블록(330)은 베이스밴드 프로세싱 블록(320)이 타이밍을 진전 또는 지연시키도록 할 수 있는 펌웨어 성능들을 포함할 수 있다. 예시적인 시스템에서, 프로세서 블록(330)은 FFT 구성 모듈(332) 및 시간/주파수 정정 모듈(334)을 포함하는 펌웨어를 포함한다. FFT 구성 모듈(332)은 FFT 크기, 스케일링 인자들 등등과 같은 FFT 엔진의 다양한 파라미터들을 명시할 수 있다.
시간/주파수 정정 모듈(334)은 타이밍 진전/백오프를 결정하기 위한 알고리즘(도 5a 및 5b에 도시됨)을 포함할 수 있다. 타이밍 진전/백오프는 AT에 의해 전송된 임의의 신호들이 AP에서 동시에 (미리 결정된 시간에) 도달할 수 있도록 보장하기 위해 AT에 의해 수행될 수 있다. 결과적으로, AP는 상기 AP에 동시에 도달할 수 있는 다수의 클라이언트들로부터의 다수의 신호들을 수신할 수 있다. 시간/주파수 정정 모듈(334)은 타이밍 진전/백오프를 수행할 것을 베이스밴드 프로세싱 블록(320)에 명령할 수 있다. 따라서, 시간/주파수 정정 모듈(334)은 사이클릭 프리픽스 및 임의의 다른 윈도우 파라미터들을 변경할 것을 베이스밴드 프로세싱 블록(320)에 명령할 수 있다. 시간/주파수 정정 모듈(334)은 다수의 칩들의 유니트들 내에서 타이밍 진전/지연을 계산할 수 있다. 각 OFDM 또는 SC-FDM 심볼에 대하여, 시간/주파수 정정 모듈(334)은 베이스밴드 프로세싱 블록(320)을 제어하는 작업 리스트들에서 사이클릭 프리픽스 및 윈도우 길이 파라미터들을 생략함으로써 타이밍을 진전하거나 지연시킬 것을 베이스밴드 프로세싱 블록(320)에 명령하는 능력을 가질 수 있다.
결과적으로, 일부 실시예들에서, 본 명세서에 개시된 특징들을 실행하기 위한 하드웨어(예컨대, 메인 프로세서) 동작들은 펌웨어에 의해 제어되는 작업들의 사용 및 프로세서 블록(330)의 통합으로 인해 중단없이 실행될 수 있다.
예시적인 배치에서, IFFT 블록(310)은 예컨대 4096의 IFFT 크기를 가지는 IFFT 엔진(312)을 포함할 수 있다. 그러나, 설계 선호도에 따라 다른 크기들이 사용될 수 있음이 이해된다. IFFT 블록(310)은 OFDMA 변조 심볼들 또는 SC-FDM 변조 심볼들을 수신할 수 있다. IFFT 엔진(312)은 OFDMA 변조 심볼들 또는 SC-FDM 변조 심볼들을 처리할 수 있다. IFFT 엔진(312)은 OFDMA 변조기 또는 SC-FDMA 변조기(비도시)로부터 수신된 데이터에 고속 푸리에 역변환을 수행한다. IFFT 엔진(312)의 출력은 IFFT 출력 버퍼(314)에 제공된다. IFFT 출력 버퍼(314)는 추가의 프로세싱을 위해 상기 출력을 저장할 수 있다. IFFT 출력 버퍼(314)로부터, 데이터는 선택적인 Tx 자동 이득 제어(AGC; 316) 이후에 베이스밴드 프로세싱 블록(320)에 전송된다. IFFT-AGC 데이터 조정의 실행은 당업계에 공지되어 있으며, 추가로 설명되지 않는다.
베이스밴드 프로세싱 블록(320)에서, 데이터는 데이터/프레임들에 CP 타이밍 조정들을 수행하는 사이클릭 프리픽스(CP) 삽입 및 윈도우 블록(322)으로 포워드된다. 프로세서 블록(330)은 CP 삽입 및 윈도우 블록(322)을 제어할 수 있다. CP 삽입 및 윈도우 블록(322)의 출력은 프레임들의 오버랩핑 및 추가가 수행되는 오버랩 및 추가 블록(320)에 제공된다. 오버랩핑되고 추가된 프레임들은 그 후에 프레임(들) 내의 블록들 및/또는 프레임 크기에 대한 추가 조정들이 동기화를 허용하기 위해 관리되는 시간 및 주파수 정정 블록(326)에 포워드된다. 이후에, 프레임들은 업샘플러 블록(328)에 의해 업샘플링되고, 적절한 동기화/타이밍을 가지고 베이스밴드 프로세싱 블록(320)으로부터 출력된다.
도 4는 본 명세서에서 설명되는 방법들의 한가지 가능한 구현으로서 OFDM 또는 SC-FDM 심볼 내의 사이클릭 프리픽스 및 윈도우의 추가를 설명하는 다이어그램(400)이다. 여기에서, Nfft는 OFDM 심볼 또는 SC-FDM 심볼 내의 서브 캐리어들의 개수인 IFFT 크기 - 512, 1024, 2048 등등을 표시한다. NWGI는 윈도인 가드 인터벌에서 오버샘플링된 칩들의 개수를 표시한다. NCP는 파이-프레임(phy-frame)의 사이클릭 프리픽스 내의 오버샘플링된 칩들의 개수를 표시한다. NS는 오버샘플링된 칩들과 관련하여 유효 OFDM 심볼 또는 SC-FDM 심볼 기간을 표시한다. 도 4에 "화살표들"에 의해 도시되는 것과 같이, OFDM 심볼의 시작부에 사이클릭 프리픽스와 윈도잉 가드를 부가하기 위해, OFDM 심볼의 종단부로부터의 NCP+NWGI 칩들은 OFDM 심볼의 시작부에 부가된다. 결과적인 파형의 제 1 NWGI 칩들은 결과적인 파형의 시작부에서의 전이를 평탄하게 하기 위해 윈도잉 파형이 곱해진다. 유사하게, OFDM 심볼의 종단부에서 윈도잉 가드를 부가하기 위해, OFDM 심볼의 시작부로부터의 NWGI 칩들이 OFDM 심볼의 종단부에 부가된다. 따라서, 결과적인 파형의 최종 NWGI 칩들은 결과적인 파형의 종단부에서의 전이를 평탄하게 하기 위해 윈도잉 파형이 곱해진다.
전술된 방법들에 따라, NS=Nfft+NCP+NWGI 이며, 상기 Nfft는 NWGI(410), NWGI(420) 및 NCP(430)을 포함하는 프레임에 해당한다. 상기 시간 인터벌들은 프레임의 종단부들 - NWGI(410) 내지 NWGI(415), NWGI(420) 내지 NWGI(425) 및 NCP(430) 내지 NCP(435)에 복사된다. 따라서, 본 명세서에 도시된 배치를 검사하고, 사이클릭 프리픽스 크기의 증가 또는 감소를 분석함으로써, 전체 프레임 기간(NS)은 동기화를 수행할 수 있도록 조정될 수 있다. 결과적으로, 타이밍 및/또는 동기 조정들은 사이클릭 프리픽스 블록의 길이를 조정함으로써 사이클릭 프리픽스 인터벌 내에 수행될 수 있다.
도 5a는 본 명세서에 설명된 방법들의 한가지 가능한 실행으로서 AP의 환경에서 사이클릭 프리픽스 길이를 조정하는 예시적인 실시예를 도시한다.
단계(501)에서, AP는 AT에서 사이클릭 프리픽스의 타이밍 조정이 요구되는지 결정할 수 있다. 추가로, AP는 또한 범위 프로토콜에 기초하여 실제 타이밍 조정 값을 결정할 수 있다. 범위 프로토콜은 AT에 의해 전송된 미리 결정된 파형의 도달 시간에 기초하여 AP가 각각의 AT의 타이밍 오프셋을 결정하도록 하는 프로세스이다. 범위 프로토콜은 공지되어 있고 본 명세서에서 추가로 설명되지 않는다.
단계(503)에서, AP는 타이밍 조정값이 값 T보다 큰지 결정할 수 있다. 값 T는 예컨대, 사이클릭 프리픽스의 길이의 25%인 사이클릭 프리픽스 길이의 작은 부분이 될 수 있다. 추가로, 사이클릭 프리픽스의 목적은 OFDMA 또는 SC-FDM 시스템이 지연-확산을 효과적으로 줄이도록 하는 것이다. 따라서, 큰 T 값은 사이클릭 프리픽스의 유효 길이를 감소시키기 때문에 OFDMA 또는 SC-FDM 시스템이 지연 확산에 더 민감하게 할 것이다. 따라서, 값 T를 선택할 때 지연 확산을 처리하는 능력과 타이밍 정정값의 크기 간에 트레이드-오프(trade-off)가 이루어진다. 만약 AP가 타이밍 조정 값이 T보다 크다고 결정하면, 프로세스는 단계(505)로 진행한다. 만약 AP가 타이밍 조정 값이 T보다 작다고 결정하면, 프로세스는 단계(507)로 진행한다.
단계(505)에서 AP는 프레임 내의 단일 사이클릭 프리픽스에 걸치는 것과 반대로 프레임 내의 몇몇 사이클릭 프리픽스들에 걸치도록 사이클릭 프리픽스의 타이밍 조정 값을 분할할 수 있다. 상기 분할은 각각의 분할된 타이밍 조정 값이 값 T보다 작게 될 수 있도록 한다. 따라서, 사이클릭 프리픽스의 타이밍 조정 값은 단일 사이클릭 프리픽스로 구현되는 것과 반대로 몇몇 사이클릭 프리픽스들 사이에 분배될 수 있다. 이후에, 프로세스는 단계(507)로 진행한다.
단계(507)에서, AP는 AT(들)이 타이밍 조정 값(들)을 사용하여 사이클릭 프리픽스의 타이밍 조정(들)을 실행할 것을 요구하는 명령을 AT(들)에 전송할 수 있다.
도 5a는 본 명세서에 설명되는 개념들의 한가지 가능한 구현이며, 다른 실시예들이 존재할 수 있음이 언급된다. 예를 들어, 도 5a에서 설명되는 프로세스는 타이밍 진전/지연 효과를 달성하기 위해 OFDM 또는 SC-FDM 심볼 윈도잉 길이를 조정함으로써 실행될 수 있다. 추가로, 도 5a에서 설명되는 프로세스는 그 RL 전송을 진전/지연시키는 기회들로서 RL 사일런스 인터벌들을 사용하여 실행될 수 있다. 예를 들면, AT는 그 전송을 진전(지연)시키기 위해 사일런스 인터벌 이후에 제 1 RL 프레임을 사용할 수 있다. 상기 접근 방식은 전술된 것과 같이 짧아진 사이클릭 프리픽스로 인하여 경험되는 왜곡 타입들이 발생하지 않을 수 있다. AT는 사이클릭 프리픽스 또는 윈도우 길이를 단축 또는 연장하지 않고 역방향 링크 동기화를 진전(지연)하는 기회들로서 임의의 역방향 링크 사일런스 인터벌들을 사용할 수 있다. 추가로, 본 명세서에 개시된 서로 다른 개념들은 단독으로 또는 결합하여 구현될 수 있다. 그러므로, RL 사일런스 인터벌들은 사이클릭 프리픽스 또는 윈도우 길이를 단축 또는 연장하지 않고 실행될 수 있다.
도 5b는 본 명세서에 설명된 방법들의 한가지 가능한 구현으로서 AT(들)의 환경에서 사이클릭 프리픽스 길이를 조정하는 예시적인 실시예를 도시한다.
단계 (521)에서, AT는 AP로부터 타이밍 조정 요청 및 타이밍 조정 값(들)을 수신할 수 있다. 따라서, AP는 상기 AP에서 동기화를 조정하기 위해 사이클릭 프리픽스가 조정될 것을 요구한다.
단계(523)에서, AT는 타이밍 조정값이 값 T보다 큰지 결정할 수 있다. 만약 AT가 타이밍 조정 값이 T보다 크다고 결정하면, 프로세스는 단계(525)로 진행한다. 만약 AT가 타이밍 조정 값이 T보다 작다고 결정하면, 프로세스는 단계(527)로 진행한다.
단계(525)에서, AT는 프레임 내의 단일 사이클릭 프리픽스에 걸치는 것과 반대로, 프레임 내의 몇몇 사이클릭 프리픽스들에 걸치도록 사이클릭 프리픽스의 타이밍 조정 값을 분할할 수 있다. 상기 분할은 각각의 분할된 타이밍 조정 값이 값 T보다 작게 되도록 수행된다. 따라서, 사이클릭 프리픽스의 타이밍 조정 값은 단일 사이클릭 프리픽스로 구현되는 것과 반대로 몇몇 사이클릭 프리픽스들 사이에 분배될 수 있다. 이후에, 프로세스는 단계(527)로 진행한다.
단계(527)에서, AT는 타이밍 조정 값(들)을 사용하여 사이클릭 프리픽스의 타이밍 조정(들)을 실행할 수 있다. 예를 들어, 타이밍 조정 값은 주어진 프레임에 대한 사이클릭 프리픽스의 전체 크기를 감소시킬 수 있거나, 타이밍 조정 값은 주어진 프레임에 대한 사이클릭 프리픽스의 전체 크기를 증가시킬 수 있다.
단계(529)에서, AT는 AP에 데이터를 전송할 수 있다. 추가로, AT(들)로부터 AP로 전송되는 데이터 전송은 타이밍 조정 값을 사용하여 사이클릭 프리픽스의 타이밍 조정을 반영할 수 있다.
예컨대, 가능한 일 실시예에서, 예컨대, 액세스 포인트(AP)로부터 타이밍 정정 메세지를 수신하면, 예컨대, 액세스 단말기(AT)는 OFDM 또는 SC-FDM 심볼 프레임의 사이클릭 프리픽스를 단축(연장)하여 역방향 링크 동기화 시간을 진전(또는 지연)시킬 수 있다. 따라서, 만약 AT가 역방향 링크 RL 전송을 진전시키라는 명령을 AP로부터 수신하면, AT는 그 데이터 전송과 함께 전체 사이클릭 프리픽스를 전송할 수 없다. 대신에 AT는 사이클릭 프리픽스의 길이를 단축시키며, 따라서 RL 전송은 사이클릭 프리픽스가 수정되지 않은 경우보다 더 일찍 AP에 도달한다.
도 5b는 본 명세서에 개시된 개념들의 한가지 가능한 구현이며, 다른 실시예들이 존재할 수 있음이 언급된다. 예컨대, 도 5b에 설명된 프로세스는 타이밍 진전/지연 효과를 달성하기 위해 OFDM 또는 SC-FDM 심볼 윈도잉 길이를 조절함으로써 구현될 수 있다. 추가로, 도 5b에 설명된 프로세스는 그 RL 전송을 진전/지연시키는 기회들로서 RL 사일런스 인터벌들을 사용하여 구현될 수 있다. 추가로, 본 명세서에 설명되는 서로 다른 개념들은 단독으로 또는 결합하여 구현될 수 있다.
도 5a 및 5b에 개시된 개념들은 블록 홉핑(hopping) OFDM 시스템 또는 SC-FDM 시스템과 심볼 레이트 홉핑 OFDM 시스템 모두에서 구현될 수 있다. 블록 홉핑 OFDM 또는 SC-FDM 시스템에서, 전송은 프레임 기준으로 발생하며, 각각의 프레임은 OFDM 또는 SC-FDM 심볼들의 세트, 예컨대 8을 포함할 수 있다. 따라서, 파일럿들은 프레임의 제 1 또는 최종 OFDM 또는 SC-FDM 심볼에서 전송될 수 있다. 상기 시스템들에서, AT는 프레임의 제 1 OFDM 심볼 또는 SC-FDM 심볼(및 모든 OFDM 심볼은 아님)의 사이클릭 프리픽스를 조정하며, 따라서 전체 RL 프레임은 다른 AT(들)과 동시에(in-sync) 도달한다. 상기 접근 방식은 블록 홉핑을 사용하는 시스템들(예컨대, UMB)을 위해 AP에서 채널 추정 및 복조를 도울 수 있고, 파일럿들은 RL 프레임의 제 1 및 최종 OFDM 심볼에서 전송되고, 데이터 심볼들은 전체 RL 프레임에 걸쳐 전송된다. 그러나, T의 더 큰 값들에 대하여, 제 1 OFDM 심볼 또는 SC-FDM 심볼에서 전송된 파일럿들은 단축된 사이클릭 프리픽스로 인한 일부 왜곡을 경험할 수 있지만 이는 불가피하다.
추가로, 도 5b의 단계들(523 및 525) 및 도 5a의 단계들(503 및 505)에서 설명된 것과 같이, 만약 역방향 링크 타이밍 진전이 T보다 크면, AT는 역방향 링크 프레임마다 타이밍의 일부를 진전시킬 것을 선택할 수 있고, 따라서 전체 FL 복조 + RL 변조기 타임라인들은 AT(들) 성능들 내에 있게 될 것이다.
예를 들면, 파일럿들이 OFDM 심볼 마다 전송될 수 있는 심볼 레이트 홉핑 시스템에서, AT는 모든 OFDM 심볼에 대한 타이밍을 진전(지연)시킬 수 있다. 심볼 레이트 홉핑 시스템에서, 파일럿은 OFDM 심볼마다 전송될 수 있고, 따라서 프레임 단위로 수행되는 것과는 반대로 타이밍 진전은 심볼 단위로 수행될 수 있다.
도 6a는 예시적인 실시예에서 예컨대 OFDM 심볼들 및 그들의 개별 오버랩을 사용하는 2개의 연속하는 프레임들의 샘플 도면이다 현재 OFDM 심볼(610a)은 프레임의 "전방부"에 가드 인터벌(612a)을, 프레임의 "후방부"에 가드 인터벌(614a)을 포함한다. 후방 가드 인터벌(614a)은 이전 OFDM 심볼 프레임(620a)의 전방 가드 인터벌(622a)과 오버래핑한다. 이전 OFDM 심볼(620a)은 가드 인터벌(624a) 및 사이클릭 프리픽스 인터벌(626a)과 함께 그 후방부에 추가된다. 사이클릭 프리픽스(626a)는 타이밍 및/또는 동기화 에러들을 보상하기 위해 조정될 수 있다.
도 6b는 예시적인 실시예에서, 예컨대 OFDM 심볼들 및 그들 각각의 오버랩을 사용하는 2개의 연속하는 프레임들의 샘플 도면이다. 도 6b에 도시된 사이클릭 프리픽스 인터벌(626b)은 단축된다. 사이클릭 프리픽스 인터벌(626b)이 단축되면, 현재 및 이전 OFDM 심볼들은 시간상 더 일찍 AP에 도달한다.
도 6c는 예시적인 실시예에서, 예컨대 OFDM 심볼들 및 그들 각각의 오버랩을 사용하는 2개의 연속하는 프레임들의 샘플 도면이다. 도 6c에 도시된 사이클릭 프리픽스 인터벌(626c)은 연장된다. 사이클릭 프리픽스 인터벌(626c)이 단축되면, 현재 및 이전 OFDM 심볼들은 시간상 더 늦게 AP에 도달한다.
개시된 프로세스들에서 단계들의 특정 순서 또는 체계는 예시적인 접근 방식들의 일 예의 일부분임이 이해될 것이다. 설계 선호도에 기초하여, 프로세스들에서의 단계들의 특정 순서 또는 체계는 본 개시물의 사상 내에서 유지되는 동안 재배열될 수 있다. 수반하는 방식은 다양한 단계들의 엘리먼트들을 간단한 순서로 청구하며, 제시된 특정 순서 또는 체계에 제한되는 것을 의미하지는 않는다.
당업자는 정보 및 신호들이 임의의 다수의 상이한 기술들 및 테크닉들을 사용하여 표현될 수 있음을 인식할 것이다. 예를 들어, 상기 설명을 통해 참조될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압들, 전류들, 전자기파들, 전자기장들, 또는 전자기 입자들, 광학계들 또는 광학 입자들, 또는 그들의 임의의 조합에 의해 표시될 수 있다.
당업자는 또한 본 명세서에 개시된 실시예들과 관련하여 설명된 다양한 논리적인 블록들, 모듈들, 회로들, 및 알고리즘 단계들이 전자하드웨어, 컴퓨터 소프트웨어, 또는 그들의 조합으로서 실행될 수 있음을 인식할 것이다. 상기 하드웨어 및 소프트웨어의 상호교환가능성을 명백히 설명하기 위해, 다양한 요소들, 블록들, 모듈들, 회로들, 및 단계들이 그들의 기능성에 관련하여 전술되었다. 상기 기능성이 하드웨어로 실행되는지 또는 소프트웨어로 실행되는지의 여부는 전체 시스템에 부과된 특정 애플리케이션 및 설계 제약에 따라 결정한다. 당업자는 각각의 특정 애플리케이션을 위해 다양한 방식들로 설명된 기능성을 실행할 수 있지만, 상기 실행 결정들은 본 발명의 영역으로부터 벗어나는 것으로 해석될 수 없다.
본 명세서에 개시된 실시예와 관련하여 설명되는 방법들, 시퀀스들 및/또는 알고리즘들은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 그들의 조합에서 즉시 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드디스크, 제거가능한 디스크, CD-ROM 또는 당업자에게 공지된 임의의 다른 저장 매체 형태 내에 상주할 수 있다. 예시적인 저장 매체는 프로세서가 저장매체로부터 정보를 판독하고 정보를 기록할 수 있도록 프로세서에 접속된다. 선택적으로, 저장 매체는 프로세서의 필수 구성요소이다.
따라서, 본 발명의 실시예들은 본 명세서에 개시된 것과 같이 FDM 시스템에서 전송 타이밍을 동기화하기 위한 방법을 구현하는 컴퓨터 판독가능한 매체를 포함할 수 있다. 따라서, 본 발명은 설명된 예들에 제한되지 않으며, 본 명세서에 설명된 기능을 수행하기 위한 임의의 수단은 본 발명의 실시예들에 포함된다.
개시된 실시예의 전술된 설명은 당업자가 본 발명을 구현하고 이용하기에 용이하도록 하기 위하여 제공되었다. 이들 실시예에 대한 여러 가지 변형은 당업자에게 자명하며, 여기서 한정된 포괄적인 원리는 본 발명의 사용 없이도 다른 실시예에 적용될 수 있다. 따라서, 본 발명은 설명된 실시예에 한정되는 것이 아니며, 여기에 개시된 원리 및 신규한 특징에 나타낸 가장 넓은 범위에 따른다.

Claims (50)

  1. 주파수 분할 멀티플렉싱(FDM) 시스템에서 타이밍을 조정하기 위한 방법으로서,
    타이밍 정정을 수행하기 위한 요청을 수신하는 단계;
    시간 영역 FDM 심볼을 생성하는 단계; 및
    사이클릭 프리픽스(cyclic prefix)의 길이를 조정하거나, 인접하는 FDM 심볼들의 일부분을 오버래핑하거나, 심볼 윈도잉(windowing) 길이를 조정하거나, 또는 리턴 링크(RL: return link) 사일런스 인터벌(silence interval)을 사용하는 것 중 적어도 하나에 의해 상기 시간 영역 FDM 심볼에서 상기 타이밍 정정을 제어하는 단계를 포함하고,
    상기 RL 사일런스 인터벌은 상기 RL 전송을 진전(advance) 또는 백오프(backoff) 시키기 위해 사용되는,
    타이밍 조정 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 사이클릭 프리픽스는 단일(single) FDM 심볼을 위해 조정되는, 타이밍 조정 방법.
  4. 제 1 항에 있어서,
    다수의 사이클릭 프리픽스들은 단일 타이밍 정정을 위해 조정되는, 타이밍 조정 방법.
  5. 제 4 항에 있어서,
    상기 다수의 사이클릭 프리픽스들은 상기 타이밍 정정 요청이 임계치를 초과하는 경우에 조정되는, 타이밍 조정 방법.
  6. 제 5 항에 있어서,
    상기 임계치는 사이클릭 프리픽스 길이의 일부(fraction)에 기초하는, 타이밍 조정 방법.
  7. 제 5 항에 있어서,
    상기 임계치는 사이클릭 프리픽스 길이의 25%인, 타이밍 조정 방법.
  8. 제 1 항에 있어서,
    상기 사이클릭 프리픽스는 다수의 FDM 심볼들을 가지는 프레임 내의 제 1 FDM 심볼을 위해 조정되는, 타이밍 조정 방법.
  9. 제 1 항에 있어서,
    상기 타이밍 정정은 상기 인접하는 FDM 심볼들의 오버래핑된 부분(portion)에서 가드 인터벌 기간(guard interval duration)을 조정하는, 타이밍 조정 방법.
  10. 제 1 항에 있어서,
    상기 FDM 시스템은 직교 주파수 분할 멀티플렉싱(OFDM) 시스템 또는 단일 캐리어-주파수 분할 멀티플렉싱(SC-FDM) 시스템 중 적어도 하나인, 타이밍 조정 방법.
  11. 주파수 분할 멀티플렉싱(FDM) 액세스 단말기를 동기화하기 위한 장치로서,
    타이밍 정정을 수행하기 위한 요청을 수신하기 위한 수단;
    시간 영역 FDM 심볼을 생성하기 위한 수단; 및
    사이클릭 프리픽스의 길이를 조정하거나, 인접하는 FDM 심볼들의 일부분을 오버래핑하거나, 심볼 윈도잉 길이를 조정하거나, 또는 리턴 링크(RL) 사일런스 인터벌을 사용하는 것 중 적어도 하나에 의해 상기 시간 영역 FDM 심볼에서 상기 타이밍 정정을 제어하기 위한 수단을 포함하고,
    상기 RL 사일런스 인터벌은 상기 RL 전송을 진전 또는 백오프시키기 위해 사용되는,
    FDM 액세스 단말기를 동기화하기 위한 장치.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 사이클릭 프리픽스는 단일 FDM 심볼을 위해 조정되는, FDM 액세스 단말기를 동기화하기 위한 장치.
  14. 제 11 항에 있어서,
    다수의 사이클릭 프리픽스들은 단일 타이밍 정정을 위해 조정되는, FDM 액세스 단말기를 동기화하기 위한 장치.
  15. 제 14 항에 있어서,
    상기 다수의 사이클릭 프리픽스들은 상기 타이밍 정정 요청이 임계치를 초과하는 경우에 조정되는, FDM 액세스 단말기를 동기화하기 위한 장치.
  16. 제 15 항에 있어서,
    상기 임계치는 사이클릭 프리픽스 길이의 일부에 기초하는, FDM 액세스 단말기를 동기화하기 위한 장치.
  17. 제 15 항에 있어서,
    상기 임계치는 사이클릭 프리픽스 길이의 25%인, FDM 액세스 단말기를 동기화하기 위한 장치.
  18. 제 11 항에 있어서,
    상기 사이클릭 프리픽스는 다수의 FDM 심볼들을 가지는 프레임 내의 제 1 FDM 심볼을 위해 조정되는, FDM 액세스 단말기를 동기화하기 위한 장치.
  19. 제 11 항에 있어서,
    상기 타이밍 정정은 상기 인접하는 FDM 심볼들의 오버래핑된 부분에서 가드 인터벌 기간을 조정하는, FDM 액세스 단말기를 동기화하기 위한 장치.
  20. 제 11 항에 있어서,
    FDM 시스템은 직교 주파수 분할 멀티플렉싱(OFDM) 시스템 또는 단일 캐리어-주파수 분할 멀티플렉싱(SC-FDM) 시스템 중 적어도 하나인, FDM 액세스 단말기를 동기화하기 위한 장치.
  21. 무선 통신 시스템에서 동작가능한 장치로서,
    타이밍 정정을 수행하기 위한 요청을 수신하도록 구성된 로직;
    시간 영역 FDM 심볼을 생성하도록 구성된 로직; 및
    사이클릭 프리픽스의 길이를 조정하거나, 인접하는 FDM 심볼들의 일부분을 오버래핑하거나, 심볼 윈도잉 길이를 조정하거나, 또는 리턴 링크(RL) 사일런스 인터벌을 사용하는 것 중 적어도 하나에 의해 상기 시간 영역 FDM 심볼에서 상기 타이밍 정정을 제어하도록 구성된 로직을 포함하고,
    상기 RL 사일런스 간격은 상기 RL 전송을 진전 또는 백오프시키기 위해 사용되는,
    무선 통신 시스템에서 동작가능한 장치.
  22. 제 21 항에 있어서,
    상기 수신하도록 구성된 로직은 프로세서 블록이고, 상기 시간 영역 FDM 심볼을 생성하도록 구성된 로직은 IFFT 블록이며, 상기 타이밍 정정을 제어하도록 구성된 로직은 베이스밴드 프로세싱 블록인, 무선 통신 시스템에서 동작가능한 장치.
  23. 제 21 항에 있어서,
    상기 사이클릭 프리픽스는 단일 FDM 심볼을 위해 조정되는, 무선 통신 시스템에서 동작가능한 장치.
  24. 제 21 항에 있어서,
    다수의 사이클릭 프리픽스들은 단일 타이밍 정정을 위해 조정되는, 무선 통신 시스템에서 동작가능한 장치.
  25. 제 24 항에 있어서,
    상기 다수의 사이클릭 프리픽스들은 상기 타이밍 정정 요청이 임계치를 초과하는 경우에 조정되는, 무선 통신 시스템에서 동작가능한 장치.
  26. 제 25 항에 있어서,
    상기 임계치는 사이클릭 프리픽스 길이의 일부에 기초하는, 무선 통신 시스템에서 동작가능한 장치.
  27. 삭제
  28. 제 21 항에 있어서,
    상기 사이클릭 프리픽스는 다수의 FDM 심볼들을 가지는 프레임 내의 제 1 FDM 심볼을 위해 조정되는, 무선 통신 시스템에서 동작가능한 장치.
  29. 제 21 항에 있어서,
    상기 타이밍 정정은 상기 인접하는 FDM 심볼들의 오버래핑된 부분에서 가드 인터벌 기간을 조정하는, 무선 통신 시스템에서 동작가능한 장치.
  30. 제 21 항에 있어서,
    FDM 시스템은 직교 주파수 분할 멀티플렉싱(OFDM) 시스템 또는 단일 캐리어-주파수 분할 멀티플렉싱(SC-FDM) 시스템 중 적어도 하나인, 무선 통신 시스템에서 동작가능한 장치.
  31. 컴퓨터 판독가능 매체로서,
    컴퓨터로 하여금 통신 신호들의 프로세싱을 제공하도록 하기 위한 코드를 포함하며, 상기 코드는,
    타이밍 정정을 수행하기 위한 요청을 수신하기 위한 명령들;
    시간 영역 FDM 심볼을 생성하기 위한 명령들; 및
    사이클릭 프리픽스의 길이를 조정하거나, 인접하는 FDM 심볼들의 일부분을 오버래핑하거나, 심볼 윈도잉 길이를 조정하거나, 또는 리턴 링크(RL) 사일런스 인터벌을 사용하는 것 중 적어도 하나에 의해 상기 시간 영역 FDM 심볼에서 상기 타이밍 정정을 제어하기 위한 명령들을 포함하고,
    상기 RL 사일런스 인터벌은 상기 RL 전송을 진전 또는 백오프(backoff) 시키기 위해 사용되는,
    터 판독가능 매체.
  32. 삭제
  33. 제 31 항에 있어서,
    상기 사이클릭 프리픽스는 단일 FDM 심볼을 위해 조정되는, 컴퓨터 판독가능 매체.
  34. 제 31 항에 있어서,
    다수의 사이클릭 프리픽스들은 단일 타이밍 정정을 위해 조정되는, 컴퓨터 판독가능 매체.
  35. 제 34 항에 있어서,
    상기 다수의 사이클릭 프리픽스들은 상기 타이밍 정정 요청이 임계치를 초과하는 경우에 조정되는, 컴퓨터 판독가능 매체.
  36. 제 35 항에 있어서,
    상기 임계치는 사이클릭 프리픽스 길이의 일부에 기초하는, 컴퓨터 판독가능 매체.
  37. 제 35 항에 있어서,
    상기 임계치는 사이클릭 프리픽스 길이의 25%인, 컴퓨터 판독가능 매체.
  38. 제 31 항에 있어서,
    상기 사이클릭 프리픽스는 다수의 FDM 심볼들을 가지는 프레임 내의 제 1 FDM 심볼을 위해 조정되는, 컴퓨터 판독가능 매체.
  39. 제 31 항에 있어서,
    상기 타이밍 정정은 상기 인접하는 FDM 심볼들의 오버래핑된 부분에서 가드 인터벌 기간을 조정하는, 컴퓨터 판독가능 매체.
  40. 제 31 항에 있어서,
    FDM 시스템은 직교 주파수 분할 멀티플렉싱(OFDM) 시스템 또는 단일 캐리어-주파수 분할 멀티플렉싱(SC-FDM) 시스템 중 적어도 하나인, 컴퓨터 판독가능 매체.
  41. 주파수 분할 멀티플렉싱(FDM) 시스템에서 타이밍 정정을 결정하기 위한 방법으로서,
    액세스 단말기로부터 전송을 수신하는 단계;
    상기 수신된 전송에 기초하여 타이밍 정정을 결정하는 단계; 및
    상기 타이밍 정정을 상기 액세스 단말기로 전송하는 단계를 포함하고,
    상기 타이밍 정정은 사이클릭 프리픽스의 길이를 조정하거나, 인접하는 FDM 심볼들의 일부분을 오버래핑하거나, 심볼 윈도잉 길이를 조정하거나, 또는 리턴 링크(RL) 사일런스 인터벌을 사용하는 것 중 적어도 하나에 의해 액세스 터미널에서 수행되며,
    상기 RL 사일런스 인터벌은 상기 RL 전송을 진전 또는 백오프시키기 위해 사용되는,
    타이밍 정정 결정 방법.
  42. 제 41 항에 있어서,
    다수의 타이밍 정정들은 하나의 수신된 전송을 위해 결정되는, 타이밍 정정 결정 방법.
  43. 제 41 항에 있어서,
    상기 결정된 타이밍 정정이 임계치를 초과하면, 다수의 타이밍 정정들이 결정되는, 타이밍 정정 결정 방법.
  44. 제 43 항에 있어서,
    상기 임계치는 사이클릭 프리픽스 길이의 일부에 기초하는, 타이밍 정정 결정 방법.
  45. 제 43 항에 있어서,
    상기 임계치는 사이클릭 프리픽스 길이의 25%인, 타이밍 정정 결정 방법.
  46. 주파수 분할 멀티플렉싱(FDM) 시스템에서 타이밍 정정을 결정하기 위한 장치로서,
    액세스 단말기로부터 전송을 수신하도록 구성된 로직;
    상기 수신된 전송에 기초하여 타이밍 정정을 결정하도록 구성된 로직; 및
    상기 타이밍 정정을 상기 액세스 단말기로 전송하도록 구성된 로직을 포함하고,
    상기 타이밍 정정은 사이클릭 프리픽스의 길이를 조정하거나, 인접하는 FDM 심볼들의 일부분을 오버래핑하거나, 심볼 윈도잉 길이를 조정하거나, 또는 리턴 링크(RL) 사일런스 인터벌을 사용하는 것 중 적어도 하나에 의해 액세스 터미널에서 수행되며,
    상기 RL 사일런스 인터벌은 상기 RL 전송을 진전 또는 백오프시키기 위해 사용되는,
    타이밍 정정 결정 장치.
  47. 제 46 항에 있어서,
    다수의 타이밍 정정들은 하나의 수신된 전송을 위해 결정되는, 타이밍 정정 결정 장치.
  48. 제 46 항에 있어서,
    상기 결정된 타이밍 정정이 임계치를 초과하면, 다수의 타이밍 정정들이 결정되는, 타이밍 정정 결정 장치.
  49. 제 48 항에 있어서,
    상기 임계치는 사이클릭 프리픽스 길이의 일부에 기초하는, 타이밍 정정 결정 장치.
  50. 제 48 항에 있어서,
    상기 임계치는 사이클릭 프리픽스 길이의 25%인, 타이밍 정정 결정 장치.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8406157B2 (en) * 2008-04-14 2013-03-26 Lg Electronics Inc. Communication method for radio communication system
US8730854B2 (en) * 2009-08-20 2014-05-20 Qualcomm Incorporated Timing adjustments in a communication system
US8401105B2 (en) 2010-06-10 2013-03-19 Intel Mobile Communications GmbH Method for transmitting a data signal in a MIMO system
JP6239299B2 (ja) * 2013-07-24 2017-11-29 株式会社Ｎｔｔドコモ 無線基地局、ユーザ端末および無線通信方法
JP6115416B2 (ja) * 2013-09-06 2017-04-19 富士通株式会社 光送信器、光受信器、光伝送システム、光送信方法、光受信方法、および光伝送方法
JP5842900B2 (ja) 2013-12-05 2016-01-13 株式会社デンソー 通信システム
US10003480B2 (en) * 2014-05-29 2018-06-19 Qualcomm Incorporated Asynchronous multicarrier communications
MX357681B (es) 2014-08-25 2018-07-19 One Media Llc Configuracion dinamica de preambulo de cuadro de datos de transporte de capa fisica (phy) de multiplexion de division de frecuencia ortogonal flexible.
WO2016095979A1 (en) * 2014-12-17 2016-06-23 Telefonaktiebolaget Lm Ericsson (Publ) Time synchronization of stations
EP3269058B1 (en) 2015-03-09 2020-07-08 One Media, LLC System discovery and signaling
US10250423B2 (en) * 2015-06-11 2019-04-02 U-Blox Ag Modem apparatus, communications system and method of processing a cyclic prefix
WO2017076446A1 (en) * 2015-11-05 2017-05-11 Telefonaktiebolaget Lm Ericsson (Publ) Radio precoding
US10454798B1 (en) * 2015-12-11 2019-10-22 Marvell International Ltd. Multi-user data unit arrival time adjustment
WO2018117200A1 (ja) * 2016-12-21 2018-06-28 三菱電機株式会社 通信システム
WO2021087930A1 (zh) * 2019-11-07 2021-05-14 富士通株式会社 上行传输的发送方法、装置和通信系统

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002073870A2 (en) 2001-03-09 2002-09-19 Flarion Technologies, Inc. Method of symbol timing synchronization in communication systems

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000244441A (ja) * 1998-12-22 2000-09-08 Matsushita Electric Ind Co Ltd Ｏｆｄｍ送受信装置
US7633924B2 (en) * 2002-11-20 2009-12-15 Ntt Docomo, Inc. Communications system, communications method, transmitting apparatus, receiving apparatus and control program to variably adjust a symbol length
GB2431323B (en) 2004-04-19 2008-04-02 Texas Instruments Inc Frame alignment and cyclic extension partitioning
US7492828B2 (en) * 2004-06-18 2009-02-17 Qualcomm Incorporated Time synchronization using spectral estimation in a communication system
RU2008106894A (ru) * 2005-08-26 2009-08-27 Панасоник Корпорэйшн (Jp) Устройство радиопередачи и способ радиопередачи
JP4422768B2 (ja) * 2005-12-27 2010-02-24 富士通株式会社 無線通信方法並びに送信機及び受信機
JP4637061B2 (ja) * 2006-06-28 2011-02-23 富士通株式会社 無線送信装置及びガードインターバル挿入方法
US8432852B2 (en) * 2006-07-14 2013-04-30 Qualcomm Incorporated Uplink timing control signal

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002073870A2 (en) 2001-03-09 2002-09-19 Flarion Technologies, Inc. Method of symbol timing synchronization in communication systems

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