KR101153222B1 - 적층 칩 패키지, 이를 포함하는 반도체 모듈 및 적층 칩 패키지의 제조 방법 - Google Patents

적층 칩 패키지, 이를 포함하는 반도체 모듈 및 적층 칩 패키지의 제조 방법 Download PDF

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김정호
이만호
박준서
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한국과학기술원
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Abstract

적층 칩 패키지는 제1 반도체 칩 및 제2 반도체 칩을 포함한다. 제1 반도체 칩은 제1 반도체 다이, 제1 반도체 다이에 접합되는 히트 싱크(heat sink) 및 제1 반도체 다이와 히트 싱크를 관통하는 복수의 제1 관통 실리콘 비아(Through Silicon Via; TSV)들을 구비한다. 제2 반도체 칩은 제2 반도체 다이 및 제2 반도체 다이를 관통하는 복수의 제2 TSV들을 각각 구비하고 제1 반도체 칩 상에 적층된다. 제1 반도체 다이는 서로 대향하는 제 1 면 및 제 2 면과 제 1 면 및 제 2 면을 연결하는 복수의 측면들을 구비하고, 히트 싱크는 제1 반도체 다이의 제 1 면에 접합된다.

Description

적층 칩 패키지, 이를 포함하는 반도체 모듈 및 적층 칩 패키지의 제조 방법{STACKED CHIP PACKAGE, SEMICONDUCTOR MODULE INCLUDING THE SAME AND METHOD OF MANUFACTURING STACKED CHIP PACKAGE}
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 적층된 복수의 반도체 칩들을 포함하는 적층 칩 패키지, 상기 적층 칩 패키지를 포함하는 반도체 모듈 및 상기 적층 칩 패키지의 제조 방법에 관한 것이다.
반도체 장치의 소형화, 경량화 및 고집적화가 요구됨에 따라, 최근에는 SiP(System-in Package)보다 집적도가 향상된, 관통 실리콘 비아(Through Silicon Via; TSV)를 이용하는 적층 칩 패키지가 연구되고 있다. TSV를 이용하는 적층 칩 패키지는 동종 또는 이종의 칩들을 수직으로 적층함으로써 패키지의 면적을 감소시킴과 동시에, TSV를 이용하여 신호들의 전송 거리를 감소시켜 동작 특성 또한 우수하다.
도 1은 종래의 적층 칩 패키지의 일 예를 나타내는 단면도이다.
도 1을 참조하면 적층 칩 패키지(10)는 제1 반도체 칩(20), 복수의 제2 반도체 칩(30)들, 인터포저(40) 및 히트 싱크(heat sink, 50)를 포함한다.
제1 반도체 칩(20)은 제1 반도체 다이(21), 제1 반도체 다이(21)를 관통하는 복수의 제1 TSV(22)들, 제1 반도체 칩(20)과 베이스 기판을 전기적으로 연결시키는 복수의 솔더 범프(23)들 및 제1 반도체 칩(20) 내부의 소자들을 전기적으로 연결시키는 재배선층(24)을 포함한다. 제1 반도체 칩(20)은 상대적으로 많은 전력을 소비하고 많은 열을 발생하며, 특히 많은 열이 발생하는 영역을 열원(HEAT_SOURCE)으로 도시하였다.
복수의 제2 반도체 칩(30)들 각각은 제1 반도체 칩(20) 상에 수직 적층되며, 제2 반도체 다이(31), 제2 반도체 다이(31)를 관통하는 복수의 제2 TSV(32)들, 복수의 솔더 범프(33)들 및 언더필 수지층(35)을 포함한다. 인터포저(40)는 서로 다른 칩들인 제1 반도체 칩(20)과 복수의 제2 반도체 칩(30)들의 배선을 연결시키는 역할을 하며, 제3 반도체 다이(41), 복수의 제3 TSV(42)들, 복수의 솔더 범프(43)들, 재배선층(44) 및 언더필 수지층(45)을 포함한다. 히트 싱크(50)는 복수의 제2 반도체 칩(30)들 상에 배치되며, 열원(HEAT_SOURCE)에서 발생되는 열을 외부로 방출시킨다. 한편 도시하지는 않았지만, 적층 칩 패키지(10)는 절연성 수지와 같은 몰딩 물질로 외부가 둘러싸일 수 있다.
도 1에 도시된 적층 칩 패키지(10)는 전자 시스템 내에서 반도체 칩들이 차지하는 단면적을 감소시킬 수 있으나, 적층 칩 패키지(10)에서 발생되는 열을 효과적으로 방출시키지 못한다. 단층 칩 구조의 경우에는, 열원과 상대적으로 가까운 칩의 상부에 히트 싱크를 직접 배치하여 발생되는 열을 효과적으로 방출시킬 수 있다. 하지만 적층 칩 패키지(10)의 경우에는, 열원(HEAT_SOURCE)과 상대적으로 거리가 먼 제2 반도체 칩(30)들 상에 히트 싱크(50)가 배치됨으로써, 칩과 칩 사이에 존재하는 언더필 물질 및/또는 유전(dielectric) 물질 등으로 인하여 열원에서 발생되는 열이 히트 싱크(50)로 효과적으로 전달되지 못하며, 적층 칩 패키지(10)의 정상 상태(steady state)의 최대 온도를 증가시키고 동작 성능을 열화시킨다는 문제가 있었다.
본 발명의 일 목적은 반도체 칩에서 발생되는 열을 효과적으로 외부로 방출시킬 수 있는 적층 칩 패키지를 제공하는 것이다.
본 발명의 다른 목적은 상기 적층 칩 패키지의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 적층 칩 패키지를 포함하는 반도체 모듈을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 적층 칩 패키지는 제1 반도체 칩 및 제2 반도체 칩을 포함한다. 상기 제1 반도체 칩은 제1 반도체 다이, 상기 제1 반도체 다이에 접합되는 히트 싱크(heat sink) 및 상기 제1 반도체 다이와 상기 히트 싱크를 관통하는 복수의 제1 관통 실리콘 비아(Through Silicon Via; TSV)들을 구비한다. 상기 제2 반도체 칩은 제2 반도체 다이 및 상기 제2 반도체 다이를 관통하는 복수의 제2 TSV들을 각각 구비하고 상기 제1 반도체 칩 상에 적층된다. 상기 제1 반도체 다이는 서로 대향하는 제 1 면 및 제 2 면과 상기 제 1 면 및 상기 제 2 면을 연결하는 복수의 측면들을 구비하고, 상기 히트 싱크는 상기 제1 반도체 다이의 제 1 면에 접합된다.
일 실시예에서, 상기 히트 싱크는 베이스 방열판 및 상기 베이스 방열판의 외면들 중 상기 제1 반도체 다이와 접합되는 일면에 돌출되는 복수의 방열 핀들을 포함할 수 있다. 이 경우, 상기 제1 반도체 다이의 제 1 면에는 상기 복수의 방열 핀들의 형상 및 배치에 상응하는 패턴들이 형성될 수 있다.
상기 제1 반도체 칩은 상기 제1 반도체 다이와 상기 히트 싱크 사이에 형성되는 전도성 접착층(conductive adhesive layer)을 더 포함할 수 있다.
상기 적층 칩 패키지는 상기 제1 반도체 칩과 상기 복수의 제2 반도체 칩들 사이에 배치되는 인터포저(interposer)를 더 포함할 수 있다.
상기 제1 반도체 칩은 프로세서이고, 상기 복수의 제2 반도체 칩들은 메모리 칩들일 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 다른 실시예에 따른 적층 칩 패키지는 제1 반도체 칩 및 제2 반도체 칩을 포함한다. 상기 제1 반도체 칩은 제1 반도체 다이, 상기 제1 반도체 다이를 관통하는 복수의 제1 관통 실리콘 비아(Through Silicon Via; TSV)들 및 상기 제1 반도체 다이에 접합되는 복수의 히트 싱크(heat sink)들을 구비한다. 상기 제2 반도체 칩은 제2 반도체 다이 및 상기 제2 반도체 다이를 관통하는 복수의 제2 TSV들을 각각 구비하고 상기 제1 반도체 칩 상에 적층된다. 상기 제1 반도체 다이는 서로 대향하는 제 1 면 및 제 2 면과 상기 제 1 면 및 상기 제 2 면을 연결하는 복수의 측면들을 구비하고, 상기 복수의 히트 싱크들은 상기 제1 반도체 다이의 상응하는 복수의 측면들에 각각 접합된다.
일 실시예에서, 상기 복수의 히트 싱크들은 베이스 방열판 및 상기 베이스 방열판의 외면들 중 상기 제1 반도체 다이와 접합되는 일면에 돌출되는 복수의 방열 핀들을 각각 포함할 수 있다. 이 경우, 상기 제1 반도체 다이의 복수의 측면들에는 상기 복수의 방열 핀들의 형상 및 배치에 상응하는 패턴들이 각각 형성될 수 있다.
상기 제1 반도체 칩은 상기 제1 반도체 다이와 상기 복수의 히트 싱크들 사이에 형성되는 전도성 접착층(conductive adhesive layer)을 더 포함할 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 적층 칩 패키지의 제조 방법에서는, 제1 반도체 다이, 상기 제1 반도체 다이에 접합되는 히트 싱크(heat sink) 및 상기 제1 반도체 다이와 상기 히트 싱크를 관통하는 복수의 제1 관통 실리콘 비아(Through Silicon Via; TSV)들을 구비하는 제1 반도체 칩을 제공하고, 제2 반도체 다이 및 상기 제2 반도체 다이를 관통하는 복수의 제2 TSV들을 각각 구비하는 복수의 제2 반도체 칩들을 제공하며, 상기 복수의 제2 반도체 칩들을 상기 제1 반도체 칩 상에 적층시킨다. 상기 제1 반도체 다이는 서로 대향하는 제 1 면 및 제 2 면과 상기 제 1 면 및 상기 제 2 면을 연결하는 복수의 측면들을 구비하고, 상기 히트 싱크는 상기 제1 반도체 다이의 제 1 면에 접합된다.
일 실시예에서, 상기 히트 싱크는 베이스 방열판 및 상기 베이스 방열판의 외면들 중 상기 제1 반도체 다이와 접합되는 일면에 돌출되는 복수의 방열 핀들을 포함할 수 있다. 이 경우 상기 제1 반도체 칩을 제공함에 있어서, 상기 제1 반도체 다이의 제 1 면에 상기 복수의 방열 핀들의 형상 및 배치에 상응하는 패턴들을 형성하고, 상기 제1 반도체 다이의 제 1 면에 전도성 접착층(conductive adhesive layer)을 형성하고, 상기 제1 반도체 다이의 제 1 면에 상기 히트 싱크를 접합하며, 상기 제1 반도체 다이와 상기 히트 싱크를 관통하는 상기 복수의 제1 TSV들을 형성할 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 다른 실시예에 따른 적층 칩 패키지의 제조 방법에서는, 제1 반도체 다이, 상기 제1 반도체 다이를 관통하는 복수의 제1 관통 실리콘 비아(Through Silicon Via; TSV)들 및 상기 제1 반도체 다이에 접합되는 복수의 히트 싱크(heat sink)들을 포함하는 제1 반도체 칩을 제공하고, 제2 반도체 다이 및 상기 제2 반도체 다이를 관통하는 복수의 제2 TSV들을 각각 구비하는 복수의 제2 반도체 칩들을 제공하며, 상기 복수의 제2 반도체 칩들을 상기 제1 반도체 칩 상에 적층시킨다. 상기 제1 반도체 다이는 서로 대향하는 제 1 면 및 제 2 면과 상기 제 1 면 및 상기 제 2 면을 연결하는 복수의 측면들을 구비하고, 상기 복수의 히트 싱크들은 상기 제1 반도체 다이의 상응하는 복수의 측면들에 각각 접합된다.
일 실시예에서, 상기 복수의 히트 싱크들은 베이스 방열판 및 상기 베이스 방열판의 외면들 중 상기 제1 반도체 다이와 접합되는 일면에 돌출되는 복수의 방열 핀들을 각각 포함할 수 있다. 이 경우 상기 제1 반도체 칩을 제공함에 있어서, 상기 제1 반도체 다이의 복수의 측면들에 상기 복수의 방열 핀들의 형상 및 배치에 상응하는 패턴들을 각각 형성하고, 상기 제1 반도체 다이의 복수의 측면들에 전도성 접착층(conductive adhesive layer)을 각각 형성하고, 상기 제1 반도체 다이의 복수의 측면들에 상기 복수의 히트 싱크들을 각각 접합하며, 상기 제1 반도체 다이를 관통하는 상기 복수의 제1 TSV들을 형성할 수 있다.
상기 또 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 반도체 모듈은 베이스 기판 및 적층 칩 패키지를 포함한다. 상기 적층 칩 패키지는 상기 베이스 기판 상에 장착된다. 상기 적층 칩 패키지는 제1 반도체 칩 및 복수의 제2 반도체 칩들을 포함한다. 상기 제1 반도체 칩은 제1 반도체 다이, 상기 제1 반도체 다이를 관통하는 복수의 제1 관통 실리콘 비아(Through Silicon Via; TSV)들 및 상기 제1 반도체 다이에 접합되는 적어도 하나의 히트 싱크(heat sink)를 포함한다. 상기 제2 반도체 칩은 제2 반도체 다이 및 상기 제2 반도체 다이를 관통하는 복수의 제2 TSV들을 각각 구비하고 상기 제1 반도체 칩 상에 적층된다. 상기 제1 반도체 다이는 서로 대향하는 제 1 면 및 제 2 면과 상기 제 1 면 및 상기 제 2 면을 연결하는 복수의 측면들을 구비하고, 상기 적어도 하나의 히트 싱크는 상기 제1 반도체 다이의 제 1 면 또는 상기 제1 반도체 다이의 복수의 측면들에 접합된다.
상기와 같은 본 발명의 실시예들에 따른 적층 칩 패키지는 반도체 다이의 하면 또는 측면에 직접 접합되는 히트 싱크를 포함하고, 반도체 다이와 히트 싱크 사이에 형성되는 전도성 접착층을 포함하며, 반도체 다이와 접촉되는 단면적을 증가시키기 위한 복수의 방열 핀들을 구비하는 히트 싱크를 포함함으로써, 발생되는 열을 효과적으로 방출시킬 수 있고 적층 칩 패키지의 동작 특성을 향상시킬 수 있다. 또한 복수의 TSV들을 포함함으로써, 신호 전송 경로의 길이를 감소시킬 수 있고 적층 칩 패키지의 동작 특성을 향상시킬 수 있다.
도 1은 종래의 적층 칩 패키지의 일 예를 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 적층 칩 패키지를 나타내는 단면도이다.
도 3은 도 2의 적층 칩 패키지에 포함되는 히트 싱크의 일 예를 나타내는 사시도이다.
도 4는 본 발명의 일 실시예에 따른 적층 칩 패키지의 제조 방법을 나타내는 순서도이다.
도 5는 도 4의 제1 반도체 칩을 제공하는 단계의 일 예를 나타내는 순서도이다.
도 6은 본 발명의 다른 실시예에 따른 적층 칩 패키지를 나타내는 단면도이다.
도 7은 I-I'에 의해 절단된 도 6의 적층 칩 패키지의 일 예를 나타내는 단면도이다.
도 8은 도 6의 적층 칩 패키지에 포함되는 히트 싱크의 일 예를 나타내는 사시도이다.
도 9는 본 발명의 다른 실시예에 따른 적층 칩 패키지의 제조 방법을 나타내는 순서도이다.
도 10은 도 9의 제1 반도체 칩을 제공하는 단계의 일 예를 나타내는 순서도이다.
도 11a 및 도 11b는 종래의 적층 칩 패키지의 성능을 나타내는 도면들이다.
도 12a 및 도 12b는 본 발명의 일 실시예에 따른 적층 칩 패키지의 성능을 나타내는 도면들이다.
도 13은 본 발명의 일 실시예에 따른 반도체 모듈을 나타내는 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 반도체 모듈을 나타내는 단면도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
도 2는 본 발명의 일 실시예에 따른 적층 칩 패키지를 나타내는 단면도이다.
도 2를 참조하면, 적층 칩 패키지(100)는 제1 반도체 칩(110) 및 복수의 제2 반도체 칩(120)들을 포함한다. 적층 칩 패키지(100)는 인터포저(130)를 더 포함할 수 있다.
제1 반도체 칩(110)은 복수의 제2 반도체 칩(120)들에 비하여 상대적으로 전력 소모가 많고 상대적으로 많은 열을 발생한다. 본 발명의 일 실시예에 따른 적층 칩 패키지(100)에서는 상대적으로 많은 열을 발생하는 제1 반도체 칩(110)을 적층 칩 패키지(100)의 하단에 배치한다.
일 실시예에서, 제1 반도체 칩(110)은 적층 칩 패키지(100)를 포함하는 전자 시스템에서 특정 계산들 또는 태스크(task)들을 수행하는 프로세서일 수 있고, 복수의 제2 반도체 칩(120)들은 상기 전자 시스템의 동작에 필요한 데이터를 저장하는 메모리 칩들일 수 있다. 예를 들어, 제1 반도체 칩(110)은 그래픽 처리 장치(Graphic Processing Unit; GPU)일 수 있고, 제2 반도체 칩(120)들은 DRAM(Dynamic Random Access Memory)일 수 있다. 다른 예에서, 제1 반도체 칩(110)은 마이크로프로세서(micro-processor) 또는 중앙 처리 장치(Central Processing Unit; CPU) 등과 같은 임의의 프로세서일 수 있고, 제2 반도체 칩(120)들은 SRAM(Static Random Access Memory), EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory) 및 플래시 메모리(flash memory) 등과 같은 임의의 메모리 칩일 수 있다.
제1 반도체 칩(110)은 제1 반도체 다이(111), 제1 반도체 다이(111)에 접합되는 히트 싱크(heat sink, 112) 및 제1 반도체 다이(111)와 히트 싱크(112)를 관통하는 복수의 제1 관통 실리콘 비아(Through Silicon Via; TSV, 113)들을 포함한다. 제1 반도체 칩(110)은 전도성 접착층(conductive adhesive layer, 114), 복수의 제1 솔더 범프(115)들 및 제1 재배선층(116)을 더 포함할 수 있다.
제1 반도체 다이(111)는 서로 대향하는 제 1 면 및 제 2 면과, 상기 제 1 면 및 상기 제 2 면을 연결하는 복수의 측면들을 구비한다. 실시예에 따라서, 상기 제 1 면은 제1 반도체 다이(111)의 하면이고 상기 제 2 면은 제1 반도체 다이(111)의 상면일 수도 있으며, 상기 제 1 면은 제1 반도체 다이(111)의 상면이고 상기 제 2 면은 제1 반도체 다이(111)의 하면일 수 있다. 본 명세서에서는 상기 제 1 면이 제1 반도체 다이(111)의 하면인 경우에 대하여 상세하게 설명하도록 한다.
일 실시예에서, 제1 반도체 다이(111)는 실리콘 재질인 반도체 기판일 수 있고, CMOS 공정을 통해 제1 소자들을 포함하는 반도체 칩을 구현하기 위해 사용될 수 있다. 상기 제1 소자들은 트랜지스터 또는 다이오드 등과 같은 능동 소자들일 수도 있고, 커패시터 또는 인덕터 등과 같은 수동 소자들일 수도 있다.
히트 싱크(112)는 상기 제1 반도체 다이(111)의 제 1 면, 즉 하면에 접합된다. 히트 싱크(112)는 제1 반도체 다이(111)보다 상대적으로 열 전도율이 높은 물질로 구성될 수 있으며, 예를 들어 구리, 알루미늄 등과 같은 물질로 구성될 수 있다. 구리의 전도율은 약 400W/m2이고, 실리콘의 전도율은 200W/m2보다 작으며, 동일한 구조의 구리와 실리콘을 비교하면 구리의 양단의 온도 차이, 평균 온도 및 최대 온도가 실리콘보다 작다. 따라서 제1 반도체 다이(111)가 실리콘으로 구성되고 히트 싱크(112)가 구리로 구성되는 경우에, 히트 싱크(112)는 제1 반도체 칩(110)의 제1 반도체 다이(111)에서 발생되는 열을 적층 칩 패키지(100)의 외부로 방출시킬 수 있다.
도 3은 도 2의 적층 칩 패키지에 포함되는 히트 싱크의 일 예를 나타내는 사시도이다.
도 3을 참조하면, 히트 싱크(112)는 베이스 방열판(112a) 및 복수의 방열 핀들(112b)을 포함할 수 있다. 복수의 방열 핀들(112b)은 베이스 방열판(112a)의 외면들 중 제1 반도체 다이(111)와 접합되는 일면, 즉 베이스 방열판(112a)의 상면에 돌출되도록 형성될 수 있다. 히트 싱크(112)는 복수의 방열 핀들(112b)을 포함함으로써, 제1 반도체 다이(111)와 접촉되는 단면적(즉, 열 전달 면적)이 증가하여 열원에서 발생되는 열을 보다 효과적으로 방출시킬 수 있다. 상기와 같은 방열 핀들(112b)을 포함하는 히트 싱크(112)의 구조를 cross cut extrusion 구조 또는 핀-휜(pin-fin) 구조라고 부르기도 한다.
도 3에서는 복수의 방열 핀들(112b)이 사각 기둥 형상을 가지고 규칙적인 간격을 두고 배치되는 것으로 도시되었지만, 실시예에 따라서 복수의 방열 핀들(112b)의 형상 및 배치는 다양하게 변경될 수 있다. 예를 들어, 복수의 방열 핀들(112b)은 임의의 피치(pitch, 방열 핀들의 중심점 사이의 간격)와 높이를 가지도록 형성될 수 있다. 다른 예에서, 상기 복수의 방열 핀들은 원기둥, 삼각 기둥, 삼각뿔 및 반원 등과 같은 다양한 형상을 가지도록 형성될 수 있다. 또 다른 예에서, 상기 복수의 방열 핀들은 특정 부위에 밀집되어 배치되거나 불규칙적으로 배치되도록 형성될 수 있다.
다시 도 2를 참조하면, 도 3에 도시된 것과 같이 히트 싱크(112)가 복수의 방열 핀들(112b)을 포함하는 경우에, 상기 제1 반도체 다이(111)의 제 1 면에는 복수의 방열 핀들(112b)의 형상 및 배치에 상응하는 패턴들이 형성될 수 있다. 상기 패턴들은 식각(etching) 공정을 통해 형성될 수 있으며, 상기 식각 공정은 건식 식각, 습식 식각, 물리적 식각 및 화학적 식각 등과 같은 임의의 식각 공정일 수 있다.
복수의 제1 TSV(113)들은 제1 반도체 다이(111)와 히트 싱크(112)를 관통하여 형성된다. 일 실시예에서, 제1 TSV(113)들은 제1 반도체 다이(111)와 히트 싱크(112)가 접합된 이후에 형성될 수 있으며, 레이저를 이용하여 형성될 수 있다. 구체적으로, 레이저 공정을 통해 제1 반도체 다이(111)와 히트 싱크(112)에 복수의 관통 홀들이 생성되고, 상기 복수의 관통 홀들에 전도성 물질이 충전되어 제1 TSV(113)들이 형성될 수 있다. 화학적 식각 공정을 이용하여 관통 홀들을 생성하는 경우 TSV의 깊이는 약 수 um이지만, 상기와 같이 레이저 공정을 이용하여 제1 TSV(113)들을 형성하는 경우 제1 TSV(113)들의 깊이는 약 50~500um 정도가 된다.
제1 TSV(113)들의 둘레에는 제1 반도체 다이(111)와의 직접적인 전기적 접촉을 막기 위해 절연막(insulation layer, 113a)이 형성될 수 있다. 예를 들어 절연막(113a)은 이산화규소(SiO2) 성분을 포함할 수 있다. 또한 도시되지는 않았지만, 제1 TSV(113)와 절연막(113a) 사이에는 제1 TSV(113)와 절연막(113a) 사이의 밀착력을 증가시키기 위해 탄탈막이 형성될 수 있다. 한편 다른 실시예에서, 상기 TSV들의 둘레에는 절연막이 형성되지 않을 수도 있다.
전도성 접착층(114)은 제1 반도체 다이(111)와 히트 싱크(112) 사이에 형성될 수 있다. 일 실시예에서, 전도성 접착층(114)은 이방전도성 필름(Anisotropic Conductive Film; ACF) 또는 이방전도성 페이스트(Anisotropic Conductive Paste; ACP) 등과 같은 전도성 수지 재료들을 포함할 수 있다. 전도성 접착층(114)을 더 포함함으로써, 히트 싱크(112)의 열 전도 특성이 더욱 향상될 수 있다.
복수의 제1 솔더 범프(115)들은 히트 싱크(112)의 하단부에 형성되어 복수의 제1 TSV(113)들과 전기적으로 연결될 수 있다. 제1 반도체 칩(110)은 제1 TSV(113)들 및 제1 솔더 범프(115)들을 통하여 베이스 기판(미도시) 및 또는 외부 장치들(미도시)과 전기적으로 연결될 수 있다. 도시하지는 않았지만, 복수의 제1 솔더 범프(115)들의 주변에는 단락(short) 방지 및 완충 작용을 위한 제1 언더필(underfill) 수지층이 형성될 수 있다
제1 재배선층(116)은 제1 반도체 칩(110) 내부에 포함되는 상기 제1 소자들을 전기적으로 연결하거나 입출력 단자의 위치가 동일하지 않은 이종 칩 또는 인터포저들을 전기적으로 연결시키기 위한 배선층일 수 있다. 제1 재배선층(116)은 복수의 금속층들 및 절연층들을 포함하여 구현될 수 있으며, 상기 금속층들은 전력 라인(power line)들 및 접지 라인(ground line)들로 구성되는 복수의 제1 금속 배선들(metal line, 116a)을 포함할 수 있다.
복수의 제2 반도체 칩(120)들은 제1 반도체 칩(110) 상에 적층되며, 제2 반도체 다이(121) 및 제2 반도체 다이(121)를 관통하는 복수의 제2 TSV(123)들을 각각 포함한다. 제2 반도체 칩(120)들은 복수의 제2 솔더 범프(125)들 및 제2 언더필 수지층(127)을 각각 더 포함할 수 있다.
제2 반도체 다이(121)는 실리콘 기판일 수 있고 제2 소자들을 포함할 수 있다. 복수의 제2 TSV(123)들은 제2 반도체 다이(121)를 관통하여 형성된다. 일 실시예에서, 복수의 제2 TSV(123)들은 적층된 복수의 제2 반도체 칩(120)들의 동일 좌표 상에 형성될 수 있다.
복수의 제2 솔더 범프(125)들은 제2 반도체 다이(121)의 하단부에 형성되어 복수의 제2 TSV(123)들과 전기적으로 연결될 수 있다. 제2 반도체 칩(120)들은 제2 TSV(123)들 및 제2 솔더 범프(125)들을 통하여 서로 전기적으로 연결될 수 있다. 제2 언더필 수지층(127)은 플로우(flow) 방식 또는 노-플로우(no-flow) 방식으로 형성될 수 있다.
도시하지는 않았지만, 복수의 제2 반도체 칩(120)들은 제2 TSV(123)들의 둘레에 형성되는 절연막, 및 상기 제2 소자들을 전기적으로 연결하는 복수의 제2 금속 배선들을 구비하는 제2 재배선층을 각각 더 포함할 수 있다.
인터포저(130)는 제1 반도체 칩(110)과 복수의 제2 반도체 칩(120)들 사이에 배치되며, 서로 다른 종류의 칩들인 제1 반도체 칩(110)과 복수의 제2 반도체 칩(120)들의 배선을 연결시키는, 즉 배선을 풀어주는 역할을 한다. 인터포저(130)는 제3 반도체 다이(131), 복수의 제3 TSV(133)들, 복수의 제3 솔더 범프(135)들 및 제3 언더필 수지층(137)을 포함하며, 복수의 제3 금속 라인(136a)들을 구비하는 제3 재배선층(136)을 포함할 수 있다.
본 발명의 일 실시예에 따른 적층 칩 패키지(100)는 상대적으로 많은 열이 발생하는 제1 반도체 칩(110)에 포함되는 제1 반도체 다이(111)의 하면에 직접 접합되는 히트 싱크(112)를 포함함으로써, 발생되는 열을 적층 칩 패키지(100)의 외부로 효과적으로 방출시킬 수 있고 적층 칩 패키지(100)의 동작 특성을 향상시킬 수 있다. 또한 제1 반도체 다이(111)와 히트 싱크(112) 사이에 전도성 접착층(114)을 형성하고, 히트 싱크(112)의 일면에 돌출되는 복수의 방열 핀들(112b)을 포함함으로써, 발생되는 열을 효과적으로 외부로 방출시킬 수 있다. 게다가 제1 반도체 다이(111)와 히트 싱크(112)를 관통하는 복수의 제1 TSV(113)들을 포함함으로써, 적층 칩 패키지(100)와 외부 장치들의 신호 전송 경로의 길이를 감소시킬 수 있고 적층 칩 패키지(100)의 동작 특성을 향상시킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 적층 칩 패키지의 제조 방법을 나타내는 순서도이다.
도 2 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 적층 칩 패키지의 제조 방법은, 제1 반도체 다이(111), 제1 반도체 다이(111)에 접합되는 히트 싱크(112) 및 제1 반도체 다이(111)와 히트 싱크(112)를 관통하는 복수의 제1 TSV(113)들을 구비하는 제1 반도체 칩(110)을 제공하고(단계 S110), 제2 반도체 다이(121) 및 제2 반도체 다이(121)를 관통하는 복수의 제2 TSV(123)들을 각각 구비하는 복수의 제2 반도체 칩(120)들을 제공하며(단계 S120), 복수의 제2 반도체 칩(120)들을 제1 반도체 칩(110) 상에 적층시킨다(단계 S130). 제1 반도체 다이(111)는 서로 대향하는 제 1 면 및 제 2 면과 상기 제 1 면 및 상기 제 2 면을 연결하는 복수의 측면들을 구비하고, 히트 싱크(112)는 상기 제1 반도체 다이(111)의 제 1 면, 즉 하면에 접합된다.
도 5는 도 4의 제1 반도체 칩을 제공하는 단계의 일 예를 나타내는 순서도이다.
도 2, 도 3 및 도 5를 참조하면, 제1 반도체 칩을 제공하는 단계(S110)에서는, 상기 제1 반도체 다이(111)의 제 1 면에 복수의 방열 핀들(112b)의 형상 및 배치에 상응하는 패턴들을 형성하고(단계 S112), 상기 제1 반도체 다이(111)의 제 1 면에 전도성 접착층(114)을 형성하고(단계 S114), 상기 제1 반도체 다이(111)의 제 1 면에 히트 싱크(112)를 접합하며(단계 S116), 제1 반도체 다이(111)와 히트 싱크(112)를 관통하는 복수의 제1 TSV(113)들을 형성할 수 있다(단계 S118). 즉, 복수의 제1 TSV(113)들은 히트 싱크(112)가 제1 반도체 다이(111)와 접합된 이후에 형성될 수 있다. 일 실시예에서, 식각 공정을 통하여 상기 제1 반도체 다이(111)의 제 1 면에 상기 패턴들이 형성(단계 S112)될 수 있고, 레이저 공정을 통하여 복수의 제1 TSV(113)들이 형성(단계 S118)될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 적층 칩 패키지를 나타내는 단면도이다. 도 7은 I-I'에 의해 절단된 도 6의 적층 칩 패키지의 일 예를 나타내는 단면도이다.
도 6 및 도 7을 참조하면, 적층 칩 패키지(200)는 제1 반도체 칩(210) 및 복수의 제2 반도체 칩(220)들을 포함하며, 인터포저(130)를 더 포함할 수 있다.
도 6의 적층 칩 패키지(200)는 제1 반도체 칩(210)이 제1 반도체 다이(211)의 복수의 측면들에 각각 접합되는 복수의 히트 싱크(212)들을 포함하도록 구현되는 것을 제외하면, 도 2의 적층 칩 패키지(100)와 실질적으로 동일한 구성을 가진다. 따라서 중복되는 구성요소에 대한 설명은 생략하도록 한다.
제1 반도체 칩(210)은 제1 반도체 다이(211), 제1 반도체 다이(211)에 접합되는 복수의 히트 싱크(212)들 및 제1 반도체 다이(211)를 관통하는 복수의 제1 TSV(213)들을 포함한다. 제1 반도체 칩(210)은 전도성 접착층(214), 복수의 제1 솔더 범프(215)들 및 제1 재배선층(216)을 더 포함할 수 있다. 제1 TSV(213)들의 둘레에는 절연막(213a)이 형성될 수 있고, 제1 재배선층(216)은 복수의 제1 금속 배선들(216a)을 포함할 수 있다.
도 7에 도시된 것처럼, 복수의 히트 싱크(212)들은 제1 반도체 다이(211)의 복수의 측면들에 각각 접합되며, 제1 반도체 칩(210)의 제1 반도체 다이(211)에서 발생되는 열을 적층 칩 패키지(200)의 외부로 방출시킨다.
도 8은 도 6의 적층 칩 패키지에 포함되는 히트 싱크의 일 예를 나타내는 사시도이다.
도 8을 참조하면, 히트 싱크(212)는 베이스 방열판(212a) 및 복수의 방열 핀들(212b)을 포함할 수 있다. 복수의 방열 핀들(212b)은 베이스 방열판(212a)의 외면들 중 제1 반도체 다이(211)와 접합되는 일면, 즉 베이스 방열판(212a)의 측면에 돌출될 수 있다.
제1 반도체 칩(210)의 두께는 제1 반도체 칩(210)의 가로, 세로의 길이보다 짧기 때문에, 일 실시예에서, 도 8의 히트 싱크(212)의 베이스 방열판(212a)의 두께 및 복수의 방열 핀들(212b)의 형성 높이는 도 3의 히트 싱크(112)의 베이스 방열판(112a)의 두께 및 복수의 방열 핀들(112b)의 형성 높이보다 작은 값을 각각 가질 수 있다. 예를 들어, 도 8의 히트 싱크(212)의 베이스 방열판(212a)의 두께 및 방열 핀들(212b)의 형성 높이는 도 3의 히트 싱크(112)의 베이스 방열판(112a)의 두께 및 방열 핀들(112b)의 형성 높이의 절반 이하의 값을 각각 가질 수 있다. 다른 실시예에서, 도 8의 히트 싱크(212)의 복수의 방열 핀들(112b)의 형성 높이는 복수의 제2 TSV(213)들을 손상시키지 않는 범위 내에서 임의의 값을 가질 수 있다.
다시 도 6 및 도 7을 참조하면, 복수의 히트 싱크(212)들이 제1 반도체 다이(211)의 복수의 측면들에 각각 접합되기 때문에, 복수의 제1 TSV(213)들은 제1 반도체 다이(211)를 관통하여 형성되며 복수의 히트 싱크(212)들을 관통하지 않는다. 따라서, 도 2에 도시된 복수의 제1 TSV(113)들과 달리, 도 8에 도시된 복수의 제1 TSV(213)들은 제1 반도체 다이(211)와 복수의 히트 싱크(212)들이 접합되기 이전에 형성될 수도 있고 제1 반도체 다이(211)와 복수의 히트 싱크(212)들이 접합된 이후에 형성될 수도 있다.
복수의 제2 반도체 칩(220)들은 제1 반도체 칩(210) 상에 적층되며, 제2 반도체 다이(221) 및 제2 반도체 다이(221)를 관통하는 복수의 제2 TSV(223)들을 각각 포함한다. 제2 반도체 칩(220)들은 복수의 제2 솔더 범프(225)들 및 제2 언더필 수지층(227)을 각각 더 포함할 수 있다. 인터포저(230)는 제1 반도체 칩(210)과 복수의 제2 반도체 칩(220)들 사이에 배치되고, 제3 반도체 다이(231), 복수의 제3 TSV(233)들, 복수의 제3 솔더 범프(235)들 및 제3 언더필 수지층(237)을 포함하며, 복수의 제3 금속 라인(236a)들을 구비하는 제3 재배선층(236)을 포함할 수 있다.
본 발명의 다른 실시예에 따른 적층 칩 패키지(200)는 상대적으로 많은 열이 발생하는 제1 반도체 칩(210)에 포함되는 제1 반도체 다이(211)의 측면들에 직접 접합되는 복수의 히트 싱크(212)들을 포함함으로써, 발생되는 열을 적층 칩 패키지(200)의 외부로 효과적으로 방출시킬 수 있고 적층 칩 패키지(200)의 동작 특성을 향상시킬 수 있다. 또한 제1 반도체 다이(211)와 복수의 히트 싱크(212)들 사이에 전도성 접착층(214)을 형성하고, 히트 싱크(212)들의 일면에 돌출되는 복수의 방열 핀들(212b)을 각각 포함함으로써, 발생되는 열을 효과적으로 외부로 방출시킬 수 있다.
도 9는 본 발명의 다른 실시예에 따른 적층 칩 패키지의 제조 방법을 나타내는 순서도이다.
도 6 및 도 9를 참조하면, 본 발명의 다른 실시예에 따른 적층 칩 패키지의 제조 방법은, 제1 반도체 다이(211), 제1 반도체 다이(211)를 관통하는 복수의 제1 TSV(213)들 및 제1 반도체 다이(211)에 접합되는 복수의 히트 싱크(212)들을 구비하는 제1 반도체 칩(210)을 제공하고(단계 S210), 제2 반도체 다이(221) 및 제2 반도체 다이(221)를 관통하는 복수의 제2 TSV(223)들을 각각 구비하는 복수의 제2 반도체 칩(220)들을 제공하며(단계 S220), 복수의 제2 반도체 칩(220)들을 제1 반도체 칩(210) 상에 적층시킨다(단계 S230). 제1 반도체 다이(211)는 서로 대향하는 제 1 면 및 제 2 면과 상기 제 1 면 및 상기 제 2 면을 연결하는 복수의 측면들을 구비하고, 복수의 히트 싱크(212)들은 제1 반도체 다이(211)의 상응하는 복수의 측면들에 각각 접합된다.
도 10은 도 9의 제1 반도체 칩을 제공하는 단계의 일 예를 나타내는 순서도이다.
도 6, 도 8 및 도 10을 참조하면, 제1 반도체 칩을 제공하는 단계(S210)에서는, 상기 제1 반도체 다이(211)의 복수의 측면들에 복수의 방열 핀들(212b)의 형상 및 배치에 상응하는 패턴들을 각각 형성하고(단계 S212), 상기 제1 반도체 다이(211)의 복수의 측면들에 전도성 접착층(214)을 각각 형성하고(단계 S214), 상기 제1 반도체 다이(211)의 복수의 측면들에 복수의 히트 싱크(212)들을 각각 접합하며(단계 S216), 제1 반도체 다이(211)를 관통하는 복수의 제1 TSV(213)들을 형성할 수 있다(단계 S218). 도 10에서는 복수의 히트 싱크(212)들이 제1 반도체 다이(211)와 접합된 이후에 복수의 제1 TSV(213)들이 형성되는 것으로 도시되었지만, 실시예에 따라서 복수의 제1 TSV(213)들은 복수의 히트 싱크(212)들이 제1 반도체 다이(211)와 접합되기 이전의 임의의 단계에서 형성될 수 있다.
도 11a 및 도 11b는 종래의 적층 칩 패키지의 성능을 나타내는 도면들이다. 도 12a 및 도 12b는 본 발명의 일 실시예에 따른 적층 칩 패키지의 성능을 나타내는 도면들이다. 도 11a는 종래의 적층 칩 패키지의 구조를 모델링한 단면도이고, 도 11b는 도 11a의 적층 칩 패키지의 정상 상태에서의 온도 분포를 나타내는 시뮬레이션도이다. 도 12a는 본 발명의 일 실시예에 따른 적층 칩 패키지의 구조를 모델링한 단면도이고, 도 12b는 도 12a의 적층 칩 패키지의 정상 상태에서의 온도 분포를 나타내는 시뮬레이션도이다.
도 11a 및 도 12a를 참조하면, SC1은 제1 반도체 칩을 나타내고, SC2는 제2 반도체 칩을 나타내고, UF는 언더필 수지층을 나타내고, HEAT_SOURCE는 열원을 나타내며, HEATSINK는 도 2의 히트 싱크(112)에 상응하는, 제1 반도체 칩(SC1)의 하면에 접합되는 히트 싱크를 나타낸다. 적층 칩 패키지를 모델링함에 있어서, 히트 싱크(HEATSINK)의 유무에 따른 효과를 확인하기 위하여 TSV들은 포함시키지 않았다.
Ansys사의 Icepak 시뮬레이터를 이용하여 도 11a 및 도 12a의 적층 칩 패키지 구조들의 정상 상태에서의 온도 분포를 시뮬레이션 하였다. 상기 시뮬레이션을 수행함에 있어서, 반도체 칩들(SC1, SC2)의 크기는 1000um X 1000um이고, 언더필 수지층(UF)은 0.8W/m-K의 열 전도율을 가지는 유전 물질로 구성되며, 제1 반도체 칩 내에 위치하고 200um X 200um의 크기를 가지는 열원(HEAT_SOURCE)으로부터 10mW의 열이 발생되고, 외부 환경은 20도의 자연대류인 조건을 가정하였다. 또한 제1 반도체 칩(SC1)의 두께는 100um이고, 히트 싱크(HEATSINK)의 베이스 방열판 및 방열 핀들의 두께는 각각 20um이고, 방열 핀들은 50um X 50um의 크기 및 100um의 피치(방열 핀들의 중심점 사이의 간격)는 100um를 가지는 것으로 가정하였다.
도 11b 및 도 12b를 참조하면, 본 발명의 일 실시예에 따른 적층 칩 패키지는 종래의 적층 칩 패키지보다 정상 상태에서의 온도가 낮음을 확인할 수 있다. 도 11b에 도시된 종래의 적층 칩 패키지는 제1 반도체 칩(SC1)의 온도가 약 70.05도이고 최상단에 위치하는 제2 반도체 칩(SC2)의 온도가 약 69.63도이나, 도 12b에 도시된 본 발명의 일 실시예에 따른 적층 칩 패키지는 제1 반도체 칩(SC1)의 온도가 약 69.96도이고 최상단에 위치하는 제2 반도체 칩(SC2)의 온도가 약 69.56도인 것을 확인할 수 있으며, 본 발명의 일 실시예에 따른 적층 칩 패키지의 온도가 전체적으로 약 0.1도 정도 낮음을 알 수 있다. 즉, 제1 반도체 칩(SC1)의 하면에 히트 싱크(HEATSINK)가 접합됨에 따라 열원(HEAT_SOURCE)에서 발생되는 열을 효과적으로 방출함을 확인할 수 있다. 실제 반도체 칩의 크기는 약 수십 mm 단위이므로 실제 온도 하강 효과는 0.1도보다 더 클 것으로 예상된다.
도 13은 본 발명의 일 실시예에 따른 반도체 모듈을 나타내는 단면도이다.
도 13을 참조하면 반도체 모듈(300)은 베이스 기판(310) 및 베이스 기판(310) 상에 장착되는 적층 칩 패키지를 포함한다. 예를 들어 베이스 기판(310)은 PCB 기판일 수 있다.
상기 적층 칩 패키지는 도 2의 적층 칩 패키지(100)와 실질적으로 동일한 구조를 가질 수 있다. 즉, 상기 적층 칩 패키지는 제1 반도체 칩(320), 복수의 제2 반도체 칩(330)들을 포함하며 인터포저(340)를 더 포함할 수 있다.
제1 반도체 칩(320)은 제1 반도체 다이(321), 제1 반도체 다이(321)를 관통하는 복수의 제1 TSV(323)들 및 제1 반도체 다이(321)에 접합되는 적어도 하나의 히트 싱크(322)를 포함한다. 실시예에 따라서, 상기 적어도 하나의 히트 싱크는 제1 반도체 다이(321)의 제 1 면 또는 복수의 측면들에 접합될 수 있으며, 도 13에서는 하나의 히트 싱크(322)가 상기 제1 반도체 다이(321)의 제 1 면, 즉 하면에 접합되는 경우를 나타낸다. 복수의 제2 반도체 칩(330)들은 제1 반도체 칩(320) 상에 적층되며, 제2 반도체 다이(331) 및 제2 반도체 다이(331)를 관통하는 복수의 제2 TSV(333)들을 각각 구비한다. 인터포저(340)는 제1 반도체 칩(320)과 복수의 제2 반도체 칩(330)들 사이에 배치될 수 있다.
도 14는 본 발명의 다른 실시예에 따른 반도체 모듈을 나타내는 단면도이다.
도 14를 참조하면 반도체 모듈(400)은 베이스 기판(410) 및 베이스 기판(410) 상에 장착되는 적층 칩 패키지를 포함한다.
상기 적층 칩 패키지는 도 6의 적층 칩 패키지(200)와 실질적으로 동일한 구조를 가질 수 있다. 즉, 상기 적층 칩 패키지는 제1 반도체 칩(420), 복수의 제2 반도체 칩(430)들을 포함하며 인터포저(440)를 더 포함할 수 있다.
제1 반도체 칩(420)은 제1 반도체 다이(421), 제1 반도체 다이(421)를 관통하는 복수의 제1 TSV(423)들 및 제1 반도체 다이(421)에 접합되는 적어도 하나의 히트 싱크(422)를 포함한다. 실시예에 따라서, 상기 적어도 하나의 히트 싱크는 제1 반도체 다이(421)의 제 1 면 또는 복수의 측면들에 접합될 수 있으며, 도 14에서는 복수의 히트 싱크(422)들이 상기 제1 반도체 다이(421)의 복수의 측면들에 각각 접합되는 경우를 나타낸다. 복수의 제2 반도체 칩(430)들은 제1 반도체 칩(420) 상에 적층되며, 제2 반도체 다이(431) 및 제2 반도체 다이(431)를 관통하는 복수의 제2 TSV(433)들을 각각 구비한다. 인터포저(440)는 제1 반도체 칩(420)과 복수의 제2 반도체 칩(430)들 사이에 배치될 수 있다.
본 발명의 실시예들에 따른 적층 칩 패키지는 다양한 반도체 모듈 및 전자 시스템에 적용될 수 있으며, 특히 컴퓨터, 디지털 카메라, 3차원 카메라, 휴대폰, PDA, 스캐너, 차량용 네비게이션, 비디오 폰, 감시 시스템, 자동 포커스 시스템, 추적 시스템, 동작 감지 시스템, 이미지 안정화 시스템 등에 유용하게 이용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (15)

  1. 제1 반도체 다이, 상기 제1 반도체 다이에 접합되는 히트 싱크(heat sink) 및 상기 제1 반도체 다이와 상기 히트 싱크를 관통하는 복수의 제1 관통 실리콘 비아(Through Silicon Via; TSV)들을 구비하는 제1 반도체 칩; 및
    제2 반도체 다이 및 상기 제2 반도체 다이를 관통하는 복수의 제2 TSV들을 각각 구비하고 상기 제1 반도체 칩 상에 적층되는 복수의 제2 반도체 칩들을 포함하고,
    상기 제1 반도체 다이는 서로 대향하는 제 1 면 및 제 2 면과 상기 제 1 면 및 상기 제 2 면을 연결하는 복수의 측면들을 구비하고, 상기 히트 싱크는 상기 제1 반도체 다이의 제 1 면에 접합되는 적층 칩 패키지.
  2. 제 1 항에 있어서, 상기 히트 싱크는 베이스 방열판 및 상기 베이스 방열판의 외면들 중 상기 제1 반도체 다이와 접합되는 일면에 돌출되는 복수의 방열 핀들을 포함하는 것을 특징으로 하는 적층 칩 패키지.
  3. 제 2 항에 있어서, 상기 제1 반도체 다이의 제 1 면에는 상기 복수의 방열 핀들의 형상 및 배치에 상응하는 패턴들이 형성되는 것을 특징으로 하는 적층 칩 패키지.
  4. 제 1 항에 있어서, 상기 제1 반도체 칩은 상기 제1 반도체 다이와 상기 히트 싱크 사이에 형성되는 전도성 접착층(conductive adhesive layer)을 더 포함하는 것을 특징으로 하는 적층 칩 패키지.
  5. 제 1 항에 있어서, 상기 제1 반도체 칩과 상기 복수의 제2 반도체 칩들 사이에 배치되는 인터포저(interposer)를 더 포함하는 것을 특징으로 하는 적층 칩 패키지.
  6. 제 1 항에 있어서, 상기 제1 반도체 칩은 프로세서이고, 상기 복수의 제2 반도체 칩들은 메모리 칩들인 것을 특징으로 하는 적층 칩 패키지.
  7. 제1 반도체 다이, 상기 제1 반도체 다이를 관통하는 복수의 제1 관통 실리콘 비아(Through Silicon Via; TSV)들 및 상기 제1 반도체 다이에 접합되는 복수의 히트 싱크(heat sink)들을 구비하는 제1 반도체 칩; 및
    제2 반도체 다이 및 상기 제2 반도체 다이를 관통하는 복수의 제2 TSV들을 각각 구비하고 상기 제1 반도체 칩 상에 적층되는 복수의 제2 반도체 칩들을 포함하고,
    상기 제1 반도체 다이는 서로 대향하는 제 1 면 및 제 2 면과 상기 제 1 면 및 상기 제 2 면을 연결하는 복수의 측면들을 구비하고, 상기 복수의 히트 싱크들은 상기 제1 반도체 다이의 상응하는 복수의 측면들에 각각 접합되는 적층 칩 패키지.
  8. 제 7 항에 있어서, 상기 복수의 히트 싱크들은 베이스 방열판 및 상기 베이스 방열판의 외면들 중 상기 제1 반도체 다이와 접합되는 일면에 돌출되는 복수의 방열 핀들을 각각 포함하는 것을 특징으로 하는 적층 칩 패키지.
  9. 제 8 항에 있어서, 상기 제1 반도체 다이의 복수의 측면들에는 상기 복수의 방열 핀들의 형상 및 배치에 상응하는 패턴들이 각각 형성되는 것을 특징으로 하는 적층 칩 패키지.
  10. 제 7 항에 있어서, 상기 제1 반도체 칩은 상기 제1 반도체 다이와 상기 복수의 히트 싱크들 사이에 형성되는 전도성 접착층(conductive adhesive layer)을 더 포함하는 것을 특징으로 하는 적층 칩 패키지.
  11. 제1 반도체 다이, 상기 제1 반도체 다이에 접합되는 히트 싱크(heat sink) 및 상기 제1 반도체 다이와 상기 히트 싱크를 관통하는 복수의 제1 관통 실리콘 비아(Through Silicon Via; TSV)들을 구비하는 제1 반도체 칩을 제공하는 단계;
    제2 반도체 다이 및 상기 제2 반도체 다이를 관통하는 복수의 제2 TSV들을 각각 구비하는 복수의 제2 반도체 칩들을 제공하는 단계; 및
    상기 복수의 제2 반도체 칩들을 상기 제1 반도체 칩 상에 적층시키는 단계를 포함하고,
    상기 제1 반도체 다이는 서로 대향하는 제 1 면 및 제 2 면과 상기 제 1 면 및 상기 제 2 면을 연결하는 복수의 측면들을 구비하고, 상기 히트 싱크는 상기 제1 반도체 다이의 제 1 면에 접합되는 적층 칩 패키지의 제조 방법.
  12. 제 11 항에 있어서, 상기 히트 싱크는 베이스 방열판 및 상기 베이스 방열판의 외면들 중 상기 제1 반도체 다이와 접합되는 일면에 돌출되는 복수의 방열 핀들을 포함하고,
    상기 제1 반도체 칩을 제공하는 단계는,
    상기 제1 반도체 다이의 제 1 면에 상기 복수의 방열 핀들의 형상 및 배치에 상응하는 패턴들을 형성하는 단계;
    상기 제1 반도체 다이의 제 1 면에 전도성 접착층(conductive adhesive layer)을 형성하는 단계;
    상기 제1 반도체 다이의 제 1 면에 상기 히트 싱크를 접합하는 단계; 및
    상기 제1 반도체 다이와 상기 히트 싱크를 관통하는 상기 복수의 제1 TSV들을 형성하는 단계를 포함하는 것을 특징으로 하는 적층 칩 패키지의 제조 방법.
  13. 제1 반도체 다이, 상기 제1 반도체 다이를 관통하는 복수의 제1 관통 실리콘 비아(Through Silicon Via; TSV)들 및 상기 제1 반도체 다이에 접합되는 복수의 히트 싱크(heat sink)들을 포함하는 제1 반도체 칩을 제공하는 단계;
    제2 반도체 다이 및 상기 제2 반도체 다이를 관통하는 복수의 제2 TSV들을 각각 구비하는 복수의 제2 반도체 칩들을 제공하는 단계; 및
    상기 복수의 제2 반도체 칩들을 상기 제1 반도체 칩 상에 적층시키는 단계를 포함하고,
    상기 제1 반도체 다이는 서로 대향하는 제 1 면 및 제 2 면과 상기 제 1 면 및 상기 제 2 면을 연결하는 복수의 측면들을 구비하고, 상기 복수의 히트 싱크들은 상기 제1 반도체 다이의 상응하는 복수의 측면들에 각각 접합되는 적층 칩 패키지의 제조 방법.
  14. 제 13 항에 있어서, 상기 복수의 히트 싱크들은 베이스 방열판 및 상기 베이스 방열판의 외면들 중 상기 제1 반도체 다이와 접합되는 일면에 돌출되는 복수의 방열 핀들을 각각 포함하고,
    상기 제1 반도체 칩을 제공하는 단계는,
    상기 제1 반도체 다이의 복수의 측면들에 상기 복수의 방열 핀들의 형상 및 배치에 상응하는 패턴들을 각각 형성하는 단계;
    상기 제1 반도체 다이의 복수의 측면들에 전도성 접착층(conductive adhesive layer)을 각각 형성하는 단계;
    상기 제1 반도체 다이의 복수의 측면들에 상기 복수의 히트 싱크들을 각각 접합하는 단계; 및
    상기 제1 반도체 다이를 관통하는 상기 복수의 제1 TSV들을 형성하는 단계를 포함하는 것을 특징으로 하는 적층 칩 패키지의 제조 방법.
  15. 베이스 기판; 및
    상기 베이스 기판 상에 장착되는 적층 칩 패키지를 포함하고,
    상기 적층 칩 패키지는,
    제1 반도체 다이, 상기 제1 반도체 다이를 관통하는 복수의 제1 관통 실리콘 비아(Through Silicon Via; TSV)들 및 상기 제1 반도체 다이에 접합되는 적어도 하나의 히트 싱크(heat sink)를 포함하는 제1 반도체 칩; 및
    제2 반도체 다이 및 상기 제2 반도체 다이를 관통하는 복수의 제2 TSV들을 각각 구비하고 상기 제1 반도체 칩 상에 적층되는 복수의 제2 반도체 칩들을 포함하고,
    상기 제1 반도체 다이는 서로 대향하는 제 1 면 및 제 2 면과 상기 제 1 면 및 상기 제 2 면을 연결하는 복수의 측면들을 구비하고, 상기 적어도 하나의 히트 싱크는 상기 제1 반도체 다이의 제 1 면 또는 상기 제1 반도체 다이의 복수의 측면들에 접합되는 반도체 모듈.
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KR20210004027A (ko) * 2019-07-03 2021-01-13 에스케이하이닉스 주식회사 열 방출 구조를 포함하는 적층 반도체 패키지

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