KR101139526B1 - Liquid crystal display pannel and fabricating method thereof - Google Patents

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KR101139526B1
KR101139526B1 KR20050051653A KR20050051653A KR101139526B1 KR 101139526 B1 KR101139526 B1 KR 101139526B1 KR 20050051653 A KR20050051653 A KR 20050051653A KR 20050051653 A KR20050051653 A KR 20050051653A KR 101139526 B1 KR101139526 B1 KR 101139526B1
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liquid crystal
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crystal display
display panel
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KR20050051653A
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Inventor
박성진
송무형
최희동
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엘지디스플레이 주식회사
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Abstract

본 발명은 액정표시패널의 셀 갭을 균일화하여 액정표시패널의 수율을 향상시킬 수 있는 액정표시패널 및 그 제조방법에 관한 것이다. The present invention relates to a liquid crystal display panel and a manufacturing method that can improve the yield of the liquid crystal display panel and uniformize the cell gap of the liquid crystal display panel.
본 발명의 액정표시패널은 상부기판과; The liquid crystal display panel of the present invention and the upper substrate; 상기 상부기판과 대향되며 서로 교차되는 데이터라인 및 게이트라인, 상기 데이터라인 및 게이트라인의 교차로 마련되는 화소영역에 형성된 화소전극, 상기 데이터라인에 접속되는 소스전극, 상기 게이트라인에 접속되는 게이트전극 및 상기 화소전극에 접속되는 드레인전극, 상기 게이트라인 위에 형성되는 더미 소스/드레인전극패턴을 가지는 하부기판과; Facing the upper substrate and a gate electrode connected to the source electrode, the gate line connected to the pixel electrode, the data line formed on the pixel area is provided at the intersection of the data lines and the gate lines, the data lines and gate lines that cross each other and a drain electrode connected to the pixel electrode, and a lower substrate having a pile of the source / drain electrode pattern is formed on the gate line; 상기 상부기판과 상기 하부기판 사이의 갭을 유지하며 상기 더미 소스/드레인전극패턴 위에 위치하는 제1 패턴 스페이서와; Maintaining a gap between the upper substrate and the lower substrate, and a first spacer disposed on the dummy pattern of source / drain electrode pattern; 상기 상부기판과 상기 하부기판 사이에 위치하는 제2 패턴 스페이서를 구비하며, 상기 더미 소스/드레인전극패턴은 그 평면 형상이 원형이다. The upper substrate and a second spacer provided with a pattern, the dummy source / drain electrode pattern which is located between the lower substrate is a circular planar shape that.

Description

액정표시패널 및 그 제조방법{LIQUID CRYSTAL DISPLAY PANNEL AND FABRICATING METHOD THEREOF} The liquid crystal display panel and a method of manufacturing {LIQUID CRYSTAL DISPLAY PANNEL AND FABRICATING METHOD THEREOF}

도 1은 종래 액정표시패널을 나타내는 사시도. 1 is a perspective view showing a conventional liquid crystal display panel.

도 2는 종래 칼라필터 기판과 박막 트랜지스터 기판 간의 셀 갭을 유지하는 패턴 스페이서를 나타내는 단면도. Figure 2 is a cross-sectional view showing a spacer pattern to maintain a cell gap between the conventional color filter substrate and a TFT array panel.

도 3a 및 도 3b는 액정표시패널에 발생되는 터치 및 중력 불량을 설명하기 위한 도면. Figures 3a and 3b are views for explaining the touch and gravity badness occurring in the liquid crystal display panel.

도 4는 본 발명에 따른 액정표시패널을 일부분을 나타내는 단면도. Figure 4 is a cross-sectional view showing a portion of a liquid crystal display panel according to the present invention.

도 5는 본 발명에 따른 액정표시패널의 다른 부분을 나타내는 단면도. 5 is a cross-sectional view showing another portion of the liquid crystal display panel according to the present invention.

도 6a 내지 6d는 4 마스크 공정을 이용한 본 발명의 박막 트랜지스터 기판의 제조방법을 자세히 나타내는 단면도. Figure 6a to 6d are cross-sectional views showing in detail the method of manufacturing a TFT substrate according to the present invention using the four mask process.

도 7은 패턴 스페이서와 함께 셀 갭을 유지하는 더미 패턴들의 패터닝 불량을 나타내는 평면도. Figure 7 is a plan view showing a pattern defect of the dummy pattern to maintain a cell gap with a spacer pattern.

도 8a 내지 8e는 도 7에 도시된 더미 패턴들의 패터닝 불량이 나타나는 원인을 설명하기 위한 단면도. Figure 8a to 8e is a sectional view for explaining a cause of defects appearing this patterning of a dummy pattern shown in Fig.

도 9는 본 발명의 제1 실시 예에 따른 셀 갭 유지 패턴 스페이서를 나타내는 평면도. Figure 9 is a plan view showing a cell gap maintaining pattern the spacer according to the first embodiment of the present invention.

도 10은 본 발명의 제2 실시 예에 따른 셀 갭 유지 패턴 스페이서를 나타내는 평면도. Figure 10 is a plan view showing a cell gap maintaining pattern the spacer according to the second embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명> <Description of the Related Art>

1, 101 : 하부기판 2, 102 : 게이트라인 1, 101: a lower substrate 2, 102: gate line

4 : 데이터라인 6, 106 : 게이트 절연막 4: data line 6, 106: gate insulating film

11, 111 : 상부기판 12, 112 : 칼라필터 11, 111: upper substrate 12, 112: Color filter

13, 113 : 패턴 스페이서 14, 114 : 공통전극 13, 113: spacer pattern 14, 114: common electrode

16, 116 : 액정 18, 118 : 블랙 매트릭스 16, 116: Liquid crystal 18, 118: black matrix

30, 130 : 박막 트랜지스터 50, 150 : 보호막 30, 130: thin film transistor 50, 150: Shield

70 : 박막 트랜지스터 기판 80 : 칼라필터 기판 70: thin film transistor substrate 80: color filter substrate

132 : 게이트전극 134 : 소스전극 132: gate electrode 134: the source electrode

135 : 더미 소스/드레인전극패턴 136 : 드레인전극 135: dummy source / drain electrode pattern 136: drain electrode

138 : 활성층 140 : 오믹 접촉층 138: an active layer 140: ohmic contact layer

147 : 더미 반도체패턴 148 : 컨택홀 147: dummy semiconductor patterns 148: contact hole

본 발명의 액정표시패널 및 그 제조방법에 관한 것으로 특히, 액정표시패널의 셀 갭을 균일화하여 액정표시패널의 수율을 향상시킬 수 있는 액정표시패널 및 그 제조방법에 관한 것이다. It relates to a liquid crystal display panel and a manufacturing method of the present invention in particular, to a liquid crystal display panel and a manufacturing method that can improve the yield of the liquid crystal display panel and uniformize the cell gap of the liquid crystal display panel.

통상적으로, 액정표시장치(Liquid Crystal Display : LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. Typically, a liquid crystal display (Liquid Crystal Display: LCD) is to display an image by controlling the light transmittance of liquid crystal using an electric field. 이러한 액정표시장치는 도 1에 도시된 바와 같이 액정(16)을 사이에 두고 서로 대향하는 박막 트랜지스터 기판(70) 및 칼라필터 기판(80)을 구비한다. Such liquid crystal display device having a liquid crystal thin film transistor substrate 70 and the color filter substrate 80 that face each other across the 16 as shown in FIG.

칼라필터 기판(80)에는 빛샘 방지를 위한 블랙 매트릭스(18)와, 칼라 구현을 위한 칼라필터(12)와, 화소전극(22)과 수직전계를 이루는 공통전극(14)과, 그들 위에 액정 배향을 위해 도포된 상부 배향막을 포함하는 칼라필터 어레이가 상부기판(11) 위에 형성된다. A color filter substrate 80 has a black matrix 18 for the light leakage prevention, the color filter 12 and the pixel electrode 22 and common electrode 14, a liquid crystal on them forming a vertical electric field for a color implementation the color filter array comprising the upper alignment film is applied to be formed on the upper substrate 11.

박막 트랜지스터 기판(70)에는 서로 교차되게 형성된 게이트라인(2) 및 데이터라인(4)과, 그들(2, 4)의 교차부에 형성된 박막 트랜지스터(30)와, 박막 트랜지스터(30)와 접속된 화소전극(22)과, 그들 위에 액정 배향을 위해 도포된 하부 배향막을 포함하는 박막 트랜지스터 어레이가 하부기판(1) 위에 형성된다. And a thin film transistor substrate 70 has crossed be formed the gate line 2 and the data line 4 and the thin film transistor 30 formed at the intersection of them (2,4) to each other, connected to the thin film transistor 30 the thin film transistor array including a pixel electrode 22 and the lower alignment layer is applied to the liquid crystal alignment on them is formed on the lower substrate (1).

도 2를 참조하면, 패턴 스페이서(13)는 블랙 매트릭스(18)와 중첩되는 게이트라인(2) 또는 데이터라인(미도시) 위에 형성된다. 2, the spacer pattern 13 is formed on the black matrix and the gate line are overlapped (18) (2) or a data line (not shown). 칼라필터 기판(80)과 박막 트랜지스터 기판(70)은 패턴 스페이서(13)에 의해서 그 셀 갭이 유지되며, 패턴 스페이서(13)에 의해 유지되는 셀 갭에는 액정(16)이 주입된다. A color filter substrate 80 and the thin film transistor substrate 70 is maintained by the pattern that the cell gap spacer 13, and the liquid crystal 16, the cell gap is maintained by a spacer pattern 13 is injected.

한편, 패턴 스페이서(13)에 의해 유지되는 액정표시패널의 특정 부분에 외부 로부터 압력이 가해지게 되면 액정(16)은 도 3a에 도시된 바와 같이 그 배열이 변화게 된다. On the other hand, if a particular portion of the liquid crystal display panel is held by the spacer pattern 13 becomes the pressure applied from outside the liquid crystal 16 is changed to the arrangement as shown in Figure 3a. 이 때, 액정(16) 배열이 변화되는 액정표시패널의 특정 부분은 변형된 배열의 액정(16)에 의해 표시하고자 하는 화상이 구현할 수 없게 되며, 이와 같은 외부 압력에 의한 액정(16)의 배열 변형은 액정표시패널에 터치 불량을 발생시킴으로써 액정표시패널의 수율을 떨어뜨린다. At this time, the liquid crystal 16, a specific portion of the liquid crystal display panel and arranged in a change is not the image to be displayed by the liquid crystal 16 of the modified arrangement can be implemented, such an arrangement of the liquid crystal 16 due to such external pressure deformation lowers the yield of the liquid crystal display panel caused by a defect in the touch panel liquid crystal display.

또한, 패턴 스페이서(13)는 주로 유기물질이 스핀코팅 등의 도포방법으로 상부기판(11) 위에 전면도포되어 형성됨에 따라 스퍼터링, PECVD 등의 증착방법을 통하여 형성되는 전극물질 및 무기물질에 비하여 상부기판(11) 위에 고루 도포되지 않는 문제를 가지며 이 결과, 패턴 스페이서(13)는 그 형성시 상부기판(11) 위에 도포되는 편차로 인하여 액정표시패널의 전영역에서 그 균일성이 떨어지게 된다. Further, the pattern spacer 13 is mainly compared with the electrode material and an inorganic material formed by a vapor deposition method such as sputtering, PECVD depending on the formed organic material is over coated on the upper substrate 11 by a coating method such as spin coating the top having a non-uniformly applied to the problem on the substrate 11. as a result, the spacer pattern 13 is dropped is that uniformity in the entire region of the liquid crystal display panel due to the deviation is applied thereon in forming the upper substrate (11).

이 때, 액정(16)은 도 3b에 도시된 바와 같이 불균일하게 형성된 패턴 스페이서(13)와 중력에 영향으로 액정표시패널의 하부로 이동하게 되며, 이와 같은 중력에 의한 액정(16)의 이동은 액정표시패널에 표시하고자 하는 화상을 구현할 수 없는 중력 불량을 발생시킴으로써 액정표시패널의 수율을 떨어뜨린다. At this time, the liquid crystal 16 has a will be unevenly formed move to the bottom of the pattern the spacer 13 and the liquid crystal display panel under the influence of gravity as described, this movement of the liquid crystal 16 of the same gravity as shown in Figure 3b is by generating the gravity defect is unable to implement the image to be displayed on the liquid crystal display panel lowers the yield of the liquid crystal display panel.

따라서, 본 발명의 목적은 액정표시패널의 셀 갭을 균일화하여 액정표시패널의 수율을 향상시킬 수 있는 액정표시패널 및 그 제조방법을 제공함에 있다. Accordingly, it is an object of the present invention to provide a liquid crystal display panel and a manufacturing method that can improve the yield of the liquid crystal display panel and uniformize the cell gap of the liquid crystal display panel.

상기의 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 액정표시패널은 상부기판과; In order to achieve the above object, a liquid crystal display panel according to an embodiment of the present invention, the upper substrate; 상기 상부기판과 대향되며 서로 교차되는 데이터라인 및 게이트라인, 상기 데이터라인 및 게이트라인의 교차로 마련되는 화소영역에 형성된 화소전극, 상기 데이터라인에 접속되는 소스전극, 상기 게이트라인에 접속되는 게이트전극 및 상기 화소전극에 접속되는 드레인전극, 상기 게이트라인 위에 형성되는 더미 소스/드레인전극패턴을 가지는 하부기판과; Facing the upper substrate and a gate electrode connected to the source electrode, the gate line connected to the pixel electrode, the data line formed on the pixel area is provided at the intersection of the data lines and the gate lines, the data lines and gate lines that cross each other and a drain electrode connected to the pixel electrode, and a lower substrate having a pile of the source / drain electrode pattern is formed on the gate line; 상기 상부기판과 상기 하부기판 사이의 갭을 유지하며 상기 더미 소스/드레인전극패턴 위에 위치하는 제1 패턴 스페이서와; Maintaining a gap between the upper substrate and the lower substrate, and a first spacer disposed on the dummy pattern of source / drain electrode pattern; 상기 상부기판과 상기 하부기판 사이에 위치하는 제2 패턴 스페이서를 구비하며, 상기 더미 소스/드레인전극패턴은 그 평면 형상이 원형이다. The upper substrate and a second spacer provided with a pattern, the dummy source / drain electrode pattern which is located between the lower substrate is a circular planar shape that.

상기 더미 소스/드레인전극패턴은 상기 소스전극 및 상기 드레인전극과 동일물질이다. The dummy source / drain electrode pattern is the same material as that of the source electrode and the drain electrode.

상기 더미 소스/드레인전극패턴의 폭은 상기 제1 패턴 스페이서의 폭보다 작다. The pile width of the source / drain electrode pattern is smaller than the width of the first pattern the spacer.

상기 액정표시패널은 상기 소스전극 및 상기 드레인전극 아래에 형성되는 활성층 및 오믹 접촉층과; The liquid crystal display panel is an active layer and an ohmic contact layer formed under the source electrode and the drain electrode; 상기 활성층 및 오믹 접촉층과 동일물질로 상기 더미 소스/드레인전극패턴 아래에 형성되는 더미 반도체패턴을 더 구비하며, 상기 더미 반도체패턴은 그 평면 형상이 원형이다. The active layer and the ohmic semiconductor further includes a dummy pattern is formed under the dummy source / drain electrode pattern in the contact layer and the same material, and the dummy semiconductor pattern is a circle that is flat.

상기 더미 반도체패턴의 폭은 상기 제1 패턴 스페이서의 폭보다 작다. The width of the dummy semiconductor pattern is smaller than the width of the first pattern the spacer.

상기 제1 및 제2 패턴 스페이서는 서로 인접하게 위치한다. The first and second pattern spacer is located adjacent to one another.

상기 제1 및 제2 패턴 스페이서는 서로 교번적으로 위치한다. The first and second pattern spacer is positioned to each other alternately.

상기 제1 패턴 스페이서와 제1 패턴 스페이서 사이에는 적어도 2개 이상의 상기 제2 패턴 스페이서가 위치한다. Wherein the first pattern and the spacer and the first pattern, at least two or more spacers between the spacer and the second pattern position.

본 발명의 실시 예에 따른 액정표시패널의 제조방법은 게이트라인 및 상기 게이트라인과 접속되는 게이트전극을 형성하는 단계와; Method of manufacturing the liquid crystal display panel according to an embodiment of the present invention comprises the steps of forming a gate electrode connected to the gate line and the gate line; 상기 게이트라인과 교차되는 데이터라인, 상기 데이터라인에 접속되는 소스전극, 상기 게이트라인과 데이터라인의 교차로 마련되는 화소영역에 형성될 화소전극에 접속되는 드레인전극, 상기 게이트라인 위에 더미 소스/드레인전극패턴을 형성하는 단계와; The gate lines and crossing in which the data line, a source electrode connected to the data line, the gate line and the intersection of the data line is provided connected to the pixel electrode to be formed on the pixel region in which a drain electrode, a dummy source / drain on the gate line electrode forming a pattern; 상기 화소영역에 상기 화소전극을 형성하여 하부기판을 마련하는 단계와; Comprising: providing a lower substrate to form the pixel electrode in the pixel region; 상기 하부기판과 대향되며 상기 하부기판과의 갭을 유지함과 아울러 상기 하부기판의 상기 더미 소스/드레인전극패턴 위에 위치하는 제1 패턴 스페이서 및 상기 게이트라인 위에 위치하는 제2 패턴 스페이서를 가지는 상부기판을 마련하는 단계를 포함하며, 상기 더미 소스/드레인전극패턴은 그 평면 형상이 원형으로 형성된다. Facing the bottom substrate and the top substrate having a second pattern spacer that is formed on the first pattern the spacer and the gate line and a well that is formed on the dummy source / drain electrode pattern of the lower substrate maintaining a gap between the lower substrate comprising the step of providing, and the dummy source / drain electrode pattern is a planar shape that is formed in a circular shape.

상기 게이트라인 위에 상기 더미 소스/드레인전극패턴을 형성하는 단계는, 상기 게이트라인 위에 게이트 절연막을 형성하는 단계와; Forming a dummy source / drain electrode pattern on the gate line, forming a gate insulating film on the gate lines; 상기 게이트 절연막 위에 소스/드레인전극층을 도포하는 단계와; Applying a source / drain electrode layer over the gate insulating film; 상기 소스/드레인전극층 위에 상기 더미 소스/드레인전극패턴이 형성될 위치에 평면 형상이 원형인 포토레지스트패턴을 형성하는 단계와; Forming the source / the dummy source / drain electrodes of the photoresist pattern is a flat circular shape at a position to be formed on the drain electrode pattern; 상기 평면 형상이 원형인 포토레지스트패턴을 마스크로 상기 더미 소스/드레인전극패턴을 형성하는 단계를 포함한다. The photoresist pattern as a mask, the planar shape is circular and a step of forming the pile of the source / drain electrode pattern.

상기 액정표시패널의 제조방법은 상기 소스전극 및 상기 드레인전극 아래에 활성층 및 오믹 접촉층을 형성하는 단계와; Method for producing the liquid crystal display panel includes forming an active layer and an ohmic contact layer under the source electrode and the drain electrode; 상기 활성층 및 오믹 접촉층과 동일공 정으로 상기 더미 소스/드레인전극패턴 아래에 더미 반도체패턴을 형성하는 단계를 더 포함하며, 상기 더미 반도체패턴은 그 평면 형상이 원형으로 형성된다. The active layer and further comprising the step of forming the dummy semiconductor pattern under the dummy source / drain electrode pattern in ohmic contact layer and the same fair, the dummy semiconductor pattern is that the planar shape is formed in a circular shape.

상기 더미 반도체패턴을 형성하는 단계는, 상기 게이트라인 위에 게이트 절연막을 형성하는 단계와; Wherein forming the dummy semiconductor pattern, and forming a gate insulating film on the gate lines; 상기 게이트 절연막 위에 반도체층을 도포하는 단계와; Applying a semiconductor layer on the gate insulating film; 상기 반도체층 위에 상기 더미 반도체패턴이 형성될 위치에 평면 형상이 원형인 포토레지스트패턴을 형성하는 단계와; Wherein forming the dummy photoresist on the planar shape where the semiconductor pattern to form a circular pattern on the semiconductor layer; 상기 평면 형상이 원형인 포토레지스트패턴을 마스크로 상기 더미 반도체패턴을 형성하는 단계를 포함한다. The photoresist pattern as a mask, the planar shape is circular and a step of forming the dummy semiconductor pattern.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다. Other objects and advantages of the present invention in addition to the above-described object will be revealed clearly through the description of the preferred embodiment of the invention taken in conjunction with the accompanying drawings.

이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 10을 참조하여 상세하게 설명하기로 한다. With reference to figures 4 to 10 the preferred embodiment of the present invention will be described in detail.

도 4는 본 발명에 따른 액정표시패널을 일부분을 나타내는 단면도이며, 도 5는 본 발명에 따른 액정표시패널의 다른 부분을 나타내는 단면도이다. Figure 4 is a cross-sectional view showing a portion of a liquid crystal display panel according to the invention, Figure 5 is a cross-sectional view showing another portion of the liquid crystal display panel according to the present invention.

도 4 및 도 5를 참조하면, 본 발명에 따른 액정표시패널의 칼라필터 기판은 상부기판(111) 위에 게이트라인(102) 또는 데이터라인(미도시)과 대응되는 위치에 형성되어 셀 영역을 구획하는 블랙 매트릭스(118)와, 블랙 매트릭스(118)에 의해 구획된 셀 영역에 칼라 화상의 구현을 위한 칼라필터(112)와, 화소전극(122)과 수직전계를 이루는 공통전극(114) 및 액정표시패널의 셀 갭을 유지하는 제1 패턴 스페이서(113a)를 구비한다. 4 and 5, the color filter substrate of a liquid crystal display panel according to the invention is formed at a position corresponding to the upper substrate 111, the gate line 102 or data line (not shown) over the compartments to the cell area the black matrix 118 and the black and the color filter 112 in the cell area defined by a matrix 118 for the implementation of a color image, the pixel electrode 122 and the common electrode 114 and the liquid crystal forming a vertical electric field to and a first spacer pattern (113a) for maintaining the cell gap of the display panel.

또한, 액정표시패널의 박막 트랜지스터(Thin Film Transister : 이하, “TFT ”라 함)기판은 하부기판(101) 위에 게이트 절연막(106)을 사이에 두고 데이터라인(미도시)과 교차하는 게이트라인(102)과, 데이터라인과 게이트라인(102)의 교차부마다 형성되는 TFT(130)와, 데이터라인과 게이트라인(102)의 교차구조로 마련된 셀 영역에 형성된 화소전극(122)을 구비한다. In addition, the thin film transistor of the liquid crystal display panel (Thin Film Transister: hereinafter, "TFT" hereinafter) substrate is interposed between the lower substrate 101, the gate insulating film 106 over a data line (not shown) and gate lines crossing ( 102), provided with a pixel electrode 122 formed in the cell area provided by crossing structure of the data line and the gate line (and the TFT (130) is formed for each cross-section of 102), the data line and the gate line 102.

TFT(130)는 게이트라인(102)의 게이트신호에 응답하여 데이터라인의 화소신호를 화소전극(122) 공급한다. TFT (130) in response to the gate signal of the gate line 102 supplies a pixel signal of the data line pixel electrode 122. 이를 위하여, TFT(130)는 게이트라인(102)에 접속된 게이트전극(132)과, 데이터라인에 접속되는 소스전극(134)과, 화소전극(122)에 접속된 드레인전극(136)과, 게이트전극(132)과 중첩되고 소스전극(134)과 드레인전극(136) 사이에 채널을 형성하는 활성층(138)을 구비한다. To this end, TFT (130) is a gate electrode a drain electrode 136 is connected to 132, a source electrode 134 and the pixel electrode 122 connected to the data line connected to the gate line 102, overlap with the gate electrode 132 is provided with an active layer 138 forming a channel between the source electrode 134 and drain electrode 136. 이러한 활성층(138) 위에는 소스전극(134) 및 드레인전극(136)의 오믹 접촉을 위한 오믹 접촉층(140)이 더 형성된다. An ohmic contact layer 140 for ohmic contact of this active layer 138, the source electrode 134 and drain electrode 136 is further formed on top of this.

본 발명의 실시 예에 따른 액정표시패널의 하부기판(101) 위에는 상부기판(111)과의 합착 시에 제1 패턴 스페이서(113a)와 대응되는 소정의 위치에 더미 소스/드레인전극패턴(135) 및 더미 반도체패턴(147)이 형성된다. The first pattern the spacer (113a), the dummy source / drain electrode pattern 135 in a predetermined position corresponding to the above the lower substrate 101 of the liquid crystal display panel according to an embodiment of the present invention at the time of cementation of the upper substrate (111) and the pile semiconductor pattern 147 is formed. 이 때, 더미 소스/드레인전극패턴(135) 및 더미 반도체패턴(147)은 도 4에 도시된 바와 같이 그 형성되는 폭이 제1 패턴 스페이서(113a)의 폭보다 작게 형성된다. At this time, the dummy source / drain electrode pattern 135 and the dummy semiconductor pattern (147) is formed with its width which is formed as shown smaller than the width of the first pattern the spacer (113a) in FIG. 이는, 제1 패턴 스페이서(113a)와 더미 소스/드레인전극패턴(135) 및 더미 반도체패턴(147)이 서로 접촉됨으로 인하여 발생하는 마찰력을 줄이기 위함이다. This first pattern is a spacer (113a) and the dummy reduce the friction arising doemeuro source / drain electrode pattern 135 and the dummy semiconductor pattern (147) are in contact with each other in order.

더미 소스/드레인전극패턴(135) 및 더미 반도체패턴(147)이 형성되는 하부기판(101)의 소정의 위치는 도 4에 도시된 바와 같이 주로 서로 인접하게 형성되는 2개의 제1 및 제2 패턴 스페이서(113a, 113b) 중 어느 하나인 제1 패턴 스페이서(113a)와 합착되는 위치이다. Pile predetermined position comprises two first and second patterns being formed mainly adjacent each other as shown in Figure 4 of the source / drain electrode pattern 135 and the dummy semiconductor pattern the lower substrate 101 to be 147, it is formed the position of the seated and a spacer (113a, 113b) one of the first pattern the spacer (113a) of the. 이와 달리, 더미 소스/드레인전극패턴(135) 및 더미 반도체패턴(147)이 형성되는 하부기판(101)의 소정의 위치는 서로 인접하게 형성되는 3개 이상의 패턴 스페이서 중 어느 하나의 패턴 스페이서와 합착되는 위치이어도 무방하다. Alternatively, the dummy source / drain electrode pattern 135 and the dummy semiconductor pattern (147) is any one of the pattern spacer and attached to each other in three or more patterns the spacer is a predetermined position of the lower substrate 101 is formed is formed adjacent to each other It may be located but may be.

이와 같이 본 발명의 액정표시패널은 서로 인접하게 형성되는 2개의 제1 및 제2 패턴 스페이서(113a, 113b) 중 어느 하나인 제1 패턴 스페이서(113a)와 더미 소스/드레인전극패턴(135) 및 더미 반도체패턴(147)에 의해 칼라필터 기판과 TFT 기판의 셀 갭이 유지된다. Thus any one of the first pattern the spacer (113a) and the dummy source / drain electrode pattern 135 of the liquid crystal display of the invention the panel has two first and second patterns spacer (113a, 113b) formed adjacent to each other and the cell gap of the color filter substrate and the TFT substrate is held by the dummy semiconductor pattern (147). 이 결과, 액정표시패널의 특정 부분에 외부로부터 압력이 가해지는 경우 그 아래에 더미 소스/드레인전극패턴(135) 및 더미 반도체패턴(147)이 형성되지 않은 제2 패턴 스페이서(113b)가 외부 압력을 흡수하므로 인하여 본 발명의 액정표시패널은 액정(116)의 배열 변형을 방지 액정표시패널에 나타나는 터치 불량을 방지할 수 있다. As a result, in the case where the pressure from the outside of a specific area in the liquid crystal display panel applied to the dummy source under his / drain electrode pattern 135 and the dummy semiconductor patterns 147 it is not formed in the second pattern the spacer (113b), the external pressure a liquid crystal display panel according to the present invention because it can be absorbed to prevent the touch defect appears the deformation of the liquid crystal array 116 to prevent the liquid crystal display panel.

또한, 제1 패턴 스페이서(113a)가 상부기판(111) 위에 도포되는 편차로 인하여 액정표시패널의 전영역에서 불균일하게 형성되는 경우 더미 소스/드레인전극패턴(135) 및 더미 반도체패턴(147)은 액정(116)이 중력에 의하여 액정표시패널의 하부로 이동하는 것을 방지하여 액정표시패널에 나타나는 중력 불량을 방지할 수 있다. Also, the first pattern the spacer (113a), the upper substrate 111 due to the deviation is applied on the pile of the source / drain electrode pattern 135 and the dummy semiconductor pattern 147. If formed non-uniformly in the entire region of the liquid crystal display panel liquid crystal (116) prevents the movement to the lower portion of the liquid crystal display panel by gravity and it is possible to prevent the gravity defects may appear on the liquid crystal display panel.

이하, 4 마스크 공정을 이용한 본 발명의 TFT 기판의 제조방법을 도 6a 내지 6d를 참조하여 설명하면 다음과 같다. Hereinafter, it will be explained with reference to Figs. 6a-6d a method of manufacturing the TFT substrate of the present invention using a fourth mask process as follows.

도 6a를 참조하면, 제1 마스크 공정을 이용하여 하부기판(101) 위에 게이트라인(102) 및 게이트전극(132)이 형성된다. Referring to Figure 6a, the first to use a masking process the lower substrate 101. The gate lines 102 and the gate electrode 132 is formed on.

이를 상세히 설명하면, 하부기판(102) 위에 스퍼터링 방법 등의 증착방법을 통해 게이트금속층이 형성된다. This will be described in detail, the gate metal layer is formed by a deposition method such as a sputtering method on the lower substrate (102). 이어서, 제1 마스크를 이용한 포토리소그래피 공 정과 식각공정으로 게이트금속층이 패터닝됨으로써 게이트라인(102) 및 게이트전극(132)이 형성된다. Then, the first mask photolithography ball Jung being a patterned gate metal layer as an etching process the gate line 102 and gate electrode 132 is formed using. 게이트금속층의 재료로는 알루미늄(Al), 알루미늄/네오듐(Al/Nd)을 포함하는 알루미늄계 금속 등이 이용된다. A gate metal material is an aluminum-based metal or the like containing an aluminum (Al), aluminum / neodymium (Al / Nd) is used.

이어, 게이트라인(102) 및 게이트전극(132)이 형성된 하부기판(102) 위에 게이트 절연막(106)이 전면도포된다. Next, the gate line 102 and gate electrode 132 is formed, a lower substrate 102, the gate insulating film 106 on the front is applied to. 그리고, 제2 마스크 공정을 이용하여 도 6b에 도시된 바와 같이 게이트 절연막(106) 위에 활성층(138), 오믹 접촉층(140), 데이터라인(미도시), 소스전극(134) 및 드레인전극(136)과, 더미 소스/드레인전극패턴(135) 및 더미 반도체패턴(147)이 형성된다. In the second to use a masking process to an active layer 138 on the gate insulating film 106 as shown in Figure 6b, the ohmic contact layer 140, a data line (not shown), a source electrode 134 and a drain electrode ( 136) and the dummy source / drain electrode pattern 135 and the dummy semiconductor pattern (147) is formed.

이를 상세히 설명하면, 게이트 절연막(106) 위에 PECVD, 스퍼터링 등의 증착방법을 통해 제1 반도체층, 제2 반도체층, 그리고 소스/드레인금속층이 순차적으로 증착된다. This will be described in detail, the gate insulating film 106 over the first semiconductor layer by a deposition method such as PECVD, sputtering, and the second semiconductor layer, and source / drain metal layer is deposited in order. 그 다음, 소스/드레인금속층 위에 포토레지스트막을 형성한 후 부분 노광 제2 마스크가 하부기판(101) 상부에 정렬된다. Then, the exposed part after forming a photoresist film on the source / drain metal 2 mask is arranged on the upper bottom substrate 101. The 제2 마스크를 이용하여 포토레지스트막을 노광한 후 현상함으로써 제2 마스크의 차단부와 부분 노광부에 대응하여 차단영역과 부분 노광영역에서 단차를 갖는 포토레지스트 패턴이 형성된다. The photoresist pattern by developing after exposing two using a mask a photoresist film having a step in the block area and the portion exposed areas corresponding to the blocked portion and the portion of the exposed portion of the second mask is formed. 즉, 부분 노광영역에 형성된 포토레지스트 패턴은 차단영역에서 형성된 제1 높이를 갖는 포토레지스트 패턴보다 낮은 제2 높이를 갖게 된다. That is, a photoresist pattern formed on a portion exposed areas will have a lower height than the second photoresist pattern having a first height defined from the walls.

이러한 포토레지스트 패턴을 마스크로 이용한 습식 식각공정으로 소스/드레인금속층이 패터닝됨으로써 데이터라인과, 데이터라인과 접속되는 소스전극(134) 및 드레인전극(136)과 더미 소스/드레인금속패턴(135)이 형성된다. The picture source, a resist pattern by a wet etching process using a mask / drain metal layer is patterned by being a data line, a source electrode 134 and drain electrode 136 and the dummy source / drain metal pattern 135 are connected to the data line is It is formed.

그리고, 포토레지스트 패턴을 마스크로 이용한 건식 식각공정으로 제1 및 제 2 반도체층이 패터닝됨으로써 오믹 접촉층(140) 및 활성층(138)과 더미 반도체패턴(147)이 형성된다. And, picture the first and the second semiconductor layer is patterned by dry etching process using the resist pattern as a mask, whereby the ohmic contact layer 140 and the active layer 138 and the dummy semiconductor pattern (147) is formed. 이어서, 산소(O 2 ) 플라즈마를 이용한 애싱(Ashing) 공정으로 부분 노광영역에 제2 높이를 갖는 포토레지스트 패턴은 제거되고, 차단영역에 제1 높이를 갖는 포토레지스트 패턴은 높이가 낮아진 상태가 된다. Then, the oxygen (O 2) a photoresist pattern having a second height in the portions exposed areas by ashing (Ashing) process using the plasma is removed, a photoresist pattern having a first height to blocking area is the status height lower . 이러한 포토레지스트 패턴을 이용한 식각공정으로 부분 노광영역 즉, TFT의 채널부에 형성된 소스/드레인금속층과 오믹 접촉층(140)이 제거되어 채널부의 활성층(138)이 노출되어 소스전극(134)과 드레인전극(136)이 분리되며, 이와 동시에 더미 소스/드레인전극패턴(135)이 더미 반도체패턴(147) 위에 형성된다. The photoresist pattern is exposed portion by etching process area using i.e., a source formed in the channel portion of the TFT / drain metal layer and the ohmic contact layer 140 is to remove the active layer 138, the channel section is exposed source electrode 134 and the drain and electrode 136 are separated at the same time the pile of the source / drain electrode pattern 135 is formed over the dummy semiconductor pattern (147).

여기서, 제1 반도체층으로는 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층으로는 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. Here, the first semiconductor layer is of amorphous silicon is used impurity is not doped, and the second semiconductor layer has the impurity of N-type or P-type doped amorphous silicon is used. 또한, 소스/드레인금속층의 재료로는 몰리브덴(Mo), 구리(Gu) 등과 같은 금속이 이용된다. Further, a material of the source / drain metal layer is a metal such as molybdenum (Mo), copper (Gu) is used.

이어서, 소스전극(134) 및 드레인전극(136)이 형성된 하부기판(101) 위에 무기 절연물질 또는 유기절연물질이 전면 형성됨으로써 도 6c에 도시된 바와 같이 보호막(150)이 형성된다. Then, the protective film 150, as shown in Figure 6c being a inorganic insulating material or organic insulating material forming the front is formed on the source electrode 134 and a drain electrode below the substrate 101, 136 is formed. 이 보호막(150)과 게이트 절연막(112)이 제3 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝됨으로써 드레인전극(136)을 노출시키는 컨택홀(148)이 형성된다. Whereby the protective film 150 and the gate insulating film 112 is patterned in a photolithography process and an etching process using a third mask is formed with a contact hole 148 for exposing the drain electrode 136.

이후, 보호막(150)이 형성된 하부기판(102) 위에는 도 6d에 도시된 바와 같이 화소전극(122)이 형성된다. Then, the protective film formed on the lower substrate 102, 150 is formed with a pixel electrode 122 is formed as shown in Figure 6d.

이를 상세히 하면, 보호막(150)이 형성된 하부기판(101) 위에 스퍼터링 등의 증착방법으로 투명금속막과 포토레지스트막이 형성되며 이어서, 제4 마스크를 이용하여 화소전극(122)을 형성한다. Specifically to form a pixel electrode 122, and then vapor deposition method to form a transparent metal film and the photoresist film, by using a fourth mask such as sputtering on the protective film underlying substrate 101 (150) is formed. 화소전극(122)은 컨택홀(148)을 통하여 노출된 드레인전극(136)과 접촉된다. The pixel electrode 122 is in contact with the drain electrode 136 exposed through the contact hole 148. 투명금속막의 재료로는 인듐 틴 옥사이드(Induim Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드 (Induim Tin Zinc Oxide : ITZO) 및 인듐 징크 옥사이드(Induim Zinc Oxide : IZO) 중 어느 하나가 이용된다. A transparent metal film material is indium tin oxide (Induim Tin Oxide: ITO), tin oxide (Tin Oxide: TO), indium tin zinc oxide (Induim Tin Zinc Oxide: ITZO), and indium zinc oxide (Induim Zinc Oxide: IZO) of either one can be used.

그러나, 이러한 4 마스크 공정을 이용한 TFT 기판의 형성 시 더미 소스/드레인전극패턴(135)에는 도 7에 도시된 바와 같이 그 외곽부에서 패터닝 불량이 빈번히 발생한다. However, often the patterning defect occurs in that the outer frame unit, as such the formation of the TFT substrate 4 using a masking process dummy source / drain electrode pattern 135 is shown in Fig.

이하, 도 8a 내지 도 8e를 참조하여 더미 소스/드레인전극패턴(135)의 패터닝 불량이 나타나는 이유를 설명하면 다음과 같다. Referring now to Figure 8a to Figure 8e to explain why this may appear patterned defects dummy source / drain electrode pattern 135, as follows.

도 8a를 참조하면, 게이트 절연막(106)이 형성된 하부기판(101) 위에 PECVD, 스퍼터링 등의 증착방법을 통해 제1 반도체층(138a), 제2 반도체층(140a), 그리고 소스/드레인금속층(135a)이 순차적으로 증착된다. Referring to Figure 8a, the gate insulating film 106 is formed in the lower substrate 101 over PECVD, the first semiconductor layer (138a) by a deposition method such as sputtering, a second semiconductor layer (140a), and the source / drain metal layer ( 135a) is deposited in order. 그 다음, 소스/드레인금속층(135a) 위에 포토레지스트막을 형성한 다음 부분 노광 제2 마스크가 하부기판(101) 상부에 정렬되고 제2 마스크를 이용하여 포토레지스트막을 노광한 후 현상함으로써 제2 마스크의 차단부와 부분 노광부에 대응하여 차단영역과 부분 노광영역에서 단차를 갖는 포토레지스트 패턴(160)이 형성된다. Then, the second mask by developing after the source / drain metal layer (135a) over the photoresist film is formed, and then parts exposed second mask is aligned to the upper the lower substrate 101 is exposed photoresist film using the second mask, the photoresist pattern 160 corresponding to the blocking portion and the exposed portion having a step portion in the blocking region and partial exposure area is formed. 이 때, 부분 노광영역에 형성된 포토레지스트 패턴(160)은 차단영역에서 형성된 제1 높이(h1)를 갖는 포토레지스트 패턴(160)보다 낮은 제2 높이(h2)를 갖게 된다. At this time, the photoresist pattern 160 is formed in a portion exposed areas will have a second height lower than the photo-resist pattern 160 having a first height (h1) (h2) formed in the walls. 여기서, 포토레지스트 패턴(160)은 더미 소스/드레인전극패턴(135)이 형성되는 위치에서는 제1 높이(h1)를 가지도록 형성되며, 더미 반도체패턴(147)이 형성되는 위치에서는 제2 높이(h2)를 가지도록 형성된다. Here, the photoresist pattern 160 is in the position where the pile of the source / drain electrode pattern 135 is formed is formed to have a first height (h1), the position at which the dummy semiconductor pattern (147) is formed a second height ( It is formed to have a h2).

이어, 포토레지스트 패턴(160)을 마스크로 이용한 습식 식각공정으로 소스/드레인금속층이 패터닝됨으로써 도 8b에 도시된 바와 같이 데이터라인과, 데이터라인과 접속되는 소스전극(134) 및 드레인전극(136)과, 더미 소스/드레인전극패턴(135)이 형성되고, 포토레지스트 패턴(160)을 마스크로 이용한 건식 식각공정으로 제1 및 제2 반도체층(138a, 140a)이 패터닝됨으로써 도 8c에 도시된 바와 같이 오믹 접촉층(140) 및 활성층(138)과 더미 반도체패턴(147)이 형성된다. Next, the picture being a resist pattern 160 is patterned source / drain metal layer by a wet etching process using a mask, Figure 8b a source electrode 134 and drain electrode 136, which is connected to the data line, a data line, as shown in and dummy source / drain electrode pattern 135 is formed, a dry etching process using the photoresist pattern 160 as a mask, the first and second semiconductor layers (138a, 140a) shown in Figure 8c being a patterned as the ohmic contact layer 140 and the active layer 138 and the dummy semiconductor patterns 147 are formed.

이어서, 도 8d를 참조하면 산소(O 2 ) 플라즈마를 이용한 애싱(Ashing)공정으로 부분 노광영역에 제2 높이(h2)를 갖는 포토레지스트 패턴은 제거되고, 차단영역에 제1 높이(h1)를 갖는 포토레지스트 패턴은 높이가 낮아진 상태가 된다. Then, referring to Figure 8d oxygen (O 2) a photoresist pattern having a second height (h2) in the portion exposed areas by ashing (Ashing) process using the plasma is removed and a first height (h1) in the walls the photoresist pattern having a height lower is the state.

그런 다음, 도 8e에 도시된 바와 같이 포토레지스트 패턴(160)을 이용한 애싱공정으로 부분 노광영역 즉, TFT의 채널부에 형성된 소스/드레인금속층(135a)과 오믹 접촉층(140)이 제거되며, 이와 동시에 더미 소스/드레인전극패턴(135)이 형성된다. Then, the and the photoresist pattern 160, the source / drain metal layer (135a) and the ohmic contact layer 140 formed on a portion exposed areas that is, the channel portion of the TFT by the ashing process using the removal as shown in Figure 8e, the pile is at the same time the source / drain electrode pattern 135 is formed.

그러나, 이러한 액정표시패널의 더미 소스/드레인전극패턴(135)에는 노광 및 현상공정과, 산소(O 2 ) 플라즈마를 이용한 애싱(Ashing)공정 등을 포함하는 포토리쏘 그래피 공정에 의한 패터닝 불량이 빈번히 발생하며 이로 인하여 도 7과 같은 더미 소스/드레인금속패턴(135)의 유실이 발생되며, 이 결과 액정표시패널의 셀 갭의 균일성이 저하된다. However, a patterning defect due to the photolithography process, or the like ashing (Ashing) processes often include using the exposure and development step, and oxygen (O 2) plasma dummy source / drain electrode pattern 135 of the liquid crystal display panel due to this loss occurs, and is the generation of a pile of the source / drain metal pattern 135, as shown in FIG. 7, this results in the uniformity of the cell gap of the liquid crystal display panel is lowered.

이는 더미 소스/드레인금속패턴(135)을 형성하기 위한 포토레지스트 패턴(160)의 형상이 사각형으로 패터닝됨에 따라 나타나는 현상으로 특히, 이러한 더미 소스/드레인금속패턴(135)의 유실은 사각형의 포토레지스트 패턴(160)의 모서리부분에서 주로 발생된다. This loss of the photoresist pattern 160 is developed with particular, such a pile of source / drain metal pattern 135 appears as the shape is patterned into a rectangle for forming the pile of the source / drain metal pattern 135 are photoresist of square It is mainly generated in the corner portion of the pattern 160.

따라서, 본 발명의 실시 예에 따른 액정표시패널은 도 9에 도시된 바와 같이 더미 소스/드레인금속패턴(135)을 사각형이 아니 원형으로 형성한다. Accordingly, the liquid crystal display according to an embodiment of the invention the panel is to form a pile of the source / drain metal pattern 135, as shown in Figure 9 as not rectangular circular.

즉, 더미 소스/드레인금속패턴(135)을 형성하기 위한 포토레지스트 패턴을 원형으로 형성하여 노광 및 현상공정과, 산소(O 2 ) 플라즈마를 이용한 애싱(Ashing)공정을 포함하는 포토리쏘그래피 공정에서 더미 소스/드레인금속패턴(135)의 모서리 부분이 유실되는 것을 방지하며, 이로 인하여 액정표시패널의 셀 갭의 균일성을 향상시킬 수 있다. That is, by forming a photoresist pattern for forming the dummy source / drain metal pattern 135, a circular exposure and development step, oxygen (O 2) in a photolithography process, including the ashing (Ashing) process using a plasma pile prevent the corners of the chamber of the source / drain metal pattern 135, and this reason it is possible to improve the uniformity of the cell gap of the liquid crystal display panel.

또한, 본 발명의 실시 예에 따른 액정표시패널은 도 10에 도시된 바와 같이 더미 소스/드레인금속패턴(135) 및 더미 반도체패턴(147)을 모두 원형으로 형성한다. In the liquid crystal display panel according to an embodiment of the present invention is all of the dummy source / drain metal pattern 135 and the dummy semiconductor pattern 147. As shown in Figure 10 formed in a circular shape. 이에 따라, 본 발명의 실시 예에 따른 액정표시패널은 노광 및 현상공정과, 산소(O 2 ) 플라즈마를 이용한 애싱공정을 포함하는 포토리쏘그래피 공정에서 더미 소스/드레인금속패턴(135) 및 더미 반도체패턴(147)의 모서리 부분이 유실되는 것을 방지할 수 있으며, 이로 인하여 액정표시패널의 셀 갭의 균일성을 더욱 향상시킬 수 있다. Accordingly, the liquid crystal display according to an embodiment of the present invention panel is exposure and development step, oxygen (O 2) dummy source from the photolithography process, including the ashing process using a plasma / drain metal pattern 135 and the dummy semiconductor possible to prevent the corner portion of the pattern 147 is lost, and this reason it is possible to further improve the uniformity of the cell gap of the liquid crystal display panel.

본 발명의 실시 예에 따른 액정표시패널의 제조방법은 전술한 4 마스크를 이용한 TFT 기판의 제조방법에서 더미 소스/드레인전극패턴(135) 및 더미 반도체패턴(147)를 형성하는 포토레지스트 패턴(160)을 원형으로 형성하는 것을 제외하고는 동일하므로 이에 대한 상세한 설명은 생략하기로 한다. Method of manufacturing the liquid crystal display panel according to an embodiment of the present invention to form a dummy source / drain electrode pattern 135 and the dummy semiconductor pattern 147. In the manufacturing method of the TFT substrate using the above-described fourth mask photoresist pattern (160 ) and it is the same except for forming a circular detailed description thereof will be omitted.

상술한 바와 같이, 본 발명의 실시 예에 따른 액정표시패널 및 그 제조방법은 패턴 스페이서와 함께 액정표시패널의 셀 갭을 유지하는 더미 소스/드레인금속패턴 및 더미 반도체패턴을 사각형이 아니 원형으로 형성함으로써 노광 및 현상공정과, 산소(O 2 ) 플라즈마를 이용한 애싱공정을 포함하는 포토리쏘그래피 공정에서 더미 소스/드레인금속패턴 및 더미 반도체패턴의 모서리 부분이 유실되는 것을 방지하며, 이로 인하여 액정표시패널의 셀 갭의 균일성을 향상시킬 수 있다. As it described above, the liquid crystal display panel and a method of manufacturing the same according to an embodiment of the present invention form a dummy source / drain metal pattern and the dummy semiconductor pattern to keep the cell gap of the liquid crystal display panel with a pattern spacer not rectangular circular exposing and developing step, oxygen (O 2) and prevents the edges of the pile of the source / drain metal pattern and the dummy semiconductor pattern lost in the photolithography process including the ashing process using plasma, which due to the liquid crystal display panel by of it is possible to improve the uniformity of the cell gap. 이에 따라 액정표시패널의 수율을 향상시킬 수 있다. Accordingly, it is possible to improve the yield of the liquid crystal display panel.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. Those skilled in the art what is described above will be appreciated that various changes and modifications within the range which does not depart from the spirit of the present invention are possible. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다. Accordingly, the technical scope of the present invention will have to be not limited to the contents described in the description of the specification appointed by the claims.

Claims (17)

  1. 상부기판과; An upper substrate;
    상기 상부기판과 대향되며 서로 교차되는 데이터라인 및 게이트라인, 상기 데이터라인 및 게이트라인의 교차로 마련되는 화소영역에 형성된 화소전극, 상기 데이터라인에 접속되는 소스전극, 상기 게이트라인에 접속되는 게이트전극 및 상기 화소전극에 접속되는 드레인전극, 상기 게이트라인 위에 형성되는 더미 소스/드레인전극패턴을 가지는 하부기판과; Facing the upper substrate and a gate electrode connected to the source electrode, the gate line connected to the pixel electrode, the data line formed on the pixel area is provided at the intersection of the data lines and the gate lines, the data lines and gate lines that cross each other and a drain electrode connected to the pixel electrode, and a lower substrate having a pile of the source / drain electrode pattern is formed on the gate line;
    상기 상부기판과 상기 하부기판 사이의 갭을 유지하며 상기 더미 소스/드레인전극패턴 위에 위치하는 제1 패턴 스페이서와; Maintaining a gap between the upper substrate and the lower substrate, and a first spacer disposed on the dummy pattern of source / drain electrode pattern;
    상기 상부기판과 상기 하부기판 사이에 위치하는 제2 패턴 스페이서를 구비하며, And a second pattern the spacer positioned between the upper substrate and the lower substrate,
    상기 더미 소스/드레인전극패턴은 그 평면 형상이 원형인 것을 특징으로 하는 액정표시패널. The dummy source / drain electrode pattern is a liquid crystal display panel, which is characterized in that the planar shape is circular.
  2. 제 1 항에 있어서, According to claim 1,
    상기 더미 소스/드레인전극패턴은 상기 소스전극 및 상기 드레인전극과 동일물질인 것을 특징으로 하는 액정표시패널. The dummy source / drain electrode pattern is a liquid crystal display panel, it characterized in that the source electrode and the drain electrode with the same material.
  3. 제 1 항에 있어서, According to claim 1,
    상기 더미 소스/드레인전극패턴의 폭은 상기 제1 패턴 스페이서의 폭보다 작은 것을 특징으로 하는 액정표시패널. The dummy source / drain electrode pattern is the width of the liquid crystal display panel, which is smaller than the width of the first pattern the spacer.
  4. 제 1 항에 있어서, According to claim 1,
    상기 소스전극 및 상기 드레인전극 아래에 형성되는 활성층 및 오믹 접촉층과; An active layer and an ohmic contact layer formed on the source electrode and the drain electrode and the bottom;
    상기 활성층 및 오믹 접촉층과 동일물질로 상기 더미 소스/드레인전극패턴 아래에 형성되는 더미 반도체패턴을 더 구비하며, As the active layer and the ohmic contact layer and the same material, and further comprising a dummy semiconductor pattern formed under the dummy source / drain electrode pattern,
    상기 더미 반도체패턴은 그 평면 형상이 원형인 것을 특징으로 하는 액정표시패널. The dummy semiconductor pattern is a liquid crystal display panel, which is characterized in that the planar shape is circular.
  5. 제 4 항에 있어서, 5. The method of claim 4,
    상기 더미 반도체패턴의 폭은 상기 제1 패턴 스페이서의 폭보다 작은 것을 특징으로 하는 액정표시패널. The width of the dummy semiconductor pattern has a liquid crystal display panel, which is smaller than the width of the first pattern the spacer.
  6. 제 1 항에 있어서, According to claim 1,
    상기 제1 및 제2 패턴 스페이서는 서로 인접하게 위치하는 것을 특징으로 하는 액정표시패널. The first and second pattern spacer is a liquid crystal display panel, which is characterized in that located adjacent to each other.
  7. 제 6 항에 있어서, 7. The method of claim 6,
    상기 제1 및 제2 패턴 스페이서는 서로 교번적으로 위치하는 것을 특징으로 하는 액정표시패널. The first and second pattern spacer is a liquid crystal display panel, characterized in that positioned in one another alternately.
  8. 제 6 항에 있어서, 7. The method of claim 6,
    상기 제1 패턴 스페이서와 제1 패턴 스페이서 사이에는 적어도 2개 이상의 상기 제2 패턴 스페이서가 위치하는 것을 특징으로 하는 액정표시패널. The first pattern spacer and the spacer between the first pattern includes at least two or more of said first liquid crystal display panel, which is characterized in that two patterns of the spacer is located.
  9. 게이트라인 및 상기 게이트라인과 접속되는 게이트전극을 형성하는 단계와; Gate lines and forming a gate electrode respectively electrically coupled to the gate line;
    상기 게이트라인과 교차되는 데이터라인, 상기 데이터라인에 접속되는 소스전극, 상기 게이트라인과 데이터라인의 교차로 마련되는 화소영역에 형성될 화소전극에 접속되는 드레인전극, 상기 게이트라인 위에 더미 소스/드레인전극패턴을 형성하는 단계와; The gate lines and crossing in which the data line, a source electrode connected to the data line, the gate line and the intersection of the data line is provided connected to the pixel electrode to be formed on the pixel region in which a drain electrode, a dummy source / drain on the gate line electrode forming a pattern;
    상기 화소영역에 상기 화소전극을 형성하여 하부기판을 마련하는 단계와; Comprising: providing a lower substrate to form the pixel electrode in the pixel region;
    상기 하부기판과 대향되며 상기 하부기판과의 갭을 유지함과 아울러 상기 하부기판의 상기 더미 소스/드레인전극패턴 위에 위치하는 제1 패턴 스페이서 및 상기 게이트라인 위에 위치하는 제2 패턴 스페이서를 가지는 상부기판을 마련하는 단계를 포함하며, Facing the bottom substrate and the top substrate having a second pattern spacer that is formed on the first pattern the spacer and the gate line and a well that is formed on the dummy source / drain electrode pattern of the lower substrate maintaining a gap between the lower substrate comprising the step of providing,
    상기 더미 소스/드레인전극패턴은 그 평면 형상이 원형으로 형성되는 것을 특징으로 하는 액정표시패널의 제조방법. Method for manufacturing a liquid crystal display panel, characterized in that the pile of the source / drain electrode pattern is that the planar shape formed into a circle.
  10. 제 9 항에 있어서, 10. The method of claim 9,
    상기 게이트라인 위에 상기 더미 소스/드레인전극패턴을 형성하는 단계는, Forming a dummy source / drain electrode pattern on the gate line,
    상기 게이트라인 위에 게이트 절연막을 형성하는 단계와; And forming a gate insulating film on the gate lines;
    상기 게이트 절연막 위에 소스/드레인전극층을 도포하는 단계와; Applying a source / drain electrode layer over the gate insulating film;
    상기 소스/드레인전극층 위에 상기 더미 소스/드레인전극패턴이 형성될 위치에 평면 형상이 원형인 포토레지스트패턴을 형성하는 단계와; Forming the source / the dummy source / drain electrodes of the photoresist pattern is a flat circular shape at a position to be formed on the drain electrode pattern;
    상기 평면 형상이 원형인 포토레지스트패턴을 마스크로 상기 더미 소스/드레인전극패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법. The photoresist pattern as a mask, the planar shape is circular process for producing a liquid crystal display panel comprising the step of forming the pile of the source / drain electrode pattern.
  11. 제 9 항에 있어서, 10. The method of claim 9,
    상기 더미 소스/드레인전극패턴은 상기 제1 패턴 스페이서의 폭보다 작은 폭을 가지도록 형성되는 것을 특징으로 하는 액정표시패널의 제조방법. The dummy source / drain electrode pattern is a method of producing a liquid crystal display panel, characterized in that is formed to have a width smaller than the width of the first pattern the spacer.
  12. 제 9 항에 있어서, 10. The method of claim 9,
    상기 소스전극 및 상기 드레인전극 아래에 활성층 및 오믹 접촉층을 형성하는 단계와; Forming an active layer and an ohmic contact layer on the source electrode and the drain electrode below;
    상기 활성층 및 오믹 접촉층과 동일공정으로 상기 더미 소스/드레인전극패턴 아래에 더미 반도체패턴을 형성하는 단계를 더 포함하며, As the active layer and the ohmic contact layer and the same process further comprising the step of forming the dummy semiconductor pattern under the dummy source / drain electrode pattern,
    상기 더미 반도체패턴은 그 평면 형상이 원형으로 형성되는 것을 특징으로 하는 액정표시패널의 제조방법. The dummy patterns are semiconductor manufacturing method of a liquid crystal display panel, which is characterized in that the planar shape formed into a circle.
  13. 제 12 항에 있어서, 13. The method of claim 12,
    상기 더미 반도체패턴을 형성하는 단계는, Wherein forming the dummy semiconductor pattern,
    상기 게이트라인 위에 게이트 절연막을 형성하는 단계와; And forming a gate insulating film on the gate lines;
    상기 게이트 절연막 위에 반도체층을 도포하는 단계와; Applying a semiconductor layer on the gate insulating film;
    상기 반도체층 위에 상기 더미 반도체패턴이 형성될 위치에 평면 형상이 원형인 포토레지스트패턴을 형성하는 단계와; Wherein forming the dummy photoresist on the planar shape where the semiconductor pattern to form a circular pattern on the semiconductor layer;
    상기 평면 형상이 원형인 포토레지스트패턴을 마스크로 상기 더미 반도체패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법. The photoresist pattern as a mask, the planar shape is circular process for producing a liquid crystal display panel comprising the step of forming the dummy semiconductor pattern.
  14. 제 13 항에 있어서, 14. The method of claim 13,
    상기 더미 반도체패턴은 상기 제1 패턴 스페이서의 폭보다 작은 폭을 가지도록 형성되는 것을 특징으로 하는 액정표시패널의 제조방법. The dummy semiconductor pattern A method of manufacturing a liquid crystal display panel, characterized in that is formed to have a width smaller than the width of the first pattern the spacer.
  15. 제 9 항에 있어서, 10. The method of claim 9,
    상기 제1 및 제2 패턴 스페이서는 서로 인접하게 위치하는 것을 특징으로 하는 액정표시패널의 제조방법. The first and second patterns spacer manufacturing method of a liquid crystal display panel, characterized in that located adjacent to each other.
  16. 제 15 항에 있어서, 16. The method of claim 15,
    상기 제1 및 제2 패턴 스페이서는 서로 교번적으로 위치하는 것을 특징으로 하는 액정표시패널의 제조방법. The first and second pattern spacers method of producing a liquid crystal display panel, characterized in that positioned in one another alternately.
  17. 제 15 항에 있어서, 16. The method of claim 15,
    상기 제1 패턴 스페이서와 제1 패턴 스페이서 사이에는 적어도 2개 이상의 상기 제2 패턴 스페이서가 위치하는 것을 특징으로 하는 액정표시패널의 제조방법. Method for manufacturing a liquid crystal display panel, characterized in that the first pattern spacer and the spacer between the first pattern includes at least two second spacer pattern position.
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