KR101091010B1 - 2비트 저장 가능한 단일 트랜지스터 구조를 갖는 디램 소자 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 수직으로 소스, 바디 및 드레인으로 이루어진 액티브 영역을 형성하고, 상기 바디의 가운데에 상, 하 분리용으로 바디와 반대 극성을 갖는 불순물 도핑층을 형성함으로써, 1개의 셀 당 2개의 비트를 저장할 수 있는 1T 디램 소자에 관한 것이다.

Description

2비트 저장 가능한 단일 트랜지스터 구조를 갖는 디램 소자{CAPACITORLESS 1T DRAM CELL DEVICE STORING 2-BIT PER CELL}
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 커패시터 없이 하나의 트랜지스터로 2비트 저장 가능한 단일 트랜지스터 구조를 갖는 디램 소자에 관한 것이다.
종래 디램 소자(DRAM device 또는 DRAM memory cell)는 1개의 트랜지스터와 1개의 커패시터로 구성된 1T/1C의 구조를 갖게 되는데, 이는 커패시스터 형성 공정이 복잡하고, 메모리 칩을 다른 소자들과 함께 임베디드(embedded) 칩을 형성하며 고집적화하는 데 한계가 있어 왔다.
그래서, 최근에는 상기 1T/1C 디램 소자의 문제점을 해결하기 위해 커패시터 없이 하나의 트랜지스터 구조를 갖는 1T 디램 소자가 개발되어 왔다(한국 등록특허 10-0860744 및 10-0945508, 한국 공개특허 10-2008-0064001 참조).
그런데, 기존의 1T 디램 소자는, 도 1과 같이, 매몰산화막(1) 상에 플로팅 바디(3) 형성을 위해 양측으로 소스(2) 및 드레인(4)이 형성되고(도면부호 7은 소스/드레인 및 바디 사이에 형성된 공핍영역을 나타냄), 액티브 영역 상에 게이트 절연막(5)을 사이에 두고 게이트(6)가 형성된 구조로 하여, 통상의 평면형 MOSFET 구조의 플로팅 바디(3)를 하나의 저장공간으로 활용하여 홀(hole)의 저장 여부에 따라 데이터를 구분하기 때문에 1개의 셀 당 하나의 비트(bit)만 저장이 가능하였다.
따라서, 기존의 1T 디램 소자는 커패시터를 만들 필요가 없어 공정이 단순한 장점이 있음에도 집적도 측면에서는 커패시터를 만들 필요가 없다는 측면에서만 개선되었을 뿐, 4F2 이하로 소자의 집적도를 개선하는 데는 일정한 한계가 있어왔다.
본 발명은 종래 1T 디램 소자가 가지고 있었던 집적도의 한계를 극복하고자 제안된 것으로서, 수직으로 소스, 바디 및 드레인으로 이루어진 액티브 영역을 형성하고, 상기 바디의 가운데에 바디와 반대 극성을 갖는 불순물 도핑층을 형성함으로써, 1개의 셀 당 2개의 비트를 저장할 수 있는 단일 트랜지스터 구조를 갖는 디램 소자의 구조를 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 단일 트랜지스터 구조를 갖는 디램 소자는 전기적으로 고립된 반도체 바디와; 상기 반도체 바디의 상하 양측으로 형성된 소스 및 드레인과; 상기 반도체 바디의 측면 상에 게이트 절연막을 사이에 두고 형성된 게이트를 포함하여 구성되되, 상기 반도체 바디의 상, 하 중간에는 상기 반도체 바디와 반대 극성을 갖는 불순물 도핑층이 형성되어 상기 반도체 바디를 상, 하로 전기적으로 분리시키는 것을 특징으로 한다.
또한, 상기 게이트는 상기 반도체 바디의 적어도 일 측면 상에 형성되거나 전 측면을 감싸며 형성된 것을 본 발명에 의한 디램 소자의 다른 특징으로 한다.
그리고, 상기 반도체 바디는 P형 반도체이고, 상기 소스 및 드레인과 상기 불순물 도핑층은 P형 반도체에 N형 불순물이 고농도로 도핑된 것을 본 발명에 의한 디램 소자의 다른 특징으로 한다.
그리고, 상기 P형 반도체는 P형 실리콘이고, 상기 게이트 절연막은 실리콘산화막이고, 상기 반도체 바디는 원통 기둥 형상이고, 상기 게이트는 상기 반도체 바디의 전 측면을 감싸며 형성된 GAA(Gate-All-Around) 구조인 것을 본 발명에 의한 디램 소자의 다른 특징으로 한다.
본 발명은 수직으로 소스, 바디 및 드레인으로 이루어진 액티브 영역을 형성하고, 상기 바디의 가운데에 상, 하 분리용으로 바디와 반대 극성을 갖는 불순물 도핑층을 형성함으로써, 1개의 셀 당 2개의 비트를 저장할 수 있는 효과가 있다.
도 1은 종래 평면형 1T 디램 소자의 구조를 보여주는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 1T 디램 소자의 구조를 보여주는 사시도이다.
도 3 내지 도 6은 각 바이어스 조건에 따라 2비트로 데이터를 저장할 수 있음을 보여주는 도 2의 단면도이다.
도 7은 도 2의 구조로 시뮬레이션 검증시 사용한 바이어스 조건을 보여주는 테이블이다.
도 8은 각 데이터 저장 상태에 따른 홀 농도의 변화를 보여주는 시뮬레이션 결과도이다.
도 9는 각 데이터 저장 상태에 따른 전도 밴드(conduction band)의 변화를 보여주는 시뮬레이션 결과도이다.
도 10은 각 데이터 저장 상태의 리드 동작시 드레인 전류를 보여주는 시뮬레이션 결과도이다.
도 11은 리드 동작시 데이터 '10'과 데이터 '01'의 전도 밴드(conduction band)의 변화(barrier lowering)를 비교하기 위한 시뮬레이션 결과도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
본 발명에 따른 1T 디램 소자는 기본적으로, 전기적으로 고립된 반도체 바디와; 상기 반도체 바디의 상하 양측으로 형성된 소스 및 드레인과; 상기 반도체 바디의 측면 상에 게이트 절연막을 사이에 두고 형성된 게이트를 포함하여 구성되되, 상기 반도체 바디의 상, 하 중간에는 상기 반도체 바디와 반대 극성을 갖는 불순물 도핑층이 형성되어 상기 반도체 바디를 상, 하로 전기적으로 분리시키는 것을 특징으로 한다.
즉, 수직으로 소스, 고립된 바디 및 드레인으로 이루어진 액티브 영역을 형성하고, 상기 고립된 바디의 가운데에 상, 하 분리용으로 바디와 반대 극성을 갖는 불순물 도핑층을 형성함으로써, 1개의 셀 당 2개의 비트를 저장할 수 있도록 한 것을 핵심 기술적 사상으로 한다.
아래에서는 상기 기술적 사상을 구체화시킨 일 예로 도 2를 중심으로 설명할 것이나, 이에 국한되지 않음은 자명하다.
도 2에 의하면, 수직으로 소스(11), 하부 바디(13), 상, 하 분리용 불순물 도핑층(15), 상부 바디(17) 및 드레인(19)으로 이루어진 원통형 기둥 형상의 액티브 영역으로 구성되고, 상기 하부 바디(13), 상기 불순물 도핑층(15) 및 상기 상부 바디(17)로 이루어진 반도체 바디의 전 측면을 게이트 절연막(20)을 사이에 두고 감싸며 GAA(Gate-All-Around) 구조로 게이트(30)가 형성된다.
그러나, 상기 게이트(30) 형상은 수직 구조를 갖는 액티브 영역의 형상에 따라 다양하게 변경될 수 있다. 예컨대, 상기 액티브 영역의 수직 형상이 핀 타입일 경우, 상기 게이트(30)는 상기 반도체 바디의 일 측면 상에 단일 게이트(single gate) 형태로, 상기 반도체 바디의 양 측면 상에 이중 게이트(double gate) 형태로, 또는 상기 반도체 바디의 3 측면 상에 삼중 게이트(triple gate) 형태로 형성될 수도 있다.
그리고, 상기 상, 하부 바디(13)(17)를 포함한 액티브 영역은 P형 반도체로 형성되고, 상기 소스(11) 및 드레인(19)과 상기 불순물 도핑층(15)은 P형 반도체에 N형 불순물이 고농도로 도핑된 N+ 영역으로 형성된다.
특히, 상기 P형 반도체는 P형 실리콘이고, 상기 게이트 절연막(20)은 실리콘산화막으로 형성될 수 있다.
상기와 같이 구성됨으로써, 도 2의 단면도로 도시된 도 3 내지 도 6과 같이, 게이트(30)로 둘러싸여 진 P형 반도체 바디는 상하 양측으로는 N+ 영역의 소스(11) 및 드레인(19), 그리고 상, 하 중간에는 N형 불순물 도핑층(15)에 의하여, 각각 PN 접합에 의한 공핍영역(depletion region, 12)으로, 측면으로는 게이트 절연막(20)에 의하여 하부 바디(13) 및 상부 바디(17)로 나뉘어 전기적으로 고립된 2개의 플로팅 바디를 이루게 된다.
그 결과, 게이트(30)에 음의 바이어스를 건 상태에서 소스(11) 및 드레인(19) 중 어느 하나를 선택하거나 모두에게 양의 바이어스를 인가할 경우, GIDL(Gate Induced Drain Leakage)에 의하여 발생된 홀을 하부 바디(13) 및/또는 상부 바디(17)에 유입시킴으로써 2비트로 쓰기(write) 동작을 할 수 있다.
즉, 도 3과 같이, 하부 바디(13) 및 상부 바디(17) 모두에 홀을 유입시키는 동작을 Write '11'이라 하고, 이렇게 하부 바디(13) 및 상부 바디(17) 모두에 홀이 저장된 상태를 Data '11'이라 정의할 수 있다.
그리고, 도 4와 같이, 하부 바디(13)에만 홀을 유입시키는 동작을 Write '10'이라 하고, 이렇게 하부 바디(13)에만 홀이 저장된 상태를 Data '10'이라 정의할 수 있다.
그리고, 도 5와 같이, 상부 바디(17)에만 홀을 유입시키는 동작을 Write '01'이라 하고, 이렇게 상부 바디(17)에만 홀이 저장된 상태를 Data '01'이라 정의할 수 있다.
그리고, 도 6과 같이, 하부 바디(13) 및 상부 바디(17) 어디에도 유입된 홀이 없도록 하는 동작을 Write '00' 또는 Erase 동작이라 하고, 이렇게 하부 바디(13) 및 상부 바디(17) 어디에도 유입된 홀이 없는 상태를 Data '00'이라 정의할 수 있다.
본 실시예의 검증을 위하여, 도 7과 같은 바이어스 조건으로 silvaco tool을 이용해 도 2의 구조로 시뮬레이션한 결과, 도 8 내지 도 11과 같은 각 전기적 특성에 대한 결과도를 얻었다.
도 8에 의하면, 도 7과 같은 바이어스 조건으로 각각 쓰기 동작한 결과, 바이어스 조건에 따라 홀이 하부 바디(13) 및/또는 상부 바디(17)에 유입되어 저장됨으로써, 각 데이터 저장 상태에 따른 홀 농도의 변화가 명확하게 생김을 알 수 있다.
또한, 홀이 하부 바디(13) 및/또는 상부 바디(17)에 유입되어 저장될 경우, 마치 외부에서 양의 전압을 인가한 경우와 같이, 전도 밴드(conduction band)가 내려가게 되어, 도 9를 통해 역으로 하부 바디(13)와 상부 바디(17)의 데이터 저장 상태를 알 수 있다.
도 10은 동일한 리드 바이어스 조건에서 각 데이터 저장 상태를 읽은 리드 전류를 도시한 것으로, Data '11'->Data '10'->Data '01'->Data '00' 순으로 리드 전류의 양이 감소하는 것을 확인할 수 있고, 이를 통해 4가지 상태의 데이터를 한 번의 리드 동작으로 구분할 수 있음을 알 수 있다.
여기서, Data '10'과 Data '01'의 경우는 각각 하부 바디(13)와 상부 바디(17)에만 과잉 홀이 저장된 것인데, 리드 동작시 드레인에 양의 바이어스를 걸어주어 도 11과 같이 드레인 쪽의 전도 밴드 장벽이 더 내려가게 되므로, 드레인 전류에 영향을 미치는 전도 밴드 장벽은 소스 쪽인데, 이는 하부 바디(13)에 과잉 홀의 저장 여부에 따라 결정되므로, Data '10'의 경우가 더 높은 리드 전류로 나타남을 알 수 있다.
상기와 같은 시뮬레이션 결과로, 도 2의 구조에 의한 본 실시예는 하나의 셀 구조로 2비트 저장이 가능하여, 이를 통해 4가지 데이터 상태를 나타낼 수 있음을 알 수 있다.
11: 소스
13: 하부 바디
15: 상, 하 분리용 불순물 도핑층
17: 상부 바디
19: 드레인
20: 게이트 절연막
30: 게이트

Claims (4)

  1. 전기적으로 고립된 반도체 바디와;
    상기 반도체 바디의 상하 양측으로 형성된 소스 및 드레인과;
    상기 반도체 바디의 측면 상에 게이트 절연막을 사이에 두고 형성된 게이트를 포함하여 구성되되,
    상기 반도체 바디의 상, 하 중간에는 상기 반도체 바디와 반대 극성을 갖는 불순물 도핑층이 형성되어 상기 반도체 바디를 상, 하로 전기적으로 분리시키는 것을 특징으로 하는 단일 트랜지스터 구조를 갖는 디램 소자.
  2. 제 1 항에 있어서,
    상기 게이트는 상기 반도체 바디의 적어도 일 측면 상에 형성되거나 전 측면을 감싸며 형성된 것을 특징으로 하는 단일 트랜지스터 구조를 갖는 디램 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 바디는 P형 반도체이고,
    상기 소스 및 드레인과 상기 불순물 도핑층은 P형 반도체에 N형 불순물이 고농도로 도핑된 것을 특징으로 하는 단일 트랜지스터 구조를 갖는 디램 소자.
  4. 제 3 항에 있어서,
    상기 P형 반도체는 P형 실리콘이고,
    상기 게이트 절연막은 실리콘산화막이고,
    상기 반도체 바디는 원통 기둥 형상이고,
    상기 게이트는 상기 반도체 바디의 전 측면을 감싸며 형성된 GAA(Gate-All-Around) 구조인 것을 특징으로 하는 단일 트랜지스터 구조를 갖는 디램 소자.
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