KR101085870B1 - 온도 및 공정 보상회로 - Google Patents
온도 및 공정 보상회로 Download PDFInfo
- Publication number
- KR101085870B1 KR101085870B1 KR1020100001561A KR20100001561A KR101085870B1 KR 101085870 B1 KR101085870 B1 KR 101085870B1 KR 1020100001561 A KR1020100001561 A KR 1020100001561A KR 20100001561 A KR20100001561 A KR 20100001561A KR 101085870 B1 KR101085870 B1 KR 101085870B1
- Authority
- KR
- South Korea
- Prior art keywords
- terminal
- mos transistor
- resistor
- terminal connected
- voltage
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/567—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for temperature compensation
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Control Of Electrical Variables (AREA)
Abstract
본 발명은 온도 및 공정의 변화에도 일정한 기준전류를 유지하는 기술에 관한 것이다.
본 발명에 따른 회로는 일 단자가 제1 공급전원에 연결되고, 게이트 단자에 제1 전압이 인가되는 제1 모스트랜지스터, 일 단자가 제1 공급전원에 연결되고, 게이트 단자에 제1 전압이 인가되는 제2모스트랜지스터, 일 입력단자가 제1 모스트랜지스터의 다른 일 단자에 연결되고, 다른 일 입력단자가 제2 모스트랜지스터의 다른 일 단자에 연결되며, 출력단자가 제1 전압을 생성하는 연산증폭기, 일 단자가 연산증폭기의 다른 일 입력단자에 연결된 제1 저항, 일 단자가 연산증폭기의 일 입력단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결된 제2 저항, 일 단자가 연산증폭기의 다른 일 입력단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결되고, 저항값이 제2 저항의 저항값과 같은 제3 저항, 일 단자 및 베이스 단자가 연산증폭기의 일 입력단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결된 제1 바이폴라 트랜지스터, 일 단자 및 베이스 단자가 제1 저항의 다른 일 단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결된 제2 바이폴라 트랜지스터, 일 단자가 제1 공급전원에 연결되고, 게이트 단자에 제1 전압이 인가되는 제3 모스트랜지스터, 일 단자 및 게이트 단자가 제3 모스트랜지스터의 다른 일 단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결된 제4 모스트랜지스터, 게이트 단자가 제4 모스트랜지스터의 게이트 단자와 연결되고, 일 단자가 제2 공급전원에 연결된 제5 모스트랜지스터 및 일 단자가 제5 모스트랜지스터의 다른 일 단자에 연결되고, 다른 일 단자가 제1 공급전원에 연결된 제4 저항을 포함하며, 제2 바이폴라 트랜지스터의 베이스-에미터 넓이는 제1 바이폴라 트랜지스터의 베이스-에미터 넓이에 비해 N(N은 양의 실수)배이다.
본 발명에 의하면, PTAT 전압과 CTAT 전압을 이용하여 공정 및 온도 변화를 보상한 정확한 기준전류를 생성할 수 있다.
본 발명에 따른 회로는 일 단자가 제1 공급전원에 연결되고, 게이트 단자에 제1 전압이 인가되는 제1 모스트랜지스터, 일 단자가 제1 공급전원에 연결되고, 게이트 단자에 제1 전압이 인가되는 제2모스트랜지스터, 일 입력단자가 제1 모스트랜지스터의 다른 일 단자에 연결되고, 다른 일 입력단자가 제2 모스트랜지스터의 다른 일 단자에 연결되며, 출력단자가 제1 전압을 생성하는 연산증폭기, 일 단자가 연산증폭기의 다른 일 입력단자에 연결된 제1 저항, 일 단자가 연산증폭기의 일 입력단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결된 제2 저항, 일 단자가 연산증폭기의 다른 일 입력단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결되고, 저항값이 제2 저항의 저항값과 같은 제3 저항, 일 단자 및 베이스 단자가 연산증폭기의 일 입력단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결된 제1 바이폴라 트랜지스터, 일 단자 및 베이스 단자가 제1 저항의 다른 일 단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결된 제2 바이폴라 트랜지스터, 일 단자가 제1 공급전원에 연결되고, 게이트 단자에 제1 전압이 인가되는 제3 모스트랜지스터, 일 단자 및 게이트 단자가 제3 모스트랜지스터의 다른 일 단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결된 제4 모스트랜지스터, 게이트 단자가 제4 모스트랜지스터의 게이트 단자와 연결되고, 일 단자가 제2 공급전원에 연결된 제5 모스트랜지스터 및 일 단자가 제5 모스트랜지스터의 다른 일 단자에 연결되고, 다른 일 단자가 제1 공급전원에 연결된 제4 저항을 포함하며, 제2 바이폴라 트랜지스터의 베이스-에미터 넓이는 제1 바이폴라 트랜지스터의 베이스-에미터 넓이에 비해 N(N은 양의 실수)배이다.
본 발명에 의하면, PTAT 전압과 CTAT 전압을 이용하여 공정 및 온도 변화를 보상한 정확한 기준전류를 생성할 수 있다.
Description
본 발명은 온도 및 공정의 변화에도 일정한 기준전류를 유지하는 기술에 관한 것이다.
기준전류원(Current Reference)은 Op-amp나 데이터 변환기등과 같은 아날로그 회로에서 일정한 바이어스(bias) 전류를 공급하기 위해 필수적인 장치이다.
도 1은 종래 기술로서 일반적인 기준전류원(100)을 나타내는 도면이다.
기준전류원(100)은 밴드갭 기준전압(bandgap reference voltage, VBG)을 생성하는 밴드갭 기준전압 블록(110), 연산증폭기(op-amp, 120), 모스트랜지스터(M) 및 저항(R)을 포함한다.
밴드갭 기준전압 블록(110)에서 생성되는 밴드갭 기준접압(VBG)은 네거티브 피드백 루프(negative feedback loop)에 의해 저항(R)에 인가되고, 기준전류원(100)은 아래 식(1)에 따른 일정한 크기의 전류를 생성한다.
이 경우 저항(R)이 온 칩(on chip)일 경우, 공정(process)의 변화에 따라 저항(R)의 변화가 크고, 식(1)에 따라 기준 전류()의 변화도 크다는 장점이 있다. 반면에 저항(R)이 오프 칩(off chip)일 경우, 공정 및 온도의 변화에 따라 저항(R)의 변화가 적고, 식(1)에 따라 기준 전류()의 변화도 적다는 단점이 있다. 그러나 오프 칩은 전류 변화를 줄일 수 있지만 제작 비용이나 장치의 크기 및 면적이 증가하기 때문에 적당하지 않다.
도 2는 또 다른 종래 기술로서 일반적인 기준전류원(200)을 나타낸 도면이다.
기준전류원(200)은 PTAT(proportional to absolute temperature) 전압을 생성하는 블록(210) 및 PTAT 전압을 전류로 전환해주는 블록(220)을 포함한다.
장치 주변의 온도 또는 장치 자체의 온도가 증가하는 경우, 트랜지스터의 문턱전압(VTP)및 이동도와 옥사이드의 캐패시턴스의 곱(KP)은 감소한다. 이 경우 온도의 증가에 따라 감소하는 값인 VTP 및 KP의 변화에 따른 기준전류()의 변화를 PTAT 전압이 보상한다.
그리고 VTP, KP에서 발생하는 공정 변화를 보상의 경우 PTAT 전압을 전류로 전환해주는 블록(220)에 포함된 각각의 트랜지스터(, , )의 W/L 비율을 적절히 조절하여 공정 변화에 따른 기준전류()의 변화를 보상할 수 있다.
여기서 는 감마 트랜지스터의 이동도와 옥사이드의 캐패시턴스의 곱을 나타내고, , , 는 각각의 모스트랜지스터(MOSFET)의 W/L 비율을 나타내고, 는 감마 트랜지스터의 문턱전압을 나타낸다.
식(3)에서 공칭값(nominal values)을 이용하여 적분하면 식(4)를 얻을 수 있다.
따라서 기준전류()가 온도에 대해 일정한 크기의 값을 가지기 위해서, 는 온도가 증가하는 경우 그 크기가 증가해야 한다. 결국 양의 온도 상수()를 가지는 PTAT 전압을 사용하여 식 (6)과 같이 나타낼 수 있다.
위 식(8)과 식(9)의 기준전류()는 온도()에 대해 서로 반대로 변화한다. 즉, 식(8)을 보면 은 양수이므로 결국 온도에 비례하는 기준전류()가 출력되고, 식(9)를 보면 온도에 반비례하는 기준전류()가 출력된다. 따라서 변수 가 1보다 작은 소정의 상수값을 가질 때 온도 변화에 따른 기준전류()의 변화를 보상할 수 있다.
온도 상수()는 , 및 의 곱으로 되어 있다. 는 의 고유 온도 상수를 갖는 고정된 값이다. 및 을 살펴보면, 공정 변화 보상을 위한 식(4)에서 변수 를 결정하기 위해서 가 미리 결정되어야 하고 는 가 고정된 상수이므로, 식(6)에 의해서 와 의 곱에 의해 결정되고, 또한 이들의 곱은 온도 변화 보상에서도 사용된다. 즉, 온도 상수() 역시 와 의 곱에 의해 결정된다.
결국, 변수를 만 사용할 경우 공정 변화 보상의 최적 점과 온도 변화 보상의 최적 점이 서로 다른 곳에 있을 경우, 두 가지 모두에 대한 보상이 어려워져 기준전류()의 변화가 심해진다.
또한 종래의 기준전류원(200)은 PTAT 전압을 생성하는 블록(210)에 포함된 BJT 소자의 VBE 전압 때문에 전압여유(voltage headroom)이 문제가 생겨 저전압에서 동작하지 않는 문제가 있다.
본 발명은 PTAT 전압과 CTAT 전압을 이용하여 공정 및 온도 변화를 보상한 정확한 기준전류를 생성하는 것을 목적으로 한다.
본 발명에 따른 회로는 일 단자가 제1 공급전원에 연결되고, 게이트(gate) 단자에 제1 전압이 인가되는 제1 모스트랜지스터, 일 단자가 제1 공급전원에 연결되고, 게이트 단자에 제1 전압이 인가되는 제2모스트랜지스터, 일 입력단자가 제1 모스트랜지스터의 다른 일 단자에 연결되고, 다른 일 입력단자가 제2 모스트랜지스터의 다른 일 단자에 연결되며, 출력단자가 제1 전압을 생성하는 연산증폭기, 일 단자가 연산증폭기의 다른 일 입력단자에 연결된 제1 저항, 일 단자가 연산증폭기의 일 입력단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결된 제2 저항, 일 단자가 연산증폭기의 다른 일 입력단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결되고, 저항값이 제2 저항의 저항값과 같은 제3 저항, 일 단자 및 베이스 단자가 연산증폭기의 일 입력단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결된 제1 바이폴라 트랜지스터, 일 단자 및 베이스 단자가 제1 저항의 다른 일 단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결된 제2 바이폴라 트랜지스터, 일 단자가 제1 공급전원에 연결되고, 게이트 단자에 제1 전압이 인가되는 제3 모스트랜지스터, 일 단자 및 게이트 단자가 제3 모스트랜지스터의 다른 일 단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결된 제4 모스트랜지스터, 게이트 단자가 제4 모스트랜지스터의 게이트 단자와 연결되고, 일 단자가 제2 공급전원에 연결된 제5 모스트랜지스터 및 일 단자가 제5 모스트랜지스터의 다른 일 단자에 연결되고, 다른 일 단자가 제1 공급전원에 연결된 제4 저항을 포함하며, 제2 바이폴라 트랜지스터의 베이스-에미터 넓이(base-emitter area)는 제1 바이폴라 트랜지스터의 베이스-에미터 넓이에 비해 N(N은 양의 실수)배이다.
본 발명에 따른 회로는 PTAT 전압 및 CTAT 전압 생성기 및 전압-전류 변환기를 포함하고, PTAT 전압 및 CTAT 전압 생성기는 일 단자가 제1 공급전원에 연결되고, 게이트 단자에 제1 전압이 인가되는 제1 모스트랜지스터, 일 단자가 제1 공급전원에 연결되고, 게이트 단자에 제1 전압이 인가되는 제2모스트랜지스터, 일 입력단자가 제1 모스트랜지스터의 다른 일 단자에 연결되고, 다른 일 입력단자가 제2 모스트랜지스터의 다른 일 단자에 연결되며, 출력단자가 제1 전압을 생성하는 연산증폭기, 일 단자가 연산증폭기의 일 입력단자에 연결된 제1 저항, 일 단자가 연산증폭기의 일 입력단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결된 제2 저항, 일 단자가 연산증폭기의 다른 일 입력단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결되고, 제2 저항과 저항의 크기가 같은 제3 저항, 일 단자 및 베이스 단자가 연산증폭기의 다른 일 입력단자에 연결되고, 다른 일 단자 가 제2 공급전원에 연결된 제1 바이폴라 트랜지스터, 일 단자 및 베이스 단자가 제1 저항의 다른 일 단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결된 제2 바이폴라 트랜지스터, 일 단자가 제1 공급전원에 연결되고, 게이트 단자에 제1 전압이 인가되는 제3 모스트랜지스터, 일 단자 및 게이트 단자가 제3 모스트랜지스터의 다른 일 단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결된 제4 모스트랜지스터, 일 단자가 제2 공급전원에 연결되고, 게이트 단자가 제4 모스트랜지스터의 게이트 단자와 연결된 제5 모스트랜지스터 및 일 단자가 제5 모스트랜지스터의 다른 일 단자에 연결되고, 다른 일 단자가 제1 공급전원에 연결된 제4 저항을 포함하며, 제2 바이폴라 트랜지스터의 베이스-에미터 넓이는 제1 바이폴라 트랜지스터의 베이스-에미터 넓이에 비해 N(N은 양의 실수)배이다.
전압-전류 변환기는, 일 단자가 제1 공급전원에 연결되고, 게이트 단자가 제5 모스트랜지스터의 다른 일 단자와 연결되는 제6 모스트랜지스터, 일 단자 및 게이트 단자가 제6 모스트랜지스터의 다른 일 단자와 연결되고, 다른 일 단자가 제2 공급전원에 연결된 제7 모스트랜지스터, 일 단자가 제2 공급전원에 연결되고, 게이트 단자가 제7 모스트랜지스터의 게이트 단자에 연결된 제8 모스트랜지스터, 일 단자 및 게이트 단자가 제8 모스트랜지스터의 다른 일 단자에 연결된 제9 모스트랜지스터, 일 단자 및 게이트 단자가 제9 모스트랜지스터의 다른 일 단자에 연결되고, 다른 일 단자가 제1 공급전압에 연결된 제10 모스트랜지스터 및 일 단자가 제1 공급전압에 연결되고, 게이트 단자가 제9 모스트랜지스터의 게이트 단자에 연결되고, 다른 일 단자에서 기준전류를 생성하는 제11 모스트랜지스터를 포함하는 것이 바람직하다.
본 발명에 의하면, PTAT 전압과 CTAT 전압을 이용하여 공정 및 온도 변화를 보상한 정확한 기준전류를 생성할 수 있다.
도 1은 종래 기술로서 일반적인 기준전류원(100)을 나타내는 도면이다.
도 2는 또 다른 종래 기술로서 일반적인 기준전류원(200)을 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 PTAT 전압 및 CTAT 전압 생성기(300)를 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 도 3의 PTAT 전압 및 CTAT 전압 생성기(300)를 사용한 공정 변화 및 온도 변화가 보상된 기준전류원(400)을 나타낸 도면이다.
도 5는 공정, 전원전압(VDD) 및 온도의 변화에 따른 본 발명의 일 실시예에 따른 기준전류원(400)이 생성하는 기준전류()의 시뮬레이션 결과를 나타낸 도면이다.
도 2는 또 다른 종래 기술로서 일반적인 기준전류원(200)을 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 PTAT 전압 및 CTAT 전압 생성기(300)를 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 도 3의 PTAT 전압 및 CTAT 전압 생성기(300)를 사용한 공정 변화 및 온도 변화가 보상된 기준전류원(400)을 나타낸 도면이다.
도 5는 공정, 전원전압(VDD) 및 온도의 변화에 따른 본 발명의 일 실시예에 따른 기준전류원(400)이 생성하는 기준전류()의 시뮬레이션 결과를 나타낸 도면이다.
이하, 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 인용부호들 및 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 인용부호들로 나타내고 있음에 유의해야 한다.
본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
PTAT
(
proportional
to
absolute
temperature
) 전압 및 CTAT(
complementary
to
absolute
temperature
) 전압 생성기
도 3은 본 발명의 일 실시예에 따른 PTAT 전압 및 CTAT 전압 생성기(300)를 나타낸 도면이다.
PTAT 전압 및 CTAT 전압 생성기(300)는 제1 내지 제5 모스트랜지스터(M1, M2, M3, M4, M5), 제1 내지 제4 저항(R1, R2a, R2b, R3), 제1 및 제2 바이폴라 트랜지스터(B1, B2) 및 연산증폭기(op-amp)를 포함한다.
제1 모스트랜지스터(M1)는 소스(source) 단자가 제1 공급전원(VDD)에 연결되고, 게이트(gate) 단자는 연산증폭기(op-amp)의 출력단자와 연결되며, 드레인(drain) 단자는 연산증폭기(op-amp)의 일 입력단자, 제2 저항(R2a)의 일 단자 및 제1 바이폴라 트랜지스터(B1)의 컬렉터(collector) 단자와 연결된다.
제2 모스트랜지스터(M2)는 소스 단자가 제1 공급전원(VDD)에 연결되고, 게이트 단자는 연산증폭기(op-amp)의 출력단자와 연결되며, 드레인 단자는 연산증폭기(op-amp)의 일 입력단자, 제1 저항(R1)의 일 단자 및 제3 저항(R2b)의 일 단자와 연결된다.
연산증폭기(op-amp)는 일 입력단자가 제1 모스트랜지스터(M1)의 드레인 단자, 제2 저항(R2a)의 일 단자 및 제1 바이폴라 트랜지스터(B1)의 컬렉터 단자와 연결되고, 다른 일 입력단자가 제2 모스트랜지스터(M2)의 드레인 단자, 제1 저항(R1)의 일 단자 및 제3 저항(R2b)의 일 단자와 연결된다.
제1 바이폴라 트랜지스터(B1)는 컬렉터 단자 및 베이스 단자가 제2 저항(R2a)의 일 단자, 연산증폭기(op-amp)의 일 입력단자 및 제1 모스트랜지스터(M1)의 드레인 단자와 연결되고, 에미터(emitter) 단자가 제2 공급전원(GND)과 연결된다.
제2 바이폴라 트랜지스터(B2)는 컬렉터 단자 및 베이스 단자가 제1 저항(R1)의 다른 일 단자와 연결되고, 에미터 단자가 제2 공급전원(GND)과 연결된다.
제2 바이폴라 트랜지스터(B2)의 베이스-에미터 넓이는 제1 바이폴라 트랜지스터(B1)의 베이스-에미터 넓이에 비해 N배 크며, 여기서 N은 양의 실수이다.
제1 저항(R1)은 일 단자가 연산증폭기(op-amp)의 다른 일 입력단자, 제2 모스트랜지스터(M2)의 드레인 단자 및 제3 저항(R2b)의 일 단자와 연결되고, 다른 일 단자가 제2 바이폴라 트랜지스터(B2)의 컬렉터 단자 및 베이스 단자와 연결된다.
제2 저항(R2a)은 일 단자가 연산증폭기(op-amp)의 일 입력단자, 제1 모스트랜지스터(M1)의 드레인 단자 및 제1 바이폴라 트랜지스터(B1)의 컬렉터 단자와 연결되고, 다른 일 단자가 제2 공급전원(GND)과 연결된다.
제3 저항(R2b)은 일 단자가 연산증폭기(op-amp)의 다른 일 입력단자, 제1 저항(R1)의 일 단자 및 제2 모스트랜지스터(M2)의 드레인 단자와 연결되고, 다른 일 단자가 제2 공급전원(GND)과 연결된다.
제2 저항(R2a)의 저항값과 제3 저항(R2b)의 저항값은 동일하다.
제3 모스트랜지스터(M3)는 소스 단자가 제1 공급전원(VDD)에 연결되고, 게이트 단자가 연산증폭기(op-amp)의 출력단자에 연결되고, 드레인 단자가 제4 모스트랜지스터(M4)의 드레인 단자 및 게이트 단자와 연결된다.
제4 모스트랜지스터(M4)는 드레인 단자 및 게이트 단자가 제3 모스트랜지스터(M3)의 드레인 단자와 연결되고, 소스 단자가 제2 공급전원(GND)과 연결된다.
제5 모스트랜지스터(M5)는 게이트 단자가 제4 모스트랜지스터(M4)의 게이트 단자 및 드레인 단자와 연결되고, 소스 단자가 제2 공급전원(GND)와 연결되고, 드레인 단자가 제4 저항(R3)의 일 단자와 연결된다.
제4 저항(R3)은 일 단자가 제5 모스트랜지스터(M5)의 드레인 단자와 연결되고, 다른 일 단자가 제1 공급전원(VDD)과 연결된다.
모스트랜지스터(M1, M2, M3, M4, M5)의 드레인과 소스는 N 타입을 쓰는지 또는 P 타입을 쓰는지에 따라서 바뀔 수 있으며, 바이폴라 트랜지스터(B1, B2)의 이미터 및 컬렉터도 마찬가지로 바뀔 수 있다. 이러한 정도의 설계 변형은 당업자에게 자명하다.
도 3에 나타낸 PTAT 전압 및 CTAT 전압 생성기(300)를 살펴보면 제1 저항(R1)에 IPTAT 전류가 흐르고 제3 저항(R2b)에 ICTAT 전류가 흐른다.
제1 저항(R1)에 흐르는 IPTAT 전류의 크기는 아래 식(10)과 같으며, 제3 저항(R2b)에 흐르는 ICTAT 전류의 크기는 아래 식(11)과 같다.
식(10) 및 식(11)의 은 제1 및 제2 바이폴라 트랜지스터(B1, B2)의 온도상수이며, 는 절대온도 300°K일 때의 제1 바이폴라 트랜지스터(B1)의 베이스-에미터 전압이고, 는 제2 바이폴라 트랜지스터(B2)의 베이스-에미터 전압이다.
공정 변화 및 온도 변화가 보상된
기준전류원
도 4는 본 발명의 일 실시예에 따른 도 3의 PTAT 전압 및 CTAT 전압 생성기(300)를 사용한 공정 변화 및 온도 변화가 보상된 기준전류원(400)을 나타낸 도면이다.
기준전류원(400)은 PTAT 전압 및 CTAT 전압 생성기(300) 및 전압-전류 변환기(410)를 포함한다.
앞서 설명한 도 3의 PTAT 전압 및 CTAT 전압 생성기(300)의 자세한 설명은 생략한다.
전압-전류 변환기(410)는 제6 내지 제11 모스트랜지스터(M6, M7, M8, M9, M10, M11)를 포함한다.
제6 모스트랜지스터(M6)는 소스 단자가 제1 공급전원(VDD)과 연결되고, 게이트 단자가 PTAT 전압 및 CTAT 전압 생성기(300)의 출력단자와 연결되어 출력전압 가 게이트에 인가되며, 드레인 단자는 제7 모스트랜지스터(M7)의 드레인 단자 및 게이트 단자와 연결된다.
제7 모스트랜지스터(M7)는 드레인 단자 및 게이트 단자가 제6 모스트랜지스터(M6)의 드레인 단자와 연결되고, 소스 단자는 제2 공급전압(GND)와 연결된다.
제8 모스트랜지스터(M8)는 소스 단자가 제2 공급전원에 연결되고, 게이트 단자가 제7 모스트랜지스터(M7)의 게이트 단자와 연결되고, 드레인 단자는 제9 모스트랜지스터(M9)의 게이트 단자 및 드레인 단자와 연결된다.
제9 모스트랜지스터(M9)는 드레인 단자 및 게이트 단자가 제8 모스트랜지스터(M8)의 드레인 단자 및 제11 모스트랜지스터(M11)의 게이트 단자와 연결되고, 소스 단자는 제10 모스트랜지스터(M10)의 드레인 단자 및 게이트 단자와 연결된다.
제10 모스트랜지스터(M10)는 드레인 단자 및 게이트 단자가 제9 모스트랜지스터(M9)의 소스 단자와 연결되고, 소스 단자가 제1 공급전압(VDD)와 연결된다.
제11 모스트랜지스터(M11)는 소스 단자가 제1 공급전압(VDD)과 연결되고, 게이트 단자가 제9 모스트랜지스터(M9)의 게이트 단자 및 제8 모스트랜지스터(M8)의 드레인 단자와 연결되고, 드레인 단자에서 기준전류()를 생성한다.
모스트랜지스터(M1, M2, M3, M4, M5, M6, M7, M8, M9, M10, M11)의 드레인과 소스는 N 타입을 쓰는지 또는 P 타입을 쓰는지에 따라서 바뀔 수 있으며, 바이폴라 트랜지스터(B1, B2)의 이미터 및 컬렉터도 마찬가지로 바뀔 수 있다. 이러한 정도의 설계 변형은 당업자에게 자명하다.
공정 변화 보상
여기서 는 제11 모스트랜지스터(M11)의 이동도와 옥사이드의 캐패시턴스의 곱을 나타내고, 는 제6 모스트랜지스터(M6)의 W/L 비율을 나타내고, 는 제9 및 제10 모스트랜지스터(M9, M10)의 W/L 비율을 나타내고, 는 제11 모스트랜지스터(M11)의 W/L 비율을 나타낸다. 는 제11 모스트랜지스터(M11)의 문턱전압을 나타낸다.
식(14)에서 공칭값(nominal values)을 이용하여 적분하면 식(15)를 얻을 수 있다.
온도 변화 보상
온도 변화 보상을 살펴보기 위해서, 제11 모스트랜지스터(M11)의 문턱접압() 및 이동도와 옥사이드의 캐패시턴스의 곱()을 온도에 대해 간단히 모델링 하면 아래 식(16)과 같다.
식(17)에서 온도 변화 보상을 만족하는 를 결정하기 위해서, 기준전류()는 온도에 대해 이라는 조건을 만족해야 한다. 아래 식(18)은 식(17)에 대해 을 만족하는 미분 조건을 나타낸다.
식(18)에 대해 미분 방정식을 전개하여 풀면 식(19)를 얻을 수 있다.
식(19)에 대해 근의 공식을 적용하여 풀면 수식(20)과 같다.
식(21)은 루트(root)가 존재하는 온도에 관한 을 나타내는 식이다. 식(21)을 앞서 나타낸 식(12)와 같이 온도 변화에 대한 일차 함수로 표현하기 위해 수치 대입법을 이용하여 간단히 모델링하면 아래 식(22)와 같다.
여기서 상수 A`과 온도상수인 B`은 상수 A와 B을 대입한 후, 온도에 대해 수치 대입법을 적용하면 얻을 수 있다.
공정 변화 보상과 온도 변화 보상점에서 식(22)과 식(12)는 일치되어야 한다. 따라서 아래 식(23)과 식(24)를 얻을 수 있다.
본 발명의 일 실시예인 PTAT 전압 및 CTAT 전압 생성기(300)를 사용한 기준전류원(400)은 도 2의 기준전류원과 달리 공정 변화 보상의 최적 점과 온도 변화 보상의 최적 점을 일치시킬 수 있다.
CMOS 0.13um 공정의 변화 조건은 FF(Fast-Fast), FS(Fast-Slow), SF(Slow-Fast), SS(Slow-Slow) 및 TT(Typical- Typical)이고, 전원전압(VDD)의 변화 조건은 기준전압(1.2V)의±10% 인 1.1V, 1.2V 및 1.3V 이고, 온도의 변화 조건은 -20°C 에서 100°C 이다.
이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시 될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시 예는 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
120: 연산증폭기
100, 200: 종래의 기준전류원
300: PTAT 전압 및 CTAT 전압 생성기
400: 기준전류원
410: 전압-전류 변환기
100, 200: 종래의 기준전류원
300: PTAT 전압 및 CTAT 전압 생성기
400: 기준전류원
410: 전압-전류 변환기
Claims (3)
- 일 단자가 제1 공급전원에 연결되고, 게이트(gate) 단자에 제1 전압이 인가되는 제1 모스트랜지스터;
일 단자가 제1 공급전원에 연결되고, 게이트 단자에 상기 제1 전압이 인가되는 제2모스트랜지스터;
일 입력단자가 상기 제1 모스트랜지스터의 다른 일 단자에 연결되고, 다른 일 입력단자가 상기 제2 모스트랜지스터의 다른 일 단자에 연결되며, 출력단자가 상기 제1 전압을 생성하는 연산증폭기;
일 단자가 상기 연산증폭기의 다른 일 입력단자에 연결된 제1 저항;
일 단자가 상기 연산증폭기의 일 입력단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결된 제2 저항;
일 단자가 상기 연산증폭기의 다른 일 입력단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결되고, 저항값이 상기 제2 저항의 저항값과 같은 제3 저항;
일 단자 및 베이스 단자가 상기 연산증폭기의 일 입력단자에 연결되고, 다른 일 단자 가 제2 공급전원에 연결된 제1 바이폴라 트랜지스터; 및
일 단자 및 베이스 단자가 상기 제1 저항의 다른 일 단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결된 제2 바이폴라 트랜지스터;
일 단자가 제1 공급전원에 연결되고, 게이트 단자에 상기 제1 전압이 인가되는 제3 모스트랜지스터;
일 단자 및 게이트 단자가 상기 제3 모스트랜지스터의 다른 일 단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결된 제4 모스트랜지스터;
게이트 단자가 상기 제4 모스트랜지스터의 게이트 단자와 연결되고, 일 단자가 제2 공급전원에 연결된 제5 모스트랜지스터; 및
일 단자가 상기 제5 모스트랜지스터의 다른 일 단자에 연결되고, 다른 일 단자가 제1 공급전원에 연결된 제4 저항을 포함하며,
상기 제2 바이폴라 트랜지스터의 베이스-에미터 넓이는 상기 제1 바이폴라 트랜지스터의 베이스-에미터 넓이에 비해 N(N은 양의 실수)배인, 회로. - PTAT 전압 및 CTAT 전압 생성기 및 전압-전류 변환기를 포함하는 회로로서,
상기 PTAT 전압 및 CTAT 전압 생성기는,
일 단자가 제1 공급전원에 연결되고, 게이트 단자에 제1 전압이 인가되는 제1 모스트랜지스터;
일 단자가 제1 공급전원에 연결되고, 게이트 단자에 상기 제1 전압이 인가되는 제2모스트랜지스터;
일 입력단자가 상기 제1 모스트랜지스터의 다른 일 단자에 연결되고, 다른 일 입력단자가 상기 제2 모스트랜지스터의 다른 일 단자에 연결되며, 출력단자가 상기 제1 전압을 생성하는 연산증폭기;
일 단자가 상기 연산증폭기의 일 입력단자에 연결된 제1 저항;
일 단자가 상기 연산증폭기의 일 입력단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결된 제2 저항;
일 단자가 상기 연산증폭기의 다른 일 입력단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결되고, 상기 제2 저항과 저항의 크기가 같은 제3 저항;
일 단자 및 베이스 단자가 상기 연산증폭기의 다른 일 입력단자에 연결되고, 다른 일 단자 가 제2 공급전원에 연결된 제1 바이폴라 트랜지스터;
일 단자 및 베이스 단자가 상기 제1 저항의 다른 일 단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결된 제2 바이폴라 트랜지스터;
일 단자가 제1 공급전원에 연결되고, 게이트 단자에 상기 제1 전압이 인가되는 제3 모스트랜지스터;
일 단자 및 게이트 단자가 상기 제3 모스트랜지스터의 다른 일 단자에 연결되고, 다른 일 단자가 제2 공급전원에 연결된 제4 모스트랜지스터;
일 단자가 제2 공급전원에 연결되고, 게이트 단자가 상기 제4 모스트랜지스터의 게이트 단자와 연결된 제5 모스트랜지스터; 및
일 단자가 상기 제5 모스트랜지스터의 다른 일 단자에 연결되고, 다른 일 단자가 제1 공급전원에 연결된 제4 저항을 포함하며,
상기 제2 바이폴라 트랜지스터의 베이스-에미터 넓이는 상기 제1 바이폴라 트랜지스터의 베이스-에미터 넓이에 비해 N(N은 양의 실수)배인, 회로. - 제2항에 있어서,
상기 전압-전류 변환기는,
일 단자가 제1 공급전원에 연결되고, 게이트 단자가 상기 제5 모스트랜지스터의 다른 일 단자와 연결되는 제6 모스트랜지스터;
일 단자 및 게이트 단자가 상기 제6 모스트랜지스터의 다른 일 단자와 연결되고, 다른 일 단자가 제2 공급전원에 연결된 제7 모스트랜지스터;
일 단자가 제2 공급전원에 연결되고, 게이트 단자가 상기 제7 모스트랜지스터의 게이트 단자에 연결된 제8 모스트랜지스터;
일 단자 및 게이트 단자가 상기 제8 모스트랜지스터의 다른 일 단자에 연결된 제9 모스트랜지스터;
일 단자 및 게이트 단자가 상기 제9 모스트랜지스터의 다른 일 단자에 연결되고, 다른 일 단자가 제1 공급전압에 연결된 제10 모스트랜지스터; 및
일 단자가 제1 공급전압에 연결되고, 게이트 단자가 상기 제9 모스트랜지스터의 게이트 단자에 연결되고, 다른 일 단자에서 기준전류를 생성하는 제11 모스트랜지스터를 포함하는, 회로.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020100001561A KR101085870B1 (ko) | 2010-01-08 | 2010-01-08 | 온도 및 공정 보상회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020100001561A KR101085870B1 (ko) | 2010-01-08 | 2010-01-08 | 온도 및 공정 보상회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20110081414A KR20110081414A (ko) | 2011-07-14 |
KR101085870B1 true KR101085870B1 (ko) | 2011-11-23 |
Family
ID=44919922
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020100001561A KR101085870B1 (ko) | 2010-01-08 | 2010-01-08 | 온도 및 공정 보상회로 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101085870B1 (ko) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101368050B1 (ko) * | 2012-05-17 | 2014-02-28 | 성균관대학교산학협력단 | 저항 변화를 보상한 밴드갭 기준전압 발생기 |
CN112198921B (zh) * | 2020-10-20 | 2022-06-21 | 上海华虹宏力半导体制造有限公司 | 基准电压源电路 |
CN114356014B (zh) * | 2021-11-22 | 2024-03-15 | 北京智芯微电子科技有限公司 | 低压基准电压产生电路及芯片 |
CN116107370A (zh) * | 2022-07-22 | 2023-05-12 | 湘潭大学 | 一种高精度低温漂带隙基准电路 |
-
2010
- 2010-01-08 KR KR1020100001561A patent/KR101085870B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
KR20110081414A (ko) | 2011-07-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4780968B2 (ja) | 基準電圧回路 | |
JP4817825B2 (ja) | 基準電圧発生回路 | |
KR101241378B1 (ko) | 기준 바이어스 발생 회로 | |
CN101685317B (zh) | 带隙基准电压电路 | |
US7301321B1 (en) | Voltage reference circuit | |
KR100596978B1 (ko) | 온도-비례 전류 제공회로, 온도-반비례 전류 제공회로 및이를 이용한 기준전류 제공회로 | |
CN102841629B (zh) | 一种BiCMOS电流型基准电路 | |
KR20160038665A (ko) | 밴드갭 회로 및 관련 방법 | |
JP2008108009A (ja) | 基準電圧発生回路 | |
TW200941184A (en) | Operational amplifier, temperature-independent system and bandgap reference circuit | |
JP2008123480A (ja) | 基準電圧発生回路 | |
JP2004146576A (ja) | 半導体温度測定回路 | |
US8089260B2 (en) | Low voltage bandgap reference circuit | |
KR101085870B1 (ko) | 온도 및 공정 보상회로 | |
US9442508B2 (en) | Reference voltage source and method for providing a curvature-compensated reference voltage | |
JP2005063026A (ja) | 基準電圧発生回路 | |
KR20190049551A (ko) | 밴드갭 레퍼런스 회로 | |
CN113253788B (zh) | 基准电压电路 | |
JP2007095031A (ja) | 低電圧用バンドギャップ基準電圧発生回路 | |
JP2009251877A (ja) | 基準電圧回路 | |
US9304528B2 (en) | Reference voltage generator with op-amp buffer | |
CN102722205A (zh) | 一种低压带隙基准产生电路 | |
CN110291486B (zh) | 基准电压产生电路和方法 | |
CN108345336B (zh) | 能隙参考电路 | |
CN115877903A (zh) | 带隙基准电压源电路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20141112 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
Payment date: 20151116 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20161116 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20171116 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20191118 Year of fee payment: 9 |