KR101061850B1 - TFT array panel and a method of manufacturing the same - Google Patents

TFT array panel and a method of manufacturing the same Download PDF

Info

Publication number
KR101061850B1
KR101061850B1 KR20040071612A KR20040071612A KR101061850B1 KR 101061850 B1 KR101061850 B1 KR 101061850B1 KR 20040071612 A KR20040071612 A KR 20040071612A KR 20040071612 A KR20040071612 A KR 20040071612A KR 101061850 B1 KR101061850 B1 KR 101061850B1
Authority
KR
Grant status
Grant
Patent type
Prior art keywords
molybdenum
electrode
metal layer
layer
formed
Prior art date
Application number
KR20040071612A
Other languages
Korean (ko)
Other versions
KR20060022839A (en )
Inventor
배양호
이제훈
정창오
조범석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Grant date

Links

Images

Classifications

    • GPHYSICS
    • G02OPTICS
    • G02FDEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH IS MODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THE DEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY, COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g. SWITCHING, GATING, MODULATING OR DEMODULATING; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136286Wiring, e.g. gate line, drain line
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/28Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including components using organic materials as the active part, or using a combination of organic materials with other materials as the active part
    • H01L27/32Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including components using organic materials as the active part, or using a combination of organic materials with other materials as the active part with components specially adapted for light emission, e.g. flat-panel displays using organic light-emitting diodes [OLED]
    • H01L27/3241Matrix-type displays
    • H01L27/3244Active matrix displays
    • H01L27/3276Wiring lines
    • GPHYSICS
    • G02OPTICS
    • G02FDEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH IS MODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THE DEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY, COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g. SWITCHING, GATING, MODULATING OR DEMODULATING; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136286Wiring, e.g. gate line, drain line
    • G02F2001/13629Multi-layer wirings
    • GPHYSICS
    • G02OPTICS
    • G02FDEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH IS MODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THE DEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY, COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g. SWITCHING, GATING, MODULATING OR DEMODULATING; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136286Wiring, e.g. gate line, drain line
    • G02F2001/136295Materials; Compositions; Methods of manufacturing
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/914Doping
    • Y10S438/924To facilitate selective etching

Abstract

본 발명은, 액정 표시 장치 또는 유기 발광 표시 장치용 박막 트랜지스터 표시판의 배선으로서, 몰리브덴(Mo)에 니오븀(Nb), 바나듐(V) 또는 티타늄(Ti)을 소정량 첨가한 몰리브덴 합금층과 알루미늄층의 적층구조를 형성함으로써, 기존의 순수 몰리브덴(Mo)을 이용한 경우보다 몰리브덴 합금층과 알루미늄층의 상대적인 식각속도 차이의 감소로 인하여 식각시 언더컷, 오버행 및 마우스 바이트 등이 형성되지 않는 동시에, 반도체층 또는 화소 전극과의 접촉특성도 개선되는 것을 특징으로 하는 저저항성 및 내화학성을 동시에 갖춘 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다. The present invention, a liquid crystal display as a device or wiring in the TFT array panel for an organic light emitting display device, molybdenum (Mo) to the niobium (Nb), vanadium molybdenum alloy layer by adding a predetermined amount of (V) or titanium (Ti) and aluminum layer by forming the laminated structure, the case of using the conventional pure molybdenum (Mo) at the same time than do the molybdenum alloy layer and when due to the decrease in the relative etch rate difference between the aluminum layer, etching undercut, overhang and mouse byte, etc. are formed, and the semiconductor layer or the contact characteristics of the pixel electrode also with low resistance and chemical resistance, characterized in that at the same time improved TFT array panel and to a method of manufacturing the same.
몰리브덴 합금, 니오븀, 바나듐, 티타늄, 비저항, 식각속도, 언더컷 Molybdenum alloys, niobium, vanadium, titanium, resistivity, etch rate, the undercut

Description

박막 트랜지스터 표시판 및 그 제조방법{Thin film transistor array panel and method for manufacturing the same} TFT array panel and a manufacturing method {Thin film transistor array panel and method for manufacturing the same}

도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고, 1 is a constellation diagram illustrating a structure of a TFT array panel for an LCD according to a first embodiment of the present invention,

도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이고, 2 is a sectional view of a TFT array panel of Figure 1 cut along the II-II 'line,

도 3a, 도 4a, 도 5a 및 도 6a는 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 제1 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 것이고, A TFT array panel shown in Figure 3a, are 1 and 2 Figure 4a, Figures 5a and 6a in that order as the arrangement of the TFT array panel in intermediate steps of a method for manufacturing according to the first embodiment of the present invention that are listed will result,

도 3b는 도 3a의 IIIb-IIIb'선을 따라 자른 단면도이고, And Figure 3b is a sectional view taken along IIIb-IIIb 'line of Figure 3a,

도 4b는 도 4a의 IVb-IVb'선을 따라 자른 단면도이고, And Figure 4b is a sectional view taken along IVb-IVb 'line of Figure 4a,

도 5b는 도 5a의 Vb-Vb'선을 따라 자른 단면도이고, And Figure 5b is a sectional view taken along Vb-Vb 'line of Figure 5a,

도 6b는 도 6a의 VIb-VIb'선을 따라 자른 단면도이고, And Figure 6b is a sectional view taken along VIb-VIb 'line in Fig. 6a,

도 7은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 7 is a layout view of a TFT array panel for an LCD according to a second embodiment of the present invention,

도 8은 도 7의 VIII-VIII'선을 따라 자른 단면도이고, 8 is a sectional view taken along the VIII-VIII 'line of Figure 7,

도 9 내지 13b는 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 제 조방법을 설명하기 위한 단면도이고, 9 to 13b is a cross-sectional view for explaining a method of Article TFT array panel according to a second embodiment of the present invention,

도 14a는 본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, Figure 14a is a layout view of a TFT array panel according to a third embodiment of the present invention,

도 14b는 도 14a의 XIVb-XIVb'선을 따라 자른 단면도이고, And Figure 14b is a sectional view taken along XIVb-XIVb 'line in Fig. 14a,

도 15a 내지 도 16은 제3 실시예에 따른 박막 트랜지스터 표시판의 제조방법을 설명하기 위한 단면도이고, Figure 15a to Figure 16 is a cross-sectional view for explaining the manufacturing method of the TFT array panel according to a third embodiment,

도 17은 제4 실시예에 따른 유기 발광 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 17 is a layout view of a TFT array panel for an organic light emitting display device according to a fourth embodiment,

도 18 및 도 19는 각각 도 17의 XVIII-XVIII' 선 및 XIX-XIX' 선을 따라 잘라 도시한 단면도이고, And Figures 18 and 19 show a cut along XVIII-XVIII ', and the line XIX-XIX' line of Figure 17, each cross-section,

도 20 및 도 21은 도 17의 XX-XX' 선 및 XXI-XXI' 선을 따라 잘라 도시한 단면도이고, FIG 20 and FIG 21 shows a cut along XX-XX 'and line XXI-XXI' line cross-sectional view of Figure 17,

도 22, 도 24, 도 26, 도 28, 도 30, 도 32, 도 34는 도 17 내지 도 21의 박막 트랜지스터 표시판의 제조 방법에서 중간 단계를 도시한 배치도이고, And FIG. 22, showing an intermediate step in the production method of the TFT array panel shown in Fig. 24, 26, 28, 30, 32, 34 is 17 to 21 constellation diagram,

도 23a, 도 23b 및 도 23c는 도 22에서 XXIIIa-XXIIIa'선, XXIIIb-XXIIIb'선 및 XXIIIc-XXIIIc'선을 따라 잘라 도시한 단면도이고, Fig. 23a, Fig. 23b and Fig. 23c shows a cut along XXIIIa-XXIIIa 'line, XXIIIb-XXIIIb' lines and XXIIIc-XXIIIc 'line cross-sectional view in Figure 22,

도 25a, 도 25b 및 도 25c는 도 24에서 XXVa-XXVa'선, XXVb-XXVb'선 및 XXVc-XXVc'선을 따라 잘라 도시한 단면도이고, Fig. 25a, Fig. 25b and Fig. 25c shows a cut along XXVa-XXVa 'line, XXVb-XXVb' and line XXVc-XXVc 'line in FIG. 24 cross-section,

도 27a, 도 27b, 도 27c 및 도 27d는 도 26에서 XXVIIa-XXVIIa'선, XXVIIb-XXVIIb'선, XXVIIc-XXVIIc'선 및 XXVIId-XXVIId'선을 따라 잘라 도시한 단면도이 고, And Figure 27a, Figure 27b, Figure 27c and Figure 27d is a danmyeondoyi Figure 26 along the XXVIIa-XXVIIa 'line, XXVIIb-XXVIIb' line, XXVIIc-XXVIIc 'lines and XXVIId-XXVIId' cut lines shown,

도 29a, 도 29b, 도 29c 및 도 29d는 도 28에서 XXIXa-XXIXa'선, XXIXb-XXIXb'선, XXIXc-XXIXc'선 및 XXIXd-XXIXd'선을 따라 잘라 도시한 단면도이고, FIG. 29a, FIG. 29b, Fig. 29c and Fig. 29d is a cross-sectional view showing cut along the XXIXa-XXIXa 'line, XXIXb-XXIXb' line, XXIXc-XXIXc 'and line XXIXd-XXIXd' line in Figure 28,

도 31a, 도 31b, 도 31c 및 도 31d는 도 30에서 XXXIa-XXXIa'선, XXXIb-XXXIb'선, XXXIc-XXXIc'선 및 XXXId-XXXId'선을 따라 잘라 도시한 단면도이고, FIG. 31a, FIG. 31b, Fig. 31c and Fig. 31d illustrates cut along the XXXIa-XXXIa 'line, XXXIb-XXXIb' line, XXXIc-XXXIc 'lines and XXXId-XXXId' line in FIG. 30 cross-section,

도 33a 및 도 33b는 도 32에서 XXXIIIa-XXXIIIa'선 및 XXXIIIb-XXXIIIb'선을 따라 잘라 도시한 단면도이고, Figure 33a and Figure 33b is a cross-sectional view showing cut along the XXXIIIa-XXXIIIa 'and line XXXIIIb-XXXIIIb' line in Figure 32,

도 35 및 도 36은 도 34의 박막 트랜지스터 표시판을 XXXV-XXXV' 선 및 XXXVI-XXXVI' 선을 따라 잘라 도시한 단면도이고, FIG 35 and FIG 36 shows a cut TFT array panel of FIG. 34 along XXXV-XXXV 'and line XXXVI-XXXVI' line cross-sectional view,

도 37은 몰리브덴 합금(MoNb)의 증착압력에 따른 비저항의 변화를 보여주는 그래프이고, And Figure 37 is a graph showing the change in the specific resistance of the deposition pressure of the molybdenum alloy (MoNb),

도 38은 니오븀(Nb) 첨가량에 따른 비저항의 변화를 보여주는 그래프이고, And Figure 38 is a graph showing the change in the specific resistance of the niobium (Nb) amount,

도 39는 순수 몰리브덴(Mo), 니오븀이 첨가된 몰리브덴 합금(MoNb), 알루미늄(Al) 및 네오디뮴이 첨가된 알루미늄 합금(AlNd)의 식각속도를 보여주는 데이터이고, Figure 39 is a data showing the etch rate of the pure molybdenum (Mo), molybdenum alloy (MoNb) of niobium is added, aluminum (Al), and neodymium is added to the aluminum alloy (AlNd),

도 40은 몰리브덴(Mo)/알루미늄(Al)/몰리브덴(Mo) 적층막의 식각상태를 보여주는 사진이고, And Figure 40 is a photograph of a molybdenum (Mo) / aluminum (Al) / molybdenum (Mo) stacked film etching condition,

도 41은 니오븀이 첨가된 몰리브덴 합금(MoNb)/알루미늄(Al)/몰리브덴(Mo) 적층막의 식각상태를 보여주는 사진이다. Figure 41 is a photograph of a molybdenum alloy (MoNb) / aluminum (Al) / molybdenum (Mo) stacked film etching conditions of niobium is added.

<도면의 주요부분에 대한 부호설명> <Reference Numerals [>

110: 절연 기판 121: 게이트선 110: insulating substrate 121: a gate line

124: 게이트 전극 131: 유지전극선 124: gate electrode 131: holding electrode line

140: 게이트 절연막 150: 진성 비정질 규소층 140: Gate insulating film 150: intrinsic amorphous silicon layer

160: 불순물 비정질 규소층 171: 데이터선 160: impurity amorphous silicon layer 171: the data line

173: 소스 전극 175: 드레인 전극 149. The source electrode 175: drain electrode

177: 유지 축전기용 도전체 180: 보호막 177: conductive storage capacitor body 180: protective layer

182, 185, 187, 189: 접촉구 901: 화소 전극 182, 185, 187, 189: contact hole 901: pixel electrode

906, 908: 접촉 보조 부재 906, 908: auxiliary contact member

본 발명은 박막 트랜지스터 액정 표시 장치(TFT-LCD) 또는 유기 발광 표시 소자(OLED) 등에서 사용되는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것으로, 보다 상세하게는 박막 트랜지스터 표시판의 적층 구조 중 게이트 전극을 포함하는 게이트선 또는 소스 전극을 포함하는 데이터선의 재료로 저저항성 및 내화학성이 우수한 몰리브덴 합금(Mo-alloy)을 이용하는 박막 트랜지스터 표시판 및 그 제조방법에 관한 것이다. The present invention is a liquid crystal thin film transistor display (TFT-LCD) or an organic light emitting display device that relates to a TFT array panel and a manufacturing method that is used in (OLED), and more particularly, a gate electrode of the stacked structure of the TFT array panel gate line or data line low resistivity of a material comprising a source electrode and a TFT array panel using the high-molybdenum alloy (Mo-alloy) chemical resistance, and which relates to a method of manufacturing the same.

액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액 정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다. Liquid crystal display (Liquid Crystal Display) is a flat plate that is currently most widely used display (Flat Panel Display) consists of a one of the liquid crystal layer, which electrodes are inserted between the two substrates is formed and then, a voltage to the electrode It is applied to a display device to control the amount of light that is transmitted by rearranging the liquid crystal molecules in the liquid jeongcheung.

액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 표시판에 각각 구비되어 있는 것이다. It is among the liquid crystal display apparatus has recently been used to, which is the electric field generating electrodes respectively provided on two panel. 이 중에서도, 한 표시판에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고 다른 표시판에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조의 형태가 주류이다. Among them, a display panel is arranged in the form of a plurality of the matrix pixel electrode and the other panel has a structure in the form of a common electrode covers the front panel liquor. 이러한 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. The display of the image in the liquid crystal display is made by applying a separate voltage to each pixel electrode. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 표시판에 형성한다. For this connection the three-terminal element of a thin film transistor for switching a voltage applied to the pixel electrode in each pixel electrode and a data line for transmitting the voltage applied to the gate line and the pixel electrode for transmitting a signal for controlling the thin film transistor to form the panel. 상기 박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자로서의 역할을 한다. The TFT serves as a switching element for passing or blocking the image signal that is transmitted through the data line to the pixel electrode in accordance with the scan signal transmitted through the gate line. 이러한 박막 트랜지스터는, 자발광소자인 능동형 유기 발광 표시 소자(AM-OLED)에서도 각 발광 소자를 개별적으로 제어하는 스위칭 소자로서 역할을 한다. These thin film transistors, a light emitting element in the character active matrix organic light emitting display device (AM-OLED) serves as a switching element for controlling each light emitting element individually.

이러한 박막 트랜지스터에서, 게이트 전극을 포함하는 게이트선, 소스 전극을 포함하는 데이터선 및 드레인 전극 등의 재료로서 종래에 크롬(Cr)이 주로 이용되었다. In this thin film transistor, and chromium (Cr) in the prior art as a material for the gate line, and the data line and the drain electrode comprises a source electrode including a gate electrode have been mainly used.

그러나, 크롬(Cr)은 높은 스트레스를 가지며, 더구나 액정 표시 장치의 면적이 점점 대형화되는 추세에 따라 게이트선 및 데이터선의 길이가 점점 길어지게 되고 이에 따라 낮은 비저항을 가지는 재료로 상기 배선을 형성할 필요가 있는데, 크 롬은 높은 비저항을 가지기 때문에 대면적 액정 표시 장치에서 사용하기에는 부적합하다. However, the chromium (Cr) has a high stress, moreover, the gate lines and the data length of the line according to the trend, the area of ​​the liquid crystal display device is more and more large-sized becomes increasingly long this is required to form the wiring of a material having a low specific resistance according to There is, chromium is unsuitable for use in large-area liquid crystal display device because it has a high specific resistance.

따라서 상기 문제점을 극복하기 위하여, 낮은 비저항을 가지는 알루미늄(Al)이 대면적 액정 표시 장치에 적용하기에 적합한 금속으로 알려져 있지만, 알루미늄으로 배선을 형성하는 경우 고온 공정에서 힐록(hillock) 현상이 발생하는 문제점이 있다. Therefore, in order to overcome the above problems, there is an aluminum (Al) having a low specific resistance is known with a metal suitable for application to large-area liquid crystal display device, in the case of forming a wiring of aluminum to the hillock (hillock) occurs in a high temperature process there is a problem. 또한, 알루미늄이 데이터선으로 이용되는 경우, 데이터선 하부에 위치한 반도체층과 접촉하여 알루미늄이 반도체층 내로 확산되거나 데이터선 상부에서 접촉하는 화소전극과의 접촉불량으로 박막트랜지스터의 특성을 저하시키는 문제점이 있다. In addition, the problem that the aluminum case is used as a data line, a data line contact with the semiconductor layer located in the lower aluminum degrade characteristics of the thin film transistor as a contact failure with the pixel electrode in contact at the upper diffusion or the data line into the semiconductor layer have.

따라서, 본 발명은, 상기 문제점을 해결하기 위한 것으로써, 저항이 낮고 화소 전극 또는 반도체층과의 접촉시 문제가 없는 배선을 포함하는 박막 트랜지스터 표시판 및 그 제조방법을 제공하는 것을 목적으로 한다. Accordingly, the present invention is written as to solve the above problem, the resistance is low, and an object thereof is to provide a TFT array panel and a manufacturing method including a wire-free contact with the problem of the pixel electrode or a semiconductor layer.

본 발명은 상기 과제를 해결하기 위하여, 박막 트랜지스터의 표시판의 적층구조 중 게이트선 또는 데이터선의 재료로 니오븀(Nb), 바나듐(V) 및 티타늄(Ti)에서 선택된 적어도 하나의 성분이 몰리브덴에 첨가된 몰리브덴 합금(Mo-alloy)을 이용하여 저저항성 및 내화학성을 현저하게 개선시키는 것을 특징으로 한다. The present invention to solve the above problems, a is niobium (Nb), vanadium, at least one component selected from (V) and titanium (Ti) as the laminated structure the gate line or data line material of the TFT array panel added to the molybdenum using a molybdenum alloy (Mo-alloy) is characterized in that to significantly improve the low-resistance and chemical resistance.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한 다. Or less, and one of ordinary skill in the art with respect to the embodiment of the present invention with reference to the attached drawings and described with reference characters to be easily carried out. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. However, the invention is not to be implemented in many different forms and limited to the embodiments set forth herein.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. In order to clearly express various layers and regions in the drawings it is shown on an enlarged scale, a thickness. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. For like elements throughout the specification attached to the same reference numerals. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. Layer, film, region, when being "on" another portion of the plate-like part, which also includes the case when in different parts "directly above", as well as with the other element or intervening. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. Conversely, when any part of the other part says, "just above" it means that there is no other part in the middle.

이제 본 발명의 실시예에 따른 액정 표시 장치 또는 유기 발광 표시 소자용 박막 트랜지스터 표시판의 제조방법에 대하여 도면을 참조하여 상세하게 설명한다. Referring now to the drawings with respect to the manufacturing method of example a liquid crystal display device or an organic light-emitting display element TFT array panel according to the present invention will be described in detail.

[실시예 1] Example 1

먼저, 도 1 및 도 2를 참조하여 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조에 대하여 상세히 설명한다. First, a detailed description of the structure of a TFT array panel for an LCD according to a first embodiment of the present invention will be described with reference to Figs.

도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이다. 1 is a constellation diagram illustrating a structure of a TFT array panel for an LCD according to a first embodiment of the present invention, Figure 2 is a sectional view of a TFT array panel of Figure 1 cut along the II-II 'line.

절연기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121)이 형성되어 있다. An insulating substrate 110, a plurality of gate lines (gate line) (121) is formed to pass over the gate signal. 게이트선(121)은 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 복수의 게이트 전극(gate electrode)(124)을 이룬다. Gate line 121 is stretched in the transverse direction, it forms a part of the plurality of gate electrodes (gate electrode) (124) of each gate line 121. 또한 각 게이트선(121)의 다른 일부는 아래 방향으로 돌출하여 복수의 확장부 (expansion)(127)를 이룬다. In addition, another part of each gate line 121 projecting downwardly form the plurality of extension (expansion) (127).

게이트선(121)은 알루미늄(Al) 또는 알루미늄에 네오디뮴(Nd)이 첨가된 알루미늄 합금(AlNd)으로 이루어진 제1 금속층(124a)과, 상기 제1 금속층(124a) 상부에 형성된 것으로 몰리브덴(Mo)에 니오븀(Nb), 바나듐(V) 및 티타늄(Ti)에서 선택된 적어도 하나의 성분을 첨가한 몰리브덴 합금으로 이루어진 제2 금속층(124b)으로 구성된다. Gate line 121 is made of aluminum (Al) or aluminum-neodymium (Nd) is added to the aluminum alloy the first metal layer made of (AlNd), (124a), and wherein the molybdenum to be formed on the first metal layer (124a) to (Mo) a is composed of niobium (Nb), vanadium (V) and titanium (Ti), the second metal layer (124b) composed of at least one molybdenum alloy is added to one component selected from. 상기 몰리브덴 합금으로 이루어진 제2 금속층(124b)은 알루미늄 또는 알루미늄 합금으로 이루어진 제1 금속층(124a) 상부에 적층되어 고온 공정시 알루미늄층에서 발생할 수 있는 힐록(hillock) 현상을 방지하는 역할을 한다. A second metal layer (124b) made of the Mo alloy serves to prevent a hillock (hillock) symptoms that are laminated to the top first metal layer (124a) made of aluminum or aluminum alloy may result in an aluminum layer when a high temperature process. 여기서, 몰리브덴 합금 중 니오븀, 바나듐 또는 티타늄은 바람직하게는 약 0.1 내지 10at%, 더욱 바람직하게는 3 내지 8 at%의 함량으로 첨가된다. Here, a molybdenum alloy of niobium, vanadium or titanium is preferably added in an amount of about 0.1 to 10at%, and more preferably from 3 to 8 at%. 상기 첨가성분들의 함량을 증가시키는 경우, 다른 층들과의 접착성 또는 내화학성을 향상시킬 수는 있지만 비저항이 증가하는 문제를 수반하기 때문에 상기 범위 내에서 적절하게 첨가하여 이용한다. Case of increasing the amount of the additional component, can improve the adhesion or chemical resistance of the other layers, but is used to appropriately added within the above range because it entails the problem that the resistivity is increased. 대표적으로, 도 38에서 니오븀(Nb) 첨가량에 따른 비저항의 변화를 보여준다. Representatively shows the change in the specific resistance of the niobium (Nb) in the amount 38. 이는 니오븀의 첨가량이 증가할수록 비저항이 완만하게 증가하는 것을 보여준다. This shows that the resistivity increases gradually with increasing the amount of niobium. 따라서, 비저항, 접착성 및 내화학성을 고려한 상기 범위의 몰리브덴 합금을 이용하는 것이 바람직하다. Therefore, it is considered a specific resistance, adhesion and chemical resistance, preferred to use a molybdenum alloy of the above-mentioned range.

이와 같이 몰리브덴에 전율 고용체를 이루는 니오븀, 바나듐 또는 티타늄을 소정량 첨가하는 경우, 기존의 몰리브덴(Mo)을 이용한 경우보다 내화학성(식각속도)이 현저하게 향상될 뿐만 아니라, 하부에 형성된 알루미늄 또는 알루미늄 합금과의 내화학성 차이가 감소하여 식각시 언더컷, 오버행 및 마우스 바이트 등이 형 성되지 않는 이점이 있다. When molybdenum, niobium, vanadium or titanium constituting the constant solid solution in this way was added a predetermined amount, and chemical resistance than the case of using the conventional molybdenum (Mo), aluminum, or aluminum as well as a remarkably improved (etching rate), formed at the bottom to reduce the resistance difference between the alloy has the advantage that is not undercut, such as when the type, overhang and mouse byte etching property. 도 39은, 몰리브덴(Mo), 몰리브덴에 소정량의 니오븀(Nb)이 첨가된 몰리브덴 합금(MoNb), 알루미늄(Al), 알루미늄에 소량의 네오디뮴(Nd)이 첨가된 알루미늄 합금(AlNd)에 대하여 동일한 식각액을 사용하여 식각하는 경우의 식각 속도(내화학성)를 측정한 결과이다. Figure 39 is, relative to molybdenum (Mo), of the niobium (Nb) a predetermined amount of molybdenum added-molybdenum alloy (MoNb), aluminum (Al), a small amount of neodymium (Nd) is added to the aluminum alloy, the aluminum (AlNd) If the etching rate of the etching with the same etching solution is a result of measuring the (chemical resistance). 이를 살펴보면, 동일조건 하에서, 순수 몰리브덴 금속층(Mo)은 약 170Å/s의 식각 속도를 가지는 반면, 몰리브덴 합금층(MoNb)은 약 44Å/s의 식각속도를 가지므로, 약 식각 속도가 약 1/4로 감소됨을 알 수 있다. Looking at it, under the same conditions, the pure molybdenum metal (Mo) is because, while having an etch rate of about 170Å / s, a molybdenum alloy layer (MoNb) is of an etching rate of about 44Å / s, is approximately an etching rate of about 1 / to 4 it can be seen reduced. 이러한 몰리브덴 합금(MoNb)층의 식각 속도는 순수 몰리브덴(Mo)의 경우보다 알루미늄 금속층(Al)(77Å/s) 및 알루미늄 합금층(AlNd)(60Å/s)의 식각 속도와의 차이가 감소된 결과를 가져오기 때문에, 기존의 순수 몰리브덴 금속층을 사용한 경우보다 식각 차이에 의해 발생하는 언더컷, 오버행 등의 문제점을 현저하게 개선시킬 수 있다. The etch rate of such a molybdenum alloy (MoNb) layer is the difference in the etching rate of the pure molybdenum (Mo), aluminum metal (Al) (77Å / s) and the aluminum alloy layer (AlNd) (60Å / s) than that of the reduced due to taking a result, it is possible to remarkably improve the problems of the undercut, the overhang generated by the difference in etching than in the case with the conventional pure molybdenum metal.

이러한 결과는 주사전자현미경(SEM)으로 관찰한 도 40 및 도 41에서 확인할 수 있다. These results can be found in FIG. 40 and 41 observed with a scanning electron microscope (SEM).

도 40은 몰리브덴(Mo)/알루미늄(Al)/몰리브덴(Mo) 적층막을 식각액으로 식각한 경우의 프로파일(profile)을 보여주는 것으로, (a)는 인산 67%, 질산 6%, 초산 10% 및 탈염수 17%를 포함한 통합식각액으로 식각한 경우이며, (b)는 인산 67%, 질산 13%, 초산 15% 및 탈염수 5%를 포함한 Al식각액으로 식각한 경우이다. 40 is a molybdenum (Mo) / aluminum (Al) / molybdenum (Mo) by showing the profile (profile) in the case of a lamination film etched by the etching liquid, (a) is phosphoric acid 67%, nitric acid, 6%, acetic acid 10% and demineralized water when it etched with etching liquid containing the integrated 17% and, (b) is a case of etching of an Al etchant containing phosphoric acid 67%, nitric acid 13%, acetic acid 15% and 5% of demineralized water. 도 41은 몰리브덴 합금(MoNb)/알루미늄(Al)/몰리브덴 합금(MoNb) 적층막을 식각액으로 식각한 경우의 프로파일을 보여주는 것으로, (a)는 인산 67%, 질산 13%, 초산 15% 및 탈염수 5%를 포함한 Al식각액으로 식각한 경우이고 (b)는 인산 67%, 질산 6%, 초산 10% 및 탈염수 17%를 포함한 통합식각액으로 식각한 경우이다. 41 is that showing the molybdenum alloy (MoNb) / aluminum (Al) / molybdenum alloy profile in the case of etching with the etching liquid (MoNb) layered film, (a) is phosphoric acid 67%, nitric acid 13%, acetic acid 15% and demineralized water 5 If the etching of an Al etchant including%, and (b) is a case of etching with an etchant including phosphoric acid integration 67%, 6% nitric acid, 10% acetic acid and 17% demineralised water.

도 40 및 41을 비교해 보면, 도 40에서 보여지는 언더컷이 도 41에서는 나타나지 않는다는 것을 확인할 수 있다. A comparison of Figure 40 and 41, it can be seen that it does not appear in the undercut 41 shown in Figure 40. 이러한 결과는, 도 39에서 보는 바와 같이, 니오븀이 첨가된 몰리브덴 합금(MoNb)과 알루미늄(Al, AlNd)의 식각속도 차이가 순수 몰리브덴(Mo)과 알루미늄(Al, AlNd)의 식각속도 차이보다 현저하게 감소된 것에 기인한 결과이다. These results, the niobium is added molybdenum alloy (MoNb) As shown in Figure 39 and the aluminum significantly greater than the etching rate difference between the etching rate difference between the pure molybdenum (Mo) and aluminum (Al, AlNd) of (Al, AlNd) result is due to a reduced a.

제1 금속층(124a)과 제2 금속층(124b)의 측면은 각각 경사져 있으며 그 경사각은 기판(110)의 표면에 대하여 약 30-80도를 이룬다. The side of the first metal layer (124a) and a second metal layer (124b) is inclined with the angle of inclination each forms about 30 to 80 degrees with respect to the surface of the substrate 110.

게이트선(121) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다. Gate line 121, a gate insulating film (gate insulating layer) made of silicon nitride (SiNx), etc. is formed on (140) are formed.

게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon) 등으로 이루어진 복수의 선형 반도체층(151)이 형성되어 있다. A gate insulating film 140, the top has a plurality of linear semiconductor layers 151 made of such hydrogenated amorphous silicon (hydrogenated amorphous silicon) is formed. 선형 반도체층(151)은 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다. Linear semiconductor layer 151 is shown and extends in the longitudinal direction extends toward the plurality of projections (extension) (154), the gate electrodes 124 therefrom. 또한, 선형 반도체층(151)은 게이트선(121)과 만나는 지점 부근에서 폭이 커져서 게이트선(121)의 넓은 면적을 덮고 있다. In addition, covering the wide area of ​​the linear semiconductor layer 151 is a gate line is large, a gate line 121 width in the vicinity of 121 and the meeting point.

반도체층(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질규소 따위의 물질로 만들어진 복수의 섬형 저항성 접촉층(ohmic contact)(163, 165)이 형성되어 있다. A semiconductor layer 151, the upper part silicide (silicide) or n-type impurity with a plurality of island-like ohmic contact layer (ohmic contact) made of n + hydrogenated material of an amorphous silicon etc., which is doped with a high concentration (163, 165) is formed . 저항성 접촉층(163, 165)은 쌍을 이루어 반도체층(151)의 돌출부(154) 위에 위치한다. An ohmic contact layer (163, 165) are located in pairs on the projections 154 of the semiconductor layer 151. 반도체층(151)과 저항성 접촉층(163, 165)의 측면 역시 경사져 있으며 경사각은 기판(110)에 대해서 30-80°이다. Sides of the semiconductor layer 151 and the ohmic contact layer (163, 165) is also inclined, and the inclination angle is 30-80 ° with respect to the substrate 110.

저항성 접촉층(163, 165) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175) 및 복수의 유지 축전기용 도전체(storage capacitor conductor)(177)가 형성되어 있다. A plurality of data each formed on the ohmic contact layer (163, 165) and the gate insulating layer 140 lines (data line) (171) and a plurality of drain electrode (drain electrode) (175) and a plurality of the storage capacitor conductors (storage capacitor conductor), a (177) is formed.

데이터선(171)은 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. The data lines 171 extend in a longitudinal direction intersecting the gate line 121 to transmit a data voltage (data voltage). 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. Toward the drain electrodes 175 in each of the data lines 171 and a plurality of branches extending form the source electrode (source electrode) (173). 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다. A pair of the source electrodes 173 and drain electrodes 175 are separated from each other and located opposite each other with respect to the gate electrode 124.

상기 소스 전극(173)을 포함하는 데이터선(171, 175) 및 드레인 전극(175)은 알루미늄을 포함하는 제1 금속층(171b, 175b) 및 상기 제1 금속층의 하부 및 상부에 형성된 몰리브덴을 포함하는 제2 금속층(171a, 175a) 및 제3금속층(171c, 175c)으로 이루어진 복수층으로 형성되며, 상기 제2 금속층(171a, 175a) 및 제3 금속층(171c, 175c)은 몰리브덴에 니오븀(Nb), 바나듐(V) 및 티타늄(Ti)에서 선택된 적어도 하나의 성분이 소정량 첨가되어 있는 몰리브덴 합금(Mo-Nd, Mo-V, Mo-Ti)으로 형성한다. Data lines (171, 175) and a drain electrode 175 including the source electrode 173 including the first metal layer (171b, 175b) and molybdenum formed on the bottom and top of the first metal layer comprises aluminum a second metal layer (171a, 175a) and the third metal layer is formed of a plurality of layers made of (171c, 175c), said second metal layer (171a, 175a) and the third metal layer (171c, 175c) is niobium (Nb) in molybdenum , to form a vanadium (V) and titanium (Ti) is at least one of adding a predetermined amount of component a molybdenum alloy (Mo-Nd, Mo-V, Mo-Ti) which is selected from. 여기서, 몰리브덴 합금 중 니오븀, 바나듐 또는 티타늄은 바람직하게는 약 0.1 내지 10at%, 더욱 바람직하게는 3 내지 8at%의 함량으로 첨가된다. Here, molybdenum from about 0.1 to 10at% is the alloy of niobium, vanadium, or titanium is preferred, and more preferably is added in an amount of 3 to 8at%. 상기 첨가 성분들의 함량을 증가시키는 경우 다른 층들과의 접착성 또는 내화학성이 향상될 수는 있으나, 비저항이 증가하는 문제를 수반하기 때문에 상기 범위 내에서 적 절하게 첨가된 것을 이용한다. Case of increasing the amount of the additional component may improve the adhesive or chemical resistance of the other layers. However, the use of as appropriate within this range because it entails the problem that the resistivity increases added.

상기와 같이, 몰리브덴과 전율고용체를 이루는 니오븀(Nb), 바나듐(V) 및 티타늄(Ti) 중 적어도 하나를 몰리브덴에 첨가한 몰리브덴 합금을 이용하여 상기 알루미늄의 상부 및/또는 하부에 적층하는 구조를 형성함으로써, 기존의 몰리브덴(Mo)을 이용한 경우보다 내화학성(에칭속도)이 현저하게 향상될 뿐만 아니라, 알루미늄 또는 알루미늄 합금과의 내화학성 차이가 감소하여 식각시 언더컷, 오버행 및 마우스 바이트 등이 형성되지 않는 이점이 있다. As described above, niobium forms a molybdenum and constant solid solution (Nb), vanadium (V) and titanium (Ti) and of the use of a molybdenum alloy is added at least one molybdenum a structure in which the top and / or laminated on the lower surface of the aluminum by forming this as well as conventional molybdenum (Mo) than the resistance (etching rate) significantly improved when using the aluminum or to reduce the resistance difference between the aluminum alloy etching during the undercut, overhang and mouse byte, etc. formed there is not advantages. 도 39는, 몰리브덴(Mo), 몰리브덴에 소정량의 니오븀(Nb)이 첨가된 몰리브덴 합금(MoNb), 알루미늄(Al), 알루미늄에 소량의 네오디뮴(Nd)이 첨가된 알루미늄 합금(AlNd)에 대하여 동일한 식각액을 이용하여 식각하는 경우에 식각속도(내화학성)를 측정한 결과이다. Figure 39 is, relative to molybdenum (Mo), of the niobium (Nb) a predetermined amount of molybdenum added-molybdenum alloy (MoNb), aluminum (Al), a small amount of neodymium (Nd) is added to the aluminum alloy, the aluminum (AlNd) a result obtained by measuring the etch rate (resistance) in the case of etching using the same etchant. 이를 살펴보면, 동일조건 하에서, 순수 몰리브덴 금속층(Al)은 약 170Å/s의 식각속도를 가지는 반면, 몰리브덴 합금층(MoNd)은 약 44Å/s의 식각속도를 가지므로, 약 1/4 로 감소함을 알 수 있다. Looking at it, under the same conditions, the pure molybdenum metal layer (Al) is because, while having an etch rate of about 170Å / s, a molybdenum alloy layer (MoNd) is of an etching rate of about 44Å / s, it decreased to about 1/4 the can be seen. 이러한 몰리브덴 합금층은 순수 몰리브덴 금속층보다 알루미늄 금속층(Al)(77Å/s) 또는 알루미늄 합금층(AlNd)(60Å/s)과의 식각속도 차이를 감소시키는 결과를 가져오기 때문에, 기존의 순수 몰리브덴 금속층을 사용한 경우보다 식각 차이에 의해 발생하는 언더컷, 오버행 등의 문제점을 현저하게 개선시킬 수 있다. This molybdenum alloy layer is due to taking the result of reducing the aluminum metal (Al) the etch rate difference between the (77Å / s) or an aluminum alloy layer (AlNd) (60Å / s) than that of pure molybdenum metal layer, the old pure molybdenum metal the can than may significantly improve problems such as undercut, the overhang generated by the difference in etching when used. 이러한 결과는, 도 40 및 도 41에서 확인할 수 있으며, 이는 니오븀이 첨가된 몰리브덴 합금과 알루미늄의 식각속도 차이가 순수 몰리브덴 금속과 알루미늄의 식각속도 차이보다 현저하게 개선된 것에 기인하는 것이다. These results, to check in FIG. 40 and 41, which is attributable to that niobium is an etching rate difference of the added molybdenum alloy as aluminum is significantly improved than the etching rate difference between the pure molybdenum metal and aluminum.

또한, 비저항이 낮은 알루미늄 또는 알루미늄 합금층을 상기 몰리브덴 합금 층 사이에 개재하는 구조를 가짐으로써, 낮은 비저항의 특성을 그대로 유지하면서도 중간에 개재된 알루미늄층이 하부의 반도체층 및 상부의 화소전극과 직접 접촉하지 않음으로써 접촉 불량에 따른 박막트랜지스터의 특성 저하를 방지할 수 있는 이점도 있다. Further, as the aluminum or aluminum alloy with low resistivity layer has a structure which is interposed between the molybdenum alloy layer, while maintaining the characteristics of the low specific resistance intermediate layer of aluminum directly with the semiconductor layer and the pixel electrode of the top of the lower interposed It has an advantage capable of preventing characteristic deterioration of the thin film transistor according to a contact failure by not contacting.

상기 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(Thin Film Transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다. The gate electrode 124, source electrode 173 and drain electrode 175 is a channel (channel) of the thin film transistor, the thin film transistors constitute the (Thin Film Transistor, TFT) together with the projection 154 of the semiconductor 151 It is formed in the projection 154 between the source electrode 173 and drain electrode 175. 유지 축전기용 도전체(177)는 게이트선(121)의 확장부(127)와 중첩되어 있다. The storage capacitor conductors 177 are overlapped with the expansion 127 of the gate line 121.

데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)도 게이트선(121)과 마찬가지로 그 측면이 기판(110)에 대해서 약 30-80°의 각도로 각각 경사져 있다. Data lines 171, each at an angle of approximately 30-80 ° inclined with respect to the drain electrode 175 and the storage capacitor conductors 177, the side of the substrate 110, similarly to the gate line 121.

저항성 접촉층(163, 165)은 그 하부의 반도체층(154)과 그 상부의 소스 전극(173) 및 드레인 전극(175) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. Only present between the ohmic contact layer (163, 165) is a lower portion of the semiconductor layer 154 and that of the source electrode 173 and drain electrode 175, and serves to lower the contact resistance. 선형 반도체층(151)은 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있으며, 대부분의 영역에서 선형 반도체층(151)의 폭이 데이터선(171)의 폭보다 작지만 앞서 설명했듯이 게이트선(121)과 만나는 부분에서 폭이 커져서 게이트선(121)과 데이터선(171) 사이의 절연을 강화한다. Linear semiconductor layer 151 has the exposed portion does not cover the source electrode 173 and including the drain electrode 175. Data lines 171 and drain electrodes 175, a linear semiconductor layer in most of the region ( 151) width is smaller than the above-described width of the data line 171, as the reinforce the insulation between the gate line 121 and a portion is large, the gate line 121 and data line 171 in width to meet.

데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)와 노출된 반도체층(151) 부분의 위에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기물질, 플라스마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연물질, 또는 무기물질인 질화규소 따위로 이루어진 보호막(passivation layer)(180)이 단일층 또는 복수층으로 형성되어 있다. Data line 171, drain electrode 175 and the storage capacitor conductors 177, and exposed the smoothed characteristics formed on the semiconductor layer 151 portion is excellent, and the organic material having photosensitivity (photosensitivity), plasma chemical vapor deposition ( C:: O, a-Si: O: Plasma Enhanced Chemical Vapor Deposition, PECVD) a-Si is formed in a protective film (passivation layer) (180 consisting of the low dielectric constant insulating material, or an inorganic substance is silicon nitride etc. such as F) is It is formed of a single layer or multiple layers. 예컨대, 유기물질로 형성하는 경우에는 소스 전극(173)과 드레인 전극(175) 사이의 반도체층(154)이 드러난 부분으로 보호막(180)의 유기물질이 접촉하는 것을 방지하기 위하여, 유기막의 하부에 질화규소(SiNx) 또는 산화규소(SiO 2 )로 이루어진 절연막(도시하지 않음)이 추가로 형성될 수도 있다. For example, in the case of forming an organic material it is to prevent the organic material of the source electrode 173 and drain electrode 175, the semiconductor layer 154, the protective film 180, the portion is exposed between the contact and the organic layer the lower silicon nitride (SiNx) or silicon oxide (SiO 2) insulating film (not shown) consisting of may be formed additionally.

보호막(180)에는 드레인 전극(175), 유지 축전기용 도전체(177) 및 데이터선(171)의 끝 부분을 각각 드러내는 복수의 접촉구(contact hole)(185, 187, 182)가 형성되어 있다. Shield 180 has a drain electrode 175, the storage capacitor conductors 177 and the data line a plurality of contact hole to expose the end of each of (171) (contact hole), (185, 187, 182) is formed .

보호막(180) 위에는 ITO 또는 IZO로 이루어진 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(82)가 형성되어 있다. Shield 180 has a plurality of pixel electrodes (pixel electrode) (190) and a plurality of auxiliary contact member (contact assistant) (82) made of ITO or IZO is formed on the.

화소 전극(190)은 접촉구(185, 187)를 통하여 드레인 전극(175) 및 유지 축전기용 도전체(177)와 각각 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받고 유지 축전기용 도전체(177)에 데이터 전압을 전달한다. The pixel electrode 190 are respectively connected to the physical, electrical and drain electrodes 175 and the storage capacitor conductors 177 through the contact hole (185, 187) being applied to the data voltages from the drain electrodes 175 held power storage It transfers the data voltage on capacitor conductors 177.

데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 액정층의 액정 분자들을 재배열시킨다. Data voltage is applied to the pixel electrode 190 by generating an electric field with a common electrode (not shown) of the common voltage (common voltage) is applied (not shown) other panel subjected to thereby rearrange the liquid crystal molecules in the liquid crystal layer .

또한 전술한 바와 같이, 화소 전극(190)과 공통 전극은 액정 축전기(liquid crystal capacitor)를 이루어 박막 트랜지스터가 턴오프(turn off)된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며, 이를 "유지 축전기(storage electrode)"라 한다. In addition, the liquid crystal to enhance the pixel electrode 190 and the common electrode a liquid crystal capacitor (liquid crystal capacitor) a place to keep the voltage applied even after the thin film transistor is turned off (turn off), the voltage holding ability, as described above dumyeo another capacitor connected in parallel with the capacitor, and is referred to this, "the storage capacitor (storage electrode)". 유지 축전기는 화소 전극(190) 및 이와 이웃하는 게이트선(121)[이를 "전단 게이트선(previous gate line)"이라 함]의 중첩 등으로 형성되며, 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위하여 게이트선(121)을 확장한 확장부(127)를 두어 중첩 면적을 크게 하는 한편, 화소 전극(190)과 연결되고 확장부(127)와 중첩되는 유지 축전기용 도전체(177)를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 한다. The storage capacitor is to stretch the capacitance, that is, the storage capacitor of the pixel electrode 190 and its neighboring gate lines 121. [hereinafter referred to as "previous gate line (previous gate line)"], which is formed in such a superposition of, the storage capacitor a gate line the storage capacitor conductors 177, which is 121 to increase the overlap area will place the extension unit 127 extends the other hand, connected to the pixel electrode 190 is overlapped with the extended portion 127 the protective film for ( 180) to close the distance between both placed under.

저유전율 유기물질로 보호막(180)을 형성하는 경우에는 화소 전극(190)을 이웃하는 게이트선(121) 및 데이터선(171)과 중첩하여 개구율(aperture ratio)을 높일 수 있다. In the case of forming the protective film 180 as a low-dielectric organic material it has to overlap with the gate line 121 and data line 171 adjacent to the pixel electrode 190 can increase the aperture ratio (aperture ratio).

접촉 보조 부재(82)는 접촉구(182)를 통하여 데이터선(171)의 끝 부분과 각각 연결된다. Auxiliary contact members 82 are connected respectively with the end of the data lines 171 through the contact hole 182. 접촉 보조 부재(82)는 데이터선(171)의 끝 부분과 구동 집적 회로와 같은 외부 장치와의 접착성을 보완하고 이들을 보호한다. Contacting the auxiliary member 82 complements the adhesion to the external device, such as the end of the driving integrated circuit of the data lines 171, and protect them.

그러면, 도 1 및 2에 도시한 상기 액정 표시 장치용 박막 트랜지스터 표시판 을 본 발명의 일실시예에 따라 제조하는 방법에 대하여 도 3a 내지 도 6b와 도 1 및 도 2를 참조하여 상세히 설명한다. Then, with reference to Figures 1 and 2 a method Figures 3a to 6b in Fig. 1 and 2 with respect to which the TFT array panel for a liquid crystal display device fabricated in accordance with one embodiment of the present invention shown in and will be described in detail.

도 3a, 도 4a, 도 5a 및 도 6a는 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 제1 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 것이고, 도 3b는 도 3a의 IIIb-IIIb'선을 따라 자른 단면도이고, 도 4b는 도 4a의 IVb-IVb'선을 따라 자른 단면도이고, 도 5b는 도 5a의 Vb-Vb'선을 따라 자른 단면도이고, 도 6b는 도 6a의 VIb-VIb'선을 따라 자른 단면도이다. A TFT array panel shown in Figure 3a, are 1 and 2 Figure 4a, Figures 5a and 6a in that order as the arrangement of the TFT array panel in intermediate steps of a method for manufacturing according to the first embodiment of the present invention will listed manner, Figure 3b 'is a cross-sectional view taken along the line, Figure 4b IVb-IVb of FIG. 4a "IIIb-IIIb of Figure 3a is a sectional view taken along the line, Figure 5b is a Vb-Vb' line of Figure 5a a cross-sectional view taken along, Figure 6b is a cross-sectional view taken along VIb-VIb 'of the line 6a.

먼저, 도 3a 및 도 3b에 도시한 바와 같이, 투명유리 등의 절연기판(110) 위에 금속층을 형성한다. First, forming a metal layer on a substrate 110 such as transparent insulating glass, as shown in Figures 3a and 3b.

여기서 금속층은 공동 스퍼터링(Co-sputtering)으로 형성한다. Wherein the metal layer is formed by co-sputtering (Co-sputtering). 본 발명의 실시예에서는 공동 스퍼터링의 타겟으로, 알루미늄 또는 알루미늄에 네오디뮴(Nd)이 소정량 첨가된 알루미늄 합금과 몰리브덴에 니오븀, 바나듐 또는 티타늄이 소정량 첨가된 몰리브덴 합금을 사용한다. Embodiment of the present invention, uses the target, the aluminum or aluminum-neodymium (Nd) in the predetermined amount of added aluminum alloy and molybdenum, niobium, vanadium or a molybdenum alloy, titanium is added to the predetermined amount of co-sputtering. 여기서, 상기 알루미늄 합금은 Nd를 2at% 정도 함유한 Al-Nd 스퍼터링 표적을 이용하는 것이 바람직하고, 몰리브덴 합금은 니오븀, 바나듐 또는 티타늄이 바람직하게는 약 0.1 내지 10at%, 더욱 바람직하게는 3 내지 8at%의 함량으로 첨가된 Mo-Nd, Mo-V 또는 Mo-Ti 스퍼터링 표적을 이용한다. Here, the aluminum alloy is about 0.1 to 10at% is preferable, and molybdenum alloy using the Al-Nd sputtering target containing Nd approximately 2at% will have to the niobium, vanadium or titanium, preferably, more preferably 3 to 8at% the Mo-Nd, uses a Mo-V or Mo-Ti sputtering target was added in an amount of. 상기 몰리브덴 합금 중 첨가성분들의 함량을 증가시키는 경우, 다른 층들과의 접착성 또는 내화학성이 향상될 수는 있으나 비저항이 증가하는 문제를 수반하기 때문에 상기 범위 내에서 적절하게 첨가된 것을 이용한다. Case of increasing the amount of the addition component of the molybdenum alloy, may improve the adhesion or chemical resistance of the other layers, but uses the addition of an appropriately within this range because it entails the problem that the resistivity is increased.

상기 공동 스퍼터링은 다음과 같은 방법으로 진행한다. The co-sputtering proceeds in the following way.

초기에 몰르리브덴 합금 타겟에는 파워를 인가하지 않으며 알루미늄 또는 알루미늄 합금 타겟에만 파워를 인가하여 기판 위에 알루미늄 또는 알루미늄 합금으로 이루어지는 제1 금속층(124a)을 형성한다. Initially Moldova molybdenum alloy target is not applied to the power applied to the power only to the aluminum or aluminum alloy target to form a first metal layer (124a) made of aluminum or an aluminum alloy on the substrate. 이 경우, 약 2,500Å 정도의 두께를 가지는 것이 바람직하다. In this case, it is desirable to have a thickness of about 2,500Å. 그런 다음 알루미늄 타겟에 인가되는 파워를 오프한 후, 몰리브덴 합금에 인가되는 파워를 인가하여 제2 금속층(124b)을 형성한다. Then, after turning off the power applied to the aluminum target, applying a power to be applied to the molybdenum alloy to form a second metal layer (124b).

이후 상기 제1 금속층(124a) 및 제2 금속층(124b)을 한번에 식각하여 복수의 게이트 전극(124)과 복수의 확장부(127)를 포함하는 게이트선(121)을 형성한다. After forming the first metal layer (124a) and second metal gate line 121 including (124b) the etch time to a plurality of gate electrodes 124 and a plurality of extensions (127). 이 때 사용하는 식각액으로는, 인산, 질산, 초산 및 탈염수를 적정비율로 포함한 식각액이 적합하며, 구체적으로는 인산 63-70%, 질산 4-8%, 초산 8-11% 및 잔량의 탈염수를 포함하는 통합 식각액 또는 상기 식각액보다 초산함량이 4-8% 정도 증가한 Al식각액을 이용할 수 있다. The etchant used at this time is suitable for the etching solution containing phosphoric acid, nitric acid, acetic acid and deionized water in an appropriate ratio, and, specifically, phosphoric acid 63-70%, nitric acid 4-8%, 8-11%, and the remaining amount of demineralized water in acetic acid the acetic acid content of more integrated etchant or the etching solution including Al etchant can be used to increase about 4-8%.

다음 도 4a 및 도 4b에 도시한 바와 같이, 게이트선(121) 및 게이트 전극(124)을 덮도록 질화규소(SiNx) 또는 산화규소(SiO 2 )를 증착하여 게이트 절연막(140)을 형성한다. As next it is shown in Figure 4a and 4b, so as to cover the gate line 121 and the gate electrode 124, depositing a silicon nitride (SiNx) or silicon oxide (SiO 2) to form a gate insulating film 140. 게이트 절연막(140)의 적층 온도는 약 250-500℃, 두께는 2,000-5,000Å 정도인 것이 바람직하다. Lamination temperature of the gate insulating film 140 is about 250-500 ℃, it is preferable that the thickness is of about 2,000-5,000Å.

그리고 게이트 절연막(140) 위에 진성 비정질 규소층(intrinsic amorphous silicon), 불순물이 도핑된 비정질 규소층(extrinsic amorphous silicon)의 삼층막을 연속하여 적층하고, 불순물이 도핑된 비정질 규소층과 진성 비정질 규소층을 사 진 식각하여 복수의 돌출부(154)와 복수의 불순물 반도체 패턴(164)을 각각 포함하는 선형 진성 반도체층(151)을 형성한다. And a gate insulating film 140, the intrinsic amorphous silicon layer (intrinsic amorphous silicon), the impurities are three layers successively laminated film of doped amorphous silicon layer (extrinsic amorphous silicon), and the impurity-doped amorphous silicon layer and the intrinsic amorphous silicon layer on the pictures etched to form a linear intrinsic semiconductor layer 151 comprising a plurality of projections 154 and a plurality of extrinsic semiconductor pattern 164, respectively.

다음, 도 5a 및 도 5b에 도시한 바와 같이, 불순물이 도핑된 비정질 규소층(161) 위에 스퍼터링 등의 방법으로 몰리브덴을 포함하는 제1 금속층(171a, 173a, 175a, 177a), 알루미늄을 포함하는 제2 금속층(171b, 173b, 175b, 177b) 및 몰리브덴을 포함하는 제3 금속층(171c, 173c, 175c, 177c)을 차례로 증착하며, 상기 제1 금속층(171a, 173a, 175a, 177a) 및 제3 금속층(171c, 173c, 175c, 177c)은 몰리브덴에 니오븀(Nb), 바나듐(V) 및 티타늄(Ti)에서 선택된 적어도 하나의 성분이 첨가되어 있는 몰리브덴 합금으로 형성한다. Next, as shown in Figures 5a and 5b, a first metal layer (171a, 173a, 175a, 177a), which comprises molybdenum, for example by sputtering on the amorphous silicon layer 161, an impurity doping containing aluminum a second metal layer (171b, 173b, 175b, 177b) and a third metal layer containing molybdenum (171c, 173c, 175c, 177c) to and deposited in turn, the first metal layer (171a, 173a, 175a, 177a) and a third the metal layer (171c, 173c, 175c, 177c) is formed of a niobium (Nb), vanadium (V) and titanium (Ti), at least one which is added molybdenum alloy components selected from the molybdenum. 여기서 제2 금속층과 제3 금속층 중의 하나는 다른 물질로 이루어질 수도 있다. Wherein one of the second metal and the third metal layer may be made from other materials. 상기 금속층은 제1 금속층, 제2 금속층 및 제3 금속층을 모두 합하여 약 3000Å 정도의 두께로 형성하고, 스퍼터링 온도는 약 150℃ 정도가 바람직하다. The metal layer is preferably in a first metal layer, second metal layer and the degree by adding together the third metal layer is formed to a thickness of about 3000Å, the sputtering temperature is about 150 ℃.

그 다음, 상기 적층막을 식각액으로 패터닝하여 소스 전극(173), 드레인 전극(175) 및 유지 축전기용 도전체(177)를 형성한다. Then, by patterning the stacked film as an etching liquid to form the source electrode 173, drain electrode 175 and the storage capacitor conductors 177. 여기서, 바람직하게는 인산, 질산, 초산 및 탈염수를 적정비율로 포함한 식각액을 이용하며, 보다 바람직하게는 인산 63-70%, 질산 4-8%, 초산 8-11% 및 잔량의 탈염수를 포함하는 통합 식각액 또는 상기 식각액보다 초산함량이 4-8% 정도 증가한 Al식각액을 이용할 수 있다. Here, preferably, it uses a chemical etch, including phosphoric acid, nitric acid, acetic acid and deionized water in an appropriate ratio, and more preferably 63-70% phosphoric acid, nitric acid 4-8%, of demineralised water containing acetic acid and 8-11% residual the acetic acid content of more integrated etchant or the etchant can be used to increase about 4-8% Al etchant.

이어, 소스 전극(173), 드레인 전극(175) 및 유지 축전기용 도전체(177)로 덮이지 않고 노출된 불순물 반도체층(161163, 165) 부분을 제거함으로써 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉층(161163)과 복수의 섬형 저 항성 접촉층(165)을 완성하는 한편, 그 아래의 진성 반도체(154) 부분을 노출시킨다. Then, comprising a plurality of protrusions 163 respectively by removing the source electrode 173, drain electrode 175 and the storage capacitor conductors 177, not the impurity semiconductor layer (161 163, 165) exposed without covered by the part completing a plurality of linear ohmic contact layer (161 163) and a plurality of island-like resistance contact layer 165. on the other hand, to expose the intrinsic semiconductor 154, below it. 이 경우, 노출된 진성 반도체(154) 부분의 표면을 안정화시키기 위하여 산소(O 2 ) 플라스마를 실시하는 것이 바람직하다. In this case, it is preferable to conduct a plasma of oxygen (O 2) in order to stabilize the exposed surface of the intrinsic semiconductor 154 parts.

다음으로, 도 6a 및 도 6b에 도시한 바와 같이, 평탄화 특성이 우수하며 감광성을 가지는 유기물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연물질, 또는 무기물질인 질화규소(SiNx) 따위를 단일층 또는 복수층으로 형성하여 보호막(passivation layer)을 형성한다. Next, as shown in Figure 6a and Figure 6b, it has excellent planarization characteristics and an organic material having photosensitivity, the plasma chemical vapor deposition, a-Si is formed by (plasma enhanced chemical vapor deposition, PECVD): C: O, a -Si: O: forming a low-k insulation material, or an inorganic material of silicon nitride (SiNx), such as F etc. as a single layer or multiple layers to form a protective film (passivation layer).

그런 다음 보호막(180) 위에 감광막을 코팅한 후 광마스크를 통하여 감광막에 빛을 조사한 후 현상하여 복수의 접촉구(185, 187, 182)를 형성한다. Such a phenomenon, and then after irradiating light to the photosensitive film was coated a photoresist layer over the protective film 180 through the optical mask to form a plurality of contact hole (185, 187, 182). 이 때 감광성을 가지는 유기막일 경우에는 사진 공정만으로 접촉구를 형성할 수 있으며, 게이트 절연막(140)과 보호막(180)에 대하여 실질적으로 동일한 식각비를 가지는 식각 조건으로 실시하는 것이 바람직하다. When the organic makil when having photosensitivity, it is preferable that the contact hole can be formed only by a photolithography process, carried out in substantially the etching conditions with the same etching ratio with respect to the gate insulating film 140 and the protective film 180. The

다음, 마지막으로 도 1 및 도 2에 도시한 바와 같이, 기판 위에 ITO 또는 IZO를 스퍼터링으로 적층하고 사진 식각 공정으로 복수의 화소 전극(190)과 복수의 접촉 보조 부재(82)를 형성한다. Next, the last 1 and form a plurality of pixel electrodes 190 and the plurality of auxiliary contact member 82 in the lamination of ITO or IZO by a sputtering and photolithography, on a substrate as shown in FIG.

본 실시예에서는, 게이트선(121) 및 데이터선(171)을 알루미늄을 포함한 층과 몰리브덴을 포함하는 층으로 이루어진 복수층으로 형성한 경우에 대해서만 보였지만, 게이트선(121) 및 데이터선(171) 중 어느 한 층에 대해서만 복수층으로 형성 할 수도 있다. In this embodiment, the gate line 121 and data line 171, the case of forming a plurality of layers consisting of a layer consisting of a layer and a molybdenum containing aluminum seemed only to the gate line 121 and data line 171 of a plurality of layers may be formed only on any one of layers.

[실시예 2] Example 2

상기 실시예 1은 반도체층과 데이터선을 서로 다른 마스크를 이용한 사진 식각 공정으로 형성하는 방법에 대하여 설명하였지만, 본 실시예에서는 제조 비용을 최소화하기 위하여 반도체층과 데이터선을 하나의 감광막 패턴을 이용한 사진 식각 공정으로 형성하는 액정 표시 장치용 박막 트랜지스터 표시판의 제조 방법에 대하여 적용한다. Example 1 has been described with respect to the method for forming a photolithography process using a different mask, the semiconductor layer and the data line, in the embodiment, using a photosensitive film pattern for a semiconductor layer and data lines in order to minimize the production costs It shall apply to the production method of the TFT array panel for a liquid crystal display device formed by photolithography. 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다. In reference to the drawings and will be described in detail.

도 7은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 8은 도 7의 VIII-VIII'선을 따라 자른 단면도이다. 7 is a layout view of a TFT array panel for an LCD according to another embodiment of the invention, Figure 8 is a cross-sectional view taken along the VIII-VIII 'line of Fig.

도 7 및 도 8에 도시한 바와 같이, 본 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조는 대개 도 1 및 도 2에 도시한 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조와 거의 동일하다. As shown in Figs. 7 and 8, the liquid crystal display layer structure of the apparatus TFT array panel according to the present embodiment is almost the same as that usually the layer structure of a TFT array panel for a liquid crystal display device shown in figures 1 and 2 . 즉, 절연기판(110) 위에 알루미늄을 포함하는 제1 금속층(121a, 124a) 및 몰리브덴에 니오븀(Nb), 바나듐(V) 또는 티타늄(Ti)이 소정량 첨가된 몰리브덴 합금으로 이루어진 제2 금속층(121b, 124b)을 포함하는 복수의 게이트선(121)이 형성되어 있고, 그 위에 게이트 절연막(140), 복수의 돌출부(154)를 포함하는 복수의 선형 반도체층(151), 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉층(161163) 및 복수의 섬형 저항성 접촉층(165)이 차례로 형성되어 있다. That is, the second metal layer made of a first metal layer (121a, 124a) and molybdenum, niobium (Nb), vanadium (V) or titanium molybdenum alloy (Ti) the predetermined amount added to the containing aluminum on the insulating substrate 110 ( 121b, 124b), a plurality of gate lines 121 is formed, and on the gate insulating film 140, a plurality of linear semiconductor layers (151, including a plurality of protrusions 154), a plurality of protrusions (163, including ) a plurality of linear ohmic contact layer (161 163) and a plurality of island-like ohmic contact layer (165 comprising, respectively) are formed in turn. 저항성 접촉층(161163, 165) 및 게이트 절연막(140) 위에는 알루미늄을 포함하는 제1 금속층(171b, 175b) 및 상기 제1 금속층의 하부 및 상부에 형성된 몰리브덴을 포함하는 제2 금속층(171a, 175a) 및 제3금 속층(171c, 175c)으로 이루어진 복수의 데이터선(171) 및 드레인 전극(175)이 형성되어 있고 그 위에 보호막(180)이 형성되어 있다. An ohmic contact layer (161 163, 165) and a first metal layer containing aluminum formed on the gate insulating film (140) (171b, 175b) and the second metal layer (171a, 175a) containing the molybdenum formed on the bottom and top of the first metal layer and third gold sokcheung (171c, 175c) a plurality of data lines 171 and drain electrodes 175 are formed and made of a protection film 180 is formed thereon. 보호막(180) 및/또는 게이트 절연막(140)에는 복수의 접촉구(182, 185)가 형성되어 있으며, 보호막(180) 위에는 복수의 화소 전극(190)과 복수의 접촉 보조 부재(82)가 형성되어 있다. Forming a protective film (180) and / or the gate insulating film 140, the is formed, the plurality of pixel electrodes 190 and the plurality of contacting the auxiliary member (82) formed on the protective film 180, a plurality of the contact hole (182, 185) the It is.

그러나, 도 1 및 도 2에 도시한 박막 트랜지스터 표시판과 달리, 본 실시예에 따른 박막 트랜지스터 표시판은 게이트선(121)에 확장부를 두는 대신 게이트선(121)과 동일한 층에 게이트선(121)과 전기적으로 분리된 복수의 유지 전극선(131)을 두어 드레인 전극(175)과 중첩시켜 유지 축전기를 만든다. However, unlike the TFT array panel shown in Figs. 1 and 2, in this embodiment, the TFT array panel includes a gate line 121 extended portion placed instead of the gate line 121 and gate line 121 in the same layer in accordance with the superposing an electrical holding the separated plurality of the electrode lines 131 and couple the drain electrode (175) makes a storage capacitor. 유지 전극선(131)은 공통 전압 따위의 미리 정해진 전압을 외부로부터 인가받으며, 화소 전극(190)과 게이트선(121)의 중첩으로 발생하는 유지 용량이 충분할 경우 유지 전극선(131)은 생략할 수도 있으며, 화소의 개구율을 극대화하기 위해 화소 영역의 가장자리에 배치할 수도 있다. Maintaining electrode line 131 if there is enough storage capacitor for generating a predetermined voltage of the common voltage etc. to the overlap of the receive applied from outside, the pixel electrode 190 and the gate line 121 holding electrode line 131 may be omitted , it can be arranged on the edge of the pixel area in order to maximize the aperture ratio of the pixel.

그리고 반도체층(151)은 박막트랜지스터가 위치하는 돌출부(154)를 제외하면 데이터선(171), 드레인 전극(175) 및 그 하부의 저항성 접촉층(161163, 165)과 실질적으로 동일한 평면 형태를 가지고 있다. And a semiconductor layer 151 except for the protrusion 154 to the thin film transistor where the data line 171, drain electrode 175 and the lower resistance of the contact layer (161 163, 165) substantially has the same planar shape as have. 구체적으로는, 선형 반도체층(151)은 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉층(161163, 165)의 아래에 존재하는 부분 외에도 소스 전극(173)과 드레인 전극(175) 사이에 이들에 가리지 않고 노출된 부분을 가지고 있다. Specifically, the linear semiconductor layer 151, in addition to portions that are below the data lines 171 and drain electrodes 175 and the lower resistance of the contact layer (161 163, 165), a source electrode 173 and drain electrode ( between 175) has an exposed portion does not cover them.

그럼, 본 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 첨부된 도 9a 내지 도 13b 및 도 7 및 도 8을 참조하여 상세히 설명한다. Then, the attachment method of manufacturing the TFT array panel according to this embodiment with reference to Figure 9a to Figure 13b, and Figure 7 and 8 will be described in detail.

먼저, 투명 유리 따위로 만들어진 절연기판(110) 위에 알루미늄 또는 알루미늄 합금층(121a, 124a)과 몰리브덴 또는 몰리브덴에 니오븀, 바나듐 또는 티타늄이 소정량 첨가된 몰리브덴 합금층을 포함하는 금속층(121b, 124b)을 스퍼터링 방법으로 각각 형성한 후 패터닝하여 복수의 게이트 전극(124)을 포함하는 게이트선(121)을 형성하며, 게이트선(121)과 전기적으로 분리된 복수의 유지 전극선(131)을 형성한다. First, a transparent glass insulating made of something substrate 110 is aluminum or an aluminum alloy on the layer (121a, 124a) and a metal layer of molybdenum or niobium, vanadium or titanium to molybdenum containing a predetermined amount of addition of the molybdenum alloy layer (121b, 124b) the then respectively formed by the sputtering method and patterned to form the gate lines 121 including a plurality of gate electrode 124, a gate line 121 and the electrical holding the separated plurality of the electrode line 131.

그 다음, 도 10에 도시한 바와 같이, 게이트선(121)을 덮는 질화규소(SiNx) 등의 절연물질을 증착하여 게이트 절연막(140)을 형성한다. Then, as shown in Fig. 10, by depositing an insulating material such as silicon nitride (SiNx) covers the gate line 121 to form a gate insulating film 140. 그런 다음, 게이트 절연막(140) 위에 불순물이 도핑되지 않은 진성 비정질 규소(a-Si), 불순물이 도핑된 비정질 규소(n+ a-Si)를 증착하여 진성 비정질 규소층(151), 불순물이 도핑된 비정질 규소층(161)을 순차적으로 적층한다. Then, a gate insulating film 140, the intrinsic amorphous silicon impurities are not doped on the (a-Si), an intrinsic amorphous silicon layer 151 by impurity is deposited a doped amorphous silicon (n + a-Si), an impurity is doped and stacking the amorphous silicon layer 161 in sequence. 진성 비정질 규소층(151)은 수소화 비정질 규소(hydrogenated amorphous silicon) 등으로 형성하며 불순물이 도핑된 비정질 규소층(161)은 인(P) 등의 n형 불순물이 고농도로 도핑된 비정질 규소 또는 실리사이드로 형성한다. Intrinsic amorphous silicon layer 151 is a hydrogenated amorphous silicon (hydrogenated amorphous silicon) as formed and the amorphous silicon layer 161, an impurity doping phosphorus (P) is an amorphous silicon or silicide doped with n-type impurities such as in a high concentration, such as forms.

그런 다음 불순물이 도핑된 비정질 규소층(161) 위에 스퍼터링 등의 방법으로 몰리브덴을 포함하는 제1 금속층(171a), 알루미늄을 포함하는 제2 금속층(171b) 및 몰리브덴을 포함하는 제3 금속층(171c)을 차례로 증착하며, 상기 제1금속층(171a) 및 제3 금속층(171c)은 몰리브덴에 니오븀(Nb), 바나듐(V) 및 티타늄(Ti)에서 선택된 적어도 하나의 성분이 첨가되어 있는 몰리브덴 합금으로 형성한다. A third metal layer comprising a then a second metal layer (171b) and molybdenum, which impurities include aluminum first metal layer (171a), which comprises molybdenum, for example by sputtering on the doped amorphous silicon layer (161) (171c) a and deposited in turn, wherein the forming the first metal layer (171a) and the third metal layer (171c) is of niobium (Nb), vanadium (V) and titanium (Ti), molybdenum alloy which is at least one component is added selected from the molybdenum do. 여기서 제1 금속층과 제3 금속층 중의 하나는 몰리브덴(Mo)만으로 또는 다른 물질로 이 루어질 수 있다. Wherein one of the first metal layer and third metal layer may be a lure or other material of only a molybdenum (Mo). 그 다음, 상기 적층막을 식각액으로 패터닝하는데, 바람직하게는 인산, 질산, 초산 및 탈염수를 적정비율로 포함한 식각액을 이용하며, 보다 바람직하게는 인산 63-70%, 질산 4-8%, 초산 8-11% 및 잔량의 탈염수를 포함하는 통합 식각액 또는 상기 식각액보다 초산함량이 4-8% 정도 증가한 Al식각액을 이용할 수 있다. Then, to pattern the stacked films in the etching liquid, and preferably utilizes an etchant including phosphoric acid, nitric acid, acetic acid and deionized water in an appropriate ratio, and more preferably 63-70% phosphoric acid, 4-8% of nitric acid, acetic acid 8 acetate content than the integrated etching liquid or the etching liquid containing 11% of demineralized water and the remaining amount is available for 4-8% of Al, up etchant.

그 다음, 상기 제3 금속층(171c) 위에 감광막을 형성한 후 노광 및 현상하여 서로 다른 두께를 가지는 감광막 패턴(52, 54)을 형성한다. Then, after forming a photosensitive film on said third metal layer (171c) by exposure and development to form a photoresist pattern (52, 54) having different thickness.

설명의 편의상, 배선이 형성될 부분의 금속층(171), 불순물이 도핑된 비정질 규소층(160), 불순물이 도핑되지 않은 진성 비정질 규소층(150)의 부분을 배선 부분(A)이라 하고, 채널이 형성되는 부분에 위치한 불순물 도핑된 비정질 규소층(161), 진성 비정질 규소층(151)의 부분을 채널 부분(B)이라 하고, 채널 및 배선 부분을 제외한 영역에 위치하는 불순물이 도핑된 비정질 규소층(161), 진성 비정질 규소층(151)의 부분을 기타 부분(C)이라 한다. Referred to for convenience, the metal layer 171, the amorphous silicon layer of an impurity-doped 160, the wiring portion of the part of the intrinsic amorphous silicon layer 150, impurities are not doped (A) of the portion to be wire is formed of a description, and the channel located in the part formed the impurity of the portion of the doped amorphous silicon layer 161, an intrinsic amorphous silicon layer 151 is referred to as a channel portion (B), the impurity is located in a region other than the channel, and the wiring portion doped amorphous silicon It is referred to as a portion of the layer 161, the intrinsic amorphous silicon layer 151 and other part (C).

감광막 패턴(52, 54) 중에서 박막 트랜지스터의 채널부(B)에 위치한 제1 부분(54)은 데이터선이 형성될 부분(A)에 위치한 부분보다 두께가 작게 되도록 하며, 나머지 부분(C)의 감광막은 모두 제거한다. The photoresist pattern 52 and 54 from the first portion (54) located in the channel section (B) of the thin film transistor and to reduce the partial thickness than in the data line portion (A) is to be formed, the rest of (C) the photoresist is removed. 이 때, 채널부(B)에 남아 있는 감광막(54)의 두께와 A 부분에 남아 있는 감광막(52)의 두께의 비는 후술할 식각 공정에서의 공정조건에 따라 다르게 하여야 하되, 제1 부분(54)의 두께를 제2 부분(52)의 두께의 1/2 이하로 하는 것이 바람직하다. At this time, but the ratio of the thickness of the photoresist layer 52 remaining on the thickness of the A portion of the photosensitive film 54 remaining in the channel portion (B) will be different depending on the process conditions in the etching process to be described later, the first portion ( to a thickness of 54) to 1/2 or less of the thickness of the second portion 52 it is preferred.

이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있 을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(light blocking area) 뿐 아니라 반투광 영역(semi-transparent area)을 두는 것이 그 예이다. Thus, the method may the can a number of a transparent to an exposure mask area (transparent area) and the light-shielding region (light blocking area), as well as semi-light-transmitting area (semi-transparent area) having different thickness of the photoresist depending on the position it is an example put. 반투광 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. Half the transmissive area has a slit (slit) pattern, a grid pattern (lattice pattern), or the transmittance is medium, and is provided with a thickness of the intermediate thin film. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)보다 작은 것이 바람직하다. When using a slit pattern, it is preferred that the distance between the slit width and the slit is less than the resolution of the exposure device (resolution) used in the photolithography process. 다른 예로는 리플로우가 가능한 감광막을 사용하는 것이다. Another example is the use of the photosensitive film capable reflow. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다. That is, the reflowable photosensitive film pattern formed by a conventional mask with only transparent areas and light blocking areas next to form a thin portion by reflow to issue to flow into the photosensitive region is not retained.

적절한 공정 조건을 주면 감광막 패턴(52, 54)의 두께 차 때문에 하부층들을 선택적으로 식각할 수 있다. Giving an appropriate process conditions can be selectively etched in the lower layer due to the thickness difference of the photosensitive film pattern (52, 54). 따라서 일련의 식각 단계를 통하여 도 12a 및 도 12b에 도시한 바와 같은 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171) 및 복수의 드레인 전극(175)을 형성하고 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉층(161) 및 복수의 섬형 저항성 접촉층(165), 및 복수의 돌출부(154)를 포함하는 복수의 선형 반도체층(151)을 형성한다. Thus a set of forming a plurality of data lines 171 and a plurality of drain electrodes 175 each including a plurality of source electrodes 173, as shown in Fig. 12a and 12b through the etching step, and a plurality of projections ( 163) to form a plurality of linear ohmic contact layer 161 and a plurality of island-like ohmic contact layer 165, and a plurality of linear semiconductor layers 151 comprising a plurality of protrusions 154, respectively.

이러한 구조를 형성하는 순서의 일례는 다음과 같다. An example of the procedure for forming such a structure is as follows.

도 11에 도시한 바와 같이, 기타 영역(C)에 노출되어 있는 금속층(171)을 습식 식각 또는 건식 식각으로 제거하여 그 하부의 불순물이 도핑된 비정질 규소층(161)의 기타 부분(C)을 노출시킨다. 11, the other region (C) a metal layer 171 that are exposed to is removed by wet etching or dry-etching the other part (C) of that of the lower impurity-doped amorphous silicon layer 161 exposed.

다음으로 기타 부분(C)에 위치한 불순물이 도핑된 비정질 규소층(161) 및 그 하부의 진성 비정질 규소층(151)을 제거함과 함께, 채널 부분(B)의 감광막(54)을 제거하여 하부의 금속층(174)을 노출시킨다. Next, other parts (C) in impurities with removing the doped amorphous silicon layer 161 and a lower portion of the intrinsic amorphous silicon layer 151 on, to remove the photosensitive film 54 of the channel portion (B) of the lower to expose the metal layer 174.

채널 부분(B)의 감광막의 제거는 기타 영역(C)의 불순물이 도핑된 비정질 규소층(161) 및 진성 비정질 규소층(151)의 제거와 동시에 수행하거나 또는 별도로 수행한다. Removal of the photoresist of the channel portion (B) is carried out, or carried out separately at the same time as the removal of the other region (C) is a doped amorphous silicon layer 161 and the intrinsic amorphous silicon layer 151 of impurity. 채널 영역(B)에 남아 있는 감광막(54) 잔류물은 애싱(ashing)으로 제거한다. The photoresist remaining in the channel region (B) (54) residues are removed by ashing (ashing). 이 단계에서 반도체층(151, 154)이 완성된다. In this step is completed the semiconductor layer (151, 154).

여기서, 금속층(171)이 건식 식각이 가능한 물질인 경우에는 그 하부의 불순물이 도핑된 비정질 규소층(161)과 진성 비정질 규소층(151)을 연속하여 건식 식각함으로써 제조 공정을 단순화할 수 있으며, 이 경우에 동일한 식각 챔버에서 세 층(171, 161, 151)에 대한 건식 식각을 연속 수행하는 인 시튜(in-situ) 방법으로 수행할 수도 있으나, 반드시 연속 수행하여야 하는 것은 아니다. Here, when the metal layer 171 is a capable of dry etching materials include continuously cost is the lower portion of the impurity-doped amorphous silicon layer 161 and the intrinsic amorphous silicon layer 151 may simplify the manufacturing process by dry etching, may be performed in the same etch chamber, in this case a dry etch for the three layers (171, 161, 151) to the in situ (in-situ) how to perform continuous, but is not required to be performed continuously.

그 다음 도 12a 및 도 12b에 도시한 바와 같이, 채널 부분(B)에 위치한 금속층(174) 및 불순물이 도핑된 비정질 규소층(164)을 식각하여 제거한다. Then Figure 12a and, as shown in Figure 12b, removing by etching the metal layer 174 and the impurity-doped amorphous silicon layer 164 in the channel portion (B). 또한, 남아 있는 배선 부분(A)의 감광막(52)도 제거한다. Further, the removed photosensitive film 52 in the wiring portion (A) remaining.

이때 채널 부분(B)에 위치한 진성 비정질 규소층(154)의 상부가 일부 제거되어 두께가 작아질 수도 있으며, 배선 부분(A)의 감광막(52)도 이 때 어느 정도 식각될 수 있다. The photosensitive film 52 in the channel portion of the intrinsic amorphous silicon layer, may be smaller in thickness that the top of the 154 are partially removed wiring portion (A) in the (B) it may also be etched at this time to some extent.

이렇게 하면, 금속층(174) 각각이 소스전극(173)을 포함한 하나의 데이터선(171)과 복수의 드레인 전극(175)으로 분리되면서 완성되고, 불순물이 도핑된 비정질 규소층(164)도 선형 저항성 접촉층(161)과 섬형 저항성 접촉층(165)으로 나뉘어 완성된다. In this way, the metal layer 174, a data line 171 and is finished as parts into a plurality of drain electrodes 175, the impurity-doped amorphous silicon layer 164 is also a linear resistance, including the source electrode 173, respectively, is completed is divided into the contact layer 161 and the island-like ohmic contact layer (165).

다음, 도 13a 및 도 13b에 도시한 바와 같이, 데이터선(171, 173) 및 드레인 전극(175)에 의해 가려지지 않는 반도체층(154)을 덮도록 보호막(180)을 형성한다. Next, to form a data line (171, 173) and a drain electrode 175, a protective film 180 that is supported so as to cover the semiconductor layer 154 is obscured by, as shown in Fig. 13a and Fig. 13b. 이때 보호막(180)은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위를 단층 또는 복수층으로 형성하여 보호막(passivation layer)을 형성한다. The protective film 180 is a-Si that planarization characteristics are excellent, and the organic material having photosensitivity (photosensitivity), is formed by plasma chemical vapor deposition (plasma enhanced chemical vapor deposition, PECVD): C: O, a-Si: O: forming a low-k insulation material, or an inorganic substance such as silicon nitride, etc. of F as a single layer or a plurality of layers to form a protective film (passivation layer).

그런 다음 보호막(180)을 사진 식각 공정으로 복수의 접촉구(185, 182)를 형성한다. Then in the following photolithography process to the protective film 180 to form a plurality of contact hole (185, 182). 이때 감광성을 가지는 유기막일 경우에는 사진 공정만으로 접촉구를 형성할 수 있다. At this time, if an organic makil having photosensitivity may be formed in the contact hole only by a photolithography process.

이어, 도 7 및 도 8에 도시한 바와 같이, 기판(110)에 ITO 또는 IZO 등의 투명한 도전 물질을 증착하고, 마스크를 이용한 사진 식각 공정으로 식각하여 접촉구(185, 182)를 통해 게이트선 및 데이터선의 한쪽 끝부분과 각각 연결되는 접촉 보조 부재(82), 접촉구(185)를 통해 드레인 전극(175)과 연결되는 화소 전극(190)을 형성한다. Next, Figs. 7 and 8, the substrate 110 on ITO or contact hole (185, 182) by depositing a transparent conductive material such as IZO, and etched in a photolithography process using a mask via the gate line and the data to form the auxiliary contact which are respectively connected with one end of the line member 82, the pixel electrode 190 is connected to the drain electrodes 175 through the contact hole 185.

본 실시예에서는, 게이트선(121) 및 데이터선(171)을 알루미늄을 포함한 층과 몰리브덴을 포함하는 층으로 이루어진 복수층으로 형성한 경우에 대해서만 보였지만, 게이트선(121) 및 데이터선(171) 중 어느 한 층에 대해서만 복수층으로 형성할 수도 있다. In this embodiment, the gate line 121 and data line 171, the case of forming a plurality of layers consisting of a layer consisting of a layer and a molybdenum containing aluminum seemed only to the gate line 121 and data line 171 of a plurality of layers may be formed only on any one of layers.

[실시예 3] Example 3

본 실시예에서는 상술한 박막 트랜지스터 표시판의 실시예에 컬러 필터가 더 추가되는 구성을 보여준다. In the present embodiment shows a configuration in which a color filter is added to further embodiments of the above-described TFT array panel.

도 14a는 본 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 14b는 도 14a의 XIVb-XIVb'선을 따라 자른 단면도이다. Figure 14a is a layout view of a TFT array panel according to this embodiment, Figure 14b is a cross-sectional view taken along XIVb-XIVb 'line of Figure 14a.

절연기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(121)이 형성되어 있다. Insulating a plurality of gate lines 121 are formed to pass a gate signal on the substrate 110. 게이트선(121)은 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 복수의 게이트 전극(124)을 이룬다. Gate line 121 may extend in a horizontal direction, a portion of each gate line 121 form a plurality of gate electrodes (124).

게이트선(121)은 알루미늄(Al) 또는 알루미늄에 네오디뮴(Nd)이 첨가된 알루미늄 합금(AlNd)으로 이루어진 제1 금속층(124a)과, 상기 제1 금속층(124a) 상부에 형성된 것으로 몰리브덴(Mo)에 니오븀(Nb), 바나듐(V) 및 티타늄(Ti)에서 선택된 적어도 하나의 성분을 첨가한 몰리브덴 합금(Mo-Nb, Mo-V, Mo-Ti)으로 이루어진 제2 금속층(124b)으로 구성된다. Gate line 121 is made of aluminum (Al) or aluminum-neodymium (Nd) is added to the aluminum alloy the first metal layer made of (AlNd), (124a), and wherein the molybdenum to be formed on the first metal layer (124a) to (Mo) a is composed of niobium (Nb), vanadium (V) and titanium (Ti), at least one of a molybdenum alloy is added the components of (Mo-Nb, Mo-V, Mo-Ti) a second metal layer (124b) made of a selected from . 상기와 같이 몰리브덴에 니오븀, 바나듐 또는 티타늄을 소정량 첨가한 몰리브덴 합금을 제1 금속층(124a) 위에 형성하는 경우, 순수 몰리브덴 금속층을 형성하는 경우에 비하여 몰리브덴 합금과 알루미늄과의 식각 속도 차이가 적기 때문에 언더컷 또는 오버행 등이 발생하지 않으며(도 40 및 도 41 참조), 고온 공정시 알루미늄층에서 발생할 수 있는 힐록(hillock) 현상을 방지할 수 있다. Molybdenum, such as the niobium, the case of forming a molybdenum alloy with vanadium or titanium added to a predetermined amount over the first metal layer (124a), due to low etch rate difference of the molybdenum alloy and the aluminum as compared with the case of forming a pure molybdenum metal do not include undercuts or overhangs not occur can be (see Fig. 40 and 41), to prevent hillock (hillock) phenomenon that may occur in an aluminum layer when a high temperature process. 여기서, 몰리브덴 합금 중 니오븀, 바나듐 또는 티타늄은 바람직하게는 약 0.1 내지 10at%, 더욱 바람직하게는 3 내지 8at%의 함량으로 첨가된다. Here, molybdenum from about 0.1 to 10at% is the alloy of niobium, vanadium, or titanium is preferred, and more preferably is added in an amount of 3 to 8at%. 상기 첨가성분들의 함량을 증가시키는 경우, 다른 층들과의 접착성 또는 내화학성이 향상 될 수는 있으나 비저항이 증가하는 문제를 수반하기 때문에 상기 범위 내에서 적절하게 첨가된 것을 이용한다. Case of increasing the amount of the additional component, can improve the adhesion or chemical resistance of the other layers, but uses the addition of an appropriately within this range because it entails the problem that the resistivity is increased. 대표적으로, 도 38에서 니오븀(Nb) 첨가량과 비저항의 상관관계를 보여준다. Representatively shows a niobium (Nb) content and correlation of the relationship between the specific resistance at 38. 니오븀의 첨가량이 증가할수록 비저항이 거의 선형적으로 비례하는 것을 볼 수 있다. Increasing the added amount of niobium, the more it can be seen that the specific resistance is substantially proportional linearly. 따라서, 비저항, 접착성 및 내화학성을 고려한 상기 범위의 몰리브덴 합금을 이용하는 것이 바람직하다. Therefore, it is considered a specific resistance, adhesion and chemical resistance, preferred to use a molybdenum alloy of the above-mentioned range.

그 다음, 상기 제1 금속층(124a) 및 제2 금속층(124b)을 한번에 식각한다. Next, etching the first metal layer (124a) and a second metal layer (124b) at a time.

제 1 금속층(124a)과 제 2 금속층(124b)의 측면은 각각 경사져 있으며 그 경사각은 기판(110)의 표면에 대하여 약 30-80도를 이룬다. The side of the first metal layer (124a) and a second metal layer (124b) is inclined with the angle of inclination each forms about 30 to 80 degrees with respect to the surface of the substrate 110.

게이트선(121) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다. Gate line 121, a gate insulating film (gate insulating layer) made of silicon nitride (SiNx), etc. is formed on (140) are formed.

게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon) 등으로 이루어진 복수의 선형 반도체층(151)이 형성되어 있다. A gate insulating film 140, the top has a plurality of linear semiconductor layers 151 made of such hydrogenated amorphous silicon (hydrogenated amorphous silicon) is formed. 선형 반도체층(151)은 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다. Linear semiconductor layer 151 is shown and extends in the longitudinal direction extends toward the plurality of projections (extension) (154), the gate electrodes 124 therefrom. 또한 선형 반도체층(151)은 게이트선(121)과 만나는 지점 부근에서 폭이 커져서 게이트선(121)의 넓은 면적을 덮고 있다. In addition, covering the wide area of ​​the linear semiconductor layer 151 is a gate line is large, a gate line 121 width in the vicinity of 121 and the meeting point.

반도체층(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질규소 따위의 물질로 만들어진 복수의 섬형 저항성 접촉층(163, 165)이 형성되어 있다. The upper portion of the semiconductor layer 151, the silicide (silicide) or n-type impurity with a plurality of island-like ohmic contact layer (163, 165) made of a material of the n + hydrogenated amorphous silicon that is doped with a high concentration etc. are formed. 저항성 접촉층(163, 165)은 쌍을 이루어 반도체층(151)의 돌출부(154) 위에 위치한다. An ohmic contact layer (163, 165) are located in pairs on the projections 154 of the semiconductor layer 151. 반도체층(151)과 저항성 접촉층(163, 165)의 측면 역시 경사져 있으며 경사각은 기판(110)에 대해서 30-80°이다. Sides of the semiconductor layer 151 and the ohmic contact layer (163, 165) is also inclined, and the inclination angle is 30-80 ° with respect to the substrate 110.

저항성 접촉층(163, 165) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(171)과 복수의 드레인 전극(175) 및 복수의 유지 축전기용 도전체(177)가 형성되어 있다. Is an ohmic contact layer (163, 165) and the gate insulating film 140 is formed on a plurality of data lines 171 and a plurality of drain electrodes 175 and a plurality of conductors 177, each storage capacitor is formed.

데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압을 전달한다. The data lines 171 mainly extend in a longitudinal direction intersecting the gate line 121 to transmit a data voltage. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(173)을 이룬다. Toward the drain electrodes 175 in each of the data lines 171 and a plurality of branches extending form the source electrode 173. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다. A pair of the source electrodes 173 and drain electrodes 175 are separated from each other and located opposite each other with respect to the gate electrode 124.

게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다. A gate electrode 124, source electrode 173 and drain electrode 175, a channel (channel) of a forms a TFT (thin film transistor, TFT) together with the projection 154 of the semiconductor 151, a thin film transistor includes a source It is formed in the projection 154 between the electrode 173 and the drain electrode 175. 유지 축전기용 도전체(177)는 게이트선(121)의 확장부(127)와 중첩되어 있다. The storage capacitor conductors 177 are overlapped with the expansion 127 of the gate line 121.

데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)는 크롬, 티타늄, 은, 몰리브덴 탄탈륨, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 따위의 금속층으로 형성될 수 있으며, 알루미늄이나 알루미늄 합금 등 알루미늄 계열 금속 따위의 금속층을 포함할 때는 이러한 금속층에 더하여 다른 물질 특히 ITO 또는 IZO와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금 따위로 이루어지는 다층막 구조로 게이트선과 같이 혼합층을 가지도록 형성할 수 있다. Data line 171, drain electrode 175 and the storage capacitor conductors 177 are chromium, titanium, silver, molybdenum, tantalum, aluminum (Al) or an aluminum alloy or the like may be formed in the metal layer of the aluminum-based metal etc., aluminum or an aluminum alloy such as aluminum-based other materials, particularly chromium physical, chemical, and electrical contact characteristics with ITO or IZO good in addition to this metal layer when a metal layer of metal etc. (Cr), titanium (Ti), tantalum (Ta), molybdenum (Mo) and has a multilayer structure consisting of an alloy thereof etc. can be formed to have a mixture layer as the gate lines. 그러나, 바람직하게는, 상기 실시예 1 및 2와 마찬가지로, 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)는 알루미늄을 포함하는 제1 금속층(171b, 175b, 177b) 및 상기 제1 금속층(171b, 175b, 177b)의 하부 및 상부에 형성된 몰리브덴을 포함하는 제2 금속층(171a, 175a, 177a) 및 제3금속층(171c, 175c, 177c)으로 이루어진 복수층으로 형성될 수 있으며, 이 경우 상기 제2 금속층(171a, 175a, 177a) 및 제3 금속층(171c, 175c, 177c)은 몰리브덴에 니오븀(Nb), 바나듐(V) 및 티타늄(Ti) 중 적어도 하나의 성분이 소정함량으로 첨가되어 있는 몰리브덴 합금(Mo-Nb, Mo-V, Mo-Ti)으로 형성할 수 있다. Preferably, however, the Examples 1 and 2 and similarly, data line 171, drain electrode 175 and the storage capacitor conductors 177, a first metal layer containing aluminum (171b, 175b, 177b) and be formed of a plurality of layers made of the first metal layer a second metal layer containing molybdenum formed on the lower and upper (171a, 175a, 177a) and the third metal layer (171c, 175c, 177c) of (171b, 175b, 177b) number and, in this case the second metal layer at least one component of (171a, 175a, 177a) and the third metal layer (171c, 175c, 177c) of molybdenum to niobium (Nb), vanadium (V) and titanium (Ti) It can be formed of a molybdenum alloy (Mo-Nb, Mo-V, Mo-Ti) that is added to a predetermined amount. 여기서 제2 금속층과 제3 금속층 중의 하나는 몰리브덴만으로 형성되거나 다른 물질로 이루어질 수도 있다. Wherein one of the second metal and the third metal layer may be formed of only molybdenum or made of a different material. 상기 몰리브덴 합금 중 니오븀, 바나듐 또는 티타늄은 바람직하게는 약 0.1 내지 10at%, 더욱 바람직하게는 3 내지 8at%의 함량으로 첨가된다. The molybdenum from about 0.1 to 10at% is the alloy of niobium, vanadium, or titanium is preferred, and more preferably is added in an amount of 3 to 8at%. 상기 첨가성분들의 함량을 증가시키는 경우 다른 층들과의 접착성 또는 내화학성이 향상될 수는 있으나, 비저항이 증가하는 문제를 수반하기 때문에 상기 범위 내에서 적절하게 첨가된 것을 이용한다. Case of increasing the amount of the addition component is used that the adhesion can be improved or the chemical resistance of the other layers. However, since it entails the problem that the resistivity is increased appropriately added within this range. 몰리브덴과 전율 고용체를 이루는 니오븀(Nb), 바나듐(V) 및 티타늄(Ti) 중 적어도 하나를 몰리브덴에 첨가한 몰리브덴 합금을 이용하여 상기 알루미늄의 상부 및 하부에 적층하는 구조를 형성함으로써, 기존의 몰리브덴(Mo)을 이용한 경우보다 내화학성(에칭속도)이 현저하게 향상될 뿐만 아니라, 알루미늄 또는 알루미늄 합금과의 내화학성 차이가 감소하여 식각시 언더컷, 오버행 및 마우스바이트 등이 형성되지 않는 이점이 있다. Niobium forms a molybdenum and constant solid solution (Nb), vanadium (V) and titanium (Ti) by using a molybdenum alloy is added to at least one of the molybdenum of forming the structure of laminating the top and bottom of the aluminum, the old molybdenum is advantageous than that chemical resistance (etching rate) is not only significantly improved, aluminum, or to reduce the resistance difference between the aluminum alloy etching during the undercut, overhang and mouse byte, etc. are not formed when using the (Mo).

데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)도 게이트선(121)과 마찬가지로 그 측면이 기판(110)에 대해서 약 30-80°의 각도로 각각 경사 져 있다. Data lines 171, as with the drain electrode 175 and the storage capacitor conductors 177 also gate line 121 is turned on its side for the substrate 110, respectively, inclined at an angle of about 30-80 °.

저항성 접촉층(163, 165)은 그 하부의 반도체층(154)과 그 상부의 소스 전극(173) 및 드레인 전극(175) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. Only present between the ohmic contact layer (163, 165) is a lower portion of the semiconductor layer 154 and that of the source electrode 173 and drain electrode 175, and serves to lower the contact resistance. 선형 반도체층(151)은 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있으며, 대부분의 영역에서 선형 반도체층(151)의 폭이 데이터선(171)의 폭보다 작지만 앞서 설명했듯이 게이트선(121)과 만나는 부분에서 폭이 커져서 게이트선(121)과 데이터선(171) 사이의 절연을 강화한다. Linear semiconductor layer 151 has the exposed portion does not cover the source electrode 173 and including the drain electrode 175. Data lines 171 and drain electrodes 175, a linear semiconductor layer in most of the region ( 151) width is smaller than the above-described width of the data line 171, as the reinforce the insulation between the gate line 121 and a portion is large, the gate line 121 and data line 171 in width to meet.

본 실시예에서는 실시예 1 및 2와 달리 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177) 상부에 컬러 필터(230R, 230G, 230B)가 형성되어 있다. In this embodiment, unlike the first embodiment and a second data line 171, drain electrode 175 and the storage capacitor conductors 177. The upper color filter (230R, 230G, 230B) are formed. 컬러 필터(230R, 230G, 230B)는 데이터선(171)에 의해 구획되는 화소 열을 따라 데이터선(171)과 나란한 방향으로 적, 녹, 청색 컬러 필터(230R, 230G, 230B)가 길게 뻗어 있으며, 화소 열에 교번하여 형성되어 있다. Color filters (230R, 230G, 230B) are the data lines along the pixel column that are defined by a (171) in parallel with the data line 171, the red, green, and blue color filters (230R, 230G, 230B) and extending long , it is formed by alternating pixel columns.

여기서 적, 녹, 청색 컬러 필터(230R, 230G, 230B)는 외부 회로와 접합되는 게이트선(121) 또는 데이터선(171)의 끝부분에는 형성하지 않는다. The red, green, and blue color filters (230R, 230G, 230B) is not formed in the end of the gate line 121 or data line 171 is joined to the external circuit. 그리고, 이들 컬러 필터(230R, 230G, 230B)의 가장자리는 데이터선(171) 상부에서 중첩되어 있다. Then, the edges of these color filters (230R, 230G, 230B) is superposed on the upper data lines 171. 이처럼 컬러 필터(230R, 230G, 230B)의 가장자리를 중첩하여 형성함으로써 화소 영역의 사이에서 누설되는 빛을 차단하는 기능을 가지며, 데이터선(171)의 상부에서는 적, 녹, 청색의 컬러 필터를 함께 중첩하여 배치할 수도 있다. Such color filters (230R, 230G, 230B) the ability to block the light leakage between the pixel region to form the overlapping edges having a data line in the upper portion of 171 of red, green, with the color filter of the blue color of the It may be overlapping disposed.

또한, 컬러 필터(230R, 230G, 230B)의 하부 또는 상부에는 층간 절연막(801, 802)이 더 형성되어 있다. Further, the color filter has a lower or an upper inter-layer insulating film (801, 802) of the (230R, 230G, 230B) is further formed. 층간 절연막(801, 802)은 컬러 필터(230R, 230G, 230B)의 안료가 반도체층(154) 또는 화소 전극(190)으로 유입되는 것을 방지한다. An interlayer insulating film (801, 802) prevents the pigments in the color filters (230R, 230G, 230B) that are introduced into the semiconductor layer 154 or the pixel electrode 190.

상기 층간 절연막(801, 802)은 플라스마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연물질, 또는 무기물질인 질화규소 따위로 이루어질 수 있다. The interlayer insulating film (801, 802) are a-Si formed by a plasma chemical vapor deposition: may be made of a low dielectric constant insulation material, silicon nitride, etc. or an inorganic substance, such as F: C: O, a-Si: O.

이와 같이, 컬러 필터가 박막 트랜지스터 표시판에 형성되면 상부 표시판에 블랙 매트릭스를 박막 트랜지스터 표시판에만 형성할 수 있으므로, 화소의 개구율이 증가될 수 있다. In this way, a color filter may be because the black matrix on the upper panel may be formed only in the TFT array panel, the aperture ratio of the pixels increases when forming a TFT array panel.

상부 층간 절연막(802)에는 드레인 전극(175), 유지 축전기용 도전체(177) 및 데이터선(171)의 끝 부분을 각각 드러내는 복수의 접촉구(185, 187, 182)가 형성되어 있다. An upper inter-layer insulating film 802 has a drain electrode 175, the storage capacitor conductors 177 and the data lines 171 contact hole (185, 187, 182) respectively exposing a plurality of the end of the formation.

또한, 상부 층간 절연막(180) 위에는 ITO 또는 IZO로 이루어진 복수의 화소전극(190) 및 복수의 접촉 보조 부재(contact assistant)(82)가 형성되어 접촉구(185, 187, 182)를 통하여 드레인 전극(175), 유지 축전기용 도전체(177) 및 데이터선(171)과 접촉하고 있다. In addition, the drain electrode through the above upper interlayer insulating film 180, a plurality of pixel electrodes 190 and a plurality of contact auxiliary member made of ITO or IZO (contact assistant), (82) the sphere formed by the contact (185, 187, 182) 175, in contact with the storage capacitor conductors 177 and the data line 171.

화소 전극(190)은 접촉구(185, 187)를 통하여 드레인 전극(175) 및 유지 축전기용 도전체(177)와 각각 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받고 유지 축전기용 도전체(177)에 데이터 전압을 전달한다. The pixel electrode 190 are respectively connected to the physical, electrical and drain electrodes 175 and the storage capacitor conductors 177 through the contact hole (185, 187) being applied to the data voltages from the drain electrodes 175 held power storage It transfers the data voltage on capacitor conductors 177.

데이터 전압이 인가된 화소 전극(190)은 공통 전압을 인가 받는 다른 표시판 (도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 액정층의 액정 분자들을 재배열시킨다. The data voltage applied to the pixel electrode 190 causes the liquid crystal molecules of the liquid crystal material layer arrangement by generating an electric field with a common electrode (not shown) of the common voltage applied to the other panel receives the (not shown).

접촉 보조 부재(82)는 접촉구(182)를 통하여 데이터선(171)의 끝 부분과 각각 연결된다. Auxiliary contact members 82 are connected respectively with the end of the data lines 171 through the contact hole 182. 접촉 보조 부재(82)는 데이터선(171)의 끝 부분과 구동 집적 회로와 같은 외부 장치와의 접착성을 보완하고 이들을 보호한다. Contacting the auxiliary member 82 complements the adhesion to the external device, such as the end of the driving integrated circuit of the data lines 171, and protect them.

이하에서, 본 실시예에 따른 박막 트랜지스터 표시판의 제조방법에 대하여 설명한다. Hereinafter, description will now be given on a method of manufacturing the TFT array panel according to this embodiment.

먼저, 도 15a 및 도 15b에서 보는 바와 같이, 투명유리로 이루어진 절연기판(110) 위에 알루미늄 또는 알루미늄 합금층(124a), 니오븀, 바나듐 또는 티타늄이 소정량 첨가된 몰리브덴 합금층(124b)으로 이루어지는 게이트선(121)을 형성한다. First, as shown in Figs. 15a and 15b, a gate formed of a transparent aluminum or aluminum alloy on the insulating substrate 110 made of a glass layer (124a), niobium, vanadium or titanium is a predetermined amount is added molybdenum alloy layer (124b) to form a line 121. 그리고 게이트선(121, 124) 위에 게이트 절연막(140), 반도체층(151, 154), 저항성 접촉층(161, 163, 165), 데이터선(171), 드레인 전극(175)을 형성한다. And the gate lines (121, 124) on the gate insulating film 140, a semiconductor layer (151, 154), an ohmic contact layer (161, 163, 165) to form the data line 171, drain electrode 175.

그런 다음, 적, 녹, 청색 안료를 포함하는 감광성 유기물질을 각각 차례로 도포하고 각각의 사진 공정을 통하여 적, 녹, 청색 컬러 필터(230R, 230G, 230B)를 차례로 형성한다. In that form, and then, the red, green, red through each in turn applied to an organic photosensitive material containing a blue pigment, and each of the photolithography process, green, the blue color filters (230R, 230G, 230B) in turn. 이 때, 질화규소(SiNx) 또는 산화규소(SiO 2 ) 등의 무기 물질을 적층하여 층간 절연막(801)을 형성한 후 컬러 필터를 형성할 수 있다. At this time, silicon nitride (SiNx) or silicon oxide (SiO 2) after laminating the inorganic material such as an interlayer insulating film 801, it is possible to form a color filter. 상기 층간 절연막(801)은 컬러 필터의 안료로부터 반도체층(151, 154)을 보호하는 역할을 한다. The interlayer insulating film 801 serves to protect the color filter from the pigment of the semiconductor layer (151, 154).

마스크를 이용한 사진 공정으로 적, 녹, 청색 컬러 필터(230R, 230G, 230B)를 형성할 때 드레인 전극(175) 및 유지 축전기용 도전체(177)와 대응하는 부분에 개구부(235, 237)를 형성한다. An opening (235, 237) at a portion corresponding to the drain electrode 175 and the storage capacitor conductors 177 to form a by a photolithography process using a mask, green, and blue color filters (230R, 230G, 230B) forms.

이후, 도 16a 및 도 16b에 도시한 바와 같이, 컬러 필터(230R, 230G, 230B)의 상부에 4.0 이하의 저유전율을 가지는 유기 물질을 도포하여 층간 절연막(802)을 형성한다. Then, as shown in Figures 16a and 16b, by applying a color filter of organic material having a low dielectric constant of 4.0 or less on top of (230R, 230G, 230B) to form an interlayer insulating film 802.

그런 다음 층간 절연막(802)을 마스크를 이용한 사진 식각 공정으로 패터닝하여 개구부(235, 237)를 노출하는 접촉구(182, 185, 187)를 형성한다. Then, by patterning the interlayer insulating film 802 by a photolithography process using a mask to form the contact hole (182, 185, 187) to expose an opening (235, 237).

이후 도 14b에서 보는 바와 같이, 기판(110)에 ITO 또는 IZO 등의 투명한 도전 물질을 증착하고, 사진 식각 공정으로 개구부(235, 237) 및 접촉구(185, 187)를 통해 드레인 전극(175)과 연결되는 화소 전극(190)을 형성한다. Then, the substrate 110 on the ITO, or opening to deposit a transparent conductive material, and the photolithography process, such as IZO (235, 237) and the drain electrodes 175 through the contact hole (185, 187), as shown in Figure 14b and to form a pixel electrode 190 is connected.

본 실시예에서는, 게이트선(121) 및 데이터선(171)을 알루미늄을 포함한 층과 몰리브덴을 포함하는 층으로 이루어진 복수층으로 형성한 경우에 대해서만 보였지만, 게이트선(121) 및 데이터선(171) 중 어느 한 층에 대해서만 복수층으로 형성할 수도 있다. In this embodiment, the gate line 121 and data line 171, the case of forming a plurality of layers consisting of a layer consisting of a layer and a molybdenum containing aluminum seemed only to the gate line 121 and data line 171 of a plurality of layers may be formed only on any one of layers.

[실시예 4] Example 4

본 실시예에서는 능동형 유기 발광 표시 장치(AM-OLED)용 박막 트랜지스터 표시판에 대하여 설명한다. In the present embodiment will be described with respect to the thin film transistor panel for active matrix organic light emitting display device (AM-OLED).

도 17은 본 실시예에 따른 유기 발광 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 18 및 도 19는 각각 도 17의 XVIII-XVIII' 선 및 XIX-XIX' 선을 따라 잘라 도시한 단면도이고, 도 20 및 도 21은 도 17의 XX-XX' 선 및 XXI-XXI' 선을 따라 잘라 도시한 단면도이다. 17 is a showing cutting along the XVIII-XVIII 'lines and XIX-XIX' line of a layout view of a TFT array panel for an organic light emitting display device, 18 and 19 17 respectively, according to this embodiment cross-sectional view, Fig. 20 and 21 are a cross-sectional view cut along XX-XX 'and line XXI-XXI' line in Fig.

절연기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(121)이 형성되어 있다. Insulating a plurality of gate lines 121 are formed to pass a gate signal on the substrate 110. 게이트선(121)은 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 돌출되어 복수의 제1 게이트 전극(124a)을 이룬다. Gate line 121 may extend in a horizontal direction, a portion of each gate line 121 protrudes form the plurality of first gate electrode (124a). 또한 게이트선(121)과 동일한 층으로 제2 게이트 전극(124b)이 형성되어 있으며, 제2 게이트 전극(124b)에는 세로 방향으로 뻗은 유지 전극(133)이 연결되어 있다. In addition, the second gate electrode (124b) of the same layer as the gate line 121 is formed, and is the second gate electrode (124b) is extending the sustain electrodes 133 are connected in the longitudinal direction.

게이트선(121), 제1 및 제2 게이트 전극(124a, 124b) 및 유지 전극(133)은 물리적 성질이 다른 두 개의 막으로 형성될 수 있다. Gate line 121, the first and second gate electrodes (124a, 124b) and the sustain electrode 133 is the physical properties can be formed in the other two films. 하부 금속층(124a', 124b')은 게이트 신호의 지연이나 전압 강하를 감소시킬 수 있는 낮은 비저항을 가진 금속, 예컨대 알루미늄(Al) 또는 예컨대 네오디뮴(Nd)과 같은 금속이 첨가된 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어지는 것이 바람직하다. The bottom metal layer (124a ', 124b') is a metal having a low resistivity which can reduce the delay or voltage drop in the gate signal, such as aluminum (Al), or for example neodymium metal is added to the aluminum alloy, such as (Nd), aluminum-based is a made of a metal is preferred. 상부 금속층(124a", 124b")은 상기 하부 금속층(124a', 124b')과는 다른 물질, 특히 ITO 또는 IZO와 전기적 접촉 특성이 우수하면서도 하부 금속층(124a', 124b')인 알루미늄과 식각 속도가 크게 차이가 나지 않는 물질이 적합하며, 이러한 조건을 만족하는 금속으로 몰리브덴(Mo)에 니오븀(Nb), 바나듐(V) 또는 티타늄(Ti)이 소정량 함유된 몰리브덴 합금(Mo-Nb, MoV, MoTi)으로 이루어지는 것이 바람직하다. The top metal layer (124a ", 124b") is a bottom metal layer (124a ', 124b') and the other materials, in particular ITO or IZO and the electrical contact property is excellent, while the lower metal layer (124a ', 124b') of aluminum and the etching rate the larger and do not differ material is suitable, molybdenum (Mo) to the niobium (Nb), vanadium (V) or titanium (Ti) is a predetermined amount containing a molybdenum alloy (Mo-Nb, MoV a metal satisfying these conditions, , it is preferably made of a MoTi). 여기서, 몰리브덴 합금 중 니오븀, 바나듐 또는 티타늄은 바람직하게는 약 0.1 내지 10at%, 더욱 바람직하게는 3 내지 8at%의 함량으로 첨가된다. Here, molybdenum from about 0.1 to 10at% is the alloy of niobium, vanadium, or titanium is preferred, and more preferably is added in an amount of 3 to 8at%. 상기 첨가성분들의 함량을 더 증가시키는 경우 다른 층들과의 접착성 또는 내화학성이 향상될 수는 있으나, 비저항이 증가하는 문제를 수반하기 때문에 상기 범위 내에서 적절하게 첨가된 것을 이용한다. If further increase the amount of the addition component is used that the adhesion can be improved or the chemical resistance of the other layers. However, since it entails the problem that the resistivity is increased appropriately added within this range.

게이트선(121)과 유지 전극(133)의 측면은 경사져 있으며 경사각은 기판 (110)에 대하여 30-80도를 이룬다. Side of the gate line 121 and the sustain electrode 133 are inclined, and the inclination angle is 30 to 80 degrees with respect to form the substrate 110.

게이트선(121) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(140)이 형성되어 있다. Gate line 121 and a gate insulating layer 140 made of silicon nitride (SiNx), etc. is formed on the.

게이트 절연막(140) 상부에는 수소화 비정질 규소 등으로 이루어진 복수의 선형 반도체(151)와 섬형 반도체(154b)가 형성되어 있다. A gate insulating film 140, an upper portion and a plurality of linear semiconductor 151 and the island-like semiconductor (154b) made of hydrogenated amorphous silicon, etc. is formed. 선형 반도체(151)는 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)가 제1 게이트 전극(124a)을 향하여 뻗어 나와 제1 게이트 전극(124a)과 중첩하는 제1 채널부(154a)를 이루고 있다. Linear semiconductor 151 is stretched in the longitudinal direction with a plurality of projections (extension) therefrom shown extending towards the first gate electrode (124a) forms a first channel portion (154a) that overlap the first gate electrode (124a) have. 또한 선형 반도체(151)는 게이트선(121)과 만나는 지점 부근에서 폭이 확장되어 있다. In addition, a linear semiconductor 151 has a width is expanded in the vicinity of the point of intersection with the gate line 121. 섬형 반도체(154b)는 제2 게이트 전극(124b)과 교차하는 제2 채널부를 포함하고, 유지 전극(133)과 중첩하는 유지 전극부(157)를 가진다. Island-like semiconductor (154b) has a sustain electrode 157 comprises a second channel portion which intersects the second gate electrode (124b), and overlapping with the sustain electrode 133. The

선형 반도체(151) 및 섬형 반도체(154b)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉층(161, 165a, 163b, 165b)이 형성되어 있다. Linear semiconductor 151 and the island-like semiconductor (154b), upper part of the silicide (silicide) or n-type impurity with a plurality of linear and island-like ohmic contact layer made of a material of the n + hydrogenated amorphous silicon etc., which is doped with a high concentration (161, 165a in, the 163b, 165b) is formed. 선형 접촉층(161)은 복수의 돌출부(163a)를 가지고 있으며, 이 돌출부(163a)와 섬형 접촉층(165a)은 쌍을 이루어 선형 반도체(151)의 돌출부(154a) 위에 위치한다. Linear contact layer 161 has a plurality of projections (163a), the projection (163a) and the island-like contact layer (165a) is positioned in pairs on the projections (154a) of the linear semiconductor 151. 또한, 섬형 접촉층(163b, 165b)은 제2 게이트 전극(124b)을 중심으로 마주하여 쌍을 이루며 섬형 반도체(154b) 상부에 위치한다. Further, the island-like contact layer (163b, 165b) are in pairs to face about the second gate electrode (124b) located at the upper island-like semiconductor (154b).

반도체(151, 154b)와 저항성 접촉층(161, 165a, 163b, 165b)의 측면 역시 경사져 있으며 경사각은 30-80도이다. Semiconductor side were slanted in the (151, 154b) and the ohmic contact layer (161, 165a, 163b, 165b), and the tilt angle is 30 to 80 degrees.

저항성 접촉층(161, 165a, 163b, 165b) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(171)과 복수의 제1 드레인 전극(175a), 복수의 전원선(172) 및 제2 드레인 전극(175b)이 형성되어 있다. An ohmic contact layer (161, 165a, 163b, 165b) and the gate insulating film 140 is formed on each of a plurality of data lines 171 and a plurality of first drain electrode (175a), a plurality of power supply lines 172 and the second drain electrode there are (175b) is formed.

데이터선(171) 및 전원선(172)은 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압과 전원 전압을 각각 전달한다. Data lines 171 and power lines 172 extending in a longitudinal direction intersecting the gate line 121 and transfers the data voltage and the power supply voltage, respectively. 각 데이터선(171)에서 제1 드레인 전극(175a)을 향하여 뻗은 복수의 가지가 제1 소스 전극(173a)을 이루며 각 전원선(172)에서 제2 드레인 전극(175b)을 향하여 뻗은 복수의 가지가 제2 소스 전극(173b)을 이룬다. Each data line 171, the first drain electrode (175a) to face a plurality of extending branches constitute the first source electrode (173a), each of the power lines 172, second drain electrode (175b) of the extending plurality of towards the in that forms the second source electrode (173b). 한 쌍의 제1 및 제2 소스 전극(173a, 173b)과 제1 및 제2 드레인 전극(175a, 175b)은 서로 분리되어 있으며 각각 제1 및 제2 게이트 전극(124a, 124b)에 대하여 서로 반대쪽에 위치한다. A pair of first and second source electrodes (173a, 173b) and first and second drain electrodes (175a, 175b) are separated from one another, and each of the first and second gate electrodes (124a, 124b) to each other with respect to the other end located.

제1 게이트 전극(124a), 제1 소스 전극(173a) 및 제1 드레인 전극(175a)은 선형 반도체(151)의 돌출부(154a)와 함께 스위칭(switching)용 박막 트랜지스터를 이루며, 제2 게이트 전극(124b), 제2 소스 전극(173b) 및 제2 드레인 전극(175b)은 섬형 반도체(154b)와 함께 구동(driving)용 박막 트랜지스터를 이룬다. A first gate electrode (124a), the first source electrode (173a) and a first drain electrode (175a) and is formed a thin film transistor for switching (switching) with the projection (154a) of the linear semiconductor 151, a second gate electrode (124b), the second source electrode (173b) and the second drain electrode (175b) forms a thin film transistor for driving (driving) together with the island-like semiconductor (154b). 이 때, 전원선(172)은 섬형 반도체(154b)의 유지 전극부(157)와 중첩한다. At this time, the power supply line 172 overlaps the sustain electrode 157 of the island-like semiconductor (154b).

데이터선(171), 제1 및 제2 드레인 전극(175a, 175b) 및 전원선(172)은 바람직하게는 3층의 적층 구조로 형성되며, 알루미늄을 포함한 제1 금속층(171b) 및 상기 금속층의 상부 및 하부에 형성된 몰리브덴(Mo)을 포함한 제2 금속층(171a) 및 제3 금속층(171c)으로 형성된다. Data lines 171, the first and second drain electrodes (175a, 175b) and a power supply line 172 is preferably formed of a laminated structure of three layers, a first metal layer including aluminum (171b) and of the metal layer are formed in a second metal layer (171a) and the third metal layer (171c), including molybdenum (Mo) is formed on the top and bottom. 상기 몰리브덴을 포함한 제2 금속층(171a) 및 제3 금속층(171c)은 몰리브덴(Mo)에 니오븀(Nb), 바나듐(V) 중 티타늄(Ti) 적어도 어느 하나를 소정량 함유한 몰리브덴 합금으로 이루어진다. A second metal layer (171a) and the third metal layer (171c) including the molybdenum is made of a niobium (Nb), vanadium (V) of the titanium (Ti), at least any one of a molybdenum (Mo) as a molybdenum alloy containing a predetermined amount. 여기서 제2 금속층과 제3 금 속층 중의 하나는 몰리브덴만으로 형성되거나 다른 물질로 이루어질 수도 있다. Wherein one of the second metal layer and the third gold sokcheung may be formed of only molybdenum or made of a different material. 상기 몰리브덴합금 중 니오븀, 바나듐 또는 티타늄은 바람직하게는 약 0.1 내지 10at%, 더욱 바람직하게는 3 내지 8at%의 함량으로 첨가된다. The molybdenum from about 0.1 to 10at% is the alloy of niobium, vanadium, or titanium is preferred, and more preferably is added in an amount of 3 to 8at%. 상기 첨가성분들의 함량을 증가시키는 경우 다른 층들과의 접착성 또는 내화학성이 향상될 수는 있으나, 비저항이 증가하는 문제를 수반하기 때문에 상기 범위 내에서 적절하게 첨가된 것을 이용한다. Case of increasing the amount of the addition component is used that the adhesion can be improved or the chemical resistance of the other layers. However, since it entails the problem that the resistivity is increased appropriately added within this range. 이와 같이, 몰리브덴과 전율 고용체를 이루는 니오븀(Nb), 바나듐(V) 및 티타늄(Ti) 중 적어도 하나를 몰리브덴에 첨가한 몰리브덴합금을 이용하여 상기 알루미늄의 상부 및 하부에 적층하는 구조를 형성함으로써, 기존의 몰리브덴(Mo)을 이용한 경우보다 내화학성(에칭속도)이 현저하게 향상될 뿐만 아니라, 알루미늄 또는 알루미늄 합금과의 내화학성 차이가 감소하여 식각시 언더컷, 오버행 및 마우스 바이트 등이 형성되지 않는 이점이 있다. In this way, by using the molybdenum alloy is added to at least one of niobium forming the molybdenum and constant solid solution (Nb), vanadium (V) and titanium (Ti) to the molybdenum to form a structure of laminating the top and bottom of the aluminum, chemical resistance than the case of using the conventional molybdenum (Mo) (etching rate) does not only significantly improved, to reduce the resistance difference between the aluminum or aluminum alloy is formed like an undercut, overhang and mouse byte during etching advantage there is.

데이터선(171), 제1 및 제2 드레인 전극(175a, 175b) 및 전원선(172)도 게이트선(121)과 마찬가지로 그 측면이 약 30-80도의 각도로 각각 경사져 있다. Data lines 171, similar to the first and second drain electrodes (175a, 175b) and a power supply line 172 is also the gate line 121 that is inclined sides each approximately 30 to 80 degrees angle.

저항성 접촉층(161, 163b, 165a, 165b)은 그 하부의 선형 반도체(151) 및 섬형 반도체(154b)와 그 상부의 데이터선(171), 제1 드레인 전극(175a, 175b), 전원선(172) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. An ohmic contact layer (161, 163b, 165a, 165b) is that the lower the linear semiconductor 151 and the island-like semiconductor (154b) and the upper portion of the data line 171, the first drain electrode (175a, 175b), the power supply line ( It exists only between the 172), and serves to lower the contact resistance. 선형 반도체(151)는 제1 소스 전극(173a)과 제1 드레인 전극(175a) 사이, 데이터선(171) 및 제1 드레인 전극(175a)에 가리지 않고 노출된 부분을 가지고 있으며, 대부분의 영역에서는 선형 반도체(151)의 폭이 데이터선(171)의 폭보다 작지만, 전술한 바와 같이 게이트선(121)과 만나는 부분에서 폭이 커져서 게이트선(121)으로 인한 단차 부 분에서 데이터선(171)이 단선되는 것을 방지한다. Linear semiconductor 151 has an exposed portion not cover the first source electrode (173a), between the first drain electrode (175a), the data line 171 and the first drain electrode (175a), in most areas, linear width of the semiconductor 151 is smaller than the width of the data line 171, in the step part due to the gate line 121 is large, a gate line 121 width at a portion of intersection with as described above, data line 171 to prevent the disconnection.

데이터선(171), 제1 및 제2 드레인 전극(175a, 175b) 및 전원선(172)과 노출된 반도체(151, 154b) 부분의 위에는 평탄화 특성이 우수하며 감광성을 가지는 유기물질 또는 플라스마 화학 기상 증착(PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 이루어진 보호막(passivation layer)(180)이 형성되어 있다. Data lines 171, the first and second drain electrodes (175a, 175b) and the power lines 172 and the exposed semiconductor (151, 154b) has excellent planarization characteristics on top of the parts and the organic material having photosensitivity, or plasma chemical vapor deposition (PECVD) a-Si is formed by: C: O, a-Si: O: there protective film (passivation layer) (180) made of a low dielectric constant insulating material such as F is formed.

보호막(180)을 유기 물질로 형성하는 경우에는 선형 반도체(151) 및 섬형 반도체(154b)가 노출된 부분에 유기 물질이 직접 접촉하는 것을 방지하기 위하여 유기막의 하부에 질화규소(SiNx) 또는 산화규소(SiO 2 )로 이루어진 무기절연막을 추가로 형성할 수 있다. In the case of forming the protective film 180 of an organic material, the linear semiconductor 151 and the island-like semiconductor (154b), a silicon nitride (SiNx) or silicon oxide on the lower organic layer in order to prevent the organic material in direct contact with the exposed portions ( as SiO 2) it can be formed by adding an inorganic insulating film made.

보호막(180)에는 제1 드레인 전극(175a), 제2 게이트 전극(124b), 제2 드레인 전극(175b) 및 게이트선의 확장부(125)와 데이터선의 확장부(179)를 각각 드러내는 복수의 접촉구(185, 183, 181. 182, 189)가 형성되어 있다. A protective film 180, the first drain electrode (175a), a second gate electrode (124b), the second drain electrode (175b) and a gate line extended portion 125 and a plurality of contacts exposed each data line extension (179) an opening (185, 183, 181. 182, 189) are formed.

여기서 보호막(180)에 형성되어 있는 데이터선(171) 및 게이트선(121)의 확장부(125, 179)를 노출시키는 접촉구(182, 189)는 외부의 구동 회로 출력단과 데이터선(171) 및 게이트선(121)의 확장부(125, 179)를 연결하기 위한 것이다. The protective film contact hole (182, 189) is a driver circuit output terminal of the external and the data lines 171 to 180 exposing the data line 171 and the extension portion (125, 179) of the gate line 121 that form the will for connecting and extension (125, 179) of the gate line 121. 이 때, 구동회로 출력단과 게이트선(121) 및 데이터선(171)의 확장부(125, 179) 사이에는 이방성 도전필름이 놓여 물리적 접착과 전기적 연결을 도모한다. At this time, between the driver circuit output terminal and the gate line 121 and data line 171 extended portions (125, 179) it is placed on the anisotropic conductive film to promote physical adhesion and electrical connection. 그러나, 기판(110)의 상부에 구동회로를 직접 형성하는 경우에는 게이트선(121)과 데이터선 (171)은 구동회로의 출력단과 연결된 상태로 형성되므로 별도의 접촉구는 불필요하다. However, in the case of directly forming the driver circuit to the top of the substrate 110. The gate line 121 and data line 171 is formed in a state connected to the output terminal of the driver circuit is not required a separate sphere contact. 경우에 따라서는, 게이트 구동회로는 기판(110)에 직접 형성하고 데이터 구동 회로는 별도 칩 형태로 실장할 수도 있는데, 이 경우에는 데이터선(171)의 확장부(179)를 노출하는 접촉구(189)만 형성한다. In some cases, the gate driving circuit is directly formed on the substrate 110 and the data driving circuit contact hole which exposes the extended portions 179 of the there may be implemented as a separate chip form, in this case, the data line 171 to the ( 189) only forms.

접촉구(185, 183, 181. 182, 189)는 제1 및 제2 드레인 전극(175a, 175b), 제2 게이트 전극(124b) 및 게이트선의 확장부(125)와 데이터선의 확장부(179)를 드러내는데, 접촉구(185, 183, 181. 182, 189)에서는 이후에 형성되는 금속층과의 접촉 특성을 확보하기 위해 상술한 몰리브덴 합금과 알루미늄금속으로 이루어진 삼층적층 구조로 형성하는 것이 바람직하다. Contact hole (185, 183, 181. 182, 189) includes first and second drain electrodes (175a, 175b), the second gate electrode (124b) and a gate line extending unit 125 and the data line extension (179) the reveal, it is desirable to form a three-layer laminated structure consisting of a molybdenum alloy and the aluminum metal described above to secure the contact properties between the metal layer, which is formed after the contact hole (185, 183, 181. 182, 189).

보호막(180) 위에는 복수의 화소 전극(901), 복수의 연결부재(902) 및 복수의 접촉 보조 부재(906, 908)가 형성되어 있다. A protective film 180 is formed on is formed in the plurality of pixel electrodes 901, a plurality of connecting members 902 and the plurality of auxiliary contact member (906, 908).

화소 전극(901)은 접촉구(185)를 통하여 제2 드레인 전극(175b)과 각각 물리적·전기적으로 연결되어 있으며, 연결부재(902)는 접촉구(181, 183)를 통하여 제1 드레인 전극(175a)과 제2 게이트 전극(124b)을 연결한다. The pixel electrode 901 is a first drain electrode is connected a second drain electrode (175b) and respective physical and electrical through the contact hole 185, the connecting member 902 through the contact hole (181, 183) ( connect 175a) and a second gate electrode (124b). 접촉 보조 부재(906, 908)는 접촉 구멍(182, 189)을 통하여 게이트선의 확장부(125) 및 데이터선의 확장부(179)에 각각 연결되어 있다. Contacting the auxiliary member (906, 908) are respectively connected to the contact holes (182, 189), a gate line extending unit 125 and the data lines extending unit 179 through the.

화소 전극(901), 연결 부재(902) 및 접촉 보조 부재(906, 908)는 ITO 또는 IZO로 이루어져 있다. Pixel electrodes 901, the connecting member 902 and the auxiliary contact member (906, 908) are made of ITO or IZO.

보호막(180) 상부에는, 유기 절연 물질 또는 무기 절연 물질로 이루어져 있으며 유기 발광 셀을 분리시키기 위한 격벽(803)이 형성되어 있다. The upper protective layer 180, made of an organic insulating material or inorganic insulating material and has a partition wall 803 for separating the organic light-emitting cells are formed. 격벽(803)은 화 소 전극(901) 가장자리 주변을 둘러싸서 유기발광층(70)이 충진될 영역을 한정한다. Partition wall 803 surrounding the small screen electrode 901 around the edges to define a region to be an organic emission layer 70 is filled.

격벽(803)에 둘러싸인 화소 전극(901) 위의 영역에는 유기발광층(70)이 형성되어 있다. The area above the pixel electrode 901 surrounded by the partition wall 803 has an organic light emitting layer 70 is formed. 유기발광층(70)은 적색(R), 녹색(G), 청색(B) 중 어느 하나의 빛을 내는 유기물질로 이루어지며, 적색, 녹색 및 청색의 유기발광층(70)이 순서대로 반복적으로 배치되어 있다. The organic light-emitting layer 70 includes red (R), green (G), and blue (B) of the made of a any one of the organic materials emit light of red, repeatedly arranged in the organic light emitting layer 70 of the green and blue in this order It is.

격벽(803) 위에는, 격벽(803)과 동일한 모양의 패턴으로 이루어져 있으며 낮은 비저항을 가지는 도전 물질로 이루어진 보조 전극(272)이 형성되어 있다. It made in the same shape of the pattern formed on the partition wall 803, the partition wall 803, and an auxiliary electrode 272 is formed made of a conductive material having a low specific resistance. 보조 전극(272)은 이후에 형성되는 공통 전극(270)과 접촉하여 공통 전극(270)의 저항을 감소시키는 역할을 한다. The auxiliary electrode 272 serves to reduce the resistance of the common electrode 270 in contact with the common electrode 270 to be formed later.

격벽(803), 유기발광층(70) 및 보조 전극(272) 위에는 공통 전극(270)이 형성되어 있다. Partition wall 803, a common electrode 270 is formed on the organic light-emitting layer 70 and the auxiliary electrode (272). 공통 전극(270)은 알루미늄 등의 낮은 저항성을 가지는 금속으로 이루어져 있다. Common electrode 270 is made of a metal having a low resistivity such as aluminum. 여기서는 배면 발광형 유기 발광 표시 장치를 예시하고 있으나, 전면 발광형 유기 발광 표시 장치 또는 양면 발광형 유기 발광 표시 장치의 경우에는 공통 전극(270)을 ITO 또는 IZO 등의 투명한 도전 물질로 형성한다. In this case, but illustrates a rear emission type organic light emitting display device, in the case of the top emission type organic light-emitting display device or a double-side emission type organic light emitting display device, forms a common electrode 270 of a transparent conductive material such as ITO or IZO.

도 17 내지 도 21에 도시한 유기 발광 표시 장치용 박막 트랜지스터 표시판을 제조하는 방법에 대하여 도 22 내지 도 33b 및 도 17 내지 도 21를 참조하여 상세히 설명한다. See Figs. 17 to 21 a 22 to 33b and 17 to 21 with respect to the method for producing a TFT array panel for an organic light emitting display device shown in will be described in detail.

도 22, 도 24, 도 26, 도 28, 도 30, 도 32는 도 17 내지 도 21의 박막 트랜지스터 표시판의 제조 방법에서 중간 단계를 도시한 배치도이고, 도 23a, 도 23b 및 도 23c는 도 22에서 XXIIIa-XXIIIa'선, XXIIIb-XXIIIb'선 및 XXIIIc-XXIIIc'선을 따라 잘라 도시한 단면도이고, 도 25a, 도 25b 및 도 25c는 도 24에서 XXVa-XXVa'선, XXVb-XXVb'선 및 XXVc-XXVc'선을 따라 잘라 도시한 단면도이고, 도 27a, 도 27b, 도 27c 및 도 27d는 도 26에서 XXVIIa-XXVIIa'선, XXVIIb-XXVIIb'선, XXVIIc-XXVIIc'선 및 XXVIId-XXVIId'선을 따라 잘라 도시한 단면도이고, 도 29a, 도 29b, 도 29c 및 도 29d는 도 28에서 XXIXa-XXIXa'선, XXIXb-XXIXb'선, XXIXc-XXIXc'선 및 XXIXd-XXIXd'선을 따라 잘라 도시한 단면도이고, 도 31a, 도 31b, 도 31c 및 도 31d는 도 30에서 XXXIa-XXXIa'선, XXXIb-XXXIb'선, XXXIc-XXXIc'선 및 XXXId-XXXId'선을 따라 잘라 도시한 단면도이고, 도 33a 및 도 33b는 도 32 22, 24, 26, 28, Figure 30, Figure 32 is a constellation diagram showing an intermediate step in the production method of the TFT array panel of FIG. 17 to FIG. 21, FIG. 23a, Fig. 23b and Fig. 23c is a 22 in XXIIIa-XXIIIa 'line, XXIIIb-XXIIIb' lines and XXIIIc-XXIIIc 'is a cross-sectional view showing cut out along the line, Figure 25a, in Figure 25b, and Figure 25c is a 24 XXVa-XXVa' line, XXVb-XXVb 'line and XXVc-XXVc, a cross-sectional view showing cut out along the line, Figure 27a, Figure 27b, Figure 27c and Figure 27d is XXVIIa-XXVIIa in Figure 26, line, XXVIIb-XXVIIb 'line, XXVIIc-XXVIIc' lines and XXVIId-XXVIId ' a cross-sectional view showing cut out along the line, Figure 29a, Figure 29b, Figure 29c and Figure 29d is cut along the XXIXa-XXIXa 'line, XXIXb-XXIXb' line, XXIXc-XXIXc 'lines and XXIXd-XXIXd' line in FIG. 28 is a sectional view, Fig. 31a, Fig. 31b, in Fig. 31c and Fig. 31d is a 30 XXXIa-XXXIa 'line, XXXIb-XXXIb' line, XXXIc-XXXIc 'lines and XXXId-XXXId' cross-sectional view showing cut out along the line, and , Figure 33a and Figure 33b is a 32 서 XXXIIIa-XXXIIIa'선 및 XXXIIIb-XXXIIIb'선을 따라 잘라 도시한 단면도이다. XXXIIIa-standing XXXIIIa 'and line XXXIIIb-XXXIIIb' is a cross-sectional view cut along the line.

먼저, 도 22 내지 도 23c에서 보는 바와 같이, 투명 유리 등으로 이루어진 절연 기판(110) 위에 게이트용 금속층을 적층한다. First, as shown in Figures 23 to 23c, and the transparent glass, the laminated metal layer for a gate on an insulating substrate 110 made of. 금속층은 공동 스퍼터링(Co-sputtering)으로 형성하는데, 본 실시예에서 공동 스퍼터링의 타겟으로 알루미늄(Al) 또는 네오디뮴(Nd)이 첨가된 알루미늄합금(AlNd)과 니오븀(Nb), 바나듐(V) 또는 티타늄(Ti)이 첨가된 몰리브덴 합금(MoNb, MoV, MoTi)을 사용한다. The metal layer is co-sputtered (Co-sputtering) to form in, the target for co-sputtering in this embodiment, aluminum (Al), or neodymium (Nd) is added to the aluminum alloy (AlNd), and niobium (Nb), vanadium (V), or uses a titanium (Ti) is added to a molybdenum alloy (MoNb, MoV, MoTi).

공동 스퍼터링은 다음과 같이 수행된다. Co-sputtering is performed as follows.

초기에 몰리브덴 합금 타겟에는 파워를 인가하지 않으며 알루미늄 또는 알루미늄 합금 타겟에만 파워를 인가하여 기판 위에 알루미늄으로 이루어지는 제1 금속층(124a', 124b')을 형성한다. Initially molybdenum alloy target is not applied to the power applied to the power only to the aluminum or aluminum alloy target to form a first metal layer (124a ', 124b') made of aluminum on the substrate. 그런 다음 알루미늄 타겟에 인가되는 파워를 오프한 후, 몰리브덴 합금에 인가되는 파워를 인가하여 제2 금속층(124a", 124b")을 형성 한다. In that form and then after turning off the power applied to the aluminum target, applying a power to be applied to the molybdenum alloy, the second metal layer (124a ", 124b"). 이 경우, 상기 알루미늄 합금은 네오디뮴(Nd)을 2at% 정도 함유한 Al-Nd 스퍼터링 표적을 이용하는 것이 바람직하고, 약 2,500Å 정도의 두께를 가지는 것이 바람직하다. In this case, the aluminum alloy is preferable to use the Al-Nd sputtering target containing approximately 2at% neodymium (Nd), and preferably has a thickness of about 2,500Å. 또한, 몰리브덴 합금은 니오븀(Nb), 바나듐(V) 또는 티타늄(Ti)이 0.1at% 내지 10at% 함량으로 첨가되며, 바람직하게는 5at% 내지 8at%로 첨가된다. In addition, molybdenum alloys, niobium (Nb), vanadium (V) or titanium (Ti), and is added in an amount 0.1at% to 10at%, it is preferably added at 5at% to 8at%.

이후 상기 제1 금속층(124a', 124b') 및 제2 금속층(124a", 124b")을 한번에 식각하여 복수의 게이트 전극(124a)을 포함하는 게이트선(121)과 제2 게이트 전극(124b) 및 유지 전극(133)을 형성한다. Since the first metal layer (124a ', 124b') and a second metal layer (124a ", 124b") etching at a time to the gate line 121 and the second gate electrode (124b) comprising a plurality of gate electrodes (124a) and to form a sustain electrode 133. the 이 때 사용하는 식각액으로는, 인산, 질산, 초산 및 탈염수를 적정비율로 포함한 식각액이 적합하며, 구체적으로는 인산 63-70%, 질산 4-8%, 초산 8-11% 및 잔량의 탈염수를 포함하는 통합 식각액 또는 상기 식각액보다 초산함량이 4-8% 정도 증가한 Al식각액을 이용할 수 있다. The etchant used at this time is suitable for the etching solution containing phosphoric acid, nitric acid, acetic acid and deionized water in an appropriate ratio, and, specifically, phosphoric acid 63-70%, nitric acid 4-8%, 8-11%, and the remaining amount of demineralized water in acetic acid the acetic acid content of more integrated etchant or the etching solution including Al etchant can be used to increase about 4-8%. 감광막 패턴을 이용한 사진 식각 공정으로 패터닝하여 복수의 제1 게이트 전극(124a)을 포함하는 게이트선(121)과 제2 게이트 전극(124b) 및 유지 전극(133)을 형성한다. By patterning a photolithography process using a photoresist pattern to form the gate line 121 and the second gate electrode (124b) and the sustain electrode 133 including a plurality of first gate electrode (124a).

다음, 도 25 내지 도 26c에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층, 불순물 비정질 규소층의 삼층막을 연속하여 적층하고, 불순물 비정질 규소층과 진성 비정질 규소층을 사진 식각하여 복수의 선형 불순물 반도체(164)와 복수의 돌출부(154a)를 각각 포함하는 선형 반도체(151) 및 섬형 반도체(154b)를 형성한다. Next, as shown in FIGS. 25 to 26c, a gate insulating film 140, an intrinsic amorphous silicon layer, the impurity amorphous silicon and the three layers successively laminated film having a layer, a plurality etched photo an impurity amorphous silicon layer and the intrinsic amorphous silicon layer a linear impurity semiconductors 164, and a plurality of linear semiconductor 151 and the island-like semiconductor (154b) comprises a projection (154a) each are formed. 게이트 절연막(140)의 재료로는 질화규소(SiNx)가 바람직하며, 적층온도는 약 250~500℃, 두께는 약 2,000∼5,000Å 정도가 바람직하다. As a material for the gate insulating layer 140 is preferably silicon nitride (SiNx), and lamination temperature is preferably approximately 2,000~5,000Å about 250 ~ 500 ℃, thickness.

다음, 도 26 내지 도 27d에 도시한 바와 같이, 알루미늄 또는 알루미늄 합금으로 이루어진 금속층(171b', 173b', 175b')과 상기 금속층의 하부 및 상부에 형성 된 니오븀(Nb), 바나듐(V) 또는 티타늄(Ti)이 소정량 첨가된 몰리브덴 합금막을 포함한 금속층(171a', 173a', 175a', 171c', 173c', 175c')으로 적층하고 그 상부에 감광막을 형성하고 이를 식각 마스크로 도전막을 패터닝하여 복수의 제1 소스 전극(173a)을 가지는 복수의 데이터선(171), 복수의 제1 및 제2 드레인 전극(175a, 175b) 및 복수의 제2 소스 전극(173b)을 가지는 전원선(172)을 형성한다. Next, 26 to, as shown in Figure 27d, the metal layer consisting of aluminum or aluminum alloy (171b ', 173b', 175b ') and the niobium (Nb) is formed on the bottom and top of the metal layer, a vanadium (V), or patterning stacked titanium (Ti) metal layer (171a ', 173a', 175a ', 171c', 173c ', 175c') including a film of a molybdenum alloy is added a predetermined amount to form a photosensitive layer thereon and a conductive film it as an etching mask, the power line (172 having a plurality of data lines 171, a plurality of first and second drain electrodes (175a, 175b) and a plurality of second source electrode (173b) having a plurality of first source electrode (173a) ) to form.

이어, 데이터선(171), 전원선(172) 및 제1 및 제2 드레인 전극(175a, 175b) 상부의 감광막을 제거하거나 그대로 둔 상태에서, 노출된 불순물 반도체(164) 부분을 제거함으로써 복수의 돌출부(163a)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161)와 복수의 섬형 저항성 접촉층(165a, 165b, 163b)을 완성하는 한편, 그 아래의 선형 진성 반도체(151) 및 섬형 진성 반도체(154b) 일부분을 노출시킨다. By Then, the data line 171, the power line 172 and the first and second drain electrodes (175a, 175b) in the state removing the upper photoresist layer, or intact, remove the exposed impurity semiconductor 164 parts plurality of a plurality of linear ohmic contact member 161, and a plurality of island-like ohmic contact layer (165a, 165b, 163b), a linear intrinsic semiconductors 151 and the island-like intrinsic semiconductor of perfecting the other hand, below that which includes a projection (163a), respectively ( to expose 154b) portion.

이어, 진성 반도체(151, 154b)의 노출된 표면을 안정화시키기 위하여 산소(O 2 ) 플라스마를 뒤이어 실시하는 것이 바람직하다. Next, it is preferable that oxygen (O 2) Following the plasma carried out in order to stabilize the exposed surface of the intrinsic semiconductor (151, 154b).

다음으로, 도 28 내지 도 29d에서 보는 바와 같이, 유기 절연 물질 또는 무기 절연 물질을 도포하여 보호막(180)을 형성하고, 사진 공정으로 건식 식각하여 복수의 접촉구(189, 185, 183, 181, 182)를 형성한다. Next, FIG. 28 to, as shown in Figure 29d, contact hole plural to form a protective film 180 by coating an organic insulating material or inorganic insulating material, and dry etching by a photolithography process (189, 185, 183, 181, 182) to form. 접촉구(181, 182, 185, 183, 189)는 제1 및 제2 드레인 전극(175a, 175b), 제2 게이트 전극(124b)의 일부, 게이트선의 확장부(125) 및 데이터선의 확장부(179)를 드러낸다. Contact hole (181, 182, 185, 183, 189) includes first and second drain electrodes (175a, 175b), a second expansion portion, a gate line extending unit 125 and the data line, the gate electrode (124b) unit ( It reveals 179).

다음, 도 31 내지 도 32d에 도시한 바와 같이, 화소 전극(901), 연결 부재(902) 및 접촉 보조 부재(906, 908)를 ITO 또는 IZO로 형성한다. Next, as shown in Fig. 31 to Fig. 32d, the pixel electrode 901, connecting member 902 and the auxiliary contact member (906, 908) is formed of ITO or IZO.

이어, 도 32 내지 36에서 보는 바와 같이, 하나의 마스크를 이용한 사진 식각 공정으로 격벽(803)과 보조 전극(272)을 형성하고, 도 22 내지 도 24에 도시한 바와 같이 유기 발광층(70)과 공통 전극(270)을 형성한다. Next, as shown in FIGS. 32 to 36, a mask using photolithography by the ribs 803 and the auxiliary electrode an organic light emitting layer as 272 for forming, and shown in FIGS. 22 to 24, 70 and to form the common electrode 270.

본 실시예에서는, 게이트선(121) 및 데이터선(171) 모두를, 알루미늄을 포함하는 층과 몰리브덴을 포함하는 층으로 이루어진 복수층으로 형성한 경우에 대해서만 보였지만, 게이트선(121) 및 데이터선(171) 중 어느 한 층에 대해서만 복수층으로 형성할 수도 있다. In this embodiment, showed only both the gate line 121 and data line 171, in the case of forming a plurality of layers consisting of a layer consisting of a layer and a molybdenum containing aluminum, the gate lines 121 and the data line 171 may be formed of a plurality of layers with only one layer of.

이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. Although detailed description will be given of the preferred embodiments of the present invention in the above scope of the present invention it is not limited to this number of variations and modifications in the form of one of ordinary skill in the art using the basic concept of the invention as defined in the following claims also present It will belong to the scope of the invention.

액정 표시 장치 또는 유기 발광 표시 소자용 박막 트랜지스터 표시판의 배선으로, 몰리브덴(Mo)에 니오븀(Nb), 바나듐(V) 또는 티타늄(Ti)을 소정량 첨가한 몰리브덴합금과 알루미늄 또는 알루미늄 합금층을 포함한 적층구조를 형성함으로써, 기존의 순수 몰리브덴(Mo)을 이용한 경우보다 몰리브덴 합금층과 알루미늄층의 상대적인 식각속도 차이가 감소하여 식각시 언더컷, 오버행 및 마우스 바이트 등이 형성되지 않으며 반도체층 또는 화소 전극과의 접촉특성도 개선되기 때문에 저저항성 및 내화학성을 동시에 갖춘 우수한 배선을 형성할 수 있는 효과를 발휘한다. A liquid crystal display device or a wiring of a TFT array panel for an organic light-emitting display elements, molybdenum (Mo) to the niobium (Nb), vanadium (V) or adding a predetermined amount of titanium (Ti) including a molybdenum alloy and aluminum or aluminum alloy layer by forming a multilayer structure, the case of using the conventional pure molybdenum (Mo) the relative etch rate difference of the molybdenum alloy layer and an aluminum layer lower than by not forming the undercut during etching, overhang and mouse byte such as a semiconductor layer or a pixel electrode and because of being improved in contact characteristics is the effect that can form an excellent wiring with low resistance and chemical resistance at the same time.

Claims (27)

  1. 절연 기판; An insulating substrate;
    상기 절연 기판 위에 형성되어 있으며, 알루미늄(Al)을 포함한 제1 금속층 및 몰리브덴(Mo)에 니오븀(Nb)이 첨가된 몰리브덴 합금을 포함하는 제2 금속층으로 이루어지는 게이트 전극을 포함하는 게이트선; The insulation is formed on the substrate, and an aluminum (Al), including a first metal layer and a molybdenum (Mo) and niobium on the gate line including a gate electrode made of a second metal layer (Nb) comprises a molybdenum alloy is added;
    상기 게이트선 위에 형성되어 있는 게이트 절연막; A gate insulating film is formed on the gate line;
    상기 게이트 절연막 위에 형성되어 있는 반도체층; A semiconductor layer formed over the gate insulating film;
    상기 게이트 절연막 및 반도체층 위에 형성되어 있으며 소스 전극을 포함하는 데이터선; The gate insulating film and is formed on the semiconductor layer, and the data line including a source electrode;
    상기 소스 전극과 분리되어 마주하고 있는 드레인 전극; A drain electrode facing the source electrode and separated;
    상기 데이터선 및 드레인 전극 위에 형성되어 있으며 접촉구를 가지는 보호막; It is formed on the data line and the drain electrode, and a protective film having a contact hole; And
    상기 보호막 위에 위치하며 상기 접촉구를 통해 상기 드레인 전극과 연결되는 화소 전극을 포함하고, Disposed on the protective film, and includes a pixel electrode connected with the drain electrode through the contact hole,
    상기 데이터선 및 드레인 전극은 몰리브덴을 포함하는 제3 금속층, 알루미늄을 포함하는 제4 금속층 및 몰리브덴을 포함하는 제5 금속층으로 이루어지며, 상기 제3 및 제5 금속층은 몰리브덴에 니오븀(Nb)이 첨가되어 있는 몰리브덴 합금으로 이루어지는 박막 트랜지스터 표시판. A third metal layer, made of a fifth metal layer comprising a fourth metal layer and a molybdenum containing aluminum, wherein the third and the fifth metal layer is of molybdenum to the data line and the drain electrode comprises molybdenum, niobium (Nb) is added TFT array panel is made of a molybdenum alloy.
  2. 제1항에 있어서, 상기 제1 금속층은 알루미늄에 네오디뮴(Nd)이 첨가된 알루미늄 합금으로 이루어진 박막 트랜지스터 표시판. The method of claim 1 wherein the first metal layer is made of a TFT array panel of the neodymium (Nd) was added to the aluminum of aluminum alloy.
  3. 삭제 delete
  4. 삭제 delete
  5. 절연기판; An insulating substrate;
    상기 절연기판 위에 형성되어 있으며, 게이트 전극을 포함하는 게이트선; Is formed on the insulating substrate, a gate line including a gate electrode;
    상기 게이트선 위에 형성되어 있는 게이트 절연막; A gate insulating film is formed on the gate line;
    상기 게이트 절연막 위에 형성되어 있는 반도체층; A semiconductor layer formed over the gate insulating film;
    상기 게이트 절연막 및 반도체층 위에 형성되어 있으며, 몰리브덴을 포함하는 제1 금속층, 알루미늄을 포함하는 제2 금속층 및 몰리브덴을 포함하는 제3 금속층으로 이루어지며, 상기 제1 및 제3 금속층은 몰리브덴에 니오븀(Nb)이 첨가되어 있는 몰리브덴 합금으로 이루어지는 소스 전극을 포함하는 데이터선; Is formed on the gate insulating film and the semiconductor layer, made of a third metal layer containing a second metal layer, and molybdenum containing a first metal layer, an aluminum containing molybdenum, wherein the first and the third metal layer is niobium, the molybdenum ( Nb) data line including a source electrode made of a molybdenum alloy, which is the addition;
    상기 소스 전극과 분리되어 마주하고 있는 드레인 전극; A drain electrode facing the source electrode and separated;
    상기 데이터선 위에 형성되어 있으며 접촉구를 가지는 보호막; It is formed on the data lines, and a protective film having a contact hole; And
    상기 보호막 위에 위치하며 상기 접촉구를 통해 상기 드레인 전극과 연결되는 화소 전극을 포함하는 박막 트랜지스터 표시판. Disposed on the protective film and the TFT array panel including a pixel electrode connected with the drain electrode through the contact hole.
  6. 제5항에 있어서, 상기 게이트선은 알루미늄을 포함한 금속층으로 이루어진 박막 트랜지스터 표시판. The method of claim 5, wherein the gate line is TFT array panel consisting of a metal layer including aluminum.
  7. 제6항에 있어서, 상기 게이트선은 알루미늄에 네오디뮴(Nd)이 첨가된 알루미늄 합금으로 이루어진 박막 트랜지스터 표시판. Claim 6, wherein the gate line is made of a TFT array panel of an aluminum alloy neodymium (Nd) are added to aluminum in the.
  8. 제1항 또는 제5항에 있어서, 상기 몰리브덴 합금은 0.1at% 내지 20at%의 니오븀(Nb)을 함유하는 박막 트랜지스터 표시판. According to claim 1 or 5, wherein the molybdenum alloy is 0.1at% to TFT array panel containing 20at% of niobium (Nb).
  9. 제8항에 있어서, 상기 몰리브덴 합금은 3at% 내지 8at%의 니오븀(Nb)을 함유하는 박막 트랜지스터 표시판. 9. The method of claim 8 wherein the molybdenum alloy is 3at% to TFT array panel containing the 8at% niobium (Nb).
  10. 제1항 또는 제5항에 있어서, 상기 화소 전극은 ITO 또는 IZO로 이루어지는 박막 트랜지스터 표시판. According to claim 1 or 5, wherein the pixel electrode is made of a TFT array panel ITO or IZO.
  11. 제1항 또는 제5항에 있어서, 상기 절연기판 위에 형성되며 상기 화소 전극 아래에 위치하는 컬러 필터를 더 포함하는 박막 트랜지스터 표시판. According to claim 1 or 5, is formed on the insulating substrate TFT array panel further comprising a color filter which is located below said pixel electrode.
  12. 절연기판 위에 알루미늄을 포함한 제1 금속층 및 몰리브덴(Mo)에 니오븀(Nb)이 혼합된 몰리브덴 합금을 포함하는 제2 금속층으로 이루어지는 게이트 전극을 포함하는 게이트선을 형성하여 패터닝하는 단계; Isolated method comprising niobium (Nb) is patterned to form a gate line including a gate electrode made of a second metal layer comprising a molybdenum alloy mixture to the first metal layer and a molybdenum (Mo) containing aluminum on a substrate;
    상기 게이트선 위에 게이트 절연막, 반도체층 및 저항성 접촉층을 순차적으로 적층하는 단계; The step of stacking a gate insulating film, a semiconductor layer and an ohmic contact layer on the gate line;
    상기 반도체층 및 저항성 접촉층을 식각하여 패터닝하는 단계; Patterning and etching the semiconductor layer and the ohmic contact layer;
    상기 절연막 및 저항성 접촉층 위에 금속층을 형성한 후 패터닝하여 소스 전극을 포함하는 데이터선 및 상기 소스 전극과 분리되어 마주하고 있는 드레인 전극을 형성하는 단계; Forming a data line and drain electrode facing the source electrode, which is separated from the by patterning after forming the metal layer on the insulating film and the ohmic contact layer including a source electrode;
    상기 데이터선 위에 상기 드레인 전극을 노출하는 접촉구를 포함하는 보호막을 형성하는 단계; Forming a protective film comprising a contact hole exposing the drain electrode on the data line; And
    상기 보호막 위에 상기 접촉구를 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하고, And forming a pixel electrode connected with the drain electrode through the contact hole on the passivation layer,
    상기 금속층은 몰리브덴을 포함하는 제3 금속층, 알루미늄을 포함하는 제4 금속층 및 몰리브덴을 포함하는 제5 금속층을 순차적으로 형성하며, 상기 제3 및 제5 금속층은 몰리브덴에 니오븀(Nb)이 첨가되어 있는 몰리브덴 합금으로 이루어지는 박막 트랜지스터 표시판의 제조방법. Wherein the metal layer is formed in the fifth metal layer a fourth metal layer and a molybdenum and a third metal layer, an aluminum containing molybdenum in sequence, and the third and the fifth metal layer is a niobium (Nb) added to the molybdenum method of manufacturing a TFT array panel formed of a molybdenum alloy.
  13. 절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하여 패터닝하는 단계; Patterning to form a gate line including a gate electrode on an insulating substrate;
    상기 게이트선 위에 게이트 절연막, 반도체층 및 저항성 접촉층을 순차적으로 적층하는 단계; The step of stacking a gate insulating film, a semiconductor layer and an ohmic contact layer on the gate line;
    상기 반도체층 및 저항성 접촉층을 식각하여 패터닝하는 단계; Patterning and etching the semiconductor layer and the ohmic contact layer;
    상기 게이트 절연막 및 저항성 접촉층 위에 몰리브덴을 포함하는 제1 금속층, 알루미늄을 포함하는 제2 금속층 및 몰리브덴을 포함하는 제3 금속층을 순차적으로 형성하며, 상기 제1 및 제3 금속층은 몰리브덴에 니오븀(Nb)이 첨가되어 있는 몰리브덴 합금으로 이루어지는 소스 전극을 포함하는 데이터선 및 드레인 전극을 형성하여 패터닝하는 단계; A first metal layer containing molybdenum over the gate insulating film and the ohmic contact layer, forming a third metal layer containing a second metal layer and a molybdenum containing aluminum in sequence, and the first and the third metal layer is niobium, the molybdenum (Nb ) patterning to form a data line and a drain electrode a source electrode made of a molybdenum alloy, which is the addition;
    상기 데이터선 위에 상기 드레인 전극을 노출하는 접촉구를 포함하는 보호막을 형성하는 단계; Forming a protective film comprising a contact hole exposing the drain electrode on the data line; And
    상기 보호막 위에 상기 접촉구를 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조방법. Method of manufacturing a TFT array panel includes forming a pixel electrode connected with the drain electrode through the contact hole on the passivation layer.
  14. 제12항 또는 제13항에 있어서, 상기 게이트선 또는 데이터선은 인산, 질산 및 초산을 포함하는 식각액을 이용하여 패터닝하는 박막 트랜지스터 표시판의 제조방법. Claim 12 according to any one of claims 13, wherein the gate line or data line method of manufacturing a TFT array panel for patterning by using the etching solution containing phosphoric acid, nitric acid and acetic acid.
  15. 제12항 또는 제13항에 있어서, 상기 데이터선 및 반도체층은 제1 부분과, 상기 제1 부분보다 두께가 두꺼운 제2 부분과, 상기 제1 부분의 두께보다 두께가 얇은 제3 부분을 가지는 감광막 패턴을 이용하여 패터닝하는 박막 트랜지스터 표시판의 제조방법. Claim 12 according to any one of claims 13, wherein the data line and the semiconductor layer has a first portion and said first and greater than the second portion of the thick first part, a thin Claim than the thickness of the first portion 3 part method of manufacturing a TFT array panel for patterning by using the photoresist pattern.
  16. 제15항에 있어서, 상기 제1 부분은 상기 소스 전극과 상기 드레인 전극 사이 에 위치하도록 형성하고, 상기 제2 부분은 상기 데이터선 상부에 위치하도록 형성하는 박막 트랜지스터 표시판의 제조방법. The method of claim 15, wherein the first portion is manufactured of a TFT array panel for forming so as to be positioned on the top and the second section is the data line, and formed so as to be positioned between the source electrode and the drain electrode.
  17. 제12항 또는 제13항에 있어서, 상기 보호막 형성단계 전에 컬러 필터를 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조방법. Claim 12 according to any one of claims 13, wherein the method of manufacturing a TFT array panel including forming a color filter before forming the passivation step.
  18. 절연기판 위에 형성되어 있으며 게이트 전극을 포함하는 게이트선, 상기 게이트선 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체층, 상기 게이트 절연막 및 반도체층 위에 형성되어 있으며 몰리브덴을 포함하는 제1 금속층, 알루미늄을 포함하는 제2 금속층 및 몰리브덴을 포함하는 제3 금속층으로 이루어지며 상기 제1 및 제3 금속층은 몰리브덴에 니오븀(Nb)이 첨가되어 있는 몰리브덴 합금으로 이루어지는 소스 전극을 포함하는 데이터선, 상기 소스 전극과 분리되어 마주하고 있는 드레인 전극, 상기 데이터선 위에 형성되어 있으며 접촉구를 가지는 보호막 및 상기 보호막 위에 상기 접촉구를 통해 상기 드레인 전극과 연결되는 화소 전극을 포함하는 박막 트랜지스터 표시판; Insulation is formed on the substrate and the gate insulating film is formed on the gate line, the gate line including a gate electrode, a semiconductor layer formed on the gate insulating film, is formed on the gate insulating film and the semiconductor layer, and the first containing molybdenum data lines made of a third metal layer containing a second metal layer and a molybdenum containing metal layer, the aluminum comprises the first and the third metal layer is a source electrode made of a molybdenum alloy which is a niobium (Nb) added to the molybdenum, the source electrode and a drain electrode separated from and faces the thin film transistor panel comprising a pixel electrode connected with the drain electrode is formed on the data lines, and via the contact hole on the protective film and the protective film having a contact hole;
    상기 박막 트랜지스터 표시판과 대향하고 있으며 제2 절연기판 위에 형성되어 있는 공통 전극을 포함하는 컬러필터 기판; A color filter substrate and to face the TFT array panel including a common electrode formed on the second insulating substrate; And
    상기 박막 트랜지스터 표시판과 상기 컬러필터 기판 사이에 주입되어 있는 액정층을 포함하는 액정 표시 장치. A liquid crystal display comprising a liquid crystal layer injected between the TFT array panel and the color filter substrate.
  19. 제18항에 있어서, 상기 게이트선은 알루미늄을 포함한 금속층으로 이루어진 액정 표시 장치. 19. The method of claim 18, wherein the gate line is a liquid crystal display device consisting of a metal layer including aluminum.
  20. 제18항에 있어서, 상기 몰리브덴 합금은 0.1at% 내지 20at%의 니오븀(Nb)을 함유하는 액정 표시 장치. The method of claim 18 wherein the molybdenum alloy is a liquid crystal display device containing 0.1at% to niobium (Nb) of 20at%.
  21. 제21항에 있어서, 상기 몰리브덴 합금은 3at% 내지 8at%의 니오븀(Nb)을 함유하는 액정 표시 장치. The method of claim 21 wherein the molybdenum alloy is a liquid crystal display device containing at 3at% to niobium (Nb) of 8at%.
  22. 제21항에 있어서, 상기 몰리브덴 합금은 3at% 내지 8at%의 니오븀(Nb)을 함유하는 액정 표시 장치. The method of claim 21 wherein the molybdenum alloy is a liquid crystal display device containing at 3at% to niobium (Nb) of 8at%.
  23. 절연기판 상부에 다결정 규소 또는 비정질 규소로 이루어져 있는 제1 및 제2 채널부를 각각 가지는 제1 및 제2 반도체; An insulating substrate having an upper polycrystalline silicon or amorphous silicon composed of first and second channel portions, each of the first and the second semiconductor;
    상기 제1 채널부와 중첩하는 제1 게이트 전극을 가지는 게이트선; Wherein the gate line having a first gate electrode which overlaps with the first channel section;
    상기 제2 채널부와 중첩하는 제2 게이트 전극; A second gate electrode which overlaps with the second channel section;
    상기 제1 및 제2 반도체와 상기 제1 및 제2 게이트 전극 사이에 형성되어 있는 게이트 절연막; It said first and second semiconductor and the first and second gate insulating film formed between the second gate electrode;
    상기 제1 반도체와 접하고 있는 제1 소스 전극을 가지는 데이터선; A data line having a first source electrode in contact with the first semiconductor;
    상기 제1 채널부를 중심으로 제1 소스 전극과 마주하며 상기 제1 채널부와 접하며 상기 제2 게이트 전극과 연결되어 있는 제1 드레인 전극; A first drain electrode in the first channel opposite to the first source electrode to the center portion and abuts with the first channel section is connected to the second gate electrode;
    상기 제2 채널부와 접하는 제2 소스 전극을 가지는 전원 전압용 전극; Wherein the electrode for power supply voltage having a second source electrode in contact with the second channel section;
    상기 제2 채널부를 중심으로 상기 제2 소스 전극과 마주하는 제2 드레인 전극; A second drain electrode facing the second source electrode to the center of the second channel portion;
    상기 제2 드레인 전극과 연결되어 있으며, 상기 게이트선과 상기 데이터선으로 둘러싸인 화소 영역에 배치되어 있는 화소 전극; The second is connected with the second drain electrode, a pixel arranged in the pixel area surrounded by the gate line and the data line electrode;
    상기 화소 영역의 상기 화소 전극을 드러내는 개구부를 가지는 격벽; Partition wall having an opening to expose the pixel electrode of the pixel region;
    상기 격벽 상부에 형성되어 있으며, 상기 격벽과 동일한 모양으로 이루어진 보조 전극; Is formed in the upper partition wall, the auxiliary electrode having the same shape and the partition wall;
    상기 화소 전극 상부의 상기 개구부에 형성되어 있는 유기 발광층; The organic light-emitting layer which is formed on the opening portion of the pixel electrode thereon;
    상기 보조 전극 및 상기 유기 발광층을 덮고 있는 공통 전극; A common electrode which covers the said auxiliary electrode and the organic light-emitting layer; And
    상기 게이트선의 확장부 및 데이터선의 확장부와 연결되어 있는 접촉 보조 부재를 포함하며, Includes contacting the auxiliary member which is connected to the gate line and the data line extension extending unit,
    상기 데이터선 및 전원 전압용 전극은 몰리브덴을 포함하는 제1 금속층, 알루미늄을 포함하는 제2 금속층 및 몰리브덴을 포함하는 제3 금속층으로 이루어지며, 상기 제1 및 제3 금속층은 몰리브덴에 니오븀(Nb)이 첨가되어 있는 몰리브덴 합금으로 이루어지는 유기 발광 표시 소자. The data line and for the power supply voltage electrode is made of a third metal layer containing a second metal layer and a molybdenum containing a first metal layer, an aluminum containing molybdenum, niobium (Nb) in the first and third metal layers is molybdenum the organic light emitting display device is formed of a molybdenum alloy is added.
  24. 제23항에 있어서, 상기 게이트선은 알루미늄을 포함한 금속층으로 이루어진 유기 발광 표시 소자. The method of claim 23, wherein the gate line is an organic light emitting display device consisting of a metal layer including aluminum.
  25. 제24항에 있어서, 상기 게이트선은 알루미늄에 네오디뮴(Nd)이 첨가된 알루미늄 합금으로 이루어진 유기 발광 표시 소자. The method of claim 24, wherein the gate line is an organic light emitting display element consists of an aluminum alloy, neodymium (Nd) is added to aluminum.
  26. 제23항에 있어서, 상기 몰리브덴 합금은 0.1at% 내지 20at%의 니오븀(Nb)을 함유하는 유기 발광 표시 소자. The method of claim 23, wherein said molybdenum alloy of the organic light emitting display device containing 0.1at% to niobium (Nb) of 20at%.
  27. 제26항에 있어서, 상기 몰리브덴 합금은 3at% 내지 8at%의 니오븀(Nb)을 함유하는 유기 발광 표시 소자. The method of claim 26 wherein the molybdenum alloy is an organic light emitting display device containing 3at% to niobium (Nb) of 8at%.
KR20040071612A 2004-09-08 2004-09-08 TFT array panel and a method of manufacturing the same KR101061850B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR20040071612A KR101061850B1 (en) 2004-09-08 2004-09-08 TFT array panel and a method of manufacturing the same

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
KR20040071612A KR101061850B1 (en) 2004-09-08 2004-09-08 TFT array panel and a method of manufacturing the same
US11180989 US7301170B2 (en) 2004-09-08 2005-07-12 Thin film transistor array panel and method for manufacturing the same
JP2005233289A JP5240964B2 (en) 2004-09-08 2005-08-11 A thin film transistor array panel and a manufacturing method thereof
CN 200510098150 CN1761049B (en) 2004-09-08 2005-09-08 Thin film transistor array panel and method for manufacturing the same
CN 200910137759 CN101552242B (en) 2004-09-08 2005-09-08 The thin film transistor array panel and a manufacturing method
US11944130 US7550768B2 (en) 2004-09-08 2007-11-21 Thin film transistor array panel and method for manufacturing the same
US11944083 US7662715B2 (en) 2004-09-08 2007-11-21 Thin film transistor array panel and method for manufacturing the same

Publications (2)

Publication Number Publication Date
KR20060022839A true KR20060022839A (en) 2006-03-13
KR101061850B1 true KR101061850B1 (en) 2011-09-02

Family

ID=36159673

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20040071612A KR101061850B1 (en) 2004-09-08 2004-09-08 TFT array panel and a method of manufacturing the same

Country Status (4)

Country Link
US (3) US7301170B2 (en)
JP (1) JP5240964B2 (en)
KR (1) KR101061850B1 (en)
CN (2) CN1761049B (en)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100935670B1 (en) * 2003-04-04 2010-01-07 삼성전자주식회사 Liquid crystal display, thin film transistor array panel and method for manufacturing the same
KR20060042425A (en) * 2004-11-09 2006-05-15 삼성전자주식회사 Thin film transistor array panel and method for manufacturing the same
US20070064173A1 (en) * 2005-09-20 2007-03-22 Au Optronics Corporation Double-Sided Liquid Crystal Display
US7837929B2 (en) * 2005-10-20 2010-11-23 H.C. Starck Inc. Methods of making molybdenum titanium sputtering plates and targets
KR20070075808A (en) * 2006-01-16 2007-07-24 삼성전자주식회사 Method for manufacturing display substrate and display substrate manufactured by the same
US20070236639A1 (en) * 2006-04-07 2007-10-11 Innolux Display Corp. Liquid crystal panel having thin capacitor and method for fabricating same
KR101240652B1 (en) * 2006-04-24 2013-03-08 삼성디스플레이 주식회사 Thin film transistor array panel for display and manufacturing method of the same
CN101438337B (en) * 2006-06-30 2012-07-18 夏普株式会社 Tft substrate, display panel and display device provided with such tft substrate, and tft substrate manufacturing method
CN100501950C (en) 2006-07-10 2009-06-17 友达光电股份有限公司 Thin film transistor and method for manufacturing the same
US20080032431A1 (en) * 2006-08-03 2008-02-07 Tpo Displays Corp. Method for fabricating a system for displaying images
JP2008098611A (en) * 2006-09-15 2008-04-24 Kobe Steel Ltd Display device
US7648910B2 (en) * 2006-12-29 2010-01-19 Winbond Electronics Corp. Method of manufacturing opening and via opening
KR101373735B1 (en) 2007-02-22 2014-03-14 삼성디스플레이 주식회사 Method for manufacturing a aisnal line, thin film transistor array panel and method for manufacturing the same
KR101319334B1 (en) * 2007-03-20 2013-10-16 엘지디스플레이 주식회사 Liquid crystal display panel and method for manufacturing the same
JP4506810B2 (en) 2007-10-19 2010-07-21 ソニー株式会社 Display device
KR101490480B1 (en) * 2008-07-07 2015-02-06 삼성디스플레이 주식회사 Thin film transistor array panel and manufacturing the same
KR101570347B1 (en) * 2008-11-25 2015-11-20 삼성디스플레이 주식회사 TFT array panel and a method of manufacturing the same
WO2011027676A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011027701A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
KR101623956B1 (en) * 2010-01-15 2016-05-24 삼성전자주식회사 Transistor, method of manufacturing the same and electronic device comprising transistor
KR101702106B1 (en) * 2010-03-17 2017-02-03 삼성디스플레이 주식회사 Electrowetting display device
US8449818B2 (en) * 2010-06-30 2013-05-28 H. C. Starck, Inc. Molybdenum containing targets
US8449817B2 (en) 2010-06-30 2013-05-28 H.C. Stark, Inc. Molybdenum-containing targets comprising three metal elements
KR101764902B1 (en) * 2010-12-06 2017-08-14 엘지디스플레이 주식회사 Thin film Transistor substrate and method for manufacturing the same
JP5808066B2 (en) 2011-05-10 2015-11-10 エイチ.シー.スターク インク. Composite target
JP6033071B2 (en) 2011-12-23 2016-11-30 株式会社半導体エネルギー研究所 Semiconductor device
CN102636927B (en) * 2011-12-23 2015-07-29 京东方科技集团股份有限公司 Array substrate and manufacturing method thereof
US20130240995A1 (en) * 2012-03-19 2013-09-19 Shenzhen China Star Optoelectronics Technology Co., Ltd Thin-film transistor array substrate and manufacturing method thereof
US9334565B2 (en) 2012-05-09 2016-05-10 H.C. Starck Inc. Multi-block sputtering target with interface portions and associated methods and articles
KR101444777B1 (en) * 2012-08-10 2014-09-26 엘지디스플레이 주식회사 Organic light emitting diode display device and method of fabricating the same
WO2014038482A1 (en) * 2012-09-05 2014-03-13 シャープ株式会社 Semiconductor device and method for producing same
CN103745980B (en) * 2014-01-28 2017-02-15 昆山龙腾光电有限公司 The thin film transistor array substrate and a manufacturing method and a liquid crystal display device
KR20160017795A (en) 2014-08-05 2016-02-17 삼성디스플레이 주식회사 Thin film transistor substrate, manufacturing method of the same, and display device having the thin film transistor
KR20160056964A (en) * 2014-11-12 2016-05-23 엘지디스플레이 주식회사 Organic Light Emitting Diode Display Having High Aperture Ratio And Method For Manufacturing The Same
KR20160091525A (en) * 2015-01-23 2016-08-03 삼성디스플레이 주식회사 Organic light emitting diode display and manufacturing method thereof
CN105655391A (en) * 2016-01-28 2016-06-08 武汉华星光电技术有限公司 TFT array substrate and manufacturing method thereof

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1327358C (en) 1987-11-17 1994-03-01 Morio Fujiu Fluoro cytidine derivatives
JP2673460B2 (en) 1990-02-26 1997-11-05 キヤノン株式会社 The liquid crystal display element
CA2133439C (en) 1992-04-02 2005-07-26 Siegfried Benjamin Christensen, Iv Compounds useful for treating allergic and inflammatory diseases
US5831694A (en) 1995-06-14 1998-11-03 Hitachi, Ltd. TFT panel for high resolution- and large size- liquid crystal display
JPH0926598A (en) 1995-07-10 1997-01-28 Hitachi Ltd Active matrix type liquid crystal display device
DE69635239D1 (en) * 1995-11-21 2005-11-10 Samsung Electronics Co Ltd A process for producing a liquid crystal display
KR100246688B1 (en) * 1995-11-28 2000-03-15 마찌다 가쯔히꼬 Active matrix substrate and liquid crystal display device, and its manufacturing method
KR100248123B1 (en) * 1997-03-04 2000-03-15 구본준 Thin-film transistor and method for manufacturing thereof
US6333518B1 (en) * 1997-08-26 2001-12-25 Lg Electronics Inc. Thin-film transistor and method of making same
DE69817192D1 (en) * 1997-09-05 2003-09-18 Sun Microsystems Inc Multiprocessor computer system using a group-protective mechanism
JP4493741B2 (en) * 1998-09-04 2010-06-30 株式会社半導体エネルギー研究所 A method for manufacturing a semiconductor device
US6287899B1 (en) * 1998-12-31 2001-09-11 Samsung Electronics Co., Ltd. Thin film transistor array panels for a liquid crystal display and a method for manufacturing the same
JP2000284326A (en) 1999-03-30 2000-10-13 Hitachi Ltd Liquid crystal display device and its production
JP2000314897A (en) 1999-05-06 2000-11-14 Hitachi Ltd Liquid crystal display device
US6380559B1 (en) * 1999-06-03 2002-04-30 Samsung Electronics Co., Ltd. Thin film transistor array substrate for a liquid crystal display
KR100733876B1 (en) 2000-01-04 2007-07-02 엘지.필립스 엘시디 주식회사 Liquid Crystal Display Device and Fabricating Method Thereof
JP3785900B2 (en) * 2000-04-28 2006-06-14 株式会社日立製作所 The liquid crystal display device and a method of manufacturing the same
KR20020039736A (en) 2000-11-22 2002-05-30 박종섭 Liquid crystal display device and method of manufacturing the same
JP3859119B2 (en) 2000-12-22 2006-12-20 日立金属株式会社 For electronic components thin film wiring
JP2002322528A (en) * 2001-04-24 2002-11-08 Mitsubishi Chemicals Corp Electrode wiring material and production method therefor
JP4920140B2 (en) * 2001-05-18 2012-04-18 ゲットナー・ファンデーション・エルエルシー The liquid crystal display device and manufacturing method thereof
JP2003172946A (en) * 2001-09-28 2003-06-20 Fujitsu Display Technologies Corp Substrate for liquid crystal display device and liquid crystal display device using the substrate
US7102168B2 (en) 2001-12-24 2006-09-05 Samsung Electronics Co., Ltd. Thin film transistor array panel for display and manufacturing method thereof
JP3675420B2 (en) * 2002-03-26 2005-07-27 セイコーエプソン株式会社 Liquid crystal display device and an electronic apparatus
US20030203627A1 (en) * 2002-04-30 2003-10-30 Jia-Pang Pang Method for fabricating thin film transistor
US6833327B2 (en) * 2002-05-17 2004-12-21 Semiconductor Energy Laboratory Co., Ltd. Method of fabraicating semiconductor device
KR20040001689A (en) 2002-06-28 2004-01-07 삼성전자주식회사 A wiring, a thin film transistor array panel including the wiring and a method for manufacturing the panel
JP2004035647A (en) * 2002-07-01 2004-02-05 Sumitomo Rubber Ind Ltd Thread rubber composition, thread rubber, and thread wound golf ball
JP2004054069A (en) * 2002-07-23 2004-02-19 Advanced Display Inc Display device and method for repairing disconnection of display device
JP4496518B2 (en) 2002-08-19 2010-07-07 日立金属株式会社 Thin-film wiring
KR100883769B1 (en) 2002-11-08 2009-02-18 엘지디스플레이 주식회사 Method for fabricating of an array substrate for LCD
KR100895313B1 (en) 2002-12-11 2009-05-07 삼성전자주식회사 Organic electro-luminescence display panel
KR100511353B1 (en) 2002-12-27 2005-08-31 엘지.필립스 엘시디 주식회사 Fabrication method of liquid crystal display device and liquid crystal display device fabticated by the same
US7105896B2 (en) * 2003-07-22 2006-09-12 Nec Lcd Technologies, Ltd. Thin film transistor circuit device, production method thereof and liquid crystal display using the think film transistor circuit device
JP2005163901A (en) 2003-12-02 2005-06-23 Taisei Corp Water bed pipe laying method

Also Published As

Publication number Publication date Type
US20080073674A1 (en) 2008-03-27 application
US7662715B2 (en) 2010-02-16 grant
US7550768B2 (en) 2009-06-23 grant
US7301170B2 (en) 2007-11-27 grant
CN101552242A (en) 2009-10-07 application
CN101552242B (en) 2012-02-01 grant
JP5240964B2 (en) 2013-07-17 grant
US20080166827A1 (en) 2008-07-10 application
CN1761049B (en) 2010-09-01 grant
KR20060022839A (en) 2006-03-13 application
JP2006080505A (en) 2006-03-23 application
US20060050192A1 (en) 2006-03-09 application
CN1761049A (en) 2006-04-19 application

Similar Documents

Publication Publication Date Title
US20040056251A1 (en) Thin film transistor array panel and manufacturing method thereof
US6969889B2 (en) Wire structure, a thin film transistor substrate of using the wire structure and a method of manufacturing the same
US20060102907A1 (en) Thin film transistor array panel and method for manufacturing the same
US20040183955A1 (en) Thin film transistor array panel and manufacturing method thereof
US20070013077A1 (en) Wire structure, method of forming wire, thin film transistor substrate, and method of manufacturing thin film transistor substrate
US20060094241A1 (en) Etchant for conductive materials and method of manufacturing a thin film transistor array panel using the same
JP2000002892A (en) Liquid crystal display device, matrix array substrate, and manufacture thereof
US20060091396A1 (en) Thin film transistor array panel and method for manufacturing the same
US20090224257A1 (en) Thin film transistor panel and manufacturing method of the same
US20060050192A1 (en) Thin film transistor array panel and method for manufacturing the same
US20110068340A1 (en) Thin Film Transistor Array Panel and Method for Manufacturing the Same
US6525342B2 (en) Low resistance wiring in the periphery region of displays
CN1251914A (en) Film transistor array substrate for liquid crystal display and manufacture thereof
US20060283833A1 (en) Wiring for display device and thin film transistor array panel with the same, and manufacturing method thereof
US20070013078A1 (en) Wire structure, method for fabricating wire, thin film transistor substrate, and method for fabricating thin film transistor substrate
US20050024550A1 (en) Thin film transistor array panel and manufacturing method thereof
US20020063825A1 (en) Reflection type liquid crystal display device and process for manufacturing the same
US20050287692A1 (en) Method of manufacturing thin film transistor panel
JP2002353465A (en) Thin film transistor wafer using low dielectric constant insulating film, and production method therefor
JP2006133769A (en) Thin film transistor display plate and its manufacturing method
JP2004199074A (en) Thin film transistor array substrate and liquid crystal display device containing the substrate
US20070040954A1 (en) Wire structure, a method for fabricating a wire, a thin film transistor substrate, and a method for fabricating the thin film transistor substrate
US20060160260A1 (en) Thin film transistor array panel and method of manufacturing the same
JP2000180898A (en) Thin film transistor substrate for liquid crystal display device and its manufacture
US20080203390A1 (en) Method for manufacturing a signal line, thin film transistor panel, and method for manufacturing the thin film transistor panel

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180802

Year of fee payment: 8