KR101058096B1 - Display panel, manufacturing method thereof and display device having same - Google Patents

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Abstract

크로스토크를 줄이기 위한 유기전계발광 패널과 이를 갖는 유기전계발광 표시장치를 개시한다. 스위칭부는 데이터 라인 및 주사 라인에 의해 정의되는 단위 화소 영역에 형성되고, 주사 신호에 따라 데이터 신호의 출력을 온/오프 제어한다. 전류 공급 라인은 단위 화소의 적어도 2면에 대응하여 네트 형상을 정의하고, 전류를 공급하고, 유기전계발광부는 전류에 대응하는 광을 발광하며. 구동부는 제1단이 유기전계발광부의 타단에 연결되고, 제2단이 전류 공급 라인에 연결되며, 스위칭부를 통한 데이터 신호에 응답하여 제1단에서 제2단으로 또는 제2단에서 제1단으로 전류 흐름을 제어하여 상기 유기전계발광부의 발광을 제어한다. 이에 따라, 면저항 형태의 전류 공급 라인을 구현하기 위해 전류 공급 라인을 네트 형태로 구성하므로써 크로스토크를 최소화할 수 있다.An organic electroluminescent panel for reducing crosstalk and an organic electroluminescent display having the same are disclosed. The switching unit is formed in the unit pixel region defined by the data line and the scan line, and controls the output of the data signal on / off in accordance with the scan signal. The current supply line defines a net shape corresponding to at least two sides of the unit pixel, supplies a current, and the organic light emitting unit emits light corresponding to the current. The driving unit has a first end connected to the other end of the organic light emitting unit, a second end connected to a current supply line, and a first end to a second end or a second end to a first end in response to a data signal through the switching unit. However, by controlling the flow of current to control the light emission of the organic light emitting unit. Accordingly, the crosstalk can be minimized by configuring the current supply line in a net form to implement a sheet resistance current supply line.

크로스토크, 유기 EL, 전계발광, 전압 강하, 네트 형태, ITOCrosstalk, Organic EL, Electroluminescent, Voltage Drop, Net Form, ITO

Description

표시패널과, 이의 제조방법 및 이를 갖는 표시장치{DISPLAY PANEL, METHOD FOR MANUFACTURING THEREOF, AND DISPLAY DEVICE HAVING THE SAME}DISPLAY PANEL, METHOD FOR MANUFACTURING THEREOF, AND DISPLAY DEVICE HAVING THE SAME}

도 1은 일반적인 유기전계발광 패널에 적용되는 화소의 등가 회로를 설명하기 위한 도면이다.1 is a view for explaining an equivalent circuit of a pixel applied to a general organic electroluminescent panel.

도 2는 일반적인 유기전계발광 패널에서 크로스토크 현상을 설명하기 위한 도면이다.2 is a view for explaining a crosstalk phenomenon in a general organic electroluminescent panel.

도 3은 본 발명에 따른 유기전계발광 표시장치를 설명하기 위한 도면이다.3 is a view for explaining an organic light emitting display device according to the present invention.

도 4는 상기한 도 3의 유기전계발광 패널에서 전류 공급 라인의 일부를 발췌하여 설명하기 위한 도면이다.4 is a view for explaining a part of the current supply line in the organic electroluminescent panel of FIG. 3 described above.

도 5는 유기전계발광 패널의 저항을 개념적으로 설명하기 위한 도면이다.5 is a diagram for conceptually explaining the resistance of an organic light emitting panel.

도 6은 일반적인 유기전계발광 패널에서 전압 강하를 설명하기 위한 도면이다.6 is a view for explaining a voltage drop in a conventional organic light emitting panel.

도 7은 본 발명의 일실시예에 따른 유기전계발광 표시장치의 단위 픽셀을 설명하기 위한 등가회로도이다.7 is an equivalent circuit diagram illustrating a unit pixel of an organic light emitting display device according to an exemplary embodiment of the present invention.

도 8은 상기한 도 7의 레이아웃 평면도이다.8 is a layout plan view of FIG. 7 described above.

도 9는 상기한 도 8에서 절단선 A-A'으로 절단한 단면도이다.FIG. 9 is a cross-sectional view taken along the line AA ′ of FIG. 8.

도 10 내지 도 17은 상기한 도 8의 제조 방법을 설명하기 위한 도면들이다. 10 to 17 are views for explaining the manufacturing method of FIG. 8 described above.                 

도 18은 본 발명의 제2 실시예에 따른 유기전계발광 표시장치의 단위 픽셀과 인접 픽셀을 설명하기 위한 등가회로도이다.18 is an equivalent circuit diagram illustrating a unit pixel and an adjacent pixel of an organic light emitting display device according to a second embodiment of the present invention.

도 19는 상기한 도 18의 레이아웃 평면도이다.19 is a layout plan view of FIG. 18 described above.

도 20은 상기한 도 19에서 절단선 A1-A1'으로 절단한 단면도이다.FIG. 20 is a cross-sectional view taken along the line A1-A1 'of FIG. 19.

도 21 내지 도 24는 상기한 도 19의 제조 방법을 설명하기 위한 도면들이다.21 to 24 are views for explaining the manufacturing method of FIG. 19 described above.

도 25는 본 발명의 제3실시예에 따른 유기전계발광 표시장치의 단위 픽셀과 인접 픽셀을 설명하기 위한 등가회로도이다.25 is an equivalent circuit diagram illustrating a unit pixel and an adjacent pixel of an organic light emitting display device according to a third embodiment of the present invention.

도 26은 상기한 도 25의 레이아웃 평면도이다.FIG. 26 is a layout plan view of FIG. 25 described above.

도 27은 본 발명의 제4 실시예에 따른 유기전계발광 표시장치의 단위 픽셀 및 인접 픽셀들을 설명하기 위한 등가회로도이다.27 is an equivalent circuit diagram illustrating a unit pixel and adjacent pixels of an organic light emitting display device according to a fourth embodiment of the present invention.

도 28은 본 발명의 제5 실시예에 따른 유기전계발광 표시 장치의 단위 픽셀을 설명하기 위한 평면도이다.28 is a plan view illustrating a unit pixel of an organic light emitting display device according to a fifth embodiment of the present invention.

도 29는 상기한 도 28의 절단선 B-B'으로 절단한 단면도이다.FIG. 29 is a cross-sectional view taken along cut line BB ′ of FIG. 28.

도 30 내지 도 34는 상기한 도 28의 제조 방법을 설명하기 위한 평면도들이다.30 to 34 are plan views illustrating the manufacturing method of FIG. 28 described above.

도 35는 본 발명의 제6 실시예에 따른 유기전계발광 표시 장치의 단위 픽셀을 설명하기 위한 평면도이다. 35 is a plan view illustrating a unit pixel of an organic light emitting display device according to a sixth embodiment of the present invention.

도 36은 상기한 도 35의 절단선 C-C'으로 절단한 단면도이다.36 is a cross-sectional view taken along the line C-C 'of FIG. 35 described above.

도 37 내지 도 41은 상기한 도 35의 제조 방법을 설명하기 위한 평면도들이다. 37 to 41 are plan views illustrating the manufacturing method of FIG. 35 described above.                 

도 42는 본 발명의 제7 실시예에 따른 유기전계발광 표시 장치의 단위 픽셀을 설명하기 위한 평면도이다.42 is a plan view illustrating a unit pixel of an organic light emitting display device according to a seventh embodiment of the present invention.

도 43은 상기한 도 42의 절단선 D-D'으로 절단한 단면도이다.FIG. 43 is a cross-sectional view taken along the cutting line D-D 'of FIG. 42 described above.

도 44 내지 도 48은 상기한 도 42의 제조 방법을 설명하기 위한 평면도들이다.44 to 48 are plan views illustrating the manufacturing method of FIG. 42 described above.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

QS : 스위칭 트랜지스터 CST : 스토리지 캐패시터QS: Switching Transistor CST: Storage Capacitor

QD : 구동 트랜지스터 10 : 타이밍 제어부 QD: driving transistor 10: timing controller

20 : 컬럼 구동부 300 : 로우 구동부20: column driver 300: row driver

40 : 전원전압 공급부 50 : 유기전계발광 패널40: power supply voltage supply unit 50: organic light emitting panel

53, 56 : 브리지 라인 51, 52, 54, 55 : 스테이션53, 56: bridge lines 51, 52, 54, 55: station

N42, 350, 450, 550 : 픽셀 전극층 N50, 360, 460, 560 : 격벽N42, 350, 450, 550: pixel electrode layer N50, 360, 460, 560: partition wall

N60, 370, 470, 570 : EL 층 N70, 380, 480, 580 : 대향 전극층N60, 370, 470, 570: EL layer N70, 380, 480, 580: Counter electrode layer

132, 232, N10, 310, 410, 510: 주사 라인132, 232, N10, 310, 410, 510: scan line

150, 250, N30, 330, 430, 530 : 데이터 라인150, 250, N30, 330, 430, 530: data lines

130, 230, 352, 413, 552 : 수평-전류 공급 라인130, 230, 352, 413, 552: horizontal-current supply lines

154, 254, 332, 532, 553 : 수직-전류 공급 라인154, 254, 332, 532, 553: vertical-current supply lines

본 발명은 표시패널과 이의 제조방법 및 이를 갖는 표시장치에 관한 것으로, 보다 상세하게는 크로스토크를 줄이기 위한 표시패널과 이의 제조방법 및 이를 갖는 표시장치에 관한 것이다.The present invention relates to a display panel, a method for manufacturing the same, and a display device having the same, and more particularly, to a display panel for reducing crosstalk, a method for manufacturing the same, and a display device having the same.

현재 사용되는 표시 장치로서는 가장 많이 쓰고 있는 것으로 브라운관(CRT)이 있으며, 컴퓨터용으로서는 액정 표시 장치(이하 LCD)의 비율이 차차 증가하고 있다. 하지만 브라운관의 경우 너무 무겁고 부피가 크며, LCD의 경우 밝지 않고, 측면에서 잘 보이지 않으며, 효율이 낮은 등의 단점을 가지고 있어 사용자들을 완전하게 만족시키지 못하고 있다. The most commonly used display device is a cathode ray tube (CRT), and the ratio of liquid crystal display devices (hereinafter referred to as LCDs) for computers is gradually increasing. However, CRTs are too heavy and bulky, LCDs are not bright, they cannot be seen from the side, and their efficiency is low.

이에 따라 현재 많은 사람들이 보다 저렴하고, 효율이 높고, 얇고, 가벼운 표시 장치를 개발하기 위해 노력하고 있으며, 그러한 차세대 디스플레이 소자로서 주목받고 있는 것 중에 하나가 유기전계발광소자(Organic Light Emitting Diodes; 이하 OELD)이다.Accordingly, many people are currently working to develop a cheaper, more efficient, thinner, and lighter display device, and one of the things that is attracting attention as such a next-generation display device is organic light emitting diodes (hereinafter referred to as "organic light emitting diodes"). OELD).

이러한 OELD는 특정 유기물 또는 고분자들의 Electro-Luminescence(EL : 전기를 가하였을 때 광을 방출하는 현상)를 이용하는 것으로 백 라이트를 구비하지 않아도 되므로 액정 표시 장치에 비해 박형화가 가능하고, 더 싸고 쉽게 제작할 수 있으면서도, 넓은 시야각과 밝은 광을 내는 장점을 가지고 있어 이에 관한 연구가 전세계적으로 뜨겁게 진행되고 있다.Such OELD uses Electro-Luminescence (EL) which emits light when electricity is applied to certain organic materials or polymers. Therefore, OELD does not have to have a backlight, so that it is thinner and cheaper and easier to manufacture than a liquid crystal display. In addition, it has the advantages of wide viewing angle and bright light, and research on this is hotly carried out all over the world.

도 1은 일반적인 OELD에 적용되는 화소의 등가 회로를 설명하기 위한 도면이다. 1 is a view for explaining an equivalent circuit of a pixel applied to a general OELD.                         

도 1을 참조하면, 일반적인 유기 EL 구동 소자는 스위칭 트랜지스터(QS), 스토리지 캐패시터(Cst), 구동 트랜지스터(QD) 및 유기 EL 소자(OELD)로 구성되고, 전류 공급 라인(VDD)은 데이터 라인을 형성할 때 데이터 라인과 평행한 방향, 즉, 수직 방향으로 형성되고, 각 전류 공급 라인에는 주사 라인 수만큼의 화소가 연결된다.Referring to FIG. 1, a general organic EL driving element is composed of a switching transistor QS, a storage capacitor Cst, a driving transistor QD, and an organic EL element OECD. The current supply line VDD is a data line. When formed, it is formed in a direction parallel to the data line, that is, in a vertical direction, and as many pixels as the number of scan lines are connected to each current supply line.

구동시, 유기 EL 표시 장치는 CRT와 같은 표시 장치에 비해서 휘도가 상대적으로 낮기 때문에 하나의 가로 주사 라인을 선택할 때만 발광되는 수동 구동 방식을 이용하지 않고, 발광 듀티를 대폭 늘린 액티브 구동 방식을 사용한다. 이러한 액티브 구동 방식을 채용하는 유기 EL 표시 장치를 AMOELD(Active Matrix OELD)라 한다. 이때, 발광 셀의 활성층은 주입된 전류 밀도에 비례하여 광을 발산한다.In driving, the organic EL display device has a relatively lower luminance than a display device such as a CRT, and thus does not use a passive driving method that emits light only when one horizontal scan line is selected, and uses an active driving method that greatly increases the emission duty. . An organic EL display device employing such an active driving method is called AMOELD (Active Matrix OELD). At this time, the active layer of the light emitting cell emits light in proportion to the injected current density.

이러한 유기전계발광 패널(이하 OELD 패널)의 구동시, 전류 공급 라인(VDD) 방향으로 크로스토크가 발생한다.When the organic light emitting panel (hereinafter referred to as OELD panel) is driven, crosstalk occurs in the direction of the current supply line VDD.

도 2는 일반적인 유기전계발광 패널에서 크로스토크 현상을 설명하기 위한 도면이다.2 is a view for explaining a crosstalk phenomenon in a general organic electroluminescent panel.

도 2를 참조하면, 화이트를 표시하지 않는 칼럼 A의 경우 VDD 전압 강하가 작다. 반면에 화이트를 표시해야하는 칼럼 B의 경우 VDD 전압 강하가 크다면, 컬럼 B의 VDD 라인으로부터 전류를 공급받는 칼럼 B의 화소들은 의도한 그레이보다 어두운 그레이의 광을 내게 된다.Referring to FIG. 2, in the case of column A which does not display white, the VDD voltage drop is small. On the other hand, in the case of the column B that needs to display white, if the VDD voltage drop is large, the pixels of the column B, which are supplied with current from the VDD line of the column B, emit light of darker gray than the intended gray.

그러므로 화이트 블럭의 상하는 주위보다 어두운 그레이를 표시하게 되어 크로스토크가 발생한다. 또한, 화이트 면적이 증가함에 따라 VDD 전압 강하가 심해지 고, 화이트 블럭의 상하부분이 더욱 어두워져 크로스토크가 심화된다.Therefore, the upper and lower sides of the white block display darker grays than the surroundings, and crosstalk occurs. In addition, as the white area increases, the VDD voltage drop increases, and the upper and lower portions of the white block become darker, thereby increasing the crosstalk.

이처럼, 어두운 배경에서 화이트 블록이 존재하는 경우에는 화이트 블록의 상하로 주위보다 어둡게 보이고, 화이트 블록의 길이가 길어지면 상하는 주위보다 더 어둡게 보이는 크로스토크가 발생하는 문제점이 있다.As such, when a white block exists on a dark background, crosstalk appears darker than the surroundings up and down of the white block, and when the length of the white block is longer, the crosstalk appears darker than the surroundings.

또한, 발광 면적이 증가할 수록 휘도는 감소하고, 발광 면적이 작아지면 휘도는 반대로 증가하며, 수직 방향의 휘도 변화가 수평 방향의 휘도 변화보다 크게 나타나는 문제점이 있다.In addition, as the light emitting area increases, the luminance decreases, and as the light emitting area decreases, the luminance increases inversely, and a change in luminance in the vertical direction is larger than a change in luminance in the horizontal direction.

이에 본 발명의 기술과 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 수직 또는 수직 방향의 전압 강하를 줄여 크로스토크를 방지하기 위한 표시패널을 제공하는 것이다.Accordingly, the present invention provides a display panel for preventing crosstalk by reducing a voltage drop in a vertical or vertical direction.

또한, 본 발명의 다른 목적은 상기한 표시패널의 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a method for manufacturing the display panel.

또한, 본 발명의 또 다른 목적은 상기한 표시패널을 갖는 표시장치를 제공하는 것이다.Further, another object of the present invention is to provide a display device having the above display panel.

상기한 본 발명의 목적을 실현하기 위한 표시패널은, 데이터 신호를 전달하는 데이터 라인; 주사 신호를 전달하는 주사 라인; 상기 데이터 라인 및 주사 라인에 의해 정의되는 단위 화소 영역에 형성되고, 상기 주사 신호에 따라 상기 데이터 신호의 출력을 온/오프 제어하는 스위칭부; 상기 단위 화소의 적어도 2면에 대응하 여 네트 형상을 정의하고, 전류를 공급하는 전류 공급 라인; 상기 전류에 대응하는 광을 발광하는 유기전계발광부; 및 제1단이 상기 유기전계발광부의 타단에 연결되고, 제2단이 상기 전류 공급 라인에 연결되며, 상기 스위칭부를 통한 데이터 신호에 응답하여 상기 제1단에서 제2단으로 또는 상기 제2단에서 제1단으로 전류 흐름을 제어하여 상기 유기전계발광부의 발광을 제어하는 구동부를 포함한다.A display panel for realizing the above object of the present invention, the data line for transmitting a data signal; A scan line for transmitting a scan signal; A switching unit which is formed in a unit pixel area defined by the data line and the scan line, and controls the output of the data signal on / off according to the scan signal; A current supply line defining a net shape corresponding to at least two surfaces of the unit pixel and supplying a current; An organic light emitting unit emitting light corresponding to the current; And a first end connected to the other end of the organic light emitting unit, a second end connected to the current supply line, and the first end to the second end or the second end in response to a data signal through the switching unit. And a driving unit controlling the light flow from the stage to the first stage to control light emission of the organic light emitting unit.

또한, 상기한 본 발명의 다른 목적을 실현하기 위한 하나의 특징에 따른 표시패널의 제조 방법은, (a) 주사 라인과, 상기 주사 라인으로부터 연장된 게이트 전극과, 상기 주사 라인으로부터 이격된 스토리지 캐패시터용 라인을 형성하는 단계; (b) 데이터 라인과, 수직-전류 공급 라인과, 구동 트랜지스터의 소오스 전극을 정의하는 제1 패턴과, 스위칭 트랜지스터의 드레인 전극을 정의하는 제2 패턴을 형성하는 단계; 및 (c) 상기 주사 라인과 데이터 라인에 의해 정의되는 일정 영역에 픽셀 전극을 형성하고, 상기 픽셀 전극으로부터 이격된 수평-전류 공급 라인을 형성하는 단계를 포함한다.In addition, according to another aspect of the present invention, there is provided a manufacturing method of a display panel including (a) a scan line, a gate electrode extending from the scan line, and a storage capacitor spaced apart from the scan line. Forming a dragon line; (b) forming a data line, a vertical-current supply line, a first pattern defining a source electrode of the driving transistor, and a second pattern defining a drain electrode of the switching transistor; And (c) forming a pixel electrode in a predetermined region defined by the scan line and the data line, and forming a horizontal-current supply line spaced apart from the pixel electrode.

또한, 상기한 본 발명의 다른 목적을 실현하기 위한 다른 하나의 특징에 따른 표시패널의 제조 방법은, (a) 주사 라인과, 상기 주사 라인으로부터 연장된 게이트 전극과, 상기 주사 라인으로부터 이격된 스토리지 캐패시터용 라인을 형성하는 단계; (b) 데이터 라인과, 수직-전류 공급 라인과, 구동 트랜지스터의 소오스 전극을 정의하는 제1 패턴과, 스위칭 트랜지스터의 드레인 전극을 정의하는 제2 패턴을 형성하는 단계; 및 (c) 상기 주사 라인과 데이터 라인에 의해 정의되는 일정 영역에 픽셀 전극을 형성하고, 상기 픽셀 전극으로부터 이격된 수평-전류 공급 라 인을 형성하는 단계를 포함한다.In addition, according to another aspect of the present invention, there is provided a method of manufacturing a display panel including (a) a scan line, a gate electrode extending from the scan line, and storage spaced apart from the scan line. Forming a line for the capacitor; (b) forming a data line, a vertical-current supply line, a first pattern defining a source electrode of the driving transistor, and a second pattern defining a drain electrode of the switching transistor; And (c) forming a pixel electrode in a predetermined area defined by the scan line and the data line, and forming a horizontal-current supply line spaced apart from the pixel electrode.

또한, 상기한 본 발명의 또 다른 목적을 실현하기 위한 표시장치는, 화상 신호와 제1 타이밍 신호를 제공받아 데이터 신호를 출력하는 컬럼 구동부; 제2 타이밍 신호를 제공받아 주사 신호를 출력하는 로우 구동부; 전원전압 제어 신호를 제공받아 제1 및 제2 전원전압을 출력하는 전원전압 공급부; 및 일측으로부터 상기 제1 전원전압을, 타측으로부터 제2 전원전압을 제공받고, 상기 주사 신호가 제공됨에 따라 상기 데이터 신호에 대응하여 상기 제1 전원전압 및 제2 전원전압에 따른 전류의 양을 조절하여 광을 발광하는 표시패널을 포함한다.In addition, a display device for realizing another object of the present invention described above comprises: a column driver for receiving an image signal and a first timing signal and outputting a data signal; A row driver configured to receive a second timing signal and output a scan signal; A power supply voltage supply unit receiving a power supply voltage control signal and outputting first and second power supply voltages; And receiving the first power supply voltage from one side and the second power supply voltage from the other side, and adjusting the amount of current according to the first power supply voltage and the second power supply voltage in response to the data signal as the scan signal is provided. And a display panel emitting light.

이러한 표시패널과 이의 제조방법 및 이를 갖는 표시장치에 의하면, 유기전계발광 소자에 전원을 인가하는 전류 공급 라인을 네트 형태로 구성하여 면저항 형태의 전류 공급 라인을 구현하므로써, 수직 또는 수직 방향의 전압 강하를 줄여 크로스토크를 최소화할 수 있다.According to such a display panel, a manufacturing method thereof, and a display device having the same, a voltage drop in a vertical or vertical direction is realized by implementing a sheet resistance type current supply line by configuring a current supply line for supplying power to an organic light emitting device in a net form. Crosstalk can be minimized by reducing

이하, 첨부한 도면을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail the present invention.

도 3은 본 발명의 실시예에 따른 유기전계발광 표시장치를 설명하기 위한 도면이다.3 is a diagram for describing an organic light emitting display device according to an exemplary embodiment of the present invention.

도 3을 참조하면, 본 발명의 실시예에 따른 유기전계발광 표시장치는 타이밍 제어부(10), 컬럼 구동부(20), 로우 구동부(30), 제1 및 제2 전원전압 공급부(40, 45) 및 유기전계발광 패널(이하 OELD 패널)(50)을 포함한다.Referring to FIG. 3, an organic light emitting display device according to an exemplary embodiment of the present invention includes a timing controller 10, a column driver 20, a row driver 30, and first and second power voltage supplies 40 and 45. And an organic electroluminescent panel (hereinafter OELD panel) 50.

타이밍 제어부(10)는 외부의 그래픽 콘트롤러(미도시) 등으로부터 화상 신호와 이의 제어 신호를 제공받아, 제1 및 제2 타이밍 신호(TS1, TS2)를 생성하고, 상 기 타이밍 신호(TS1)를 상기 화상 신호와 함께 상기 컬럼 구동부(20)에 출력하고, 상기 제2 타이밍 신호(TS2)를 상기 로우 구동부(30)에 출력하며, 전원전압 제어 신호(TS3)를 상기 제1 및 제2 전원전압 공급부(40, 45)에 출력한다.The timing controller 10 receives an image signal and a control signal thereof from an external graphic controller (not shown) or the like, generates the first and second timing signals TS1 and TS2, and generates the timing signals TS1. The image signal is output to the column driver 20, the second timing signal TS2 is output to the row driver 30, and a power supply voltage control signal TS3 is output to the first and second power supply voltages. Output to the supply parts 40 and 45. FIG.

컬럼 구동부(20)는 상기 타이밍 제어부(10)로부터 상기 화상 신호와 상기 제1 타이밍 신호(TS1)를 제공받아 데이터 신호(D1, D2, D3, ..., Dm-1, Dm)를 상기 OELD 패널(50)에 출력한다.The column driver 20 receives the image signal and the first timing signal TS1 from the timing controller 10 and transmits the data signals D1, D2, D3,..., Dm-1, Dm to the OELD. Output to panel 50.

로우 구동부(30)는 상기 타이밍 제어부(10)로부터 상기 제2 타이밍 신호(TS2)를 제공받아 주사 신호(G1, G2, G3, ..., Gn-1, Gn)를 순차적으로 상기 OELD 패널(50)에 출력한다.The row driver 30 receives the second timing signal TS2 from the timing controller 10 and sequentially scans the scan signals G1, G2, G3,..., Gn-1, Gn to the OELD panel ( 50).

제1 전원전압 공급부(40)는 상기 전원전압 제어 신호(TS3)를 제공받아 제1 전원전압을 OELD 패널(50)에 세로 방향으로 신장되고, 가로 방향으로 배열되는 복수의 전류 공급 라인들의 일단에 각각 출력한다. 여기서, 상기 제1 전원전압은 일종의 바이어스 전압으로서 상기 OELD 패널(50)에 구비되는 구동 트랜지스터가 P 타입의 트랜지스터인 경우에는 유기전계발광 소자에 연결되는 공통 전압(또는 그라운드)보다는 높은 레벨의 전압인 것이 바람직하고, 상기 구동 트랜지스터가 N 타입의 트랜지스터인 경우에는 상기 유기전계발광 소자에 연결되는 공통 전압(또는 그라운드)보다는 낮은 레벨의 전압인 것이 바람직하다.The first power supply voltage supply unit 40 receives the power supply voltage control signal TS3 to extend the first power supply voltage to the OELD panel 50 in the vertical direction, and to one end of the plurality of current supply lines arranged in the horizontal direction. Print each one. Here, the first power supply voltage is a kind of bias voltage, and when the driving transistor provided in the OELD panel 50 is a P type transistor, the first power supply voltage is a voltage having a higher level than the common voltage (or ground) connected to the organic light emitting diode. In the case where the driving transistor is an N-type transistor, it is preferable that the driving transistor is a voltage having a lower level than the common voltage (or ground) connected to the organic light emitting diode.

제2 전원전압 공급부(45)는 상기 전원전압 제어 신호(TS3)를 제공받아 제2 전원전압을 상기 OELD 패널(50)에 가로 방향으로 신장되고, 세로 방향으로 배열되는 복수의 전류 공급 라인들의 일단에 각각 출력한다. 여기서, 상기 제2 전원전압 은 상기 제1 전원전압과 상이할 수도 있으나 동일한 것이 바람직하다. 또한, 도면상에서는 상기 제2 전원전압 공급부(45)를 별도로 구비하는 것을 도시하였으나, 상기 제2 전원전압 공급부(45)를 생략하고 상기 제1 전원전압 공급부(40)로부터 제공되는 제1 전원전압을 일종의 전송 라인 등을 이용하여 전달받을 수도 있다.The second power supply voltage supply unit 45 receives the power supply voltage control signal TS3 to extend the second power supply voltage to the OELD panel 50 in the horizontal direction, and includes one end of the plurality of current supply lines arranged in the vertical direction. Output each to Here, the second power supply voltage may be different from the first power supply voltage, but preferably the same. In addition, although the second power supply voltage supply unit 45 is provided separately in the drawing, the second power supply voltage supply unit 45 is omitted and the first power supply voltage provided from the first power supply voltage supply unit 40 is omitted. It may be transmitted using a kind of transmission line.

OELD 패널(50)은 제1 스테이션(51)과, 제2 스테이션(52)과, 상기 제1 스테이션(51)과 제2 스테이션(52)의 연결을 위한 브리지 라인(53)과, 제3 스테이션(54)과, 제4 스테이션(55)과, 상기 제3 스테이션(54)과 제4 스테이션(55)의 연결을 위한 브리지 라인(56)을 구비한다. The OELD panel 50 includes a first station 51, a second station 52, a bridge line 53 for connecting the first station 51 and the second station 52, and a third station. 54, a fourth station 55, and a bridge line 56 for connecting the third station 54 and the fourth station 55.

또한, OELD 패널(50)은 상기한 도 1에서 설명한 바와 같이, 데이터 신호를 전달하는 m개의 데이터 라인, 전원전압을 전달하는 m개의 제1 전류 공급 라인, 주사 신호를 전달하는 n개의 주사 라인, 전원전압을 전달하는 n개의 제2 전류 공급 라인을 구비하여, 로우 구동부(30)로부터 제공되는 주사 신호를 근거로 컬럼 구동부(20)로부터 제공되는 화상 신호를 디스플레이한다. 이때 서로 인접하는 데이터 라인과 주사 라인은 일정 영역을 정의하며, 상기 정의되는 영역에 스위칭 소자(QS)(미도시), 구동 소자(QD)(미도시), 유기전계발광 소자(OELD)(미도시) 및 스토리지 캐패시터(Cst)(미도시)를 구비한다.In addition, as described with reference to FIG. 1, the OELD panel 50 includes m data lines for transmitting a data signal, m first current supply lines for transmitting a power supply voltage, n scan lines for transmitting a scan signal, An n second current supply line for transmitting a power supply voltage is provided to display an image signal provided from the column driver 20 based on a scan signal provided from the row driver 30. In this case, the data line and the scan line adjacent to each other define a predetermined area, and the switching element QS (not shown), the driving element QD (not shown), and the organic light emitting element (OELD) are not defined in the defined area. C) and a storage capacitor Cst (not shown).

보다 상세히는, 상기 스위칭 소자(QS)는 제1단이 상기 데이터 라인에 연결되고, 제2단이 상기 주사 라인에 연결되며, 상기 주사 라인에 전달되는 주사 신호에 응답하여 제3단을 통해 상기 데이터 신호를 온/오프 출력한다. 상기 유기전계발광 소자(OELD)는 일단이 극성단에 연결되며, 인가되는 전류의 양에 대응하는 광을 발 광한다.In more detail, the switching element QS has a first end connected to the data line, a second end connected to the scan line, and a third end in response to a scan signal transmitted to the scan line. Outputs the data signal on / off. One end of the organic light emitting diode (OELD) is connected to the polar terminal, and emits light corresponding to the amount of current applied.

상기 구동 소자(QD)는 제1단이 상기 유기전계발광 소자(OELD)의 타단에 연결되고, 제2단이 상기 제1 전류 공급 라인에 연결되며, 상기 스위칭 소자(QS)의 제3단을 통해 입력되는 데이터 신호의 온/오프에 응답하여 제1단에서 제2단으로 또는 제2단에서 제1단으로 전류 흐름을 제어하여 상기 유기전계발광 소자(OELD)의 발광을 제어한다.The driving device QD may have a first end connected to the other end of the organic light emitting diode OELD, a second end connected to the first current supply line, and a third end of the switching element QS. In response to the on / off of the data signal input through the current flow from the first stage to the second stage or the second stage to the first stage to control the light emission of the organic light emitting device (OELD).

상기 스토리지 캐패시터(Cst)는 일단이 스위칭 소자(QS)의 제3단에 연결되고, 타단이 상기 제1 전류 공급 라인에 연결되어 구동 전압을 제공받아 축적한다.One end of the storage capacitor Cst is connected to the third end of the switching element QS, and the other end thereof is connected to the first current supply line to receive and accumulate a driving voltage.

한편, 제1 전원전압 공급부(40)로부터 공급된 제1 전원전압은 상기 OELD 패널(50)상의 제1 및 제2 스테이션(Station)(51, 52)에 각각 제공되고, 각각의 스테이션에 제공된 제1 전원전압은 상기 제1 브리지 라인(53)을 통해 분기되어 OELD 패널(50)에 세로 방향으로 신장되고 가로 방향으로 배열되는 수직 방향의 전류 공급 라인(VDD LINE) 각각에 인가된다. 여기서, 외부로부터 인가되는 전원전압이 고르게 OELD 패널(50)에 인가되도록 복수의 스테이션을 구비하는 것이 바람직한데, 도면상에서는 2개의 스테이션만을 구비하는 것을 도시하였다.On the other hand, the first power supply voltage supplied from the first power supply voltage supply unit 40 is provided to the first and second stations (51, 52) on the OELD panel 50, respectively, The first power supply voltage is branched through the first bridge line 53 and applied to each of the vertical current supply lines VDD LINE that extend in the vertical direction and are arranged in the horizontal direction to the OELD panel 50. Here, it is preferable to have a plurality of stations so that the power voltage applied from the outside is evenly applied to the OELD panel 50. In the drawing, only two stations are shown.

또한, 제2 전원전압 공급부(45)로부터 공급된 제2 전원전압은 상기 OELD 패널(50)상의 제3 및 제4 스테이션(54, 55)에 각각 제공되고, 각각의 스테이션에 제공된 제2 전원전압은 상기 제2 브리지 라인(56)을 통해 분기되어 상기 OELD 패널(50)에 가로 방향으로 신장되고 세로 방향으로 배열되는 수평 방향의 전류 공급 라인(VDD LINE) 각각에 인가된다. In addition, the second power supply voltage supplied from the second power supply voltage supply unit 45 is provided to the third and fourth stations 54 and 55 on the OELD panel 50, respectively, and the second power supply voltage provided to each station. Is branched through the second bridge line 56 and is applied to each of the horizontal current supply lines VDD LINE that extend in the horizontal direction and are arranged in the vertical direction to the OELD panel 50.                     

상기한 도면상에서는 관찰자 관점에서 상기 유기전계발광 패널의 상측에 제1 전원전압 공급부를 배치하고, 우측에 제2 전원전압 공급부를 배치하여 상기 제1 전류 공급 라인의 일측에는 제1 전원전압을 인가하고, 상기 제2 전류 공급 라인의 일측에 제2 전원전압을 인가하는 것을 도시하였다. 하지만, 상기 유기전계발광 패널의 하측에 제1 전원전압 공급부를 더 배치하고, 좌측에 제2 전원전압 공급부를 더 배치하여 상기 제1 전류 공급 라인의 양측에 제1 전원전압을 인가하고, 상기 제2 전류 공급 라인의 양측에 제2 전원전압을 인가할 수도 있다.In the above drawings, a first power supply voltage is disposed on the organic light emitting panel from an observer's point of view, a second power supply voltage is disposed on the right side, and a first power supply voltage is applied to one side of the first current supply line. The second power supply voltage is applied to one side of the second current supply line. However, a first power supply voltage supply unit is further disposed below the organic light emitting panel, and a second power supply voltage supply unit is further disposed on the left side to apply first power supply voltages to both sides of the first current supply line. The second power supply voltage may be applied to both sides of the two current supply lines.

도 4는 상기한 도 3의 유기전계발광 패널에서 전류 공급 라인의 일부를 발췌하여 설명하기 위한 도면으로, 특히 전류 공급 라인이 데이터 라인과 평행한 방향, 즉 수직 방향으로 배열된 예를 도시한다.4 is a view for explaining a part of the current supply line in the organic electroluminescent panel of FIG. 3 described above. In particular, FIG. 4 illustrates an example in which the current supply line is arranged in a direction parallel to the data line, that is, in a vertical direction.

도 3 및 도 4를 참조하면, 제1 및 제2 스테이션(51, 52)을 연결하는 제1 브리지 라인(BRIDGE LINE)(53)에는 OELD 패널(50)의 해상도에 대응하는 수만큼의 전류 공급 라인들이 콘택홀을 통해 연결된다. 여기서, 상기 제1 브리지 라인(53)은 3,000[Å] 두께의 알루미늄네오듐(AlNd)으로 이루어져 주사 라인의 형성시 형성되고, 상기 전류 공급 라인은 3,000[Å] 두께의 몰리브덴 텅스텐(MoW)으로 이루어져 데이터 라인의 형성시 형성된다.3 and 4, the first bridge line BRIDGE LINE 53 connecting the first and second stations 51 and 52 is supplied with a current corresponding to the resolution of the OELD panel 50. Lines are connected through contact holes. Here, the first bridge line 53 is made of aluminum neodium (AlNd) having a thickness of 3,000 [mW] and formed at the time of forming the scan line, and the current supply line is made of molybdenum tungsten (MoW) having a thickness of 3,000 [mW]. It is formed during the formation of the data line.

상기 전류 공급 라인의 전압 강하를 보다 상세히 설명하기 위해 첨부하는 도 5와 같이 임의의 전류 공급 라인(VDD LINE)을 선택하여 전압 분포를 계산한다.In order to describe the voltage drop of the current supply line in more detail, as shown in FIG. 5, an arbitrary current supply line VDD LINE is selected to calculate a voltage distribution.

도 5는 유기전계발광 패널 저항을 개념적으로 설명하기 위한 도면으로, 특히, 640*480*3 해상도의 VGA 모드를 갖는 유기전계발광 패널의 저항을 도시하고, 캐소드 저항은 무시한다.FIG. 5 is a diagram for conceptually describing the organic electroluminescent panel resistance, and in particular, illustrates the resistance of the organic electroluminescent panel having a VGA mode of 640 * 480 * 3 resolution, and ignores the cathode resistance.

도 5를 참조하면, 하나의 전류 공급 라인(VDD LINE)에는 총 480 개의 화소가 병렬로 연결되며, 각 화소 사이에는 전류 공급 라인의 라인 저항(Lv)이 존재한다. 여기서, Rc는 전류 공급 라인과 브리지 라인간의 콘택 저항, Rp는 전류 공급 라인 팬 아웃의 라인 저항, Lv는 n번째 화소와 (n-1)번째 화소 사이의 전류 공급 라인 저항, Vv[n]은 n번째 화소에 걸리는 VDD 전압, P[n]은 임의 그레이의 밝기를 내고있는 n번째 화소의 저항, Rv[n]은 n번째 화소부터 종단 화소까지의 전체 저항이다.Referring to FIG. 5, a total of 480 pixels are connected in parallel to one current supply line VDD LINE, and a line resistance Lv of the current supply line exists between each pixel. Where Rc is the contact resistance between the current supply line and the bridge line, Rp is the line resistance of the current supply line fan out, Lv is the current supply line resistance between the nth pixel and (n-1) th pixel, and Vv [n] is The VDD voltage applied to the nth pixel, P [n], is the resistance of the nth pixel having a random gray brightness, and Rv [n] is the total resistance from the nth pixel to the end pixel.

전압 분포를 계산하기 위한 기본 데이터를 하기하는 표 1과 같다고 가정하면, 임의의 화소에서 계측되는 저항이나, 임의의 화소에 인가되는 전압 등을 계산할 수 있다.Assuming that the basic data for calculating the voltage distribution is as shown in Table 1 below, the resistance measured in an arbitrary pixel, the voltage applied to an arbitrary pixel, or the like can be calculated.

RcRc 0.00214[Ω]0.00214 [Ω] AlNd(Gate)/MoW(Data) AlNd (Gate) / MoW (Data) RpRp 55[Ω]55 [Ω] MoW(여기서, 두께는 3000Å, 폭은 7㎛) MoW (where thickness is 3000Å, width is 7㎛) LvLv 11.0[Ω]11.0 [Ω] 픽셀 피치는 200㎛Pixel pitch is 200㎛ P[n]P [n] 22.5[Ω]22.5 [Ω] VDDVDD 10[Volts]10 [Volts]

예를 들어, 479번째 화소에서 계측되는 저항은 하기하는 수학식 1과 같다.For example, the resistance measured at the 479th pixel is expressed by Equation 1 below.

Figure 112004013566830-pat00001
Figure 112004013566830-pat00001

상기한 수학식 1을 정규화하면 임의의 화소에서 계측되는 저항은 하기하는 수학식 2와 같다. Normalizing the above Equation 1, the resistance measured in an arbitrary pixel is equal to the following Equation 2.                     

Figure 112004013566830-pat00002
Figure 112004013566830-pat00002

여기서, Lv는 n번째 화소와 n-1번째 화소 사이의 전류 공급 라인 저항, P[n]은 임의 그레이의 밝기를 내고있는 n번째 화소의 저항, Rv[n]은 n번째 화소부터 종단 화소까지의 전체 저항이다.Where Lv is the current supply line resistance between the nth pixel and the n-1th pixel, P [n] is the resistance of the nth pixel having a random gray brightness, and Rv [n] is the nth pixel to the end pixel. Is the total resistance.

또한, 첫 번째 화소에서 느끼는 전압은 하기하는 수학식 3과 같다.In addition, the voltage sensed by the first pixel is expressed by Equation 3 below.

Figure 112004013566830-pat00003
Figure 112004013566830-pat00003

상기한 수학식 3을 정규화하면 임의의 화소에서 느끼는 전압은 하기하는 수학식 4와 같다.Normalizing the above Equation 3, the voltage felt at any pixel is as shown in Equation 4 below.

Figure 112004013566830-pat00004
Figure 112004013566830-pat00004

여기서, Lv는 n번째 화소와 n-1번째 화소 사이의 전류 공급 라인 저항, Vv[n]은 n번째 화소에 걸리는 VDD 전압, Rv[n]은 n번째 화소부터 종단 화소까지의 전체 저항이다.Where Lv is the current supply line resistance between the nth pixel and the n-1th pixel, Vv [n] is the VDD voltage across the nth pixel, and Rv [n] is the total resistance from the nth pixel to the end pixel.

도 6은 일반적인 유기전계발광 패널에서 전압 강하를 설명하기 위한 도면으로, 특히 640*480*3 해상도의 VGA 모드를 갖는 OELD 패널에서 전류 공급 라인을 데이터 라인과 평행하는 방향(즉, 수직 방향)으로 배열하고, 전류 공급 라인을 AlNd 3,000[Å]으로 할 때, 픽셀 수에 대응하는 전압을 설명하기 위한 도면이다. FIG. 6 is a view for explaining voltage drop in a conventional organic light emitting panel. In particular, in an OELD panel having a VGA mode having a resolution of 640 * 480 * 3, the current supply line is parallel to the data line (ie, vertical direction). It is a figure for demonstrating the voltage corresponding to a pixel number, when arranging and setting a current supply line to AlNd3,000 [kV].                     

여기서, 파형 'Ⅰ'은 모든 화소가 블랙 그레이를 나타낼 때의 전압 강하를 설명하고, 파형 'Ⅱ'는 1 내지 120 화소가 화이트 그레이를, 121 내지 480 화소가 블랙 그레이를 나타낼 때의 전압 강하를 설명하고, 파형 'Ⅲ'은 1 내지 240 화소가 화이트 그레이를, 241 내지 480 화소가 블랙 그레이를 나타낼 때의 전압 강하를 설명하며, 파형 'Ⅳ'은 1 내지 360 화소가 화이트 그레이를, 361 내지 480 화소가 블랙 그레이를 나타낼 때의 전압 강하를 설명하며, 파형 'Ⅴ'은 모든 화소가 화이트 그레이를 나타낼 때의 전압 강하를 설명한다.Here, waveform 'I' describes the voltage drop when all pixels exhibit black gray, and waveform 'II' describes the voltage drop when 1 to 120 pixels represent white gray and 121 to 480 pixels represent black gray. The waveform 'III' describes a voltage drop when 1 to 240 pixels represent white gray and 241 to 480 pixels represent black gray, and the waveform 'IV' represents 1 to 360 pixels white gray and 361 to The voltage drop when 480 pixels represent black gray is described, and the waveform 'V' describes the voltage drop when all pixels represent white gray.

도 6을 참조하면, 픽셀 수가 증가함에 따라 전압이 강하하는 것을 확인할 수 있다. 즉, 전류 공급 라인(VDD)의 방향(수직 방향)으로의 전압은 전원전압공급원으로부터 멀어질 수록 강하하며, 화이트 그레이를 표시하고 있는 화소가 많은 경우에 그 강하 폭은 더욱 크다. 특히, 파형 'Ⅴ'에 도시한 바와 같이 모든 화소가 화이트 그레이를 나타내는 경우에는 전압 강하가 0.55[Volts]까지 이루어지는 것을 확인할 수 있다.Referring to FIG. 6, it can be seen that the voltage drops as the number of pixels increases. In other words, the voltage in the direction (vertical direction) of the current supply line VDD drops as it moves away from the power supply voltage source, and the drop width is larger when there are many pixels displaying white gray. In particular, as shown in the waveform 'V', when all the pixels exhibit white gray, it can be confirmed that the voltage drop reaches 0.55 [Volts].

물론 도면상에서는 전류 공급 라인이 데이터 라인과 평행하는 방향으로 형성되고, 이를 근거로 수직 크로스토크를 설명하였으나, 이와 유사하게 전류 공급 라인을 주사 라인과 평행하는 방향으로 형성하더라도 수평 크로스토크를 설명할 수도 있을 것이다.Of course, in the drawing, the current supply line is formed in a direction parallel to the data line, and the vertical crosstalk is described based on this. Similarly, even when the current supply line is formed in the direction parallel to the scan line, the horizontal crosstalk may be described. There will be.

이처럼, 수직 또는 수평 방향의 전압 강하는 전체 유기전계발광 패널의 휘도 균일성을 감소시킨다. 또한, 하나의 컬럼 또는 하나의 로우가 표시하는 그레이 정보에 따라 전압 분포 특성이 변화함을 확인할 수 있는데, 이러한 특성이 크로스토 크와 면적에 따른 휘도 변화를 일으키는 원인이다.As such, the voltage drop in the vertical or horizontal direction reduces the luminance uniformity of the entire organic electroluminescent panel. In addition, it can be seen that the voltage distribution characteristic changes according to the gray information indicated by one column or one row, which causes the change in luminance depending on the crosstalk and the area.

일반적으로 유기전계발광 표시장치에서의 그레이 표현은 제1 전원전압(VDD)과 데이터 전압의 차이, 즉, 구동 TFT의 게이트-소오스간의 전압차(VGS)에 의하여 결정된다. In general, the gray representation in the organic light emitting display device is determined by the difference between the first power supply voltage VDD and the data voltage, that is, the voltage difference V GS between the gate and the source of the driving TFT.

만일, 수직 방향으로 제1 전원전압(VDD)이 강하하면 화소에 따라 구동 TFT의 게이트-소오스간의 전압차(VGS)가 영향을 받고 그레이가 변하게 된다. 물론 수평 방향으로 전류 공급 라인이 형성된 경우에도 동일하게 적용될 수 있다.If the first power supply voltage VDD drops in the vertical direction, the voltage difference V GS between the gate and the source of the driving TFT is affected by the pixel, and gray is changed. Of course, the same applies to the case where the current supply line is formed in the horizontal direction.

이러한 점에 착안하여 본 발명에서는 수직 또는 수평 방향으로 발생하는 크로스토크나 휘도 변화를 최소화하기 위해 전류 공급 라인(VDD)을 네트 형태로 구성한 유기전계발광 패널들을 개시한다.
With this in mind, the present invention discloses organic electroluminescent panels in which a current supply line VDD is formed in a net form in order to minimize crosstalk or luminance variations occurring in a vertical or horizontal direction.

<제1 실시예><First Embodiment>

도 7은 본 발명의 제1 실시예에 따른 유기전계발광 표시장치의 단위 픽셀과 인접 픽셀을 설명하기 위한 등가회로도이다. 7 is an equivalent circuit diagram illustrating a unit pixel and an adjacent pixel of an organic light emitting display device according to a first embodiment of the present invention.

도 7에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 단위 픽셀은 p번째 주사 신호를 전달하는 p번째 주사 라인(Gp)과, g번째 데이터 신호를 전달하는 g번째 데이터 라인(Dg)과, 제1 전원전압을 전달하는 g번째 수직-전류 공급 라인(V-Vddg)에 의해 정의되는 영역에 형성된 제1 및 제2 스위칭 트랜지스터(QS1, QS2), 스토리지 캐패시터(Cst), 구동 트랜지스터(QD) 및 유기 EL 소자(EL)로 구성되고, 제2 전원전압을 전달하는 p번째 수평-전류 공급 라인(H-Vddp)이 상기 주사 라인(Gp)과 평행하게 형성되어, 상기 수직-전류 공급 라인(V-Vddg)과 연결된다. As shown in FIG. 7, the unit pixel according to the first exemplary embodiment of the present invention includes a p th scan line Gp for transmitting a p th scan signal and a g th data line Dg for transmitting a g th data signal. And the first and second switching transistors QS1 and QS2, the storage capacitor Cst, and the driving transistor formed in a region defined by the g-th vertical-current supply line V-Vddg that transmits the first power voltage. A p-th horizontal-current supply line (H-Vddp), which is composed of a QD) and an organic EL element (EL), and transmits a second power supply voltage, is formed in parallel with the scan line (Gp) to supply the vertical-current It is connected to the line V-Vddg.

또한, 상기 인접 픽셀은 p번째 주사 신호를 전달하는 p번째 주사 라인(Gp)과, g+1번째 데이터 신호를 전달하는 g+1번째 데이터 라인(Dg+1)과, 제1 전원전압을 전달하는 g+1번째 수직-전류 공급 라인(V-Vddg+1)에 의해 정의되는 영역에 형성된 제1 및 제2 스위칭 트랜지스터(QS1, QS2), 스토리지 캐패시터(Cst), 구동 트랜지스터(QD) 및 유기 EL 소자(EL)로 구성되고, 상기 수직-전류 공급 라인(V-Vddg+1)은 상기 수평-전류 공급 라인(H-Vddp)과 연결된다. In addition, the adjacent pixel transmits a p-th scan line Gp that transmits a p-th scan signal, a g + 1th data line Dg + 1 that transmits a g + 1th data signal, and a first power supply voltage. The first and second switching transistors QS1 and QS2, the storage capacitor Cst, the driving transistor QD, and the organic layer formed in the region defined by the g + 1 th vertical-current supply line V-Vddg + 1. EL element EL, and the vertical-current supply line V-Vddg + 1 is connected to the horizontal-current supply line H-Vddp.

즉, 수직-전류 공급 라인(V-Vddg)(V-Vddg+1)들은 데이터 라인을 형성할 때 상기 데이터 라인과 평행한 방향, 즉 수직 방향으로 형성되고, 각 수직-전류 공급 라인에는 주사 라인 수만큼의 화소가 연결된다.That is, the vertical-current supply lines V-Vddg (V-Vddg + 1) are formed in a direction parallel to the data line, that is, in a vertical direction when forming the data line, and each scan line has a scan line. As many pixels are connected.

또한, 수평-전류 공급 라인(H-Vddp)은 주사 라인을 형성할 때 상기 주사 라인과 평행한 방향, 즉 수평 방향으로 형성되고, 교차하는 수직-전류 공급 라인(V-Vddg, V-Vddg+1)과 연결된다.Further, the horizontal-current supply line H-Vddp is formed in a direction parallel to the scan line, that is, in the horizontal direction when forming the scan line, and intersects the vertical-current supply lines V-Vddg and V-Vddg +. Connected with 1).

도면상에서는 제1 및 제2 스위칭 트랜지스터(QS1, QS2)가 P 채널 트랜지스터인 것을 나타낸다. 그러나, 상기 제1 및 제2 스위칭 트랜지스터(QS1, QS2)는 상기 P 채널 트랜지스터보다 높은 전계 효과 이동도를 갖고서 고속으로 동작하여 많은 양의 전류를 흐르게 하는 N 채널 트랜지스터일 수도 있다.The drawing shows that the first and second switching transistors QS1 and QS2 are P-channel transistors. However, the first and second switching transistors QS1 and QS2 may be N-channel transistors that operate at a high speed and flow a large amount of current with higher field effect mobility than the P-channel transistors.

또한, 제1 및 제2 스위칭 트랜지스터(QS1, QS2)는 전기적으로 접속된 이중 구조의 게이트 전극, 즉 서로 직렬 접속된 2개의 채널 형성 영역을 구비한 능동층 을 갖는 구조를 갖는다. 상기한 이중 또는 다중 게이트 구조는 오프 전류를 감소시키는데 효과적이다. 상기 스위칭 트랜지스터(QS1, QS2)의 오프 전류가 충분히 낮다면 캐패시터에 필요한 캐패시턴스는 많이 감소될 수 있으나, 상기 캐패시터가 차지하는 영역은 감소될 수 있다. 그러므로 상기 스위칭 트랜지스터(QS1, QS2)에 다중 게이트 구조를 제공하는 것을 EL 소자의 유효 발광 영역을 증가시키는데 효과적이다. Further, the first and second switching transistors QS1 and QS2 have a structure having a gate electrode of a dual structure electrically connected, that is, an active layer having two channel formation regions connected in series with each other. The double or multi-gate structure described above is effective for reducing off current. If the off currents of the switching transistors QS1 and QS2 are sufficiently low, the capacitance required for the capacitor can be greatly reduced, but the area occupied by the capacitor can be reduced. Therefore, providing a multi-gate structure to the switching transistors QS1 and QS2 is effective to increase the effective light emitting area of the EL element.

도 8은 상기한 도 7의 레이아웃 평면도이고, 도 9는 상기한 도 8에서 절단선 A-A'으로 절단한 단면도이다.FIG. 8 is a layout plan view of FIG. 7 described above, and FIG. 9 is a cross-sectional view taken along the line AA ′ of FIG. 8.

도 8에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 유기전계발광 패널은 수평 방향으로 형성되는 주사 라인(132)을 형성할 때 수평-전류 공급 라인(H-VDD)(130)을 형성하고, 수직 방향으로 형성되는 데이터 라인(150)을 형성할 때 수직-전류 공급 라인(V-VDD)(154)을 형성하고, 상기 수평-전류 공급 라인(130)과 수직-전류 공급 라인(154)은 콘택홀(140, 141)을 통해 접합시켜 네트 형태로 구성하므로써, 유기전계발광 패널의 저항을 최소화한다. 이때, 수평-전류 공급 라인(H-VDD)(130)이나 수직-전류 공급 라인(V-VDD)(154)은 대략 8[㎛] 폭을 갖는 저저항 배선을 사용하는 것이 바람직하다.As shown in FIG. 8, the organic light emitting panel according to the first embodiment of the present invention uses the horizontal-current supply line (H-VDD) 130 when forming the scanning line 132 formed in the horizontal direction. And a vertical-current supply line (V-VDD) 154 when the data line 150 is formed in the vertical direction, and the horizontal-current supply line 130 and the vertical-current supply line ( 154 is bonded through the contact holes 140 and 141 to form a net, thereby minimizing resistance of the organic light emitting panel. At this time, it is preferable that the horizontal-current supply line (H-VDD) 130 or the vertical-current supply line (V-VDD) 154 use a low resistance wiring having a width of approximately 8 [μm].

도 8 및 도 9를 참조하면, 기판(105) 위에는 절연막(107)이 형성된다. 여기서, 상기 기판(105)은 투명 기판이고, 기판으로 사용 가능한 투명 기판의 전형적인 예는 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정 유리 기판을 포함한다. 그러나, 기판용 물질은 제조 공정시 높은 처리 온도에 대해 저항성을 갖는 것이 바람 직하다. 8 and 9, an insulating film 107 is formed on the substrate 105. Here, the substrate 105 is a transparent substrate, and typical examples of the transparent substrate usable as the substrate include a glass substrate, a quartz substrate, a glass ceramic substrate, and a crystalline glass substrate. However, the substrate material is preferably resistant to high processing temperatures in the manufacturing process.

또한, 상기 절연막(107)은 이동하는 이온을 함유하는 기판 또는 도전성을 갖는 기판을 사용할 때 효과적이다. 상기 절연막(107)은 석영 기판에 필요한 것은 아니다. 실리콘을 함유한 절연막은 본 발명의 절연막(107)으로 사용될 수 있다. 이때, 상기 실리콘함유 절연막은 주어진 비율의 실리콘내의 산소 또는 질소를 함유하는 절연막 또는 두가지 모두를 함유한 절연막인 것이 바람직하다. 특정 예는 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화물막(SiOxNy로 표시되고, x 및 y는 임의의 정수)을 포함한다.In addition, the insulating film 107 is effective when using a substrate containing moving ions or a substrate having conductivity. The insulating film 107 is not necessary for the quartz substrate. An insulating film containing silicon can be used as the insulating film 107 of the present invention. In this case, the silicon-containing insulating film is preferably an insulating film containing oxygen or nitrogen in a given ratio of silicon or both. Specific examples include a silicon oxide film, a silicon nitride film, or a silicon oxynitride film (denoted as SiOxNy, where x and y are any integer).

상기 절연막(107) 위에 형성되는 스위칭 트랜지스터(QS)는 제1 소오스 영역(120a), 제1 채널 형성 영역(120b, 120c), 제1 드레인 영역(120d)을 포함하는 제1 능동층(또는 제1 액티브층), 상기 제1 능동층 위에 형성되면서 상기 제1 소오스 영역(120a)과 제1 드레인 영역(120d)을 노출시키는 게이트 절연막(129), 게이트 절연막(129) 위에 형성되는 제1 게이트 전극(132a, 132b), 제1 게이트 전극(132a, 132b)과 게이트 절연막(129) 위에 형성되면서 상기 제1 소오스 영역(120a)과 제1 드레인 영역(120d)을 노출시키는 제1 층간 절연막(139), 제1 층간 절연막(139) 위에 형성되면서 제1 소오스 영역(120a)에 연결되는 제1 소오스 전극(151), 그리고, 제1 층간 절연막(139) 위에 형성되면서 제1 드레인 영역(120d)에 연결되는 제1 드레인 전극(152)을 포함한다. 도면상에서는 제1 게이트 전극(152)을 이중 게이트 구조로 하였으나, 단일 또는 삼중 게이트 구조로 할 수도 있다. The switching transistor QS formed on the insulating layer 107 includes a first active layer (or first) including a first source region 120a, first channel forming regions 120b and 120c, and a first drain region 120d. A first active layer formed on the first active layer and exposing the first source region 120a and the first drain region 120d, and a first gate electrode formed on the gate insulating layer 129. A first interlayer insulating layer 139 formed on the first and second gate electrodes 132a and 132b and the gate insulating layer 129 and exposing the first source region 120a and the first drain region 120d. A first source electrode 151 formed on the first interlayer insulating layer 139 and connected to the first source region 120a, and a first source electrode 151 formed on the first interlayer insulating layer 139 and connected to the first drain region 120d. The first drain electrode 152 is included. In the drawing, the first gate electrode 152 has a double gate structure, but may have a single or triple gate structure.

상기 제1 층간 절연막(139) 위에는 수평 방향으로 형성되어 전원전압을 공급 하는 수평-전류 공급 라인(130)이 형성되고, 제1 층간 절연막(139)에 형성된 콘택홀을 경유하여 수직 방향으로 형성되어 전원전압을 공급하는 수직-전류 공급 라인(514)이 형성된다.A horizontal-current supply line 130 is formed on the first interlayer insulating layer 139 to supply a power voltage, and is formed in a vertical direction via a contact hole formed in the first interlayer insulating layer 139. A vertical-current supply line 514 is formed that supplies the power supply voltage.

상기 절연막(107) 위에 형성되어 전류 제어 기능을 수행하는 구동 트랜지스터(QD)는 제2 소오스 영역(122a), 제2 채널 형성 영역(122b), 제2 드레인 영역(122c)을 포함하는 제2 능동층(또는 제2 액티브층), 상기 제2 능동층 위에 형성되면서 상기 제2 소오스 영역(122a)과 제2 드레인 영역(122c)을 노출시키는 게이트 절연막(129), 게이트 절연막(129) 위에 형성되는 제2 게이트 전극(134), 제2 게이트 전극(134)과 게이트 절연막(129) 위에 형성되면서 상기 제2 소오스 영역(122a)과 제2 드레인 영역(122c)을 노출시키는 제1 층간 절연막(139), 제1 층간 절연막(139) 위에 형성되면서 소오스 영역에 연결되는 제2 소오스 전극(154), 그리고, 제1 층간 절연막(139) 위에 형성되면서 드레인 영역에 연결되는 제2 드레인 전극(156)을 포함한다. 도면상에서는 제2 게이트 전극(134)을 단일 게이트 구조로 하였으나, 이중 또는 삼중 등의 다중 게이트 구조로 할 수도 있다. The driving transistor QD formed on the insulating layer 107 and performing a current control function includes a second active region including a second source region 122a, a second channel forming region 122b, and a second drain region 122c. A layer (or a second active layer) formed on the second active layer and formed on the gate insulating layer 129 and the gate insulating layer 129 exposing the second source region 122a and the second drain region 122c. A first interlayer insulating layer 139 formed on the second gate electrode 134, the second gate electrode 134, and the gate insulating layer 129 to expose the second source region 122a and the second drain region 122c. And a second source electrode 154 formed on the first interlayer insulating layer 139 and connected to the source region, and a second drain electrode 156 formed on the first interlayer insulating layer 139 and connected to the drain region. do. In the drawing, the second gate electrode 134 has a single gate structure, but may have a multi-gate structure such as double or triple.

상기 구동 트랜지스터(QD), 수직-전류 공급 라인(154) 및 스위칭 트랜지스터(QS) 위에는 제2 층간 절연막(158)이 형성되고, 제2 층간 절연막(158) 위에는 평탄화막(159)이 형성된다.A second interlayer insulating layer 158 is formed on the driving transistor QD, the vertical-current supply line 154, and the switching transistor QS, and a planarization layer 159 is formed on the second interlayer insulating layer 158.

ITO와 같은 도전성 산화물로 이루어지는 픽셀 전극층(170)은 평탄화막(159)과 제2 층간 절연막(158)을 개구시킨 홀을 경유하여 하부에 구비되는 구동 트랜지스터(QD)의 드레인 전극(156)과 연결된다. The pixel electrode layer 170 made of a conductive oxide such as ITO is connected to the drain electrode 156 of the driving transistor QD disposed below the hole through the hole in which the planarization film 159 and the second interlayer insulating film 158 are opened. do.                     

픽셀 전극층(170) 위에는 발광 영역을 정의하는 격벽(175)이 형성되고, 격벽(175)이 미형성된 영역을 위주로 EL 층(180)이 형성되며, EL 층(180) 위 및 격벽(175) 위에는 대향 전극층(185)이, 대향 전극층(185) 위에는 보호층(190)이 순차적으로 형성된다. 여기서, EL 층(180)은 적층 구조로 형성될 때, 보다 더 나은 발광 효율을 얻을 수 있다. 통상적으로, 상기 EL 층(180)은 픽셀 전극층(170) 위에 정공 주입층, 정공 수송층, 발광층 및 전자 수송층을 차례대로 형성함으로서 형성된다. 대신에, 상기 EL 층(180)은 정공 수송층, 발광층, 및 전자 수송층이 이러한 차례로 형성된 적층 구조 또는 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 및 전자 주입층이 이러한 차례로 형성된 적층 구조를 취할 수 있다.A partition wall 175 defining a light emitting area is formed on the pixel electrode layer 170, and an EL layer 180 is formed around an area in which the partition wall 175 is not formed, and on the EL layer 180 and on the partition wall 175. On the counter electrode layer 185, the protective layer 190 is sequentially formed on the counter electrode layer 185. Here, when the EL layer 180 is formed in a laminated structure, better luminous efficiency can be obtained. Typically, the EL layer 180 is formed by sequentially forming a hole injection layer, a hole transport layer, a light emitting layer, and an electron transport layer on the pixel electrode layer 170. Instead, the EL layer 180 may have a laminated structure in which a hole transporting layer, a light emitting layer, and an electron transporting layer are sequentially formed, or a lamination structure in which a hole injection layer, a hole transporting layer, a light emitting layer, an electron transporting layer, and an electron injection layer are formed in this order. have.

만일, 본 발명에 따른 유기전계발광 표시장치가 독립 발광과 바텀 발광 방식을 갖는 경우에는 상기 EL 층(180)은 RGB 중 어느 하나의 광을 발광하는 유기발광층이고, 상기 대향 전극층(185)은 금속 전극인 것이 바람직하다. 상기 픽셀 전극층(170)이 애노드(또는 정극성) 역할을 수행하면, 상기 대향 전극층(185)은 캐소드(또는 부극성) 역할을 수행하고, 상기 픽셀 전극층(170)이 캐소드 역할을 수행하면, 상기 대향 전극층(185)은 애노드 역할을 수행한다.If the organic light emitting display device according to the present invention has independent light emission and bottom light emission, the EL layer 180 is an organic light emitting layer that emits light of any one of RGB, and the counter electrode layer 185 is made of metal. It is preferable that it is an electrode. When the pixel electrode layer 170 serves as an anode (or positive), the counter electrode layer 185 serves as a cathode (or negative), and when the pixel electrode layer 170 serves as a cathode, the The opposite electrode layer 185 serves as an anode.

또한, 독립 발광과 탑 발광 방식을 갖는 경우에는 상기 EL 층(160)은 RGB 중 어느 하나의 광을 발광하는 유기발광층이고, 상기 대향 전극층(165)은 ITO와 같은 투명 전극인 것이 바람직하다.In the case of the independent light emission and the top light emission method, the EL layer 160 is an organic light emitting layer that emits light of any one of RGB, and the counter electrode layer 165 is preferably a transparent electrode such as ITO.

또한, 컬러 필터와 바텀 발광 방식을 갖는 경우에는 상기 평탄화막(159)과 제2 층간 절연막(158) 간에는 RGB 중 어느 하나의 컬러 필터가 더 구비되고, 상기 대향 전극층(185)은 금속 전극인 것이 바람직하다.In the case of the color filter and the bottom emission method, any one of color filters of RGB may be further provided between the planarization layer 159 and the second interlayer insulating layer 158, and the counter electrode layer 185 may be a metal electrode. desirable.

또한, 컬러 필터와 탑 발광 방식을 갖는 경우에는 상기 평탄화막(159)과 제2 층간 절연막(158) 간에는 RGB 중 어느 하나의 컬러 필터가 더 구비되고, 상기 대향 전극층(185)은 ITO와 같은 투명 전극인 것이 바람직하다.In addition, when the color filter and the top emission method are used, any one of the color filters of RGB is further provided between the planarization layer 159 and the second interlayer insulating layer 158, and the counter electrode layer 185 is transparent, such as ITO. It is preferable that it is an electrode.

상기한 도면상에는 바텀 발광 방식을 갖는 유기전계발광 표시장치로서 수평 방향의 전류 공급 라인(VDD)의 추가로 해당 부분이 비발광 영역이 되므로 발광 영역은 감소한다. 물론, 탑 발광 방식을 갖는 유기전계발광 표시장치에 적용한다면 발광 영역 하층에 전류 공급 라인(VDD)을 형성할 수 있으므로 발광 영역의 감소를 방지할 수 있다.In the above-described drawing, as the organic light emitting display device having the bottom emission method, since the corresponding portion becomes the non-emission area by the addition of the horizontal current supply line VDD, the emission area is reduced. Of course, when applied to an organic light emitting display device having a top emission type, a current supply line VDD may be formed under the emission area, thereby reducing the emission area.

도 10 내지 도 17은 상기한 도 8의 제조 방법을 설명하기 위한 도면들이다.10 to 17 are views for explaining the manufacturing method of FIG. 8 described above.

도 10에 도시한 바와 같이, 기판 위에 전면적으로 형성된 절연막(미도시) 위에 스위칭 트랜지스터의 소오스 전극 형성을 위한 제1 버퍼층(110)과, 스위칭 트랜지스터의 드레인 전극 형성을 위한 제2 버퍼 층(112)과, 구동 트랜지스터의 드레인 전극 형성을 위한 제3 버퍼층(114)과, 구동 트랜지스터의 소오스 전극 형성을 위한 제4 버퍼층(116)을 형성한다.As shown in FIG. 10, a first buffer layer 110 for forming a source electrode of a switching transistor and a second buffer layer 112 for forming a drain electrode of a switching transistor are formed on an insulating film (not shown) formed entirely on a substrate. And a third buffer layer 114 for forming a drain electrode of the driving transistor and a fourth buffer layer 116 for forming a source electrode of the driving transistor.

도 11에 도시한 바와 같이, 상기 제1 내지 제4 버퍼층(110, 112, 114, 116)이 형성된 절연막 위에 스위칭 트랜지스터의 형성을 위해 소오스 영역, 채널 형성 영역, 드레인 영역을 포함하는 제1 액티브층(120)과, 전류 제어 기능을 갖는 구동 트랜지스터의 형성을 위해 소오스 영역, 채널 형성 영역, 드레인 영역을 포함하는 제2 액티브층(122)을 형성한다. As illustrated in FIG. 11, a first active layer including a source region, a channel formation region, and a drain region for forming a switching transistor on an insulating layer on which the first to fourth buffer layers 110, 112, 114, and 116 are formed. A second active layer 122 including a source region, a channel formation region, and a drain region is formed to form a driving transistor 120 and a driving transistor having a current control function.                     

도 12에 도시한 바와 같이, 제1 액티브층(120)과 제2 액티브층(122)이 형성된 기판 위에 메탈층을 형성한 후 패터닝하여 수평 방향의 주사 라인(132)과 수평 방향의 전류 공급 라인(130)과 수직 방향의 스토리지 캐패시터용 라인(134)을 형성한다. 이때 주사 라인(132)으로부터 돌출되는 게이트 전극(132a, 132b)을 형성한다. 물론 도면상에서는 이중 게이트 구조를 갖는 스위칭 트랜지스터를 도시하나, 단일 게이트 구조를 갖는 스위칭 트랜지스터인 경우에는 하나의 게이트 전극이 형성되도록 패터닝한다.As shown in FIG. 12, a metal layer is formed on a substrate on which the first active layer 120 and the second active layer 122 are formed, and then patterned to form a horizontal scan line 132 and a horizontal current supply line. Line 130 for the storage capacitor in the vertical direction with 130 is formed. In this case, gate electrodes 132a and 132b protruding from the scan line 132 are formed. Of course, although the switching transistor having a double gate structure is illustrated in the drawing, in the case of the switching transistor having a single gate structure, the gate transistor is patterned so that one gate electrode is formed.

도 13에 도시한 바와 같이, 수평 방향의 전류 공급 라인(130)에 제1 콘택홀(140, 141)을 형성하고, 상기 제1 액티브층(120)의 양단에 제2 콘택홀(142, 143)을 형성하고, 상기 제2 액티브층(122)의 양단에 제3 콘택홀(144, 145)을 형성한다. 향후 제1 콘택홀(140, 141)을 통해 수직 방향의 전류 공급 라인이 연결될 것이고, 제2 콘택홀(142, 143)을 통해 스위칭 트랜지스터의 소오스 전극과 드레인 전극이 형성될 것이고, 제3 콘택홀(144, 145)을 통해 구동 트랜지스터의 소오스 전극과 드레인 전극이 형성될 것이다.As shown in FIG. 13, first contact holes 140 and 141 are formed in the current supply line 130 in the horizontal direction, and second contact holes 142 and 143 are formed at both ends of the first active layer 120. ) And third contact holes 144 and 145 are formed at both ends of the second active layer 122. In the future, a vertical current supply line will be connected through the first contact holes 140 and 141, and source and drain electrodes of the switching transistor will be formed through the second contact holes 142 and 143, and the third contact hole. Source and drain electrodes of the driving transistor may be formed through the 144 and 145.

도 14에 도시한 바와 같이, 수직 방향의 데이터 라인(150)과, 데이터 라인(150)으로부터 돌출되며, 제2 콘택홀(142)을 통해 연결되는 소오스 전극(151)과, 스위칭 트랜지스터의 드레인 전극 형성을 위한 제1 패턴(152)과, 수직 방향의 전류 공급 라인(154)과, 구동 트랜지스터의 드레인 전극 형성을 위한 제2 패턴(156)을 형성한다.As shown in FIG. 14, the source line 151 in the vertical direction, the source electrode 151 protruding from the data line 150 and connected through the second contact hole 142, and the drain electrode of the switching transistor. The first pattern 152 for forming, the current supply line 154 in the vertical direction, and the second pattern 156 for forming the drain electrode of the driving transistor are formed.

도 15에 도시한 바와 같이, 구동 트랜지스터의 드레인 전극과 ITO와 같은 픽 셀 전극과의 연결을 위한 콘택홀(160, 162)들을 형성한다.As shown in FIG. 15, contact holes 160 and 162 for connecting the drain electrode of the driving transistor and the pixel electrode such as ITO are formed.

도 16에 도시한 바와 같이, 픽셀 전극 형성을 위한 ITO(170)를 형성한다.As shown in FIG. 16, an ITO 170 for forming a pixel electrode is formed.

도 17에 도시한 바와 같이, 발광 영역을 정의하면서 향후 유기발광층을 수용하기 위한 격벽(175)을 형성한다. 향후 도 9에 도시한 바와 같이, 격벽(175)이 미형성된 영역을 위주로 EL 층(180)이 형성되며, EL 층(180) 위 및 격벽(175) 위에는 대향 전극층(185)이, 대향 전극층(185) 위에는 보호층(190)이 순차적으로 형성된다.As shown in FIG. 17, a partition wall 175 is formed to accommodate the organic light emitting layer in the future while defining the light emitting area. As shown in FIG. 9, the EL layer 180 is formed around the region in which the partition wall 175 is not formed, and the counter electrode layer 185 is formed on the EL layer 180 and on the partition wall 175. The protective layer 190 is sequentially formed on the 185.

이상에서 설명한 본 발명의 제1 실시예에서는 수직-전류 공급 라인을 갖는 픽셀마다 수평-전류 공급 라인을 구비시켜 네트 형태의 전류 공급 라인을 형성하는 것을 설명하였다. In the first embodiment of the present invention described above, a net-type current supply line is formed by providing a horizontal-current supply line for each pixel having a vertical-current supply line.

하지만, 전원전압이 직접 인가되는 수직-전류 공급 라인의 시작 영역에 대응하는 일정 수의 픽셀에는 상기 수평-전류 공급 라인의 형성을 생략하고, 상기 수직-전류 공급 라인의 중간 영역에 대응하는 일정 수의 픽셀에는 일정 빈도수로 상기 수평-전류 공급 라인을 형성하며, 상기 수직-전류 공급 라인의 끝 영역에 대응하는 일정 수의 픽셀에는 매픽셀마다 상기 수평-전류 공급 라인을 형성할 수도 있다. However, the formation of the horizontal-current supply line is omitted in a predetermined number of pixels corresponding to the start area of the vertical-current supply line to which the power supply voltage is directly applied, and the predetermined number corresponding to the middle region of the vertical-current supply line is omitted. The horizontal-current supply line may be formed in a pixel at a predetermined frequency, and the horizontal-current supply line may be formed in every pixel at a predetermined number of pixels corresponding to the end region of the vertical-current supply line.

물론, 상기 전원전압을 수직-전류 공급 라인의 양단에 인가하는 경우에는 상기 수직-전류 공급 라인의 중간 영역에 대응하는 일정 수의 픽셀에만 일정 빈도수로 상기 수평-전류 공급 라인을 형성하는 것이 바람직하다.
Of course, when the power supply voltage is applied to both ends of the vertical-current supply line, it is preferable to form the horizontal-current supply line at a predetermined frequency only in a predetermined number of pixels corresponding to the middle region of the vertical-current supply line. .

<제2 실시예>Second Embodiment

도 18은 본 발명의 제2 실시예에 따른 유기전계발광 표시장치의 단위 픽셀과 인접 픽셀을 설명하기 위한 등가회로도이다. 특히, NMOS로 스위칭 트랜지스터와 구동 트랜지스터를 실현한 예를 도시한다.18 is an equivalent circuit diagram illustrating a unit pixel and an adjacent pixel of an organic light emitting display device according to a second embodiment of the present invention. In particular, an example in which a switching transistor and a driving transistor are realized by an NMOS is shown.

도 18에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 단위 픽셀은 p번째 주사 신호를 전달하는 p번째 주사 라인(Gp)과, g번째 데이터 신호를 전달하는 g번째 데이터 라인(Dg)과, 제1 전원전압을 전달하는 g번째 수직-전류 공급 라인(V-Vddg)에 의해 정의되는 영역에 형성된 스위칭 트랜지스터(QS), 스토리지 캐패시터(CST), 구동 트랜지스터(QD) 및 유기 EL 소자(EL)를 포함한다. 상기 스위칭 트랜지스터(QS)와 구동 트랜지스터(QD)는 NMOS로 구현되고, 액티브층으로서 어몰퍼스-실리콘층과 n+ 도핑층을 갖는다.As shown in FIG. 18, the unit pixel according to the second exemplary embodiment of the present invention includes a pth scan line Gp transmitting a pth scan signal and a gth data line Dg delivering a gth data signal. And a switching transistor QS, a storage capacitor CST, a driving transistor QD, and an organic EL element formed in a region defined by a g-th vertical-current supply line V-Vddg transmitting a first power voltage. EL). The switching transistor QS and the driving transistor QD are implemented with NMOS, and have an amorphous silicon layer and an n + doped layer as active layers.

제2 전원전압을 전달하는 p번째 수평-전류 공급 라인(H-Vddp)은 상기 주사 라인(Gp)과 평행하게 형성되어, 상기 수직-전류 공급 라인(V-Vddg)과 연결된다. 즉, 수직-전류 공급 라인(V-Vddg)은 데이터 라인을 형성할 때 상기 데이터 라인과 평행한 방향, 즉 수직 방향으로 형성되고, 각 수직-전류 공급 라인에는 주사 라인 수만큼의 화소가 연결된다.The p-th horizontal-current supply line H-Vddp that transfers the second power supply voltage is formed in parallel with the scan line Gp and is connected to the vertical-current supply line V-Vddg. That is, the vertical-current supply line V-Vddg is formed in a direction parallel to the data line, that is, in a vertical direction when forming the data line, and each vertical-current supply line is connected with as many pixels as the number of scan lines. .

또한, 수평-전류 공급 라인(H-Vddp)은 주사 라인을 형성할 때 상기 주사 라인과 평행한 방향, 즉 수평 방향으로 형성되고, 교차하는 수직-전류 공급 라인(V-Vddg)과 연결된다.In addition, the horizontal-current supply line H-Vddp is formed in a direction parallel to the scan line, that is, in the horizontal direction when forming the scan line, and is connected to the crossing vertical-current supply line V-Vddg.

도 19는 상기한 도 18의 레이아웃 평면도이고, 도 20은 상기한 도 19에서 절 단선 A1-A1'으로 절단한 단면도이다.FIG. 19 is a layout plan view of FIG. 18 described above, and FIG. 20 is a cross-sectional view taken along cut line A1-A1 ′ in FIG. 19.

도 19 및 도 20을 참조하면, 본 발명의 제2 실시예에 따른 유기전계발광 패널은 주사 라인(N10), 수평-전류 공급 라인(N14), 제1 액티브층(N20), 제2 액티브층(N24), 데이터 라인(N30), 스위칭 트랜지스터(QS), 구동 트랜지스터(QD), 수직-전류 공급 라인(N33), 제1 ITO 패턴(N40), 제2 ITO 패턴(N42), 격벽(N50), EL층(N60), 대향 전극층(N70) 및 보호층(N80)을 포함한다. 보다 상세한 설명은 후술하는 도 21 내지 24를 참조하여 설명한다.19 and 20, an organic light emitting panel according to a second embodiment of the present invention includes a scan line N10, a horizontal-current supply line N14, a first active layer N20, and a second active layer. N24, data line N30, switching transistor QS, driving transistor QD, vertical-current supply line N33, first ITO pattern N40, second ITO pattern N42, barrier rib N50 ), EL layer N60, counter electrode layer N70, and protective layer N80. A more detailed description will be given with reference to FIGS. 21 to 24 described later.

도 21 내지 도 24는 상기한 도 19의 제조 방법을 설명하기 위한 도면들이다.21 to 24 are views for explaining the manufacturing method of FIG. 19 described above.

도 21을 참조하면, 유리나 세라믹 등의 절연 물질로 이루어진 기판(N05) 위에 탄탈륨(Ta), 타타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 구리(Cu) 또는 텅스텐(W) 등과 같은 금속을 증착한 다음, 증착된 금속층을 패터닝하여 가로 방향으로 신장되는 주사 라인(N10)과, 주사 라인(N10)으로부터 연장된 제1 게이트 전극(N12)과, 상기 주사 라인과 평행한 수평-전류 공급 라인(N14)과, 스토리지 캐패시터용 패턴(N16)과, 상기 스토리지 캐패시터(N16)로부터 연장된 제2 게이트 전극(N18)을 형성한다. Referring to FIG. 21, tantalum (Ta), titanium (Ti), molybdenum (Mo), aluminum (Al), chromium (Cr), copper (Cu), or the like on a substrate N05 made of an insulating material such as glass or ceramic. After depositing a metal such as tungsten (W), the scan line N10 extending in the horizontal direction by patterning the deposited metal layer, the first gate electrode N12 extending from the scan line N10, and the scan line And a horizontal-current supply line N14 parallel to each other, a pattern for a storage capacitor N16, and a second gate electrode N18 extending from the storage capacitor N16.

도 22를 참조하면, 기판(N05)의 전면에 질화 실리콘을 플라즈마 화학 기상 증착법으로 적층하여 게이트 절연막(N19)을 형성한다. 이어, 상기 게이트 절연막(N19) 위에 아몰퍼스-실리콘(a-Si) 막 및 인 시튜(insitu) 도핑된 n+ 아몰퍼스-실리콘 막을 패터닝하여 상기 제1 게이트 전극(N12)에 대응하는 영역에는 제1 액티브층(N20)을, 상기 제2 게이트 전극(N18)에 대응하는 영역에는 제2 액티브층(N24)을 형성한다. 상기 제1 액티브층(N20)은 반도체층(N21) 및 오믹 콘택층(N22)을 갖고, 제2 액티브층(N24)은 반도체층(N25) 및 오믹 콘택층(N26)을 갖는다. Referring to FIG. 22, a gate insulating film N19 is formed by stacking silicon nitride on the entire surface of the substrate N05 by plasma chemical vapor deposition. Subsequently, an amorphous silicon-a-Si film and an insitu-doped n + amorphous-silicon film are patterned on the gate insulating layer N19 to form a first active region in a region corresponding to the first gate electrode N12. The second active layer N24 is formed in the layer N20 in the region corresponding to the second gate electrode N18. The first active layer N20 has a semiconductor layer N21 and an ohmic contact layer N22, and the second active layer N24 has a semiconductor layer N25 and an ohmic contact layer N26.

또한, 수평-전류 공급 라인(N14)과 향후 형성될 수직-전류 공급 라인(N33)과의 연결을 위해 수평-전류 공급 라인(N14)의 일부 영역에 대응하는 게이트 절연막(N19)을 제거하여 제1 콘택홀(CNT1)을 형성한다.In addition, the gate insulating layer N19 corresponding to a part of the horizontal-current supply line N14 is removed to connect the horizontal-current supply line N14 and the vertical-current supply line N33 to be formed later. 1 Contact hole CNT1 is formed.

이어, 금속을 증착한 다음, 증착된 금속층을 패터닝하여 세로 방향으로 신장되는 데이터 라인(N30)과, 상기 데이터 라인(N30)으로부터 연장된 소오스 전극(N31)과, 상기 소오스 전극(N31)으로부터 일정 간격 이격된 드레인 전극(N32)과, 세로 방향으로 신장되는 수직-전류 공급 라인(N33)과, 상기 수직-전류 공급 라인(N33)으로부터 연장된 드레인 전극(N34)과, 상기 드레인 전극(N34)으로부터 일정 간격 이격된 소오스 전극(N35)을 형성한다. 상기 수직-전류 공급 라인(N33)은 상기 제1 콘택홀(CNT1)에 의해 하부에 형성된 수평-전류 공급 라인(N14)과 연결된다.Subsequently, after depositing the metal, the deposited metal layer is patterned to extend in the vertical direction, a source electrode N31 extending from the data line N30, and a constant from the source electrode N31. A drain electrode N32 spaced apart from each other, a vertical-current supply line N33 extending in the longitudinal direction, a drain electrode N34 extending from the vertical-current supply line N33, and the drain electrode N34 Source electrodes N35 spaced apart from each other by a predetermined interval are formed. The vertical-current supply line N33 is connected to the horizontal-current supply line N14 formed below by the first contact hole CNT1.

도 23을 참조하면, 상기 도 22에 의한 결과물이 형성된 기판 위에 레지스트를 스핀 코팅 방법으로 적층하여 절연막(N36)을 형성한 후, 스위칭 트랜지스터(QS)의 드레인 전극(N32)을 노출시키는 제2 콘택홀(CNT2)과, 스위칭 트랜지스터(QS)와 구동 트랜지스터(QS)와의 연결을 위해 상기 절연막(N36)의 일부를 제거하여 제3 콘택홀(CNT3)과, 구동 트랜지스터(QD)의 소오스 전극(N35)을 노출시키는 제4 콘택홀(CNT4)을 형성한다. Referring to FIG. 23, a second contact exposing the drain electrode N32 of the switching transistor QS after forming an insulating film N36 by stacking a resist on the substrate on which the resultant of FIG. 22 is formed by spin coating is formed. A portion of the insulating layer N36 is removed to connect the hole CNT2, the switching transistor QS, and the driving transistor QS so that the third contact hole CNT3 and the source electrode N35 of the driving transistor QD are removed. Is formed to form a fourth contact hole CNT4.                     

도 24를 참조하면, 상기 도 23에 의한 결과물이 형성된 기판 위에 제1 ITO 패턴(N40)과 제2 ITO 패턴(N42)을 형성한다. 상기 제1 ITO 패턴(N40)은 스위칭 트랜지스터(QS)와 구동 트랜지스터(QD)를 서로 연결시키고, 제2 ITO 패턴(N42)은 상기 구동 트랜지스터(QD)의 소오스 전극(N31)과 연결되어 픽셀 전극을 정의한다. 상기 제1 및 제2 ITO 패턴(N40, N42)은 전면적으로 형성된 후 패터닝을 통해 형성될 수도 있고, 별도의 마스크를 통해 해당 영역에만 부분 도포되어 형성될 수도 있다.Referring to FIG. 24, a first ITO pattern N40 and a second ITO pattern N42 are formed on a substrate on which the resultant product of FIG. 23 is formed. The first ITO pattern N40 connects the switching transistor QS and the driving transistor QD to each other, and the second ITO pattern N42 is connected to the source electrode N31 of the driving transistor QD to form a pixel electrode. Define. The first and second ITO patterns N40 and N42 may be formed on the entire surface and then formed through patterning, or may be formed by partially applying only the corresponding regions through a separate mask.

별도의 도면을 통해 도시하지는 않았지만, 발광 영역을 정의하면서 향후 유기발광층(또는 EL층)을 수용하기 위한 격벽(N50), 상기 격벽(N50)이 미형성된 영역을 위주로 EL층(N60), 상기 EL층(N60) 위에는 대향 전극층(N70), 상기 대향 전극층(N70) 위에는 보호층(N80)을 순차적으로 형성한다.Although not shown through separate drawings, the barrier layer N50 for accommodating the organic light emitting layer (or EL layer) while defining the emission region, and the EL layer N60 and the EL around the region where the barrier wall N50 is not formed. A counter electrode layer N70 is formed on the layer N60, and a protective layer N80 is sequentially formed on the counter electrode layer N70.

상기한 본 발명의 제2 실시예에 따르면, 유기전계발광 소자의 구동 소자로 NMOS를 채용하는 유기전계발광 패널에서 수평 방향의 주사 라인(N10)을 형성할 때 수평-전류 공급 라인(N14)을 형성하고, 수직 방향의 데이터 라인(N30)을 형성할 때 수직-전류 공급 라인(N33)을 형성하며, 상기 수평-전류 공급 라인(N14)과 수직-전류 공급 라인(N33)은 제1 콘택홀(CNT1)을 통해 접합시켜 네트 형태로 구성하므로써, 유기전계발광 패널의 저항을 최소화할 수 있다.
According to the second embodiment of the present invention, the horizontal-current supply line N14 is formed when the horizontal scanning line N10 is formed in the organic light emitting panel employing NMOS as the driving element of the organic light emitting element. And a vertical-current supply line N33 when forming the data line N30 in the vertical direction, wherein the horizontal-current supply line N14 and the vertical-current supply line N33 are formed in a first contact hole. By bonding through (CNT1) to form a net, the resistance of the organic light emitting panel can be minimized.

<제3 실시예>Third Embodiment

도 25는 본 발명의 제3 실시예에 따른 유기전계발광 표시장치의 단위 픽셀과 인접 픽셀을 설명하기 위한 등가회로도이다. 25 is an equivalent circuit diagram illustrating a unit pixel and an adjacent pixel of an organic light emitting display device according to a third embodiment of the present invention.                     

도 25에 도시한 바와 같이, 본 발명의 제3 실시예에 따른 단위 픽셀은 p번째 주사 신호를 전달하는 p번째 주사 라인(Gp)과, g번째 데이터 신호를 전달하는 g번째 데이터 라인(Dg)과, 제1 전원전압을 전달하는 g번째 수직-전류 공급 라인(V-Vddg)에 의해 정의되는 영역에 형성된 제1 및 제2 스위칭 트랜지스터(QS1, QS2), 스토리지 캐패시터(CST), 구동 트랜지스터(QD) 및 유기 EL 소자(EL)로 구성되고, 제2 전원전압을 전달하는 p번째 수평-전류 공급 라인(H-Vddp)이 상기 주사 라인(Gp)과 평행하게 형성되어, 상기 수직-전류 공급 라인(V-Vddg)과 연결된다. As shown in FIG. 25, a unit pixel according to a third exemplary embodiment of the present invention includes a pth scan line Gp for transmitting a pth scan signal and a gth data line Dg for transmitting a gth data signal. And the first and second switching transistors QS1 and QS2, the storage capacitor CST, and the driving transistor formed in a region defined by the g-th vertical-current supply line V-Vddg that transmits the first power voltage. A p-th horizontal-current supply line (H-Vddp), which is composed of a QD) and an organic EL element (EL), and transmits a second power supply voltage, is formed in parallel with the scan line (Gp) to supply the vertical-current It is connected to the line V-Vddg.

또한, 상기 인접 픽셀은 p번째 주사 신호를 전달하는 p번째 주사 라인(Gp)과, g+1번째 데이터 신호를 전달하는 g+1번째 데이터 라인(Dg+1)과, 제1 전원전압을 전달하는 g+1번째 수직-전류 공급 라인(V-Vddg+1)에 의해 정의되는 영역에 형성된 제1 및 제2 스위칭 트랜지스터(QS1, QS2), 스토리지 캐패시터(CST), 구동 트랜지스터(QD) 및 유기 EL 소자(EL)로 구성되고, 상기 수직-전류 공급 라인(V-Vddg+1)은 상기 단위 픽셀에 구비되는 수직-전류 공급 라인(V-Vddg)에 근접 배치되어 상기 수평-전류 공급 라인(H-Vddp)과 연결된다. In addition, the adjacent pixel transmits a p-th scan line Gp that transmits a p-th scan signal, a g + 1th data line Dg + 1 that transmits a g + 1th data signal, and a first power supply voltage. The first and second switching transistors QS1 and QS2, the storage capacitor CST, the driving transistor QD, and the organic layer formed in the region defined by the g + 1 th vertical-current supply line V-Vddg + 1. EL element EL, and the vertical-current supply line V-Vddg + 1 is disposed in close proximity to the vertical-current supply line V-Vddg provided in the unit pixel, so that the horizontal-current supply line ( H-Vddp).

즉, 수직-전류 공급 라인(V-Vddg)(V-Vddg+1)들은 최근접하도록 배치되어 데이터 라인을 형성할 때 상기 데이터 라인과 평행한 방향, 즉 수직 방향으로 형성되고, 각 수직-전류 공급 라인에는 주사 라인 수만큼의 화소가 연결된다.That is, the vertical-current supply lines (V-Vddg) (V-Vddg + 1) are arranged to be closest to each other and are formed in a direction parallel to the data line, that is, in a vertical direction, when forming a data line, each vertical-current As many pixels as the number of scan lines are connected to the supply line.

또한, 수평-전류 공급 라인(H-Vddp)은 주사 라인을 형성할 때 상기 주사 라인과 평행한 방향, 즉 수평 방향으로 형성되고, 교차하는 수직-전류 공급 라인(V-Vddg)(V-Vddg+1)과 연결된다. Further, the horizontal-current supply line H-Vddp is formed in a direction parallel to the scan line, that is, in the horizontal direction when forming the scan line, and intersects the vertical-current supply line V-Vddg (V-Vddg). +1).                     

도면상에서는 제1 및 제2 스위칭 트랜지스터(QS1, QS2)가 P 채널 트랜지스터인 것을 나타낸다. 그러나, 상기 제1 및 제2 스위칭 트랜지스터(QS1, QS2)는 상기 P 채널 트랜지스터보다 높은 전계 효과 이동도를 갖고서 고속으로 동작하여 많은 양의 전류를 흐르게 하는 N 채널 트랜지스터일 수도 있다.The drawing shows that the first and second switching transistors QS1 and QS2 are P-channel transistors. However, the first and second switching transistors QS1 and QS2 may be N-channel transistors that operate at a high speed and flow a large amount of current with higher field effect mobility than the P-channel transistors.

또한, 제1 및 제2 스위칭 트랜지스터(QS1, QS2)는 전기적으로 접속된 이중 구조의 게이트 전극, 즉 서로 직렬 접속된 2개의 채널 형성 영역을 구비한 능동층을 갖는 구조를 갖는다. 상기한 이중 또는 다중 게이트 구조는 오프 전류를 감소시키는데 매우 효과적이다. 상기 스위칭 트랜지스터(QS1, QS2)의 오프 전류가 충분히 낮다면 캐패시터에 필요한 캐패시턴스는 많이 감소될 수 있으나, 상기 캐패시터가 차지하는 영역은 감소될 수 있다. 그러므로 상기 스위칭 트랜지스터(QS1, QS2)에 다중 게이트 구조를 제공하는 것을 EL 소자의 유효 발광 영역을 증가시키는데 효과적이다. In addition, the first and second switching transistors QS1 and QS2 have a structure having a double structured gate electrode electrically connected, that is, an active layer having two channel formation regions connected in series with each other. The double or multi-gate structure described above is very effective for reducing off current. If the off currents of the switching transistors QS1 and QS2 are sufficiently low, the capacitance required for the capacitor can be greatly reduced, but the area occupied by the capacitor can be reduced. Therefore, providing a multi-gate structure to the switching transistors QS1 and QS2 is effective to increase the effective light emitting area of the EL element.

도 26은 상기한 도 25의 레이아웃 평면도이다.FIG. 26 is a layout plan view of FIG. 25 described above.

도 26에 도시한 바와 같이, 본 발명의 제3 실시예에 따른 유기전계발광 패널은 수평 방향으로 형성되는 주사 라인(232)을 형성할 때 수평-전류 공급 라인(H-VDD)(230)을 형성하고, 수직 방향으로 형성되는 데이터 라인(250)을 형성할 때 단위 픽셀과 상기 단위 픽셀에 인접하는 인접 픽셀이 공유하도록 수직-전류 공급 라인(V-VDD)(254)을 형성하고, 상기 수평-전류 공급 라인(230)과 수직-전류 공급 라인(254)은 콘택홀(240, 241, 242)을 통해 접합시켜 네트 형태로 구성하므로써, 유기전계발광 패널의 저항을 최소화한다. 이때, 수평-전류 공급 라인(H-VDD)(230)이 나 수직-전류 공급 라인(V-VDD)(254)은 대략 8[㎛] 폭을 갖는 저저항 배선을 사용하는 것이 바람직하다.As shown in FIG. 26, the organic light emitting panel according to the third embodiment of the present invention uses the horizontal-current supply line (H-VDD) 230 when forming the scanning line 232 formed in the horizontal direction. And a vertical-current supply line (V-VDD) 254 so as to share a unit pixel and an adjacent pixel adjacent to the unit pixel when forming the data line 250 formed in the vertical direction, and the horizontal The current supply line 230 and the vertical-current supply line 254 are bonded through the contact holes 240, 241, and 242 to form a net, thereby minimizing the resistance of the organic light emitting panel. At this time, it is preferable that the horizontal-current supply line (H-VDD) 230 or the vertical-current supply line (V-VDD) 254 use a low resistance wiring having a width of approximately 8 [μm].

즉, 단위 픽셀로 정의되는 좌측 픽셀은 우측 픽셀인 인접 픽셀과 수직-전류 공급 라인(V-VDD)(254)을 공유하므로 수직-전류 공급 라인(V-VDD)(254)과 데이터 라인과의 분리 영역, 예를 들어, 폭 5[㎛]의 공간을 수직-전류 공급 라인(V-VDD)(254)으로 활용한다. 이때, 수직-전류 공급 라인(V-VDD)(254)의 폭은 (8[㎛]ㅧ2)+5[㎛]= 21[㎛]이 되며, 이를 단위 픽셀과 인접 픽셀이 공유하므로 실질적으로는 10.5[㎛]이다. 따라서, 본 발명의 제3 실시예에서는 수직-전류 공급 라인의 폭을 8[㎛]로 한 것에 비해 2.5[㎛] 증가한 효과를 거둘 수 있다. That is, the left pixel defined as the unit pixel shares the vertical-current supply line (V-VDD) 254 with the adjacent pixel, which is the right pixel, so that the vertical-current supply line (V-VDD) 254 is different from the data line. An isolation region, eg, a space of 5 [mu] m in width, is utilized as the vertical-current supply line (V-VDD) 254. At this time, the width of the vertical-current supply line (V-VDD) 254 becomes (8 [μm] ㅧ 2) + 5 [μm] = 21 [μm], which is substantially shared by the unit pixel and the adjacent pixel. Is 10.5 [μm]. Therefore, in the third embodiment of the present invention, the effect of increasing the width of the vertical-current supply line to 8 [mu m] can be increased by 2.5 [mu m].

마찬가지로, 공유하는 수직-전류 공급 라인(V-VDD)(254)을 기존과 같이 16[㎛]으로 하는 대신에 발광 영역을 증가시킬 수 있는데, 이와 같이 함으로써 수평-전류 공급 라인(H-VDD)(230) 적용에 따른 발광 영역 감소를 보상할 수 있다. 이 경우 발광 영역은 증가하므로 전류 공급 라인(VDD)의 네트 형태에 의해 크로스토크를 방지할 뿐만 아니라 발광 영역도 증가시킬 수 있다. Similarly, instead of making the shared vertical-current supply line (V-VDD) 254 16 [μm] as before, it is possible to increase the light emitting area, by doing this the horizontal-current supply line (H-VDD) The reduction in the emission area according to the application may be compensated. In this case, since the light emitting area is increased, not only crosstalk is prevented by the net shape of the current supply line VDD, but also the light emitting area can be increased.

상기한 본 발명의 제3 실시예에서는 유기전계발광 소자(EL)를 구동하기 위해 PMOS 트랜지스터를 일례로 설명하였으나, 당업자라면 상기한 제2 실시예에서 설명한 바와 같이 NMOS 트랜지스터로 구현할 수 있음은 자명하다.In the above-described third embodiment of the present invention, the PMOS transistor is described as an example to drive the organic light emitting device EL. However, it will be apparent to those skilled in the art that the NMOS transistor can be implemented as described in the above-described second embodiment. .

이상에서 설명한 본 발명의 제3 실시예에서는 2개의 단위 픽셀을 하나의 유니트로 하여 하나의 수직-전류 공급 라인이 공유하는 구성하고, 픽셀마다 수평-전류 공급 라인을 구비시켜 네트 형태의 전류 공급 라인을 형성하는 것을 설명하였 다.In the third embodiment of the present invention described above, one vertical-current supply line is configured to share two unit pixels as one unit, and the horizontal current supply line is provided for each pixel to provide a net current supply line. It was described to form a.

하지만, 전원전압이 직접 인가되는 수직-전류 공급 라인의 시작 영역에 대응하는 일정 수의 픽셀에는 상기 수평-전류 공급 라인의 형성을 생략하고, 상기 수직-전류 공급 라인의 중간 영역에 대응하는 일정 수의 픽셀에는 일정 빈도수로 상기 수평-전류 공급 라인을 형성하며, 상기 수직-전류 공급 라인의 끝 영역에 대응하는 일정 수의 픽셀에는 매 픽셀마다 상기 수평-전류 공급 라인을 형성할 수도 있다. However, the formation of the horizontal-current supply line is omitted in a predetermined number of pixels corresponding to the start area of the vertical-current supply line to which the power supply voltage is directly applied, and the predetermined number corresponding to the middle region of the vertical-current supply line is omitted. The horizontal-current supply line may be formed in a pixel at a predetermined frequency, and the horizontal-current supply line may be formed in every pixel in a predetermined number of pixels corresponding to the end region of the vertical-current supply line.

물론, 상기 전원전압을 수직-전류 공급 라인의 양단에 인가하는 경우에는 상기 수직-전류 공급 라인의 중간 영역에 대응하는 일정 수의 픽셀에만 일정 빈도수로 상기 수평-전류 공급 라인을 형성하는 것이 바람직하다.
Of course, when the power supply voltage is applied to both ends of the vertical-current supply line, it is preferable to form the horizontal-current supply line at a predetermined frequency only in a predetermined number of pixels corresponding to the middle region of the vertical-current supply line. .

<제4 실시예><Fourth Embodiment>

도 27은 본 발명의 제4 실시예에 따른 유기전계발광 표시장치의 단위 픽셀 및 인접 픽셀들을 설명하기 위한 등가회로도이다.27 is an equivalent circuit diagram illustrating a unit pixel and adjacent pixels of an organic light emitting display device according to a fourth embodiment of the present invention.

도 27을 참조하면, 본 발명의 제4 실시예에 따른 단위 픽셀은 p번째 주사 신호를 전달하는 p번째 주사 라인(Gp)과, g번째 데이터 신호를 전달하는 g번째 데이터 라인(Dg)과, 제1 전원전압을 전달하는 g번째 수직-전류 공급 라인(V-Vddg)에 의해 정의되는 영역에 형성된 제1 및 제2 스위칭 트랜지스터(QS1, QS2), 스토리지 캐패시터(CST), 구동 트랜지스터(QD) 및 유기 EL 소자(EL)로 구성되고, 제2 전원전압을 전달하는 p번째 수평-전류 공급 라인(H-Vddp)이 상기 주사 라인(Gp)과 평행하게 형성되어, 상기 수직-전류 공급 라인(V-Vddg)과 연결된다. Referring to FIG. 27, a unit pixel according to a fourth exemplary embodiment of the present invention may include a p th scan line Gp transmitting a p th scan signal, a g th data line Dg transferring a g th data signal, First and second switching transistors QS1 and QS2, storage capacitors CST, and driving transistors QD formed in a region defined by a g-th vertical-current supply line V-Vddg that transfers a first power supply voltage. And a p-th horizontal-current supply line H-Vddp, which is composed of an organic EL element EL and transmits a second power supply voltage, in parallel with the scan line Gp, thereby forming the vertical-current supply line ( V-Vddg).

또한, 상기 단위 픽셀에 가로 방향으로 인접하는 제1 인접 픽셀은 p번째 주사 신호를 전달하는 p번째 주사 라인(Gp)과, g+1번째 데이터 신호를 전달하는 g+1번째 데이터 라인(Dg+1)과, 제1 전원전압을 전달하는 g+1번째 수직-전류 공급 라인(V-Vddg+1)에 의해 정의되는 영역에 형성된 제1 및 제2 스위칭 트랜지스터(QS1, QS2), 스토리지 캐패시터(CST), 구동 트랜지스터(QD) 및 유기 EL 소자(EL)로 구성되고, 상기 수직-전류 공급 라인(V-Vddg+1)은 상기 수평-전류 공급 라인(H-Vddp)과 연결된다. The first adjacent pixel horizontally adjacent to the unit pixel includes a pth scan line Gp for transmitting a pth scan signal and a g + 1th data line Dg + for transmitting a g + 1th data signal. 1), first and second switching transistors QS1 and QS2 and storage capacitors formed in a region defined by a g + 1 th vertical-current supply line V-Vddg + 1 that transfers a first power voltage. CST), driving transistor QD, and organic EL element EL, and the vertical-current supply line V-Vddg + 1 is connected to the horizontal-current supply line H-Vddp.

또한, 상기 단위 픽셀에 세로 방향으로 인접하는 제2 인접 픽셀은 p+1번째 주사 신호를 전달하는 p+1번째 주사 라인(Gp+1)과, g번째 데이터 신호를 전달하는 g번째 데이터 라인(Dg)과, 제1 전원전압을 전달하는 g번째 수직-전류 공급 라인(V-Vddg)에 의해 정의되는 영역에 형성된 제1 및 제2 스위칭 트랜지스터(QS1, QS2), 스토리지 캐패시터(CST), 구동 트랜지스터(QD) 및 유기 EL 소자(EL)로 구성되고, 상기 수직-전류 공급 라인(V-Vddg)은 상기 수평-전류 공급 라인(H-Vddp)과 연결된다. In addition, a second adjacent pixel vertically adjacent to the unit pixel includes a p + 1 th scan line Gp + 1 that transmits a p + 1 th scan signal and a g th data line that transfers a g th data signal ( Dg) and the first and second switching transistors QS1 and QS2, the storage capacitor CST, and the driving formed in the region defined by the g-th vertical-current supply line V-Vddg that transfers the first power voltage. Comprising a transistor QD and an organic EL element EL, the vertical-current supply line V-Vddg is connected to the horizontal-current supply line H-Vddp.

또한, 상기 단위 픽셀에 대각선 방향으로 인접하는 제3 인접 픽셀은 p+1번째 주사 신호를 전달하는 p+1번째 주사 라인(Gp+1)과, g+1번째 데이터 신호를 전달하는 g+1번째 데이터 라인(Dg+1)과, 제1 전원전압을 전달하는 g+1번째 수직-전류 공급 라인(V-Vddg+1)에 의해 정의되는 영역에 형성된 제1 및 제2 스위칭 트랜지스터(QS1, QS2), 스토리지 캐패시터(CST), 구동 트랜지스터(QD) 및 유기 EL 소자(EL)로 구성되고, 상기 수직-전류 공급 라인(V-Vddg+1)은 상기 수평-전류 공급 라인(H-Vddp)과 연결된다. In addition, a third adjacent pixel diagonally adjacent to the unit pixel includes a p + 1 th scan line Gp + 1 which transmits a p + 1 th scan signal and a g + 1 which transmits a g + 1 th data signal. The first and second switching transistors QS1 formed in the region defined by the first data line Dg + 1 and the g + 1th vertical-current supply line V-Vddg + 1 that transfers the first power voltage. QS2), a storage capacitor CST, a driving transistor QD, and an organic EL element EL, and the vertical-current supply line V-Vddg + 1 is the horizontal-current supply line H-Vddp. Connected with

즉, 수직-전류 공급 라인(V-Vddg)(V-Vddg+1)들은 데이터 라인을 형성할 때 상기 데이터 라인과 평행한 방향, 즉 수직 방향으로 형성되고, 각 수직-전류 공급 라인에는 주사 라인 수만큼의 화소가 연결된다.That is, the vertical-current supply lines V-Vddg (V-Vddg + 1) are formed in a direction parallel to the data line, that is, in a vertical direction when forming the data line, and each scan line has a scan line. As many pixels are connected.

또한, 수평-전류 공급 라인(H-Vddp)은 주사 라인을 형성할 때 상기 주사 라인과 평행한 방향, 즉 수평 방향으로 형성되고, 교차하는 수직-전류 공급 라인(V-Vddg)(V-Vddg+1)과 연결된다.Further, the horizontal-current supply line H-Vddp is formed in a direction parallel to the scan line, that is, in the horizontal direction when forming the scan line, and intersects the vertical-current supply line V-Vddg (V-Vddg). +1).

한편, 상기한 도 27에서 도시한 유기전계발광 표시장치의 단위 픽셀 및 인접 픽셀들에 대한 레이아웃 평면도는 상기한 도 8이나 도 26에서 설명한 내용으로부터 당업자라면 용이하게 발명할 수 있으므로 이에 대해서는 설명을 생략한다.Meanwhile, the layout plan view of the unit pixel and the adjacent pixels of the organic light emitting display device illustrated in FIG. 27 may be easily invented by those skilled in the art from the above descriptions of FIGS. 8 and 26, and thus description thereof is omitted. do.

상기한 본 발명의 제4 실시예에서는 유기전계발광 소자(EL)를 구동하기 위해 PMOS 트랜지스터를 일례로 설명하였으나, 당업자라면 상기한 제2 실시예에서 설명한 바와 같이 NMOS 트랜지스터로 구현할 수 있음은 자명하다.In the above-described fourth embodiment of the present invention, the PMOS transistor is described as an example to drive the organic light emitting device EL. However, it will be apparent to those skilled in the art that the NMOS transistor can be implemented as described in the second embodiment. .

이상에서 설명한 본 발명의 제4 실시예에서는 수직-전류 공급 라인을 갖는 픽셀중 서로 세로로 인접하는 2개의 픽셀마다 하나의 수평-전류 공급 라인을 구비시켜 네트 형태의 전류 공급 라인을 형성하는 것을 설명하였다.In the fourth embodiment of the present invention described above, a net-type current supply line is formed by providing one horizontal-current supply line for each of two pixels vertically adjacent to each other among the pixels having the vertical-current supply line. It was.

하지만, 전원전압이 직접 인가되는 수직-전류 공급 라인의 시작 영역에 대응하는 일정 수의 픽셀에는 상기 수평-전류 공급 라인의 형성을 생략하고, 상기 수직-전류 공급 라인의 중간 영역에 대응하는 일정 수의 픽셀에는 일정 빈도수로 상기 수평-전류 공급 라인을 형성하며, 상기 수직-전류 공급 라인의 끝 영역에 대응하는 일정 수의 픽셀에는 매 픽셀마다 상기 수평-전류 공급 라인을 형성할 수도 있다. However, the formation of the horizontal-current supply line is omitted in a predetermined number of pixels corresponding to the start area of the vertical-current supply line to which the power supply voltage is directly applied, and the predetermined number corresponding to the middle region of the vertical-current supply line is omitted. The horizontal-current supply line may be formed in a pixel at a predetermined frequency, and the horizontal-current supply line may be formed in every pixel in a predetermined number of pixels corresponding to the end region of the vertical-current supply line.

물론, 상기 전원전압을 수직-전류 공급 라인의 양단에 인가하는 경우에는 상기 수직-전류 공급 라인의 중간 영역에 대응하는 일정 수의 픽셀에만 일정 빈도수로 상기 수평-전류 공급 라인을 형성하는 것이 바람직하다.
Of course, when the power supply voltage is applied to both ends of the vertical-current supply line, it is preferable to form the horizontal-current supply line at a predetermined frequency only in a predetermined number of pixels corresponding to the middle region of the vertical-current supply line. .

<제5 실시예><Fifth Embodiment>

도 28은 본 발명의 제5 실시예에 따른 유기전계발광 표시 장치의 단위 픽셀을 설명하기 위한 평면도이고, 도 29는 상기한 도 28의 절단선 B-B'으로 절단한 단면도이다.FIG. 28 is a plan view illustrating a unit pixel of an organic light emitting display device according to a fifth exemplary embodiment of the present invention, and FIG. 29 is a cross-sectional view taken along the cutting line B-B ′ of FIG. 28.

도 28을 참조하면, 본 발명의 제5 실시예에 따른 유기전계발광 패널은 수직 방향의 데이터 라인(330)의 형성시 수직-전류 공급 라인(V-VDD)(332)을 형성하고, 픽셀 전극층(또는, ITO)(350)의 형성시 평면상에서 관찰되는 주사 라인(310)에 중첩되도록 수평-전류 공급 라인(H-VDD)(352)을 형성한다. Referring to FIG. 28, the organic light emitting panel according to the fifth embodiment of the present invention forms a vertical-current supply line (V-VDD) 332 when the data line 330 is formed in the vertical direction, and the pixel electrode layer. In forming the ITO 350, a horizontal-current supply line (H-VDD) 352 is formed to overlap the scan line 310 observed on the plane.

상기 수직-전류 공급 라인(332)과 상기 수평-전류 공급 라인(352)은 콘택홀(346)을 통해 접합시켜 네트 형태로 구성하므로써, 유기전계발광 패널의 저항을 최소화한다. 이때, 상기 수평-전류 공급 라인(H-VDD)(130)이나 상기 수직-전류 공급 라인(V-VDD)(154)은 대략 8[㎛] 폭을 갖는 저저항 배선을 사용하는 것이 바람직하다. The vertical-current supply line 332 and the horizontal-current supply line 352 are bonded to each other through the contact hole 346 to form a net, thereby minimizing the resistance of the organic light emitting panel. In this case, the horizontal-current supply line (H-VDD) 130 or the vertical-current supply line (V-VDD) 154 may preferably use a low resistance wire having a width of about 8 [μm].                     

도 28 및 도 29를 참조하면, 기판(301) 위에는 절연막(303)이 형성된다. 여기서, 상기 기판(301)은 투명 기판이고, 기판으로 사용 가능한 투명 기판의 전형적인 예는 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정 유리 기판을 포함한다. 그러나, 기판용 물질은 제조 공정시 높은 처리 온도에 대해 저항성을 갖는 것이 바람직하다. 28 and 29, an insulating film 303 is formed on the substrate 301. Here, the substrate 301 is a transparent substrate, and typical examples of the transparent substrate that can be used as the substrate include a glass substrate, a quartz substrate, a glass ceramic substrate, and a crystalline glass substrate. However, it is preferred that the substrate material be resistant to high processing temperatures in the manufacturing process.

상기 절연막(303) 위에 형성되는 구동 트랜지스터(QD)는 제1 소오스 영역, 제1 채널 형성 영역, 제1 드레인 영역을 포함하는 제1 액티브층(305)과, 상기 제1 액티브층(305) 위에 형성되면서 상기 제1 소오스 영역과 제1 드레인 영역을 노출시키는 게이트 절연막(309)과, 상기 게이트 절연막(309) 위에 형성되는 제1 게이트 전극(314)과, 상기 제1 게이트 전극(334)과 게이트 절연막(309) 위에 형성되면서 상기 제1 소오스 영역과 제1 드레인 영역을 노출시키는 제1 층간 절연막(320)과, 상기 제1 층간 절연막(320) 위에 형성되면서 상기 제1 소오스 영역에 연결되는 제1 소오스 전극(332)과, 그리고 상기 제1 층간 절연막(320) 위에 형성되면서 제1 드레인 영역에 연결되는 제1 드레인 전극(334)을 포함한다. The driving transistor QD formed on the insulating layer 303 may include a first active layer 305 including a first source region, a first channel formation region, and a first drain region, and a first active layer 305 on the first active layer 305. A gate insulating layer 309 that is formed to expose the first source region and the first drain region, a first gate electrode 314 formed on the gate insulating layer 309, and a first gate electrode 334 and a gate A first interlayer insulating layer 320 formed on the insulating layer 309 to expose the first source region and the first drain region, and a first interlayer insulating layer 320 formed on the first interlayer insulating layer 320 and connected to the first source region. A source electrode 332 and a first drain electrode 334 formed on the first interlayer insulating layer 320 and connected to the first drain region.

상기 절연막(303) 위에 형성되는 스위칭 트랜지스터(QS)는 제2 소오스 영역, 제2 채널 형성 영역, 제2 드레인 영역을 포함하는 제2 액티브층(307)과, 상기 제2 액티브층(307) 위에 형성되면서 상기 제2 소오스 영역과 제2 드레인 영역을 노출시키는 게이트 절연막(309)과, 상기 게이트 절연막(309) 위에 형성되는 제2 게이트 전극(312)과, 상기 제2 게이트 전극(312)과 게이트 절연막(309) 위에 형성되면서 상기 제2 소오스 영역과 제2 드레인 영역을 노출시키는 제1 층간 절연막(320)과, 상기 제1 층간 절연막(320) 위에 형성되면서 상기 제2 소오스 영역에 연결되는 제2 소오스 전극(330)과, 그리고 상기 제1 층간 절연막(320) 위에 형성되면서 제2 드레인 영역에 연결되는 제2 드레인 전극(336)을 포함한다.The switching transistor QS formed on the insulating layer 303 includes a second active layer 307 including a second source region, a second channel formation region, and a second drain region, and on the second active layer 307. A gate insulating layer 309 which is formed to expose the second source region and the second drain region, a second gate electrode 312 formed on the gate insulating layer 309, and a second gate electrode 312 and a gate A first interlayer insulating layer 320 formed on the insulating layer 309 to expose the second source region and the second drain region, and a second interlayer insulating layer 320 formed on the first interlayer insulating layer 320 and connected to the second source region. A source electrode 330 and a second drain electrode 336 formed on the first interlayer insulating layer 320 and connected to the second drain region.

한편, 주사 라인(310) 위에는 수평 방향으로 형성된 수평-전류 공급 라인(352)이 형성되고, 제2 층간 절연막(340)에 형성된 콘택홀(346)을 경유하여 수직 방향으로 하부에 형성된 상기 수직-전류 공급 라인(332)과 연결된다.On the other hand, a horizontal-current supply line 352 formed in the horizontal direction is formed on the scan line 310, and the vertical-formed lower portion is formed in the vertical direction via the contact hole 346 formed in the second interlayer insulating layer 340. It is connected with the current supply line 332.

상기 구동 트랜지스터(QD), 수직-전류 공급 라인(332) 및 스위칭 트랜지스터(QS) 위에는 제2 층간 절연막(340)이 형성된다.A second interlayer insulating layer 340 is formed on the driving transistor QD, the vertical-current supply line 332, and the switching transistor QS.

ITO와 같은 도전성 산화물로 이루어지는 픽셀 전극층(350)은 제2 층간 절연막(340)을 개구시킨 홀을 경유하여 하부에 구비되는 구동 트랜지스터(QD)의 소오스 전극(342)과 연결된다. 물론, 상기한 ITO외에 알루미늄 계열의 메탈층, 몰리브덴 계열의 메탈층 등 다양한 메탈층의 적용이 가능하다.The pixel electrode layer 350 made of a conductive oxide such as ITO is connected to the source electrode 342 of the driving transistor QD provided in the lower portion via the hole in which the second interlayer insulating layer 340 is opened. Of course, in addition to the above-described ITO, various metal layers such as aluminum-based metal layers and molybdenum-based metal layers may be applied.

픽셀 전극층(350) 위에는 발광 영역을 정의하는 격벽(360)이 형성되고, 격벽(360)이 미형성된 영역을 위주로 EL 층(370)이 형성되며, 상기 EL 층(370) 위 및 격벽(360) 위에는 대향 전극층(380)이, 상기 대향 전극층(380) 위에는 보호층(390)이 순차적으로 형성된다. 상기 픽셀 전극층(350)이 애노드(또는 정극성) 역할을 수행하면, 상기 대향 전극층(380)은 캐소드(또는 부극성) 역할을 수행하고, 상기 픽셀 전극층(350)이 캐소드 역할을 수행하면, 상기 대향 전극층(380)은 애노드 역할을 수행한다.A partition wall 360 defining a light emitting area is formed on the pixel electrode layer 350, and an EL layer 370 is formed around an area in which the partition wall 360 is not formed, and on the EL layer 370 and the partition wall 360. The counter electrode layer 380 is formed thereon, and the protective layer 390 is sequentially formed on the counter electrode layer 380. When the pixel electrode layer 350 serves as an anode (or positive polarity), the counter electrode layer 380 serves as a cathode (or negative polarity), and when the pixel electrode layer 350 serves as a cathode, the The counter electrode layer 380 serves as an anode.

여기서, 상기 EL 층(370)은 적층 구조로 형성될 때, 보다 더 나은 발광 효율 을 얻을 수 있다. 통상적으로, 상기 EL 층(370)은 상기 픽셀 전극층(350) 위에 정공 주입층, 정공 수송층, 발광층 및 전자 수송층을 차례대로 형성함으로서 형성된다. 대신에, 상기 EL 층(370)은 정공 수송층, 발광층, 및 전자 수송층이 이러한 차례로 형성된 적층 구조 또는 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 및 전자 주입층이 이러한 차례로 형성된 적층 구조를 취할 수 있다.Here, when the EL layer 370 is formed in a laminated structure, better luminous efficiency can be obtained. Typically, the EL layer 370 is formed by sequentially forming a hole injection layer, a hole transporting layer, a light emitting layer, and an electron transporting layer on the pixel electrode layer 350. Instead, the EL layer 370 may have a laminated structure in which a hole transporting layer, a light emitting layer, and an electron transporting layer are sequentially formed, or a laminated structure in which a hole injection layer, a hole transporting layer, a light emitting layer, an electron transporting layer, and an electron injection layer are formed in this order. have.

만일, 본 발명에 따른 유기전계발광 표시장치가 독립 발광과 바텀 발광 방식을 갖는 경우에는 상기 EL 층(370)은 RGB 중 어느 하나의 광을 발광하는 유기발광층이고, 상기 대향 전극층(380)은 금속 전극인 것이 바람직하다.If the organic light emitting display device according to the present invention has an independent light emission and a bottom light emission method, the EL layer 370 is an organic light emitting layer that emits light of any one of RGB, and the counter electrode layer 380 is made of metal. It is preferable that it is an electrode.

또한, 독립 발광과 탑 발광 방식을 갖는 경우에는 상기 EL 층(370)은 RGB 중 어느 하나의 광을 발광하는 유기발광층이고, 상기 대향 전극층(380)은 ITO와 같은 투명 전극인 것이 바람직하다.In addition, in the case of the independent light emission and the top light emission method, the EL layer 370 is an organic light emitting layer that emits light of any one of RGB, and the counter electrode layer 380 is preferably a transparent electrode such as ITO.

도 30 내지 도 34는 상기한 도 28의 제조 방법을 설명하기 위한 평면도들이다.30 to 34 are plan views illustrating the manufacturing method of FIG. 28 described above.

도 30을 참조하면, 기판 위에 형성된 절연막(도 29의 303) 위에 구동 트랜지스터를 정의하기 위한 제1 액티브층(305)과 스위칭 트랜지스터를 정의하기 위한 제2 액티브층(307)을 형성한다. 상기 제1 및 제2 액티브층(305, 307)은 폴리-실리콘(poly-Si)층, 아몰퍼스-실리콘(a-Si)층, 나노 와이어층, 싱글 크리스탈층, 나노 크리스탈층일 수 있다.Referring to FIG. 30, a first active layer 305 for defining a driving transistor and a second active layer 307 for defining a switching transistor are formed on an insulating film 303 of FIG. 29 formed on a substrate. The first and second active layers 305 and 307 may be a poly-silicon layer, an amorphous silicon layer, a nanowire layer, a single crystal layer, or a nanocrystal layer.

도 31을 참조하면, 상기 제1 및 제2 액티브층(305, 307)이 형성된 기판 위에 게이트 절연막(309)을 형성하고, 메탈층(미도시)을 형성한 후 패터닝하여 수평 방 향의 주사 라인(310)과, 주사 라인(310)으로부터 연장된 게이트 전극(312)과, 수직 방향의 스토리지 캐패시터용 라인(314)을 형성한다. 도면상에서는 단일 게이트 구조를 갖는 스위칭 트랜지스터를 도시하나, 2개 이상의 다중 게이트 구조를 갖는 스위칭 트랜지스터인 경우에도 가능하다. 상기 게이트 절연막(309)은 기판 전면에 형성될 수도 있고, 향후 형성된 주사 라인 및 게이트 전극에 대응해서 형성될 수도 있다.Referring to FIG. 31, a gate insulating film 309 is formed on a substrate on which the first and second active layers 305 and 307 are formed, a metal layer (not shown) is formed, and then patterned to form a scan line in a horizontal direction. 310, a gate electrode 312 extending from the scan line 310, and a storage capacitor line 314 in the vertical direction are formed. In the drawings, a switching transistor having a single gate structure is illustrated, but the switching transistor having two or more multi-gate structures is possible. The gate insulating layer 309 may be formed on the entire surface of the substrate, or may be formed to correspond to the scan line and the gate electrode formed in the future.

도 32를 참조하면, 상기 주사 라인(310) 및 게이트 전극(312)이 형성된 기판 위에 제1 층간 절연막(320)을 형성하고, 구동 트랜지스터(QD)의 제1 액티브층(305) 양단에 제1 및 제2 콘택홀(321, 322)을 형성하고, 스위칭 트랜지스터(QS)의 제2 액티브층(307) 양단에 제3 및 제4 콘택홀(323, 324)을 형성하며, 구동 트랜지스터(QD)의 게이트 전극과 스위칭 트랜지스터(QS)의 드레인 전극과의 연결을 위한 제5 콘택홀(325)을 형성한다.Referring to FIG. 32, a first interlayer insulating layer 320 is formed on a substrate on which the scan line 310 and the gate electrode 312 are formed, and a first end is disposed across the first active layer 305 of the driving transistor QD. And second contact holes 321 and 322, third and fourth contact holes 323 and 324 are formed across the second active layer 307 of the switching transistor QS, and the driving transistor QD. A fifth contact hole 325 is formed to connect the gate electrode of the gate electrode and the drain electrode of the switching transistor QS.

도 33을 참조하면, 수직 방향의 데이터 라인(330)과, 수직-전류 공급 라인(332)과, 상기 구동 트랜지스터(QD)의 소오스 전극 형성을 위한 제1 패턴(334)과, 상기 스위칭 트랜지스터(QS)의 드레인 전극 형성을 위한 제2 패턴(336)을 형성한다.Referring to FIG. 33, a data line 330 in a vertical direction, a vertical-current supply line 332, a first pattern 334 for forming a source electrode of the driving transistor QD, and the switching transistor ( A second pattern 336 for forming a drain electrode of QS is formed.

이어, 제2 층간 절연막(340)을 형성하고, 제6 및 제7 콘택홀(342, 346)을 형성한다. 상기 제6 콘택홀(342)은 향후 형성된 픽셀 전극과의 연결을 위해 상기 구동 트랜지스터(QD)의 소오스 전극을 노출시키고, 상기 제7 콘택홀(346)은 향후 형성될 수평-전류 공급 라인(352)과의 연결을 위해 상기 수직-전류 공급 라인(332)의 일부를 노출시킨다.Next, a second interlayer insulating layer 340 is formed, and sixth and seventh contact holes 342 and 346 are formed. The sixth contact hole 342 exposes a source electrode of the driving transistor QD to be connected to a pixel electrode formed in the future, and the seventh contact hole 346 is a horizontal-current supply line 352 to be formed in the future. A portion of the vertical-current supply line 332 is exposed for connection with

도 34를 참조하면, 픽셀 전극 형성을 위한 ITO(350)을 형성하고, 평면상에서 관찰할 때 하부에 형성된 주사 라인(310)에 중첩되도록 수평-전류 공급 라인(352)을 형성한다. Referring to FIG. 34, an ITO 350 for forming a pixel electrode is formed, and a horizontal-current supply line 352 is formed to overlap the scan line 310 formed at the bottom when viewed on a plane.

상기 픽셀 전극층(350)이나 수평-전류 공급 라인(352)은 전면적으로 형성된 ITO층을 패터닝하여 형성될 수도 있고, 별도의 마스크를 통해 픽셀 전극 영역과 수평-전류 공급 라인 영역에만 ITO층을 형성될 수도 있다.The pixel electrode layer 350 or the horizontal-current supply line 352 may be formed by patterning an entire surface of the ITO layer, and the ITO layer may be formed only in the pixel electrode region and the horizontal-current supply line region through separate masks. It may be.

별도의 도면을 통해 도시하지는 않았지만, 발광 영역을 정의하면서 향후 유기발광층(또는 EL층)을 수용하기 위한 격벽(360), 상기 격벽(360)이 미형성된 영역을 위주로 EL층(370), 상기 EL층(370) 위 및 격벽(360) 위에는 대향 전극층(380), 상기 대향 전극층(380) 위에는 보호층(390)을 순차적으로 형성한다.Although not shown through separate drawings, the partition wall 360 for accommodating the organic light emitting layer (or EL layer) in the future while defining the emission area, and the EL layer 370 and the EL around the area where the partition wall 360 is not formed. The counter electrode layer 380 is formed on the layer 370 and the partition wall 360, and the passivation layer 390 is sequentially formed on the counter electrode layer 380.

상기한 본 발명의 제5 실시예에서는 유기전계발광 소자(EL)를 구동하기 위해 PMOS 트랜지스터를 일례로 설명하였으나, 당업자라면 상기한 제2 실시예에서 설명한 바와 같이 NMOS 트랜지스터로 구현할 수 있음은 자명하다.In the above-described fifth embodiment of the present invention, the PMOS transistor is described as an example to drive the organic light emitting device EL. However, it will be apparent to those skilled in the art that the NMOS transistor can be implemented as described in the above-described second embodiment. .

당업자라면, 전원전압이 직접 인가되는 수직-전류 공급 라인의 시작 영역에 대응하는 일정 수의 픽셀에는 상기 수평-전류 공급 라인의 형성을 생략하고, 상기 수직-전류 공급 라인의 중간 영역에 대응하는 일정 수의 픽셀에는 일정 빈도수로 상기 수평-전류 공급 라인을 형성하며, 상기 수직-전류 공급 라인의 끝 영역에 대응하는 일정 수의 픽셀에는 매 픽셀마다 상기 수평-전류 공급 라인을 형성할 수도 있다. A person skilled in the art omits the formation of the horizontal-current supply line in a predetermined number of pixels corresponding to the start region of the vertical-current supply line to which a power supply voltage is directly applied, and the constant corresponding to the middle region of the vertical-current supply line. The horizontal-current supply line may be formed in a certain number of pixels, and the horizontal-current supply line may be formed in every pixel in a predetermined number of pixels corresponding to an end region of the vertical-current supply line.                     

물론, 상기 전원전압을 수직-전류 공급 라인의 양단에 인가하는 경우에는 상기 수직-전류 공급 라인의 중간 영역에 대응하는 일정 수의 픽셀에만 일정 빈도수로 상기 수평-전류 공급 라인을 형성하는 것이 바람직하다.
Of course, when the power supply voltage is applied to both ends of the vertical-current supply line, it is preferable to form the horizontal-current supply line at a predetermined frequency only in a predetermined number of pixels corresponding to the middle region of the vertical-current supply line. .

<제6 실시예>Sixth Example

도 35는 본 발명의 제6 실시예에 따른 유기전계발광 표시 장치의 단위 픽셀을 설명하기 위한 평면도이고, 도 36은 상기한 도 35의 절단선 C-C'으로 절단한 단면도이다.FIG. 35 is a plan view illustrating a unit pixel of an organic light emitting display device according to a sixth embodiment of the present invention, and FIG. 36 is a cross-sectional view taken along the line C-C ′ of FIG. 35.

도 35 및 도 36을 참조하면, 본 발명의 제6 실시예에 따른 유기전계발광 패널은 수평 방향의 주사 라인(410)의 형성시 수평-전류 공급라인(413)을 형성하고, 수직 방향의 데이터 라인(430)의 형성시 제1 수직-전류 공급 라인(432)을 형성하며, 픽셀 전극층(또는, ITO)(450)의 형성시 상기 데이터 라인(430)에 중첩되도록 제2 수직-전류 공급 라인(452)을 형성한다. 35 and 36, the organic light emitting panel according to the sixth embodiment of the present invention forms a horizontal-current supply line 413 when the scan line 410 is formed in the horizontal direction, and the data in the vertical direction. The first vertical-current supply line 432 is formed in the formation of the line 430, and the second vertical-current supply line overlaps the data line 430 in the formation of the pixel electrode layer (or ITO) 450. And form 452.

상기 수평-전류 공급 라인(413)과 상기 제1 수직-전류 공급 라인(432)은 콘택홀(426)을 통해 접합시키고, 상기 수평-전류 공급 라인(413)과 상기 제2 수직-전류 공급 라인(432)은 콘택홀(442)을 통해 접합시켜 네트 형태로 구성하므로써, 유기전계발광 패널의 저항을 최소화한다.The horizontal-current supply line 413 and the first vertical-current supply line 432 are bonded through the contact hole 426, and the horizontal-current supply line 413 and the second vertical-current supply line 432 is formed in a net form by bonding through the contact hole 442, thereby minimizing the resistance of the organic light emitting panel.

상기한 도 35 및 도 36의 평면도나 단면도에 대한 설명은 상기한 도 28 및 도 29에서 설명한 바와 유사하므로 그에 대한 상세한 설명은 생략한다. 이하, 본 발명의 제6 실시예에 따른 제조 방법에 대해서 첨부하는 도면을 참조하여 설명한 다.The descriptions of the plan views and cross-sectional views of FIGS. 35 and 36 are similar to those described with reference to FIGS. 28 and 29, and thus a detailed description thereof will be omitted. Hereinafter, a manufacturing method according to a sixth embodiment of the present invention will be described with reference to the accompanying drawings.

도 37 내지 도 41은 상기한 도 35의 제조 방법을 설명하기 위한 평면도들이다.37 to 41 are plan views illustrating the manufacturing method of FIG. 35 described above.

도 37을 참조하면, 기판 위에 형성된 절연막(도 29의 403) 위에 구동 트랜지스터(QD)를 정의하기 위한 제1 액티브층(405)과 스위칭 트랜지스터(QS)를 정의하기 위한 제2 액티브층(407)을 형성한다. 상기 제1 및 제2 액티브층(405, 407)은 폴리-실리콘(poly-Si)층, 아몰퍼스-실리콘(a-Si)층, 나노 와이어층, 싱글 크리스탈층, 나노 크리스탈층일 수 있다.Referring to FIG. 37, a first active layer 405 for defining a driving transistor QD and a second active layer 407 for defining a switching transistor QS are formed on an insulating layer 403 of FIG. 29 formed on a substrate. To form. The first and second active layers 405 and 407 may be poly-silicon layers, amorphous silicon layers, nanowire layers, single crystal layers, or nanocrystal layers.

도 38을 참조하면, 상기 제1 및 제2 액티브층(405, 407)이 형성된 기판 위에 게이트 절연막(409)을 형성하고, 메탈층(미도시)을 형성한 후 패터닝하여 수평 방향의 주사 라인(410)과, 상기 주사 라인(410)으로부터 연장된 게이트 전극(412)과, 수평 방향의 수평-전류 공급라인(413)과, 수직 방향의 스토리지 캐패시터용 라인(414)을 형성한다. 도면상에서는 단일 게이트 구조를 갖는 스위칭 트랜지스터를 도시하나, 2개 이상의 다중 게이트 구조를 갖는 스위칭 트랜지스터인 경우에도 가능하다. 상기 게이트 절연막(409)은 기판 전면에 형성될 수도 있고, 향후 형성된 주사 라인 및 게이트 전극에 대응해서 형성될 수도 있다.Referring to FIG. 38, a gate insulating film 409 is formed on a substrate on which the first and second active layers 405 and 407 are formed, a metal layer is formed, and then patterned to form a scan line in a horizontal direction. 410, a gate electrode 412 extending from the scan line 410, a horizontal-current supply line 413 in a horizontal direction, and a line 414 for a storage capacitor in a vertical direction. In the drawings, a switching transistor having a single gate structure is illustrated, but the switching transistor having two or more multi-gate structures is possible. The gate insulating layer 409 may be formed on the entire surface of the substrate, or may be formed to correspond to the scan line and the gate electrode formed in the future.

도 39를 참조하면, 상기 주사 라인(410) 및 게이트 전극(412)이 형성된 기판 위에 제1 층간 절연막(420)을 형성하고, 상기 구동 트랜지스터(QD)의 제1 액티브층(405) 양단에 제1 및 제2 콘택홀(421, 422)을 형성하고, 상기 스위칭 트랜지스터(QS)의 제2 액티브층(407) 양단에 제3 및 제4 콘택홀(423, 424)을 형성하며, 상기 구동 트랜지스터(QD)의 게이트 전극과 스위칭 트랜지스터(QS)의 드레인 전극과의 연결을 위한 제5 콘택홀(425)을 형성하고, 상기 수평-전류 공급라인(413)과 상기 제1 수직-전류 공급 라인(432)과의 연결을 위한 제6 콘택홀(426)을 형성한다.Referring to FIG. 39, a first interlayer insulating layer 420 is formed on a substrate on which the scan line 410 and the gate electrode 412 are formed, and are formed on both ends of the first active layer 405 of the driving transistor QD. First and second contact holes 421 and 422 are formed, and third and fourth contact holes 423 and 424 are formed at both ends of the second active layer 407 of the switching transistor QS. A fifth contact hole 425 is formed to connect the gate electrode of QD and the drain electrode of the switching transistor QS, and the horizontal-current supply line 413 and the first vertical-current supply line A sixth contact hole 426 for connecting with the 432 is formed.

도 40을 참조하면, 수직 방향의 데이터 라인(430)과, 제1 수직-전류 공급 라인(432)과, 구동 트랜지스터(QD)의 소오스 전극 형성을 위한 제1 패턴(434)과, 스위칭 트랜지스터(QS)의 드레인 전극 형성을 위한 제2 패턴(436)을 형성한다.Referring to FIG. 40, the data line 430 in the vertical direction, the first vertical-current supply line 432, the first pattern 434 for forming a source electrode of the driving transistor QD, and the switching transistor ( A second pattern 436 for forming the drain electrode of QS is formed.

이어, 제2 층간 절연막(440)을 형성한 후 제7 및 제8 콘택홀(441, 442)을 형성한다. 상기 제7 콘택홀(441)은 향후 형성된 픽셀 전극과의 연결을 위해 제1 패턴(434)의 일부 영역, 즉 상기 구동 트랜지스터(QD)의 소오스 전극을 노출시키고, 상기 제8 콘택홀(442)은 향후 형성될 제2 수직-전류 공급 라인(452)과의 연결을 위해 수평-전류 공급 라인(413)의 일부를 노출시킨다. 상기 제8 콘택홀(442)은 평면상에서 관찰할 때 데이터 라인(430)으로부터 일정 간격 이격되는 것이 바람직하다.Next, after forming the second interlayer insulating layer 440, the seventh and eighth contact holes 441 and 442 are formed. The seventh contact hole 441 exposes a portion of the first pattern 434, that is, a source electrode of the driving transistor QD to connect to the pixel electrode formed in the future, and the eighth contact hole 442. Exposes a portion of the horizontal-current supply line 413 for connection with a second vertical-current supply line 452 to be formed in the future. The eighth contact hole 442 may be spaced apart from the data line 430 by a predetermined distance when viewed on a plane.

도 41을 참조하면, 픽셀 전극 형성을 위한 ITO(450)을 형성하고, 평면상에서 관찰할 때 하부에 형성된 데이터 라인(430)에 중첩되도록 제2 수직-전류 공급 라인(452)을 형성한다. 상기 픽셀 전극층(450)이나 제2 수직-전류 공급 라인(452)은 전면적으로 형성된 ITO층을 패터닝하여 형성될 수도 있고, 별도의 마스크를 통해 픽셀 전극 영역과 수평-전류 공급 라인 영역에만 ITO층이 형성될 수도 있다.Referring to FIG. 41, an ITO 450 for forming a pixel electrode is formed, and a second vertical-current supply line 452 is formed to overlap the data line 430 formed at the bottom when viewed on a plane. The pixel electrode layer 450 or the second vertical-current supply line 452 may be formed by patterning an entire surface of the ITO layer. The ITO layer may be formed only in the pixel electrode region and the horizontal-current supply line region through separate masks. It may be formed.

별도의 도면을 통해 도시하지는 않았지만, 발광 영역을 정의하면서 향후 유기발광층(또는 EL층)을 수용하기 위한 격벽과, 격벽이 미형성된 영역을 위주로 EL 층과, 상기 EL층 위 및 격벽 위에는 대향 전극층과, 대향 전극층 위에는 보호층을 순차적으로 형성한다.Although not shown through separate drawings, a barrier rib for accommodating an organic light emitting layer (or EL layer) in the future while defining a light emitting region, an EL layer mainly on an unformed region of the barrier rib, and an opposite electrode layer on the EL layer and on the barrier rib The protective layer is sequentially formed on the counter electrode layer.

상기한 본 발명의 제6 실시예에서는 유기전계발광 소자(EL)를 구동하기 위해 PMOS 트랜지스터를 일례로 설명하였으나, 당업자라면 상기한 제2 실시예에서 설명한 바와 같이 NMOS 트랜지스터로 구현할 수 있음은 자명하다.
In the sixth embodiment of the present invention, the PMOS transistor is described as an example to drive the organic light emitting device EL. However, it will be apparent to those skilled in the art that the NMOS transistor can be implemented as described in the second embodiment. .

<제7 실시예>Seventh Example

도 42는 본 발명의 제7 실시예에 따른 유기전계발광 표시 장치의 단위 픽셀을 설명하기 위한 평면도이고, 도 43은 상기한 도 42의 절단선 D-D'으로 절단한 단면도이다. FIG. 42 is a plan view illustrating a unit pixel of an organic light emitting display device according to a seventh embodiment of the present invention, and FIG. 43 is a cross-sectional view taken along the cutting line D-D ′ of FIG. 42.

도 42 및 도 43을 참조하면, 본 발명의 제7 실시예에 따른 유기전계발광 패널은 데이터 라인(530)의 형성시 제1 수직-전류 공급 라인(532)을 형성하며, 픽셀 전극층(또는, ITO층)(550)의 형성시 주사 라인(510)에 중첩되도록 수평-전류 공급 라인(552)과, 데이터 라인(530)에 중첩되도록 제2 수직-전류 공급 라인(553)을 형성한다.42 and 43, the organic light emitting panel according to the seventh embodiment of the present invention forms the first vertical-current supply line 532 when the data line 530 is formed, and the pixel electrode layer (or, In forming the ITO layer 550, the horizontal-current supply line 552 is formed to overlap the scan line 510, and the second vertical-current supply line 553 is formed to overlap the data line 530.

상기 수평-전류 공급 라인(552)과 상기 제2 수직-전류 공급 라인(553)은 동일한 ITO 층의 패터닝을 통해 형성되고, 상기 수평-전류 공급 라인(552)과 상기 제1 수직-전류 공급 라인(532)은 콘택홀(546)을 통해 접합되어 네트 형태로 구성하므로써, 유기전계발광 패널의 저항을 최소화한다.The horizontal-current supply line 552 and the second vertical-current supply line 553 are formed by patterning the same ITO layer, and the horizontal-current supply line 552 and the first vertical-current supply line 532 is bonded through the contact hole 546 to form a net, thereby minimizing the resistance of the organic light emitting panel.

상기한 도 42 및 도 43의 평면도나 단면도에 대한 설명은 상기한 도 28 및 도 29에서 설명한 바와 유사하므로 그에 대한 상세한 설명은 생략한다. 이하, 본 발명의 제7 실시예에 따른 제조 방법에 대해서 첨부하는 도면을 참조하여 설명한다.The descriptions of the plan views and cross-sectional views of FIGS. 42 and 43 are similar to those described with reference to FIGS. 28 and 29, and thus detailed descriptions thereof will be omitted. Hereinafter, a manufacturing method according to a seventh embodiment of the present invention will be described with reference to the accompanying drawings.

도 44 내지 도 48은 상기한 도 42의 제조 방법을 설명하기 위한 평면도들이다.44 to 48 are plan views illustrating the manufacturing method of FIG. 42 described above.

도 44를 참조하면, 기판 위에 형성된 절연막(도 36의 503) 위에 구동 트랜지스터(QD)를 정의하기 위한 제1 액티브층(505)과 스위칭 트랜지스터(QS)를 정의하기 위한 제2 액티브층(507)을 형성한다. 상기 제1 및 제2 액티브층(505, 507)은 폴리-실리콘(poly-Si)층, 아몰퍼스-실리콘(a-Si)층, 나노 와이어층, 싱글 크리스탈층, 나노 크리스탈층일 수 있다.Referring to FIG. 44, a first active layer 505 for defining a driving transistor QD and a second active layer 507 for defining a switching transistor QS are formed on an insulating layer 503 of FIG. 36 formed on a substrate. To form. The first and second active layers 505 and 507 may be a poly-silicon layer, an amorphous silicon layer, a nanowire layer, a single crystal layer, or a nanocrystal layer.

도 45를 참조하면, 상기 제1 및 제2 액티브층(505, 507)이 형성된 기판 위에 게이트 절연막(509)을 형성하고, 메탈층(미도시)을 형성한 후 패터닝하여 수평 방향의 주사 라인(510)과, 상기 주사 라인(510)으로부터 연장된 게이트 전극(512)과, 수직 방향의 스토리지 캐패시터용 라인(514)을 형성한다. 도면상에서는 단일 게이트 구조를 갖는 스위칭 트랜지스터를 도시하나, 2개 이상의 다중 게이트 구조를 갖는 스위칭 트랜지스터인 경우에도 가능하다. 상기 게이트 절연막(509)은 기판 전면에 형성될 수도 있고, 향후 형성된 주사 라인 및 게이트 전극에 대응해서 형성될 수도 있다.Referring to FIG. 45, a gate insulating film 509 is formed on a substrate on which the first and second active layers 505 and 507 are formed, a metal layer is formed, and then patterned to form a scan line in a horizontal direction. 510, a gate electrode 512 extending from the scan line 510, and a storage capacitor line 514 in a vertical direction. In the drawings, a switching transistor having a single gate structure is illustrated, but the switching transistor having two or more multi-gate structures is possible. The gate insulating layer 509 may be formed on the entire surface of the substrate, or may be formed corresponding to the scan lines and gate electrodes formed in the future.

도 46을 참조하면, 상기 주사 라인(510) 및 게이트 전극(512)이 형성된 기판 위에 제1 층간 절연막(520)을 형성하고, 상기 구동 트랜지스터(QD)의 제1 액티브층(505) 양단에 제1 및 제2 콘택홀(521, 522)을 형성하고, 상기 스위칭 트랜지스터(QS)의 제2 액티브층(507) 양단에 제3 및 제4 콘택홀(523, 524)을 형성하며, 상기 구동 트랜지스터의 게이트 전극과 스위칭 트랜지스터의 드레인 전극과의 연결을 위한 제5 콘택홀(525)을 형성한다.Referring to FIG. 46, a first interlayer insulating layer 520 is formed on a substrate on which the scan line 510 and the gate electrode 512 are formed, and are formed on both ends of the first active layer 505 of the driving transistor QD. First and second contact holes 521 and 522 are formed, and third and fourth contact holes 523 and 524 are formed at both ends of the second active layer 507 of the switching transistor QS. A fifth contact hole 525 is formed to connect the gate electrode and the drain electrode of the switching transistor.

도 47을 참조하면, 수직 방향의 데이터 라인(530)과, 수직-전류 공급 라인(532)과, 구동 트랜지스터(QD)의 소오스 전극 형성을 위한 제1 패턴(534)과, 스위칭 트랜지스터(QS)의 드레인 전극 형성을 위한 제2 패턴(536)을 형성한다.Referring to FIG. 47, the data line 530 in the vertical direction, the vertical-current supply line 532, the first pattern 534 for forming a source electrode of the driving transistor QD, and the switching transistor QS. A second pattern 536 is formed for forming the drain electrode.

이어, 제2 층간 절연막(540)을 형성하고, 제6 및 제7 콘택홀(542, 546)을 형성한다. 상기 제6 콘택홀(542)은 향후 형성된 픽셀 전극과의 연결을 위해 구동 트랜지스터(QD)의 소오스 전극을 노출시키고, 상기 제7 콘택홀(546)은 향후 형성될 수평-전류 공급 라인(552)과의 연결을 위해 수직-전류 공급 라인(532)의 일부를 노출시킨다.Next, a second interlayer insulating layer 540 is formed, and sixth and seventh contact holes 542 and 546 are formed. The sixth contact hole 542 exposes a source electrode of the driving transistor QD to be connected to the pixel electrode, and the seventh contact hole 546 is a horizontal-current supply line 552 to be formed later. A portion of the vertical-current supply line 532 to expose the connection.

도 48을 참조하면, 픽셀 전극 형성을 위한 ITO(550)을 형성하고, 상기 픽셀 전극층(또는, ITO층)(550)의 형성시 주사 라인(510)에 중첩되도록 수평-전류 공급 라인(552)과, 데이터 라인(530)에 중첩되도록 제2 수직-전류 공급 라인(553)을 형성한다. 상기 수평-전류 공급 라인(552)과 상기 제2 수직-전류 공급 라인(553)은 동일한 ITO 층의 패터닝을 통해 형성되고, 상기 수평-전류 공급 라인(552)과 상기 제1 수직-전류 공급 라인(532)은 콘택홀(546)을 통해 접합되어 네트 형태로 구성된다. 상기 수평-전류 공급 라인(552)과 상기 제2 수직-전류 공급 라인(553)은 전면적으로 형성된 ITO층의 패터닝을 통해 형성할 수도 있고, 별도의 마스크를 통해 부 분적으로 ITO층을 형성할 수도 있다.Referring to FIG. 48, a horizontal-current supply line 552 is formed to form an ITO 550 for forming a pixel electrode, and overlap the scan line 510 when the pixel electrode layer (or ITO layer) 550 is formed. And a second vertical-current supply line 553 to overlap the data line 530. The horizontal-current supply line 552 and the second vertical-current supply line 553 are formed by patterning the same ITO layer, and the horizontal-current supply line 552 and the first vertical-current supply line 532 is bonded through the contact hole 546 is configured in the form of a net. The horizontal-current supply line 552 and the second vertical-current supply line 553 may be formed by patterning the ITO layer formed on the entire surface, or may partially form the ITO layer through a separate mask. have.

별도의 도면을 통해 도시하지는 않았지만, 발광 영역을 정의하면서 향후 유기발광층(또는 EL층)을 수용하기 위한 격벽과, 격벽이 미형성된 영역을 위주로 EL층과, 상기 EL층 위 및 격벽 위에는 대향 전극층과, 대향 전극층 위에는 보호층을 순차적으로 형성한다.Although not shown through separate drawings, a barrier rib for accommodating the organic light emitting layer (or EL layer) in the future while defining a light emitting region, an EL layer mainly on an unformed region of the barrier rib, and an opposite electrode layer on the EL layer and on the barrier rib The protective layer is sequentially formed on the counter electrode layer.

상기한 본 발명의 제7 실시예에서는 유기전계발광 소자(EL)를 구동하기 위해 PMOS 트랜지스터를 일례로 설명하였으나, 당업자라면 상기한 제2 실시예에서 설명한 바와 같이 NMOS 트랜지스터로 구현할 수 있음은 자명하다.In the seventh exemplary embodiment of the present invention, the PMOS transistor is described as an example to drive the organic light emitting diode EL. However, it will be apparent to those skilled in the art that the NMOS transistor can be implemented as described in the second exemplary embodiment. .

이상에서 설명한 본 발명의 다양한 실시예들에 따르면, 유기전계발광 표시장치에서 발생되는 크로스토크 현상의 문제점을 해결하기 위해 데이터 라인과 평행한 수직-전류 공급 라인(V-VDD)과 주사 라인과 평행한 수평-전류 공급 라인(H-VDD)을 형성하고, 상기 수직-전류 공급 라인(V-VDD)과 상기 수평 전류 공급 라인(H-VDD)을 연결시켜 네트 형태(Net type)의 전류 공급 라인(VDD)을 구현하므로써 면저항에 가까운 저저항을 실현하여 효율적으로 크로스토크를 저감시킬 수 있다.According to various embodiments of the present invention described above, in order to solve the problem of crosstalk occurring in the organic light emitting display device, the vertical-current supply line (V-VDD) parallel to the data line and the parallel to the scan line One horizontal-current supply line (H-VDD) is formed, and the vertical-current supply line (V-VDD) and the horizontal current supply line (H-VDD) are connected to a net type (Net type) current supply line. By implementing (VDD), a low resistance close to the sheet resistance can be realized, and crosstalk can be efficiently reduced.

이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to the embodiments, those skilled in the art can be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below. I can understand.

이상에서 설명한 바와 같이, 본 발명에 따르면 수직 또는 수평 방향으로 배 열되는 전류 공급 라인(VDD)의 저항을 최소화하기 위해 별도의 수평 또는 수직 방향으로 배열되는 전류 공급 라인을 형성하므로써, 임의의 화소에서 느끼는 전원전압을 균일하게 하여 수직 또는 수평 방향의 전압 강하를 최소화할 수 있고, 이에 따라 수직 또는 수평 방향으로 발생하는 크로스토크를 줄일 수 있다.As described above, according to the present invention, by forming a current supply line arranged in a separate horizontal or vertical direction to minimize the resistance of the current supply line (VDD) arranged in the vertical or horizontal direction, in any pixel The voltage drop in the vertical or horizontal direction can be minimized by making the sensed power supply voltage uniform, and crosstalk generated in the vertical or horizontal direction can be reduced accordingly.

또한, 단위 픽셀에 구비되는 전류 공급 라인을 인접 픽셀과 공유시키므로써 상기 전류 공급 라인의 배치에 따른 영역을 줄일 수 있고, 이에 따라 발광 면적을 최대화할 수 있다.In addition, by sharing the current supply line provided in the unit pixel with the adjacent pixel, the area according to the arrangement of the current supply line can be reduced, thereby maximizing the light emitting area.

Claims (41)

데이터 신호를 전달하는 데이터 라인; A data line carrying a data signal; 주사 신호를 전달하는 주사 라인; A scan line for transmitting a scan signal; 상기 데이터 라인 및 주사 라인에 연결되는 스위칭부; A switching unit connected to the data line and the scan line; 상기 스위칭부에 연결되는 구동부;A driving unit connected to the switching unit; 상기 구동부에 연결되어 전류를 전달하는 제1 전류 공급 라인;A first current supply line connected to the driving unit to transfer a current; 상기 제1 전류 공급 라인과 접점을 이루어 형성되는 제2 전류 공급 라인;A second current supply line formed in contact with the first current supply line; 상기 전류에 대응하는 광을 발광하는 유기전계발광부; 및 An organic light emitting unit emitting light corresponding to the current; And 상기 구동부와 연결되고, 상기 제2 전류 공급 라인과 동일한 층에 형성되는 픽셀 전극을 포함하는 표시패널. And a pixel electrode connected to the driving unit and formed on the same layer as the second current supply line. 삭제delete 제1항에 있어서, 상기 제1 전류 공급 라인은 상기 데이터 라인과 동일한 층에 형성되는 것을 특징으로 하는 표시 패널. The display panel of claim 1, wherein the first current supply line is formed on the same layer as the data line. 제3항에 있어서, 상기 제2 전류 공급 라인은 평면상에서 관찰할 때 상기 주사 라인에 오버랩되어 형성되는 것을 특징으로 하는 표시패널.The display panel of claim 3, wherein the second current supply line overlaps the scan line when viewed on a plane. 삭제delete 제1항에 있어서, 상기 제2 전류 공급 라인에 연결되는 제3 전류 공급 라인을 더 포함하는 표시 패널. The display panel of claim 1, further comprising a third current supply line connected to the second current supply line. 제6항에 있어서, The method of claim 6, 상기 제3 전류 공급 라인은 상기 픽셀 전극과 동일한 층에 형성되되, 평면상에서 관찰할 때 상기 데이터 라인에 오버랩되어 형성되는 것을 특징으로 하는 표시패널. And the third current supply line is formed on the same layer as the pixel electrode, and overlaps the data line when viewed on a plane. 제1항에 있어서, 일단이 상기 제1 전류 공급 라인과 상기 구동부 사이에 위치하는 스토리지 캐패시터를 더 포함하는 표시패널. The display panel of claim 1, further comprising a storage capacitor having one end positioned between the first current supply line and the driver. 제1항에 있어서, 상기 제2 전류 공급 라인은 하나의 화소를 단위로 하여 상기 제1 전류 공급 라인과 연결되는 것을 특징으로 하는 표시패널.The display panel of claim 1, wherein the second current supply line is connected to the first current supply line by one pixel. (a) 주사 라인과, 상기 주사 라인으로부터 연장된 제어 전극과, 상기 주사 라인으로부터 이격된 스토리지 캐패시터용 라인을 형성하는 단계;(a) forming a scan line, a control electrode extending from the scan line, and a line for the storage capacitor spaced apart from the scan line; (b) 데이터 라인과, 제1 전류 공급 라인과, 구동 트랜지스터의 제1 전류 전극을 정의하는 제1 패턴과, 스위칭 트랜지스터의 제1 전류 전극을 정의하는 제2 패턴을 형성하는 단계; 및 (b) forming a data line, a first current supply line, a first pattern defining a first current electrode of the driving transistor, and a second pattern defining a first current electrode of the switching transistor; And (c) 상기 주사 라인과 데이터 라인에 의해 정의되는 일정 영역에 픽셀 전극을 형성하고, 상기 픽셀 전극으로부터 이격되고 상기 제1 전류 공급 라인과 접점을 이루는 제2 전류 공급 라인을 형성하는 단계를 포함하는 표시패널의 제조 방법. (c) forming a pixel electrode in a predetermined region defined by the scan line and the data line, and forming a second current supply line spaced apart from the pixel electrode and making contact with the first current supply line. Manufacturing method of display panel. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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* Cited by examiner, † Cited by third party
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001100654A (en) * 1999-09-29 2001-04-13 Sanyo Electric Co Ltd El display device
JP2002341790A (en) 2001-05-17 2002-11-29 Toshiba Corp Display pixel circuit
JP2003177680A (en) 2001-12-12 2003-06-27 Sanyo Electric Co Ltd Display device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001100654A (en) * 1999-09-29 2001-04-13 Sanyo Electric Co Ltd El display device
JP2002341790A (en) 2001-05-17 2002-11-29 Toshiba Corp Display pixel circuit
JP2003177680A (en) 2001-12-12 2003-06-27 Sanyo Electric Co Ltd Display device

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