KR101050454B1 - Device Separation Film of Semiconductor Device and Formation Method Thereof - Google Patents

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Abstract

본 발명은 웨이퍼(wafer)전 영역에서 EFH(Effective Field oxide Height)의 불균일성을 최소화하여 문턱 전압의 균일성을 확보할 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 트렌치가 형성된 기판과, 상기 트렌치가 일부 매립되도록 내측벽을 따라 형성된 제1 절연막과, 스핀 코팅 방식으로 상기 트렌치가 일부 매립되도록 상기 제1 절연막 상에 형성된 제2 절연막과, 상기 제2 절연막 상에 형성되며, 상기 제1 절연막의 측면을 따라 라이너 형태로 형성된 보호막과, 상기 트렌치가 매립되도록 상기 보호막 상에 형성된 제3 절연막을 포함하는 반도체 소자의 소자 분리막을 제공한다. The present invention is to provide a non-volatile memory device and a method of manufacturing the same that can ensure the uniformity of the threshold voltage by minimizing the non-uniformity of the effective field oxide height (EFH) in the entire wafer area, for this purpose A substrate having a silver trench, a first insulating film formed along an inner side wall of the trench to partially fill the trench, a second insulating film formed on the first insulating film to partially fill the trench by spin coating, and an upper portion of the second insulating film And a third insulating film formed on the protective film so as to fill the trench, and a protective film formed in a liner shape along the side surface of the first insulating film.
비휘발성 메모리 소자, 낸드 플래시 메모리 소자, 소자 분리막 Nonvolatile Memory Devices, NAND Flash Memory Devices, Device Separators

Description

반도체 소자의 소자 분리막 및 그 형성방법{AN ISOLATION LAYER IN SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}Device isolation film of semiconductor device and its formation method {AN ISOLATION LAYER IN SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}

본 발명은 반도체 소자 및 제조 기술에 관한 것으로, 특히 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices and manufacturing techniques, and more particularly, to a nonvolatile memory device and a manufacturing method thereof.

비휘발성 메모리 장치인 낸드 플래시 메모리 장치(NAND type flash memory device)는 고집적을 위해 복수의 셀이 직렬 연결되어 단위 스트링(string)을 구성하며, 주로 메모리 스틱(memory stick), USB 드라이버(Universal Serial Bus driver), 하드 디스크(hard disk)를 대체할 수 있는 장치로 그 적용 분야를 넓혀 가고 있다. NAND type flash memory devices, which are nonvolatile memory devices, form a unit string by connecting a plurality of cells in series for high integration, and are mainly a memory stick and a USB driver (Universal Serial Bus). As a device that can replace a driver and a hard disk, the application field is expanding.

현재, 낸드 플래시 메모리 소자의 제조방법에 있어서 플로팅 게이트 형성방법은 활성영역(active region)과 플로팅 게이트 간의 중첩 마진(overlay margin)의 감소에 따라 ASA-STI(Advanced Self Aligned Shallow Trench Isolation) 공정을 적용하고 있다. Currently, in the method of manufacturing a NAND flash memory device, the floating gate forming method adopts an ASA-STI (Advanced Self Aligned Shallow Trench Isolation) process according to a decrease in an overlay margin between an active region and a floating gate. Doing.

도 1a 내지 도 1g는 종래기술에 따른 ASA-STI 공정을 설명하기 위하여 도시 한 공정 단면도이다. 1A to 1G are cross-sectional views illustrating the ASA-STI process according to the prior art.

먼저, 도 1a에 도시된 바와 같이, 기판(100) 상에 터널링 절연막(101), 플로팅 게이트용 도전막(미도시)을 형성한 후 식각하여 트렌치(trench, 103)를 형성한다. First, as shown in FIG. 1A, a tunneling insulating film 101 and a floating gate conductive film (not shown) are formed on a substrate 100 and then etched to form trenches 103.

이어서, 도 1b에 도시된 바와 같이, 트렌치(103, 도 1a참조)가 일부 매립되도록 내측벽을 따라 소자 분리막용 라이너(liner) HDP(High Density Plasma)막(104)을 형성한 후, 트렌치(103)가 매립되도록 SOD(Spin On Dielectric)막(105)을 형성한다. Subsequently, as shown in FIG. 1B, the liner isolation film HDP (High Density Plasma) film 104 is formed along the inner wall to partially fill the trench 103 (see FIG. 1A), and then the trench ( A SOD (Spin On Dielectric) film 105 is formed to fill the 103.

이어서, 도 1c에 도시된 바와 같이, SOD막(105A)을 일정 깊이 후퇴(recess)시킨다. Subsequently, as shown in FIG. 1C, the SOD film 105A is recessed to a predetermined depth.

이어서, 도 1d에 도시된 바와 같이, 도 1c에서, SOD막(105A)의 후퇴에 따라 형성된 트렌치 내부의 홈이 모두 매립되도록 기판(100) 상부에 HDP막(106)을 형성한다. Next, as shown in FIG. 1D, in FIG. 1C, the HDP film 106 is formed on the substrate 100 so that all the grooves in the trench formed as the SOD film 105A is retracted are filled.

이어서, 도 1e에 도시된 바와 같이, HDP막(104A, 106A)을 평탄화한다. Subsequently, as shown in Fig. 1E, the HDP films 104A and 106A are planarized.

이어서, 도 1f에 도시된 바와 같이, 소자 분리막의 EFH(Effective Field oxide Height)를 조절하기 위해 HDP막(104B, 106B)을 일정 깊이 후퇴시킨다. 여기서, EFH라 함은 소자 분리막에 의해 정의되는 활성영역의 표면으로부터 유전체막까지의 거리를 의미한다. Subsequently, as shown in FIG. 1F, the HDP films 104B and 106B are retracted to a predetermined depth in order to adjust the effective field oxide height (EFH) of the device isolation film. Here, EFH means the distance from the surface of the active region defined by the device isolation film to the dielectric film.

이어서, 도 1g에 도시된 바와 같이, 기판(100) 상부의 단차면을 따라 유전체막(107)을 형성한다.Subsequently, as illustrated in FIG. 1G, the dielectric film 107 is formed along the stepped surface above the substrate 100.

이어서, 유전체막(107) 상에 콘트롤 게이트(108)를 형성한다. Subsequently, the control gate 108 is formed on the dielectric film 107.

그러나, 이러한 종래기술에 따른 ASA-STI 공정은 다음과 같은 문제점이 발생한다. However, the ASA-STI process according to the prior art has the following problems.

전술한 바와 같이, ASA-STI 공정은 SA-STI(Self Aligned-STI) 공정에 비해 종횡비가 높다. 이 때문에 소자분리막을 SA-STI 공정에서와 같이 HDP 단일막으로 형성하는 것이 아니라, HDP막-SOD막-HDP막이 적층된 적층 구조로 형성할 수밖에 없다. 즉, 매립 특성이 우수한 SOD막을 이용하여 매립 특성을 확보한 상태에서 SOD막에 비해 경도(hardness)가 높은 HDP막을 이용하여 최종 매립시킴으로써 연마 공정과 후속 EFH 조절을 위한 식각공정시 공정 제어를 쉽게 가져갈 수 있는 효과를 얻고자 하였다.As described above, the ASA-STI process has a higher aspect ratio than the Self Aligned-STI (SA-STI) process. For this reason, the device isolation film is not formed as a single HDP film as in the SA-STI process, but is formed as a laminated structure in which the HDP film-SOD film-HDP film is laminated. In other words, it is possible to easily control the process during the polishing process and the etching process for the subsequent EFH control by final landfilling using HDP film having higher hardness than SOD film while using the SOD film having excellent embedding characteristics. To achieve the effect that can be.

하지만, 도 1f에 설명된 EFH 조절을 위한 식각공정시 웨이퍼(wafer) 전 지역에서 EFH가 균일하게 제어되는 것이 아니라 불균일하게 제어된다. 그 이유는 패턴 밀도에 따른 연마 불균일성 때문이다. 이에 따라, 지역에 따라서는 HDP막(106B)이 낮게 제어되어 그 하부에 형성된 SOD막(105A)이 식각공정에 노출되는 문제가 발생된다. SOD막(105A)은 HDP막(106B)에 비해 식각율이 현저하게 높기 때문에 노출되는 순간 식각된다. 이로 인해 HDP막(104B, 106B) 사이에 공극(void)이 발생되는 문제가 야기된다. However, in the etching process for controlling the EFH described in FIG. 1F, the EFH is not uniformly controlled but uniformly controlled in the entire region of the wafer. The reason is because of the polishing nonuniformity depending on the pattern density. Accordingly, depending on the region, the HDP film 106B is controlled to be low, so that the SOD film 105A formed at the bottom thereof is exposed to the etching process. The SOD film 105A is etched at the time of exposure because the etch rate is significantly higher than that of the HDP film 106B. This causes a problem that voids are generated between the HDP films 104B and 106B.

도 2의 (a)는 EFH 조절을 위한 식각공정 후 소자 분리 영역을 도시한 평면도이고, (b)는 단면도이다. 또한, 도 3은 도 2의 (b)에 도시된 단면도를 확대하여 도시한 단면도이다. FIG. 2A is a plan view illustrating a device isolation region after an etching process for controlling EFH, and FIG. 2B is a cross-sectional view. 3 is an enlarged cross-sectional view of the cross-sectional view shown in FIG.

도 2 및 도 3을 참조하면, EFH 조절을 위한 식각공정 후 SOD막이 지역에 따라 불균일하게 제어되는 것을 알 수 있으며, 특히 도 3에 도시된 'A' 부위와 같이 SOD막이 EFH 조절을 위한 식각공정에 노출되어 그 부위에서 공극이 발생된 것을 알 수 있다. Referring to FIGS. 2 and 3, it can be seen that the SOD film is unevenly controlled according to the region after the etching process for controlling EFH, and in particular, the etching process for controlling the EFH of the SOD film, such as the 'A' region shown in FIG. 3. It can be seen that the voids are generated at the site when exposed to the.

이와 같이, SOD막의 손실에 기인한 문제점으로는 이웃하는 플로팅 게이트 사이에 개재된 유전체막의 펀치 쓰루(punch through) 현상을 유발한다는데 있다. 즉, 상대적으로 SOD막의 손실에 기인하여 EFH가 낮게 제어되는 영역에서 유전체막이 파괴되어 콘트롤 게이트와 기판이 직접 접속되는 전기적인 단락이 발생되는 문제이다. 콘트롤 게이트와 기판이 전기적으로 단락되는 경우 이 부위에서 누설전류가 발생되고, 이러한 누설전류는 안정적인 소자의 기입 또는 소거 동작을 방해하여 결국 소자가 페일(fail)되어 폐기 처분되고, 이로 인해 소자의 수율이 저하되는 문제가 발생된다. As described above, a problem caused by the loss of the SOD film is that it causes a punch through phenomenon of the dielectric film interposed between neighboring floating gates. That is, due to the loss of the SOD film, the dielectric film is destroyed in the region where the EFH is controlled to be low, and an electrical short circuit occurs in which the control gate and the substrate are directly connected. When the control gate and the substrate are electrically shorted, a leakage current is generated in this region, and this leakage current prevents a stable writing or erasing operation of the device, which eventually causes the device to fail and discard, thereby resulting in a yield of the device. This deterioration problem occurs.

따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다. Therefore, the present invention has been proposed to solve the problems of the prior art, and has the following objects.

첫째, 본 발명은 웨이퍼 전 영역에서 EFH의 불균일성을 최소화하여 문턱 전압의 균일성을 확보할 수 있는 반도체 소자의 소자 분리막 및 그 형성방법을 제공하는데 그 목적이 있다. First, an object of the present invention is to provide a device isolation film of a semiconductor device and a method for forming the same, which can secure uniformity of threshold voltage by minimizing non-uniformity of EFH in the entire wafer area.

둘째, 본 발명은 셀 영역에서 EFH의 감소에 기인한 유전체막의 펀치 쓰루 현상을 방지할 수 있는 반도체 소자의 소자 분리막 및 그 형성방법을 제공하는데 다른 목적이 있다. Second, another object of the present invention is to provide a device isolation film of a semiconductor device and a method of forming the same, which can prevent the punch-through phenomenon of the dielectric film due to the reduction of the EFH in the cell region.

상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 트렌치가 형성된 기판과, 상기 트렌치가 일부 매립되도록 내측벽을 따라 형성된 제1 절연막과, 스핀 코팅 방식으로 상기 트렌치가 일부 매립되도록 상기 제1 절연막 상에 형성된 제2 절연막과, 상기 제2 절연막 상에 형성되며, 상기 제1 절연막의 측면을 따라 라이너 형태로 형성된 보호막과, 상기 트렌치가 매립되도록 상기 보호막 상에 형성된 제3 절연막을 포함하는 반도체 소자의 소자 분리막을 제공한다. According to an aspect of the present invention, there is provided a substrate in which a trench is formed, a first insulating film formed along an inner side wall of the trench to partially fill the trench, and the first trench to partially fill the trench by spin coating. A semiconductor including a second insulating film formed on the insulating film, a protective film formed on the second insulating film, a liner-shaped protective film formed along the side surface of the first insulating film, and a third insulating film formed on the protective film so that the trench is buried. The device isolation film of the device is provided.

또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 터널링 절연막 및 플로팅 게이트용 도전막을 형성하는 단계와, 상기 플로팅 게이트 용 도전막, 상기 터널링 절연막 및 상기 기판을 일부 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 일부 매립되도록 내측벽을 따라 소자 분리막용 제1 절연막을 형성하는 단계와, 상기 트렌치가 일부 매립되도록 상기 제1 절연막 상에 소자 분리막용 제2 절연막을 형성하는 단계와, 상기 제2 절연막 상에 형성하고, 상기 제1 절연막의 측벽을 따라 라이너 형태로 보호막을 형성하는 단계와, 상기 트렌치가 매립되도록 상기 보호막 상에 소자 분리막용 제3 절연막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법을 제공한다.In addition, according to another aspect of the present invention, there is provided a method of forming a tunneling insulating film and a floating gate conductive film on a substrate, and partially etching the conductive film for the floating gate, the tunneling insulating film, and the substrate. Forming a trench; forming a first insulating film for device isolation film along an inner wall to partially fill the trench; and forming a second insulating film for device isolation film on the first insulating film so that the trench is partially filled. Forming a protective film in the form of a liner along the sidewalls of the first insulating film, and forming a third insulating film for the isolation layer on the protective film so that the trench is buried. It provides a device isolation film forming method of a semiconductor device comprising.

이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다. As described above, according to the present invention, the following effects can be obtained.

첫째, 본 발명에 의하면, 소자 분리막을 구성하는 스핀 코팅막 상에 보호막을 형성하여 후속 EFH 조절을 위한 식각공정으로부터 SOD막을 보호함으로써 SOD막 손실에 기인한 소자 분리막 내부에서의 공극 발생을 억제하여 소자가 페일되는 것을 방지할 수 있으며, 이를 통해 소자의 수율을 개선시킬 수 있다. 또한, SOD막 손실에 기인한 웨이퍼 전 영역에서 EFH의 불균일성을 최소화하여 문턱 전압의 균일성을 확보하고, 셀 영역에서 EFH의 감소에 기인한 유전체막의 펀치 쓰루 현상을 방지할 수 있다. First, according to the present invention, by forming a protective film on the spin coating film constituting the device isolation film to protect the SOD film from the etching process for subsequent EFH control by suppressing the generation of voids in the device isolation film caused by the loss of the SOD film Fail can be prevented, thereby improving the yield of the device. In addition, the uniformity of the threshold voltage can be secured by minimizing the non-uniformity of the EFH in the entire wafer due to the SOD film loss, and the punch-through phenomenon of the dielectric film due to the reduction of the EFH in the cell region can be prevented.

둘째, 본 발명에 의하면, 소자 분리막 내에 보호막을 도전막으로 형성하여 이웃하는 메모리 셀(플로팅 게이트) 사이의 기생 정전용량을 최소화함으로써 메모 리 셀 간 간섭 효과를 최소화할 수 있으며, 이를 통해 문턱 전압 분포를 개선시킬 수 있다. Second, according to the present invention, by forming a passivation layer as a conductive layer in the device isolation layer, the parasitic capacitance between neighboring memory cells (floating gate) can be minimized, thereby minimizing the interference effect between the memory cells, and thereby the threshold voltage distribution. Can be improved.

보충 설명하면, 종래기술에 따른 비휘발성 메모리 소자에서는 이웃하는 플로팅 게이트 사이에 소자 분리막만이 존재하게 되지만, 본 발명의 실시예에 따른 비휘발성 메모리 소자에서는 플로팅 게이트 사이에 소자 분리막 외외에 도전막이 개재되기 때문에 종래기술에 비해 플로팅 게이트 사이의 기생 정전용량을 감소시킬 수 있다. In addition, in the nonvolatile memory device according to the related art, only an isolation layer exists between neighboring floating gates, but in the nonvolatile memory device according to an exemplary embodiment of the present invention, a conductive film is interposed between the floating gate and the device isolation layer. As a result, the parasitic capacitance between the floating gates can be reduced as compared with the prior art.

이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마 공정을 통해 일부가 변형된 것을 의미한다. Hereinafter, with reference to the accompanying drawings, the most preferred embodiment of the present invention will be described. In addition, in the drawings, the thicknesses and spacings of layers and regions are exaggerated for ease of explanation and clarity, and when referred to as being on or above another layer or substrate, it is different. It may be formed directly on the layer or the substrate, or a third layer may be interposed therebetween. In addition, the parts denoted by the same reference numerals throughout the specification represent the same layer, and when the reference numerals include the English, it means that the same layer is partially modified through an etching or polishing process.

실시예Example

도 4는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막을 설명하기 위하여 도시한 단면도이다. 여기서는 설명의 편의를 위해 비휘발성 메모리 소자를 도 시하였다. 4 is a cross-sectional view illustrating a device isolation layer of a semiconductor device in accordance with an embodiment of the present invention. Here, a nonvolatile memory device is illustrated for convenience of description.

도 4를 참조하면, 본 발명의 실시예에 따른 비휘발성 메모리 소자에서, 소자 분리막은 제1 내지 제3 절연막(205B, 206A, 208B)을 포함하고, 제2 및 제3 절연막(206A, 208B) 사이에 제2 절연막(206A)을 보호하기 위해 형성된 보호막(207B)을 더 포함한다. Referring to FIG. 4, in the nonvolatile memory device according to the embodiment of the present invention, the device isolation layer may include first to third insulating layers 205B, 206A, and 208B, and second and third insulating layers 206A and 208B. A protective film 207B is formed further to protect the second insulating film 206A therebetween.

보호막(207B)은 제3 절연막(208B)과 높은 식각 선택비를 갖는 이종의 물질로 이루어진다. 예컨대, 제3 절연막(208B)이 산화막으로 형성된 경우 질화막으로 형성한다. 더욱 구체적으로, 제3 절연막(208B)이 HDP막으로 형성된 경우 실리콘질화막(Si3N4)으로 형성한다. 하지만, 이에 한정되는 것은 아니며, 보호막(207B)은 제3 절연막(208B)과 높은 식각 선택비를 갖는 물질은 모두 사용할 수 있다. 예컨대, 다결정실리콘막, 전이 금속, 희토류 금속 또는 이들의 합금막으로 형성할 수도 있다. 이 경우, 플로팅 게이트(202) 간의 간섭 효과 또한 방지할 수 있는 효과를 얻을 수도 있다. The passivation layer 207B is made of a heterogeneous material having a high etching selectivity with the third insulating layer 208B. For example, when the third insulating film 208B is formed of an oxide film, it is formed of a nitride film. More specifically, when the third insulating film 208B is formed of an HDP film, it is formed of a silicon nitride film (Si 3 N 4 ). However, the present invention is not limited thereto, and the passivation layer 207B may use both the third insulating layer 208B and a material having a high etching selectivity. For example, it may be formed of a polycrystalline silicon film, a transition metal, a rare earth metal or an alloy film thereof. In this case, an effect that also prevents the interference effect between the floating gates 202 may be obtained.

이하, 도 4에 도시된 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법 설명하기로 한다. Hereinafter, a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention shown in FIG. 4 will be described.

도 5a 내지 도 5g는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위하여 제조공정 순서대로 도시한 공정 단면도이다. 여기서는 일례로 ASA-STI 공정을 적용한 낸드 플래시 메모리 소자의 제조방법에 대해 설명하기로 한다. 5A through 5G are cross-sectional views illustrating manufacturing processes in order to explain a method of manufacturing a nonvolatile memory device according to an exemplary embodiment of the present invention. As an example, a method of manufacturing a NAND flash memory device using the ASA-STI process will be described.

먼저, 도 5a에 도시된 바와 같이, 반도체 기판(200), 예컨대 p형 기판 내에 트리플 n-웰(triple n-type well)(미도시)과 p-웰(p-type well)(미도시)을 형성한다.First, as shown in FIG. 5A, triple n-type wells (not shown) and p-type wells (not shown) in a semiconductor substrate 200, such as a p-type substrate, are shown. To form.

이어서, p-웰 내의 채널 영역 내에 문턱전압 조절용 이온주입 공정을 실시한다.Subsequently, an ion implantation process for adjusting the threshold voltage is performed in the channel region in the p-well.

이어서, 기판(200) 상에 실질적으로 F-N 터널링(Fouler-Nordheim Tunneling)이 일어나는 터널링 절연막(201)을 형성한다. 이때, 터널링 절연막(201)은 산화막, 예컨대 실리콘산화막(SiO2)으로 형성하거나, 실리콘산화막(SiO2)을 형성한 후 질소, 예컨대 N2 가스를 이용한 열처리 공정을 실시하여 실리콘산화막(SiO2)과 기판(200) 계면에 질화층을 형성할 수도 있다. 이외에도, 금속 산화물, 예컨대 알루미늄산화막(Al2O3), 하프늄산화막(HfO2), 지르코늄산화막(ZrO2)과 같이 유전율이 3.9 이상인 고유전막으로 형성할 수도 있다. 이러한 터널링 절연막(201)은 50~100Å 정도의 두께로 형성할 수 있다. Subsequently, a tunneling insulating layer 201 in which FN tunneling (Fouler-Nordheim Tunneling) occurs is formed on the substrate 200. At this time, the tunneling insulation film 201 is an oxide film, a silicon oxide film (SiO 2) after forming, or forming a silicon oxide film (SiO 2) of nitrogen, for example by carrying out the heat treatment process using a N 2 gas of silicon oxide (SiO 2) A nitride layer may be formed at the interface between the substrate 200 and the substrate 200. In addition, it may be formed of a high dielectric film having a dielectric constant of 3.9 or more, such as a metal oxide such as an aluminum oxide film (Al 2 O 3 ), a hafnium oxide film (HfO 2 ), or a zirconium oxide film (ZrO 2 ). The tunneling insulating film 201 may be formed to a thickness of about 50 ~ 100Å.

예컨대, 터널링 절연막(201)을 실리콘산화막으로 형성하는 경우, 그 제조방법으로는 건식 산화, 습식 산화 공정 또는 라디컬 이온(radical ion)을 이용한 산화 공정을 이용할 수도 있으나, 터널링 절연막(201) 특성 측면에서 라디컬 이온을 이용한 산화 공정 대신에 건식 산화, 습식 산화 공정으로 실시하는 것이 바람직하다. 한편, 질소 가스를 이용한 열처리 공정은 퍼니스(furnace) 장비를 이용하여 실시할 수 있다. For example, when the tunneling insulating film 201 is formed of a silicon oxide film, the manufacturing method may be a dry oxidation, a wet oxidation process or an oxidation process using radical ions. It is preferable to carry out dry oxidation or wet oxidation instead of the oxidation process using radical ions. On the other hand, the heat treatment process using nitrogen gas can be carried out using a furnace (furnace) equipment.

이어서, 터널링 절연막(201) 상에 플로팅 게이트로 기능하는 도전막(202)(이하, 제1 도전막이라 함)을 형성한다. 이때, 제1 도전막(202)은 도전성을 갖는 물질은 모두 사용가능하며, 예컨대 다결정실리콘, 전이 금속 또는 희토류 금속 중 선택된 어느 하나의 물질로 형성할 수 있다. 예컨대, 다결정실리콘막은 불순물 이온이 도핑되지 않은 언-도프트(un-doped) 다결정실리콘막 또는 불순물 이온이 도핑된 도프트(doped) 다결정실리콘막 모두 사용가능하며, 언-도프트 다결정실리콘막의 경우 후속 이온주입공정을 통해 별도로 불순물 이온을 주입한다. 이러한 다결정실리콘막은 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition, 이하 LPCVD라 함) 방식으로 형성하고, 이때 소스 가스로는 실란(SiH4) 가스를 사용하며, 도핑 가스로는 포스핀(PH3), 3염화불소(BCl3) 또는 지보란(B2H6) 가스를 사용한다. 전이 금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 사용하고, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용한다. Subsequently, a conductive film 202 (hereinafter referred to as a first conductive film) is formed on the tunneling insulating film 201 as a floating gate. In this case, the first conductive layer 202 may be made of any material having conductivity, and may be formed of any one material selected from polycrystalline silicon, a transition metal, and a rare earth metal. For example, the polysilicon film may be an un-doped polysilicon film that is not doped with impurity ions or a doped polysilicon film that is doped with impurity ions, and is used for an undoped polysilicon film. Impurity ions are implanted separately through a subsequent ion implantation process. The polysilicon film is formed by Low Pressure Chemical Vapor Deposition (LPCVD), wherein a silane (SiH 4 ) gas is used as a source gas, and phosphine (PH 3 ), 3 is used as a doping gas. Fluorine chloride (BCl 3 ) or giborane (B 2 H 6 ) gas is used. As the transition metal, iron (Fe), cobalt (Co), tungsten (W), nickel (Ni), palladium (Pd), platinum (Pt), molybdenum (Mo) or titanium (Ti) and the like are used. Erbium (Er), Ytterium (Yb), Samarium (Sm), Yttrium (Y), Lanthanum (La), Cerium (Ce), Terbium (Tb), Dysprosium (Dy), Holmium (Ho), and Tolium ( Tm), lutetium (Lu) and the like.

이어서, 제1 도전막(202) 상에 완충막(미도시)을 형성할 수도 있는데, 이때, 완충막(미도시)은 후속 공정을 통해 형성될 하드 마스크(203) 증착공정 및 제거공정시 제1 도전막(202)의 손상을 방지하기 위해 형성하며, 하드 마스크(203)와 높은 식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 하드 마스크(203)가 질화막, 예컨대 실리콘질화막(Si3N4)으로 형성된 경우 실리콘산화막(SiO2)으로 형성한다.Subsequently, a buffer film (not shown) may be formed on the first conductive film 202, wherein the buffer film (not shown) is formed during the deposition and removal of the hard mask 203 to be formed through a subsequent process. 1 is formed to prevent damage to the conductive film 202, and is preferably formed of a material having a high etching selectivity with the hard mask 203. For example, when the hard mask 203 is formed of a nitride film, for example, a silicon nitride film (Si 3 N 4 ), the hard mask 203 is formed of a silicon oxide film (SiO 2 ).

이어서, 완충막 상에 하드 마스크(203)를 형성할 수도 있다. 이때, 하드 마스크(203)는 후속 공정을 통해 형성될 감광막 패턴(미도시)의 두께 부족을 보상하기 위한 것으로, 완충막이 형성되지 않는 경우 제1 도전막(202)과 높은 식각 선택비를 갖는 물질로 형성한다. 예컨대, 제1 도전막(202)이 다결정실리콘막으로 형성된 경우 실리콘질화막(Si3N4)으로 형성한다. 이러한 하드 마스크(203)는 증착공정시 스트레스(stress)를 최소화하기 위해 LPCVD 방식으로 형성하며, 700~800℃의 온도, 0.3~0.4Torr의 압력에서, 질소(N2) 유량을 40~60cc로 하고, DCS(Diclorosilane, SiCl2H2) 유량을 800~1000cc로 하며, 암모니아(NH3) 유량을 800~1000cc로 하여 형성한다. Subsequently, a hard mask 203 may be formed on the buffer film. In this case, the hard mask 203 is to compensate for the lack of thickness of the photoresist pattern (not shown) to be formed through a subsequent process, and when the buffer layer is not formed, a material having a high etching selectivity with the first conductive layer 202. To form. For example, when the first conductive film 202 is formed of a polycrystalline silicon film, the first conductive film 202 is formed of a silicon nitride film (Si 3 N 4 ). The hard mask 203 is formed by LPCVD to minimize stress during the deposition process, and the nitrogen (N 2 ) flow rate is 40 to 60 cc at a temperature of 700 to 800 ° C. and a pressure of 0.3 to 0.4 Torr. DCS (Diclorosilane, SiCl 2 H 2 ) flow rate is set to 800 ~ 1000cc, ammonia (NH 3 ) flow rate is formed to 800 ~ 1000cc.

이어서, 하드 마스크(203), 제1 도전막(202), 터널링 절연막(201) 및 기판(200)을 일부 식각하여 기판(200) 내부에 일정 깊이를 갖는 트렌치(trench, 204)를 형성한다. 이때, 트렌치(204)는 낸드 플래시 메모리 소자의 경우 라인 형태(line type)로 형성할 수 있다. Subsequently, the hard mask 203, the first conductive layer 202, the tunneling insulating layer 201, and the substrate 200 are partially etched to form trenches 204 having a predetermined depth inside the substrate 200. In this case, the trench 204 may be formed in a line type in the case of a NAND flash memory device.

이어서, 도 5b에 도시된 바와 같이, 트렌치(204, 도 5a참조)가 일부 매립되도록 내측벽을 따라 증착 공정을 통해 소자 분리막용 제1 절연막(205)을 증착한다. 이때, 제1 절연막(205)은 저부가 내측벽보다 두껍게 증착되는 라이너 형태(liner type)로 증착된다. 이러한 제1 절연막(205)은 높은 종횡비에서도 매립 특성이 우수한 HDP막으로 형성할 수 있다. Subsequently, as shown in FIG. 5B, the first insulating layer 205 for the device isolation layer is deposited through the deposition process along the inner wall such that the trench 204 (see FIG. 5A) is partially filled. In this case, the first insulating layer 205 is deposited in a liner type in which the bottom portion is thicker than the inner wall. The first insulating film 205 can be formed of an HDP film having excellent embedding characteristics even at a high aspect ratio.

이어서, 트렌치(204, 도 5a참조)가 완전히 매립되도록 제1 절연막(205) 상에 스페이서용 제2 절연막(206)을 증착한다. 이때, 제2 절연막(206)은 매립 특성이 우수한 스핀 코팅(spin coating)막인 SOD막으로 형성한다. 예컨대, SOD막으로는 PSZ(polisilazane)막을 사용한다. Subsequently, a second insulating film 206 for spacers is deposited on the first insulating film 205 so that the trench 204 (see FIG. 5A) is completely filled. In this case, the second insulating film 206 is formed of an SOD film which is a spin coating film having excellent embedding characteristics. For example, a PSZ (polisilazane ) film is used as the SOD film.

한편, 제2 절연막(206)을 SOD막으로 형성하는 경우, SOD막을 경화시키기 위한 베이크(bake) 공정을 실시할 수도 있다. 이때, 베이크 공정은 600~900℃로 실시할 수 있다. On the other hand, when the second insulating film 206 is formed of an SOD film, a bake process for curing the SOD film may be performed. At this time, the baking process can be carried out at 600 ~ 900 ℃.

이어서, 도 5c에 도시된 바와 같이, 제2 절연막(206A)을 일정 깊이 후퇴시킨다. 이때, 제2 절연막(206A)은 터널링 절연막(201)의 하부까지 후퇴시킬 수도 있다. 또한, 제2 절연막(206A) 후퇴 공정은 건식식각 또는 습식식각방식으로 실시할 수 있다. Subsequently, as shown in FIG. 5C, the second insulating film 206A is retracted to a predetermined depth. In this case, the second insulating film 206A may be retracted to the lower portion of the tunneling insulating film 201. In addition, the step of retracting the second insulating film 206A may be performed by a dry etching method or a wet etching method.

이어서, 도 5d에 도시된 바와 같이, 도 5c에서 제2 절연막(206A)이 후퇴됨에 따라 형성된 공간, 즉 제1 절연막(205) 상부 단차면을 따라 보호막(207)을 형성한다. 이때, 보호막(207)은 제2 절연막(206A) 상에도 형성한다. 이러한 보호막(207)은 후속 EFH 조절을 위한 식각공정시 사용되는 산화막용 식각용액(또는, 식각가스)으로부터 제2 절연막(206A)을 보호하기 위해 식각 저지막으로 기능할 수 있는 질화막으로 형성하는 것이 바람직하다. 이외에도, 도전막, 예컨대 다결정실리콘막, 전이 금속, 희토류 금속 또는 이들이 혼합된 합금막 중 선택된 어느 하나의 도전막으로 형성할 수도 있다. Subsequently, as shown in FIG. 5D, the passivation layer 207 is formed along the space formed as the second insulation layer 206A is retracted in FIG. 5C, that is, the upper stepped surface of the first insulation layer 205. At this time, the protective film 207 is also formed on the second insulating film 206A. The protective film 207 is formed of a nitride film that can function as an etch stopper to protect the second insulating film 206A from the etching solution (or etching gas) for the oxide film used in the etching process for subsequent EFH control. desirable. In addition, the conductive film may be formed of any one selected from a conductive film such as a polysilicon film, a transition metal, a rare earth metal, or an alloy film containing these.

이어서, 도 5e에 도시된 바와 같이, 트렌치(204, 도 5a참조)가 완전히 매립 되도록 보호막(207) 상에 소자 분리막용 제3 절연막(208)을 형성한다. 이때, 제3 절연막(208)은 보호막(207)과 식각 선택비를 갖는 물질로 형성한다. 예컨대, 제1 절연막(205)과 동일한 HDP막으로 형성한다. Subsequently, as shown in FIG. 5E, a third insulating film 208 for device isolation film is formed on the protective film 207 so that the trench 204 (see FIG. 5A) is completely filled. In this case, the third insulating layer 208 is formed of a material having an etching selectivity with the protective layer 207. For example, the same HDP film as the first insulating film 205 is formed.

이어서, 도 5f에 도시된 바와 같이, 제1 및 제3 절연막(205A, 208A), 보호막(207A)에 대해 평탄화 공정, 예컨대 화학적 기계적 연마(Chemical Mechanical Polishing, 이하 CMP라 함) 공정을 실시하여 평탄화한다. 이때, CMP 공정은 하드 마스크(203)를 연마 정지막으로 산화막 연마용 슬러리(slurry)를 사용하여 실시한다. 또한, 하드 마스크(203) 상에 제1 및 제3 절연막(205A, 208A)이 잔류되지 않도록 과도 연마공정으로 실시하여 하드 마스크(203)를 일정 두께로 연마할 수도 있다.Subsequently, as shown in FIG. 5F, the first and third insulating films 205A and 208A and the protective film 207A are subjected to planarization, for example, chemical mechanical polishing (hereinafter referred to as CMP). do. At this time, the CMP process is performed using an oxide film polishing slurry as the polishing mask for the hard mask 203. Further, the hard mask 203 may be polished to a predetermined thickness by performing an excessive polishing process so that the first and third insulating films 205A and 208A do not remain on the hard mask 203.

이어서, 도 5g에 도시된 바와 같이, 하드 마스크(203, 도 5f 참조)를 제거한다. 이때, 하드 마스크(203) 제거공정은 인산(H3PO4)을 사용할 수 있다. Then, as shown in FIG. 5G, the hard mask 203 (see FIG. 5F) is removed. In this case, the hard mask 203 may be removed using phosphoric acid (H 3 PO 4 ).

이어서, 제1 및 제3 절연막(205B, 208B), 보호막(207B)을 일정 깊이 후퇴시킨다. 이때, 후퇴되는 깊이는 소자의 EFH와 커플링 비(coupling ratio)를 고려하여 적절히 선택될 수 있으며, 예컨대 제1 도전막(202) 높이의 1/2 정도까지 후퇴시킨다. 또한, 후퇴시키기 위한 식각공정은 건식식각 또는 습식식각방식 모두 가능하다. 건식식각방식의 경우 제1 도전막(202)에 대한 선택비는 높고, 제1 및 제3 절연막(205B, 208B)과 보호막(207B) 간의 식각 선택비는 낮은 식각 조건으로 실시한다. 예컨대, CF4와 H2가 혼합된 혼합가스를 사용한다. 또한, 습식식각방식을 적용하는데 있어서 제1 및 제3 절연막(205B, 208B)과 보호막(207B) 동시 식각시 식각 선택비 제어가 어려운 경우 제1 및 제3 절연막(205B, 208B)을 먼저 식각한 후 보호막(207B)을 식각하거나, 보호막(207B)을 먼저 식각한 후 제1 및 제3 절연막(205B, 208B)을 식각할 수도 있다. Subsequently, the first and third insulating films 205B and 208B and the protective film 207B are retracted to a predetermined depth. At this time, the depth to be retracted may be appropriately selected in consideration of the coupling ratio (EFH) and the coupling ratio (coupling ratio) of the device, for example, to retreat to about 1/2 of the height of the first conductive film 202. In addition, the etching process for retreating may be both dry etching and wet etching. In the dry etching method, the selectivity of the first conductive layer 202 is high, and the etching selectivity between the first and third insulating layers 205B and 208B and the passivation layer 207B is performed under a low etching condition. For example, a mixed gas in which CF 4 and H 2 are mixed is used. In the wet etching method, when the first and third insulating layers 205B and 208B and the protective layer 207B are simultaneously etched, it is difficult to control the etch selectivity. The first and third insulating layers 205B and 208B are first etched. The protective film 207B may be etched or the protective film 207B may be etched first, followed by the first and third insulating films 205B and 208B.

한편, 상기에서는 하드 마스크(203)를 제거한 후 후퇴 공정을 실시하였으나, 이는 일례로서 하드 마스크(203)를 식각 장벽층으로 이용하여 후퇴 공정을 실시한 후 하드 마스크(203)를 제거할 수도 있다. 이 경우, 후퇴 공정시 제1 도전막(202)이 식각공정에 노출되어 손상되는 것을 하드 마스크(203)를 통해 방지할 수도 있다. Meanwhile, although the retreat process is performed after removing the hard mask 203, the hard mask 203 may be removed after the retreat process using the hard mask 203 as an etching barrier layer. In this case, the first conductive film 202 may be exposed to the etching process and damaged during the retreat process through the hard mask 203.

이어서, 도 5h에 도시된 바와 같이, 기판(200) 상부의 단차면을 따라 유전체막(209)을 형성한다. 이때, 유전체막(209)은 산화막-질화막-산화막의 적층 구조로 형성하거나, 유전율이 실리콘산화막(SiO2)보다 높은 3.9 이상인 금속 산화물층, 예컨대 알루미늄산화막(Al2O3), 지르코늄산화막(ZrO2) 또는 하프늄산화막(HfO2) 중 선택된 어느 하나의 막으로 형성하거나, 또는 이들이 혼합된 혼합막 또는 이들의 적층막으로 형성할 수도 있다. Subsequently, as shown in FIG. 5H, the dielectric film 209 is formed along the stepped surface above the substrate 200. In this case, the dielectric film 209 is formed in a stacked structure of an oxide film-nitride film-oxide film, or a metal oxide layer having a dielectric constant of 3.9 or higher than a silicon oxide film (SiO 2 ), for example, an aluminum oxide film (Al 2 O 3 ) or a zirconium oxide film (ZrO). 2 ) or a hafnium oxide film (HfO 2 ), or a mixed film or a laminated film thereof.

이어서, 유전체막(209) 상에 콘트롤 게이트용 도전막(210)(이하, 제2 도전막이라 함)을 형성한다. 이때, 제2 도전막(210)은 제1 도전막(202)과 동일한 물질로 형성할 수 있다. Subsequently, a control gate conductive film 210 (hereinafter referred to as a second conductive film) is formed on the dielectric film 209. In this case, the second conductive film 210 may be formed of the same material as the first conductive film 202.

이어서, 제2 도전막(210) 상에 비저항을 낮추기 위해 금속 질화물, 금속 실 리사이드층 또는 이들이 적층된 적층막을 더 형성할 수도 있다. 예컨대, 금속 질화물로는 티타늄질화막(TiN), 탄탈늄질화막(TaN), 텅스텐질화막(WN)으로 사용하고, 금속 실리사이드층으로는 티타늄실리사이드층(TiSi2), 텅스텐실리사이드층(Wsi) 등을 사용한다. Subsequently, a metal nitride, a metal silicide layer, or a laminated film in which these layers are laminated may be further formed on the second conductive film 210 to lower the specific resistance. For example, a titanium nitride layer (TiN), a tantalum nitride layer (TaN), or a tungsten nitride layer (WN) is used as the metal nitride, and a titanium silicide layer (TiSi 2 ), a tungsten silicide layer (Wsi), or the like is used as the metal silicide layer. do.

이어서, 도시되진 않았지만 제2 도전막(210), 유전체막(209), 제1 도전막(202), 터널링 절연막(201)을 순차적으로 식각하여, 섬(island) 형태로 분리된 플로팅 게이트와, 활성영역과 수직으로 직교하는 방향으로 콘트롤 게이트를 형성한다. Subsequently, although not shown, a floating gate separated in an island form by sequentially etching the second conductive film 210, the dielectric film 209, the first conductive film 202, and the tunneling insulating film 201, The control gate is formed in a direction perpendicular to the active region.

이후, 공정은 일반적인 공정과 동일하기 때문에 그에 대한 설명은 생략하기로 한다. Since the process is the same as the general process, description thereof will be omitted.

본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예는 낸드 플래시 메모리 소자의 제조방법을 예로 들어 기술되었으나, 노아(NOR type) 플래시 메모리 소자를 포함한 모든 비휘발성 메리 소자에 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In particular, although the embodiment of the present invention has been described using a method of manufacturing a NAND flash memory device as an example, the present invention can be applied to all nonvolatile Mary devices including NOR type flash memory devices. In addition, it will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1g는 종래기술에 따른 낸드 플래시 메모리 소자의 제조방법을 도시한 공정 단면도.1A to 1G are cross-sectional views illustrating a method of manufacturing a NAND flash memory device according to the prior art.

도 2 및 도 3은 종래기술에서 발생되는 문제점을 설명하기 위하여 도시한 SEM(Scanning Electron Microscope) 사진.2 and 3 are SEM (Scanning Electron Microscope) photographs shown to explain the problems occurring in the prior art.

도 4는 본 발명의 실시예에 따른 비휘발성 메모리 소자를 도시한 단면도.4 is a cross-sectional view illustrating a nonvolatile memory device according to an embodiment of the present invention.

도 5a 내지 도 5h는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 도시한 공정 단면도.5A through 5H are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100, 200 : 반도체 기판 100, 200: semiconductor substrate

101, 201 : 터널링 절연막101, 201: tunneling insulating film

102, 202 : 제1 도전막(플로팅 게이트)102 and 202: first conductive film (floating gate)

103, 204 : 트렌치103, 204: trench

104, 104A, 104B, 205, 205A, 205B : 제1 절연막(HDP막)104, 104A, 104B, 205, 205A, 205B: First insulating film (HDP film)

105, 105A, 206, 206A : 제2 절연막(SOD막)105, 105A, 206, 206A: second insulating film (SOD film)

106, 106A, 106B, 208, 208A, 208B : 제3 절연막(HDP막)106, 106A, 106B, 208, 208A, 208B: third insulating film (HDP film)

107, 209 : 유전체막107 and 209 dielectric films

108, 210 : 제2 도전막(콘트롤 게이트)108, 210: second conductive film (control gate)

207, 207A : 보호막207, 207A: Shield

Claims (11)

  1. 트렌치가 형성된 기판;A trench formed substrate;
    상기 트렌치 표면을 따라 라이너 형태로 형성된 제1 절연막;A first insulating film formed in a liner shape along the trench surface;
    상기 제1 절연막 상에 형성되어 상기 트렌치를 일부 매립하는 제2 절연막;A second insulating film formed on the first insulating film to partially fill the trench;
    상기 제1 및 제2 절연막을 포함한 구조물 표면을 따라 라이너 형태로 형성되고, 도전막으로 이루어진 보호막; 및A protective film formed in a liner shape along a surface of the structure including the first and second insulating films, the protective film comprising a conductive film; And
    상기 보호막 상에 형성되어 나머지 상기 트렌치를 매립하는 제3 절연막A third insulating layer formed on the passivation layer to fill the remaining trenches
    을 포함하는 반도체 소자의 소자 분리막.Device isolation film of a semiconductor device comprising a.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee.
    제 1 항에 있어서, The method of claim 1,
    상기 보호막은 상기 제3 절연막과 식각 선택비를 갖는 물질로 형성된 반도체 소자의 소자 분리막.The passivation layer is a device isolation layer of a semiconductor device formed of a material having an etch selectivity with the third insulating film.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid.
    제 1 항에 있어서, The method of claim 1,
    상기 보호막은 상기 제2 절연막과 식각 선택비를 갖는 물질로 형성된 반도체 소자의 소자 분리막.The passivation layer is a device isolation layer of a semiconductor device formed of a material having an etch selectivity with the second insulating film.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid.
    제 1 항에 있어서, The method of claim 1,
    상기 제2 절연막은 PSZ(polisilazane)막으로 형성되고, 상기 제1 및 제3 절연막은 HDP(High Density Plasma)막으로 형성된 반도체 소자의 소자 분리막.And the second insulating film is formed of a PSZ (polisilazane ) film, and the first and third insulating films are formed of a high density plasma (HDP) film.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee.
    제 1 항에 있어서, The method of claim 1,
    상기 트렌치 내측벽에 형성된 제1 절연막의 두께보다 상기 트렌치 저부에 형성된 제1 절연막의 두께가 더 두꺼운 반도체 소자의 소자 분리막. And a thickness of the first insulating film formed on the bottom of the trench is thicker than the thickness of the first insulating film formed on the inner wall of the trench.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid.
    제 1 항에 있어서, The method of claim 1,
    상기 보호막은 다결정실리콘막, 전이 금속, 희토류 금속 또는 이들이 혼합된 합금막 중 선택된 어느 하나의 도전막으로 형성된 반도체 소자의 소자 분리막.The protective film is a device isolation film of a semiconductor device formed of a conductive film of any one selected from a polycrystalline silicon film, a transition metal, a rare earth metal or an alloy film mixed with them.
  7. 기판 상에 터널링 절연막 및 플로팅 게이트용 도전막을 형성하는 단계;Forming a tunneling insulating film and a conductive film for a floating gate on the substrate;
    상기 플로팅 게이트용 도전막, 상기 터널링 절연막 및 상기 기판을 일부 식각하여 트렌치를 형성하는 단계;Etching a portion of the conductive film for the floating gate, the tunneling insulating film, and the substrate to form a trench;
    상기 트렌치 표면을 따라 라이너 형태로 제1 절연막을 형성하는 단계;Forming a first insulating film in the form of a liner along the trench surface;
    상기 트렌치를 일부 매립하도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단계;Forming a second insulating film on the first insulating film to partially fill the trench;
    상기 제1 및 제2 절연막을 포함한 구조물 표면을 따라 라이너 형태를 갖고, 도전막으로 이루어진 보호막을 형성하는 단계; 및Forming a protective film having a liner shape along the surface of the structure including the first and second insulating films and formed of a conductive film; And
    상기 보호막 상에 나머지 상기 트렌치를 매립하도록 제3 절연막을 형성하는 단계Forming a third insulating layer on the protective layer to fill the remaining trenches
    를 포함하는 반도체 소자의 소자 분리막 형성방법.Device isolation film forming method of a semiconductor device comprising a.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid.
    제 7 항에 있어서, The method of claim 7, wherein
    상기 보호막은 상기 제2 및 제3 절연막과 식각 선택비를 갖는 물질로 형성하는 반도체 소자의 소자 분리막 형성방법.The passivation layer may be formed of a material having an etch selectivity with the second and third insulating layers.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee.
    제 7 항에 있어서, The method of claim 7, wherein
    상기 제2 절연막은 PSZ(polisilazane)막으로 형성하고, 상기 제1 및 제3 절연막은 HDP(High Density Plasma)막으로 형성하는 반도체 소자의 소자 분리막 형성방법.And the second insulating film is formed of a PSZ (polisilazane ) film, and the first and third insulating films are formed of a high density plasma (HDP) film.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee.
    제 7 항에 있어서, The method of claim 7, wherein
    상기 제1 절연막을 형성하는 단계는, Forming the first insulating film,
    상기 트렌치 내측벽에 형성되는 제1 절연막의 두께보다 상기 트렌치 저부에 형성되는 제1 절연막의 두께를 더 두껍게 형성하는 반도체 소자의 소자 분리막 형성방법.And forming a thickness of the first insulating film formed on the bottom of the trench thicker than the thickness of the first insulating film formed on the inner wall of the trench.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee.
    제 7 항에 있어서, The method of claim 7, wherein
    상기 보호막은 다결정실리콘막, 전이 금속, 희토류 금속 또는 이들이 혼합된 합금막 중 선택된 어느 하나의 도전막으로 형성하는 반도체 소자의 소자 분리막 형성방법.The protective film is a device isolation film forming method of a semiconductor device to form a conductive film of any one selected from a polysilicon film, a transition metal, a rare earth metal or an alloy film mixed with them.
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Cited By (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013049173A2 (en) * 2011-09-26 2013-04-04 Applied Materials, Inc. Improved intrench profile
US8679982B2 (en) 2011-08-26 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and oxygen
US8679983B2 (en) 2011-09-01 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and nitrogen
US8741778B2 (en) 2010-12-14 2014-06-03 Applied Materials, Inc. Uniform dry etch in two stages
US8771536B2 (en) 2011-08-01 2014-07-08 Applied Materials, Inc. Dry-etch for silicon-and-carbon-containing films
US8771539B2 (en) 2011-02-22 2014-07-08 Applied Materials, Inc. Remotely-excited fluorine and water vapor etch
US8801952B1 (en) 2013-03-07 2014-08-12 Applied Materials, Inc. Conformal oxide dry etch
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
US8895449B1 (en) 2013-05-16 2014-11-25 Applied Materials, Inc. Delicate dry clean
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US8951429B1 (en) 2013-10-29 2015-02-10 Applied Materials, Inc. Tungsten oxide processing
US8956980B1 (en) 2013-09-16 2015-02-17 Applied Materials, Inc. Selective etch of silicon nitride
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US8975152B2 (en) 2011-11-08 2015-03-10 Applied Materials, Inc. Methods of reducing substrate dislocation during gapfill processing
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
US9023732B2 (en) 2013-03-15 2015-05-05 Applied Materials, Inc. Processing systems and methods for halide scavenging
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US9064816B2 (en) 2012-11-30 2015-06-23 Applied Materials, Inc. Dry-etch for selective oxidation removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US9117855B2 (en) 2013-12-04 2015-08-25 Applied Materials, Inc. Polarity control for remote plasma
US9114438B2 (en) 2013-05-21 2015-08-25 Applied Materials, Inc. Copper residue chamber clean
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US9136273B1 (en) 2014-03-21 2015-09-15 Applied Materials, Inc. Flash gate air gap
US9159606B1 (en) 2014-07-31 2015-10-13 Applied Materials, Inc. Metal air gap
US9165786B1 (en) 2014-08-05 2015-10-20 Applied Materials, Inc. Integrated oxide and nitride recess for better channel contact in 3D architectures
US9190293B2 (en) 2013-12-18 2015-11-17 Applied Materials, Inc. Even tungsten etch for high aspect ratio trenches
US9236265B2 (en) 2013-11-04 2016-01-12 Applied Materials, Inc. Silicon germanium processing
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9263278B2 (en) 2013-12-17 2016-02-16 Applied Materials, Inc. Dopant etch selectivity control
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299582B2 (en) 2013-11-12 2016-03-29 Applied Materials, Inc. Selective etch for metal-containing materials
US9299538B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US9847289B2 (en) 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101890818B1 (en) * 2012-03-26 2018-08-22 에스케이하이닉스 주식회사 Semiconductor device with isolation layer, electromagnetic device having the same and method for fabriacting the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040049739A (en) * 2002-12-07 2004-06-12 주식회사 하이닉스반도체 Method of forming isolation layer for semiconductor device
KR20050002439A (en) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 Manufacturing method for semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040049739A (en) * 2002-12-07 2004-06-12 주식회사 하이닉스반도체 Method of forming isolation layer for semiconductor device
KR20050002439A (en) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 Manufacturing method for semiconductor device

Cited By (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
US8741778B2 (en) 2010-12-14 2014-06-03 Applied Materials, Inc. Uniform dry etch in two stages
US8771539B2 (en) 2011-02-22 2014-07-08 Applied Materials, Inc. Remotely-excited fluorine and water vapor etch
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US8771536B2 (en) 2011-08-01 2014-07-08 Applied Materials, Inc. Dry-etch for silicon-and-carbon-containing films
US9236266B2 (en) 2011-08-01 2016-01-12 Applied Materials, Inc. Dry-etch for silicon-and-carbon-containing films
US8679982B2 (en) 2011-08-26 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and oxygen
US8679983B2 (en) 2011-09-01 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and nitrogen
US9012302B2 (en) 2011-09-26 2015-04-21 Applied Materials, Inc. Intrench profile
WO2013049173A2 (en) * 2011-09-26 2013-04-04 Applied Materials, Inc. Improved intrench profile
WO2013049173A3 (en) * 2011-09-26 2013-06-13 Applied Materials, Inc. Improved intrench profile
US8927390B2 (en) 2011-09-26 2015-01-06 Applied Materials, Inc. Intrench profile
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
US8975152B2 (en) 2011-11-08 2015-03-10 Applied Materials, Inc. Methods of reducing substrate dislocation during gapfill processing
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9887096B2 (en) 2012-09-17 2018-02-06 Applied Materials, Inc. Differential silicon oxide etch
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9064816B2 (en) 2012-11-30 2015-06-23 Applied Materials, Inc. Dry-etch for selective oxidation removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9607856B2 (en) 2013-03-05 2017-03-28 Applied Materials, Inc. Selective titanium nitride removal
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US9093390B2 (en) 2013-03-07 2015-07-28 Applied Materials, Inc. Conformal oxide dry etch
US8801952B1 (en) 2013-03-07 2014-08-12 Applied Materials, Inc. Conformal oxide dry etch
US9023732B2 (en) 2013-03-15 2015-05-05 Applied Materials, Inc. Processing systems and methods for halide scavenging
US9991134B2 (en) 2013-03-15 2018-06-05 Applied Materials, Inc. Processing systems and methods for halide scavenging
US9153442B2 (en) 2013-03-15 2015-10-06 Applied Materials, Inc. Processing systems and methods for halide scavenging
US9184055B2 (en) 2013-03-15 2015-11-10 Applied Materials, Inc. Processing systems and methods for halide scavenging
US9093371B2 (en) 2013-03-15 2015-07-28 Applied Materials, Inc. Processing systems and methods for halide scavenging
US8895449B1 (en) 2013-05-16 2014-11-25 Applied Materials, Inc. Delicate dry clean
US9114438B2 (en) 2013-05-21 2015-08-25 Applied Materials, Inc. Copper residue chamber clean
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US8956980B1 (en) 2013-09-16 2015-02-17 Applied Materials, Inc. Selective etch of silicon nitride
US9209012B2 (en) 2013-09-16 2015-12-08 Applied Materials, Inc. Selective etch of silicon nitride
US8951429B1 (en) 2013-10-29 2015-02-10 Applied Materials, Inc. Tungsten oxide processing
US9236265B2 (en) 2013-11-04 2016-01-12 Applied Materials, Inc. Silicon germanium processing
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9299582B2 (en) 2013-11-12 2016-03-29 Applied Materials, Inc. Selective etch for metal-containing materials
US9711366B2 (en) 2013-11-12 2017-07-18 Applied Materials, Inc. Selective etch for metal-containing materials
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9117855B2 (en) 2013-12-04 2015-08-25 Applied Materials, Inc. Polarity control for remote plasma
US9263278B2 (en) 2013-12-17 2016-02-16 Applied Materials, Inc. Dopant etch selectivity control
US9190293B2 (en) 2013-12-18 2015-11-17 Applied Materials, Inc. Even tungsten etch for high aspect ratio trenches
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9299538B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9136273B1 (en) 2014-03-21 2015-09-15 Applied Materials, Inc. Flash gate air gap
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9847289B2 (en) 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9159606B1 (en) 2014-07-31 2015-10-13 Applied Materials, Inc. Metal air gap
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9165786B1 (en) 2014-08-05 2015-10-20 Applied Materials, Inc. Integrated oxide and nitride recess for better channel contact in 3D architectures
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch

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