KR101018218B1 - Wire bonding structure and manufacturing method of the same - Google Patents

Wire bonding structure and manufacturing method of the same Download PDF

Info

Publication number
KR101018218B1
KR101018218B1 KR1020080064425A KR20080064425A KR101018218B1 KR 101018218 B1 KR101018218 B1 KR 101018218B1 KR 1020080064425 A KR1020080064425 A KR 1020080064425A KR 20080064425 A KR20080064425 A KR 20080064425A KR 101018218 B1 KR101018218 B1 KR 101018218B1
Authority
KR
South Korea
Prior art keywords
wire
bonding
layer
metal wire
electrode pad
Prior art date
Application number
KR1020080064425A
Other languages
Korean (ko)
Other versions
KR20100004319A (en
Inventor
성제홍
최윤혁
김진완
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020080064425A priority Critical patent/KR101018218B1/en
Publication of KR20100004319A publication Critical patent/KR20100004319A/en
Application granted granted Critical
Publication of KR101018218B1 publication Critical patent/KR101018218B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48491—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being an additional member attached to the bonding area through an adhesive or solder, e.g. buffer pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 와이어 본딩 구조체 및 그 제조방법에 관한 것으로서, 본 발명의 일 측면은, 제1 및 제2 전극 패드가 금속 와이어에 의해 전기적으로 연결된 와이어 본딩 구조체에 있어서, 상기 제1 및 제2 전극 패드 중 적어도 하나의 상면에 형성된 도전성 접합물질층 및 상기 도전성 접합물질층에 의해 상기 제1 및 제2 전극 패드 중 적어도 하나와 접합 되도록 상기 도전성 접합물질층 상에 형성되며 상기 금속 와이어와의 본딩 영역을 구비하는 개재층을 포함하는 와이어 본딩 구조체를 제공한다.The present invention relates to a wire bonding structure and a method of manufacturing the same, and an aspect of the present invention provides a wire bonding structure in which first and second electrode pads are electrically connected to each other by metal wires. A bonding region formed on the conductive bonding material layer to be bonded to at least one of the first and second electrode pads by the conductive bonding material layer and the conductive bonding material layer formed on at least one of the upper surfaces of the conductive bonding material layer. Provided is a wire bonding structure including an intervening layer to be provided.

본 발명에 따르면, 신뢰성이 향상되어 고전력, 고온 등의 환경에서 사용하기에 적합한 와이어 본딩 패키지 및 그 제조방법을 얻을 수 있다.According to the present invention, it is possible to obtain a wire bonding package suitable for use in an environment of high power, high temperature, and the like, and improving its reliability.

와이어, 본딩, 전극 패드, 금속간 화합물, 알루미늄 Wire, bonding, electrode pad, intermetallic compound, aluminum

Description

와이어 본딩 구조체 및 그 제조방법{Wire bonding structure and manufacturing method of the same}Wire bonding structure and manufacturing method {Wire bonding structure and manufacturing method of the same}

본 발명은 와이어 본딩 구조체 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 신뢰성이 향상되어 고전력, 고온 등의 환경에서 사용하기에 적합한 와이어 본딩 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a wire bonding structure and a method for manufacturing the same, and more particularly, to a wire bonding package suitable for use in an environment such as high power and high temperature due to improved reliability.

반도체 패키지에서 와이어 본딩은 반도체 집적회로 칩과 기판 또는 기판과 기판 간의 전기적 연결을 위해 이용된다.Wire bonding in semiconductor packages is used for electrical connections between a semiconductor integrated circuit chip and a substrate or between the substrate and the substrate.

도 1은 일반적인 와이어 본딩 구조를 나타내는 단면도이다. 도 1을 참조하면, 종래의 와이어 본딩 구조는 제1 및 제2 기판(101, 102) 상면에 각각 형성된 제1 및 제2 전극 패드(103a, 103b)를 금속 와이어(104)로 본딩함으로써 양자를 전기적으로 연결한 구조이다. 이 경우, 상기 제1 기판(101)은 주된 기능을 수행하는 PCB 또는 세라믹 기판으로서 그 위에는 반도체 집적회로 칩(105)이 실장되며, 상기 제1 전극 패드(103a)에 의해 전원이 공급될 수 있다. 상기 제2 기판(102)은 외부 전원과 연결되는 커넥터일 수 있다.1 is a cross-sectional view showing a general wire bonding structure. Referring to FIG. 1, the conventional wire bonding structure bonds the first and second electrode pads 103a and 103b formed on the upper surfaces of the first and second substrates 101 and 102 to the metal wire 104, respectively. It is an electrically connected structure. In this case, the first substrate 101 is a PCB or ceramic substrate that performs a main function, and a semiconductor integrated circuit chip 105 is mounted thereon, and power may be supplied by the first electrode pad 103a. . The second substrate 102 may be a connector connected to an external power source.

일반적인 전극 패드(103a, 103b)는 하지 금속인 Cu층 상에 도금을 통해 Ni/Au층을 형성함으로써 얻어질 수 있으며, 이와 달리, Ag 또는 AgPd 페이스트류를 소성하여 얻어질 수도 있다. 이 경우, 전자의 구조(Cu/Ni/Au)는 상기 금속 와이어(104)로서 알루미늄 와이어를 사용할 시 본딩 영역에서 계면 열화가 발생하여 본딩 특성이 저하될 수 있다. 또한, Cu는 공기중에서 쉽게 환원되므로, 환원 분위기에서 소성해야하는 문제가 있다. 후자의 구조(Ag 또는 AgPd)는 전기적 특성(전기전도도) 및 물리/화학적 특성이 온도 및 습도에 따라 크게 변화되어 신뢰성이 높지 않은 문제가 있다. The general electrode pads 103a and 103b may be obtained by forming a Ni / Au layer on the Cu layer, which is a base metal, by plating, or alternatively, may be obtained by firing Ag or AgPd pastes. In this case, in the former structure (Cu / Ni / Au), when the aluminum wire is used as the metal wire 104, interfacial deterioration may occur in the bonding region, thereby degrading bonding characteristics. In addition, since Cu is easily reduced in air, there is a problem in that Cu should be fired in a reducing atmosphere. The latter structure (Ag or AgPd) has a problem that the electrical properties (electric conductivity) and the physical / chemical properties are greatly changed according to temperature and humidity, so that the reliability is not high.

최근에는 고전력, 고온 등의 가혹한 환경(자동차 등)에서 반도체 패키지를 사용이 요구되는 경우가 증가하고 있으며, 이러한 환경에서는 특히 기계적·열적·화학적 신뢰성이 매우 중요하다. 따라서, 당 기술 분야에서는 와이어 본딩의 신뢰성을 향상시킬 수 있는 방안이 요구된다.Recently, the use of semiconductor packages is increasingly required in harsh environments such as high power and high temperature, such as automobiles, and mechanical, thermal, and chemical reliability are particularly important in such environments. Therefore, there is a need in the art for a method for improving the reliability of wire bonding.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 일 목적은 신뢰성이 향상되어 고전력, 고온 등의 환경에서 사용하기에 적합한 와이어 본딩 패키지 및 그 제조방법을 제공하는 데에 있다.The present invention is to solve the above problems, an object of the present invention is to provide a wire bonding package suitable for use in the environment of high power, high temperature and the like and improved manufacturing method.

상기한 목적을 달성하기 위해서, 본 발명의 일 측면은,In order to achieve the above object, one aspect of the present invention,

제1 및 제2 전극 패드가 금속 와이어에 의해 전기적으로 연결된 와이어 본딩 구조체에 있어서, 상기 제1 및 제2 전극 패드 중 적어도 하나의 상면에 형성된 도전성 접합물질층 및 상기 도전성 접합물질층에 의해 상기 제1 및 제2 전극 패드 중 적어도 하나와 접합 되도록 상기 도전성 접합물질층 상에 형성되며 상기 금속 와이어와의 본딩 영역을 구비하는 개재층을 포함하는 와이어 본딩 구조체를 제공한다.A wire bonding structure in which first and second electrode pads are electrically connected by metal wires, the first and second electrode pads comprising: a conductive bonding material layer formed on an upper surface of at least one of the first and second electrode pads; A wire bonding structure is formed on the conductive bonding material layer to be bonded to at least one of the first and second electrode pads, the wire bonding structure including an intervening layer having a bonding area with the metal wire.

본 발명의 일 실시 예에서, 상기 금속 와이어와 상기 개재층은 서로 동일한 물질로 이루어질 수 있다.In one embodiment of the present invention, the metal wire and the intervening layer may be made of the same material.

또한, 상기 금속 와이어는 알루미늄 와이어인 것이 바람직하며, 상기 개재층은 알루미늄, 니켈 및 구리로 구성된 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 것이 바람직하다.In addition, the metal wire is preferably an aluminum wire, it is preferable that the intervening layer comprises at least one material selected from the group consisting of aluminum, nickel and copper.

바람직하게는, 상기 개재층은 상기 금속 와이어와의 본딩 영역에서 상기 금 속 와이어를 이루는 물질과 금속간(intermetallic) 화합물을 형성하지 않는 금속 물질로 이루어질 수 있다.Preferably, the interlayer may be made of a metal material that does not form an intermetallic compound with the material forming the metal wire in the bonding region with the metal wire.

한편, 상기 도전성 접합물질층은 솔더층 또는 도전성 에폭시층인 것일 수 있다.Meanwhile, the conductive bonding material layer may be a solder layer or a conductive epoxy layer.

또한, 상기 제1 및 제2 전극 패드는 서로 다른 기판 상에 형성될 수 있다.In addition, the first and second electrode pads may be formed on different substrates.

또한, 상기 개재층은 상기 제1 및 제2 전극 패드 상에 모두 형성된 것일 수 있다.In addition, the interlayer may be formed on both the first and second electrode pads.

본 발명의 다른 측면은,Another aspect of the invention,

기판 상에 제1 및 제2 전극 패드를 형성하는 단계와, 상기 제1 및 제2 전극 패드 중 적어도 하나의 상면에 도전성 접합물질층을 형성하는 단계와, 상기 도전성 접합물질층 상면에 금속 물질로 이루어진 개재층을 접합하는 단계 및 상기 제1 및 제2 전극 패드가 전기적으로 연결되도록 금속 와이어를 상기 개재층에 본딩하는 단계를 포함하는 와이어 본딩 구조체 제조방법을 제공한다.Forming first and second electrode pads on a substrate, forming a conductive bonding material layer on an upper surface of at least one of the first and second electrode pads, and forming a metal material on the upper surface of the conductive bonding material layer. Bonding the intervening layer and bonding the metal wire to the interlayer so that the first and second electrode pads are electrically connected to each other.

본 발명에 따르면, 신뢰성이 향상되어 고전력, 고온 등의 환경에서 사용하기에 적합한 와이어 본딩 패키지 및 그 제조방법을 얻을 수 있다.According to the present invention, it is possible to obtain a wire bonding package suitable for use in an environment of high power, high temperature, and the like, and improving its reliability.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.However, embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, the embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and size of elements in the drawings may be exaggerated for clarity, and the elements denoted by the same reference numerals in the drawings are the same elements.

도 2a는 본 발명의 일 실시 형태에 따른 와이어 본딩 구조체를 나타내는 단면도이며, 도 2b는 도 2b에서 변형된 실시 형태에 따른 와이어 본딩 구조체를 나타내는 단면도이다.FIG. 2A is a cross-sectional view showing a wire bonding structure according to an embodiment of the present invention, and FIG. 2B is a cross-sectional view showing a wire bonding structure according to an embodiment modified in FIG. 2B.

도 2a를 참조하면, 본 실시 형태에 따른 와이어 본딩 구조체는 제1 및 제2 전극 패드(203a, 203b)가 금속 와이어(204)에 의해 전기적으로 연결된 구조이다. 이 경우, 상기 제1 및 제2 전극 패드(203a, 203b)를 상기 금속 와이어(204)가 전기적으로 연결함에 있어 상기 제1 전극 패드(203a)와 상기 금속 와이어(204) 사이에 개재층(interposer, 207)이 개재되어 상기 개재층(207)이 상기 금속 와이어(204)의 본딩 영역으로 제공된다. 이와 달리, 상기 제2 전극 패드(203b)에는 직접 상기 금속 와이어(204)가 본딩된다.Referring to FIG. 2A, the wire bonding structure according to the present embodiment has a structure in which the first and second electrode pads 203a and 203b are electrically connected by the metal wire 204. In this case, when the metal wires 204 electrically connect the first and second electrode pads 203a and 203b, an interposer is interposed between the first electrode pads 203a and the metal wires 204. , 207 is interposed so that the intervening layer 207 serves as a bonding region of the metal wire 204. In contrast, the metal wire 204 is directly bonded to the second electrode pad 203b.

상기 제1 전극 패드(203a)가 형성된 제1 기판(201)은 주된 기능을 수행하는 PCB 또는 세라믹 기판으로서 그 위에는 도 2a에 도시된 바와 같이, 반도체 집적회 로 칩(205)이 실장될 수 있으며, 상기 제1 전극 패드(203a)에 의해 상기 반도체 집적회로 칩(205)에 전원이 공급될 수 있다. 또한, 상기 제2 전극 패드(203b)가 형성된 제2 기판(202)은 외부 전원과 연결되는 커넥터일 수 있다. 상기 제1 및 제2 전극 패드(203a, 203b)는 도전성 물질로 이루어지며, 예컨대, 종래 기술에서 사용된 것과 같은 Cu/Ni/Au 등의 구조를 가질 수 있다. 이 경우, 상기 제1 및 제2 전극 패드(203a, 203b) 도금이나 스크린 인쇄법 등 당 기술 분야에서 공지된 어떠한 공정을 이용하여 형성될 수 있다. The first substrate 201 on which the first electrode pads 203a are formed is a PCB or a ceramic substrate which performs a main function, and a semiconductor integrated circuit chip 205 may be mounted thereon as shown in FIG. 2A. Power may be supplied to the semiconductor integrated circuit chip 205 by the first electrode pad 203a. In addition, the second substrate 202 on which the second electrode pad 203b is formed may be a connector connected to an external power source. The first and second electrode pads 203a and 203b may be made of a conductive material, and may have, for example, a structure such as Cu / Ni / Au as used in the related art. In this case, the first and second electrode pads 203a and 203b may be formed using any process known in the art, such as plating or screen printing.

금속 와이어(204)와 본딩되는 상기 개재층(207)은 상기 금속 와이어(204)와 동일 물질로 채용됨으로써 접합 강도가 향상될 수 있으며, 동일 물질이 아니더라도 상기 금속 와이어(204)를 이루는 물질과 본딩 영역에서 금속간(intermetallic) 화합물을 형성하지 않는 물질을 채용할 수 있다. 예를 들어, Au가 최외곽층에 도금된 전극 패드에 Al 와이어를 바로 본딩할 경우에는 그 계면에서 금속간 화합물이 형성되어 계면 열화가 발생할 수 있다. 이를 고려하여, 상기 개재층(207)은 알루미늄, 구리, 니켈 등을 사용할 수 있다. 이에 따라, 상기 개재층(207)과 상기 금속 와이어(204) 간의 계면 열화가 발생하지 않아 본딩 특성이 향상될 수 있다. The interlayer 207 bonded to the metal wire 204 may be formed of the same material as the metal wire 204 to improve bonding strength, and may be bonded to a material forming the metal wire 204 even if the interlayer 207 is bonded to the metal wire 204. Materials that do not form intermetallic compounds in the region can be employed. For example, in the case where Al wire is directly bonded to an electrode pad plated on the outermost layer of Au, an intermetallic compound may be formed at the interface and interface degradation may occur. In consideration of this, the intervening layer 207 may use aluminum, copper, nickel, or the like. Accordingly, interface deterioration between the intervening layer 207 and the metal wire 204 does not occur, thereby improving bonding properties.

본 실시 형태의 경우, 상기 개재층(207)은 상기 제1 전극 패드(203a) 상면에 도금이나 스크린 인쇄 등에 의해 형성되지 않고, 상기 제1 전극 패드(203a)와 별개로 형성된 후 도전성 접합물질층(206)에 의해 상기 제1 전극 패드(203a)와 접합될 수 있다. 따라서, 반도체 패키지의 재료, 구조 또는 부품 실장 형태에 따라 상기 개재층(207) 재료를 적절히 선택할 수 있는 장점을 제공한다. 이 경우, 상기 개재층(207)은 솔더층 또는 전도성 에폭시층으로 이루어진 도전성 접합물질층(206)에 의해 상기 제1 전극 패드(203a)와 용이하게 접합될 수 있다. In the present embodiment, the interlayer 207 is not formed on the upper surface of the first electrode pad 203a by plating or screen printing, but is formed separately from the first electrode pad 203a and then has a conductive bonding material layer. It may be bonded to the first electrode pad 203a by 206. Thus, the material of the interlayer 207 may be appropriately selected according to the material, structure, or component mounting form of the semiconductor package. In this case, the intervening layer 207 may be easily bonded to the first electrode pad 203a by a conductive bonding material layer 206 formed of a solder layer or a conductive epoxy layer.

상기 금속 와이어(204)는 초음파 본딩법 등에 의해 상기 개재층(207) 및 상기 제2 전극 패드(203b)에 본딩되어 상기 제1 및 제2 전극 패드(203a, 203b)를 전기적으로 연결할 수 있으며, 알루미늄 와이어를 바람직하게 사용할 수 있다. 이와 달리, 금속 와이어(204)로서 금이나 구리 등을 사용할 수도 있으며, 일반적으로는 상술한 바와 같이, 상기 개재층(207)과 본딩될 경우 그 본딩 영역에서 금속간 화합물을 형성하지 않는 물질을 채용하는 것이 바람직하다. 이와 같이, 상기 개재층(207)은 상기 제1 전극 패드(203a)와 별도로 형성된 후 접합되는 점에서, 금속 와이어(204) 물질이 결정된 상태에서 상기 개재층(207)의 재료를 상기 조건에 맞도록 적절히 선택할 수 있다. 한편, 본 실시 형태와 달리, 도 2b에 도시된 바와 같이, 상기 개재층(207)의 표면(207a, 207b)을 니켈, 금, 알루미늄 등의 금속으로 도금하여 사용할 수 있다.The metal wire 204 may be bonded to the interlayer 207 and the second electrode pad 203b by an ultrasonic bonding method to electrically connect the first and second electrode pads 203a and 203b. Aluminum wire can be used preferably. Alternatively, gold, copper, or the like may be used as the metal wire 204. As described above, a material that does not form an intermetallic compound in the bonding region when it is bonded with the intervening layer 207 is employed. It is desirable to. As such, the intervening layer 207 is formed separately from the first electrode pad 203a and then bonded to each other, so that the material of the intervening layer 207 meets the above conditions in the state where the metal wire 204 material is determined. May be appropriately selected. On the other hand, unlike the present embodiment, as shown in FIG. 2B, the surfaces 207a and 207b of the intervening layer 207 may be plated and used with metals such as nickel, gold, and aluminum.

도 3은 본 발명의 다른 실시 형태에 따른 와이어 본딩 구조체를 나타내는 단면도이다. 본 실시 형태의 경우, 제1 기판(301) 상에 형성된 제1 전극 패드(303a)에 제1 개재층(307)이 제1 도전성 접합물질층(306)에 의해 접합됨과 더불어, 제2 기판(302) 상에 형성된 제2 전극 패드(303b)에 제2 개재층(309)이 제2 도전성 접합물질층(308)에 의해 접합된 구조이다. 이에 따라, 금속 와이어(304)는 양 단 모두에서 개재층(307, 309)과 본딩 영역을 형성하여 본딩 신뢰성을 더욱 향상시킬 수 있다. 이러한 차이 외에 동일한 용어로 나타낸 구성 요소들은 도 2에서 설명한 바와 같다. 한편, 본 실시 형태에서는 2개의 서로 다른 기판에 형성된 전극 패드를 연결하고 있으나, 이와 달리, 하나의 기판 상에 형성된 전극 패드가 금속 와이어에 의해 연결된 구조도 가능한다.3 is a cross-sectional view showing a wire bonding structure according to another embodiment of the present invention. In the present embodiment, the first interlayer 307 is bonded to the first electrode pad 303a formed on the first substrate 301 by the first conductive bonding material layer 306, and the second substrate ( The second intervening layer 309 is bonded to the second electrode pad 303b formed on the 302 by the second conductive bonding material layer 308. Accordingly, the metal wire 304 may further improve bonding reliability by forming bonding regions with the intervening layers 307 and 309 at both ends. In addition to these differences, the components represented by the same terms are the same as described with reference to FIG. 2. Meanwhile, in the present embodiment, the electrode pads formed on two different substrates are connected. Alternatively, a structure in which the electrode pads formed on one substrate are connected by a metal wire is also possible.

이하, 상기에서 설명한 와이어 본딩 구조체를 제조하는 방법을 설명한다. Hereinafter, a method of manufacturing the wire bonding structure described above will be described.

도 4a 내지 도 4d는 본 발명의 일 실시 형태에 따른 와이어 본딩 구조체 제조방법을 설명하는 공정별 단면도이다.4A to 4D are cross-sectional views illustrating processes for manufacturing a wire bonding structure according to an embodiment of the present invention.

우선, 도 4a에 도시된 바와 같이, 기판(401) 상에 제1 및 제2 전극 패드(402a, 402b)를 형성한다. 본 발명에서, 상기 제1 및 제2 전극 패드(402a, 402b)는 도전성 물질로 이루어진 어떠한 구조도 가능하지만, 하지 금속인 Cu층 상에 도금을 통해 Ni/Au층을 형성함으로써 얻어질 수 있으며, 이와 달리, Ag 또는 AgPd 페이스트를 소성하여 얻어질 수도 있다. 상기 기판(401)은 PCB 기판이나 세라믹 기판 등으로서 그 위에 실장되는 복합 소자들의 전기적 연결을 위해 와이어 본딩이 요구되는 어떠한 기판도 사용할 수 있다.First, as shown in FIG. 4A, first and second electrode pads 402a and 402b are formed on a substrate 401. In the present invention, the first and second electrode pads 402a and 402b may have any structure made of a conductive material, but may be obtained by forming a Ni / Au layer through plating on a Cu layer, which is a base metal. Alternatively, it may be obtained by firing Ag or AgPd paste. The substrate 401 may be a PCB substrate, a ceramic substrate, or the like, and may use any substrate for which wire bonding is required for electrical connection of the composite devices mounted thereon.

다음으로, 도 4b에 도시된 바와 같이, 상기 제1 및 제2 전극 패드(402a, 402b)에 각각 제1 및 제2 도전성 접합물질층(403a, 403b)을 형성한다. 상기 제1 및 제2 도전성 접합물질층(403a, 403b)은 본딩 영역으로 제공되는 개재층을 접합시키기 위한 것으로서, 솔더링(soldering) 공정을 이용하거나 상기 제1 및 제2 전극 패드(402a, 402b) 상면에 도전성 에폭시를 도포함으로써 얻어질 수 있다. Next, as shown in FIG. 4B, first and second conductive bonding material layers 403a and 403b are formed on the first and second electrode pads 402a and 402b, respectively. The first and second conductive bonding material layers 403a and 403b are for bonding an intervening layer provided as a bonding region, using a soldering process, or the first and second electrode pads 402a and 402b. It can be obtained by applying a conductive epoxy on the upper surface.

다음으로, 도 4c에 도시된 바와 같이, 상기 제1 및 제2 도전성 접합물질층(403a, 403b)을 이용하여 상기 제1 및 제2 전극 패드(402a, 402b)에 각각 제1 및 제2 개재층(404a, 404b)를 접합한다. 즉, 상기 제1 및 제2 개재층(404a, 404b)은 미리 마련된 상태로 상기 제1 및 제2 전극 패드(402a, 402b)에 각각 접합되는 것이다. 상기 제1 및 제2 개재층(404a, 404b)은 금속 와이어와의 본딩 영역으로 제공되며, 상기 금속 와이어와 동일한 물질을 채용할 수 있다. 따라서, 사용되는 반도체 패키지에 따라 알루미늄 또는 금 와이어가 요구될 시 적절하게 상기 제1 및 제2 개재층(404a, 404b) 물질을 선택할 수 있다. 다만, 상술한 바와 같이, 상기 제1 및 제2 개재층(404a, 404b)은 금속 와이어와 동일 물질은 아니더라도 금속간 화합물을 형성하지 않는 물질을 채용할 수도 있다. Next, as illustrated in FIG. 4C, the first and second electrode pads 402a and 402b are interposed between the first and second electrode pads 402a and 402b using the first and second conductive bonding material layers 403a and 403b, respectively. The layers 404a and 404b are joined. That is, the first and second intervening layers 404a and 404b are bonded to the first and second electrode pads 402a and 402b, respectively, in a prepared state. The first and second intervening layers 404a and 404b serve as bonding regions with the metal wires, and may employ the same material as the metal wires. Accordingly, the material of the first and second intervening layers 404a and 404b may be selected appropriately when aluminum or gold wire is required according to the semiconductor package used. However, as described above, the first and second intervening layers 404a and 404b may be made of a material that does not form an intermetallic compound even if it is not the same material as that of the metal wire.

이와 같이, 접합 공정에 의해 상기 개재층(404a, 404b)을 형성함으로써 공정 편의성을 제공할 수 있다. 이를 도 5 및 도 6을 참조하여 설명하면, 도 5 및 도 6은 도 4c에 나타낸 공정을 보다 세분화하여 나타낸 공정별 단면도이다. 도 5 및 도 6에 도시된 바와 같이, 상기 제1 및 제2 도전성 접합물질층(403a, 403b)을 형성하 면서 기판(401) 상의 다른 영역에 표면 실장 영역으로 제공되는 제3 도전성 접합물질층(403c)을 형성할 수 있다. 이에 따라, 상기 개재층(404a, 404b)이 접합되는 과정에서 반도체 집적회로 칩(600) 등도 표면 실장 공정(SMT)에 의해 기판(401)에 실장될 수 있어 공정 편의성이 제고될 수 있는 것이다.In this manner, the convenience of the process can be provided by forming the intervening layers 404a and 404b by the bonding process. This will be described with reference to FIGS. 5 and 6, and FIGS. 5 and 6 are cross-sectional views of processes according to the process shown in FIG. 4C. As shown in FIGS. 5 and 6, a third conductive bonding material layer is provided as a surface mount region in another region on the substrate 401 while forming the first and second conductive bonding material layers 403a and 403b. 403c can be formed. Accordingly, the semiconductor integrated circuit chip 600 may also be mounted on the substrate 401 by a surface mounting process (SMT) in the process of bonding the interlayers 404a and 404b, thereby improving process convenience.

다음으로, 도 4d에 도시된 바와 같이, 알루미늄 등으로 이루어진 금속 와이어(405)를 상기 제1 및 제2 개재층(404a, 404b)에 각각 본딩함으로써 와이어 본딩 구조체를 형성한다. 상기 금속 와이어(405)는 초음파를 이용한 웨지(wedge) 본딩에 의해 상기 제1 및 제2 개재층(404a, 404b)과 접합될 수 있다. 이와 같이, 상기 금속 와이어(405)는 전극 패드와 직접 접합되지 않으며, 동일 물질이나 금속간 화합물을 형성하지 않는 물질로 적절히 선택되어 상기 제1 및 제2 전극 패드(402a, 402b)에 각각 접합된 상기 제1 및 제2 개재층(404a, 404b)에 본딩됨으로써 고전력, 고온 환경에서 높은 신뢰성을 갖게 될 수 있다.Next, as shown in FIG. 4D, a wire bonding structure is formed by bonding metal wires 405 made of aluminum or the like to the first and second intervening layers 404a and 404b, respectively. The metal wire 405 may be bonded to the first and second intervening layers 404a and 404b by wedge bonding using ultrasonic waves. As such, the metal wire 405 is not directly bonded to the electrode pads, and is appropriately selected as a material which does not form the same material or an intermetallic compound and is bonded to the first and second electrode pads 402a and 402b, respectively. Bonding to the first and second intervening layers 404a and 404b may result in high reliability in a high power, high temperature environment.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited only by the appended claims. It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.

도 1은 일반적인 와이어 본딩 구조를 나타내는 단면도이다. 1 is a cross-sectional view showing a general wire bonding structure.

도 2a는 본 발명의 일 실시 형태에 따른 와이어 본딩 구조체를 나타내는 단면도이며, 도 2b는 도 2b에서 변형된 실시 형태에 따른 와이어 본딩 구조체를 나타내는 단면도이다.FIG. 2A is a cross-sectional view showing a wire bonding structure according to an embodiment of the present invention, and FIG. 2B is a cross-sectional view showing a wire bonding structure according to an embodiment modified in FIG. 2B.

도 3은 본 발명의 다른 실시 형태에 따른 와이어 본딩 구조체를 나타내는 단면도이다. 3 is a cross-sectional view showing a wire bonding structure according to another embodiment of the present invention.

도 4a 내지 도 4d는 본 발명의 일 실시 형태에 따른 와이어 본딩 구조체 제조방법을 설명하는 공정별 단면도이다.4A to 4D are cross-sectional views illustrating processes for manufacturing a wire bonding structure according to an embodiment of the present invention.

도 5 및 도 6은 도 4c에 나타낸 공정을 보다 세분화하여 나타낸 공정별 단면도이다.FIG. 5 and FIG. 6 are cross-sectional views showing processes by subdividing the process illustrated in FIG. 4C.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

201, 202: 제1 및 제2 기판 203a, 203b: 제1 및 제2 전극 패드201 and 202: first and second substrates 203a and 203b: first and second electrode pads

204: 금속 와이어 205: 반도체 집적회로 칩204: metal wire 205: semiconductor integrated circuit chip

206: 도전성 접합물질층 207: 개재층206: conductive bonding material layer 207: intervening layer

403a, 403b: 제1 및 제2 도전성 접합물질층403a, 403b: first and second conductive bonding material layers

404a, 404b: 제1 및 제2 개재층404a, 404b: first and second intervening layers

Claims (16)

제1 전극 패드가 형성된 기판;, 제2 전극 패드가 형성된 커넥터;A substrate on which a first electrode pad is formed, a connector on which a second electrode pad is formed; 상기 제1 전극 패드와 상기 제2 전극 패드의 상면에 각각 형성되는 도전성 접합물질층;A conductive bonding material layer formed on upper surfaces of the first electrode pad and the second electrode pad, respectively; 각각의 상기 도전성 접합물질층 상에 형성되는 개재층; 및 An intervening layer formed on each of said conductive bonding material layers; And 상기 제1 전극 패드의 상기 개재층과 상기 제2 전극 패드의 상기 개재층을 연결하여 상기 기판과 상기 커넥터를 전기적으로 연결하는 금속 와이어;A metal wire connecting the interlayer of the first electrode pad and the interlayer of the second electrode pad to electrically connect the substrate and the connector; 를 포함하며, Including; 상기 개재층은 상기 제1, 제2 전극 패드와 상기 금속 와이어 간에 금속간 화합물의 형성을 방지하는 것을 특징으로 하는 와이어 본딩 구조체.The intervening layer prevents the formation of an intermetallic compound between the first and second electrode pads and the metal wire. 제1항에 있어서,The method of claim 1, 상기 금속 와이어와 상기 개재층은 서로 동일한 물질로 이루어진 것을 특징으로 하는 와이어 본딩 구조체.The metal wire and the interlayer is a wire bonding structure, characterized in that made of the same material. 제1항에 있어서,The method of claim 1, 상기 금속 와이어는 알루미늄 와이어인 것을 특징으로 하는 와이어 본딩 구조체.The metal wire is a wire bonding structure, characterized in that the aluminum wire. 제3항에 있어서,The method of claim 3, 상기 개재층은 알루미늄, 니켈 및 구리로 구성된 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 와이어 본딩 구조체.And wherein the intervening layer comprises at least one material selected from the group consisting of aluminum, nickel and copper. 제1항에 있어서,The method of claim 1, 상기 개재층은 상기 금속 와이어와의 본딩 영역에서 상기 금속 와이어를 이루는 물질과 금속간(intermetallic) 화합물을 형성하지 않는 금속 물질로 이루어진 것을 특징으로 하는 와이어 본딩 구조체.The intervening layer is a wire bonding structure, characterized in that made of a metal material that does not form an intermetallic compound with the material forming the metal wire in the bonding region with the metal wire. 제1항에 있어서,The method of claim 1, 상기 도전성 접합물질층은 솔더층 또는 도전성 에폭시층인 것을 특징으로 하는 와이어 본딩 구조체.The conductive bonding material layer is a wire bonding structure, characterized in that the solder layer or conductive epoxy layer. 삭제delete 삭제delete 기판 상에 제1 전극 패드를 형성하고, 커넥터 상에 제2 전극 패드를 형성하는 단계;Forming a first electrode pad on the substrate, and forming a second electrode pad on the connector; 상기 제1 전극 패드와 상기 제2 전극 패드의 상면에 각각 도전성 접합물질층을 형성하는 단계;Forming a conductive bonding material layer on upper surfaces of the first electrode pad and the second electrode pad, respectively; 각각의 상기 도전성 접합물질층 상면에 금속 물질로 이루어진 개재층을 접합하는 단계; 및Bonding an intervening layer of a metal material to an upper surface of each of the conductive bonding material layers; And 상기 제1 및 제2 전극 패드가 전기적으로 연결되도록 금속 와이어를 상기 개재층에 본딩하는 단계; Bonding a metal wire to the intervening layer such that the first and second electrode pads are electrically connected to each other; 를 포함하며, Including; 상기 개재층은 상기 제1, 제2 전극 패드와 상기 금속 와이어 간에 금속간 화합물의 형성을 방지하는 것을 특징으로 하는 와이어 본딩 구조체 제조방법.The interlayer may prevent the formation of an intermetallic compound between the first and second electrode pads and the metal wire. 제9항에 있어서,10. The method of claim 9, 상기 금속 와이어와 상기 개재층은 서로 동일한 물질로 이루어진 것을 특징으로 하는 와이어 본딩 구조체 제조방법.The metal wire and the intervening layer is a wire bonding structure manufacturing method, characterized in that made of the same material. 제9항에 있어서,10. The method of claim 9, 상기 금속 와이어는 알루미늄 와이어인 것을 특징으로 하는 와이어 본딩 구조체 제조방법.The metal wire is a wire bonding structure manufacturing method, characterized in that the aluminum wire. 제11항에 있어서,The method of claim 11, 상기 개재층은 알루미늄, 니켈 및 구리로 구성된 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 와이어 본딩 구조체 제조방법.And the intervening layer comprises at least one material selected from the group consisting of aluminum, nickel and copper. 제9항에 있어서,10. The method of claim 9, 상기 금속 와이어와 상기 개재층은 서로 다른 물질로 이루어지되, 본딩 영역에서 금속간 화합물을 형성하지 않는 것을 특징으로 하는 와이어 본딩 구조체 제조방법.The metal wire and the intervening layer is made of a different material, the wire bonding structure manufacturing method characterized in that it does not form an intermetallic compound in the bonding region. 제9항에 있어서,10. The method of claim 9, 상기 도전성 접합물질층은 솔더층 또는 도전성 에폭시층인 것을 특징으로 하는 와이어 본딩 구조체 제조방법.And the conductive bonding material layer is a solder layer or a conductive epoxy layer. 삭제delete 삭제delete
KR1020080064425A 2008-07-03 2008-07-03 Wire bonding structure and manufacturing method of the same KR101018218B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080064425A KR101018218B1 (en) 2008-07-03 2008-07-03 Wire bonding structure and manufacturing method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080064425A KR101018218B1 (en) 2008-07-03 2008-07-03 Wire bonding structure and manufacturing method of the same

Publications (2)

Publication Number Publication Date
KR20100004319A KR20100004319A (en) 2010-01-13
KR101018218B1 true KR101018218B1 (en) 2011-03-02

Family

ID=41813902

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080064425A KR101018218B1 (en) 2008-07-03 2008-07-03 Wire bonding structure and manufacturing method of the same

Country Status (1)

Country Link
KR (1) KR101018218B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6562436B1 (en) * 2019-04-19 2019-08-21 ハイソル株式会社 Wire bonding method and semiconductor chip wiring structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03152945A (en) * 1989-11-09 1991-06-28 Fuji Electric Co Ltd Wire bonding of semiconductor chip
JP2000349119A (en) * 1999-06-02 2000-12-15 Hitachi Ltd Semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03152945A (en) * 1989-11-09 1991-06-28 Fuji Electric Co Ltd Wire bonding of semiconductor chip
JP2000349119A (en) * 1999-06-02 2000-12-15 Hitachi Ltd Semiconductor device

Also Published As

Publication number Publication date
KR20100004319A (en) 2010-01-13

Similar Documents

Publication Publication Date Title
KR0161365B1 (en) Electronic component and electronic component connecting structure
KR20080083533A (en) Power module with stacked flip-chip and method of fabricating the same power module
JP2009147210A (en) Ceramic circuit substrate and semiconductor light-emitting module
JPH10256429A (en) Semiconductor package
JP2009071156A (en) Semiconductor device and its manufacturing method
US10699993B2 (en) Wiring board, electronic device, and electronic module
JP6422736B2 (en) Power module
WO2017006916A1 (en) Semiconductor device and method for manufacturing semiconductor device
JP2009295661A (en) Ceramic wiring board and its manufacturing method
KR101018218B1 (en) Wire bonding structure and manufacturing method of the same
JP2023071984A (en) Wiring board, electronic device, and electronic module
US20090284941A1 (en) Semiconductor package, mounting circuit board, and mounting structure
JPH10256428A (en) Semiconductor package
CN113228258A (en) Wiring substrate, electronic device, and electronic module
JP3297959B2 (en) Semiconductor device
CN218498063U (en) Circuit interconnection structure and electronic device
JPH08255851A (en) Semiconductor package
JPH11317470A (en) Electronic components with bumps
JP3881542B2 (en) Wiring board
JP3847219B2 (en) Wiring board
JPH08204060A (en) Semiconductor device
JPH08167674A (en) Package for semiconductor element
JPH09266265A (en) Semiconductor package
JP3780503B2 (en) Wiring board
JP4423053B2 (en) Wiring board

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131224

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150202

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160111

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee