KR101017743B1 - Manufacturing method for semiconductor device - Google Patents

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KR101017743B1 KR1020080091998A KR20080091998A KR101017743B1 KR 101017743 B1 KR101017743 B1 KR 101017743B1 KR 1020080091998 A KR1020080091998 A KR 1020080091998A KR 20080091998 A KR20080091998 A KR 20080091998A KR 101017743 B1 KR101017743 B1 KR 101017743B1
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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 반도체 기판의 갭필(gap fill) 영역에서 계면과 계면이 맞닿으면서 스트레스(stress)가 발생하여 생성되는 콘택 브릿지(contact bridge)를 방지하기 위한 것이다. The invention contact bridge (contact bridge) relates to a production method, a technical problem to be solved is that while touching the interface and the interface fit in gaeppil (gap fill) region of a semiconductor substrate stress (stress) is generated by generation of the semiconductor element the will to prevent.
이를 위해, 본 발명은 반도체 기판 위에 게이트 패턴을 형성하는 게이트 패턴 형성 단계와, 게이트 패턴 위에 PMD막(PMD:Pre-Metal Dielectric layer)을 형성하는 PMD막 형성 단계와, PMD막을 화학 기계적 연마(CMP:Chemlcal Mechanical Polishing)를 통해서 평탄화하는 평탄화 단계와, PMD막에 불순물을 주입하여 불순물 주입층을 형성하는 불순물 주입 단계와, PMD막 및 불순물 주입 층을 관통시켜 반도체 기판에 소스와 드레인 콘택(contact)을 형성 하는 콘택 형성 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다. To this end, the present invention provides PMD film on the gate pattern forming step and a gate pattern of forming a gate pattern on a semiconductor substrate (PMD: Pre-Metal Dielectric layer) PMD film-forming step, and a PMD film chemical-mechanical polishing to form a (CMP : Chemlcal Mechanical Polishing), the planarization step, and implanting impurities in the PMD layer through an impurity implantation step, and a PMD layer and the doping layer to form the doping layer to contact the drain and the source in a semiconductor substrate (contact planarizing through) including the contact formation step of forming provides a method for producing a semiconductor device, characterized in that formed.
PMD, USG, 콘택, PSG, BPSG PMD, USG, contacts, PSG, BPSG

Description

반도체 소자의 제조 방법{MANUFACTURING METHOD FOR SEMICONDUCTOR DEVICE} Method of manufacturing a semiconductor device {MANUFACTURING METHOD FOR SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 상세하게 말하자면 PMD막의 갭필(gap fill) 특성을 향상하고, 계면과 계면이 맞닿으면서 생성되는 콘택 브릿지(contact bridge) 현상을 방지하기 위한 반도체 소자의 제조 방법에 관한 것이다. The present invention is a semiconductor device for preventing, and more particularly to say PMD film gaeppil (gap fill) (contact bridge) improve the characteristics, the contact bridge being the interface with the interface between the As abuts generation phenomenon relates to a method of manufacturing a semiconductor device the present invention relates to a method of manufacturing the same.

일반적으로 반도체 소자의 제조 방법에 있어 n채널형 모스트랜지스터 및 p채널형 모스트랜지스터가 동일한 기판 상에 집적되는 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor) 트랜지스터가 있다. A; (Complementary Metal Oxide Semiconductor CMOS) transistor generally in the production method of the semiconductor device is a complementary MOS n-channel type MOS transistor and p-channel MOS transistor are integrated on the same substrate. 반도체 소자에 게이트 패턴 및 실리사이드 형성 후에 게이트패턴 사이의 공간을 채우기 위해 유동성이 좋은 산화 막에 불순물로 인(Phosphorus:"P")이나 붕소(Boron:"B")를 첨가한 BPSG(Boron Phospho Silicate Glass), 불순물 비 함유 막(USG:Undoped Silicate Glass), PSG(Phospho Silicate Glass)막을 사용하여 PMD막(PMD:Pre-Metal Dielectric layer)을 형성한다. As to fill a space between the semiconductor device gate pattern and the silicide formed after the gate pattern in the oxide film in fluidity good impurity (Phosphorus: "P") or boron (Boron: "B") a BPSG (Boron Phospho Silicate was added to Glass), an impurity-free film (USG: to form a Pre-Metal Dielectric layer): Undoped Silicate Glass), PSG (Phospho Silicate Glass) PMD layer (PMD using a film. 이때 PMD막을 형성하는 데, 화학증착 공정(CVD, Chemical Vapor Deposition)중 부압-화학기상증착(Sub Atmosphere Chemical Vapor Deposition:이하 SA CVD)과 상압 화학 기상 증착(Atmospheric Pressure Chemical Vapor Deposition:이하 AP CVD)의 공정과정에서 높은 수준의 갭필(gap fill)이 필요하다. At this time, to form PMD film, the negative pressure of the chemical vapor deposition process (CVD, Chemical Vapor Deposition) - chemical vapor deposition (Sub Atmosphere Chemical Vapor Deposition: less SA CVD) and atmospheric pressure chemical vapor deposition (Atmospheric Pressure Chemical Vapor Deposition: hereinafter AP CVD) in the process, the process requires a high level of gaeppil (gap fill).

500℃~600℃의 고온에서 열에너지(thermal energy)를 이용하는 상기 SA CVD(Sub-Atmosphere CVD)의 방식은 200Torr∼650Torr 정도의 압력에서 진행한다. At a high temperature of 500 ℃ ~ 600 ℃ way of thermal energy (thermal energy) wherein SA CVD (Sub-Atmosphere CVD) using the proceeds from a pressure of about 200Torr~650Torr.

또한 상기 AP CVD(Atmospheric Pressure CVD)는 TEOS막(Tetra Ethyl Ortho Silicate:4에톡시실란 또는 4에틸올소규산), USG막(Undoped Silicate Glass)등이 보다 안정적으로 공급된다. In addition, the AP CVD (Atmospheric Pressure CVD) is a TEOS film: is supplied more stably, etc. (Tetra Ethyl Ortho Silicate 4 4-ethyl ortho-silicate or silane to), USG film (Undoped Silicate Glass). 상기 AP CVD는 PMD막을 증착시킴에 따라 초기 레이어의 유실이 없는 안정적인 PMD막 형성이 가능하며, 공정 효율을 향상시킬 수 있는 이점이 있다. The AP CVD has an advantage capable of forming a stable PMD film without a loss of the initial layer from, improving the process efficiency, in accordance with the film depositing PMD.

이와 같은 PMD막 형성 시에 인(P)의 첨가는 나트륨이온(Na+), 칼륨이온(K+)등의 알칼리 이온 류 들이 소자 쪽으로 침투하는 것을 방지(gathering)하는 역할을 한다. The addition of such a PMD (P) at the time of film formation is responsible for preventing (gathering) to penetrate into the alkali ions of the acids, such as sodium ion (Na +), potassium ion (K +) to the device. 또한 붕소(B)의 첨가는 PMD막의 평탄화를 위한 것이다. Also addition of boron (B) is for the PMD planarization film.

이 공정과정 진행에서 상기 인(P)과 붕소(B)의 첨가로 PMD막의 밀도가 낮아져 산소 손실(oxide loss)이 발생한다. The process proceeds from the process and the PMD is added to the film density of the phosphorus (P), boron (B), the low oxygen loss (oxide loss) occurs. 이로 인해, 완전히 갭필(gap fill)이 이루어지지 않는 갭필 불량이 발생한다. As a result, there arises a defect that the support is fully gaeppil gaeppil (gap fill) made. 또한 PMD막의 굴곡에서 계면과 계면이 맞닿으면서 콘택 브릿지(contact bridge)가 형성된다. In addition, while touching the interface and the interface fit in PMD film winding is formed with a contact bridge (contact bridge). 콘택 브릿지는 반도체 소자의 특성을 저하시키고 나아가 동작 신뢰성 저하시키며 트랜지스터간의 단락(short fail) 불량을 일으킨다. Contact bridge degrade the characteristics of the semiconductor element and further reduced operating reliability causes a short circuit (short fail) bad between transistors.

본 발명은 상기와 같은 종래기술의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 PMD막의 갭필(gap fill) 특성을 향상하는 반도체 소자의 제조 방법을 제공하는 것이다. The present invention is to provide for overcoming the problems of the prior art, an object of the present invention provides a method of manufacturing a semiconductor device to improve characteristics PMD film gaeppil (gap fill).

본 발명의 다른 목적은 계면과 계면이 맞닿으면서 생성되는 콘택 브릿지(contact bridge) 현상을 방지하기 위한 반도체 소자의 제조 방법을 제공하는데 있다. Another object of the present invention is to provide a method of manufacturing a semiconductor device for preventing the contact bridge (contact bridge) phenomenon generated while touching the interface and the interface determined.

상기한 목적을 달성하기 위해 본 발명에 의한 반도체 소자의 제조 방법은, 반도체 기판 위에 게이트 패턴을 형성하는 게이트 패턴 형성 단계와, 상기 게이트 패턴 위에 PMD막(PMD : Pre-Metal Dielectric layer)을 형성하는 PMD막 형성 단계와, 상기 PMD막을 화학 기계적 연마(CMP : Chemlcal Mechanical Polishing)를 통해서 평탄화하는 평탄화 단계와, 상기 PMD 막에 불순물을 주입하여 불순물 주입층을 형성하는 불순물 주입 단계와, 상기 PMD막 및 불순물 주입층을 관통시켜 상기 반도체 기판에 소스와 드레인 콘택(contact)을 형성하는 콘택 형성 단계로 이루어질 수 있다. A method for manufacturing a semiconductor device according to the present invention to achieve the above object, the gate pattern formation step of forming a gate pattern on a semiconductor substrate, PMD layer (PMD: Pre-Metal Dielectric layer) on the gate pattern to form the PMD film-forming step and the PMD film chemical-mechanical polishing (CMP: Chemlcal mechanical polishing) for the flattening step of flattening through, and the impurity implanted to form an impurity implanted layer by implanting an impurity into the PMD layer, the PMD layer, and to pass through the doping layer may be formed of a contact forming step of forming a source and a drain contact (contact) on the semiconductor substrate.

상기 PMD막 형성 단계는 상기 PMD막을 USG(Undoped Silicate Glass)막 및 TEOS(Tetra Ethyl Ortho Silicate)막 중에서 선택된 어느 하나로 PMD막을 형성할 수 있다. The PMD film-forming step may form the PMD PMD film by any film selected from a USG (Undoped Silicate Glass) film and the TEOS (Tetra Ethyl Ortho Silicate) film.

상기 불순물 주입 단계는 상기 불순물이 붕소(B) 및 인(P)중에서 선택된(적어도) 어느 하나를 이용할 수 있다. The doping step may utilize any one of (at least) the impurities are selected from boron (B) and phosphorus (P).

상기 어닐링(annealing) 단계는 상온 850℃~950℃에서 70초~90초 동안 수행할 수 있다. The annealing (annealing) step may be carried out for 70-90 seconds at room temperature, 850 ℃ ~ 950 ℃.

상술한 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법은 PMD막을 평탄화한 후 상기 불순물을 인(P) 및 붕소(B) 중에서 선택된(적어도) 어느 하나를 이용하여 불순물 주입(implant)을 한다. As described above, the method of manufacturing a semiconductor device according to the present invention using any one (at least) selected from the group consisting of phosphorus (P) and boron (B) for the impurities after flattening PMD film and the impurity implantation (implant). 이후 불순물 주입층을 어닐링한다. Subsequent to annealing the doping layer. 이에 따라 반도체 기판의 갭필(gap fill) 특성을 향상하고, 콘택 브릿지(contact bridge) 현상을 방지할 수 있다. Accordingly, it is possible to improve the gaeppil (gap fill) characteristics of the semiconductor substrate and prevent the contact bridge (contact bridge) phenomenon.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. Hereinafter, the present invention is in the art with reference to the accompanying drawings a preferred embodiment of the present invention self enough to easily carry out the present invention one of ordinary skill to be described in detail as follows.

여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다. Here, it puts the same reference numerals for portions having the similar configurations and operations throughout the specification.

도 1은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 순서도이다. 1 is a flow chart illustrating a method for manufacturing a semiconductor device according to the present invention.

도 1을 참조하면, 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 위에 게이트 패턴을 형성하는 게이트 패턴 형성 단계(S1), 상기 게이트 패턴 위에 PMD막(PMD:Pre-Metal Dielectric layer)을 형성하는 PMD막 형성 단계(S2), 상기 PMD막을 화학 기계적 연마(CMP:Chemlcal Mechanical Polishing)를 통해서 평탄 화하는 평탄화 단계(S3), 상기 PMD 막에 불순물을 주입하여 불순물 주입층을 형성하는 불순물 주입 단계(S4), 상기 PMD막을 어닐링을 하는 어닐링 단계(S5), 상기 PMD막 및 불순물 주입 층을 관통시켜 상기 반도체 기판에 소스와 드레인 콘택(contact)을 형성 하는 콘택 형성 단계(S6)를 포함하여 이루어진다. 1, a method for manufacturing a semiconductor device according to the invention the gate pattern formation step of forming a gate pattern on a semiconductor substrate (S1), PMD layer (PMD: Pre-Metal Dielectric layer) on the gate pattern to form the PMD film-forming step (S2), the PMD film chemical-mechanical polishing: the impurity implantation step for forming a planarization step (S3), an impurity implantation layer by implanting an impurity into the PMD layer to the flat screen through (CMP Chemlcal mechanical polishing) ( S4), comprises an annealing step (S5), the PMD layer and the impurity implanted to penetrate the layer contact formation step (S6) for forming a source and a drain contact (contact) on the semiconductor substrate to the annealing the PMD layer.

도 2a 내지 도 2f는 반도체 소자의 제조 방법을 설명하기 위한 단면도이다. Figures 2a-2f are cross-sectional views for explaining the manufacturing method of the semiconductor device.

먼저 도 2a를 참조하면, 상기 게이트 패턴 형성 단계(S1)에서는 반도체 기판(110)위에 게이트 패턴(120)을 형성한다. Referring first to Figure 2a, the gate pattern forming step (S1) in a gate pattern 120 on the semiconductor substrate 110. 상기 게이트 패턴(120)을 형성하기 위해 반도체 기판 전면에 필드 산화 막을 형성하고, 게이트 폴리실리콘(poly-silicon)을 적층한 후 감광막을 도포한다. The application of the photosensitive film after the formation of the field oxide film on a semiconductor substrate, and depositing a gate polysilicon (poly-silicon) to form the gate pattern 120. 감광막의 두께는 보통 1㎛ 이상의 두께로 도포하게 된다. The thickness of the photosensitive film is applied to a normal 1㎛ or more thickness. 감광막 상에 게이트 전극 마스크를 씌우고 노광을 시킨다. Putting a gate electrode on the mask onto the photoresist thereby exposing. 노광된 감광막을 용해하여 노광되지 않은 감광막에 패턴을 형성한다. Dissolving the exposed photoresist to form a pattern on the unexposed photoresist. 이후, 패턴을 마스크를 사용하여 게이트 폴리실리콘을 식각한 다음 감광막 패턴을 제거하여 상기 게이트 패턴(120)을 형성한다. Then, a pattern by the use of a mask etching the gate polysilicon and then removing the photoresist pattern to form the gate pattern 120.

도 2b를 참조하면, 상기 PMD막 형성 단계(S2)에서는 반도체 기판(110) 위에 상기 게이트 패턴(120)을 포함하는 PMD막(130)(PMD:Pre-Metal Dielectric layer)을 형성한다. Referring to Figure 2b, the PMD in the film-forming step (S2), PMD layer 130 including the gate pattern 120 on the semiconductor substrate (110) to form a (PMD Pre-Metal Dielectric layer). 상기 PMD막(130)은 화학기상증착(CVD:Chemical Vapor Deposition)에 의해 USG(Undoped Silicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 및 그 등가물 중에서 도핑(doping)하지 않은 막으로 선택할 수 있다. The PMD layer 130 is a chemical vapor deposition: can be selected as a film not doped (doping) from (CVD Chemical Vapor Deposition) (Undoped Silicate Glass) USG by the film, TEOS (Tetra Ethyl Ortho Silicate) film and the like . 그러나 본 발명에서 이러한 재질로 상기 PMD막(130)을 한정하는 것은 아니다. However, not limited to the PMD layer 130 in the present invention to these materials.

도 2c를 참조하면, 상기 평탄화 단계(S3)에서는 상기 PMD막(130)을 화학 기계적 연마(CMP : Chemlcal Mechanical Polishing)를 통해 평탄화한다. Referring to Figure 2c, in the planarization step (S3) of the PMD layer 130, a chemical mechanical polishing: planarized through (CMP Chemlcal Mechanical Polishing). 상기 평탄화 단계 이후 PMD막(130)을 세정한다. After the planarization step, washing the PMD layer 130. 세정공정은 약액처리공정, 린스공정 및 건조공정 순으로 진행한다. Cleaning process proceeds to the chemical liquid treatment step, rinsing step and drying step in order.

도 2d를 참조하면, 상기 불순물 주입(implant) 단계(S4)에서는 상기 PMD막(130)에 불순물(140)을 주입하여 불순물층(150)을 형성한다. Referring to Figure 2d, to form the impurity implantation (implant) Step (S4) in the impurity 140 impurity layer 150 by implanting in the PMD layer 130.

상기 불순물(140)은 인(Phosphorus:"P") 및 붕소(Boron:"B")중에서 선택된 적어도 어느 하나를 이용하여 주입할 수 있다. Can be injected by using at least any one selected from the impurities 140 of (Phosphorus:: "P") and boron ( "B" Boron). 인(P)은 나트륨이온(Na+), 칼륨이온(K+)등의 알칼리 이온 류 들이 소자 쪽으로 침투하는 것을 방지(gathering)하는 역할을 한다. Phosphorus (P) serves to prevent (gathering) to penetrate into the alkali ions to flow device such as a sodium ion (Na +), potassium ion (K +). 또한 붕소(B)는 PMD막의 평탄화를 위한 것이다. In addition, boron (B) is for the PMD planarization film. 상기 불순물(140)은 반도체 소자의 트렌지스터 구조에 알맞게 고에너지 이온 주입 순으로 각 소자의 특성을 고려하여 주입하게 된다. The impurities 140 is injected in consideration of the characteristics of each element by ion and accordingly the transistor structure of the semiconductor device implantation energy order.

도 2e를 참조하면, 상기 어닐링(annealing) 단계(S5)에서는 상기 불순물(140) 주입 후 반도체 기판이 안착 된 공정 챔버에 850℃~950℃ 조건에서 70초~90초 동안 어닐링한다. Referring to Figure 2e, it is annealed the annealing (annealing) step (S5) in the impurity 140 at 850 ℃ ~ 950 ℃ conditions and after the injection of the semiconductor substrate loading process chamber 70 seconds to 90 seconds. 상기 어닐링을 850℃미만 및 70초 미만에서 진행하는 경우에, 원하는 깊이로 불순물층(150a)이 형성되지 않을 수 있다. If it is proceeding to the annealing at less than 850 ℃ and 70 seconds, and can not be an impurity layer (150a) formed to a desired depth.

또한 상기 어닐링을 950℃초과 및 90초 초과에서 진행하는 경우에 어닐링 층의 깊이가 깊어져서 게이트패턴 부분과 닿을 수 있다. In addition, if the progress of the annealing in excess of 950 ℃ and more than 90 seconds so the deeper the depth of the annealed layer may touch the gate pattern part.

상기 불순물층(150a)을 어닐링함에 따라 그 깊이가 깊어질 수 있다. As the annealing the impurity layer (150a) may be the depth deepens.

도 2f를 참조하면, 상기 콘택 형성 단계(S6)에서는 상기 PMD막(130)에 콘택(contact)(160)을 형성한다. Referring to Figure 2f, the contact formation step (S6) in the form of contact (contact) (160) on the PMD layer 130. 상기 불순물 주입 층(150a)과 상기 PMD막(130)을 관통하는 상기 콘택(160)을 형성한다. To form the contact 160 to pass through the impurity injection layer (150a) and the PMD layer 130. 상기 형성된 콘택(160)은 낮은 열팽창율과 고온에서 치수의 안정성을 갖는 텅스텐을 사용할 수도 있다. The formed contact 160 may use a tungsten having a low thermal expansion coefficient and dimensional stability at high temperature.

도 3a 및 도 3b는 종래 기술에 의한 반도체 기판의 평면도와 본 발명에 따른 반도체 기판의 평면도를 설명하기 위한 평면도이다. Figures 3a and 3b are a plan view for illustrating a top view of the semiconductor substrate according to the present invention and a plan view of a semiconductor substrate according to the prior art.

먼저 도 3a를 참조하면, 종래 기술에 의한 반도체 기판의 평면도는 게이트와 게이트 사이에 불완전한 갭필(gap fill)로 콘택 브릿지(contact bridge)가 형성된 모습이다. Referring first to Figure 3a, a top view of a semiconductor substrate according to the prior art is a contact shape formed bridge (contact bridge) to the incomplete gaeppil (gap fill) between the gate and the gate.

또한 도 3b를 참조하면, 본 발명에 따른 반도체 기판의 평면도는 PMD 막(130) 형성 시 USG(Undoped Silicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 및 그 등가물 중에서 도핑(doping)하지 않은 막으로 선택하여 형성한 모습이다. In addition, Referring to Figure 3b, a top view of a semiconductor substrate according to the present invention, PMD layer (130) (Undoped Silicate Glass) USG film when formed, TEOS (Tetra Ethyl Ortho Silicate) film and a non-doped (doping) from the like membrane a shape formed by selected. 이후, 상기 불순물층(150a)을 어닐링 하여 게이트와 게이트 사이에 갭필(gap fill) 특성을 향상시키고 콘택 브릿지(contact bridge) 형성을 방지할 수 있다. Since, it is possible by annealing the impurity region (150a) to enhance gaeppil (gap fill) characteristics between the gate and the gate and prevent the formation of contact bridges (contact bridge).

본 발명에 따른 반도체 소자의 제조 방법은 이상에서 설명한 것은 본 발명에 따른 반도체 소자의 제조 방법을 실시하기 위한 하나의 실시 예에 불과한 것으로서, 본 발명은 상기한 실시 예에 한정되지 않고, 이하의 특허 청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다. As it is described a method for manufacturing a semiconductor device according to the present invention in more than just one embodiment for carrying out the method for manufacturing a semiconductor device according to the invention, the invention is not limited to the embodiment described above, the patent the following those of ordinary skill in the field of the art without departing from the subject matter of the present invention invention, as claimed in the claims will be that the technical spirit of the present invention to anyone a range various changes performed.

도 1은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 순서도이다. 1 is a flow chart illustrating a method for manufacturing a semiconductor device according to the present invention.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다. Figures 2a-2f are cross-sectional views for explaining a method of manufacturing a semiconductor device according to the present invention.

도 3a 및 도 3b는 본 발명에 따른 반도체 기판의 평면도와 종래 기술에 의한 반도체 기판의 평면도를 설명하기 위한 단면도이다. Figures 3a and 3b are cross-sectional views for illustrating a top view of the semiconductor substrate according to a plan view of the conventional technique of a semiconductor substrate according to the present invention.

< 도면의 주요 부분에 대한 부호의 설명 > <Description of the Related Art>

110 : 반도체 기판 120 : 게이트 패턴 110: semiconductor substrate 120: gate pattern

130 : PMD막 140 : 불순물 주입 130: PMD layer 140: doping

150 : 불순물 주입층 160 : 콘택 150: doping layer 160: contact

Claims (4)

  1. 반도체 기판 위에 게이트 패턴을 형성하는 게이트 패턴 형성 단계; Gate pattern formation step of forming a gate pattern on a semiconductor substrate;
    상기 게이트 패턴 위에 PMD막(PMD:Pre-Metal Dielectric layer)을 형성하는 PMD막 형성 단계; PMD film forming step of forming a;: film PMD (Pre-Metal Dielectric layer PMD) on the gate pattern
    상기 PMD막을 화학 기계적 연마(CMP:Chemlcal Mechanical Polishing)를 통해서 평탄화 하는 평탄화 단계; Flattening step of flattening through: (Chemlcal Mechanical Polishing CMP); the PMD film CMP
    상기 PMD막에 불순물을 주입하여 불순물 주입층을 형성하는 불순물 주입 단계; Impurity implantation to form an impurity implanted layer by implanting an impurity into the PMD layer;
    상기 PMD막을 어닐링을 하는 어닐링 단계; An annealing step of annealing the PMD film;
    상기 PMD막 및 불순물 주입층을 관통시켜 상기 반도체 기판에 소스와 드레인 콘택(contact)을 형성하는 콘택 형성 단계를 포함하여 이루어지며, To pass through the PMD layer and the doping layer is made, including the contact formation step of forming a source and a drain contact (contact) on the semiconductor substrate,
    상기 PMD막 형성 단계는 상기 PMD막이 USG(Undoped Silicate Glass)막 및 TEOS(Tetra Ethyl Ortho Silicate)막 중에서 선택된 어느 하나로 이루어지며, The PMD layer formation step is composed of any one the PMD film USG (Undoped Silicate Glass) film and the TEOS (Tetra Ethyl Ortho Silicate) film selected from the group consisting of,
    상기 불순물 주입 단계는 상기 불순물을 붕소(B) 및 인(P)중에서 선택된 적어도 어느 하나가 이용되며, The impurity implantation step is used at least one selected from the impurity of boron (B) and phosphorus (P) is,
    상기 어닐링(annealing)단계는 850℃~950℃에서 70초~90초 동안 이루어짐을 특징으로 하는 반도체 소자의 제조 방법. The annealing (annealing) step method of producing a semiconductor device, characterized by yirueojim at 850 ℃ ~ 950 ℃ for 70 seconds ~ 90 seconds.
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