KR100983595B1 - 액정 표시 장치의 정전기 방지 회로 - Google Patents

Abstract

본 발명은 손상을 최소화하는 구조의 액정 표시 장치의 정전기 방지 회로에 관한 것으로, 전압인가 라인 및 게이트 라인과, 이들과 교차하는 데이터 라인을 구비하고, 상기 전압 인가 라인 및 상기 게이트 라인의 단부와, 이들과 교차하는 상기 데이터 라인의 단부 사이에 병렬로 접속된 복수개의 트랜지스터를 포함한 액정 표시 장치의 정전기 방지 회로에 있어서, 상기 트랜지스터들의 채널 부위의 일부분에만 게이트 전극을 오버랩시켜 형성한 것을 특징으로 한다.

정전기 방지 회로, 소오스/드레인 금속, 게이트 금속

Description

액정 표시 장치의 정전기 방지 회로{Circuit for Preventing Electro Static Discharging of Liquid Crystal Display Device}

도 1은 종래의 정전기 방지 회로를 포함한 액정 표시 장치의 외곽 부분을 나타낸 회로도

도 2는 종래의 액정 표시 장치의 정전기 방지 회로를 나타낸 평면도

도 3은 도 2의 I~I' 선상의 단면도

도 4는 도 2의 Ⅱ~Ⅱ' 선상의 단면도

도 5는 본 발명의 정전기 방지 회로를 나타낸 평면도

도 6은 도 5의 Ⅲ~Ⅲ' 선상의 단면도

도 7은 도 5의 Ⅳ~Ⅳ' 선상의 단면도

*도면의 주요 부분에 대한 부호 설명*

50 : 하부 기판 51 : 게이트 금속층

52 : 소오스/드레인 금속층 53 : 반도체층

54 : 게이트 절연막 55 : 보호막

본 발명은 액정 표시 장치에 관한 것으로 특히, 손상을 최소화하는 구조의 액정 표시 장치의 정전기 방지 회로에 관한 것이다.

정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다.

그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상 표시 장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송 신호를 수신하여 디스플레이하는 텔레비젼 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.

이와 같은 액정 표시 장치가 여러 분야에서 화면 표시 장치로서의 역할을 하기 위해 여러 가지 기술적인 발전이 이루어졌음에도 불구하고 화면 표시 장치로서 화상의 품질을 높이는 작업은 상기 특징 및 장점과 배치되는 점이 많이 있다. 따라서, 액정 표시 장치가 일반적인 화면 표시 장치로서 다양한 부분에 사용되기 위해서는 경량, 박형, 저 소비 전력의 특징을 유지하면서도 고정세, 고휘도, 대면적 등 고품위 화상을 얼마나 구현할 수 있는가에 관건이 걸려 있다고 할 수 있다.

이와 같은 액정 표시 장치는, 화상을 표시하는 액정 패널과 상기 액정 패널에 구동 신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정 패널은 일정 공간을 갖고 합착된 제 1, 제2 유리 기판과, 상기 제 1, 제 2 유리 기판 사이에 주입된 액정층으로 구성된다.

여기서, 상기 제 1 유리 기판(TFT 어레이 유리 기판)에는 일정 간격을 갖고 일 방향으로 배열되는 복수개의 게이트 라인과, 상기 각 게이트 라인과 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터 라인과, 상기 각 게이트 라인과 데이터 라인이 교차되어 정의된 각 화소 영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과 상기 게이트 라인의 신호에 의해 스위칭되어 상기 데이터 라인의 신호를 각 화소 전극에 전달하는 복수개의 박막 트랜지스터가 형성된다.

그리고, 상기 제 2 유리 기판(칼라 필터 어레이 유리 기판)에는, 상기 화소 영역을 제외한 부분의 빛을 차단하기 위한 차광층과, 칼라 색상을 표현하기 위한 R, G, B 칼라 필터층과 화상을 구현하기 위한 공통 전극이 형성된다.

이와 같은 상기 제 1, 제 2 유리 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 액정 주입구를 갖는 씨일(seal)재에 의해 합착되어 상기 두 유리 기판 사이에 액정이 주입된다.

이 때, 액정 주입 방법은 상기 씨일재에 의해 합착된 두 유리 기판 사이를 진공상태를 유지하여 액정액에 상기 액정 주입구가 잠기도록 하면 삼투압 현상에 의해 액정이 두 유리 기판 사이에 주입된다. 이와 같이 액정이 주입되면 상기 액정 주입구를 밀봉재로 밀봉하면 된다.

한편, 상기와 같이 상하 유리 기판 내에 고밀도 회로와 액정이 내장되는 액정 표시 장치는, 표면막인 유리 기판이 얇은 면광판으로 되어 있어 상당히 민감하 여 여타의 작은 충격이나, 정전기 이물질 등에 의해서도 쉽게 불량이 될 수 있어, 취급시 상당한 주의가 요망된다. 특히, 정전기는 상기 액정 표시 장치의 상하 유리 기판이 여러 공정을 거치는 과정에서 면 마찰 등으로 인하여 상기 유리 기판 내에 정전기가 차징(charging)되어 있다가 제품 완성 후 노이즈(noise) 등과 같은 불량을 유발시키기 때문에, 공정 중에 유리 기판에 차징(charging)되어 있는 정전기를 적절하게 방전시켜야 함은 필수적이라 할 것이다.

이하, 첨부된 도면을 참조하여 종래의 액정 표시 장치의 정전기 방지 회로를 설명하면 다음과 같다.

도 1은 종래의 정전기 방지 회로를 포함한 액정 표시 장치의 외곽 부분을 나타낸 회로도이다.

도 1과 같이, 종래의 액정 표시 장치의 정전기 방지 회로는 박막 트랜지스터 어레이가 형성되는 하부 기판의 게이트 라인(11)과 데이터 라인(12)의 각각의 단부 및 공통 전압 라인(13)의 단부 및 공통 전압 라인과 게이트 로우 전압 인가 라인(14)의 교차부위에 형성된다. 도면에서, ｏ표시가 정전기 방지 회로를 나타낸다.

그런데, 상기 공통 전압 라인(13)과 게이트 로우 전압 인가 라인(14) 사이의 정전기 방지 회로(21)는 정전기 발생시, 정전기 방지 회로(21) 내부의 박막 트랜지스터들의 게이트 전극과, 소오스/드레인 전극이 쇼트되어 동작 불능하여 정전기 방지 기능을 못하는 불량이 유발된다.

도 2는 종래의 액정 표시 장치의 정전기 방지 회로를 나타낸 평면도이며, 도 3은 도 2의 I~I' 선상의 단면도이고, 도 4는 도 2의 Ⅱ~Ⅱ' 선상의 단면도이다.

종래의 액정 표시 장치의 정전기 방지 회로는 공통 전압 라인(13), 게이트 라인(11) 또는 데이터 라인(12)에 병렬 접속되어 형성되며, 그 구조는 도 2와 같이, 복수개의 트랜지스터가 직렬 또는 병렬 연결된 구조에 상기 트랜지스터들 중 어느 하나에 흐르는 과전류를 방전시키는 캐패시터를 포함하여 이루어진다.

여기서, 액정 표시 장치의 정전기 방지 회로를 이루는 각 트랜지스터의 구조를 자세히 살펴본다.

도 2에서 좌우에 서로 소정 간격 이격된 소오스/드레인 전극층(32, 데이터 라인과 동일층)을 소정 부분 오버랩하며 수직으로 지나가는 게이트 전극층(31, 게이트 라인과 동일층) 사이에 형성된 제 1 박막 트랜지스터는 다음과 같은 구조를 갖는다.

즉, 제 1 박막 트랜지스터는 도 3과 같이, 기판(30) 상에 소정의 폭을 갖는 게이트 전극층(31)과, 상기 게이트 전극층(31)을 포함한 상기 기판(30) 전면에 형성된 게이트 절연막(34)과, 상기 게이트 전극층(31)에 비해 적은 폭으로 상기 게이트 전극층(31) 내부에 형성된 반도체층(33)과, 상기 반도체층(33)의 양측과 소정 부분 오버랩하며 형성된 소오스/드레인 전극층(32)으로 이루어진다.

도 2에서, 상기 제 1 박막 트랜지스터의 하부의 좌우로 소정 간격 이격된 게이트 전극층(31)에 각각 제 2 박막 트랜지스터, 제 3 박막 트랜지스터가 형성되어 있다.

상기 제 2, 제 3 박막 트랜지스터는 동일하게 형성되며, 도 4를 참조하여 그 구조를 설명한다.

즉, 제 2, 3 박막 트랜지스터는 도 4와 같이, 기판(30) 상에 형성된 게이트 전극층(31)과, 상기 게이트 전극층(31)을 포함한 상기 기판(30) 전면에 형성된 게이트 절연막(34)과, 상기 게이트 전극층(31) 상부의 소정 부위에 형성된 반도체층(33)과, 상기 반도체층(33)의 양측과 소정 부분 오버랩하며 형성된 소오스/드레인 전극층(32)으로 이루어진다. 여기서, 상기 제 2, 제 3 박막 트랜지스터들은 게이트 전극층(31) 상부에 형성되는 것으로, 상기 반도체층(33) 및 소오스/드레인 전극층(32)은 상기 게이트 전극층(31)에 모두 오버랩되어진다.

그러나, 상술한 바와 같이, 종래의 액정 표시 장치의 정전기 방지 회로는 정전기 발생시 상기 각 박막 트랜지스터들의 내부의 게이트 절연막(34)의 절연특성이 파괴되고, 소정 부분 오버랩된 상기 소오스/드레인 전극층(32)과 게이트 전극층(31)이 쇼트되는 현상이 일어나, 정전기 방지 기능을 하지 못하는 경우가 발생한다.

상기와 같은 종래의 액정 표시 장치의 정전기 방지 회로는 다음과 같은 문제점이 있다.

정전기 발생시, 정전기 방지 회로 내부의 박막 트랜지스터들의 게이트 전극과, 소오스/드레인 전극이 쇼트되어 동작 불능하여 정전기 방지 기능을 못하는 불량이 유발된다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 손상을 최소 화하는 구조의 액정 표시 장치의 정전기 방지 회로를 제공하는 데, 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 액정 표시 장치의 정전기 방지 회로는 전압인가 라인과 게이트 라인 및/또는 데이터 라인 사이에 병렬로 접속된 적어도 복수개의 트랜지스터 소자들을 포함한 액정 표시 장치의 정전기 방지 회로에 있어서, 상기 트랜지스터들의 채널 부위의 일부분에만 게이트 전극을 오버랩시켜 형성한 것을 특징으로 한다.

상기 트랜지스터들 중 일 이상의 트랜지스터의 게이트 전극은 소오스 전극/드레인 전극과 오버랩되지 않고, 두 전극 사이에 형성된다.

상기 트랜지스터들 중 일 이상의 트랜지스터의 게이트 전극은 반도체층과 일 부분 오버랩된다.

상기 트랜지스터의 반도체층과 소오스/드레인 전극과 일 전극만 오버랩되고, 타 전극과는 이격되어 형성된다.

이하, 첨부된 도면을 참조하여 본 발명의 액정 표시 장치의 정전기 방지 회로를 상세히 설명하면 다음과 같다.

도 5는 본 발명의 정전기 방지 회로를 나타낸 평면도이며, 도 6은 도 5의 Ⅲ~Ⅲ' 선상의 단면도이고, 도 7은 도 5의 Ⅳ~Ⅳ' 선상의 단면도이다.

본 발명의 액정 표시 장치의 정전기 방지 회로는 공통 전압 라인, 게이트 라인 또는 데이터 라인에 병렬 접속되어 형성되며, 그 구조는 도 5와 같이, 복수개의 트랜지스터가 직렬 또는 병렬 연결된 구조에 상기 트랜지스터들 중 어느 하나에 흐르는 과전류를 방전시키는 캐패시터를 포함하여 이루어진다.

여기서, 액정 표시 장치의 정전기 방지 회로를 이루는 각 트랜지스터의 구조를 자세히 살펴본다.

도 5에서 좌우에 서로 소정 간격 이격된 소오스/드레인 전극층(32, 데이터 라인과 동일층)을 소정 부분 오버랩하며 수직으로 지나가는 게이트 전극층(31, 게이트 라인과 동일층) 사이에 형성된 제 1 박막 트랜지스터는 다음과 같은 구조를 갖는다.

즉, 제 1 박막 트랜지스터는 도 6과 같이, 기판(50) 상에 소정의 폭을 갖는 게이트 전극층(51)과, 상기 게이트 전극층(51)을 포함한 상기 기판(50) 전면에 형성된 게이트 절연막(54)과, 상기 게이트 절연막(54) 상에 상기 게이트 전극층(51)에 비해 보다 넓은 폭으로 상기 게이트 전극층(51)과 그 주위에 대응되어 형성된 반도체층(53)과, 상기 게이트 전극층(51)과 오버랩되지 않도록 상기 반도체층(53)의 양측의 소정 부분과만 오버랩하도록 형성된 소오스/드레인 전극층(52)으로 이루어진다.

따라서, 정전기 발생시에 상기 게이트 절연막이 파괴되더라도 상기 게이트 전극층(51)과 소오스/드레인 전극층(52)은 쇼트되지 않게되어 정상적인 TFT로 동작하게 된다.

도 5에서, 상기 제 1 박막 트랜지스터의 하부의 좌우로 소정 간격 이격된 게이트 전극층(51)에 각각 제 2 박막 트랜지스터, 제 3 박막 트랜지스터가 형성되어 있다.

상기 제 2, 제 3 박막 트랜지스터는 동일하게 형성되며, 도 7을 참조하여 그 구조를 설명한다.

즉, 제 2, 3 박막 트랜지스터는 도 7과 같이, 기판(50) 상에 형성된 게이트 전극층(51)과, 상기 게이트 전극층(51)을 포함한 상기 기판(50) 전면에 형성된 게이트 절연막(54)과, 상기 게이트 전극층(51)의 일측부위에만 오버랩되도록 상기 게이트 절연막(54) 상에 형성된 반도체층(53)과, 상기 반도체층(53)의 양측과 소정 부분 오버랩하며 형성된 소오스/드레인 전극층(52)으로 이루어진다.

여기서, 상기 제 2, 제 3 박막 트랜지스터들의 반도체층(53)은 상기 게이트 전극층(51)과 일측부위만 오버랩되고, 나머지 타측부위는 오버랩되지 않게 된다. 그리고, 이 때, 상기 반도체층(53) 또한, 상기 소오스/드레인 전극층(52)으로 형성되는 소오스/드레인 전극 중 일 전극(소오스 전극 또는 드레인 전극)과만 오버랩되고, 나머지 타 전극(드레인 전극 또는 소오스 전극)과는 오버랩되지 않게 되어, 게이트 전극층(51)과 소오스/드레인 전극층(52)이 쇼트됨을 일부 방지하게 된다.

따라서, 본 발명의 액정 표시 장치의 정전기 방지 회로는 정전기 발생시 상기 각 박막 트랜지스터들의 내부의 게이트 절연막(54)의 절연특성이 파더라도, 상기 게이트 전극층(51)과 상기 소오스/드레인 전극층(52)과의 오버랩되는 부위를 줄이거나 아예 없애 두 전극층이 쇼트되는 현상을 방지하여, 정상적인 TFT 기능을 유지하게 한다.
여기서, 설명하지 않은 도면 부호 55는 보호막을 나타낸다.

상기와 같은 본 발명의 액정 표시 장치의 정전기 방지 회로는 다음과 같은 효과가 있다.

게이트 전극층과 소오스/드레인 전극층과의 오버랩되는 부위를 줄이거나 없애 두 전극층이 쇼트되는 현상을 방지하여, 정전기 발생하여 정전기 방지 회로의 각 박막 트랜지스터들의 내부의 게이트 절연막의 절연특성이 파더라도, 정상적인 TFT 기능을 유지하여 정상적으로 과전류를 구비된 캐패시터로 흐르게 하여 정전기 방지 기능을 수행할 수 있다.

Claims (4)

1. 전압인가 라인 및 게이트 라인과, 이들과 교차하는 데이터 라인을 구비하고, 상기 전압 인가 라인 및 상기 게이트 라인의 단부와, 이들과 교차하는 상기 데이터 라인의 단부 사이에 병렬로 접속된 복수개의 트랜지스터를 포함한 액정 표시 장치의 정전기 방지 회로에 있어서,

   상기 트랜지스터들의 채널 부위의 일부분에만 게이트 전극을 오버랩시켜 형성한 것을 특징으로 하는 액정 표시 장치의 정전기 방지 회로.
2. 제 1항에 있어서,

   상기 트랜지스터들 중 일 이상의 트랜지스터의 게이트 전극은,

   소오스 전극 및 드레인 전극과 모두 오버랩되지 않고,

   상기 소오스 전극과 상기 드레인 전극 사이에 형성된 것임을 특징으로 하는 액정 표시 장치의 정전기 방지 회로.
3. 제 1항에 있어서,

   상기 트랜지스터들 중 일 이상의 트랜지스터의 게이트 전극은 반도체층과 일 부분 오버랩된 것임을 특징으로 하는 액정 표시 장치의 정전기 방지 회로.
4. 제 3항에 있어서,

   상기 트랜지스터의 반도체층은 소오스 전극 및 드레인 전극 중 일 전극만 오버랩되고, 타 전극과는 이격되어 형성된 것임을 특징으로 하는 액정 표시 장치의 정전기 방지 회로.

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