KR100972818B1 - Dll-based fractional-n frequency synthesizer - Google Patents

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Abstract

본 발명은 정수 분주부를 통해 입력 신호의 주파수를 정수 분주하고, 디엘엘을 기반으로 하는 정수 체배부를 이용하여 분주된 출력 신호의 주파수를 정수 체배함으로써 스퍼 잡음을 발생시키지 않는 디엘엘 기반의 분수체배 주파수 합성 장치에 관한 것이다.In the present invention, the frequency division of the input signal is integer-divided through the integer division unit, and the integer-based fraction that does not generate spur noise by integer multiplying the frequency of the divided output signal by using the integer multiplier based on the DL. The present invention relates to a multiplication frequency synthesizing apparatus.

본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치는 입력 신호의 주파수를 정수 분주하는 정수 분주부; 및 상기 정수 분주부의 출력 신호의 주파수를 정수 체배하여 출력하는 정수 체배부를 포함하되, 상기 정수 체배부는, 복수 개의 단위 지연단이 고리 형태로 연결되며, 인가되는 전압에 따라 상기 정수 체배부에 입력되는 입력 신호의 주파수를 지연시키는 고리형 가변 지연부; 상기 정수 분주부의 출력 신호의 주파수와 상기 고리형 가변 지연부의 출력 신호의 주파수의 위상을 비교하는 위상 비교부; 상기 위상 비교부의 출력 신호에 따라 전압을 조정하여 상기 고리형 가변 지연부로 인가하는 전압 조정부; 및 제어 신호를 생성하여 상기 복수 개의 단위 지연단에 상기 제어 신호를 인가하고, 상기 제어 신호에 따라 상기 고리형 가변 지연부로부터 출력되는 출력 신호를 합성주파수 발생부를 통해 원하는 합성 계수로 합성하도록 제어하는 제어부를 포함하는 것을 특징으로 한다.The DL-based fractional multiplication frequency synthesizing apparatus according to the present invention comprises: an integer division unit for integer division of the frequency of an input signal; And an integer multiplier for multiplying and outputting the frequency of the output signal of the integer divider, wherein the integer multiplier includes a plurality of unit delay stages connected in a ring, and the integer multiplier according to an applied voltage. An annular variable delay unit configured to delay a frequency of an input signal input to the signal; A phase comparison unit for comparing a frequency of an output signal of the integer division unit and a frequency of an output signal of the annular variable delay unit; A voltage adjusting unit adjusting a voltage according to an output signal of the phase comparing unit and applying the voltage to the annular variable delay unit; And generating a control signal to apply the control signal to the plurality of unit delay stages, and to control an output signal output from the annular variable delay unit to a desired synthesis coefficient through a synthesis frequency generator according to the control signal. It characterized in that it comprises a control unit.

Description

디엘엘 기반의 분수체배 주파수 합성 장치 및 방법{DLL-BASED FRACTIONAL-N FREQUENCY SYNTHESIZER}DL-based fraction multiplication frequency synthesis apparatus and method {DLL-BASED FRACTIONAL-N FREQUENCY SYNTHESIZER}

본 발명은 디엘엘 기반의 분수체배 주파수 합성 장치에 관한 것으로, 특히 정수 분주부를 통해 입력 신호의 주파수를 정수 분주하고, 디엘엘을 기반으로 하는 정수 체배부를 이용하여 분주된 출력 신호의 주파수를 정수 체배함으로써 스퍼 잡음을 발생시키지 않는 디엘엘 기반의 분수체배 주파수 합성 장치에 관한 것이다.The present invention relates to a DL-based fractional multiplication frequency synthesizer, and in particular, to divide the frequency of the input signal through the integer divider, and to divide the frequency of the output signal divided by the integer multiplier based on the DL The present invention relates to a DL-based fractional multiplication frequency synthesizer that does not generate spur noise by integer multiplication.

일반적으로 피엘엘(PLL: phase locked loop)은 기준입력 신호와 전압 제어 발진기(VCO)의 발진 출력의 위상차를 검출하여 VCO의 주파수와 위상을 결정하는 회로로써 안정도가 높은 임의의 주파수 합성 장치에 사용된다.In general, a phase locked loop (PLL) detects a phase difference between a reference input signal and an oscillating output of a voltage controlled oscillator (VCO) and determines a frequency and phase of the VCO. do.

피엘엘을 사용한 주파수 합성 장치에는 정수(integer-N) 방식과 분수(fractional-N) 방식이 있다.There are two types of frequency synthesizing apparatus using PIEL, integer-N and fractional-N.

정수 방식의 주파수 합성 장치는 입력 신호의 주파수가 정수 N배만큼 분주되어, 출력 신호의 주파수가 입력 신호의 주파수의 정수 1/N배로 출력되는 구조이다. The integer frequency synthesizer has a structure in which the frequency of the input signal is divided by an integer N times, and the frequency of the output signal is output by an integer of 1 / N times the frequency of the input signal.

분수 방식의 주파수 합성 장치는 입력 신호의 주파수를 정수배 뿐만 아니라 분수배로도 분주할 수 있으며, 출력 신호의 주파수가 입력 신호의 주파수의 정수배 또는 분수배로 출력되는 구조이다.Fractional frequency synthesizing apparatus can divide the frequency of the input signal into a fractional multiple as well as an integer multiple, and the frequency of the output signal is output as an integer multiple or a multiple of the frequency of the input signal.

따라서, 분수 방식의 주파수 합성 장치는 정수 방식의 주파수 합성 장치에 비해 더 높은 입력 주파수를 사용할 수 있다. 또한, 위상 비교기의 비교 시간이 짧아져서 정착 시간(setting time)이 짧아지고, 동일한 출력 신호의 주파수에 대해서 분주비가 낮아지므로 위상 잡음도 향상된다. 그러나, 분주비의 주기적인 변화로 인해 스퍼 잡음이 발생하며 주파수 합성 간격에 비례하여 정착 시간이 길어지는 단점이 발생한다.Therefore, the fractional frequency synthesizer can use a higher input frequency than the integer frequency synthesizer. In addition, the comparison time of the phase comparator is shortened so that the settling time is shortened, and the division ratio is lowered for the frequency of the same output signal, thereby improving the phase noise. However, due to the periodic change of the division ratio, spur noise occurs and a settling time is prolonged in proportion to the frequency synthesis interval.

통상적으로 주파수 합성 장치는 피엘엘을 주로 사용하며, 최근에 와서는 지터(jitter) 특성이 우수한 디엘엘(DLL: delay locked loop)의 사용을 시도하고 있다.In general, a frequency synthesizer mainly uses PLL, and recently, attempts to use a delay locked loop (DLL) having excellent jitter characteristics.

디엘엘 기반의 주파수 합성 장치는 다수의 가변 지연단 각각의 클럭 출력을 이용하여 다양한 종류의 위상을 합성하여 원하는 주파수를 발생한다.The DL-based frequency synthesizing apparatus generates a desired frequency by synthesizing various types of phases using the clock outputs of the plurality of variable delay stages.

도 1은 종래 기술에 따른 디엘엘 기반의 주파수 합성 장치로써, 합성 계수 N이 8인 경우의 예시도이며, 도 2는 도 1에 도시된 주파수 합성 장치에서 출력되는 출력 신호의 파형을 도시한 파형도이다.1 is a DL-based frequency synthesizing apparatus according to the prior art, which is an exemplary diagram when the synthesis coefficient N is 8, and FIG. 2 illustrates waveforms of an output signal output from the frequency synthesizing apparatus illustrated in FIG. It is also.

도 1에 도시된 종래 기술에 따른 디엘엘 기반의 주파수 합성 장치의 동작은 다음과 같다.The operation of the DL-based frequency synthesizing apparatus according to the related art shown in FIG. 1 is as follows.

위상 비교부(3)는 입력되는 기준 클럭 신호 CKref와 가변 지연부(1)에서 가변 지연된 출력 클럭신호의 위상을 비교한다.The phase comparator 3 compares an input reference clock signal CK ref with a phase of an output clock signal variable delayed by the variable delay unit 1.

전압 조정부(4)는 위상 비교부(3)의 비교 결과에 따라 아날로그 전압 Vc를 조정한다.The voltage adjuster 4 adjusts the analog voltage V c according to the comparison result of the phase comparator 3.

전압 조정부(4)에 의해 조정된 전압 Vc가 가변 지연부(1)에 공급되면, 가변 지연부(1)를 구성하는 복수 개의 단위 지연단(2)이 출력 클럭 신호를 지연시켜 출력한다.When the voltage V c adjusted by the voltage adjusting unit 4 is supplied to the variable delay unit 1, the plurality of unit delay stages 2 constituting the variable delay unit 1 delays and outputs the output clock signal.

위상 비교부(3)는 단위 지연단(2)에서 지연되어 출력된 클럭 신호와 기준 클럭 신호 CKref의 위상을 비교한다.The phase comparator 3 compares the phase of the clock signal delayed and output from the unit delay stage 2 with the reference clock signal CK ref .

상기 과정을 반복하여 가변 지연부(1)의 출력 클럭 신호의 위상과 기준 클럭 신호 CKref의 위상이 동일할 때까지 전압 조정부(4)는 아날로그 전압 Vc의 값을 조정한다.By repeating the above process, the voltage adjusting unit 4 adjusts the value of the analog voltage V c until the phase of the output clock signal of the variable delay unit 1 and the phase of the reference clock signal CK ref are the same.

아날로그 전압 Vc의 값의 변동이 없으면, 상기 출력 클럭 신호의 위상과 CKref의 위상이 일치되어 라킹(locking) 상태가 된다.If there is no change in the value of the analog voltage V c , the phase of the output clock signal and the phase of CK ref coincide to become a locked state.

위상 보간부(5)는 가변 지연부(1)를 구성하는 복수 개의 단위 지연단(2)의 클럭 신호를 수신하여 N배의 주파수를 합성한다. 즉, 도 2에 도시된 바와 같이, 단위 지연단(2)의 클럭 신호, CK1~ CK8의 출력 클럭 신호를 수신하여 듀티비(duty ratio)가 50%가 되도록 보간하여 합성주파수 NCKin을 구한다.The phase interpolator 5 receives the clock signals of the plurality of unit delay stages 2 constituting the variable delay unit 1 and synthesizes N times the frequencies. That is, as shown in FIG. 2, the synthesized frequency NCK in is obtained by receiving the clock signal of the unit delay stage 2 and the output clock signals of CK1 to CK8 and interpolating the duty ratio to 50%.

종래 기술에 따른 디엘엘 기반의 주파수 합성 장치는 합성계수 N의 값에 따라 단위 지연단(2)의 단수를 결정하므로, 합성계수 N이 증가하는 경우, 단위 지연 단(2)의 단수가 증가한다. 따라서, 큰 값의 합성계수 N을 구현하기 위해서는 단위 지연단(2)의 단수를 증가시켜야 하므로, 가변 지연부(1)의 크기가 증가하여 하드웨어 구현이 어렵다는 단점이 있다. 또한, 가변 지연부(1)의 하드웨어 구현에 많은 비용이 소요되며, 제조가 어렵다는 문제가 있다.Since the DL-based frequency synthesizing apparatus according to the related art determines the number of stages of the unit delay stage 2 according to the value of the synthesis coefficient N, the number of stages of the unit delay stage 2 increases when the synthesis coefficient N increases. . Therefore, since the number of stages of the unit delay stage 2 must be increased in order to implement a large synthesis coefficient N, the size of the variable delay unit 1 increases, which makes it difficult to implement hardware. In addition, the hardware implementation of the variable delay unit 1 takes a lot of cost, there is a problem that manufacturing is difficult.

본 발명은 이러한 문제점을 해결하기 위한 것으로, 정수 분주부를 통해 입력 신호의 주파수를 정수 분주하고, 디엘엘을 기반으로 하는 정수 체배부를 이용하여 분주된 출력 신호의 주파수를 정수 체배함으로써 스퍼 잡음을 발생시키지 않는 디엘엘 기반의 분수체배 주파수 합성 장치를 제공하는 것을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve this problem, and the frequency division of the input signal through the integer divider, and divides the frequency of the output signal divided by the integer multiplier based on the DL to remove the spur noise It is an object of the present invention to provide a DL-based fractional multiplication frequency synthesizer that does not occur.

본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치는 입력 신호의 주파수를 정수 분주하는 정수 분주부; 및 상기 정수 분주부의 출력 신호의 주파수를 정수 체배하여 출력하는 정수 체배부를 포함하되, 상기 정수 체배부는, 복수 개의 단위 지연단이 고리 형태로 연결되며, 인가되는 전압에 따라 상기 정수 체배부에 입력되는 입력 신호의 주파수를 지연시키는 고리형 가변 지연부; 상기 정수 분주부의 출력 신호의 주파수와 상기 고리형 가변 지연부의 출력 신호의 주파수의 위상을 비교하는 위상 비교부; 상기 위상 비교부의 출력 신호에 따라 전압을 조정하여 상기 고리형 가변 지연부로 인가하는 전압 조정부; 및 제어 신호를 생성하여 상기 복수 개의 단위 지연단에 상기 제어 신호를 인가하고, 상기 제어 신호에 따라 상기 고리형 가변 지연부로부터 출력되는 출력 신호를 합성주파수 발생부를 통해 원하는 합성 계수로 합성하도록 제어하는 제어부를 포함하는 것을 특징으로 한다.The DL-based fractional multiplication frequency synthesizing apparatus according to the present invention comprises: an integer division unit for integer division of the frequency of an input signal; And an integer multiplier for multiplying and outputting the frequency of the output signal of the integer divider, wherein the integer multiplier includes a plurality of unit delay stages connected in a ring, and the integer multiplier according to an applied voltage. An annular variable delay unit configured to delay a frequency of an input signal input to the input signal; A phase comparison unit for comparing a frequency of an output signal of the integer division unit and a frequency of an output signal of the annular variable delay unit; A voltage adjusting unit adjusting a voltage according to an output signal of the phase comparing unit and applying the voltage to the annular variable delay unit; And generating a control signal to apply the control signal to the plurality of unit delay stages, and to control an output signal output from the annular variable delay unit to a desired synthesis coefficient through a synthesis frequency generator according to the control signal. It characterized in that it comprises a control unit.

본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치의 상기 정수 분주부는 상기 입력 신호의 주파수를 M으로 정수 분주하며, 상기 정수 체배부는 상기 정수 분주부의 출력 신호의 주파수를 (I·M+K)으로 정수 체배하는 것이 바람직하다.The integer division part of the DL based fractional multiplication frequency synthesizing apparatus according to the present invention divides the frequency of the input signal by M, and the integer multiplication part sets the frequency of the output signal of the integer division part (I · M It is preferable to multiply integer by + K).

이때, 상기 정수 체배부에서 출력된 출력 주파수는 입력 신호의 주파수×(I+K/M)이다.At this time, the output frequency output from the integer multiplier is the frequency x (I + K / M) of the input signal.

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상기 합성 계수는 (I·M+K)일 수 있으며, 상기 제어 신호는 상기 고리형 가변 지연부로 인가되며, 상기 제어 신호에 따라 입력 클럭 신호를 발생시키는 입력 클럭 발생부를 더 포함하는 것이 바람직하다.The synthesis coefficient may be (I · M + K), and the control signal is applied to the annular variable delay unit, and preferably further comprises an input clock generator for generating an input clock signal according to the control signal.

상기 단위 지연단은, 상기 제어 신호에 따라 동작하고 입력 클럭 신호를 수신하는 입력 클럭단; 이전의 단위 지연단의 출력 클럭을 수신하는 출력 클럭 수신단; 상기 전압 조정부에 의해 조정되는 전압의 변화에 따라 지연의 크기를 변경하여 펄스를 출력하는 펄스 출력단; 및 상기 조정되는 전압의 변화에 따라 지연의 크기를 변경하여 출력 클럭을 상기 위상 비교부로 출력하는 출력 클럭단을 더 포함하는 것이 바람직하다.The unit delay stage may include an input clock stage operating according to the control signal and receiving an input clock signal; An output clock receiver for receiving the output clock of the previous unit delay stage; A pulse output stage for outputting a pulse by changing a magnitude of a delay according to a change of a voltage adjusted by the voltage adjusting unit; And an output clock stage for outputting an output clock to the phase comparator by changing a magnitude of a delay according to the change of the adjusted voltage.

이때, 상기 제어부는 상기 제어 신호에 따라 상기 복수 개의 단위 지연단 중 적어도 어느 하나를 선택하여 제어하며, 상기 합성 계수가 상기 고리형 가변 지연부에 구비되는 상기 단위 지연단의 수보다 많은 경우, 상기 제어 신호를 변경하여 원하는 펄스 출력을 생성하도록 제어한다.In this case, the controller selects and controls at least one of the plurality of unit delay stages according to the control signal, and when the synthesis coefficient is greater than the number of unit delay stages provided in the annular variable delay unit, Control the control signal to produce the desired pulse output.

본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 방법은 (a) 정수 분주부가 입력 신호의 주파수를 정수 분주하는 단계; 및 (b) 정수 체배부가 상기 정수 분주부의 출력신호의 주파수를 정수 체배하여 출력하는 단계를 포함하되, 상기 (b) 단계는, (b-1) 제어부에서 생성된 제어 신호에 따라 고리형 가변 지연부에 입력 클럭 신호를 입력하는 단계; (b-2) 상기 입력 클럭 신호를 상기 고리형 가변 지연부를 구성하는 단위 지연단에 입력하는 단계; (b-3) 상기 단위 지연단에서 출력되는 출력 펄스 클럭을 카운트하는 단계; (b-4) 상기 단위 지연단의 수와 합성계수의 수에 이르는 경우 상기 단위 지연단을 출력 클럭 신호의 위상과 상기 정수 분주부를 통해 분주된 기준 입력 클럭 신호의 위상을 비교하는 단계; (b-5) 상기 위상이 일치하지 않는 경우 전압 조정부에서 공급되는 전압 Vc를 조정하는 단계; 및 (b-6) 상기 제어부는 상기 제어 신호를 변경하여 상기 (b-1) 단계로 피드백하여 원하는 주파수의 파형을 출력하는 단계를 포함한다.A method for synthesizing a DL-based fractional multiplier frequency according to the present invention comprises the steps of: (a) an integer division unit for integer division of a frequency of an input signal; And (b) an integer multiplying unit multiplying the frequency of the output signal of the integer dividing unit by an integer multiply, and the step (b) includes an annular shape according to the control signal generated by the control unit (b-1). Inputting an input clock signal to a variable delay unit; (b-2) inputting the input clock signal to a unit delay stage constituting the annular variable delay unit; (b-3) counting an output pulse clock output from the unit delay stage; (b-4) comparing the phase of an output clock signal with a phase of a reference input clock signal divided by the integer divider when the number of unit delay stages and the number of synthesis coefficients are reached; (b-5) adjusting the voltage Vc supplied from the voltage adjusting unit when the phases do not match; And (b-6) the control unit changes the control signal to feed back to the step (b-1) to output a waveform of a desired frequency.

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이때, 상기 (b-2) 단계는, 상기 입력 클럭 신호를 상기 단위 지연단에 순차적으로 입력하는 단계; 상기 고리형 가변 지연부를 구성하는 단위 지연단의 수보다 적은 시점에서 상기 입력 클럭 신호의 입력을 중지하는 단계; 및 상기 단위 지연단을 통과하는 입력 클럭 신호의 수를 합성계수에 이르도록 유지하는 단계를 포함한다.In this case, step (b-2) may include sequentially inputting the input clock signal to the unit delay stage; Stopping input of the input clock signal at a point less than the number of unit delay stages constituting the annular variable delay unit; And maintaining the number of input clock signals passing through the unit delay stage to reach a synthesis coefficient.

본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치는 디엘엘을 기반으로 하므로 위상 누적 오차가 발생하지 않아 잡음 특성이 우수하다는 장점이 있다. 또한, 분수 방식의 주파수 합성 장치의 사용 없이 정수 분주부 및 디엘엘을 기반으로 하는 정수 체배부를 사용하므로 스퍼 잡음이 발생하지 않는다. Since the DL-based fractional multiplier frequency synthesizer according to the present invention is based on DL, there is an advantage in that noise characteristics are excellent because no phase accumulation error occurs. In addition, spur noise is not generated because the integer divider and the integral multiplier based on the DL are used without the use of the fractional frequency synthesizer.

본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치는 고리형 가변 지연부를 사용하므로 레일형 가변 지연부보다 상대적으로 단위 지연단의 사용 갯수가 적어지므로 구현하기 쉬울 뿐더러, 임의 잡음에 따른 위상 잡음 및 스퍼 특성에 유리하다는 장점이 있다.The DL-based fractional multiplier frequency synthesizer according to the present invention uses an annular variable delay unit, which is easier to implement since the number of unit delay stages is relatively smaller than that of the rail type variable delay unit. There is an advantage in favor of the spur characteristics.

본 발명에 따른 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.Preferred embodiments according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치를 주파수 영역에서 모델링한 경우의 개략도이다.3 is a schematic diagram of a DL-based fractional multiplication frequency synthesis apparatus modeled in the frequency domain according to the present invention.

도 3을 참조하면, 본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치는 정수 분주부(300) 및 정수 체배부(400)를 포함한다.Referring to FIG. 3, the DL-based fractional multiplication frequency synthesizing apparatus according to the present invention includes an integer divider 300 and an integer multiplier 400.

정수 분주부(300)는 입력 신호의 주파수를 정수 분주한다.The integer division unit 300 divides the frequency of the input signal into integers.

정수 분주부(300)는 도 3에 도시된 바와 같이 입력 신호의 주파수 ωref를 M으로 정수 분주한다. 따라서, 정수 분주부(300)의 출력 신호의 주파수는 ωref/M 이다.The integer division unit 300 divides the frequency ω ref of the input signal into M as shown in FIG. 3. Therefore, the frequency of the output signal of the integer division part 300 is ω ref / M.

정부 체배부(400)는 정수 분주된 신호의 주파수를 정수 체배한다.The government multiplying unit 400 integrally multiplies the frequency of the integer divided signal.

정부 체배부(400)는 정수 분주부(300)의 출력 신호의 주파수를 입력받아 (I·M+K)만큼 정수 체배하여 출력한다. 정부 체배부(400)의 출력 신호의 주파수 ωout은 수학식 1과 같다. (이때, I, M, K = 정수)The government multiplying unit 400 receives the frequency of the output signal of the integer division unit 300 and multiplies the integer by (I · M + K) and outputs the result. The frequency ω out of the output signal of the government multiplying unit 400 is expressed by Equation 1 below. Where I, M, K = integer

Figure 112008003790012-pat00001
Figure 112008003790012-pat00001

도 4는 본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치를 시간 지연 영역에서 모델링한 경우의 개략도이다.4 is a schematic diagram of a DL-based fractional multiplication frequency synthesis apparatus modeled in the time delay region according to the present invention.

도 4를 참조하면, 시간 지연 영역에서 모델링한 디엘엘 기반의 분수체배 주파수 합성 장치는 폐루프(closed loop)를 형성하며, RF 영역의 광 대역폭(wide bandwidth)에서 적용을 위해 적분 기능을 하는 캐패시터 부분을 이산시간 적분기인 (1-z-1)-1을 사용한다.Referring to FIG. 4, the DL-based fractional multiplication frequency synthesizer modeled in the time delay region forms a closed loop, and has a capacitor functioning for integration in the wide bandwidth of the RF domain. Use the discrete time integrator (1-z -1 ) -1 as the part.

시간 지연 영역에서 모델링한 디엘엘 기반의 분수체배 주파수 합성장치에 입력되는 T는 정수 분주부의 출력 신호의 주기, 즉, M/ωref를 의미하며, 입력 신호는 차지 펌프인 Kcp 및 (1-z-1)-1 와 전압 제어 딜레이 라인인 KVCDL을 거쳐 출력 신호 (dout)으로 출력된다.T input to the DL-based fractional multiplier frequency synthesizer modeled in the time delay domain means the period of the output signal of the integer division part, that is, M / ω ref , and the input signals are charge pumps K cp and (1 -z -1 ) The output signal (d out ) is passed through -1 and the voltage control delay line K VCDL .

이때, 출력 신호(dout)은 입력 신호가 피드백될 때까지 발생하는 시간을 의미 하며, derr는 I값 또는 K값의 변화로 인해 발생하는 시간 지연 오차를 의미한다.In this case, the output signal d out refers to a time that occurs until the input signal is fed back, and d err means a time delay error that occurs due to a change in the I value or the K value.

바람직하게는, 출력 신호(dout)은 입력 신호의 주기 T를 목표로 피드백되며, 라킹 상태가 되면 dout=T가 된다.Preferably, the output signal d out is fed back with a target period T of the input signal, and d out = T when it is locked.

도 5는 본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치의 정수 체배부(400)의 구현예로써, 합성계수 N이 I·M+K인 경우를 도시한 도면이다.5 is a diagram illustrating a case where the synthesis coefficient N is I · M + K as an embodiment of the integral multiplication unit 400 of the DL-based fractional multiplication frequency synthesizing apparatus according to the present invention.

본 발명에 따른 정수 체배부(400)는 위상 비교부(410), 전압 조정부(420), 고리형 가변 지연부(430) 및 제어부(440)를 포함한다.The integer multiplier 400 according to the present invention includes a phase comparator 410, a voltage adjuster 420, an annular variable delay unit 430, and a controller 440.

위상 비교부(410)는 정수 분주부(300)를 통해 분주된 기준 입력 클럭 신호 CKref/M와 고리형 가변 지연부(430)에서 출력되는 출력 클럭 신호 CKcmp의 위상을 비교한다.The phase comparator 410 compares the phase of the reference input clock signal CK ref / M divided by the integer divider 300 with the phase of the output clock signal CK cmp output from the annular variable delay unit 430.

고리형 가변 지연부(430)에서 출력되는 출력 클럭 신호 CKcmp는 고리형 가변 지연부(430)를 구성하는 복수 개의 단위 지연단의 수와 합성 계수의 수가 일치하는 경우에 위상 비교부(410)로 인가된다.The output clock signal CKcmp output from the annular variable delay unit 430 is a phase comparison unit 410 when the number of unit delay stages and the number of synthesis coefficients constituting the annular variable delay unit 430 match. Is approved.

전압 조정부(420)는 상기 분주된 기준 입력 클럭 신호 CKref/M와 출력 클럭 신호 CKcmp의 위상이 일치하지 않는 경우 Vc를 조정하여, 조정된 전압 Vc를 고리형 가변 지연부(430)에 인가한다.The voltage adjusting unit 420 adjusts Vc when the divided reference input clock signal CK ref / M and the output clock signal CK cmp do not coincide with each other, and applies the adjusted voltage Vc to the annular variable delay unit 430. do.

고리형 가변 지연부(430)는 제어부(440)로부터 수신한 제어 신호 Si에 따라 입력 클럭 발생부(450)에서 생성된 입력 클럭 신호 CKin를 고리형 가변 지연 부(430)를 구성하는 단위 지연단(430a)(도 6 참조)에 인가한다.The annular variable delay unit 430 comprises a unit delay stage constituting the annular variable delay unit 430 from the input clock signal CKin generated by the input clock generator 450 according to the control signal Si received from the controller 440. 430a (see FIG. 6).

이때, 제어부(440)에 의해 변경된 제어 신호 Si에 따라 단위 지연단(430a)의 출력 노드는 CKout과 연결되며, 변경된 제어 신호 Si는 고리형 가변 지연부(430)를 구성하는 전체 단위 지연단을 1회 통과한 것을 의미한다. 이때, 단위 지연단(430a)을 통과한 입력 클럭 신호 CKin의 수가 합성계수 N보다 작은 경우에는 새로운 하나의 단위 지연단을 시작으로 상기 단위 지연단을 통과하는 입력 클럭 신호의 수가 합성계수 N에 이르도록 반복하여 출력 클럭 신호를 구한다.At this time, the output node of the unit delay stage 430a is connected to CKout according to the control signal Si changed by the controller 440, and the changed control signal Si is used to form the entire unit delay stage constituting the annular variable delay unit 430. It means one pass. At this time, when the number of input clock signals CKin passing through the unit delay stage 430a is smaller than the synthesis coefficient N, the number of input clock signals passing through the unit delay stage reaches a synthesis coefficient N starting from a new unit delay stage. Repeat to obtain the output clock signal.

또한, 변경된 제어 신호 Si에 따라 새롭게 선택되어 있는 단위 지연단에 지연단 입력 클럭(CKin)이 다시 입력되며, 상기 과정은 반복된다.In addition, the delay stage input clock CKin is input again to the newly selected unit delay stage according to the changed control signal Si, and the process is repeated.

출력된 CKout은 위상 비교부(410)의 입력단에 인가되어 분주된 기준 입력 클럭 신호CKref/M와 위상 비교가 수행된다. 상기 위상 비교의 결과에 의해 아날로그 전압 Vc이 조정되며, 조정된 전압 Vc는 고리형 가변 지연부(430)를 구성하는 복수개의 단위 지연단의 지연의 크기를 수정한다. 그에 따라, 출력펄스 Pi의 주기가 조정되므로 원하는 클럭 출력 파형과 출력 클럭을 구할 수 있다.The output CKout is applied to the input terminal of the phase comparator 410 to perform phase comparison with the divided reference input clock signal CK ref / M. The analog voltage Vc is adjusted by the result of the phase comparison, and the adjusted voltage Vc corrects the magnitudes of the delays of the plurality of unit delay stages constituting the annular variable delay unit 430. Accordingly, the period of the output pulse Pi is adjusted so that the desired clock output waveform and the output clock can be obtained.

고리형 가변 지연부(430)를 구성하는 단위 지연단(430a)(도 6 참조)은 입력 클럭 신호 CKin를 인가받아 출력 클럭 펄스 Pi를 발생시킨다. 이때, 입력 클럭 발생부(450)는 총 단위 지연단(430a)의 수에 이르기 전에 상기 입력 클럭 신호 CKin의 생성을 중단한다. 발생된 출력 클럭 펄스 Pi는 합성 주파수 발생부(460)에서 합성되어 제어부(440)로 입력된다.The unit delay stage 430a (see FIG. 6) constituting the annular variable delay unit 430 receives an input clock signal CKin to generate an output clock pulse Pi. At this time, the input clock generator 450 stops generating the input clock signal CKin before reaching the total number of unit delay stages 430a. The generated output clock pulse Pi is synthesized by the synthesized frequency generator 460 and input to the controller 440.

제어부(440)는 합성 계수 N을 입력받아 내부 레지스터에 저장하고, 단위 지연단(430a)(도 6 참조)을 제어하는 제어 신호 Si를 생성하여 고리형 가변 지연부(430)에 제공한다.The control unit 440 receives the synthesis coefficient N, stores it in an internal register, generates a control signal Si for controlling the unit delay stage 430a (see FIG. 6), and provides the control signal Si to the annular variable delay unit 430.

제어부(440)는 총 단위 지연단(430a)을 통과한 클럭의 수와 합성 계수 N의 수가 일치하면 단위 지연단(430a)의 출력 클럭 신호 CKcmp를 위상 비교부(410)에 제공한다. 또한, 제어부(440)는 합성 주파수 발생부(460)로부터 합성되어 입력받은 출력 클럭 펄스 Pi의 수를 카운트하고, 출력 클럭 펄스 Pi의 수가 합성계수 N의 값에 도달하기 직전에 N의 개수에 해당하는 단위 지연단(430a)을 통과하도록 제어 신호 Si 값을 변경한다. 변경된 제어 신호 Si는 고리형 가변 지연부(430)에 제공한다.The controller 440 provides the phase comparison unit 410 with the output clock signal CK cmp of the unit delay stage 430a when the number of clocks passing through the total unit delay stage 430a and the number of synthesis coefficients N match. In addition, the controller 440 counts the number of output clock pulses Pi synthesized and input from the synthesis frequency generator 460, and corresponds to the number of Ns immediately before the number of output clock pulses Pi reaches the value of the synthesis coefficient N. The control signal Si value is changed to pass through the unit delay stage 430a. The modified control signal Si is provided to the annular variable delay unit 430.

도 6은 본 발명에 따른 고리형 가변 지연부(430)로써, 단위 지연단(430a)을 8개 연결한 경우의 실시예이며, 도 7은 도 6의 단위 지연단(430a)의 외형을 나타낸 구성도이다.FIG. 6 illustrates an embodiment in which eight unit delay stages 430a are connected as the annular variable delay unit 430 according to the present invention, and FIG. 7 illustrates the external appearance of the unit delay stage 430a of FIG. It is a block diagram.

도 6을 참조하면, 고리형 가변 지연부(430)는 시작 단과 마지막 단의 구분이 없는 고리 형태로 연결된 단위 지연단(430a)을 포함한다. 이때, 단위 지연단(430a)의 수는 변동이 가능하다.Referring to FIG. 6, the annular variable delay unit 430 includes a unit delay stage 430a connected in a ring form without a distinction between a start stage and a last stage. At this time, the number of unit delay stages 430a may vary.

본 발명에 따른 고리형 가변 지연부(430)는 전압 조정부(420)로부터 조정된 전압 Vc값을 도 6의 Vc 입력단(431)으로 인가한다. Vc 입력단(431)에 인가되는 조정된 전압 Vc는 단위 지연단(430a)의 지연을 연속적인 값으로 조절한다. 이때, 단 위 지연단(430a)은 Vc 입력단(431)에 인가된 조정된 전압 Vc의 값이 증가함에 따라 단위 지연단(430a)의 지연의 크기가 감소하는 형태로 설계할 수 있다.The annular variable delay unit 430 according to the present invention applies the voltage Vc value adjusted from the voltage adjusting unit 420 to the Vc input terminal 431 of FIG. 6. The adjusted voltage Vc applied to the Vc input terminal 431 adjusts the delay of the unit delay terminal 430a to a continuous value. In this case, the unit delay stage 430a may be designed in such a manner that the magnitude of the delay of the unit delay stage 430a decreases as the value of the adjusted voltage Vc applied to the Vc input terminal 431 increases.

고리형 가변 지연부(430)에는 입력 기준 클럭(CKref)(435)의 ‘하이’부분이 전체 단위 지연단 수의 전체 지연의 크기보다 크지 않도록 조절된 신호, 즉, 단위 지연단의 입력 클럭 신호(CKin)(434)가 복수 개의 단위 지연단 중에서 제어신호 Si(433)에 의해 선택된 단위 지연단의 입력단 b에 입력된다. 상기 제어신호 Si 신호에 의해 선택된 상기 단위 지연단의 출력 c가 출력 클럭단인 CKout에 연결된다.In the annular variable delay unit 430, a signal adjusted so that the 'high' portion of the input reference clock (CKref) 435 is not larger than the total delay of the total number of unit delay stages, that is, the input clock signal of the unit delay stage (CKin) 434 is input to the input terminal b of the unit delay stage selected by the control signal Si 433 among the plurality of unit delay stages. The output c of the unit delay stage selected by the control signal Si signal is connected to CKout, which is an output clock stage.

상기 제어신호 Si에 의해 단 하나의 신호만이 ‘하이’를 유지하며, 상기 단위 지연단의 펄스 출력단(435a)(도 7 참조)으로 펄스 출력 Pi가 출력된다.Only one signal is kept high by the control signal Si, and a pulse output Pi is output to the pulse output terminal 435a (see FIG. 7) of the unit delay stage.

도 7을 참조하면, 본 발명에 따른 단위 지연단(430a)은 아날로그 조절 전압단(431a), 동작신호 입력단(432a), 입력 클럭단(433a), 출력클럭 수신단(434a), 펄스 출력단(435a) 및 출력 클럭단(436a)를 포함한다.Referring to FIG. 7, the unit delay stage 430a according to the present invention includes an analog control voltage stage 431a, an operation signal input stage 432a, an input clock stage 433a, an output clock receiver 434a, and a pulse output stage 435a. ) And an output clock stage 436a.

아날로그 조절 전압단(431a)에는 전압 조정부(420)(도 5 참조)에 의해 조정된 조정 전압 Vc가 입력된다.The adjustment voltage Vc adjusted by the voltage adjusting unit 420 (see FIG. 5) is input to the analog control voltage terminal 431a.

동작신호 입력단(432a)은 제어신호 Si에 의해 단위 지연단을 선택하고, 상기 제어신호 Si를 입력한다.The operation signal input terminal 432a selects the unit delay stage by the control signal Si and inputs the control signal Si.

입력 클럭단(433a)은 도 6의 노드 b와 동일하며, 입력 클럭 CKin을 수신한다.The input clock stage 433a is the same as the node b of FIG. 6 and receives the input clock CKin.

출력클럭 수신단(434a)은 도 6의 노드 a와 동일하며, 이전의 단위 지연단의 출력 클럭 CKout을 수신한다.The output clock receiver 434a is the same as the node a in FIG. 6 and receives the output clock CKout of the previous unit delay stage.

펄스 출력단(435a)은 펄스를 출력한다.The pulse output terminal 435a outputs a pulse.

출력 클럭단(436a)은 출력 클럭 신호 CKout2를 출력한다.The output clock stage 436a outputs the output clock signal CKout2.

도 8은 도 5에 도시된 주파수 합성 장치에서 출력되는 출력 주파수를 도시한 파형도로써, M=8, I=2, K=4일 경우의 도면이다.FIG. 8 is a waveform diagram illustrating an output frequency output from the frequency synthesizing apparatus shown in FIG. 5, and is a diagram when M = 8, I = 2, and K = 4.

도 8을 참조하면, 기준 입력 클럭 신호가 정수 분주부에 의해 M으로 분주되면 첫번째 파형의 펄스(830)와 같다. 이때, 정수 체배부에서 초기 스턱(stuck) 및 하모닉 라킹(harmonic locking)을 방지하기 위해 고리형 가변 지연부의 각 단을 최소 지연 시간으로부터 시작하도록 설계하면, 초기 상태에는 두번째 파형의 펄스(840)와 같다. 상술한 Vc의 조정 과정을 통해 라킹(loking) 상태에 도달하면 네번째 파형의 펄스(850)와 같으며, 이를 M으로 데시메이션(decimation)한 신호 CKcmp의 출력 파형의 펄스(860)의 위상과 CKref/M의 출력 파형의 펄스(830)의 위상은 동일함을 알 수 있다.Referring to FIG. 8, when the reference input clock signal is divided into M by the integer division unit, it is the same as the pulse 830 of the first waveform. In this case, if each stage of the annular variable delay unit is designed to start from the minimum delay time in order to prevent initial stuck and harmonic locking in the integer multiplier, the pulse 840 of the second waveform may be in an initial state. same. When the locking state is reached through the above-described adjustment process of Vc, it is equal to the pulse 850 of the fourth waveform, and the phase and CK of the pulse 860 of the output waveform of the signal CKcmp decimated with M It can be seen that the phases of the pulses 830 of the output waveform of ref / M are the same.

도 9는 본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치의 동작 순서도이다.9 is an operation flowchart of a DL-based fractional multiplication frequency synthesis apparatus according to the present invention.

도 9를 참조하면, 제어부의 제어에 따라 고리형 가변 지연부에 입력 클럭 신호가 입력된다(S910). 상기 제어부는 합성 계수 N을 입력받아 저장하고, 상기 고리형 가변 지연부에 구비된 단위 지연단을 제어하는 제어 신호 Si를 생성하여 상기 고리형 가변 지연부에 입력 클럭 신호 CKin을 입력한다.9, an input clock signal is input to an annular variable delay unit under the control of a controller (S910). The controller receives and stores the synthesis coefficient N, generates a control signal Si for controlling a unit delay stage provided in the annular variable delay unit, and inputs an input clock signal CKin to the annular variable delay unit.

상기 입력 클럭 신호가 상기 단위 지연단에 순차적으로 입력되며, 상기 고리 형 가변 지연부에 구비된 상기 단위 지연단의 수보다 적은 시점에서 입력 클럭 신호의 입력을 정지하고, 상기 입력 클럭 신호는 통과하는 단위 지연단의 수를 상기 합성 계수 N에 이르도록 유지한다(S920).The input clock signal is sequentially input to the unit delay stage, the input of the input clock signal is stopped at a time point less than the number of the unit delay stages provided in the annular variable delay unit, and the input clock signal passes through The number of unit delay stages is maintained to reach the synthesis coefficient N (S920).

상기 단위 지연단에서 출력된 출력 펄스 클럭을 합성 주파수 발생부에서 카운트한다(S930).The output pulse clock output from the unit delay stage is counted by the synthesis frequency generator (S930).

상기 단위 지연단의 수가 합성 계수 N에 이르면 상기 제어부는 상기 단위 지연단의 출력 클럭 신호의 위상을 위상 비교기에 제공하여 정수 분주부에 의해 분주된 기준 입력 클럭 신호의 위상과 비교한다(S940).When the number of unit delay stages reaches a synthesis coefficient N, the controller provides a phase comparator with a phase of the output clock signal of the unit delay stage and compares the phase of the reference input clock signal divided by the integer divider (S940).

상기 출력 클럭의 위상과 상기 분주된 기준 입력 클럭 신호의 위상이 일치하지 않는 경우 전압 조정부는 공급되는 전원 Vc를 조정한다(S950).If the phase of the output clock and the phase of the divided reference input clock signal do not match, the voltage adjuster adjusts the supplied power Vc (S950).

상기 제어부는 상기 제어 신호 Si를 변경하여 S910으로 피드백 시켜 원하는 주파수의 파형을 출력한다(S960).The control unit changes the control signal Si and feeds it back to S910 to output a waveform of a desired frequency (S960).

이상에서 본 발명에 따른 바람직한 실시예를 설명하였으나, 이는 예시적인 것에 불과하며 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 여타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 보호 범위는 이하의 특허청구범위에 의해서 정해져야 할 것이다.Although the preferred embodiment according to the present invention has been described above, this is merely exemplary and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the protection scope of the present invention should be defined by the following claims.

따라서 본 명세서에 개시된 실시예들은 본 발명을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 사상과 범위가 한정되는 것은 아니다. 본 발명의 범위는 아래의 청구범위에 의해 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술은 본 발명의 권리범위에 포함되는 것으로 해 석되어야 할 것이다.Therefore, the embodiments disclosed in the present specification are intended to illustrate rather than limit the present invention, and the scope and spirit of the present invention are not limited by these embodiments. It is intended that the scope of the invention be interpreted by the following claims, and that all techniques falling within the equivalent scope thereof shall be construed as being included in the scope of the present invention.

도 1은 종래 기술에 따른 디엘엘 기반의 주파수 합성 장치로써, 합성 계수 N이 8인 경우의 예시도.1 is a diagram of a DL-based frequency synthesis apparatus according to the prior art, wherein the synthesis coefficient N is 8. FIG.

도 2는 도 1에 도시된 주파수 합성 장치에서 출력되는 출력 신호의 파형을 도시한 파형도.FIG. 2 is a waveform diagram showing waveforms of an output signal output from the frequency synthesizing apparatus shown in FIG. 1; FIG.

도 3은 본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치를 주파수 영역에서 모델링한 경우의 개략도.Figure 3 is a schematic diagram when the model based on the DL-based multiplication multiplier frequency synthesis apparatus according to the present invention in the frequency domain.

도 4는 본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치를 시간 지연 영역에서 모델링한 경우의 개략도.4 is a schematic diagram of a DL-based fractional multiplication frequency synthesis apparatus modeled in the time delay region.

도 5는 본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치의 정수 체배부(400)의 구현예.5 is an embodiment of the integral multiplication unit 400 of the DL-based fractional multiplication frequency synthesis apparatus according to the present invention.

도 6는 본 발명에 따른 고리형 가변 지연부(430)로써, 단위 지연단(430a)을 8개 연결한 경우의 실시예.FIG. 6 illustrates an embodiment in which eight unit delay stages 430a are connected as the annular variable delay unit 430 according to the present invention.

도 7은 도 6의 단위 지연단(430a)의 외형을 나타낸 구성도.FIG. 7 is a diagram illustrating an outline of the unit delay stage 430a of FIG. 6.

도 8은 도 5에 도시된 주파수 합성 장치에서 출력되는 출력 주파수를 도시한 파형도.8 is a waveform diagram showing an output frequency output from the frequency synthesizing apparatus shown in FIG. 5;

도 9는 본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치의 동작 순서도.9 is a flowchart illustrating an operation of a DL-based fractional multiplication frequency synthesizing apparatus according to the present invention.

Claims (13)

입력 신호의 주파수를 정수 분주하는 정수 분주부; 및An integer division unit for integer division of the frequency of the input signal; And 상기 정수 분주부의 출력 신호의 주파수를 정수 체배하여 출력하는 정수 체배부An integer multiplier for multiplying and outputting the frequency of the output signal of the integer dividing unit 를 포함하되,Including, 상기 정수 체배부는,The integer multiplication part, 복수 개의 단위 지연단이 고리 형태로 연결되며, 인가되는 전압에 따라 상기 정수 체배부에 입력되는 입력 신호의 주파수를 지연시키는 고리형 가변 지연부;A plurality of unit delay stages connected in a ring shape and configured to delay a frequency of an input signal input to the integer multiplier according to an applied voltage; 상기 정수 분주부의 출력 신호의 주파수와 상기 고리형 가변 지연부의 출력 신호의 주파수의 위상을 비교하는 위상 비교부;A phase comparison unit for comparing a frequency of an output signal of the integer division unit and a frequency of an output signal of the annular variable delay unit; 상기 위상 비교부의 출력 신호에 따라 전압을 조정하여 상기 고리형 가변 지연부로 인가하는 전압 조정부; 및 A voltage adjusting unit adjusting a voltage according to an output signal of the phase comparing unit and applying the voltage to the annular variable delay unit; And 제어 신호를 생성하여 상기 복수 개의 단위 지연단에 상기 제어 신호를 인가하고, 상기 제어 신호에 따라 상기 고리형 가변 지연부로부터 출력되는 출력 신호를 합성주파수 발생부를 통해 원하는 합성 계수로 합성하도록 제어하는 제어부를 포함하는 것을 특징으로 하는 디엘엘 기반의 분수체배 주파수 합성 장치.A control unit generating a control signal to apply the control signal to the plurality of unit delay stages, and to control the output signal output from the annular variable delay unit to be synthesized with a desired synthesis coefficient through a synthesis frequency generator according to the control signal; DL-based fraction multiplication frequency synthesis apparatus comprising a. 제1항에 있어서,The method of claim 1, 상기 정수 분주부는 상기 입력 신호의 주파수를 M으로 정수 분주하며, 상기 정수 체배부는 상기 정수 분주부의 출력 신호의 주파수를 (I·M+K)으로 정수 체배하는 것을 특징으로 하는 디엘엘 기반의 분수체배 주파수 합성 장치.The integer divider divides the frequency of the input signal by M, and the integer multiplier divides the frequency of the output signal of the integer divider by (I · M + K). Fractional multiplication frequency synthesis device. 제2항에 있어서,The method of claim 2, 상기 정수 체배부에서 출력된 출력 주파수는 입력 신호의 주파수×(I+K/M)인 것을 특징으로 하는 디엘엘 기반의 분수체배 주파수 합성 장치.The output frequency synthesized by the integer multiplier is a DL-based fractional multiplier frequency synthesizer, characterized in that the frequency × (I + K / M) of the input signal. 삭제delete 삭제delete 제1항에 있어서,The method of claim 1, 상기 합성 계수는 (I·M+K)인 것을 특징으로 하는 디엘엘 기반의 분수체배 주파수 합성 장치.The synthesis coefficients based on the DL-based multiplication multiplier, characterized in that (I M + K). 제1항에 있어서,The method of claim 1, 상기 제어 신호는 상기 고리형 가변 지연부로 인가되며, 상기 제어 신호에 따라 입력 클럭 신호를 발생시키는 입력 클럭 발생부를 더 포함하는 것을 특징으로 하는 디엘엘 기반의 분수 체배 주파수 합성 장치.And the control signal is applied to the annular variable delay unit, and further comprises an input clock generator for generating an input clock signal according to the control signal. 제1항에 있어서,The method of claim 1, 상기 단위 지연단은,The unit delay stage, 상기 제어 신호에 따라 동작하고 입력 클럭 신호를 수신하는 입력 클럭단;An input clock stage operating according to the control signal and receiving an input clock signal; 이전의 단위 지연단의 출력 클럭을 수신하는 출력 클럭 수신단;An output clock receiver for receiving the output clock of the previous unit delay stage; 상기 전압 조정부에 의해 조정되는 전압의 변화에 따라 지연의 크기를 변경하여 펄스를 출력하는 펄스 출력단; 및 A pulse output stage for outputting a pulse by changing a magnitude of a delay according to a change of a voltage adjusted by the voltage adjusting unit; And 상기 조정되는 전압의 변화에 따라 지연의 크기를 변경하여 출력 클럭을 상기 위상 비교부로 출력하는 출력 클럭단을 더 포함하는 것을 특징으로 하는 디엘엘 기반의 분수체배 주파수 합성 장치.And a plurality of output clock stages for outputting an output clock to the phase comparator by changing a magnitude of a delay according to a change of the adjusted voltage. 제8항에 있어서,The method of claim 8, 상기 제어부는 상기 제어 신호에 따라 상기 복수 개의 단위 지연단 중 적어도 어느 하나를 선택하여 제어하는 것을 특징으로 하는 디엘엘 기반의 분수체배 주파수 합성 장치.And the control unit selects and controls at least one of the plurality of unit delay stages according to the control signal. 제8항에 있어서,The method of claim 8, 상기 제어부는 상기 합성 계수가 상기 고리형 가변 지연부에 구비되는 상기 단위 지연단의 수보다 많은 경우, 상기 제어 신호를 변경하여 원하는 펄스 출력을 생성하도록 제어하는 것을 특징으로 하는 디엘엘 기반의 분수체배 주파수 합성 장치.The control unit changes the control signal to generate a desired pulse output when the synthesis coefficient is larger than the number of unit delay stages provided in the annular variable delay unit. Frequency synthesizer. (a) 정수 분주부가 입력 신호의 주파수를 정수 분주하는 단계; 및(a) the integer division unit divides the frequency of the input signal by integer division; And (b) 정수 체배부가 상기 정수 분주부의 출력신호의 주파수를 정수 체배하여 출력하는 단계(b) an integer multiplying unit multiplies and outputs the frequency of the output signal of the integer dividing unit 를 포함하되,Including, 상기 (b) 단계는,In step (b), (b-1) 제어부에서 생성된 제어 신호에 따라 고리형 가변 지연부에 입력 클럭 신호를 입력하는 단계;(b-1) inputting an input clock signal to an annular variable delay unit according to a control signal generated by the controller; (b-2) 상기 입력 클럭 신호를 상기 고리형 가변 지연부를 구성하는 단위 지연단에 입력하는 단계;(b-2) inputting the input clock signal to a unit delay stage constituting the annular variable delay unit; (b-3) 상기 단위 지연단에서 출력되는 출력 펄스 클럭을 카운트하는 단계;(b-3) counting an output pulse clock output from the unit delay stage; (b-4) 상기 단위 지연단의 수와 합성계수의 수에 이르는 경우 상기 단위 지연단을 출력 클럭 신호의 위상과 상기 정수 분주부를 통해 분주된 기준 입력 클럭 신호의 위상을 비교하는 단계;(b-4) comparing the phase of an output clock signal with a phase of a reference input clock signal divided by the integer divider when the number of unit delay stages and the number of synthesis coefficients are reached; (b-5) 상기 위상이 일치하지 않는 경우 전압 조정부에서 공급되는 전압 Vc를 조정하는 단계; 및(b-5) adjusting the voltage Vc supplied from the voltage adjusting unit when the phases do not match; And (b-6) 상기 제어부는 상기 제어 신호를 변경하여 상기 (b-1) 단계로 피드백하여 원하는 주파수의 파형을 출력하는 단계를 포함하는 것을 특징으로 하는 디엘엘 기반의 분수체배 주파수 합성 방법.and (b-6) the control unit changes the control signal and feeds back the step (b-1) to output a waveform of a desired frequency. 삭제delete 제11항에 있어서,The method of claim 11, 상기 (b-2) 단계는,Step (b-2), 상기 입력 클럭 신호를 상기 단위 지연단에 순차적으로 입력하는 단계;Sequentially inputting the input clock signal into the unit delay stage; 상기 고리형 가변 지연부를 구성하는 단위 지연단의 수보다 적은 시점에서 상기 입력 클럭 신호의 입력을 중지하는 단계; 및 Stopping input of the input clock signal at a point less than the number of unit delay stages constituting the annular variable delay unit; And 상기 단위 지연단을 통과하는 입력 클럭 신호의 수를 합성계수에 이르도록 유지하는 단계를 포함하는 것을 특징으로 하는 디엘엘 기반의 분수체배 주파수 합성 방법.And maintaining the number of input clock signals passing through the unit delay stage to reach a synthesis coefficient.
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