KR100968421B1 - Semiconductor device with epitaxial layer and method for fabricating the same - Google Patents

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Abstract

본 발명은 리세스드 표면 상에서 무결점의 에피탁셜박막을 성장시킬 수 있고, 이동도, 동작전류 및 콘택저항 특성이 우수한 반도체소자 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 기판 상에 게이트패턴을 형성하는 단계; 상기 게이트패턴 양측의 기판을 식각하여 리세스된 표면을 형성하는 단계; 상기 리세스된 표면에 대해 세정처리를 진행하는 단계; 상기 리세스된 표면 상에 시드층(에피탁셜실리콘층)을 형성하는 단계; 및 상기 시드층 상에 에피탁셜박막(에피탁셜실리콘저마늄층)을 형성하는 단계를 포함하고, 상술한 본 발명은 리세스드 표면을 세정처리한 후에 에피탁셜실리콘층을 성장시키고, 그 위에 에피탁셜실리콘저마늄층을 성장시키므로, 기판과 에피탁셜실리콘저마늄층간 접착력을 증대시킬 수 있으며, 또한, 에피탁셜실리콘저마늄층을 이용하여 채널 영역 내 캐리어의 이동도(mobility) 증가 및 소자의 동작전류(operation current) 향상을 통해 소자 특성을 향상시킬 수 있는 효과가 있다.SUMMARY OF THE INVENTION The present invention provides a semiconductor device capable of growing a defect-free epitaxial thin film on a recessed surface, and excellent in mobility, operating current, and contact resistance characteristics, and a method of manufacturing the semiconductor device of the present invention. Forming a gate pattern on the substrate; Etching the substrate on both sides of the gate pattern to form a recessed surface; Performing a cleaning treatment on the recessed surface; Forming a seed layer (epitaxial silicon layer) on the recessed surface; And forming an epitaxial thin film (epitaxial silicon germanium layer) on the seed layer, wherein the present invention described above comprises growing an epitaxial silicon layer after cleaning the recessed surface, and forming an epitaxial silicon thereon. By growing the germanium layer, it is possible to increase the adhesion between the substrate and the epitaxial silicon germanium layer, and also increase the mobility of the carrier in the channel region and the operation current of the device by using the epitaxial silicon germanium layer. ) Can improve the device characteristics.

에피탁셜 박막, 에피탁셜실리콘저마늄층, 에피탁셜실리콘층, 이동도 Epitaxial thin film, epitaxial silicon germanium layer, epitaxial silicon layer, mobility

Description

에피탁셜박막을 구비하는 반도체소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE WITH EPITAXIAL LAYER AND METHOD FOR FABRICATING THE SAME}A semiconductor device having an epitaxial thin film and a method of manufacturing the same {SEMICONDUCTOR DEVICE WITH EPITAXIAL LAYER AND METHOD FOR FABRICATING THE SAME}

도 1은 종래기술에 따른 반도체소자를 도시한 도면.1 is a view showing a semiconductor device according to the prior art.

도 2는 본 발명의 실시예에 따른 반도체소자의 구조를 도시한 도면.2 is a view showing the structure of a semiconductor device according to an embodiment of the present invention.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 기판 22 : 게이트절연막21 substrate 22 gate insulating film

23 : 게이트전극 24 : 게이트하드마스크층23: gate electrode 24: gate hard mask layer

25 : 산화막 26 : 질화막25 oxide film 26 nitride film

27A, 27B : 리세스된 표면 28 : 에피탁셜 실리콘층27A, 27B: Recessed surface 28: epitaxial silicon layer

29 : 에피탁셜 실리콘저마늄층 29: epitaxial silicon germanium layer

본 발명은 반도체소자 제조 방법에 관한 것으로, 특히 에피탁셜층을 이용한 반도체소자 및 그 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a semiconductor device using an epitaxial layer and a method for manufacturing the same.

서브 70nm 급의 반도체 소자에서는 소자 특성을 향상 또는 만족시키기 위해 신공정 및 신물질 등을 도입하고 있는 상황이다. 특별히, 이와 같은 차세대 반도체 개발에 있어서 가장 중요한 이슈 중의 하나는 반도체 소자의 채널길이(Channel Length)가 계속 짧아지면서 SCE(short channel effect)가 증가하게 되어 문턱전압의 급격한 감소 및 이로 인한 많은 소자특성 열화가 나타나고 있다.In the sub 70 nm class semiconductor devices, new processes and new materials are introduced to improve or satisfy device characteristics. In particular, one of the most important issues in the development of such a next-generation semiconductor is that the short channel effect (SCE) increases as the channel length of the semiconductor device continues to be shortened, leading to a sharp decrease in threshold voltage and deterioration of many device characteristics. Is appearing.

이를 해결하기 위해 채널에 도핑 농도를 증가시킬 경우 채널 내에서 캐리어(carrier)의 불순물스캐터링(impurity scattering)이 증가하여 결국은 캐리어의 이동도(mobility)가 저하되고 이에 따라 소자의 동작전류도 감소될 수 있다는 점이다. In order to solve this problem, increasing the doping concentration in the channel increases carrier scattering in the channel, resulting in lower mobility of the carrier and thus lowering the operating current of the device. Can be.

따라서 향후 차세대 반도체 소자 개발시 SCE를 개선시키기 위해서 게이트 산화막에 대한 신공정 평가 및 에피탁셜실리콘을 이용한 ESD(elevated source/drain) 이라는 신공정 등이 연구 개발되고 있는 실정이다. Therefore, in order to improve SCE in the development of next-generation semiconductor devices, a new process of evaluating a gate oxide film and a new process called ESD (elevated source / drain) using epitaxial silicon are being researched and developed.

또한, 전자의 이동도를 향상시키기 위한 방법 중에는 스페이서질화막에 의한 인장응력(tensile stress)을 인가하여 이동도 증가에 기여하는 방법(nMOS에 해당)과 에피탁셜실리콘저마늄(Epitaxial-SixGe1-x)을 소스/드레인 영역에 적용하여 압축응력(compressive stress)을 인가하므로써 이동도 증가에 기여하는 방법(pMOS에 해당)이 있다.In addition, among the methods for improving the mobility of electrons, a method of contributing to the increase of mobility by applying tensile stress by a spacer nitride film (corresponding to nMOS) and epitaxial silicon germanium (Epitaxial-Si x Ge 1) -x ) is applied to the source / drain region to apply the compressive stress (contributing to pMOS).

이와 같은 에피탁셜실리콘저마늄은 특히 pMOS에 강점을 보이고 있다. 예를 들면 pMOS의 도펀트인 보론의 활성화(activation)를 크게 향상시키고 또한 관련 콘택저항을 상당히 개선시킬 수 있는 것으로 보고되고 있다. Such epitaxial silicon germanium is particularly strong in pMOS. For example, it is reported that the activation of boron, a dopant of pMOS, can be greatly improved and the related contact resistance can be significantly improved.

도 1은 종래기술에 따른 반도체소자를 도시한 도면이다.1 is a view showing a semiconductor device according to the prior art.

도 1에 도시된 바와 같이, 실리콘기판(11) 상에 게이트 패턴(12)이 형성되고, 게이트패턴(12)의 양측벽에 게이트스페이서(13)가 형성된다. 그리고, 게이트패턴 외측의 소스영역 및 드레인영역이 형성될 실리콘기판(11)을 일정깊이 리세스시킨 리세스드 표면(Recessed surface, 11A)이 제공되며, 리세스드 표면(11A) 상에 선택적 에피탁셜 성장(SEG) 공정에 의해 에피탁셜 박막이 형성되어 있다. 여기서, 에피탁셜박막은 소스영역(14A) 및 드레인영역(14B)이 된다.As shown in FIG. 1, a gate pattern 12 is formed on the silicon substrate 11, and gate spacers 13 are formed on both sidewalls of the gate pattern 12. Then, a recessed surface 11A is provided which recesses the silicon substrate 11 on which the source region and the drain region outside the gate pattern are to be formed to a predetermined depth, and selectively epitaxially grows on the recessed surface 11A. An epitaxial thin film is formed by the (SEG) step. Here, the epitaxial thin film becomes the source region 14A and the drain region 14B.

그러나, 도 1과 같은 종래기술은 소스/드레인 영역이 형성될 표면을 식각공정으로 리세스시킨 후 에피탁셜박막을 성장시킬 때 리세스드 표면에 잔류하는 불순물들에 의해 에피탁셜박막을 무결점을 갖고 성장시키는 것이 어렵다. 또한 불순물들에 의해 접착성(adhesion)이 불량하여 실리콘기판 위에서 에피탁셜박막이 제대로 성장되지 않는 경향이 있다.However, in the prior art as shown in FIG. 1, when the epitaxial thin film is grown after the surface where the source / drain region is to be formed is recessed by the etching process, the epitaxial thin film is grown without defects by impurities remaining on the recessed surface. It is difficult to let In addition, since the adhesion is poor due to impurities, the epitaxial thin film tends not to grow properly on the silicon substrate.

결국, 차세대 반도체 소자제조 공정시 이동도 향상, 동작전류 향상, 콘택저항 개선 등의 많은 소자 특성 개선을 위해 필요한 에피탁셜박막을 리세스된 표면 상에서 안정적으로 성장시키기 위해서는 보다 개선된 공정 방법이 필요한 실정이다. As a result, an improved process method is needed to stably grow the epitaxial thin films required for many device characteristics such as improved mobility, improved operating current, and improved contact resistance in the next-generation semiconductor device manufacturing process. to be.

본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 리세스드 표면 상에서 무결점의 에피탁셜박막을 성장시킬 수 있는 반도체소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the prior art, and an object thereof is to provide a semiconductor device and a manufacturing method thereof capable of growing a defect-free epitaxial thin film on a recessed surface.

또한, 본 발명의 다른 목적은 이동도, 동작전류 및 콘택저항 특성이 우수한 반도체소자 및 그의 제조 방법을 제공하는데 있다.In addition, another object of the present invention is to provide a semiconductor device excellent in mobility, operating current and contact resistance characteristics, and a manufacturing method thereof.

상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 기판 상에 게이트패턴을 형성하는 단계; 상기 게이트패턴 양측의 기판을 식각하여 리세스된 표면을 형성하는 단계; 상기 리세스된 표면에 대해 세정처리를 진행하는 단계; 상기 리세스된 표면 상에 에피탁셜실리콘층을 형성하는 단계; 및 상기 에피탁셜실리콘층 상에 에피탁셜실리콘저마늄층을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 세정처리는 건식세정과 습식세정을 병행하는 것을 특징으로 하며, 상기 시드층과 에피탁셜박막은 선택적에피탁셜성장(SEG) 공정을 이용하여 인시튜로 형성하는 것을 특징으로 한다.The semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of forming a gate pattern on a substrate; Etching the substrate on both sides of the gate pattern to form a recessed surface; Performing a cleaning treatment on the recessed surface; Forming an epitaxial silicon layer on the recessed surface; And forming an epitaxial silicon germanium layer on the epitaxial silicon layer, wherein the cleaning treatment is performed by performing both dry and wet cleaning, and the seed layer and the epitaxial thin film. It is characterized by forming in situ using a selective epitaxial growth (SEG) process.

그리고, 본 발명의 반도체소자는 스트레인드 채널이 형성될 제1표면과 상기 제1표면 양측에서 리세스된 제2표면을 구비하는 기판; 상기 제1표면 상에 형성된 게이트패턴; 및 상기 제2표면 상에 형성된 에피탁셜실리콘층과 상기 에피탁셜실리 콘층 상의 에피탁셜실리콘저마늄층으로 이루어진 소스/드레인영역을 포함하는 것을 특징으로 한다.In addition, the semiconductor device may include a substrate having a first surface on which a strained channel is to be formed and a second surface recessed on both sides of the first surface; A gate pattern formed on the first surface; And a source / drain region including an epitaxial silicon layer formed on the second surface and an epitaxial silicon germanium layer on the epitaxial silicon layer.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

본 발명에서는 식각 처리된 소스/드레인 영역에 에피탁셜박막을 안정적으로 성장시켜서 관련된 소자 특성 향상에 기여하고자 하는 것이다. In the present invention, the epitaxial thin film is stably grown in the etched source / drain regions, thereby contributing to the improvement of related device characteristics.

식각공정을 거친 뒤의 표면은 폴리머성 유기화합물 및 산화막의 혼합체로 구성된 잔류물들이 있어서 이를 비교적 정교하게 제거한 후 에피탁셜박막을 성장시킬 필요가 있다. After the etching process, the surface is composed of a mixture of a polymer organic compound and an oxide film, so it is necessary to grow the epitaxial thin film after removing it relatively precisely.

따라서 후술하는 실시예는 건식식각된 부분을 CF4 가스와 O2 가스가 혼합된 혼합가스를 사용하여 건식세정 처리함으로써 실리콘기판 표면 위의 불순물을 수용성(water-soluble) 물질로 변형시킨 후 이것을 습식세정으로 깨끗이 제거한다. 이때 습식세정은 피라나(piranha, H2SO4와 H2O2 혼합액)와 BOE(buffered oxide echant) 세정을 순차적으로 진행한다. Therefore, in the following embodiment, the dry-etched portion is dry-cleaned by using a mixed gas of CF 4 gas and O 2 gas, and the impurities on the surface of the silicon substrate are transformed into a water-soluble material, and then wetted. Clean it off thoroughly. At this time, the wet cleaning is carried out by sequentially cleaning the piranha (mixture of H 2 SO 4 and H 2 O 2 ) and BOE (buffered oxide echant).

이와 같이 건식식각된 실리콘기판 표면을 전처리 세정을 통하여 세정하더라도 에피탁셜 박막을 성장시킬 때에는 실리콘기판과의 접착성(adhesion) 때문에 불균일하게 성장할 가능성이 있다. Even if the surface of the dry-etched silicon substrate is cleaned through pretreatment cleaning, there is a possibility that the epitaxial thin film grows unevenly due to adhesion with the silicon substrate.

이를 해결하기 위한 방법으로는 에피탁셜박막 성장 직전에 인시튜(in-situ)로 시드층(Seed layer)을 성장시키는 것이다. 동일한 챔버 내에서 인시튜로 시드층과 에피탁셜박막을 성장시킬 경우, 그 사이의 계면에도 불순물없이 깨끗하게 성장시킬 수 있을 뿐만 아니라 시드층을 시드로 하여 에피탁셜박막이 안정적으로 성장됨으로써 이후 공정을 완성하면 보다 개선된 소자 특성을 얻을 수 있다. To solve this problem, a seed layer is grown in-situ immediately before epitaxial thin film growth. When the seed layer and epitaxial thin film are grown in situ within the same chamber, the seed layer and the epitaxial thin film can be grown cleanly without impurities at the interface therebetween, and the epitaxial thin film is stably grown using the seed layer as a seed to complete the subsequent process. As a result, more improved device characteristics can be obtained.

도 2는 본 발명의 실시예에 따른 반도체소자의 구조를 도시한 도면이다.2 is a diagram showing the structure of a semiconductor device according to an embodiment of the present invention.

도 2에 도시된 바와 같이, 리세스된 표면(27A, 27B))이 형성되는 표면을 갖는 기판(21), 기판(21) 상에 게이트절연막(22), 게이트전극(23) 및 게이트하드마스크층(24)의 순서로 적층되어 형성된 게이트패턴, 게이트패턴 양측의 산화막(25) 및 질화막(26) 이중구조로 형성된 게이트스페이서, 게이트패턴 양측의 리세스된 표면(27A, 27B) 상에 소스영역과 드레인영역이 형성된다. 여기서, 소스영역과 드레인영역은 에피탁셜층 적층구조를 포함하는데, 에피탁셜층 적층구조는 에피탁셜실리콘층(28)과 에피탁셜 실리콘저마늄층(29)이다. 그리고, 기판(21) 상에 층간절연막(30)이 형성되고 층간절연막(30)을 관통하는 콘택홀 내에 에피탁셜실리콘저마늄층(29)에 연결되는 콘택플러그(31)가 형성되어 있다.As shown in FIG. 2, a substrate 21 having a surface on which the recessed surfaces 27A and 27B are formed, a gate insulating film 22, a gate electrode 23, and a gate hard mask on the substrate 21. A gate pattern formed by stacking layers 24 in order, a gate spacer formed of a double structure of an oxide film 25 on both sides of the gate pattern, and a nitride film 26, and a source region on the recessed surfaces 27A and 27B on both sides of the gate pattern. And a drain region are formed. Here, the source region and the drain region include an epitaxial layer stack structure, wherein the epitaxial layer stack structure is an epitaxial silicon layer 28 and an epitaxial silicon germanium layer 29. An interlayer insulating film 30 is formed on the substrate 21 and a contact plug 31 connected to the epitaxial silicon germanium layer 29 is formed in the contact hole penetrating the interlayer insulating film 30.

먼저, 기판(21)은 셀영역과 주변회로영역을 갖는 실리콘기판이며, 특히 주변회로영역의 PMOS가 형성될 지역이다. First, the substrate 21 is a silicon substrate having a cell region and a peripheral circuit region, in particular, a region where the PMOS of the peripheral circuit region is to be formed.

그리고, 리세스드 표면(27A, 27B)은 건식세정과 습식세정을 병행하는 세정처리에 의해 표면의 불순물들이 제거된 상태이다.The recessed surfaces 27A and 27B are in a state in which impurities on the surface are removed by a cleaning process in which dry and wet cleaning are performed in parallel.

다음으로, 에피탁셜층 적층 구조 중에서 에피탁셜실리콘층(28)은 에피탁셜실 리콘저마늄층(29) 성장을 위한 시드층 역할을 하는 것으로서, 100Å 이내(20∼100Å)로 증착한다. 이처럼 에피탁셜실리콘층(28)은 에피탁셜실리콘저마늄층(29)과 기판(21)간 접착성을 증대시켜 에피탁셜실리콘저마늄층(29)을 균일하게 성장시키도록 한다.Next, the epitaxial silicon layer 28 in the epitaxial layer stack structure serves as a seed layer for growing the epitaxial silicon germanium layer 29 and is deposited within 100 kV (20 to 100 kV). As described above, the epitaxial silicon layer 28 increases the adhesion between the epitaxial silicon germanium layer 29 and the substrate 21 so as to uniformly grow the epitaxial silicon germanium layer 29.

에피탁셜 실리콘저마늄층(29)은 에피탁셜실리콘층(28)과 더불어 소스영역(S)과 드레인영역(D)을 형성하며, 에피탁셜실리콘저마늄층(29)과 리세스된 표면간 격자상수 차이로 인해 소스영역(S)과 드레인영역(D) 사이에는 스트레인드 채널이 형성된다. 에피탁셜실리콘저마늄층(29)은 도펀트가 도핑되어 있는데, 도펀트는 붕소(Boron)를 포함한다. 이로써, 에피탁셜실리콘저마늄층(29)은 pMOS의 소스영역 및 드레인영역으로 사용된다. 도펀트의 도핑농도는 1E17∼1E21 atoms/cm3 범위이며, 에피탁셜실리콘저마늄층(29)에서 저마늄의 농도는 10%∼70% 범위이다. 에피탁셜실리콘저마늄층(29)은 200∼1000Å 두께이다.The epitaxial silicon germanium layer 29 forms the source region S and the drain region D together with the epitaxial silicon layer 28, and the lattice constant difference between the epitaxial silicon germanium layer 29 and the recessed surface is formed. As a result, a strained channel is formed between the source region S and the drain region D. FIG. The epitaxial silicon germanium layer 29 is doped with a dopant, and the dopant includes boron. As a result, the epitaxial silicon germanium layer 29 is used as the source region and the drain region of the pMOS. The doping concentration of the dopant is in the range of 1E17 to 1E21 atoms / cm 3 , and the concentration of germanium in the epitaxial silicon germanium layer 29 is in the range of 10% to 70%. The epitaxial silicon germanium layer 29 is 200-1000 GPa thick.

도 2와 같은 구조에서 세정처리된 리세스드 표면에 에피탁셜실리콘층(28)을 성장시키고, 그 위에 에피탁셜실리콘저마늄층(29)을 성장시키므로, 기판(21)과 에피탁셜실리콘저마늄층(29)간 접착력을 증대시킬 수 있다.In the structure as shown in FIG. 2, the epitaxial silicon layer 28 is grown on the cleaned recessed surface, and the epitaxial silicon germanium layer 29 is grown thereon, so that the substrate 21 and the epitaxial silicon germanium layer 29 are formed. Adhesion between can be increased.

그리고, 에피탁셜실리콘저마늄층(29)이 pMOS에 적용될 경우, pMOS의 채널 영역이 스트레인드채널(Strained channel)이 된다. 즉, 에피탁셜실리콘저마늄층이 압축응력(Compressive stress)을 가하여 채널 내에서도 일종의 격자변형(Strained)이 일어나고, 이 것이 pMOS의 캐리어의 이동도를 증가시킬뿐만 아니라 소자의 동작전 류도 향상시킨다.In addition, when the epitaxial silicon germanium layer 29 is applied to the pMOS, the channel region of the pMOS becomes a strained channel. In other words, the epitaxial silicon germanium layer is subjected to compressive stress, which causes a kind of strain in the channel, which not only increases the mobility of the pMOS carrier but also improves the operating current of the device.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 3a에 도시된 바와 같이, 기판(21) 상에 게이트패턴을 형성한다. 도면에는 도시되지 않았지만 게이트패턴 형성 전에 소자간 분리를 위한 소자분리막이 형성된다. 그리고, 게이트패턴은 게이트절연막(22), 게이트전극(23) 및 게이트하드마스크층(24)을 포함한다. 그리고, 기판(21)은 셀영역과 주변회로영역을 갖는 실리콘기판이며, 특히 주변회로영역의 PMOS가 형성될 실리콘기판이다. As shown in FIG. 3A, a gate pattern is formed on the substrate 21. Although not shown in the drawing, an element isolation film for isolation between elements is formed before the gate pattern is formed. The gate pattern includes a gate insulating film 22, a gate electrode 23, and a gate hard mask layer 24. The substrate 21 is a silicon substrate having a cell region and a peripheral circuit region. In particular, the substrate 21 is a silicon substrate on which the PMOS of the peripheral circuit region is to be formed.

이어서, 게이트패턴의 측벽에 게이트스페이서를 형성한다. 이때, 게이트스페이서는 산화막(25), 질화막(26) 또는 산화막과 질화막의 이중구조를 포함한다. 도면에서는, 산화막(25)과 질화막(26)의 이중 구조로 된 게이트스페이서이다.Subsequently, a gate spacer is formed on the sidewall of the gate pattern. At this time, the gate spacer includes an oxide film 25, a nitride film 26 or a dual structure of an oxide film and a nitride film. In the figure, a gate spacer having a double structure of the oxide film 25 and the nitride film 26 is shown.

이어서, 게이트패턴과 게이트스페이서를 식각장벽으로 하여 게이트패턴 및 게이트스페이서 양측의 기판(21)을 소정 깊이로 리세스(recess) 식각한다. 이때, 리세스 식각은 건식 식각 또는 습식식각을 이용한다.Subsequently, the substrate 21 on both sides of the gate pattern and the gate spacer is recessed to a predetermined depth by using the gate pattern and the gate spacer as an etch barrier. In this case, the recess etching uses dry etching or wet etching.

바람직하게, 리세스식각은 HBr, Cl2 및 SF6의 혼합가스를 이용한 건식식각으로 진행하며, 리세스 깊이는 300∼800Å 범위로 한다.Preferably, the recess etching proceeds to dry etching using a mixed gas of HBr, Cl 2 and SF 6 , and the recess depth is in the range of 300 to 800 kPa.

위와 같은 리세스 식각에 의해 기판(21)은 리세스드 표면(27A, 27B)을 가지며, 리세스드 표면(27A, 27B)은 소스영역과 드레인영역이 형성될 지역이다.By the above etching, the substrate 21 has recessed surfaces 27A and 27B, and the recessed surfaces 27A and 27B are regions where source and drain regions are to be formed.

도 3b에 도시된 바와 같이, 에피탁셜 박막을 형성 하기에 앞서 건식세정 또 는 습식 세정에 의해 리세스드 표면(27A, 27B)을 세정처리한다. 이와 같은 세정에 의해 후속 에피탁셜층이 성장될 표면을 깨끗하게 하여 무결점의 에피탁셜층을 성장시킬 수 있다.As shown in FIG. 3B, the recessed surfaces 27A and 27B are cleaned by dry cleaning or wet cleaning prior to forming the epitaxial thin film. By this cleaning, the surface on which the subsequent epitaxial layer will be grown can be cleaned to grow a defect free epitaxial layer.

세정처리는 습식 또는 건식 중 하나를 선택하여 진행하며, 바람직하게는 건식세정과 습식세정을 병행하여 진행할 수 있다. 이처럼, 세정처리를 통해 자연산화막 및 기타 불순물을 모두 제거하여 깨끗한 리세스드 표면(27A, 27B)을 드러나게 한다. The washing process is performed by selecting either wet or dry, and preferably, dry and wet cleaning may be performed in parallel. As such, the cleaning process removes all of the natural oxide film and other impurities to expose the clean recessed surfaces 27A and 27B.

바람직하게, 건식세정과 습식세정을 병행하는 세정처리는 건식세정을 먼저 진행하고 후속으로 습식세정을 진행한다.Preferably, the washing treatment in which both dry and wet cleaning are performed is followed by dry cleaning and then wet cleaning.

건식세정은 CF4와 O2의 혼합가스를 사용하여 진행하고, 습식세정은 피라나(piranha, H2SO4와 H2O2 혼합액)와 BOE(buffered oxide echant, NH4F와 HF의 혼합액) 세정을 순차적으로 진행한다. 즉, 습식세정은 불산(HF)이 마지막으로 적용되는 'HF Last' 세정이다.Dry cleaning is carried out using a gas mixture of CF 4 and O 2 , and wet cleaning is a mixture of pyranha (piranha, H 2 SO 4 and H 2 O 2 ) and BOE (buffered oxide echant, NH 4 F and HF ) The cleaning proceeds sequentially. In other words, wet cleaning is the 'HF Last' cleaning where hydrofluoric acid (HF) is last applied.

먼저, CF4와 O2의 혼합가스를 사용하여 진행므로써 리세스드 표면에 잔류하는 있는 불순물을 수용성(Water soluble)으로 변형시키고, 습식세정은 건식세정에 의해 변형된 수용성 불순물을 제거한다. 특히, 습식세정은 BOE가 불산을 포함하고 있으므로 리세스드 표면을 수소 종단(H-terminated)시키는 효과도 있으며, 이로써 에피탁셜층의 무결점 성장을 더욱 용이하게 진행할 수 있다.First, by using a mixed gas of CF 4 and O 2 proceeds to transform the impurities remaining on the recessed surface to water soluble, and wet cleaning to remove the modified water-soluble impurities by dry cleaning. In particular, wet cleaning has the effect of H-terminated the surface of the recess because the BOE contains hydrofluoric acid, thereby making it possible to more easily progress the defect-free growth of the epitaxial layer.

건식세정은 100∼400℃의 온도에서 진행하고, 습식세정은 상온∼100℃ 온도 에서 진행한다. 특히 습식세정은 적어도 100초 이상(100∼1000초)의 시간동안 진행하므로써 수용성 불순물을 깨끗하게 제거할 수 있다.Dry cleaning proceeds at a temperature of 100-400 ° C. and wet cleaning proceeds at room temperature to 100 ° C. In particular, wet cleaning can be carried out for a time of at least 100 seconds (100 to 1000 seconds) to cleanly remove the water-soluble impurities.

도 3c에 도시된 바와 같이, 세정처리후 시간지연(Time delay) 없이 리세스드 표면(27A, 27B) 상에 선택적에피탁셜성장(Selective Epitaxial Growth) 공정을 사용하여 선택적으로 에피탁셜실리콘층(28)과 에피탁셜실리콘저마늄층(29)을 순차적으로 인시튜(In-situ) 성장시킨다. 세정처리후 시간지연없이 바로 선택적에피탁셜성장(Selective Epitaxial Growth) 공정을 진행하면, 자연산화막 등의 불순물이 근본적으로 차단된다.As shown in FIG. 3C, the epitaxial silicon layer 28 is selectively formed using a selective epitaxial growth process on the recessed surfaces 27A and 27B without time delay after the cleaning treatment. And epitaxial silicon germanium layer 29 are sequentially grown in-situ. If the selective epitaxial growth process is performed immediately without time delay after the cleaning treatment, impurities such as a natural oxide film are fundamentally blocked.

먼저, 에피탁셜실리콘층(28)은 에피탁셜실리콘저마늄층(29) 성장을 위한 시드층 역할을 하는 것으로서, 100Å 이내(20∼100Å)로 증착한다. 이처럼 에피탁셜실리콘층(28)은 에피탁셜실리콘저마늄층(29)과 기판(21)간 접착성을 증대시켜 에피탁셜실리콘저마늄층(29)을 균일하게 성장시키도록 한다.First, the epitaxial silicon layer 28 serves as a seed layer for growing the epitaxial silicon germanium layer 29 and is deposited within 100 kW (20-100 kPa). As described above, the epitaxial silicon layer 28 increases the adhesion between the epitaxial silicon germanium layer 29 and the substrate 21 so as to uniformly grow the epitaxial silicon germanium layer 29.

한편, 기판(21)이 실리콘기판이라 할 때, 기판(21)과 동일한 격자상수를 갖는 물질인 에피탁셜실리콘층(28)의 경우는 세정처리가 진행된 리세스드 표면에서 성장되므로, 결점없이 균일한 성장이 가능하다.On the other hand, when the substrate 21 is a silicon substrate, the epitaxial silicon layer 28, which is a material having the same lattice constant as the substrate 21, is grown on the recessed surface subjected to the cleaning process, and thus is uniform without defects. Growth is possible.

에피탁셜실리콘저마늄층(29)은 에피탁셜실리콘층(28) 성장 후에 인시튜(in-situ)로 성장시키는데, 에피탁셜 실리콘 저마늄층(Epitaxial SiGe layer, 29)은 채널에 압축응력(compressive stress)을 인가하여 정공(hole)의 이동도(mobility)가 증가하므로 PMOS 소자에 적용한다. 즉, 에피탁셜실리콘저마늄층(29)은 pMOS의 소스영역과 드레인영역이 된다. 따라서, 에피탁셜실리콘저마늄층(29)은 성장공정시 인 시튜로 불순물을 도핑하거나 또는 성장후에 후속 이온주입 방법에 의해 불순물을 도핑할 수 있다. 예컨대, 불순물은 붕소(Boron)와 같은 P형 도펀트이고, 도펀트의 도핑농도는 1E17∼1E21 atoms/cm3 범위로 한다. 그리고, 에피탁셜실리콘저마늄층(29)에서 저마늄의 농도는 소자 특성에 따라 결정되며, 바람직하게는 10%∼70% 범위이다. 그리고, 에피탁셜실리콘저마늄층(29)의 두께는 리세스 깊이 및 소자 특성에 따라 결정되는 것으로 바람직하게는 200∼1000Å의 범위이다.The epitaxial silicon germanium layer 29 grows in-situ after the epitaxial silicon layer 28 grows, and the epitaxial silicon germanium layer 29 compresses the compressive stress in the channel. Since the mobility of the hole (mobility) is increased by applying to apply to the PMOS device. In other words, the epitaxial silicon germanium layer 29 becomes a source region and a drain region of the pMOS. Accordingly, the epitaxial silicon germanium layer 29 may be doped with impurities in situ during the growth process, or may be doped with impurities by a subsequent ion implantation method after growth. For example, the impurity is a P-type dopant such as boron, and the doping concentration of the dopant is in the range of 1E17 to 1E21 atoms / cm 3 . The concentration of germanium in the epitaxial silicon germanium layer 29 is determined according to the device characteristics, and preferably in the range of 10% to 70%. The thickness of the epitaxial silicon germanium layer 29 is determined according to the depth of the recess and the device characteristics, and is preferably in the range of 200 to 1000 kPa.

위와 같은 에피탁셜실리콘저마늄층(29)은 에피탁셜실리콘층(28)과 더불어 소스영역 및 드레인영역의 역할을 하는 것으로서, 기판(21)이 아닌 에피탁셜실리콘층(28) 위에서 성장되므로 무결점으로 성장시킬 수 있다.As described above, the epitaxial silicon germanium layer 29 serves as a source region and a drain region together with the epitaxial silicon layer 28, and thus grows on the epitaxial silicon layer 28 instead of the substrate 21. You can.

바람직하게, 에피탁셜실리콘층(28)과 에피탁셜 실리콘저마늄층(29)의 증착은 LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced-CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD) 또는 APCVD(Atmosphere Pressure CVD), MBE(Molecular Beam Epitaxy)중에서 선택된 어느 하나의 장비에서 진행한다. 그리고, 각 에피탁셜층의 증착 온도는 400∼700℃ 범위로 한다. 한편, 에피탁셜실리콘저마늄층(29)은 에피탁셜실리콘층(28)보다 성장온도를 50∼100℃ 정도 더 낮출 수 있어 열부담(Thermal budget)에 의한 도펀트의 재분포에 의한 소자특성 열화를 방지할 수 있다.Preferably, the deposition of the epitaxial silicon layer 28 and the epitaxial silicon germanium layer 29 may include low pressure CVD (LPCVD), very low pressure CVD (VLPCVD), plasma enhanced-CVD (PE-CVD), and ultrahigh CVD (UHVCVD). It proceeds in any one of the equipment selected from Vacuum CVD (RTCVD), Rapid Thermal CVD (RTCVD) or Atmosphere Pressure CVD (APCVD), Molecular Beam Epitaxy (MBE). The deposition temperature of each epitaxial layer is in the range of 400 to 700 ° C. Meanwhile, the epitaxial silicon germanium layer 29 may lower the growth temperature by about 50 to 100 ° C. than the epitaxial silicon layer 28, thereby preventing deterioration of device characteristics due to redistribution of the dopant due to thermal budget. can do.

도 3d에 도시된 바와 같이, 에피탁셜실리콘저마늄층(29) 상에 층간절연막(30)을 형성한 후 자기정렬콘택식각을 통해 콘택홀을 형성한다.As shown in FIG. 3D, the interlayer insulating layer 30 is formed on the epitaxial silicon germanium layer 29, and then contact holes are formed through self-aligned contact etching.

이어서, 콘택물질을 매립하여 콘택플러그(31)를 형성한다. 이때, 콘택플러그(31)는 금속막이며, 콘택플러그는 에치백 및 화학적기계적연마로 평탄화하여 형성한다.Subsequently, the contact material is embedded to form the contact plug 31. At this time, the contact plug 31 is a metal film, and the contact plug is formed by planarizing with etch back and chemical mechanical polishing.

상술한 실시예에 따르면, 에피탁셜 실리콘저마늄층(29)을 증착하기 전에 리세스된 표면에 대해 건식세정과 습식세정을 순차적으로 진행하고, 이어서 기판(21)과 동일한 격자상수를 갖는 에피탁셜실리콘층(28)을 증착한다. According to the above-described embodiment, before the epitaxial silicon germanium layer 29 is deposited, dry and wet cleaning are sequentially performed on the recessed surface, and then epitaxial silicon having the same lattice constant as the substrate 21 is formed. Layer 28 is deposited.

에피탁셜실리콘층(28)은 기판(21)과 에피탁셜 실리콘저마늄층(29)간 격자 부정합에 따라 식각 표면에서의 결정 성장(growth)이 어려운 문제점을 해결하고 있다. 이로써 결점이 없는 에피탁셜실리콘저마늄층(29)의 선택적 성장을 가능하게 한다.The epitaxial silicon layer 28 solves a problem in that crystal growth on the etch surface is difficult due to lattice mismatch between the substrate 21 and the epitaxial silicon germanium layer 29. This enables selective growth of the flawless epitaxial silicon germanium layer 29.

그리고, 리세스드 표면을 세정처리한 후에 에피탁셜실리콘층(28)을 성장시키고, 그 위에 에피탁셜실리콘저마늄층(29)을 성장시키므로, 기판(21)과 에피탁셜실리콘저마늄층(29)간 접착력을 증대시킬 수 있다.The epitaxial silicon layer 28 is grown after the recessed surface is cleaned, and the epitaxial silicon germanium layer 29 is grown thereon, so that the adhesion between the substrate 21 and the epitaxial silicon germanium layer 29 is increased. Can be increased.

에피탁셜실리콘저마늄층(29)이 pMOS에 적용될 경우, pMOS의 채널 영역이 스트레인드채널(Strained channel)이 된다. 즉, 에피탁셜실리콘저마늄층이 압축응력(Compressive stress)을 가하여 채널 내에서도 일종의 격자변형(Strained)이 일어나고, 이 것이 pMOS의 캐리어의 이동도를 증가시킬뿐만 아니라 소자의 동작전류도 향상시킨다.When the epitaxial silicon germanium layer 29 is applied to the pMOS, the channel region of the pMOS becomes a strained channel. In other words, the epitaxial silicon germanium layer is subjected to compressive stress, so that a kind of strain occurs in the channel, which not only increases the mobility of the carrier of the pMOS but also improves the operating current of the device.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 에피탁셜실리콘저마늄층을 이용하여 채널 영역 내 캐리어의 이동도(mobility) 증가 및 소자의 동작전류(operation current) 향상을 통해 소자 특성을 향상시킬 수 있는 효과가 있다.The present invention described above has the effect of improving the device characteristics by using the epitaxial silicon germanium layer to increase the mobility (mobility) of the carrier in the channel region and the operation current (operation current) of the device.

Claims (26)

기판 상에 게이트패턴을 형성하는 단계;Forming a gate pattern on the substrate; 상기 게이트패턴 양측의 기판을 식각하여 리세스된 표면을 형성하는 단계;Etching the substrate on both sides of the gate pattern to form a recessed surface; 상기 리세스된 표면에 대해 세정처리를 진행하는 단계;Performing a cleaning treatment on the recessed surface; 상기 리세스된 표면 상에 에피탁셜실리콘층을 형성하는 단계; 및Forming an epitaxial silicon layer on the recessed surface; And 상기 에피탁셜실리콘층 상에 에피탁셜실리콘저마늄층을 형성하는 단계Forming an epitaxial silicon germanium layer on the epitaxial silicon layer 를 포함하는 반도체소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 세정처리는 건식세정과 습식세정을 병행하는 반도체소자의 제조 방법.The cleaning process is a method for manufacturing a semiconductor device in which dry cleaning and wet cleaning are performed in parallel. 제1항에 있어서,The method of claim 1, 상기 세정처리는, 건식세정과 습식세정을 순차적으로 진행하는 반도체소자의 제조 방법.The said cleaning process is a manufacturing method of the semiconductor element which performs dry cleaning and wet cleaning sequentially. 제2항 또는 제3항에 있어서,The method according to claim 2 or 3, 상기 습식세정은 불산(HF)을 포함하는 용액을 사용하는 반도체소자의 제조 방법.The wet cleaning method of manufacturing a semiconductor device using a solution containing hydrofluoric acid (HF). 제2항 또는 제3항에 있어서,The method according to claim 2 or 3, 상기 건식세정은 CF4와 O2의 혼합가스를 사용하여 진행하는 반도체소자의 제조 방법.The dry cleaning is a method of manufacturing a semiconductor device that proceeds using a mixed gas of CF 4 and O 2 . 삭제delete 제2항 또는 제3항에 있어서,The method according to claim 2 or 3, 상기 습식세정은,The wet cleaning is, 피라나(H2SO4+H2O2)와 BOE(NH4F+HF)를 병행하는 반도체소자의 제조 방법.A method for manufacturing a semiconductor device in which pyrana (H 2 SO 4 + H 2 O 2 ) and BOE (NH 4 F + HF) are combined. 제1항에 있어서,The method of claim 1, 상기 에피탁셜실리콘층과 에피탁셜실리콘저마늄층은 선택적에피탁셜성장(SEG) 공정을 이용하여 인시튜(Insitu)로 형성하는 반도체소자의 제조 방법.The epitaxial silicon layer and the epitaxial silicon germanium layer is formed in an insitu (Insitu) using a selective epitaxial growth (SEG) process. 삭제delete 제1항에 있어서,The method of claim 1, 상기 에피탁셜실리콘저마늄층은, 인시튜 또는 후속 이온주입에 의해 도펀트가 도핑되는 반도체소자의 제조 방법.The epitaxial silicon germanium layer is a semiconductor device manufacturing method doped with dopants by in situ or subsequent ion implantation. 제10항에 있어서,The method of claim 10, 상기 도펀트는 P형 불순물인 반도체소자의 제조 방법.And the dopant is a P-type impurity. 제10항에 있어서,The method of claim 10, 상기 도펀트는 붕소(Boron)를 포함하는 반도체소자의 제조 방법.The dopant is a method of manufacturing a semiconductor device containing boron (Boron). 제10항에 있어서,The method of claim 10, 상기 도펀트의 도핑농도는 1E17∼1E21 atoms/cm3 범위로 하는 반도체소자의 제조 방법.The doping concentration of the said dopant is a manufacturing method of a semiconductor element in the range of 1E17-1E21 atoms / cm <3> . 제1항에 있어서,The method of claim 1, 상기 에피탁셜실리콘저마늄층에서 저마늄의 농도는 10%∼70% 범위인 반도체소자의 제조 방법.The method of manufacturing a semiconductor device wherein the concentration of germanium in the epitaxial silicon germanium layer ranges from 10% to 70%. 제1항에 있어서,The method of claim 1, 상기 에피탁셜실리콘저마늄층은 200∼1000Å 두께로 형성하는 반도체소자의 제조 방법.The epitaxial silicon germanium layer is formed to a thickness of 200 ~ 1000∼. 제1항에 있어서,The method of claim 1, 상기 에피탁셜실리콘층과 에피탁셜 실리콘저마늄층은,The epitaxial silicon layer and the epitaxial silicon germanium layer, LPCVD, VLPCVD, PE-CVD, UHVCVD, RTCVD, APCVD 또는 MBE 중에서 선택된 어느 하나의 장비에서 형성하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, which is formed in any one of the equipment selected from LPCVD, VLPCVD, PE-CVD, UHVCVD, RTCVD, APCVD or MBE. 제1항에 있어서,The method of claim 1, 상기 에피탁셜실리콘층과 에피탁셜 실리콘저마늄층은,The epitaxial silicon layer and the epitaxial silicon germanium layer, 400∼700℃ 온도에서 형성하는 반도체소자의 제조 방법.A method for manufacturing a semiconductor device formed at a temperature of 400 to 700 ° C. 제1항에 있어서,The method of claim 1, 상기 기판은, 셀영역과 주변회로영역을 갖는 실리콘기판 중에서 상기 주변회로영역의 PMOS가 형성될 실리콘기판인 반도체소자의 제조 방법.And the substrate is a silicon substrate on which a PMOS of the peripheral circuit region is to be formed among a silicon substrate having a cell region and a peripheral circuit region. 스트레인드 채널이 형성될 제1표면과 상기 제1표면 양측에서 리세스된 제2표면을 구비하는 기판;A substrate having a first surface on which a strained channel is to be formed and a second surface recessed on both sides of the first surface; 상기 제1표면 상에 형성된 게이트패턴; 및A gate pattern formed on the first surface; And 상기 제2표면 상에 형성된 에피탁셜실리콘층과 상기 에피탁셜실리콘층 상의 에피탁셜실리콘저마늄층으로 이루어진 소스/드레인영역A source / drain region comprising an epitaxial silicon layer formed on the second surface and an epitaxial silicon germanium layer on the epitaxial silicon layer 을 포함하는 반도체소자.Semiconductor device comprising a. 제19항에 있어서,The method of claim 19, 상기 에피탁셜실리콘저마늄층은, 도펀트가 도핑되어 있는 반도체소자.The epitaxial silicon germanium layer is a semiconductor device doped with a dopant. 제20항에 있어서,The method of claim 20, 상기 도펀트는 P형 불순물을 포함하는 반도체소자.The dopant includes a P-type impurity. 제21항에 있어서,The method of claim 21, 상기 도펀트는, 붕소(Boron)를 포함하는 반도체소자.The dopant includes boron. 제20항에 있어서,The method of claim 20, 상기 도펀트의 도핑농도는 1E17∼1E21 atoms/cm3 범위인 반도체소자.And a doping concentration of the dopant is in the range of 1E17 to 1E21 atoms / cm 3 . 제19항에 있어서,The method of claim 19, 상기 에피탁셜실리콘저마늄층에서 저마늄의 농도는 10%∼70% 범위인 반도체 소자.The concentration of germanium in the epitaxial silicon germanium layer is in the range of 10% to 70%. 제19항에 있어서,The method of claim 19, 상기 에피탁셜실리콘저마늄층은 200∼1000Å 두께인 반도체소자.The epitaxial silicon germanium layer is 200 ~ 1000 ∼ thick semiconductor device. 제19항에 있어서,The method of claim 19, 상기 기판은, 셀영역과 주변회로영역을 갖는 실리콘기판 중에서 상기 주변회로영역의 PMOS가 형성될 실리콘기판인 반도체소자.And the substrate is a silicon substrate on which a PMOS of the peripheral circuit region is to be formed among a silicon substrate having a cell region and a peripheral circuit region.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050005885A (en) * 2003-07-07 2005-01-15 삼성전자주식회사 Semiconductor device having elevated source/drain regions and method of fabricating the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050005885A (en) * 2003-07-07 2005-01-15 삼성전자주식회사 Semiconductor device having elevated source/drain regions and method of fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10790133B2 (en) 2016-07-22 2020-09-29 Samsung Electronics Co., Ltd. Precleaning apparatus and substrate processing system

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