KR100962537B1 - Semiconductor device and method for manufacturing same - Google Patents

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KR100962537B1
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KR
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Grant
Patent type
Prior art keywords
film
insulating film
upper
formed
layer
Prior art date
Application number
KR20087000991A
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Korean (ko)
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KR20080017097A (en )
Inventor
고우이치 나가이
마코토 다카하시
Original Assignee
후지쯔 세미컨덕터 가부시키가이샤
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Abstract

본 발명에서는, 하층 절연막(55)의 표면을 CMP법 등에 의해 평탄화하여, 이 하층 절연막(55) 위에 상층 절연막(56)이나 금속 보호막(59)을 형성한다. In the present invention, the surface of the lower-layer insulating film 55 and flattened by a CMP method, to form a lower-layer insulating film 55, the upper layer insulating film 56 and the metal protecting film (59) above. 따라서, 상층 절연막(56) 및 금속 보호막(59)이 커버리지에 우수한 상태로 형성되게 되어, 상층 절연막(56) 및 금속 보호막(59)의 물·수소의 차폐 기능을 최대한으로 발휘시킬 수 있다. Thus, the upper layer insulating film 56 and a metal protection film 59 is formed to be in excellent condition in the coverage, it is possible to achieve the shielding of the water and hydrogen functions as the upper layer insulating film 56 and a metal protection film 59 as much as possible.
MOS 트랜지스터, 게이트 절연막, 플라스마 TEOS막, 강유전체막 MOS transistor, a gate insulating film, a plasma TEOS film, a ferroelectric film

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME} A semiconductor device and a method of manufacturing {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}

본 발명은 하부 전극과 상부 전극 사이에 유전체막이 삽입되어 이루어지는 커패시터(capacitor) 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 유전체막이 강유전 특성을 갖는 강유전체막인 강유전체 커패시터 구조를 갖는 반도체 장치에 적용하는 것에 적합하다. The invention bottom electrode and to a semiconductor device and a method of manufacturing the dielectric film is inserted having a formed capacitor (capacitor) structure between the upper electrode, in particular, a semiconductor device a dielectric film having a ferroelectric film of the ferroelectric capacitor structure with a ferroelectric properties a suitable applying.

최근, 강유전체의 분극 반전을 이용하여 정보를 강유전체 커패시터 구조로 유지하는 강유전체 메모리(FeRAM)의 개발이 진행되고 있다. Recently, using a ferroelectric polarization reversal of the development of a ferroelectric memory (FeRAM) for holding the information of a ferroelectric capacitor structure proceeds. 강유전체 메모리는 전원을 차단해도 유지된 정보가 소실되지 않는 불휘발 메모리로서, 고집적도, 고속 구동, 고내구성 및 저소비 전력의 실현을 기대할 수 있는 점에서 특히 주목되고 있다. The ferroelectric memory is a nonvolatile memory holding the information may be cut off the power is not to be burned, high-density, it is especially noted in the high-speed driving, and that one would expect the realization of the durability and low power consumption.

강유전체 커패시터 구조를 구성하는 강유전체막의 재료로서는, 잔류 분극량이 큰, 예를 들면, 10(μC/㎠)∼30(μC/㎠)정도의 PZT(Pb(Zr, Ti)O 3 )막, SBT(SrBi 2 Ta2O 9 )막 등의 페로부스카이트 결정 구조를 갖는 강유전체 산화물이 주로 이용되고 있다. As the material of the ferroelectric film constituting the ferroelectric capacitor structure, large, for example, the amount of remanent polarization, 10 (μC / ㎠) ~30 (μC / ㎠) degree of PZT (Pb (Zr, Ti) O 3) film, SBT ( a ferroelectric oxide having a crystal structure, such as SrBi Perot booth kite 2 Ta2O 9) film is mainly used.

특허문헌 1 : 일본국 특허공개 2000-91516호 공보 Patent Document 1: Japanese Unexamined Patent Application Publication 2000-91516 discloses

특허문헌 2 : 일본국 특허공개 평1-214126호 공보 Patent Document 2: Japanese Unexamined Patent Publication No. Hei 1-214126

특허문헌 3 : 일본국 특허공개 평7-135203호 공보 Patent Document 3: Japanese Unexamined Patent Publication No. Hei 7-135203

특허문헌 4 : 일본국 특허공개 평3-195025호 공보 Patent Document 4: Japanese Unexamined Patent Publication No. Hei 3-195025

커패시터 구조, 특히 강유전체 커패시터 구조에서는, 실리콘 산화막 등의 물과의 친화성이 높은 층간 절연막을 통해서 외부로부터 침입한 수분에 의해, 강유전체막의 특성이 열화되는 것이 알려져 있다. In the capacitor structure, in particular a ferroelectric capacitor structure, by the affinity from entering from the outside through the high water content of the interlayer insulating film such as a silicon oxide film with water, it is known that the ferroelectric film characteristics to deteriorate. 즉, 우선, 외부로부터 침입한 수분이 층간 절연막이나 메탈 배선 성막시의 고온 프로세스 중에서 수소와 산소로 분해된다. That is, first, the water invading from the outside is decomposed into hydrogen and oxygen in the high-temperature process at the time of the interlayer insulating film or a metal wiring film formation. 이 수소가 강유전체막 중에 침입하면, 강유전체막의 산소와 반응해서 강유전체막에 산소 결함이 형성되어 결정성이 저하된다. When the hydrogen from entering the ferroelectric film, the ferroelectric film reacts with oxygen, the oxygen defects are formed on the ferroelectric film, the crystallinity is lowered. 또한, 강유전체 메모리의 장기간 사용에 의해서도 동일한 현상이 발생한다. Further, the same phenomenon occurs even in long-term use of the ferroelectric memory. 그 결과, 강유전체막의 잔류 분극량이나 유전율이 저하되는 등의 강유전체 커패시터 구조의 성능 열화가 발생한다. As a result, the performance deterioration of the ferroelectric capacitor structure such that the polarization of the ferroelectric film residue or dielectric degradation. 또한, 이러한 수소의 침입에 의해, 강유전체 커패시터 구조에 한정되지 않고, 트랜지스터 등의 성능이 열화되는 경우가 있다. Further, by intrusion of such hydrogen is not limited to the ferroelectric capacitor structure, there is a case where the performance of the transistor, deterioration.

이 점, 강유전체 커패시터 구조의 상층에 알루미나 등의 수소 방지막을 형성함으로써, 수소의 침입을 방지하는 시도가 있다. By this point, forming a hydrogen barrier film such as an alumina on the upper layer of the ferroelectric capacitor structure, the attempt to prevent the intrusion of hydrogen. 이 수소 방지막에 의해, 어느 정도의 수소 차단 기능은 기대할 수 있지만, 강유전체 커패시터 구조의 고성능을 유지하기에 충분하다고는 할 수 없다. By the hydrogen barrier film, a hydrogen barrier function of the extent can be expected, but, may not be sufficient to maintain the high performance of a ferroelectric capacitor structure.

그래서, 물·수소의 내부 침입을 방지하기 위해, 수분 함유량이 가장 많은 부위로 고려되는 패드 전극 위나 그 주변을 내습성의 금속 보호막(Al 등)으로 덮는 기술이, 특허문헌 1∼4에 개시되어 있다. So, to prevent the internal entry of water and hydrogen, and moisture content of the pad electrode over or around a technique for covering a metal protective film (Al, etc.) of the moisture resistance is considered to be the most part, it is disclosed in Patent Document 1 to 4 have. 이러한 금속 보호막을 형성함으로써, 물·수소가 차폐되어, 이론적으로는 물·수소의 내부 침입을 방지할 수 있다고 고려되며, 실제로 어느 정도의 효과는 기대할 수 있다. By forming such a metal protective layer, the water, hydrogen is shielded, in theory, be considered that they can prevent the internal entry of water and hydrogen, and in fact some degree of effect can be expected. 그러나, 이 경우, 주로 패키징(packaging)시에 금속 보호막에 손상이 미쳐 균열 등이 생기거나, 절연막의 평탄화가 행해지지 않은 경우에는, 금속 보호막의 커버리지(coverage)에 불균일이 생기는 경우가 많아, 커패시터 구조, 특히 강유전체 커패시터 구조의 고성능을 충분히 유지할 수 있다고는 하기 어렵다. However, in this case, mainly the advent of such mad to damage the metal protective film at the time of packaging (packaging) cracking or, in the case that that the planarization of the insulating film is performed, many cases occur unevenness in the coverage (coverage) of the metal protective layer, the capacitor structure that is particularly difficult to sufficiently maintain the high performance of the ferroelectric capacitor structure.

본 발명은, 상기의 과제를 감안하여 이루어진 것으로서, 비교적 간이한 구성으로 물·수소의 내부 침입을 확실히 방지하여, 커패시터 구조, 특히 강유전체 커패시터 구조의 고성능을 충분히 유지하는 신뢰성 높은 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다. The present invention, been made in view of the above problems, by a relatively simple configuration surely prevents the internal entry of water and hydrogen, a capacitor structure, in particular a highly reliable semiconductor device that fully maintain the high performance of a ferroelectric capacitor structure and a method of manufacturing the same It aims to provide.

본 발명의 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 상방에 형성되어 있고, 하부 전극과 상부 전극에 의해 유전체막을 삽입하여 이루어지는 커패시터 구조와, 상기 커패시터 구조의 상방에 형성되어 있고, 상기 커패시터 구조와 전기적으로 접속되어 이루어지는 배선 구조와, 상기 배선 구조와 전기적으로 접속되어 있고, 외부와의 전기적 접속을 도모하기 위한 패드 전극과, 상기 패드 전극의 일부를 덮고, 표면이 평탄화되어 이루어지는 절연막과, 상기 절연막 위에 형성된 내습성의 금속 재료로 이루어지는 금속 보호막을 포함한다. The semiconductor device of the present invention, a semiconductor substrate, is formed above the semiconductor substrate, and a dielectric insert film by the lower electrode and the upper electrode is formed in the formed capacitor structure and the upper part of the capacitor structure, the capacitor structure and is electrically connected to the connection by comprising the wiring structure and the wire and electrical, to achieve the electrical connection to the external pad electrode and covering a part of the pad electrode, the surface is planarized made of insulating film, wherein It comprises a metal protective film made of a metal material of the moisture resistance is formed on the insulating film.

본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 상방에, 하부 전극과 상부 전극에 의해 유전체막을 삽입하여 이루어지는 커패시터 구조를 형성하는 공정과, 상기 커패시터 구조의 상방에, 상기 커패시터 구조와 전기적으로 접속되도록 배선 구조를 형성하는 공정과, 상기 배선 구조와 전기적으로 접속하도록, 외부와의 전기적 접속을 도모하기 위한 패드 전극을 형성하는 공정과, 상기 패드 전극을 덮도록 절연막을 퇴적하여, 상기 절연막의 표면을 평탄화하는 공정과, 상기 절연막에 상기 패드 전극의 표면의 일부를 노출시키는 개구를 형성하는 공정과, 상기 개구를 충전하여 상기 패드 전극과 접속되도록, 내습성의 금속 재료로 이루어지는 금속 보호막을 형성하는 공정을 포함한다. Manufacturing a semiconductor device of the present invention, in the upper part of the semiconductor substrate, a step of forming a capacitor structure formed by inserting a dielectric film by the lower electrode and the upper electrode, and above the capacitor structure, the capacitor structure and electrically connected to , a wiring structure to connect to the step of the wiring and electrical forming to the step of forming the pad electrode to achieve an electrical connection with the outside and, depositing an insulating film to cover the pad electrode, the surface of the insulating film in step, a step of forming an opening that exposes a portion of the surface of the pad electrode on the insulating film, filling the aperture planarizing so as to be connected with the pad electrode, forming a metallic protective layer made of a metal material of the moisture resistant and a step.

본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 상방에, 하부 전극과 상부 전극에 의해 유전체막을 삽입하여 이루어지는 커패시터 구조를 형성하는 공정과, 상기 커패시터 구조의 상방에, 상기 커패시터 구조와 전기적으로 접속되도록 배선 구조를 형성하는 공정과 상기 배선 구조와 전기적으로 접속하도록, 외부와의 전기적 접속을 도모하기 위한 패드 전극을 형성하는 공정과, 상기 패드 전극을 덮도록 절연막을 퇴적하여, 상기 절연막의 표면을 평탄화하는 공정과, 상기 절연막에 상기 패드 전극의 표면의 일부를 노출시키는 복수의 접속 구멍을 형성하는 공정과, 상기 접속 구멍을 충전하여 이루어지는 도전 플러그를 형성하는 공정과, 상기 도전 플러그를 통하여 상기 패드 전극과 접속되도록, 내습성의 금속 재료로 이루어지는 금속 보호막을 Manufacturing a semiconductor device of the present invention, in the upper part of the semiconductor substrate, a step of forming a capacitor structure formed by inserting a dielectric film by the lower electrode and the upper electrode, and above the capacitor structure, the capacitor structure and electrically connected to , so that to connect the wiring structure in the process and the wiring and electrical forming by the step of forming the pad electrode to achieve an electrical connection with the outside and, depositing an insulating film to cover the pad electrode, the surface of the insulating film flattening the pad process and, on the insulating film and the step of forming a plurality of connection holes for exposing a portion of the surface of the pad electrode, forming a conductive plug made by filling the contact hole, via the conductive plug so as to be connected to the electrode, a metallic protective film made of a metal material of the moisture resistant 형성하는 공정을 포함한다. And a step of forming.

도 1a는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 1a is a schematic cross-sectional view showing the manufacturing method of the FeRAM according to the first embodiment.

도 1b는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 1b is a schematic cross-sectional view showing the manufacturing method of the FeRAM according to the first embodiment.

도 1c는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 1c is a schematic cross-sectional view showing the manufacturing method of the FeRAM according to the first embodiment.

도 1d는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 1d is a schematic cross-sectional view showing the manufacturing method of the FeRAM according to the first embodiment.

도 2a는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 2a is a schematic cross-sectional view showing the manufacturing method of the FeRAM according to the first embodiment.

도 2b는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 2b is a schematic cross-sectional view showing the manufacturing method of the FeRAM according to the first embodiment.

도 2c는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 2c is a schematic cross-sectional view showing the manufacturing method of the FeRAM according to the first embodiment.

도 2d는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 2d is a schematic cross-sectional view showing the manufacturing method of the FeRAM according to the first embodiment.

도 3a는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 3a is a schematic cross-sectional view showing the manufacturing method of the FeRAM according to the first embodiment.

도 3b는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 3b is a schematic cross-sectional view showing the manufacturing method of the FeRAM according to the first embodiment.

도 4는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 4 is a schematic cross-sectional view showing the manufacturing method of the FeRAM according to the first embodiment.

도 5a는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 5a is a schematic cross-sectional view showing the manufacturing method of the FeRAM according to the first embodiment.

도 5b는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 5b is a schematic cross-sectional view showing the manufacturing method of the FeRAM according to the first embodiment.

도 5c는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 5c is a schematic cross-sectional view showing the manufacturing method of the FeRAM according to the first embodiment.

도 5d는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 5d is a schematic cross-sectional view showing the manufacturing method of the FeRAM according to the first embodiment.

도 5e는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 5e is a schematic cross-sectional view showing the manufacturing method of the FeRAM according to the first embodiment.

도 5f는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 5f is a schematic cross-sectional view showing the manufacturing method of the FeRAM according to the first embodiment.

도 5g는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 5g is a schematic cross-sectional view showing the manufacturing method of the FeRAM according to the first embodiment.

도 6a는 제 1 실시예의 FeRAM의 제조 방법에서의 다른 예를 나타낸 개략 단면도. Figure 6a is a schematic sectional view showing another example of the manufacturing method of the FeRAM according to the first embodiment.

도 6b는 제 1 실시예의 FeRAM의 제조 방법에서의 다른 예를 나타낸 개략 단 면도. Figure 6b is a schematic end shaving showing another example of the manufacturing method of the FeRAM according to the first embodiment.

도 6c는 제 1 실시예의 FeRAM의 제조 방법에서의 다른 예를 나타낸 개략 단면도. Figure 6c is a schematic sectional view showing another example of the manufacturing method of the FeRAM according to the first embodiment.

도 7a는 제 1 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 7a is a schematic cross-sectional view showing a method of manufacturing FeRAM of Modification 1 of the first embodiment.

도 7b는 제 1 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 7b is a schematic cross-sectional view showing a method of manufacturing FeRAM of Modification 1 of the first embodiment.

도 7c는 제 1 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 7c is a schematic cross-sectional view showing a method of manufacturing FeRAM of Modification 1 of the first embodiment.

도 7d는 제 1 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 7d is a schematic cross-sectional view showing a method of manufacturing FeRAM of Modification 1 of the first embodiment.

도 7e는 제 1 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 7e is a schematic cross-sectional view showing a method of manufacturing FeRAM of Modification 1 of the first embodiment.

도 7f는 제 1 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 7f is a schematic cross-sectional view showing a method of manufacturing FeRAM of Modification 1 of the first embodiment.

도 7g는 제 1 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 7g is a schematic cross-sectional view showing a method of manufacturing FeRAM of Modification 1 of the first embodiment.

도 8은 제 1 실시예의 변형예 1에서의 금속 보호막의 상태를 나타낸 개략 평면도. Figure 8 is a schematic plan view showing a state of a metal protective layer in a modified example 1 of the first embodiment.

도 9a는 제 1 실시예에서의 변형예 2의 FeRAM의 제조 방법을 나타낸 개략 단 면도. Figure 9a is a schematic end shaving showing a method of manufacturing FeRAM of the second modification of the first embodiment.

도 9b는 제 1 실시예에서의 변형예 2의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 9b is a schematic cross-sectional view showing a method of manufacturing FeRAM of the second modification of the first embodiment.

도 9c는 제 1 실시예에서의 변형예 2의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 9c is a schematic cross-sectional view showing a method of manufacturing FeRAM of the second modification of the first embodiment.

도 9d는 제 1 실시예에서의 변형예 2의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 9d is a schematic cross-sectional view showing a method of manufacturing FeRAM of the second modification of the first embodiment.

도 9e는 제 1 실시예에서의 변형예 2의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 9e is a schematic cross-sectional view showing a method of manufacturing FeRAM of the second modification of the first embodiment.

도 9f는 제 1 실시예에서의 변형예 2의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 9f is a schematic cross-sectional view showing a method of manufacturing FeRAM of the second modification of the first embodiment.

도 10은 제 1 실시예의 변형예 2에서의 금속 보호막의 상태를 나타낸 개략 평면도. Figure 10 is a schematic plan view showing a state of a metal protective layer in a modified example 2 of the first embodiment.

도 11a는 제 1 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 11a is a schematic cross-sectional view showing a method of manufacturing FeRAM of the third modification of the first embodiment.

도 11b는 제 1 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 11b is a schematic cross-sectional view showing a method of manufacturing FeRAM of the third modification of the first embodiment.

도 11c는 제 1 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 11c is a schematic cross-sectional view showing a method of manufacturing FeRAM of the third modification of the first embodiment.

도 11d는 제 1 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 11d is a schematic cross-sectional view showing a method of manufacturing FeRAM of the third modification of the first embodiment.

도 11e는 제 1 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 11e is a schematic cross-sectional view showing a method of manufacturing FeRAM of the third modification of the first embodiment.

도 11f는 제 1 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 11f is a schematic cross-sectional view showing a method of manufacturing FeRAM of the third modification of the first embodiment.

도 11g는 제 1 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 11g is a schematic cross-sectional view showing a method of manufacturing FeRAM of the third modification of the first embodiment.

도 12a는 제 1 실시예에서의 변형예 4의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 12a is a schematic cross-sectional view showing a method of manufacturing FeRAM of Modification 4 of the first embodiment.

도 12b는 제 1 실시예에서의 변형예 4의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 12b is a schematic cross-sectional view showing a method of manufacturing FeRAM of Modification 4 of the first embodiment.

도 12c는 제 1 실시예에서의 변형예 4의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 12c is a schematic cross-sectional view showing a method of manufacturing FeRAM of Modification 4 of the first embodiment.

도 12d는 제 1 실시예에서의 변형예 4의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 12d is a schematic cross-sectional view showing a method of manufacturing FeRAM of Modification 4 of the first embodiment.

도 12e는 제 1 실시예에서의 변형예 4의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 12e is a schematic cross-sectional view showing a method of manufacturing FeRAM of Modification 4 of the first embodiment.

도 12f는 제 1 실시예에서의 변형예 4의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 12f is a schematic cross-sectional view showing a method of manufacturing FeRAM of Modification 4 of the first embodiment.

도 13a는 제 1 실시예에서의 변형예 5의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 13a is a schematic cross-sectional view showing a method of manufacturing FeRAM in Modification 5 of the first embodiment.

도 13b는 제 1 실시예에서의 변형예 5의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 13b is a schematic cross-sectional view showing a method of manufacturing FeRAM in Modification 5 of the first embodiment.

도 13c는 제 1 실시예에서의 변형예 5의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 13c is a schematic cross-sectional view showing a method of manufacturing FeRAM in Modification 5 of the first embodiment.

도 13d는 제 1 실시예에서의 변형예 5의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 13d is a schematic cross-sectional view showing a method of manufacturing FeRAM in Modification 5 of the first embodiment.

도 13e는 제 1 실시예에서의 변형예 5의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 13e is a schematic cross-sectional view showing a method of manufacturing FeRAM in Modification 5 of the first embodiment.

도 13f는 제 1 실시예에서의 변형예 5의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 13f is a schematic cross-sectional view showing a method of manufacturing FeRAM in Modification 5 of the first embodiment.

도 13g는 제 1 실시예에서의 변형예 5의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 13g is a schematic cross-sectional view showing a method of manufacturing FeRAM in Modification 5 of the first embodiment.

도 14a는 제 1 실시예에서의 변형예 6의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 14a is a schematic cross-sectional view showing a method of manufacturing FeRAM in Modification 6 of the first embodiment.

도 14b는 제 1 실시예에서의 변형예 6의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 14b is a schematic cross-sectional view showing a method of manufacturing FeRAM in Modification 6 of the first embodiment.

도 14c는 제 1 실시예에서의 변형예 6의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 14c is a schematic cross-sectional view showing a method of manufacturing FeRAM in Modification 6 of the first embodiment.

도 14d는 제 1 실시예에서의 변형예 6의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 14d is a schematic cross-sectional view showing a method of manufacturing FeRAM in Modification 6 of the first embodiment.

도 14e는 제 1 실시예에서의 변형예 6의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 14e is a schematic cross-sectional view showing a method of manufacturing FeRAM in Modification 6 of the first embodiment.

도 14f는 제 1 실시예에서의 변형예 6의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 14f is a schematic cross-sectional view showing a method of manufacturing FeRAM in Modification 6 of the first embodiment.

도 15a는 제 1 실시예에서의 변형예 7의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 15a is a schematic cross-sectional view showing a method of manufacturing FeRAM of Modification 7 of the first embodiment.

도 15b는 제 1 실시예에서의 변형예 7의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 15b is a schematic cross-sectional view showing a method of manufacturing FeRAM of Modification 7 of the first embodiment.

도 15c는 제 1 실시예에서의 변형예 7의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 15c is a schematic cross-sectional view showing a method of manufacturing FeRAM of Modification 7 of the first embodiment.

도 15d는 제 1 실시예에서의 변형예 7의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 15d is a schematic cross-sectional view showing a method of manufacturing FeRAM of Modification 7 of the first embodiment.

도 15e는 제 1 실시예에서의 변형예 7의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 15e is a schematic cross-sectional view showing a method of manufacturing FeRAM of Modification 7 of the first embodiment.

도 15f는 제 1 실시예에서의 변형예 7의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 15f is a schematic cross-sectional view showing a method of manufacturing FeRAM of Modification 7 of the first embodiment.

도 16a는 제 2 실시예에서의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 16a is a schematic cross-sectional view showing a method of manufacturing FeRAM according to the second embodiment.

도 16b는 제 2 실시예에서의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 16b is a schematic cross-sectional view showing a method of manufacturing FeRAM according to the second embodiment.

도 16c는 제 2 실시예에서의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 16c is a schematic cross-sectional view showing a method of manufacturing FeRAM according to the second embodiment.

도 16d는 제 2 실시예에서의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 16d is a schematic cross-sectional view showing a method of manufacturing FeRAM according to the second embodiment.

도 16e는 제 2 실시예에서의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 16e is a schematic cross-sectional view showing a method of manufacturing FeRAM according to the second embodiment.

도 16f는 제 2 실시예에서의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 16f is a schematic cross-sectional view showing a method of manufacturing FeRAM according to the second embodiment.

도 17a는 제 2 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 17a is a schematic cross-sectional view showing a method of manufacturing FeRAM of Modification 1 of the second embodiment.

도 17b는 제 2 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 17b is a schematic cross-sectional view showing a method of manufacturing FeRAM of Modification 1 of the second embodiment.

도 17c는 제 2 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 17c is a schematic cross-sectional view showing a method of manufacturing FeRAM of Modification 1 of the second embodiment.

도 17d는 제 2 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 17d is a schematic cross-sectional view showing a method of manufacturing FeRAM of Modification 1 of the second embodiment.

도 17e는 제 2 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 17e is a schematic cross-sectional view showing a method of manufacturing FeRAM of Modification 1 of the second embodiment.

도 17f는 제 2 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 17f is a schematic cross-sectional view showing a method of manufacturing FeRAM of Modification 1 of the second embodiment.

도 18은 제 1 실시예의 변형예 1에서의 금속 보호막의 상태를 나타낸 개략 평면도. Figure 18 is a schematic plan view showing a state of a metal protective layer in a modified example 1 of the first embodiment.

도 19a는 제 2 실시예에서의 변형예 2의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 19a is a schematic cross-sectional view showing a method of manufacturing FeRAM of the second modification of the second embodiment.

도 19b는 제 2 실시예에서의 변형예 2의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 19b is a schematic cross-sectional view showing a method of manufacturing FeRAM of the second modification of the second embodiment.

도 19c는 제 2 실시예에서의 변형예 2의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 19c is a schematic cross-sectional view showing a method of manufacturing FeRAM of the second modification of the second embodiment.

도 19d는 제 2 실시예에서의 변형예 2의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 19d is a schematic cross-sectional view showing a method of manufacturing FeRAM of the second modification of the second embodiment.

도 19e는 제 2 실시예에서의 변형예 2의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 19e is a schematic cross-sectional view showing a method of manufacturing FeRAM of the second modification of the second embodiment.

도 19f는 제 2 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 19f is a schematic cross-sectional view showing a method of manufacturing FeRAM of the third modification of the second embodiment.

도 20a는 제 2 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 20a is a schematic cross-sectional view showing a method of manufacturing FeRAM of the third modification of the second embodiment.

도 20b는 제 2 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 20b is a schematic cross-sectional view showing a method of manufacturing FeRAM of the third modification of the second embodiment.

도 20c는 제 2 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 20c is a schematic cross-sectional view showing a method of manufacturing FeRAM of the third modification of the second embodiment.

도 20d는 제 2 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 20d is a schematic cross-sectional view showing a method of manufacturing FeRAM of the third modification of the second embodiment.

도 20e는 제 2 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 20e is a schematic cross-sectional view showing a method of manufacturing FeRAM of the third modification of the second embodiment.

도 20f는 제 2 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 20f is a schematic cross-sectional view showing a method of manufacturing FeRAM of the third modification of the second embodiment.

도 20g는 제 2 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도. Figure 20g is a schematic cross-sectional view showing a method of manufacturing FeRAM of the third modification of the second embodiment.

- 본 발명의 기본 골자 - - the basic gist of the present invention;

상술한 바와 같이, FeRAM에 있어서, 물·수소의 내부 침입을 방지하는 것을 목적으로 하여 수분 함유량이 가장 많은 부위로 생각되는 패드 전극 위나 그 주변을 내습성의 금속 보호막으로 덮는 경우, 주로 패키징시에 응력·스트레스에 의해 금속 보호막에 손상이 미쳐서 균열 등이 다발(多發)하거나, 패드 전극과 금속 보호막을 격리시키는 절연막의 형성 상태에 불균일이 생겨서 물·수소의 내부 침입을 조장하는 경우가 있다. As it described above, in the FeRAM, the case for the purpose of preventing the internal entry of water and hydrogen for covering the pad electrode over or around believe the water content in most part of a metal protective film of moisture, at mainly packaging by stress, stress mad to damage the metal protective film cracks, etc. the bundle (多 發) or problem has unevenness in the formation state of the insulating layer that isolates the pad electrode and the metallic protective layer in some cases promote the internal entry of water and hydrogen. 본 발명자는, 이 사실을 착안하여, 금속 보호막의 손상에 대한 내성(耐性)을 높이고, 절연막의 형성 상태를 균일화하기 위해, 당해 절연막, 즉 패드 전극을 덮는 절연막의 표면을 화학 기계 연마(Chemical-Mechanical Polishing : CMP)법 등에 의해 평탄화하여, 이 표면이 평탄한 절연막 위에 각종 금속 보호막을 형성하는 것을 고안하게 되었다. The present inventors, in view of this fact, increasing the resistance (耐性) for damage to the metal shields, in order to equalize the formed states of the insulating film, the insulating film the art, that the chemical mechanical polishing the surface of the insulating film covering the pad electrode (Chemical- Mechanical Polishing: planarizing by CMP) method, was designed that the surface forming a protecting film on various metal smooth film. 이 구성에 의하면, 금속 보호막의 커버리지가 가급적 향상하는 동시에, 절연막의 형성 상태가 균일화되어, 패드 전극이나 배선 등의 단차에 기인하는 금속 보호막이나 절연막의 물·수소의 차폐(遮蔽) 기능의 열화가 억제된다. According to this configuration, at the same time that the coverage is improved as much as possible of the metal protective layer, the formation conditions of the insulating film is made uniform, the degradation of the metallic protective layer or shield (遮蔽) function of the water and hydrogen insulating film due to the step difference, such as a pad electrode and wiring It is suppressed.

- 본 발명을 적용한 구체적인 여러 실시예 - - a specific number of embodiments according to the present invention -

이하, 본 발명을 적용한 구체적인 여러 실시예에 관하여, 도면을 참조하면서 상세하게 설명한다. Or less, with respect to the present invention, several specific embodiments applying the embodiment, will be described in detail with reference to the drawings. 이하의 여러 실시예에서는, 본 발명을 FeRAM에 적용한 경우에 관하여 예시하지만, 커패시터 구조에 통상의 유전체막을 사용한 반도체 메모리에도 적용 가능하다. In various embodiments described below, illustrated with respect to a case in which the present invention is applied to the FeRAM, however, it is also applicable to a semiconductor memory with a normal dielectric film of the capacitor structure.

(제 1 실시예) (Example 1)

도 1∼5는 본 실시예의 FeRAM의 구성을 그 제조 방법과 함께 공정순으로 나타낸 개략 단면도이다. Figure 1-5 is a schematic cross-sectional view showing a process scheme with a construction of a FeRAM of the present embodiment and its manufacturing method.

우선, 도 1a에 나타낸 바와 같이, 실리콘 반도체 기판(10) 위에 선택 트랜지스터로서 기능하는 MOS 트랜지스터(20)를 형성한다. First, to form, MOS transistor 20 functioning as a select transistor on a silicon semiconductor substrate 10 as shown in Figure 1a.

상세하게는, 실리콘 반도체 기판(10)의 표층에 예를 들면, STI(Shallow Trench Isolation)법에 의해 소자 분리 구조(11)를 형성하여, 소자 활성 영역을 확정한다. Specifically, for example, the surface layer of the silicon semiconductor substrate 10, by forming a device isolation structure 11 by the STI (Shallow Trench Isolation) method, to determine the active region.

다음에, 소자 활성 영역에 불순물, 여기서는 B를 예를 들면, 도스량 3.O×1O 13 /㎠, 가속 에너지 300keV의 조건으로 이온 주입하여, 웰(12)을 형성한다. Then, the impurity in the active region, in which, for example, the B, by ion implantation under the conditions of a dose amount 3.O × 1O 13 / ㎠, an acceleration energy of 300keV, to form a well (12).

다음에, 소자 활성 영역에 열산화 등에 의해 막 두께 3.0nm정도의 얇은 게이트 절연막(13)을 형성하고, 게이트 절연막(13) 위에 CVD법에 의해 막 두께 180nm정도의 다결정 실리콘막 및 막 두께 29nm정도의 예를 들면, 실리콘 질화막을 퇴적하고, 실리콘 질화막, 다결정 실리콘막 및 게이트 절연막(13)을 리소그래피 및 그것에 이어지는 드라이 에칭에 의해 전극 형상으로 가공함으로써, 게이트 절연막(13) 위에 게이트 전극(14)을 패턴 형성한다. Next, the elements to form a thin gate insulating film 13 of approximately 3.0nm thickness by thermal oxidation on the active regions, a gate insulating film 13 above the level polysilicon film, and a film thickness of 29nm 180nm thickness by the CVD method approximately for example, the gate electrode 14 over by processing the electrode shape, a gate insulating film 13 by the silicon nitride film, polysilicon film and the gate insulating film 13 is deposited a silicon nitride film, and the lithography and the dry etching leads to it to form a pattern. 이 때 동시에, 게이트 전극(14) 위에는 실리콘 질화막으로 이루어지는 캡막(15)이 패턴 형성된다. At the same time, cap film 15 made of a silicon nitride film formed on the gate electrode 14 are formed in pattern.

다음에, 캡막(15)을 마스크로 하여 소자 활성 영역에 불순물, 여기서는 As를 예를 들면, 도스량 5.O×1O 14 /㎠, 가속 에너지 1OkeV의 조건으로 이온 주입하여, 이른바 LDD 영역(16)을 형성한다. Then, the impurity in the active region and the cap film 15 as a mask, in which the As, for example, a dose amount 5.O × 1O 14 / ㎠, acceleration energy of the ion implantation under the condition of 1OkeV, so-called LDD regions (16 ) to form.

다음에, 전체면에 예를 들면, 실리콘 산화막을 CVD법에 의해 퇴적하고, 이 실리콘 산화막을 이른바 에치백함으로써, 게이트 전극(14) 및 캡막(15)의 측면에만 실리콘 산화막을 남겨서 사이드월 절연막(17)을 형성한다. Next, for example, is deposited by a silicon oxide film on the CVD method, it is by etching back the silicon oxide film so-called a gate electrode 14 and the side surface of the cap film 15, only leaving the silicon oxide sidewall insulation film on the entire surface ( 17) to form a.

다음에, 캡막(15) 및 사이드월 절연막(17)을 마스크로 하여 소자 활성 영역에 불순물, 여기서는 P를 LDD 영역(16)보다도 불순물 농도가 높아지는 조건, 예를 들면, 도스량 5.0×10 14 /㎠, 가속 에너지 13keV의 조건으로 이온 주입하여, LDD 영역(16)과 중첩되는 소스/드레인 영역(18)을 형성하여, MOS 트랜지스터(20)를 완성시킨다. Next, a cap film 15 and sidewall insulating the active region and the 17 as a mask, impurities, where higher is than the impurity concentration of the P LDD region 16 condition, for example, a dose amount is 5.0 × 10 14 / ㎠, by ion implantation under the conditions of an acceleration energy of 13keV, by forming the LDD region 16, source / drain region 18 are overlapped with, thereby completing the MOS transistor 20. 또한, 도 1b 이후에서는, 실리콘 반도체 기판(10), 웰(12), 소자 분리 구조(11), LDD 영역(16) 및 소스/드레인 영역(18)의 도시를 생략한다. Furthermore, in the later Figure 1b, is not shown in the silicon semiconductor substrate 10, well 12, element isolation structure (11), LDD region 16 and the source / drain region 18.

이어서, 도 1b에 나타낸 바와 같이, MOS 트랜지스터(10)의 보호막(21) 및 제 1 층간 절연막(22)을 형성한다. Then, as shown in Figure 1b, it is formed a protective film 21 and the first interlayer insulating film 22 of the MOS transistor 10.

상세하게는, MOS 트랜지스터(20)를 덮도록, 보호막(21) 및 제 1 층간 절연막(22)을 순차적으로 퇴적한다. Specifically, so as to cover the MOS transistor 20, it is deposited a protective layer 21 and the first interlayer insulating film 22 in order. 여기서, 보호막(21)으로서는, 실리콘 산화막을 재료로 하여, CVD법에 의해 막 두께 20nm정도로 퇴적한다. Here, the protective film 21, as, by a silicon oxide film of a material, the film thickness of about 20nm is deposited by the CVD method. 제 1 층간 절연막(22)으로서는, 예를 들면, 플라스마 SiO막(막 두께 20nm정도), 플라스마 SiN막(막 두께 80nm정도) 및 플라스마 TEOS막(막 두께 1000nm정도)을 순차적으로 성막한 적층 구조를 형성하고, 적층 후, CMP법에 의해 막 두께가 700nm정도가 될 때까지 연마한다. A first interlayer insulating film 22, for example, plasma (approximately thickness of 20nm) SiO film, a plasma SiN film (having a thickness of 80nm or so) and a plasma TEOS film (about film 1000nm thick) a laminated structure formed by sequentially form, and polished until after lamination, the film thickness by CMP be on the order of 700nm.

이어서, 도 1c에 나타낸 바와 같이, 후술하는 강유전체 커패시터 구조(30)의 하부 전극의 배향성 향상막(23)을 형성한다. Then, to form, improve the orientation of the lower electrode of the ferroelectric capacitor structure 30, which will be described later film 23 as shown in Figure 1c.

상세하게는, 제 1 층간 절연막(22) 위에 예를 들면, 실리콘 산화막을 퇴적하여, 배향성 향상막(23)을 형성한다. Specifically, for example over the first interlayer insulating film 22 g., By depositing a silicon oxide film, to form the improved orientation film 23.

이어서, 도 1d에 나타낸 바와 같이, 하부 전극층(24), 강유전체막(25) 및 상부 전극층(26)을 순차적으로 형성한다. Then, as shown in Figure 1d, it forms the lower electrode 24, ferroelectric film 25 and the upper electrode layer 26 sequentially.

상세하게는, 우선 스퍼터링법에 의해 예를 들면, 막 두께가 20nm정도의 Ti막 및 막 두께가 150nm정도의 Pt막을 순차 퇴적시켜서, Ti막 및 Pt막의 적층 구조에 하부 전극층(24)을 형성한다. Specifically, first, for example by sputtering, and the film by a thickness of sequentially depositing a film of a 150nm degree Ti film and a film thickness of about 20nm Pt, to form a lower electrode layer 24, the Ti film and Pt film, a laminate structure . 다음에, RF 스퍼터링법에 의해, 하부 전극층(24) 위에 강유전체인 예를 들면, PZT로 이루어지는 강유전체막(25)을 막 두께 200nm정도로 퇴적한다. Next, by RF sputtering, the lower electrode layer 24, for example on the ferroelectric, and depositing a ferroelectric film 25 made of PZT layer thickness of about 200nm. 그리고, 강유전체막(25)에 RTA 처리를 실시하여 당해 강유전체막(25)을 결정화한다. And, the art by performing a RTA process to the ferroelectric film 25 to crystallize the ferroelectric film 25. 다음에, 반응성 스퍼터링법에 의해, 강유전체막(25) 위에 예를 들면, 도전성 산화물인 IrO 2 를 재료로 하는 상부 전극층(26)을 막 두께 20Onm정도로 퇴적한다. Next, by a reactive sputtering method, for example, on the ferroelectric film 25, the upper electrode layer 26 for the conductive oxide of a material is IrO 2 film is deposited so thick 20Onm. 또한, 상부 전극층(26)의 재료로서, IrO 2 대신에 Ir, Ru, RuO 2 , SrRuO 3 , 그 밖의 도전성 산화물이나 이들의 적층 구조로 해도 좋다. Further, as the material for the upper electrode layer 26, and may be as Ir, Ru, RuO 2, SrRuO 3, or other conductive oxides, those of the laminate structure in place of IrO 2.

이어서, 도 2a에 나타낸 바와 같이, 상부 전극(31)을 패턴 형성한다. Then, as shown in Figure 2a, to form the upper electrode 31 pattern.

상세하게는, 상부 전극층(26)을 리소그래피 및 그것에 이어지는 드라이 에칭에 의해 복수의 전극 형상으로 가공하여, 상부 전극(31)을 패턴 형성한다. In particular, by processing the upper electrode layer 26 by lithography and a plurality of electrode shape by dry etching, leading into it, the pattern to form an upper electrode 31.

이어서, 도 2b에 나타낸 바와 같이, 강유전체막(25) 및 하부 전극층(24)을 가공하여 강유전체 커패시터 구조(30)를 형성한다. Then, as shown in Figure 2b, the processing of the ferroelectric film 25 and the lower electrode layer 24 to form a ferroelectric capacitor structure (30).

상세하게는, 우선 강유전체막(25)을 상부 전극(31)에 정합(整合)시켜서 약간 상부 전극(31)보다도 큰 사이즈가 되도록, 리소그래피 및 그것에 이어지는 드라이 에칭에 의해 가공한다. Specifically, first, by matching (整合), the ferroelectric film 25 to the upper electrode 31 so that a slightly larger size than the upper electrode 31, is processed by the lithography and the dry etching leads to it.

다음에, 하부 전극층(24)을, 가공된 강유전체막(25)에 정합시켜서 약간 강유전체막(25)보다도 큰 사이즈가 되도록, 리소그래피 및 그것에 이어지는 드라이 에칭에 의해 가공하여, 하부 전극(32)을 패턴 형성한다. Next, the lower electrode layer 24, by matching the milled ferroelectric film 25 slightly ferroelectric film 25 than to the larger size, is processed by lithography and dry etching, leading into it, the pattern of the lower electrode 32 forms. 이에 따라, 하부 전극(32) 위에 강유전체막(25), 상부 전극(31)이 순차 적층되고, 강유전체막(25)을 통해서 하부 전극(32)과 상부 전극(31)이 용량 결합하는 강유전체 커패시터 구조(30)를 완성시킨다. Accordingly, the lower electrode 32, ferroelectric film 25, the upper electrode 31 are sequentially formed over the ferroelectric capacitor structure of the ferroelectric film 25, the lower electrode 32 and upper electrode 31 through this the coupling capacitance It is completed (30).

이어서, 도 2c에 나타낸 바와 같이, 제 2 층간 절연막(33)을 성막한다. Then, as shown in Figure 2c, the second film formation of the interlayer insulating film 33.

상세하게는, 강유전체 커패시터 구조(30)를 덮도록, 제 2 층간 절연막(33)을 형성한다. Specifically, so as to cover the ferroelectric capacitor structure (30), and the second to form the interlayer insulating film 33. 여기서, 제 2 층간 절연막(34)으로서는, 예를 들면, 플라스마 TEOS막을 막 두께 1400nm정도로 퇴적한 후, CMP법에 의해 막 두께가 1000nm정도가 될 때까지 연마한다. Here, the second interlayer insulating film 34, for example, the polishing until the plasma TEOS film is deposited around 1400nm film thickness, the film thickness by CMP be on the order of 1000nm. CMP 후에, 제 2 층간 절연막(33)의 탈수를 목적으로 하여, 예를 들면, N 2 O의 플라스마 어닐링 처리를 실시한다. After CMP, the second for the purpose of dehydration of the interlayer insulating film 33, for example, be subjected to a plasma annealing treatment of N 2 O.

이어서, 도 2d에 나타낸 바와 같이, 강유전체 커패시터 구조(30)의 도전 플러그(34, 35) 및 트랜지스터 구조(10)의 소스/드레인 영역(18)과 접속되는 도전 플러그(36)를 형성한다. Then, as shown in Figure 2d, to form a conductive plug 36 are connected with the ferroelectric capacitor structure 30, conductive plugs 34, 35 and source / drain region 18 of transistor structure 10 of the.

우선, 강유전체 커패시터 구조(30)에의 비어 홀(34a, 35a)을 형성한다. First, to form the via hole to the ferroelectric capacitor structure (30) (34a, 35a).

상세하게는, 리소그래피 및 그것에 이어지는 드라이 에칭으로서, 상부 전극(31)의 표면의 일부가 노출될 때까지 제 2 층간 절연막(33)에 실시하는 가공과, 하부 전극(32)의 표면의 일부가 노출될 때까지 제 2 층간 절연막(33)에 실시하는 가공을 동시에 실행하여, 각각의 부위에 예를 들면, 약 0.5㎛직경의 비어 홀(34a, 35a)을 동시 형성한다. Specifically, as a lithography and a dry etching, leading to it, a second portion of the surface is exposed to the process and the lower electrode 32 to conduct the inter-layer insulating film 33 until a portion of the surface of the upper electrode 31 is exposed be the second to execute the processing for performing the inter-layer insulating film 33 at the same time, for example, in each region, and simultaneously forms at least about 0.5㎛ via holes (34a, 35a) of a diameter until. 이들 비어 홀(34a, 35a)의 형성시에는, 상부 전극(31) 및 하부 전극(32)이 각각 에칭 스톱퍼가 된다. These empty, the formation of the holes (34a, 35a), is the upper electrode 31 and lower electrode 32, the etching stopper, respectively.

다음에, 강유전체 커패시터 구조(30)의 형성 후의 여러 공정에 의해 강유전체 커패시터 구조(30)가 받은 손상을 회복하기 위한 어닐링 처리를 행한다. Next, an annealing treatment is performed to repair the damage received by the ferroelectric capacitor structure 30 by a number of steps after formation of the ferroelectric capacitor structure (30). 여기서는, 처리 온도 500℃, 산소 분위기에서 60분간 어닐링 처리를 실행한다. Here, the treatment temperature is 500 ℃, executes a 60 minutes anneal treatment in an oxygen atmosphere.

다음에, 트랜지스터 구조(10)의 소스/드레인 영역(18)에의 비어 홀(36a)을 형성한다. Next, form source / drain regions 18 to the via-hole (36a) of the transistor structure 10.

상세하게는, 소스/드레인 영역(18)을 에칭 스톱퍼로 하여, 당해 소스/드레인 영역(18)의 표면의 일부가 노출될 때까지 제 2 층간 절연막(33), 배향성 향상막(23), 제 1 층간 절연막(22) 및 보호막(21)을 리소그래피 및 그것에 이어지는 드라이 에칭에 의해 가공하여, 예를 들면, 약 0.3㎛ 직경의 비어 홀(36a)을 형성한다. Specifically, the source / the drain region 18 as an etching stopper, the second interlayer insulating film 33, the orientation improves film 23 until a portion of the surfaces of the source / drain region 18 is exposed, the the first interlayer insulating film 22 and the protective film 21 is processed by the lithography and the dry etching leads to it, for example, to form a via hole (36a) of about 0.3㎛ diameter.

다음에, 도전 플러그(34, 35, 36)를 형성한다. Next, to form a conductive plug (34, 35, 36).

우선, 통상의 산화막의 에칭 환산으로 수 1Onm, 여기서는 1Onm정도에 상당하는 RF 전(前)처리를 행한 후, 비어 홀(34a, 35a, 36a)의 각 벽면을 덮도록, 스퍼터링법에 의해 예를 들면, TiN막을 막 두께 75nm정도로 퇴적하여, 하지막(글루막)(41)을 형성한다. First, the number of the etching in terms of a conventional oxide film 1Onm, in this case was subjected to RF I (前) processing corresponding to the degree 1Onm,, so as to cover the respective wall surfaces of the via holes (34a, 35a, 36a) for example by sputtering g., by a film deposition thickness of about 75nm TiN film, not to form a film (glue film) 41. 그리고, CVD법에 의해 글루막(41)을 통해서 비어 홀(34a, 35a, 36a)을 매립하도록 예를 들면, W막을 형성한다. And, by the CVD method via via the glue film 41, for example, to fill a hole (34a, 35a, 36a), to form the W film. 그 후, CMP법에 의해 제 2 층간 절연막(33)을 스톱퍼로 하여 W막 및 글루막(41)을 연마해서, 비어 홀(34a, 35a, 36a) 내를 글루막(41)을 통해서 W로 매립되는 도전 플러그(34, 35, 36)를 형성한다. Then, a second interlayer insulating film 33 by CMP as a stopper to polish the W film and glue film 41, within the via holes (34a, 35a, 36a) to W via the glue film 41 to form a buried conductive plug (34, 35, 36) is.

이어서, 도 3a에 나타낸 바와 같이, 도전 플러그(34, 35, 36)와 각각 접속되는 제 1 배선(45)을 형성한다. Then, a first wiring (45) connected to the conductive plug (34, 35, 36) and respectively, as shown in Figure 3a.

상세하게는, 우선, 전체면에 스퍼터링법 등에 의해 배리어(barrier) 메탈막(42), 배선막(43) 및 배리어 메탈막(44)을 퇴적한다. Specifically, first, depositing a barrier (barrier), a metal film 42, the wiring film 43 and the barrier metal film 44 by a sputtering method on the entire surface. 배리어 메탈막(42)으로서는, 스퍼터링법에 의해 예를 들면, Ti막(막 두께 60nm정도) 및 TiN막(막 두께 30nm정도)을 순차 성막한다. As the barrier metal film 42, for example, by a sputtering method, and sequentially forming the (degree of thickness 60nm) Ti film and a TiN film (film thickness of about 30nm). 배선막(43)으로서는, 예를 들면, Al 합금막(여기서는 Al-Cu막)을 막 두께 360nm정도로 성막한다. As the wiring layer 43, for example, it is deposited so Al alloy film (in this case, Al-Cu film), the film thickness of 360nm. 배리어 메탈막(44)으로서는, 스퍼터링법에 의해 예를 들면, Ti막(막 두께 5nm정도) 및 TiN(막 두께 70nm정도)을 순차 성막한다. As the barrier metal film 44, for example, by a sputtering method, and sequentially forming the (degree of thickness 5nm) Ti film and a TiN (film about 70nm in thickness). 여기서, 배선막(43)의 구조는, 동일 룰의 FeRAM 이외의 로직부와 동일 구조로 되어 있기 때문에, 배선의 가공이나 신뢰성상의 문제는 없다. Here, the structure of the wiring film 43, because it is a logic portion and the same structure other than the FeRAM having the same rule, it is not in processing and reliability of the wiring problem.

다음에, 반사 방지막으로서 예를 들면, SiON막(도시 생략)을 성막한 후, 리 소그래피 및 그것에 이어지는 드라이 에칭에 의해 반사 방지막, 배리어 메탈막(44), 배선막(43) 및 배리어 메탈막(42)을 배선 형상으로 가공하여, 제 1 배선(45)을 패턴 형성한다. Next, for example, as an anti-reflection film, SiON film after film formation (not shown), Li bovine Photography and anti-reflection film by dry etching, leading to it, the barrier metal film 44, the wiring film 43 and the barrier metal film by processing 42 in the wire shape, the first pattern to form the wire 45. 또한, 배선막(43)으로서 Al 합금막을 형성하는 대신에, 소위 대머신(damascene)법 등을 이용해서 Cu막(또는 Cu 합금막)을 형성하여, 제 1 배선(45)으로서 Cu 배선을 형성해도 좋다. In addition, a wiring layer 43 instead of forming a film Al alloy, and the like so-called damascene (damascene) process to form a Cu film (or Cu alloy film), to form a Cu wire as the first wire 45 It is also good.

이어서, 도 3b에 나타낸 바와 같이, 강유전체 커패시터 구조(30)의 특성 열화를 방지하기 위한 보호막(46)을 형성한다. Then, as shown in Figure 3b, to form a protective film 46 for preventing the characteristic deterioration of the ferroelectric capacitor structure (30).

상세하게는, 제 1 배선(45)을 덮도록, 제 2 층간 절연막(33) 위에 보호막(46)을 성막한다. Specifically, so as to cover the first wiring 45, the second film formation of the interlayer insulating film 33, protective film 46 on top. 보호막(46)은 강유전체 커패시터 구조(30)를 형성한 후의 다층 공정에 의해 당해 강유전체 커패시터(30)가 받는 손상을 억제하기 위한 것으로, 금속 산화막, 예를 들면, 알루미나를 재료로 하여 예를 들면, 스퍼터링법에 의해 막 두께 20nm정도로 형성한다. The protective film 46 is, for example, by a as to inhibit damage to receive the art ferroelectric capacitor 30 by the multi-layer process after the formation of a ferroelectric capacitor structure 30, a metal oxide, e.g., alumina, a material, by sputtering to form a film thickness of about 20nm.

이어서, 도 4에 나타낸 바와 같이, 제 1 배선(45)과 접속되는 제 2 배선(54)을 형성한다. Then, a second wiring 54 is connected, the first wire 45 as shown in FIG.

상세하게는, 우선, 보호막(46)을 통해서 배선(45)을 덮도록 제 3 층간 절연막(47)을 형성한다. Specifically, first, to form a third interlayer insulating film 47 to cover the wiring 45 through the protective film 46. 제 3 층간 절연막(47)으로서는, 실리콘 산화막을 막 두께 700nm정도로 성막하고, 플라스마 TEOS를 형성하여 막 두께를 전체 11OOnm정도로 한 후에, CMP법에 의해 표면을 연마하여, 막 두께를 750nm정도로 형성한다. The third interlayer insulating film 47 as, after the film thickness and the film formation, so the film 700nm thick silicon oxide film, forming a plasma TEOS so full 11OOnm, by polishing the surface by the CMP method, the film forming the thick enough to 750nm.

다음에, 배선(45)과 접속되는 도전 플러그(48)를 형성한다. Next, to form the conductive plug 48 is connected to the line (45).

배선(45)의 표면의 일부가 노출될 때까지, 제 3 층간 절연막(47) 및 보호 막(46)을 리소그래피 및 그것에 이어지는 드라이 에칭에 의해 가공하고, 예를 들면, 약 0.25㎛ 직경의 비어 홀(48a)을 형성한다. Until a portion of the surface of the wiring 45 is exposed, the third interlayer insulating film 47 and the protection film 46 is processed by the lithography and the dry etching leads to it and, for example, of about 0.25㎛ diameter via holes to form (48a). 다음에, 이 비어 홀(48a)의 벽면을 덮도록 하지막(글루막)(49)을 형성한 후, CVD법에 의해 글루막(49)을 통해서 비어 홀(48a)을 매립하도록 W막을 형성한다. Next, the formed blank after forming the underlying film (glue film) 49 so as to cover the wall surface of the hole (48a), via through the glue film 49 by CVD film W to fill the hole (48a) do. 그리고, 제 3 층간 절연막(47)을 스톱퍼로 하여 예를 들면, W막 및 글루막(49)을 연마해서, 비어 홀(48a) 내를 글루막(49)을 통해서 W로 매립되는 도전 플러그(48)를 형성한다. Then, the third and interlayer insulating film 47 as a stopper, for example, W film and glue to polish the film 49, the conductive plug is filled with W my via hole (48a) through the glue film 49 ( 48) to form.

다음에, 도전 플러그(48)와 각각 접속되는 제 2 배선(54)을 형성한다. Next, to form the conductive plug 48 and the second wiring 54 are connected, respectively.

우선, 전체면에 스퍼터링법 등에 의해 배리어 메탈막(51), 배선막(52) 및 배리어 메탈막(53)을 퇴적한다. First, the deposition of a barrier metal film 51, the wiring film 52 and the barrier metal film 53 by a sputtering method on the entire surface. 배리어 메탈막(51)으로서는, 스퍼터링법에 의해 예를 들면, Ti막(막 두께 60nm정도) 및 TiN막(막 두께 30nm정도)을 순차 성막한다. As the barrier metal film 51, for example, by a sputtering method, and sequentially forming the (degree of thickness 60nm) Ti film and a TiN film (film thickness of about 30nm). 배선막(52)으로서는, 예를 들면, Al 합금막(여기서는 Al-Cu막)을 막 두께 360nm정도로 성막한다. As the wiring film 52, for example, it is deposited so Al alloy film (in this case, Al-Cu film), the film thickness of 360nm. 배리어 메탈막(53)으로서는, 스퍼터링법에 의해 예를 들면, Ti막(막 두께 5nm정도) 및 TiN(막 두께 70nm정도)을 순차 성막한다. As the barrier metal film 53, for example, by a sputtering method, and sequentially forming the (degree of thickness 5nm) Ti film and a TiN (film about 70nm in thickness). 여기서, 배선막(52)의 구조는 동일 룰의 FeRAM 이외의 로직부와 동일한 구조로 되어 있기 때문에, 배선의 가공이나 신뢰성상의 문제는 없다. Here, the structure of the wiring film 52 is because it is the same structure as the logic portion other than the FeRAM having the same rule, it is not in processing and reliability of the wiring problem.

다음에, 반사 방지막으로서 예를 들면, SiON막(도시 생략)을 성막한 후, 리소그래피 및 그것에 이어지는 드라이 에칭에 의해 반사 방지막, 배리어 메탈막(53), 배선막(52) 및 배리어 메탈막(51)을 배선 형상으로 가공하여, 제 2 배선(54)을 패턴 형성한다. Next, for example, SiON film after film formation (not shown), lithographic, and anti-reflection film by dry etching, leading to it, the barrier metal film 53, the wiring film 52 and the barrier metal film as an antireflection film (51 ) it was processed into a wire shape, to form a second wiring pattern (54). 또한, 배선막(52)으로서 Al 합금막을 형성하는 대신에, 소위 대머신법 등을 이용해서 Cu막(또는 Cu 합금막)을 형성하여, 제 2 배선(54)으 로서 Cu 배선을 형성해도 좋다. Further, instead of forming a film Al alloy as the wiring film 52, the so-called form a damascene Cu films using such methods (or a Cu alloy film), and the second wiring 54 coming from a may be bonded to form a Cu interconnection .

또한, 본 실시예에서는, 배선 구조로서 제 1 배선(45) 및 제 2 배선(54)으로 이루어지는 2층 구조를 예시했지만, 3층 구조 내지는 그 이상의 다층 구조로 해도 좋다. Further, in this embodiment, but a wiring structure illustrates a two-layer structure made of the first wiring 45 and second wiring 54, and may be a more multi-layered structure naejineun three-layer structure.

이 때의 상태를 도 5a에 나타낸다. It shows the state at this time is in Figure 5a. 도 5a에서는, 도 4와 동일한 상태를 나타내고 있고, 도 4의 제 3 층간 절연막(47)보다 상층 부분만을 나타낸다(배리어 메탈막(51, 53) 및 도전 플러그(48)의 기재를 생략함). 3 illustrates only the upper part than the inter-layer insulating film 47 (also omitted in the barrier metal layer (51, 53) and a conductive plug (48)) in FIG. In 5a, and indicates the same state as FIG. 4, FIG. 또한, 도 5a 이하의 각 도면에서는, 도시의 편의상, 제 3 층간 절연막(47)보다 하층 부분을 생략한다. In each of the following figures Figure 5a, will be omitted for convenience than the lower part, the third interlayer insulating film 47 of the city. 여기서, 본 실시예에서는, 복수의 제 2 배선(54) 중, 도면 중 우단의 제 2 배선(54)이 외부와의 전기적 접속을 얻기 위한 패드 전극(이하, 패드 전극(54a)이라고 함)이 된다. Here, (hereinafter referred to as a pad electrode (54a)) of this embodiment, a plurality of the second wiring 54 of a view of the second wiring 54, the pad electrodes for obtaining electrical connection to the outside of the right end of the do.

이어서, 도 5b에 나타낸 바와 같이, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. Then, to form a lower-layer insulating film 55 as shown in Figure 5b, so as to cover the second wiring (54).

상세하게는, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. Specifically, it forms a lower-layer insulating film 55, so as to cover the second wiring (54). 하층 절연막(55)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적한다. As the lower-layer insulating film 55, for example, depositing a silicon oxide film by the CVD method using the TEOS to a thickness of embedding a second wire (54). 이 때, 하층 절연막(55)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다. At this time, the surface of the lower-layer insulating film 55 is a concave-convex shape reflecting the shape of the second wiring (54).

이어서, 도 5c에 나타낸 바와 같이, 하층 절연막(55)의 표면을 평탄화한다. Then, as shown in Figure 5c, to planarize the surface of the lower-layer insulating film 55.

상세하게는, 예를 들면, CMP법에 의해 하층 절연막(55)의 표면을 평탄화한다. Specifically, for example, to planarize the surface of the lower-layer insulating film 55 by the CMP method. 이 CMP에서, 제 2 배선(54)의 표면이 노출되지 않는 한도에서 하층 절연 막(55)이 소정 막 두께, 예를 들면, 100nm정도가 되도록, 하층 절연막(55)을 표면 연마한다. In this CMP, the lower layer in the insulating film is not exposed cap 55 surfaces of the second wiring 54 is, for a given thickness, for example, such that about 100nm, and the surface polished to a lower layer insulating film 55.

여기서, 표면이 평탄한 하층 절연막(55)을 형성할 때에, 도 5b 및 도 5c의 공정 대신에 도 6과 같이 해도 좋다. Here, when the surface form a flat lower layer insulating film 55, may be as shown in Figure 6, instead of the process of Figure 5b and Figure 5c.

우선, 도 6a에 나타낸 바와 같이, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적해서 절연막(55a)을 형성한다. First, as shown in Fig. 6a, for example, by a CVD method using TEOS, a silicon oxide film is deposited to a thickness of embedding a second wire (54) forming an insulating film (55a). 이 때, 절연막(55a)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다. At this time, the surface of the insulating film (55a) is a concave-convex shape reflecting the shape of the second wiring (54).

다음에, 도 6b에 나타낸 바와 같이, 예를 들면, CMP법에 의해 제 2 배선(54)을 스톱퍼로 하여, 제 2 배선(54)의 표면이 노출될 때까지 절연막(55a)의 표면을 평탄화한다. Next, as shown in Figure 6b, for example, to the second wiring 54 by the CMP method to the stopper plate, the surface of the second wiring 54 to planarize the surface until the exposed insulation film (55a) do.

다음에, 도 6c에 나타낸 바와 같이, 표면이 평탄화된 절연막(55a) 위에 절연막(55b)을 형성한다. Thereafter, an insulating film (55b), on the insulating film (55a) planarized surface as shown in Figure 6c. 절연막(55b)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 형성한다. As the insulating film (55b), for example, by a CVD method using TEOS, to form a silicon oxide film. 절연막(55a, 55b)에 의해, 제 2 배선(54)을 덮는 막 두께 100nm정도의 하층 절연막(55)이 구성된다. Insulating film (55a, 55b), the second wiring 54, the lower-layer insulating film 55 of approximately 100nm thickness covering the structure by.

이어서, 도 5d에 나타낸 바와 같이, 상층 절연막(56) 및 레지스트 패턴(58)을 형성한다. Then, as shown in Figure 5d, to form an upper layer insulating film 56 and the resist pattern 58.

상세하게는, 우선, 하층 절연막(55) 위에 상층 절연막(56)을 형성한다. Specifically, first, on the lower layer insulating film 55 formed in the upper insulating film 56. 상층 절연막(56)으로서는, 하층 절연막(55)보다도 에칭 레이트가 낮고 수소의 차폐 기능을 갖는 재료의 막, 예를 들면, 실리콘 질화막을 CVD법에 의해 가령, 400nm정 도의 막 두께로 형성한다. As the upper layer insulating film 56, a low etching rate than the lower-layer insulating film 55 of a film material having a shielding function of the hydrogen, for example, formed of, for example, 400nm defined degree by the thickness of the silicon nitride film CVD. 하층 절연막(55) 및 상층 절연막(56)으로부터, 제 4 층간 절연막(57)이 구성된다. From the lower layer insulating film 55 and upper insulating film 56, it is the fourth interlayer insulating layer 57 is configured.

다음에, 상층 절연막(56)의 전체면에 레지스트를 도포하고, 이 레지스트를 리소그래피에 의해 가공하여, 상층 절연막(56)의 패드 전극(54a)의 상방에 정합하는 부위를 노출시키는 개구(58a)를 갖는 레지스트 패턴(58)을 형성한다. Next, the opening (58a) for applying a resist on the entire surface of the upper insulating film 56, and is processed by a resist in a lithographic, exposes the region that matches the upper part of the pad electrode (54a) of the upper layer insulating film 56 to form a resist pattern 58 having a.

이어서, 도 5e에 나타낸 바와 같이, 제 4 층간 절연막(57)을 가공한다. Then, the processing of Fig., The fourth interlayer insulating layer 57 as shown in 5e.

상세하게는, 레지스트 패턴(58)을 마스크로 하여, 패드 전극(54a)을 에칭 스톱퍼로서 이용하고, 제 4 층간 절연막(57), 여기서는 상층 절연막(56) 및 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))를 드라이 에칭한다. Specifically, by using the resist pattern 58 as a mask, using a pad electrode (54a) as an etching stopper, and the fourth upper portion of the interlayer insulating layer 57, in which the upper insulating film 56 and the lower-layer insulating film 55 ( in the example of Figure 6c and the dry-etching the insulating film (55b)). 이 때 제 4 층간 절연막(57)에는, 레지스트 패턴(58)의 개구(58a)를 따라서 패드 전극(54a)의 표면의 일부를 노출시키는 개구(57a)가 형성된다. At this time, the fourth interlayer insulating layer 57, and an opening (57a) exposing a portion of the surface of the pad electrode (54a) along the opening (58a) of the resist pattern 58 is formed.

그 후, 회화(灰化) 처리 등에 의해 레지스트 패턴(58)을 제거한다. Thereafter, the resist pattern 58 by painting (灰 化) processing or the like.

이어서, 도 5f에 나타낸 바와 같이, 금속 보호막(59)을 패턴 형성한다. Then, as shown in Figure 5f, the protective film to form a metal pattern (59).

상세하게는, 우선, 개구(57a) 내를 포함하는 제 4 층간 절연막(57) 위에, 내습성의 금속, 여기서는 Al을 재료로 하여, 예를 들면, 스퍼터링법에 의해 가령, 800nm정도의 막 두께로 퇴적하여, Al막을 형성한다. Specifically, first, the opening (57a) on the fourth interlayer insulating layer 57 including in the metal of the moisture resistant, in this case by the Al in the material, for example, by sputtering, for example, the thickness of 800nm ​​approximately deposited as to form a film Al. 여기서, 내습성의 금속으로서는, Al 대신에 Al-Cu 등의 Al 합금, Ti나 TiN, TiON, Cu 또는 이들의 적층막 등을 이용해도 좋다. Here, as the metal of the moisture resistance, may be used an Al alloy, Ti or TiN, TiON, Cu or the like thereof laminated film such as Al-Cu in place of Al.

다음에, 이 Al막을 레지스트 패턴(도시 생략)을 이용한 드라이 에칭에 의해, 상층 절연막(56)을 에칭 스톱퍼로서 이용하여 가공하고, 패드 전극(54a) 위에서 이 것과 전기적으로 접속되어 이루어지는 금속 보호막(59)을 패턴 형성한다. Next, this Al film is a like electrically connected to the above resist pattern (not shown), the by dry etching using, and processed by an upper layer insulating film 56 as an etching stopper, a pad electrode (54a) a metal protecting film (59 comprising ) to form a pattern. 여기서, 외부와의 전기적 접속을 도모하기 위한 패드 전극이, 패드 전극(54a)과 금속 보호막(59)이 적층된 2층 구조로 형성되어 있어, 패드 전극으로서의 기능은 실제상에서는 금속 보호막(59)이 담당하게 된다. Here, the pad electrodes to achieve electrical connection with the outside is, there is formed a pad electrode (54a) and a metal protection film 59 is a two-layer structure are stacked, as the pad electrode-on is metal shields On actual 59 is be responsible.

그 후, 회화 처리 등에 의해 상기의 레지스트 패턴을 제거한다. That by then, painting treatment, etc. is removed, a resist pattern of the.

본 실시예에서는, 하층 절연막(55)의 표면이 평탄화되어 있기 때문에, 하층 절연막(55) 위에 형성되는 상층 절연막(56)은 커버리지가 우수하고, 균일한 막 두께로 형성된다. In this embodiment, since the surface of the lower-layer insulating film 55 is flattened, the lower layer insulating film 55, the upper layer insulating film 56 is formed on the coverage is excellent, and is formed to a uniform film thickness. 이와 동시에, 금속 보호막(59)도 마찬가지로 커버리지가 우수하고, 예를 들면, 패키징시에서의 손상에 대한 내성이 대폭으로 향상된다. At the same time, the metal protective layer 59 likewise coverage is excellent, for example, resistance to damage at the time of packaging can be improved significantly. 이와 같이, 상층 절연막(56) 및 금속 보호막(59)이 커버리지가 우수한 상태로 형성됨으로써, 상층 절연막(56) 및 금속 보호막(59)의 물·수소의 차폐 기능을 최대한 발휘시킬 수 있다. In this way, it is possible to maximize the upper layer insulating film 56 and the metal protecting film (59) shielding the water, the hydrogen of being formed of a high-coverage condition, the upper layer insulating film 56 and the metal protecting film (59). 이 구성에 의해, 강유전체 커패시터 구조(30)의 특성 열화를 확실히 방지하는 것이 가능해진다. With this configuration, it is possible to reliably prevent deterioration of the characteristics of the ferroelectric capacitor structure (30).

이어서 도 5g에 나타낸 바와 같이, 금속 보호막(59)의 주위를 덮는 상부 보호층(61)을 형성한다. Then also form the upper protective layer 61, which covers the periphery of the metal protective layer 59, as shown in 5g.

상세하게는, 우선, 금속 보호막(59)을 덮도록 상층 절연막(56) 위에 상부 보호층(61)을 형성한다. Specifically, first, to form an upper layer insulating film 56, an upper protective layer (61) over to cover the metal protecting film (59). 상부 보호층(61)으로서는, 예를 들면, 재료로서 폴리이미드를 이용하여 퇴적한다. As the upper protective layer 61, for example, it is deposited by using a polyimide as a material.

다음에, 금속 보호막(59)의 표면의 일부를 노출시키도록, 상부 보호층(61)에 개구(61a)를 형성한다. Next, so as to expose a portion of the surface of the metal protective layer 59, thereby forming an opening (61a) in the upper protective layer 61. 이상에 의해, FeRAM을 완성시킨다. From the above, the FeRAM is completed.

이상 설명한 바와 같이, 본 실시예에 의하면, 비교적 간이한 구성으로 물·수소의 내부 침입을 확실히 방지하여, 강유전체 커패시터 구조(30)의 고성능을 유지하는 신뢰성 높은 FeRAM이 실현된다. As described above, according to this embodiment, by reliably prevented by a relatively simple configuration inside the intrusion of water and hydrogen, a highly reliable FeRAM to maintain high performance of a ferroelectric capacitor structure (30) is realized.

(변형예) (Modification)

이하, 제 1 실시예의 여러 변형예에 관하여 설명한다. Hereinafter, a description is given of the first embodiment, various modification. 이들의 변형예에서는, 제 1 실시예에서 개시한 구성 부재 등과 동일한 것에 대해서는, 동일 부호를 부여하여 상세한 설명을 생략한다. In these modified examples, the same as that for the constituent members disclosed in the first embodiment, and detailed description thereof will not be given by the same reference numerals.

[변형예 1] [Modification 1]

본 예에서는, 제 1 실시예에서 개시한 FeRAM의 구성에서, 금속 보호막이 패드 전극(54a)의 주위를 둘러싸도록 형성되어 있다. In this example, in the construction of a FeRAM disclosed in the first embodiment, it is formed to a passivation layer of metal surrounding the periphery of the pad electrode (54a).

도 7은 변형예 1에 의한 FeRAM의 제조 방법 중, 주요 공정을 나타낸 개략 단면도이다. Figure 7 is a schematic cross-sectional view showing a main process of the method for manufacturing a FeRAM according to the first modified example.

우선, 제 1 실시예와 동일하게, 도 1a∼도 1d, 도 2a∼도 2d, 도 3a, 도 3b 및 도 4(도 5a)의 각 공정을 거쳐서, MOS 트랜지스터(20), 강유전체 커패시터 구조(30), 제 1 배선(45), 제 2 배선(54) 등을 형성한다. First, the first embodiment the same, FIG. 1a~ Figure 1d, Figure 2a~ Figure 2d, Figure 3a, via the respective steps of FIG. 3b and 4 (Fig. 5a), MOS transistor 20 and a ferroelectric capacitor structure ( 30), a first wiring 45, the second wiring 54 and the like.

이어서, 도 5b와 마찬가지로 도 7a에 나타낸 바와 같이, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. Then, to form a lower-layer insulating film 55 as shown in Figure 7a, like in Fig 5b, so as to cover the second wiring (54).

상세하게는, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. Specifically, it forms a lower-layer insulating film 55, so as to cover the second wiring (54). 하층 절연막(55)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적한다. As the lower-layer insulating film 55, for example, depositing a silicon oxide film by the CVD method using the TEOS to a thickness of embedding a second wire (54). 이 때, 하층 절연막(55)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다. At this time, the surface of the lower-layer insulating film 55 is a concave-convex shape reflecting the shape of the second wiring (54).

이어서, 도 7b에 나타낸 바와 같이, 하층 절연막(55)의 표면을 평탄화한다. Then, as shown in Figure 7b, to planarize the surface of the lower-layer insulating film 55.

상세하게는, 예를 들면, CMP법에 의해 하층 절연막(55)의 표면을 평탄화한다. Specifically, for example, to planarize the surface of the lower-layer insulating film 55 by the CMP method. 이 CMP에서, 제 2 배선(54)의 표면이 노출되지 않는 한도에서 하층 절연막(55)이 소정 막 두께, 예를 들면, 100nm정도가 되도록, 하층 절연막(55)을 표면 연마한다. In this CMP, the lower layer is not exposed in the insulating cap 55, the surface of the second wiring 54 is, for a given thickness, for example, such that about 100nm, and the surface polished to a lower layer insulating film 55.

여기서, 제 1 실시예와 마찬가지로, 표면이 평탄한 하층 절연막(55)을 형성할 때에, 도 7a 및 도 7b의 공정 대신에 도 6과 같이 해도 좋다. Here, the first as in the embodiment, when the surface form a flat lower layer insulating film 55, may be as shown in Fig instead of the process of Figures 7a and 7b 6.

이어서, 도 7c에 나타낸 바와 같이, 상층 절연막(56) 및 Al막(60)을 형성한다. Then, as shown in Figure 7c, to form an upper layer insulating film 56 and the Al film 60.

상세하게는, 우선, 하층 절연막(55) 위에 상층 절연막(56)을 형성한다. Specifically, first, on the lower layer insulating film 55 formed in the upper insulating film 56. 상층 절연막(56)으로서는, 하층 절연막(55)보다도 에칭 레이트가 낮고 수소의 차폐 기능을 갖는 재료의 막, 예를 들면, 실리콘 질화막을 CVD법에 의해 예를 들면, 400nm정도의 막 두께로 형성한다. As the upper layer insulating film 56, a low lower-layer insulating film 55 than the etching rate of a material having a shield function of the hydrogen membrane, for example, for example, by a silicon nitride film of the CVD method, it is formed to a thickness of about 400nm . 하층 절연막(55) 및 상층 절연막(56)으로 제 4 층간 절연막(57)이 구성된다. 4 is an interlayer insulating film 57 is composed of a lower layer insulating film 55 and upper insulating film 56.

다음에, 제 4 층간 절연막(57) 위에, 내습성의 금속, 여기서는 Al을 재료로 하여, 예를 들면, 스퍼터링법에 의해 가령, 800nm정도의 막 두께로 퇴적하여, Al막(60)을 형성한다. Next, a fourth to a metal material of Al in this case the moisture on the interlayer insulating layer 57, for example, by, for example, is deposited to a thickness of 800nm ​​approximately by a sputtering method, forming an Al film 60 do. 여기서, 내습성의 금속으로서는, Al 대신에 Al-Cu 등의 Al 합금, Ti나 TiN, TiON, Cu 또는 이들의 적층막 등을 이용해도 좋다. Here, as the metal of the moisture resistance, may be used an Al alloy, Ti or TiN, TiON, Cu or the like thereof laminated film such as Al-Cu in place of Al.

이어서, 도 7d에 나타낸 바와 같이, Al막(60) 위에 레지스트 패턴(62)을 형 성한다. Then, the sex-type of the resist pattern 62 on the Al film 60, as shown in Figure 7d.

상세하게는, Al막(60)의 전체면에 레지스트를 도포하고, 이 레지스트를 리소그래피에 의해 가공하여, Al막(60)의 패드 전극(54a)의 상방에 정합하는 부위를 노출시키는 개구(62a)를 갖는 레지스트 패턴(62)을 형성한다. Specifically, the openings (62a to coating a resist on the entire surface of the Al film 60, and is processed by a resist in a lithographic, exposes the region that matches the upper part of the pad electrode (54a) of the Al film 60 ) to form a resist pattern 62 having a.

이어서, 도 7e에 나타낸 바와 같이, Al막(60)을 가공하여 금속 보호막(63)을 패턴 형성한다. Then, to form the pattern of metal protective film 63 by processing the Al film 60 as shown in Fig. 7e.

상세하게는, 레지스트 패턴(62)을 마스크로 하여, 상층 절연막(56)을 에칭 스톱퍼로서 이용하여, Al막(60)을 드라이 에칭한다. Specifically, by using the resist pattern 62 as a mask, using an upper layer insulating film 56 as an etching stopper, the dry-etching the Al film 60. 이 때, 상층 절연막(56) 위에서 레지스트 패턴(62)의 개구(62a)를 따라서 Al막(60)이 제거되어, 패드 전극(54a)을 노출시키는 개구(63a)가 형성된다. At this time, on the upper insulating film (56) along the opening (62a) of the resist pattern 62 is removed, the Al film 60, an opening (63a) is formed to expose a pad electrode (54a). 이 에칭에 의해, 패드 전극(54a)과 전기적으로 절연된 상태로 당해 패드 전극(54a)의 주위를 둘러싸는 금속 보호막(63)이 패턴 형성된다. A metal protecting film (63) surrounding the periphery of the pad electrode (54a) and electrically art electrode pad (54a) in a state insulated by an etching pattern is formed.

금속 보호막(63)을 평면에서 본 상태를 도 8에 나타낸다. A state in the metal protective film 63 in a plan view is shown in Fig.

이와 같이, 금속 보호막(63)은 패드 전극(54a)의 형성 부위를 제외한 실리콘 반도체 기판(10)의 상방 전체면을 덮도록 형성되어 있고, 패드 전극(54a)의 주위를 덮도록, 패드 전극(54a)과 전기적으로 절연된 상태로 되어 있다. In this manner, the pad electrode so as to cover the periphery of the metal protective film 63 is formed so as to cover the entire surface above the silicon semiconductor substrate 10 other than the formation region of the pad electrode (54a), a pad electrode (54a), ( 54a) and it is in an electrically isolated from the. 여기서, 물·수소가 가장 침입하기 쉽다고 생각되는 패드 전극(54a)의 주위가 내습성을 갖는 금속 보호막(63)에 의해 덮여짐으로써, 물·수소의 내부에의 침입이 효율적으로 차단된다. Here, as the water, the hydrogen is to break the periphery of the pad electrode (54a) that is thought easy covered by a metal protection film 63 has the moisture resistance load, the penetration of the water, hydrogen is efficiently blocked inside.

그 후, 레지스트 패턴(62)을 회화 처리 등에 의해 제거한다. Thereafter, the resist pattern 62 by a painting process.

이어서, 도 7f에 나타낸 바와 같이, 제 4 층간 절연막(57)을 가공한다. Then, the processing of Fig., The fourth interlayer insulating layer 57 as shown in 7f.

상세하게는, 패드 전극(54a)을 에칭 스톱퍼로서 사용하여, 제 4 층간 절연막(57), 여기서는 상층 절연막(56) 및 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))를 레지스트 패턴(도시 생략)을 이용한 드라이 에칭에 의해, 레지스트 패턴을 따라서 패드 전극(54a)의 표면의 일부를 노출시키는 개구(57a)가 형성된다. Specifically, by using the pad electrode (54a) as an etching stopper, the fourth interlayer insulating layer 57, in this case (in the example of Figure 6c insulating film (55b)) the upper portion of the upper insulating film 56 and the lower-layer insulating film 55 It is an opening (57a) which by dry etching using a resist pattern (not shown) for exposing a part of the surface of the pad electrode (54a) along the resist pattern is formed. 이 개구(57a)로부터 노출되는 패드 전극(54a)의 표면이, 외부와의 전기적 접속을 위한 부위가 된다. The surface of the pad electrode (54a) exposed from the opening (57a), is a site for the electrical connection to the outside.

변형예 1에서는, 하층 절연막(55)의 표면이 평탄화되어 있기 때문에, 하층 절연막(55) 위에 형성되는 상층 절연막(56)은 커버리지가 우수하고, 균일한 막 두께로 형성된다. In Modification 1, since the surface of the lower-layer insulating film 55 is flattened, the lower layer insulating film 55, the upper layer insulating film 56 is formed on the coverage is excellent, and is formed to a uniform film thickness. 이와 동시에, 상층 절연막(56)에 형성된 금속 보호막(63)도 마찬가지로 커버리지가 우수하여, 예를 들면, 패키징시에서의 손상에 대한 내성이 대폭 향상된다. At the same time, the metallic protective layer 63 formed on the upper insulating film 56 similarly to the coverage is excellent, for example, resistance to damage at the time of packaging is significantly enhanced. 이와 같이, 상층 절연막(56) 및 금속 보호막(59)이 커버리지가 우수한 상태로 형성됨으로써, 상층 절연막(56) 및 금속 보호막(59)의 물·수소의 차폐 기능을 최대한으로 발휘시킬 수 있다. In this way, whereby the upper layer insulation film 56 and a metal protection film 59 is formed of a high-coverage condition, it is possible to exhibit a shielding function of the water, the hydrogen of the upper layer insulating film 56 and a metal protection film 59 as much as possible. 이 구성에 의해, 강유전체 커패시터 구조(30)의 특성 열화를 확실히 방지하는 것이 가능해진다. With this configuration, it is possible to reliably prevent deterioration of the characteristics of the ferroelectric capacitor structure (30).

이어서, 도 7g에 나타낸 바와 같이, 금속 보호막(63)을 덮는 상부 보호층(61)을 형성한다. Then, to form an upper protective layer 61, covering the metallic protective layer 63, as shown in Figure 7g.

상세하게는, 우선, 전체면에 상부 보호층(61)을 형성한다. Specifically, first, to form an upper protective layer 61 on the entire surface. 상부 보호층(61)으로서는, 예를 들면, 재료로서 폴리이미드를 사용하여 퇴적한다. As the upper protective layer 61, for example, it is deposited by using the polyimide as a material.

다음에, 개구(57a)로부터 패드 전극(54a)의 표면의 일부를 노출시키도록, 상 부 보호층(61)의 개구(57a)에 정합한 부위에 개구(61a)를 형성한다. Next, so as to expose a portion of the surface of the opening (57a), a pad electrode (54a), thereby forming an opening (61a) at a region matched to the opening (57a) of the upper protective layer (61). 이상에 의해, FeRAM을 완성시킨다. From the above, the FeRAM is completed.

이상 설명한 바와 같이, 변형예 1에 의하면, 비교적 간이한 구성으로 물·수소의 내부 침입을 확실히 방지하여, 강유전체 커패시터 구조(30)의 고성능을 유지하는 신뢰성 높은 FeRAM이 실현된다. As described above, according to the first modified example, to surely prevent a relatively simple configuration inside the intrusion of water, hydrogen, a highly reliable FeRAM to maintain high performance of a ferroelectric capacitor structure (30) is realized.

[변형예 2] [Modification 2]

본 예에서는, 제 1 실시예에서 개시한 FeRAM의 구성에 추가하여, 금속 보호막이 패드 전극(54a)의 주위를 둘러싸도록 형성되어 있다. In this example, the addition to the configuration of the FeRAM disclosed in the first embodiment, is formed such that a metallic protective film surrounding the periphery of the pad electrode (54a).

도 9는 변형예 2에 의한 FeRAM의 제조 방법 중, 주요 공정을 나타낸 개략 단면도이다. Figure 9 is a schematic cross-sectional view showing a main process of the method for manufacturing a FeRAM according to the second modification.

우선, 제 1 실시예와 마찬가지로, 도 1a∼도 1d, 도 2a∼도 2d, 도 3a, 도 3b 및 도 4(도 5a)의 각 공정을 거쳐서, MOS 트랜지스터(20), 강유전체 커패시터 구조(30), 제 1 배선(45), 제 2 배선(54) 등을 형성한다. First, like the first embodiment, FIG. 1a~ Figure 1d, Figure 2a~ Figure 2d, Figure 3a, 3b and through the respective processes, MOS transistor 20 in Fig. 4 (Fig. 5a), a ferroelectric capacitor structure (30 ), to form a first wire 45, the second wiring 54 and the like.

이어서, 도 5b와 마찬가지로, 도 9a에 나타낸 바와 같이, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. Then, as in Figure 5b, to form a lower-layer insulating film 55, so as to cover the second wiring 54. As shown in Figure 9a.

상세하게는, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. Specifically, it forms a lower-layer insulating film 55, so as to cover the second wiring (54). 하층 절연막(55)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적한다. As the lower-layer insulating film 55, for example, depositing a silicon oxide film by the CVD method using the TEOS to a thickness of embedding a second wire (54). 이 때, 하층 절연막(55)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다. At this time, the surface of the lower-layer insulating film 55 is a concave-convex shape reflecting the shape of the second wiring (54).

이어서, 도 9b에 나타낸 바와 같이, 하층 절연막(55)의 표면을 평탄화한다. Then, as shown in Figure 9b, to planarize the surface of the lower-layer insulating film 55.

상세하게는, 예를 들면, CMP법에 의해 하층 절연막(55)의 표면을 평탄화한다. Specifically, for example, to planarize the surface of the lower-layer insulating film 55 by the CMP method. 이 CMP에서, 제 2 배선(54)의 표면이 노출되지 않는 한도에서 하층 절연막(55)이 소정 막 두께, 예를 들면, 100nm정도가 되도록, 하층 절연막(55)을 표면 연마한다. In this CMP, the lower layer is not exposed in the insulating cap 55, the surface of the second wiring 54 is, for a given thickness, for example, such that about 100nm, and the surface polished to a lower layer insulating film 55.

여기서, 제 1 실시예와 마찬가지로, 표면이 평탄한 하층 절연막(55)을 형성할 때에, 도 9a 및 도 9b의 공정 대신에 도 6과 같이 해도 좋다. Here, the first as in the embodiment, when the surface form a flat lower layer insulating film 55, may be as shown in Fig instead of the process of Figures 9a and 9b 6.

이어서, 도 9c에 나타낸 바와 같이, 상층 절연막(56) 및 레지스트 패턴(58)을 형성한다. Then, as shown in Figure 9c, to form an upper layer insulating film 56 and the resist pattern 58.

상세하게는, 우선, 하층 절연막(55) 위에 상층 절연막(56)을 형성한다. Specifically, first, on the lower layer insulating film 55 formed in the upper insulating film 56. 상층 절연막(56)으로서는, 하층 절연막(55)보다도 에칭 레이트가 낮고 수소의 차폐 기능을 갖는 재료의 막, 예를 들면, 실리콘 질화막을 CVD법에 의해 가령, 400nm정도의 막 두께로 형성한다. As the upper layer insulating film 56, the lower-layer insulating film 55 is lower than the etching rate of a film material having a shielding function of the hydrogen, for example, formed of, for example, a thickness of about 400nm by a silicon nitride CVD. 하층 절연막(55) 및 상층 절연막(56)으로 제 4 층간 절연막(57)이 구성된다. 4 is an interlayer insulating film 57 is composed of a lower layer insulating film 55 and upper insulating film 56.

다음에, 상층 절연막(56)의 전체면에 레지스트를 도포하고, 이 레지스트를 리소그래피에 의해 가공하여, 상층 절연막(56)의 패드 전극(54a)의 상방에 정합하는 부위를 노출시키는 개구(58a)를 갖는 레지스트 패턴(58)을 형성한다. Next, the opening (58a) for applying a resist on the entire surface of the upper insulating film 56, and is processed by a resist in a lithographic, exposes the region that matches the upper part of the pad electrode (54a) of the upper layer insulating film 56 to form a resist pattern 58 having a.

이어서, 도 9d에 나타낸 바와 같이, 제 4 층간 절연막(57)을 가공한다. Then, as shown in Figure 9d, the fourth processing the interlayer insulating layer 57.

상세하게는, 레지스트 패턴(58)을 마스크로 하여, 패드 전극(54a)을 에칭 스톱퍼로서 이용하여, 제 4 층간 절연막(57), 여기서는 상층 절연막(56) 및 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))를 드라이 에칭한다. Specifically, by using the resist pattern 58 as a mask, using a pad electrode (54a) as an etching stopper, the fourth upper portion of the interlayer insulating layer 57, in which the upper insulating film 56 and the lower-layer insulating film 55 ( in the example of Figure 6c and the dry-etching the insulating film (55b)). 이 때, 제 4 층간 절연막(57)에는, 레지스트 패턴(58)의 개구(58a)를 따라서 패드 전극(54a)의 표면의 일부를 노출시키는 개구(57a)가 형성된다. At this time, the fourth, the interlayer insulating layer 57, and an opening (57a) exposing a portion of the surface of the pad electrode (54a) along the opening (58a) of the resist pattern 58 is formed.

그 후, 회화 처리 등에 의해 레지스트 패턴(58)을 제거한다. That by then, painting treatment, etc. to remove the resist pattern 58.

이어서, 도 9e에 나타낸 바와 같이, 금속 보호막(59, 63)을 동시에 패턴 형성한다. Then, to form, at the same time the pattern of metal shields (59, 63) as shown in Figure 9e.

상세하게는, 우선, 개구(57a) 내를 포함하는 제 4 층간 절연막(57) 위에, 내습성의 금속, 여기서는 Al을 재료로 하여, 예를 들면, 스퍼터링법에 의해 가령, 800nm정도의 막 두께로 퇴적하여, Al막을 형성한다. Specifically, first, the opening (57a) on the fourth interlayer insulating layer 57 including in the metal of the moisture resistant, in this case by the Al in the material, for example, by sputtering, for example, the thickness of 800nm ​​approximately deposited as to form a film Al. 여기서, 내습성의 금속으로서는, Al 대신에 Al-Cu 등의 Al 합금, Ti나 TiN, TiON, Cu 또는 이들의 적층막 등을 이용해도 좋다. Here, as the metal of the moisture resistance, may be used an Al alloy, Ti or TiN, TiON, Cu or the like thereof laminated film such as Al-Cu in place of Al.

다음에, 이 Al막을 레지스트 패턴(도시 생략)을 이용한 드라이 에칭에 의해, 상층 절연막(56)을 에칭 스톱퍼로서 이용하여 가공한다. Next, the processing by using the Al film is the upper layer insulating film 56, by dry etching using a resist pattern (not shown) as an etching stopper. 이 때, 상층 절연막(56) 위에서 레지스트 패턴을 따라서 Al막이 제거되어, 개구(63a)가 형성된다. At this time, the Al film is removed along with the resist pattern on the upper insulating film 56, an opening (63a) is formed. 이 에칭에 의해, 패드 전극(54a) 위에서 이것과 전기적으로 접속되어 이루어지는 금속 보호막(59)과, 상층 절연막(56) 위에서 금속 보호막(59)(패드 전극(54a))과 전기적으로 절연된 상태로 당해 패드 전극(54a)의 주위를 둘러싸는 금속 보호막(63)이 동시에 패턴 형성된다. By this etching, a pad electrode (54a) on which the metallic protective film 59 is electrically connected to the formed with, the upper layer insulating film 56 of the above insulated metal protection film 59 (the pad electrode (54a)) and electrical state art metal protective layer (63) surrounding the periphery of the pad electrode (54a) is formed at the same time pattern. 여기서, 외부와의 전기적 접속을 도모하기 위한 패드 전극이, 패드 전극(54a)과 금속 보호막(59)이 적층된 2층 구조로 형성되어 있어, 패드 전극으로서의 기능은 실제상에서는 금속 보호막(59)이 담당하게 된다. Here, the pad electrodes to achieve electrical connection with the outside is, there is formed a pad electrode (54a) and a metal protection film 59 is a two-layer structure are stacked, as the pad electrode-on is metal shields On actual 59 is be responsible.

그 후, 회화 처리 등에 의해 상기의 레지스트 패턴을 제거한다. That by then, painting treatment, etc. is removed, a resist pattern of the.

금속 보호막(59 ,63)을 평면에서 본 상태를 도 10에 나타낸다. In this state the metal protecting film (59, 63) plane is shown in Figure 10.

이와 같이, 금속 보호막(59)이 패드 전극(54a)을 덮고, 금속 보호막(63)이 패드 전극(54a)의 형성 부위를 제외한 실리콘 반도체 기판(10)의 상방 전체면을 덮도록 형성되어 있다. In this way, it is formed so as to cover the entire surface above the metal protecting film (59) covering the pad electrode (54a), a metal protection film 63, the silicon semiconductor substrate 10 other than the formation region of the pad electrode (54a). 여기서, 물·수소가 가장 침입하기 쉽다고 생각되는 패드 전극(54a)의 형성 부위 및 그 주위가 내습성을 갖는 금속 보호막(59, 63)에 의해 덮여짐으로써, 물·수소의 내부에의 침입이 효율적으로 차단된다. Here, as the water, hydrogen is the formation part and the periphery of the pad electrode (54a) that is thought liable to the intrusion covered by metal shields (59, 63) having moisture resistance load, the penetration of the water and hydrogen internal It is effectively blocked.

변형예 2에서는, 하층 절연막(55)의 표면이 평탄화되어 있기 때문에, 하층 절연막(55) 위에 형성되는 상층 절연막(56)은 커버리지가 우수하고, 균일한 막 두께로 형성된다. In the second modified example, since the surface of the lower-layer insulating film 55 is flattened, the lower layer insulating film 55, the upper layer insulating film 56 is formed on the coverage is excellent, and is formed to a uniform film thickness. 이와 동시에, 금속 보호막(59) 및 상층 절연막(56)에 형성된 금속 보호막(63)도 마찬가지로 커버리지가 우수하여, 예를 들면, 패키징시에서의 손상에 대한 내성이 대폭 향상된다. At the same time, the metallic protective layer 59 and a metal protection film 63 formed on the upper insulating film 56 similarly to the coverage is excellent, for example, resistance to damage at the time of packaging is significantly enhanced. 이와 같이, 상층 절연막(56) 및 금속 보호막(59, 63)이 커버리지가 우수한 상태로 형성됨으로써, 상층 절연막(56) 및 금속 보호막(59, 63)의 물·수소의 차폐 기능을 최대한으로 발휘시킬 수 있다. In this way, whereby the upper layer insulation film 56 and the metal protecting film (59, 63) is formed by the coverage is excellent state, to exhibit a shielding function in the water, the hydrogen of the upper layer insulating film 56 and the metal protecting film (59, 63) as much as possible can. 이 구성에 의해, 강유전체 커패시터 구조(30)의 특성 열화를 확실히 방지하는 것이 가능해진다. With this configuration, it is possible to reliably prevent deterioration of the characteristics of the ferroelectric capacitor structure (30).

이어서, 도 9f에 나타낸 바와 같이, 금속 보호막(59)의 주위를 덮는 상부 보호층(61)을 형성한다. Then, to form an upper protective layer 61 for covering the periphery of, as shown in FIG. 9f, the metal protecting film (59).

상세하게는, 우선, 금속 보호막(59)을 덮도록 금속 보호막(63) 위에 상부 보호층(61)을 형성한다. Specifically, first, to form an upper protective layer 61 on the metal protective film 63 so as to cover the metal protecting film (59). 상부 보호층(61)으로서는, 예를 들면, 재료로서 폴리이미드를 사용하여 퇴적한다. As the upper protective layer 61, for example, it is deposited by using the polyimide as a material.

다음에, 금속 보호막(59)의 표면의 일부를 노출시키도록, 상부 보호층(61)에 개구(61a)를 형성한다. Next, so as to expose a portion of the surface of the metal protective layer 59, thereby forming an opening (61a) in the upper protective layer 61. 이상에 의해, FeRAM을 완성시킨다. From the above, the FeRAM is completed.

이상 설명한 바와 같이, 변형예 2에 의하면, 비교적 간이한 구성으로 물·수소의 내부 침입을 확실히 방지하여, 강유전체 커패시터 구조(30)의 고성능을 유지하는 신뢰성 높은 FeRAM이 실현된다. As described above, according to Modification 2, to certainly prevent the relatively simple configuration inside the entry of water and hydrogen, a highly reliable FeRAM to maintain high performance of a ferroelectric capacitor structure (30) it is realized.

[변형예 3] [Modification 3]

본 예에서는, 제 1 실시예에서 개시한 FeRAM의 구성에 있어서, 금속 보호막의 형성 형태가 다르다. In this example, according to the first embodiment of the FeRAM configuration disclosed in the embodiment, different from the type of metal forming the protective film.

도 11은 변형예 3에 의한 FeRAM의 제조 방법 중, 주요 공정을 나타낸 개략 단면도이다. 11 is a schematic cross-sectional view showing a main process of the method of manufacturing FeRAM according to a third modification.

우선, 제 1 실시예와 마찬가지로, 도 1a∼도 1d, 도 2a∼도 2d, 도 3a, 도 3b 및 도 4(도 5a) 각 공정을 거쳐서, MOS 트랜지스터(20), 강유전체 커패시터 구조(30), 제 1 배선(45), 제 2 배선(54) 등을 형성한다. First, like the first embodiment, FIG. 1a~ Figure 1d, Figure 2a~ Figure 2d, Figure 3a, Figure 3b and Figure 4 (Figure 5a) through the respective processes, MOS transistor 20, a ferroelectric capacitor structure (30) to form a first wire 45, the second wiring 54 and the like.

이어서, 도 5b와 마찬가지로, 도 11a에 나타낸 바와 같이, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. Then, as in Figure 5b, to form a lower-layer insulating film 55, so as to cover the second wiring 54. As shown in Figure 11a.

상세하게는, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. Specifically, it forms a lower-layer insulating film 55, so as to cover the second wiring (54). 하층 절연막(55)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적한다. As the lower-layer insulating film 55, for example, depositing a silicon oxide film by the CVD method using the TEOS to a thickness of embedding a second wire (54). 이 때, 하층 절연막(55)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다. At this time, the surface of the lower-layer insulating film 55 is a concave-convex shape reflecting the shape of the second wiring (54).

이어서, 도 11b에 나타낸 바와 같이, 하층 절연막(55)의 표면을 평탄화한다. Then, as shown in Figure 11b, to planarize the surface of the lower-layer insulating film 55.

상세하게는, 예를 들면, CMP법에 의해 하층 절연막(55)의 표면을 평탄화한 다. Specifically, for example, the flattened surface of the lower-layer insulating film 55 by the CMP method. 이 CMP에서, 제 2 배선(54)의 표면이 노출되지 않는 한도에서 하층 절연막(55)이 소정 막 두께, 예를 들면, 100nm정도가 되도록, 하층 절연막(55)을 표면 연마한다. In this CMP, the lower layer is not exposed in the insulating cap 55, the surface of the second wiring 54 is, for a given thickness, for example, such that about 100nm, and the surface polished to a lower layer insulating film 55.

여기서, 제 1 실시예와 마찬가지로, 표면이 평탄한 하층 절연막(55)을 형성할 때에, 도 11a 및 도 11b의 공정 대신에 도 6과 같이 해도 좋다. Here, the first as in the embodiment, when the surface form a flat lower layer insulating film 55, may be as shown in Fig instead of the process of FIG. 11a and FIG. 11b 6.

이어서, 도 11c에 나타낸 바와 같이, 상층 절연막(56) 및 레지스트 패턴(58)을 형성한다. Then, as shown in Figure 11c, to form the upper layer insulating film 56 and the resist pattern 58.

상세하게는, 우선, 하층 절연막(55) 위에 상층 절연막(56)을 형성한다. Specifically, first, on the lower layer insulating film 55 formed in the upper insulating film 56. 상층 절연막(56)으로서는, 하층 절연막(55)보다도 에칭 레이트가 낮고 수소의 차폐 기능을 갖는 재료의 막, 예를 들면, 실리콘 질화막을 CVD법에 의해 예를 들면, 400nm정도의 막 두께로 형성한다. As the upper layer insulating film 56, a low lower-layer insulating film 55 than the etching rate of a material having a shield function of the hydrogen membrane, for example, for example, by a silicon nitride film of the CVD method, it is formed to a thickness of about 400nm . 하층 절연막(55) 및 상층 절연막(56)으로 제 4 층간 절연막(57)이 구성된다. 4 is an interlayer insulating film 57 is composed of a lower layer insulating film 55 and upper insulating film 56.

다음에, 상층 절연막(56)의 전체면에 레지스트를 도포하고, 이 레지스트를 리소그래피에 의해 가공하여, 상층 절연막(56)의 패드 전극(54a)의 상방에 정합하는 부위를 노출시키는 개구(58a)를 갖는 레지스트 패턴(58)을 형성한다. Next, the opening (58a) for applying a resist on the entire surface of the upper insulating film 56, and is processed by a resist in a lithographic, exposes the region that matches the upper part of the pad electrode (54a) of the upper layer insulating film 56 to form a resist pattern 58 having a.

이어서, 도 11d에 나타낸 바와 같이, 제 4 층간 절연막(57)을 가공한다. Then, as shown in Figure 11d, a fourth processing the interlayer insulating layer 57.

상세하게는, 레지스트 패턴(58)을 마스크로 하여, 패드 전극(54a)을 에칭 스톱퍼로서 이용하여, 제 4 층간 절연막(57), 여기서는 상층 절연막(56) 및 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))를 드라이 에칭한다. Specifically, by using the resist pattern 58 as a mask, using a pad electrode (54a) as an etching stopper, the fourth upper portion of the interlayer insulating layer 57, in which the upper insulating film 56 and the lower-layer insulating film 55 ( in the example of Figure 6c and the dry-etching the insulating film (55b)). 이 때 제 4 층간 절연막(57)에는, 레지스트 패턴(58)의 개구(58a)를 따라서 패드 전 극(54a)의 표면의 일부를 노출시키는 개구(57a)가 형성된다. At this time, the fourth interlayer insulating layer 57, and an opening (57a) is formed that exposes a portion of the surface of the pad electrode (54a) along the opening (58a) of the resist pattern 58.

그 후, 회화 처리 등에 의해 레지스트 패턴(58)을 제거한다. That by then, painting treatment, etc. to remove the resist pattern 58.

이어서, 도 11e에 나타낸 바와 같이, Al막(60)을 형성한다. Then, as shown in Figure 11e, to form the Al film 60.

상세하게는, 개구(57a) 내를 포함하는 제 4 층간 절연막(57) 위에, 내습성의 금속, 여기서는 Al을 재료로 하여, 예를 들면, 증착법에 의해 Al을 퇴적해서 Al막(60)을 형성한다. Specifically, the opening (57a), a fourth interlayer insulating layer 57 over the metal of the moisture resistant, in this case by the Al in the material, e.g., Al film 60 is deposited a Al by vapor deposition including in the forms. 이 경우, Al막(60)을 개구(57a)의 깊이보다도 두꺼운 막 두께, 예를 들면, 1㎛정도로 형성한다. In this case, the depth of all, for a thick film thickness, for example, of the Al film 60, an opening (57a), is formed so 1㎛. 여기서, 내습성의 금속으로서는, Al 대신에 Al-Cu 등의 Al 합금, Ti나 TiN, TiON, Cu 등을 이용해도 좋다. Here, as the metal of the moisture resistance, may be used an Al alloy, Ti or TiN, TiON, Cu, etc., such as Al-Cu instead of Al.

이어서, 도 11f에 나타낸 바와 같이, Al막(60)을 가공하여 금속 보호막(64)을 형성한다. Then, as shown in FIG. 11f, to process the Al film 60 to form a metal protective layer (64).

상세하게는, 예를 들면, CMP법에 의해 상층 절연막(56)을 스톱퍼로 하여, 상층 절연막(56)의 표면이 노출될 때까지 Al막(60)을 표면 연마한다. Specifically, for example, on the stopper, the upper layer insulating film 56 by the CMP method, the surface polishing the Al film 60 until the surface of the upper insulating film 56 is exposed. 이 때, 개구(57a) 내만을 충전하도록 Al막(60)이 남고, 패드 전극(54a) 위에서 이것과 전기적으로 접속되어 이루어지는 금속 보호막(64)이 형성된다. At this time, the opening (57a) in only the Al film 60 so as to remain charged, is connected on the pad electrode (54a) thereto and electrically the metallic protective layer 64 is formed is made. 여기서, 외부와의 전기적 접속을 도모하기 위한 패드 전극이, 패드 전극(54a)과 금속 보호막(64)이 적층된 2층 구조로 형성되어 있어, 패드 전극으로서의 기능은 실제상에서는 금속 보호막(64)이 담당하게 된다. Here, the pad electrodes to achieve electrical connection with the outside the pad electrode (54a) and the metal protecting film (64) are here formed as a laminated two-layer structure, as the pad electrode-on is metal protecting film (64) On actual be responsible.

변형예 3에서는, 하층 절연막(55)의 표면이 평탄화되어 있고, 금속 보호막(64)을 형성할 때에 상기한 바와 같이 CMP법을 사용할 수 있다. In the third modification, the surface of the lower-layer insulating film 55 is planarized, it is possible to use a CMP process as described above in forming the metal protecting film (64). 이 경우, 하층 절연막(55) 위에 형성되는 상층 절연막(56)과, 금속 보호막(64)이 동일 평면을 형 성하도록 표면 평탄화된다. In this case, the lower-layer insulating film 55, the upper layer insulating film 56 and a metal protection film 64 is formed on the planarized surface to form the same plane property. 그 때문에, 상층 절연막(56) 및 금속 보호막(64)은 모두 커버리지가 우수하고, 균일한 막 두께로 형성된다. For this reason, the upper layer insulating film 56 and a metal protection film 64 has both the coverage is excellent, and is formed to a uniform film thickness. 이 경우, 금속 보호막(64)의 예를 들면, 패키징시에서의 손상에 대한 내성이 대폭 향상된다. In this case, for example, a metal protection film 64, the resistance to damage at the time of packaging is significantly enhanced. 이와 같이, 상층 절연막(56) 및 금속 보호막(64)이 커버리지가 우수한 상태로 형성됨으로써, 상층 절연막(56) 및 금속 보호막(64)의 물·수소의 차폐 기능을 최대한으로 발휘시킬 수 있다. In this way, whereby the upper layer insulation film 56 and a metal protection film 64 is formed of a high-coverage condition, it is possible to exhibit a shielding function of the water, the hydrogen of the upper layer insulating film 56 and a metal protection film 64 as much as possible. 이 구성에 의해, 강유전체 커패시터 구조(30)의 특성 열화를 확실히 방지하는 것이 가능해진다. With this configuration, it is possible to reliably prevent deterioration of the characteristics of the ferroelectric capacitor structure (30).

이어서, 도 11g에 나타낸 바와 같이, 금속 보호막(64)의 주위를 덮는 상부 보호층(61)을 형성한다. Then, also form an upper protective layer 61 for covering the periphery of the metallic shields 64, as shown in Fig. 11g.

상세하게는, 우선, 금속 보호막(64)을 덮도록 상층 절연막(56) 위에 상부 보호층(61)을 형성한다. Specifically, first, to form an upper layer insulating film 56, an upper protective layer (61) over to cover the metal protecting film (64). 상부 보호층(61)으로서는, 예를 들면, 재료로서 폴리이미드를 사용하여 퇴적한다. As the upper protective layer 61, for example, it is deposited by using the polyimide as a material.

다음에, 금속 보호막(64)의 표면을 노출시키도록, 상부 보호층(61)에 개구(61a)를 형성한다. Next, so as to expose the surface of the metal protective layer 64, thereby forming an opening (61a) in the upper protective layer 61. 이상에 의해, FeRAM을 완성시킨다. From the above, the FeRAM is completed.

이상 설명한 바와 같이, 변형예 3에 의하면, 비교적 간이한 구성으로 물·수소의 내부 침입을 확실히 방지하여, 강유전체 커패시터 구조(3O)의 고성능을 유지하는 신뢰성 높은 FeRAM이 실현된다. As described above, according to Modification 3, in a relatively simple configuration to surely prevent the internal entry of water and hydrogen, a highly reliable FeRAM to maintain high performance of a ferroelectric capacitor structure (3O) it is realized.

[변형예 4] [Modification 4]

본 예에서는, 제 1 실시예에서 개시한 FeRAM의 구성에 있어서, 금속 보호막의 형성 형태가 다르다. In this example, according to the first embodiment of the FeRAM configuration disclosed in the embodiment, different from the type of metal forming the protective film.

도 12는 변형예 4에 의한 FeRAM의 제조 방법 중, 주요 공정을 나타낸 개략 단면도이다. 12 is a schematic cross-sectional view showing a main process of the method for manufacturing a FeRAM according to the fourth modified example.

우선, 제 1 실시예와 마찬가지로, 도 1a∼도 1d, 도 2a∼도 2d, 도 3a, 도 3b 및 도 4(도 5a)의 각 공정을 거쳐서, MOS 트랜지스터(20), 강유전체 커패시터 구조(30), 제 1 배선(45), 제 2 배선(54) 등을 형성한다. First, like the first embodiment, FIG. 1a~ Figure 1d, Figure 2a~ Figure 2d, Figure 3a, 3b and through the respective processes, MOS transistor 20 in Fig. 4 (Fig. 5a), a ferroelectric capacitor structure (30 ), to form a first wire 45, the second wiring 54 and the like.

이어서, 도 5b와 마찬가지로, 도 12a에 나타낸 바와 같이, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. Then, as in Figure 5b, to form a lower-layer insulating film 55, so as to cover the second wiring 54. As shown in Figure 12a.

상세하게는, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. Specifically, it forms a lower-layer insulating film 55, so as to cover the second wiring (54). 하층 절연막(55)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적한다. As the lower-layer insulating film 55, for example, depositing a silicon oxide film by the CVD method using the TEOS to a thickness of embedding a second wire (54). 이 때, 하층 절연막(55)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다. At this time, the surface of the lower-layer insulating film 55 is a concave-convex shape reflecting the shape of the second wiring (54).

이어서, 도 12b에 나타낸 바와 같이, 하층 절연막(55)의 표면을 평탄화한다. Then, as shown in Figure 12b, to planarize the surface of the lower-layer insulating film 55.

상세하게는, 예를 들면, CMP법에 의해 하층 절연막(55)의 표면을 평탄화한다. Specifically, for example, to planarize the surface of the lower-layer insulating film 55 by the CMP method. 이 CMP에서, 제 2 배선(54)의 표면이 노출되지 않는 한도에서 하층 절연막(55)이 소정 막 두께, 예를 들면 100nm정도가 되도록, 하층 절연막(55)을 표면 연마한다. In this CMP, the lower layer is not exposed in the insulating cap 55, the surface of the second wiring 54 is such that the example about 100nm a predetermined thickness, for example, the surface polished to a lower layer insulating film 55.

여기서, 제 1 실시예와 마찬가지로, 표면이 평탄한 하층 절연막(55)을 형성할 때에, 도 12a 및 도 12b의 공정 대신에 도 6과 같이 해도 좋다. Here, the first as in the embodiment, when the surface form a flat lower layer insulating film 55, may be as shown in Fig instead of the process of FIG. 12a and FIG. 12b 6.

이어서, 도 12c에 나타낸 바와 같이, 상층 절연막(56), 상부 보호층(61) 및 레지스트 패턴(58)을 형성한다. Then, as shown in Figure 12c, to form the upper layer insulating film 56, an upper protective layer 61 and the resist pattern 58.

상세하게는, 우선, 하층 절연막(55) 위에 상층 절연막(56)을 형성한다. Specifically, first, on the lower layer insulating film 55 formed in the upper insulating film 56. 상층 절연막(56)으로서는, 하층 절연막(55)보다도 에칭 레이트가 낮고 수소의 차폐 기능을 갖는 재료의 막, 예를 들면, 실리콘 질화막을 CVD법에 의해 예를 들면, 400nm정도의 막 두께로 형성한다. As the upper layer insulating film 56, a low lower-layer insulating film 55 than the etching rate of a material having a shield function of the hydrogen membrane, for example, for example, by a silicon nitride film of the CVD method, it is formed to a thickness of about 400nm . 하층 절연막(55) 및 상층 절연막(56)으로 제 4 층간 절연막(57)이 구성된다. 4 is an interlayer insulating film 57 is composed of a lower layer insulating film 55 and upper insulating film 56.

다음에, 상층 절연막(56) 위에 상부 보호층(61)을 형성한다. Thereafter, an upper protective layer 61 on the upper insulating film 56. 상부 보호층(61)으로서는, 예를 들면, 재료로서 폴리이미드를 사용하여 퇴적한다. As the upper protective layer 61, for example, it is deposited by using the polyimide as a material.

다음에, 상부 보호층(61)의 전체면에 레지스트를 도포하고, 이 레지스트를 리소그래피에 의해 가공하여, 상부 보호층(61)의 패드 전극(54a)의 상방에 정합하는 부위를 노출시키는 개구(58a)를 갖는 레지스트 패턴(58)을 형성한다. Next, an opening for applying a resist on the entire surface of the upper protective layer 61, is processed by a resist in a lithographic, exposes the region that matches the upper part of the pad electrode (54a) of the upper protective layer 61 ( 58a) to form a resist pattern 58 having a.

이어서, 도 12d에 나타낸 바와 같이, 상부 보호층(61) 및 제 4 층간 절연막(57)을 가공한다. Then, as shown in Figure 12d, and processing an upper protective layer 61 and the fourth interlayer insulating layer 57.

상세하게는, 레지스트 패턴(58)을 마스크로 하여, 패드 전극(54a)을 에칭 스톱퍼로서 사용하여, 상부 보호층(61) 및 제 4 층간 절연막(57)을 드라이 에칭한다. Specifically, by using the resist pattern 58 as a mask, by using the electrode pad (54a) as an etching stopper, the dry-etching the upper protective layer 61 and the fourth interlayer insulating layer 57. 여기서, 제 4 층간 절연막(57)에 대해서는, 상층 절연막(56) 및 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))가 에칭된다. Here, the fourth for the interlayer insulating layer 57, the upper layer insulating film 56, and (in the example of Figure 6c insulating film (55b)) the upper portion of the lower-layer insulating film 55 is etched. 이 때 상부 보호층(61) 및 제 4 층간 절연막(57)에는, 레지스트 패턴(58)의 개구(58a)를 따라서 패드 전극(54a)의 표면의 일부를 노출시키는 개구(57b)가 형성된다. At this time, the upper protective layer 61 and the fourth interlayer insulating layer 57, and an opening (57b) exposing a portion of the surface of the pad electrode (54a) along the opening (58a) of the resist pattern 58 is formed.

그 후, 회화 처리 등에 의해 레지스트 패턴(58)을 제거한다. That by then, painting treatment, etc. to remove the resist pattern 58.

이어서, 도 12e에 나타낸 바와 같이, Al막(60)을 형성한다. Then, as shown in Figure 12e, to form the Al film 60.

상세하게는, 개구(57b) 내를 포함하는 상부 보호층(61) 위에, 내습성의 금속, 여기서는 Al을 재료로 하여, 예를 들면, 증착법에 의해 Al을 퇴적하여 Al막(60)을 형성한다. Specifically, the opening (57b) on the upper protective layer 61 including in the metal of the moisture resistant, in this case by the Al in the material, for example, by depositing Al by vapor deposition to form the Al film 60 do. 이 경우, Al막(60)을 개구(57b)의 깊이보다도 두꺼운 막 두께, 예를 들면, 100㎛정도로 형성한다. In this case, the depth of all, for a thick film thickness, for example, of the Al film 60, an opening (57b), are formed so 100㎛. 여기서, 내습성의 금속으로서는, Al 대신에 Al-Cu 등의 Al 합금, Ti나 TiN, TiON, Cu 등을 이용해도 좋다. Here, as the metal of the moisture resistance, may be used an Al alloy, Ti or TiN, TiON, Cu, etc., such as Al-Cu instead of Al.

이어서, 도 12f에 나타낸 바와 같이, Al막(60)을 가공하여 금속 보호막(65)을 형성한다. Then, as shown in FIG. 12f, to process the Al film 60 to form a metal protective layer (65).

상세하게는, 예를 들면, CMP법에 의해 상부 보호층(61)을 스톱퍼로 하여, 상부 보호층(61)의 표면이 노출될 때까지 Al막(60)을 표면 연마한다. Specifically, for example, by the upper protective layer 61 by CMP as a stopper, and polishing the surface of the Al film 60 until the surface of the upper protective layer 61 it is exposed. 이 때, 개구(57b) 내만을 충전하도록 Al막(60)이 남고, 패드 전극(54a) 위에서 이것과 전기적으로 접속되어 이루어지는 금속 보호막(65)이 형성된다. At this time, the opening (57b) only in the Al film 60 so as to remain charged, is connected on the pad electrode (54a) thereto and electrically the metallic protective layer 65 is formed is made. 여기서, 외부와의 전기적 접속을 도모하기 위한 패드 전극이, 패드 전극(54a)과 금속 보호막(65)이 적층된 2층 구조로 형성되어 있어, 패드 전극으로서의 기능은 실제상에서는 금속 보호막(65)이 담당하게 된다. Here, the pad electrodes to achieve electrical connection with the outside, there is formed a pad electrode (54a) and a metal protection film 65 are laminated two-layer structure, as the pad electrode-on is metal On physical protection film 65 is be responsible.

이상에 의해, FeRAM을 완성시킨다. From the above, the FeRAM is completed.

변형예 4에서는, 하층 절연막(55)의 표면이 평탄화되어 있고, 금속 보호막(65)을 형성할 때에 상기한 바와 같이 CMP법을 사용할 수 있다. Modification 4, and the surface of the lower-layer insulating film 55 is planarized, it is possible to use a CMP process as described above in forming the metal protecting film (65). 이 경우, 하층 절연막(55) 위에 상층 절연막(56)을 통해서 형성되는 상부 보호층(61)과, 금속 보호막(65)이 동일 평면을 형성하도록 표면 평탄화된다. In this case, the lower-layer insulating film 55 on the upper protective layer 61 is formed through the upper insulating film 56 and a metal protection film 65 is planarized surface to form the same plane. 그 때문에, 상층 절연막(56), 상부 보호층(61) 및 금속 보호막(65)은 모두 커버리지가 우수하고, 균일한 막 두께로 형성된다. For this reason, the upper layer insulating film 56, an upper protective layer 61 and a metal protection film 65 has both the coverage is excellent, and is formed to a uniform film thickness. 따라서, 금속 보호막(65)의 예를 들면, 패키징시에서의 손상에 대한 내성이 대폭 향상된다. Thus, for example, a metal protection film 65, the resistance to damage at the time of packaging is significantly enhanced. 이와 같이, 상층 절연막(56), 상부 보호층(61) 및 금속 보호막(65)이 커버리지가 우수한 상태로 형성됨으로써, 상층 절연막(56) 및 금속 보호막(65)의 물·수소의 차폐 기능을 최대한으로 발휘시킬 수 있다. Thus, the most of the upper layer insulating film 56, an upper protective layer 61 and the metal protecting film (65) shielding the water and the hydrogen of this by being formed of a high-coverage condition, the upper layer insulating film 56 and the metal protecting film (65) as it can be exhibited. 이 구성에 의해, 강유전체 커패시터 구조(30)의 특성 열화를 확실히 방지하는 것이 가능해진다. With this configuration, it is possible to reliably prevent deterioration of the characteristics of the ferroelectric capacitor structure (30).

그런데, FeRAM의 제조 공정에서, 패드 전극의 기능을 검사하기 위해서 프로브 침을 패드 전극(본 예의 경우, 금속 보호막(65))에 접촉시키는 것(침 접촉)이 필요하다. By the way, in the manufacturing process of the FeRAM, the probes in order to check the function of the pad electrode pad electrodes (in the case of this example, a metal protection film 65) is necessary to (contact needle) into contact with. 이 침 접촉에 의해, 패드 전극의 표면에 약간 흠집 등의 접촉 자국이 생기는 경우가 있다. By a needle contact, there is a case on the surface of the electrode pad caused by its contact with, such as a few scratches. 이 접촉 자국이 생겨도 패드 전극의 도전성 및 배선과의 접속성을 충분히 확보하기 위해서는, 패드 전극을 어느 정도 두껍게 형성할 필요가 있다. In order to contact the station even if there is sufficient connectivity with the electrode pad and the conductive wire, the pad electrodes need to be formed thicker to some extent.

변형예 4에서는, 금속 보호막(65)은 하층 절연막(55)의 상층 부위, 상층 절연막(56) 및 상부 보호층(61)의 총계 막 두께와 동등한 깊이로 형성된 개구(57b)와 동일한 막 두께로 형성되어 있다. In Modification 4, the metal protective layer 65 has the same thickness as the upper portion, the upper insulating film 56 and the total film opening (57b) formed to a depth equal to the thickness of the upper protective layer 61 of the lower-layer insulating film 55 It is formed. 이와 같이, 금속 보호막(65)은 적극적으로 두껍게 형성되어 있어, 침 접촉에 의해 금속 보호막(65)의 표면에 접촉 자국이 생겼다고 해도, 금속 보호막(65)의 도전성 및 배선과의 접속성을 충분히 확보할 수 있다. Thus, the metal protective layer 65 is here formed positively thickened, even if the contact mark ugly on the surface of the metal protecting film (65) by a needle contact, sufficient connectivity between the conductive and the wiring of the metal protecting film (65) can do.

이상 설명한 바와 같이, 변형예 4에 의하면, 비교적 간이한 구성으로 물·수소의 내부 침입을 확실히 방지하여, 강유전체 커패시터 구조(30)의 고성능을 유지하는 신뢰성 높은 FeRAM이 실현된다. As described above, according to the modified example 4, to reliably prevent the intrusion of a relatively simple configuration inside the water, hydrogen, a highly reliable FeRAM to maintain high performance of a ferroelectric capacitor structure (30) is realized.

[변형예 5] [Modification 5]

본 예에서는, 제 1 실시예에서 개시한 FeRAM의 구성에 있어서, 금속 보호막의 형성 형태가 다르다. In this example, according to the first embodiment of the FeRAM configuration disclosed in the embodiment, different from the type of metal forming the protective film.

도 13은 변형예 5에 의한 FeRAM의 제조 방법 중, 주요 공정을 나타낸 개략 단면도이다. 13 is a schematic cross-sectional view showing a main process of the method for manufacturing a FeRAM according to a modified example 5.

우선, 제 1 실시예와 마찬가지로, 도 1a∼도 1d, 도 2a∼도 2d, 도 3a, 도 3b 및 도 4(도 5a)의 각 공정을 거쳐서, MOS 트랜지스터(20), 강유전체 커패시터 구조(30), 제 1 배선(45), 제 2 배선(54) 등을 형성한다. First, like the first embodiment, FIG. 1a~ Figure 1d, Figure 2a~ Figure 2d, Figure 3a, 3b and through the respective processes, MOS transistor 20 in Fig. 4 (Fig. 5a), a ferroelectric capacitor structure (30 ), to form a first wire 45, the second wiring 54 and the like.

이어서, 도 5b와 마찬가지로 도 13a에 나타낸 바와 같이, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. Then, to form a lower-layer insulating film 55 as shown in Figure 13a, like in Fig 5b, so as to cover the second wiring (54).

상세하게는, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. Specifically, it forms a lower-layer insulating film 55, so as to cover the second wiring (54). 하층 절연막(55)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적한다. As the lower-layer insulating film 55, for example, depositing a silicon oxide film by the CVD method using the TEOS to a thickness of embedding a second wire (54). 이 때, 하층 절연막(55)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다. At this time, the surface of the lower-layer insulating film 55 is a concave-convex shape reflecting the shape of the second wiring (54).

이어서, 도 13b에 나타낸 바와 같이, 하층 절연막(55)의 표면을 평탄화한다. Then, as shown in Figure 13b, to planarize the surface of the lower-layer insulating film 55.

상세하게는, 예를 들면, CMP법에 의해 하층 절연막(55)의 표면을 평탄화한다. Specifically, for example, to planarize the surface of the lower-layer insulating film 55 by the CMP method. 이 CMP에서, 제 2 배선(54)의 표면이 노출되지 않는 한도에서 하층 절연막(55)이 소정 막 두께, 예를 들면, 100nm정도가 되도록, 하층 절연막(55)을 표면 연마한다. In this CMP, the lower layer is not exposed in the insulating cap 55, the surface of the second wiring 54 is, for a given thickness, for example, such that about 100nm, and the surface polished to a lower layer insulating film 55.

여기서, 제 1 실시예와 마찬가지로, 표면이 평탄한 하층 절연막(55)을 형성 할 때에, 도 13a 및 도 13b의 공정 대신에 도 6과 같이 해도 좋다. Here, the first as in the embodiment, a flat surface when forming the lower-layer insulating film 55, it may be as shown in Figure 6, instead of the process of FIG. 13a and FIG. 13b.

이어서, 도 13c에 나타낸 바와 같이, 레지스트 패턴(66)을 형성한다. Then, as shown in Figure 13c, to form a resist pattern (66).

상세하게는, 하층 절연막(55)의 전체면에 레지스트를 도포하고, 이 레지스트를 리소그래피에 의해 가공하여, 하층 절연막(55)의 패드 전극(54a)의 상방에 정합하는 부위에 복수의 미세한 개구(66a)를 갖는 레지스트 패턴(66)을 형성한다. Specifically, applying a resist on the entire surface of the lower-layer insulating film 55, and is processed by the resist in the lithography, a plurality of fine to the part that matches the upper part of the pad electrode (54a) of the lower-layer insulating film 55, the opening ( 66a) to form a resist pattern 66 having a.

이어서, 도 13d에 나타낸 바와 같이, 하층 절연막(55)을 가공한다. Then, as shown in Fig. 13d, processing the lower layer insulating film 55.

상세하게는, 레지스트 패턴(66)을 마스크로 하여, 패드 전극(54a)을 에칭 스톱퍼로서 사용하여, 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))를 드라이 에칭한다. Specifically, by using the resist pattern 66 as a mask, using a pad electrode (54a) as an etching stopper, the upper part of the lower-layer insulating film 55 (for example of Figure 6c in the insulating film (55b)) is dry-etched to. 이 때 하층 절연막(55)에는, 레지스트 패턴(66)의 개구(66a)를 따라서 패드 전극(54a)의 표면의 일부를 노출시키는 미세한 복수의 제 1 개구(67a)가 형성된다. At this time, the lower-layer insulating film 55, the first opening (67a) a plurality of fine exposing a portion of the surface of the resist pattern 66, an opening (66a), thus the electrode pads (54a) are formed of.

그 후, 회화 처리 등에 의해 레지스트 패턴(66)을 제거한다. That by then, painting treatment, etc. to remove the resist pattern 66.

이어서, 도 13e에 나타낸 바와 같이, 제 2 개구(67b)를 갖는 상층 절연막(56)을 형성한다. Then, to form a second opening upper insulating film 56 having the (67b) as shown in FIG. 13e.

상세하게는, 우선, 하층 절연막(55) 위에 상층 절연막(56)을 형성한다. Specifically, first, on the lower layer insulating film 55 formed in the upper insulating film 56. 상층 절연막(56)으로서는, 하층 절연막(55)보다도 에칭 레이트가 낮고 수소의 차폐 기능을 갖는 재료의 막, 예를 들면, 실리콘 질화막을 CVD법에 의해 예를 들면, 400nm정도의 막 두께로 형성한다. As the upper layer insulating film 56, a low lower-layer insulating film 55 than the etching rate of a material having a shield function of the hydrogen membrane, for example, for example, by a silicon nitride film of the CVD method, it is formed to a thickness of about 400nm . 하층 절연막(55) 및 상층 절연막(56)으로 제 4 층간 절연막(57)이 구성된다. 4 is an interlayer insulating film 57 is composed of a lower layer insulating film 55 and upper insulating film 56.

다음에, 이 상층 절연막(56)을 레지스트 패턴(도시 생략)을 이용한 드라이 에칭에 의해 가공하여, 제 1 개구(67a)와 정합한 부위에서 이들 제 1 개구(67a)와 일체화되는 제 2 개구(67b)를 형성한다. Next, the processing by the upper layer insulating film 56 in the dry etching using a resist pattern (not shown), the first opening (67a) in a matching portion a second aperture which is integral with these first opening (67a) ( to form 67b).

그 후, 회화 처리 등에 의해 상기의 레지스트 패턴을 제거한다. That by then, painting treatment, etc. is removed, a resist pattern of the.

이어서, 도 13f에 나타낸 바와 같이, 금속 보호막(68)을 형성한다. Next, FIG forming a metallic protective layer 68, as shown in 13f.

변형예 5에서는, 상술한 제 1 및 제 2 개구(67a, 67b)의 형성 공정을 포함하는 소위 대머신법(여기서는 듀얼 대머신법)에 의해 금속 보호막(68)을 형성한다. In Modification 5, a metal protecting film (68) by a so-called damascene method (in this case a dual damascene method), including the step of forming the above-described first and second openings (67a, 67b).

상세하게는, 우선, 일체의 홈이 되어 이루어지는 제 1 및 제 2 개구(67a, 67b)의 벽면에 예를 들면, Ta를 가령, MOCVD법에 의해 퇴적해서 배리어막(도시 생략)을 형성하고, 이어서 배리어 막 위에 도금 시드막(도시 생략)을 형성한 후, 도금법에 의해 제 1 및 제 2 개구(67a, 67b) 내를 매립하도록 내습성의 금속, 여기서는 Cu(또는 Cu 합금 등)를 퇴적한다. Specifically, first, for example, to the wall surface of the first and second openings formed is the groove of the integral (67a, 67b), is deposited by a Ta, for example, the MOCVD method to form a barrier film (not shown), is then deposited a first and second openings (67a, 67b), the metal of the moisture resistant so as to fill the inside, in which Cu (or Cu alloy) by after forming a barrier film plating seed film (not shown) over, plating . 그 후, 상층 절연막(56)을 스톱퍼로 하여 Cu의 표층(및 도금 시드막)을 CMP법에 의해 제거하고, Cu에 의해 제 1 및 제 2 개구(67a, 67b) 내를 충전하여, 패드 전극(54a) 위에서 이것과 전기적으로 접속되어 이루어지는 금속 보호막(68)을 형성한다. Thereafter, the upper layer insulating film 56 as a stopper to the surface layer of the Cu (and a plating seed layer) is removed by the CMP method, and the charge within the first and second openings (67a, 67b) by the Cu, the pad electrode (54a) to form a metallic protective layer 68 is formed is connected to this electrically above. 여기서, 외부와의 전기적 접속을 도모하기 위한 패드 전극이, 패드 전극(54a)과 금속 보호막(68)이 적층된 2층 구조로 형성되어 있어, 패드 전극으로서의 기능은 실제상에서는 금속 보호막(68)이 담당하게 된다. Here, the pad electrodes to achieve electrical connection with the outside is, there is formed a pad electrode (54a) and a metal protection film 68 is a two-layer structure are stacked, as the pad electrode-on is metal shields On actual 68 is be responsible.

변형예 5에서는, 하층 절연막(55)의 표면이 평탄화되어 있고, 금속 보호막(68)을 형성할 때에 상기한 바와 같이 대머신법을 이용할 수 있다. Modification 5 In, and the surface of the lower-layer insulating film 55 is planarized, a damascene method may be used as described above in forming the metal protecting film (68). 이 경우, 하층 절연막(55) 위에 형성되는 상층 절연막(56)과, 금속 보호막(68)이 동일 평면을 형성하도록 표면 평탄화된다. In this case, the lower-layer insulating film 55, the upper layer insulating film 56 and a metal protection film 68 is formed on the planarized surface to form the same plane. 그 때문에, 상층 절연막(56) 및 금속 보호막(68)은 모두 커버리지가 우수하고, 균일한 막 두께로 형성된다. For this reason, the upper layer insulating film 56 and a metal protection film 68 are both coverage is excellent, and is formed to a uniform film thickness. 이 경우, 금속 보호막(68)의 예를 들면, 패키징시에서의 손상에 대한 내성이 대폭 향상된다. In this case, for example, a metal protection film 68, the resistance to damage at the time of packaging is significantly enhanced. 이와 같이, 상층 절연막(56) 및 금속 보호막(68)이 커버리지가 우수한 상태로 형성됨으로써, 상층 절연막(56) 및 금속 보호막(68)의 물·수소의 차폐 기능을 최대한으로 발휘시킬 수 있다. In this way, whereby the upper layer insulation film 56 and a metal protection film 68 is formed of a high-coverage condition, it is possible to exhibit a shielding function of the water, the hydrogen of the upper layer insulating film 56 and a metal protection film 68 as much as possible. 이 구성에 의해, 강유전체 커패시터 구조(30)의 특성 열화를 확실히 방지하는 것이 가능해진다. With this configuration, it is possible to reliably prevent deterioration of the characteristics of the ferroelectric capacitor structure (30).

또한, 변형예 5에서는, 금속 보호막(68)은, 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))에 형성된 제 1 개구(67a) 내의 Cu를 통하여 패드 전극(54a)과 접속되어 있다. Further, in the modified example 5, the metallic protective layer 68, a pad electrode (54a) via the Cu in the (in the example of Figure 6c insulating film (55b)) the upper portion of the lower insulating film 55, the first opening (67a) formed in the and it is connected. 이와 같이, 금속 보호막(68)은 패드 전극(54a)과 적극적으로 이간되도록 형성되어 있고, 패드 전극의 기능 검사시의 침 접촉에 의해 금속 보호막(65)의 표면에 접촉 자국이 생겼다고 해도, 제 1 개구(67a) 내의 Cu에까지 접촉 자국이 미칠 우려는 없어, 패드 전극(54a) 및 금속 보호막(65)의 패드 전극으로서의 도전성 및 배선과의 접속성을 충분히 확보할 수 있다. Thus, the metal protective layer 68, a pad electrode (54a) and is formed to be positively separated into, if by the needle contact when the pad electrode function check the contact station ugly on the surface of the metal protective layer 65, a first Cu a fear that contact marks have far in the opening (67a) is not, a pad electrode (54a) and the connection of the electrode pads and as electrically conductive wires and a metal protection film 65 can be sufficiently secured.

이어서, 도 13g에 나타낸 바와 같이, 금속 보호막(68)의 주위를 덮는 상부 보호층(61)을 형성한다. Then, also form the upper protective layer 61 for covering the periphery of 13g, as shown in, the metal protective layer (68).

상세하게는, 우선, 금속 보호막(68)을 덮도록 상층 절연막(56) 위에 상부 보호층(61)을 형성한다. Specifically, first, to form an upper layer insulating film 56, an upper protective layer (61) over to cover the metal protecting film (68). 상부 보호층(61)으로서는, 예를 들면, 재료로서 폴리이미드를 사용하여 퇴적한다. As the upper protective layer 61, for example, it is deposited by using the polyimide as a material.

다음에, 금속 보호막(68)의 표면을 노출시키도록, 상부 보호층(61)에 개 구(61a)를 형성한다. Next, so as to expose the surface of the metal protective layer 68, to form the districts (61a) on the upper protective layer 61. 이상에 의해, FeRAM을 완성시킨다. From the above, the FeRAM is completed.

이상 설명한 바와 같이, 변형예 5에 의하면, 비교적 간이한 구성으로 물·수소의 내부 침입을 확실히 방지하여, 강유전체 커패시터 구조(30)의 고성능을 유지하는 신뢰성 높은 FeRAM이 실현된다. As described above, according to the modified example 5, to reliably prevent the intrusion of a relatively simple configuration inside the water, hydrogen, a highly reliable FeRAM to maintain high performance of a ferroelectric capacitor structure (30) is realized.

[변형예 6] [Modification 6]

본 예에서는, 제 1 실시예에서 개시한 FeRAM의 구성에 있어서, 금속 보호막의 형성 형태가 다르다. In this example, according to the first embodiment of the FeRAM configuration disclosed in the embodiment, different from the type of metal forming the protective film.

도 14는 변형예 6에 의한 FeRAM의 제조 방법 중, 주요 공정을 나타낸 개략 단면도이다. 14 is a schematic cross-sectional view showing a main process of the method for manufacturing a FeRAM according to a modified example 6.

우선, 제 1 실시예와 마찬가지로, 도 1a∼도 1d, 도 2a∼도 2d, 도 3a, 도 3b 및 도 4(도 5a)의 각 공정을 거쳐서, MOS 트랜지스터(20), 강유전체 커패시터 구조(30), 제 1 배선(45), 제 2 배선(54) 등을 형성한다. First, like the first embodiment, FIG. 1a~ Figure 1d, Figure 2a~ Figure 2d, Figure 3a, 3b and through the respective processes, MOS transistor 20 in Fig. 4 (Fig. 5a), a ferroelectric capacitor structure (30 ), to form a first wire 45, the second wiring 54 and the like.

이어서, 도 5b와 마찬가지로, 도 14a에 나타낸 바와 같이, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. Then, as in Figure 5b, to form a lower-layer insulating film 55, so as to cover the second wiring 54. As shown in Figure 14a.

상세하게는, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. Specifically, it forms a lower-layer insulating film 55, so as to cover the second wiring (54). 하층 절연막(55)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적한다. As the lower-layer insulating film 55, for example, depositing a silicon oxide film by the CVD method using the TEOS to a thickness of embedding a second wire (54). 이 때, 하층 절연막(55)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다. At this time, the surface of the lower-layer insulating film 55 is a concave-convex shape reflecting the shape of the second wiring (54).

이어서, 도 14b에 나타낸 바와 같이, 하층 절연막(55)의 표면을 평탄화한다. Then, as shown in Figure 14b, to planarize the surface of the lower-layer insulating film 55.

상세하게는, 예를 들면, CMP법에 의해 하층 절연막(55)의 표면을 평탄화한 다. Specifically, for example, the flattened surface of the lower-layer insulating film 55 by the CMP method. 이 CMP에서, 제 2 배선(54)의 표면이 노출되지 않는 한도에서 하층 절연막(55)이 소정 막 두께, 예를 들면, 100nm정도가 되도록, 하층 절연막(55)을 표면 연마한다. In this CMP, the lower layer is not exposed in the insulating cap 55, the surface of the second wiring 54 is, for a given thickness, for example, such that about 100nm, and the surface polished to a lower layer insulating film 55.

여기서, 제 1 실시예와 마찬가지로, 표면이 평탄한 하층 절연막(55)을 형성할 때에, 도 14a 및 도 14b의 공정 대신에 도 6과 같이 해도 좋다. Here, the first as in the embodiment, when the surface form a flat lower layer insulating film 55, may be as shown in Fig instead of the process of FIG. 14a and FIG. 14b 6.

이어서, 도 14c에 나타낸 바와 같이, 상층 절연막(56) 및 레지스트 패턴(66)을 형성한다. Then, as shown in Figure 14c, to form the upper layer insulating film 56 and the resist pattern 66.

상세하게는, 우선, 하층 절연막(55) 위에 상층 절연막(56)을 형성한다. Specifically, first, on the lower layer insulating film 55 formed in the upper insulating film 56. 상층 절연막(56)으로서는, 하층 절연막(55)보다도 에칭 레이트가 낮고 수소의 차폐 기능을 갖는 재료의 막, 예를 들면, 실리콘 질화막을 CVD법에 의해 예를 들면, 400nm정도의 막 두께로 형성한다. As the upper layer insulating film 56, a low lower-layer insulating film 55 than the etching rate of a material having a shield function of the hydrogen membrane, for example, for example, by a silicon nitride film of the CVD method, it is formed to a thickness of about 400nm . 하층 절연막(55) 및 상층 절연막(56)으로 제 4 층간 절연막(57)이 구성된다. 4 is an interlayer insulating film 57 is composed of a lower layer insulating film 55 and upper insulating film 56.

다음에, 상층 절연막(56)의 전체면에 레지스트를 도포하고, 이 레지스트를 리소그래피에 의해 가공하여, 상층 절연막(56)의 패드 전극(54a)의 상방에 정합하는 부위에 복수의 미세한 개구(66a)를 갖는 레지스트 패턴(66)을 형성한다. Next, applying a resist on the entire surface of the upper insulating film 56, and is processed by the resist in the lithography, a plurality of fine openings on the part that matches the upper part of the pad electrode (54a) of the upper layer insulating film 56 (66a ) to form a resist pattern 66 having a.

이어서, 도 14d에 나타낸 바와 같이, 제 4 층간 절연막(57)을 가공한다. Then, as shown in Figure 14d, a fourth processing the interlayer insulating layer 57.

상세하게는, 레지스트 패턴(66)을 마스크로 하여, 패드 전극(54a)을 에칭 스톱퍼로서 사용하여, 제 4 층간 절연막(57), 여기서는 상층 절연막(56) 및 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))를 드라이 에칭한다. Specifically, by using the resist pattern 66 as a mask, using a pad electrode (54a) as an etching stopper, the fourth upper portion of the interlayer insulating layer 57, in which the upper insulating film 56 and the lower-layer insulating film 55 ( in the example of Figure 6c and the dry-etching the insulating film (55b)). 이 때 제 4 층간 절연막(57)에는, 레지스트 패턴(66)의 개구(66a)를 따라서 패드 전 극(54a)의 표면의 일부를 노출시키는 미세한 복수의 제 1 개구(67c)가 형성된다. At this time, the fourth interlayer insulating layer 57, a first opening (67c), a plurality of fine exposing a portion of the surface of the resist pattern 66, an opening (66a), thus the electrode pads (54a) are formed of.

그 후, 회화 처리 등에 의해 레지스트 패턴(66)을 제거한다. That by then, painting treatment, etc. to remove the resist pattern 66.

이어서, 도 14e에 나타낸 바와 같이, 복수의 제 1 개구(67c)의 주위를 덮는 상부 보호층(61)을 형성한다. Then, as shown in Fig. 14e, forming an upper protective layer 61 for covering the periphery of the plurality of first openings (67c).

상세하게는, 우선, 전체면에 상부 보호층(61)을 형성한다. Specifically, first, to form an upper protective layer 61 on the entire surface. 상부 보호층(61)으로서는, 예를 들면, 재료로서 폴리이미드를 사용하여 퇴적한다. As the upper protective layer 61, for example, it is deposited by using the polyimide as a material.

다음에, 제 1 개구(67c)의 형성 부위를 노출시키도록, 상부 보호층(61)에 개구를 형성한다. Next, so as to expose a formation region of the first opening (67c), and forms an opening in the upper portion protective layer (61). 이 개구가 제 2 개구(67d)가 되고, 제 1 개구(67c)와 정합한 부위에서 이들 제 1 개구(67c)와 일체화되어 있다. In the opening is a second opening (67d), the first opening (67c) and a mating portion are integrated with their first opening (67c).

이어서, 도 14f에 나타낸 바와 같이, 금속 보호막(69)을 형성한다. Next, FIG forming a metallic protective layer 69, as shown in 14f.

변형예 6에서는, 상술한 제 1 및 제 2 개구(67c, 67d)의 형성 공정을 포함하는 소위 대머신법(여기서는 듀얼 대머신법)에 의해 금속 보호막(69)을 형성한다. In Modification 6, a metal protecting film (69) by a so-called damascene method (in this case a dual damascene method), including the step of forming the above-described first and second openings (67c, 67d). 이상에 의해, FeRAM을 완성시킨다. From the above, the FeRAM is completed.

상세하게는, 우선, 일체의 홈이 되어 이루어지는 제 1 및 제 2 개구(67c, 67d)의 벽면에 예를 들면, Ta를 가령, MOCVD법에 의해 퇴적해서 배리어막(도시 생략)을 형성하고, 이어서 배리어막 위에 도금 시드막(도시 생략)을 형성한 후, 도금법에 의해 제 1 및 제 2 개구(67c, 67d) 내를 매립하도록 내습성의 금속, 여기서는 Cu(또는 Cu 합금 등)를 퇴적한다. Specifically, first, for example, to the wall surface of the first and second openings formed is a groove of any (67c, 67d), is deposited by a Ta, for example, the MOCVD method to form a barrier film (not shown), It is then deposited a first and second openings (67c, 67d) of metal of the moisture resistant so as to fill the inside, in which Cu (or Cu alloy) by after forming a barrier film plating seed film (not shown) over, plating . 그 후, 상부 보호층(61)을 스톱퍼로 하여 Cu의 표층(및 도금 시드막)을 CMP법에 의해 제거하고, Cu에 의해 제 1 및 제 2 개구(67c, 67d) 내를 충전하여, 패드 전극(54a) 위에서 이것과 전기적으로 접속되어 이루어지는 금속 보호막(69)을 형성한다. Then, by an upper protective layer 61 as a stopper is removed by a surface layer of the Cu (and a plating seed layer) of the CMP method, and the charge within the first and second openings (67c, 67d) by the Cu, the pad to form a metal protective layer 69 is formed on the electrode connected thereto and electrically (54a). 여기서, 외부와의 전기적 접속을 도모하기 위한 패드 전극이, 패드 전극(54a)과 금속 보호막(69)이 적층된 2층 구조로 형성되어 있어, 패드 전극으로서의 기능은 실제상에서는 금속 보호막(69)이 담당하게 된다. Here, the pad electrodes to achieve electrical connection with the outside is, there is formed a pad electrode (54a) and a metal protection film 69 is a two-layer structure are stacked, as the pad electrode-on is metal shields On actual 69 is be responsible.

또한, 변형예 6에서는, 금속 보호막(69)은 두꺼운(예를 들면, 100㎛정도) 상부 보호층(61)과 동등한 깊이로 형성된 개구(67d)와 동일한 막 두께로 형성되어 있고, 게다가 상층 절연막(56) 및 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))에 형성된 제 1 개구(67c) 내의 Cu를 통하여 패드 전극(54a)과 접속되어 있다. In Modification 6, a metal protection film 69 is formed to the same thickness as the thick opening (67d) (e.g., about 100㎛) formed of equal depth and the upper protective layer 61, plus an upper layer insulating film 56 and is (in the example of Figure 6c insulating film (55b)) the upper portion of the lower-layer insulating film 55 is connected to the first electrode pad opening (54a) through the Cu in the (67c) formed in the. 이와 같이, 금속 보호막(69)은 패드 전극(54a)과 적극적으로 이간되도록 형성되어 있어, 패드 전극의 기능 검사시의 침 접촉에 의해 금속 보호막(69)의 표면에 접촉 자국이 생겼다고 해도, 패드 전극(54a) 및 금속 보호막(69)의 패드 전극으로서의 도전성 및 배선과의 접속성을 충분히 확보할 수 있다. Thus, the metal protection film 69 is a pad electrode (54a) and it is formed to actively separated by, even by a needle contact when the pad electrode function check the contact station ugly on the surface of the metal protective layer 69, a pad electrode (54a) and it can be sufficiently secured connectivity to the pad electrode serving as a conductive wire and the metal protecting film (69).

이상 설명한 바와 같이, 변형예 6에 의하면, 비교적 간이한 구성으로 물·수소의 내부 침입을 확실히 방지하여, 강유전체 커패시터 구조(30)의 고성능을 유지하는 신뢰성 높은 FeRAM이 실현된다. As described above, according to the modified example 6, to reliably prevent the intrusion of a relatively simple configuration inside the water, hydrogen, a highly reliable FeRAM to maintain high performance of a ferroelectric capacitor structure (30) is realized.

[변형예 7] [Modification 7]

본 예에서는, 제 1 실시예의 변형예 2에서 개시한 FeRAM의 구성에 추가하여, 상층 절연막(56)의 형성 형태가 다르다. In this example, the first exemplary modification of the second example added to the configuration disclosed in the FeRAM, the forming shape of the upper layer insulating film 56 is different.

도 15는 변형예 7에 의한 FeRAM의 제조 방법 중, 주요 공정을 나타낸 개략 단면도이다. 15 is a schematic cross-sectional view showing a main process of the method for manufacturing a FeRAM according to a modified example 7.

우선, 제 1 실시예와 마찬가지로, 도 1a∼도 1d, 도 2a∼도 2d, 도 3a, 도 3b 및 도 4(도 5a)의 각 공정을 거쳐서, MOS 트랜지스터(20), 강유전체 커패시터 구조(30), 제 1 배선(45), 제 2 배선(54) 등을 형성한다. First, like the first embodiment, FIG. 1a~ Figure 1d, Figure 2a~ Figure 2d, Figure 3a, 3b and through the respective processes, MOS transistor 20 in Fig. 4 (Fig. 5a), a ferroelectric capacitor structure (30 ), to form a first wire 45, the second wiring 54 and the like.

이어서, 도 5b와 마찬가지로, 도 15a에 나타낸 바와 같이, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. Then, as in Figure 5b, to form a lower-layer insulating film 55, so as to cover the second wiring 54. As shown in Figure 15a.

상세하게는, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. Specifically, it forms a lower-layer insulating film 55, so as to cover the second wiring (54). 하층 절연막(55)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적한다. As the lower-layer insulating film 55, for example, depositing a silicon oxide film by the CVD method using the TEOS to a thickness of embedding a second wire (54). 이 때, 하층 절연막(55)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다. At this time, the surface of the lower-layer insulating film 55 is a concave-convex shape reflecting the shape of the second wiring (54).

이어서, 도 15b에 나타낸 바와 같이, 하층 절연막(55)의 표면을 평탄화한다. Then, as shown in Figure 15b, to planarize the surface of the lower-layer insulating film 55.

상세하게는, 예를 들면, CMP법에 의해 하층 절연막(55)의 표면을 평탄화한다. Specifically, for example, to planarize the surface of the lower-layer insulating film 55 by the CMP method. 이 CMP에서, 제 2 배선(54)의 표면이 노출되지 않는 한도에서 하층 절연막(55)이 소정 막 두께, 예를 들면, 100nm정도가 되도록, 하층 절연막(55)을 표면 연마한다. In this CMP, the lower layer is not exposed in the insulating cap 55, the surface of the second wiring 54 is, for a given thickness, for example, such that about 100nm, and the surface polished to a lower layer insulating film 55.

여기서, 제 1 실시예와 마찬가지로, 표면이 평탄한 하층 절연막(55)을 형성할 때에, 도 15a 및 도 15b의 공정 대신에 도 6과 같이 해도 좋다. Here, the first as in the embodiment, a flat surface when forming the lower-layer insulating film 55, it may be as shown in Figure 6, instead of the process of Figs. 15a and 15b.

이어서, 도 15c에 나타낸 바와 같이, 하층 절연막(55)에 개구(55a)를 형성한 후, 상층 절연막(56)을 형성한다. Then, to form, after forming an opening (55a) on the lower layer insulating film 55, the upper layer insulating film 56 as shown in Figure 15c.

상세하게는, 우선, 소정의 레지스트 패턴(도시 생략)을 이용해서 하층 절연막(55)을 가공하여, 패드 전극(54a)의 표면의 일부를 노출시키는 개구(80)를 형성 한다. Specifically, first, using a predetermined resist pattern (not shown) by processing the lower layer insulating film 55, to form an opening 80 that exposes a portion of the surface of the pad electrode (54a).

다음에, 개구(80)의 내벽면을 덮도록 하층 절연막(55) 위에 상층 절연막(56)을 형성한다. Next, to form a lower-layer insulating film 55, the upper layer insulating film 56 so as to cover over the inner wall surface of the opening 80. 상층 절연막(56)으로서는, 하층 절연막(55)보다도 에칭 레이트가 낮고 수소의 차폐 기능을 갖는 재료의 막, 예를 들면, 실리콘 질화막을 CVD법에 의해 예를 들면, 400nm정도의 막 두께로 형성한다. As the upper layer insulating film 56, a low lower-layer insulating film 55 than the etching rate of a material having a shield function of the hydrogen membrane, for example, for example, by a silicon nitride film of the CVD method, it is formed to a thickness of about 400nm .

그 후, 상기의 레지스트 패턴을 회화 처리 등에 의해 제거한다. Thereafter, by removing the resist pattern or the like painting process.

이어서, 도 15d에 나타낸 바와 같이, 상층 절연막(56)을 가공한다. Then, as shown in Figure 15d, and processing the upper layer insulating film 56.

상세하게는, 소정의 레지스트 패턴(도시 생략)을 이용하여 상층 절연막(56)을 가공하고, 하층 절연막(55)의 개구(80)와 정합한 부위에서, 당해 개구(80)보다도 작은 사이즈로 패드 전극(54a)의 표면의 일부를 노출시키는 개구(81)를 형성한다. Specifically, all pads to a smaller size in the opening 80 with a mating portion of the predetermined resist pattern a lower layer insulating film 55 (not shown) for processing the upper layer insulating film 56, and using, the art opening 80 to form an opening 81 that exposes a portion of the surface of the electrode (54a). 이 때, 상층 절연막(56)은 하층 절연막(55) 위로부터 개구(80)의 측벽면에 걸쳐서 덮도록 형성된다. At this time, the upper layer insulating film 56 is formed so as to cover over the side walls from the top of the lower layer insulating film 55 opening 80. 하층 절연막(55) 및 상층 절연막(56)으로 제 4 층간 절연막(57)이 구성된다. 4 is an interlayer insulating film 57 is composed of a lower layer insulating film 55 and upper insulating film 56.

그 후, 상기의 레지스트 패턴을 회화 처리 등에 의해 제거한다. Thereafter, by removing the resist pattern or the like painting process.

이어서, 도 15e에 나타낸 바와 같이, 금속 보호막(59, 63)을 동시에 패턴 형성한다. Then, also formed at the same time the pattern of metal shields (59, 63) as shown in 15e.

상세하게는, 우선, 개구(81) 내를 포함하는 제 4 층간 절연막(57) 위에, 내습성의 금속, 여기서는 Al을 재료로 하여, 예를 들면, 스퍼터링법에 의해 가령, 800nm정도의 막 두께로 퇴적하여, Al막을 형성한다. Specifically, first, the opening 81 on the fourth interlayer insulating layer 57 including in the metal of the moisture resistant, in this case by the Al in the material, for example, by sputtering, for example, the thickness of 800nm ​​approximately deposited as to form a film Al. 여기서, 내습성의 금속으로서는, Al 대신에 Al-Cu 등의 Al 합금, Ti나 TiN, TiON, Cu 또는 이들의 적층막 등을 이용해도 좋다. Here, as the metal of the moisture resistance, may be used an Al alloy, Ti or TiN, TiON, Cu or the like thereof laminated film such as Al-Cu in place of Al.

다음에, 이 Al막을 레지스트 패턴(도시 생략)을 이용한 드라이 에칭에 의해, 상층 절연막(56)을 에칭 스톱퍼로서 이용하여 가공하고, 패드 전극(54a) 위에서 이것과 전기적으로 접속되어 이루어지는 금속 보호막(59)과, 상층 절연막(56) 위에서 금속 보호막(59)(패드 전극(54a))과 전기적으로 절연된 상태로 당해 패드 전극(54a)의 주위를 둘러싸는 금속 보호막(63)을 동시에 패턴 형성한다. Next, Al is connected to prevent the resist pattern from the top (not shown), the by dry etching using, and processed by an upper layer insulating film 56 as an etching stopper, a pad electrode (54a) thereto and electrically metal shields (59 comprising ) and, to the upper layer insulating film 56 on the metal protective layer 59 (pad electrode (54a)) and the metal protecting film (63) surrounding the periphery of such a pad electrode (54a to electrically isolated from) at the same time the pattern formation. 여기서, 외부와의 전기적 접속을 도모하기 위한 패드 전극이, 패드 전극(54a)과 금속 보호막(59)이 적층된 2층 구조로 형성되어 있어, 패드 전극으로서의 기능은 실제상에서는 금속 보호막(59)이 담당하게 된다. Here, the pad electrodes to achieve electrical connection with the outside is, there is formed a pad electrode (54a) and a metal protection film 59 is a two-layer structure are stacked, as the pad electrode-on is metal shields On actual 59 is be responsible.

그 후, 회화 처리 등에 의해 상기의 레지스트 패턴을 제거한다. That by then, painting treatment, etc. is removed, a resist pattern of the.

이와 같이, 금속 보호막(59)이 패드 전극(54a)을 덮고, 금속 보호막(63)이 패드 전극(54a)의 형성 부위를 제외한 실리콘 반도체 기판(10)의 상방 전체면을 덮도록 형성되어 있다. In this way, it is formed so as to cover the entire surface above the metal protecting film (59) covering the pad electrode (54a), a metal protection film 63, the silicon semiconductor substrate 10 other than the formation region of the pad electrode (54a). 여기서, 물·수소가 가장 침입하기 쉽다고 생각되는 패드 전극(54a)의 형성 부위 및 그 주위가, 내습성을 갖는 금속 보호막(59, 63)에 의해 덮여짐으로써, 물·수소의 내부에의 침입이 효율적으로 차단된다. Here, the water, hydrogen is best to break forming portion and its periphery of the pad electrode (54a) that is thought easy is, as covered luggage by the in having a moisture resistance metal protecting film (59, 63), the water-intrusion inside the hydrogen this is effectively blocked.

변형예 7에서는, 하층 절연막(55)의 표면이 평탄화되어 있기 때문에, 하층 절연막(55) 위에 형성되는 상층 절연막(56)은 커버리지가 우수하고, 균일한 막 두께로 형성된다. In Modification 7, since the surface of the lower-layer insulating film 55 is flattened, the lower layer insulating film 55, the upper layer insulating film 56 is formed on the coverage is excellent, and is formed to a uniform film thickness. 이와 동시에, 금속 보호막(59) 및 상층 절연막(56)에 형성된 금속 보호막(63)도 마찬가지로 커버리지가 우수하여, 예를 들면, 패키징시에서의 손상에 대한 내성이 대폭 향상된다. At the same time, the metallic protective layer 59 and a metal protection film 63 formed on the upper insulating film 56 similarly to the coverage is excellent, for example, resistance to damage at the time of packaging is significantly enhanced. 또한, 상층 절연막(56)이 하층 절연막(55)의 개 구(80)의 측벽면까지 덮도록 형성되어 있기 때문에, 당해 측벽면의 노출에 기인하는 수소의 내부에의 침입이 가급적 방지된다. Further, since the upper insulating film 56 is formed so as to cover up the side wall of the one opening (80) of the lower-layer insulating film 55, the invasion of the interior of the hydrogen resulting from the exposure of that side wall is prevented as much as possible. 이와 같이, 상층 절연막(56) 및 금속 보호막(59, 63)이 커버리지가 우수한 상태로 형성되고, 상층 절연막(56)이 개구(80)의 측벽면에 걸쳐서 형성됨으로써, 상층 절연막(56) 및 금속 보호막(59, 63)의 물·수소의 차폐 기능을 최대한으로 발휘시킬 수 있다. In this way, the upper layer insulating film 56 and the metal protecting film (59, 63), the coverage is formed in good condition, whereby the upper layer insulating film 56 is formed over the side wall of the opening 80, the upper layer insulating film 56 and the metal a shielding function of the water and hydrogen in the protective film (59, 63) can be exhibited to the maximum. 이 구성에 의해, 강유전체 커패시터 구조(30)의 특성 열화를 확실히 방지하는 것이 가능해진다. With this configuration, it is possible to reliably prevent deterioration of the characteristics of the ferroelectric capacitor structure (30).

이어서, 도 15f에 나타낸 바와 같이, 금속 보호막(59)의 주위를 덮는 상부 보호층(61)을 형성한다. Then, also form an upper protective layer 61 for covering the periphery of the metallic shields 59, as shown in 15f.

상세하게는, 우선, 금속 보호막(59)을 덮도록 금속 보호막(63) 위에 상부 보호층(61)을 형성한다. Specifically, first, to form an upper protective layer 61 on the metal protective film 63 so as to cover the metal protecting film (59). 상부 보호층(61)으로서는, 예를 들면, 재료로서 폴리이미드 를 사용하여 퇴적한다. As the upper protective layer 61, for example, it is deposited by using the polyimide as a material.

다음에, 금속 보호막(59)의 표면의 일부를 노출시키도록, 상부 보호층(61)에 개구(61a)를 형성한다. Next, so as to expose a portion of the surface of the metal protective layer 59, thereby forming an opening (61a) in the upper protective layer 61. 이상에 의해, FeRAM을 완성시킨다. From the above, the FeRAM is completed.

이상 설명한 바와 같이, 변형예 7에 의하면, 비교적 간이한 구성으로 물·수소의 내부 침입을 확실히 방지하여, 강유전체 커패시터 구조(3O)의 고성능을 유지하는 신뢰성 높은 FeRAM이 실현된다. As described above, according to the modification example 7, with a relatively simple configuration to surely prevent the internal entry of water and hydrogen, a highly reliable FeRAM to maintain high performance of a ferroelectric capacitor structure (3O) is realized.

또한, 변형예 7에서는, 변형예 2의 구성을 전제로 하여 상층 절연막(56)을 하층 절연막(55)의 개구(80)의 측벽면에 걸쳐서 형성한 경우를 예시했지만, 이 구성에 한정되지 않고, 예를 들면, 제 1 실시예, 변형예 1, 3, 4 등의 구성을 전제로 하여 적용해도 적합하다. In addition, the modification 7, but illustrates a case in which over the upper layer insulating film 56 in the configuration of Modification 2 on the assumption on the side wall surface of the opening 80 of the lower-layer insulating film 55 is not limited to this configuration, , for example, in the first embodiment, it is suitable to be applied to the structure, such as a modified example 1, 3 and 4 on the assumption.

(제 2 실시예) (Example 2)

본 실시예에서는, 제 1 실시예에서 개시한 FeRAM에 있어서, 금속 보호막의 패드 전극(54a)과의 접속 형태가 다르다. In this embodiment, the first embodiment according to the FeRAM disclosed in the example, different from a connection in the form of a protective film and a metal electrode pad (54a) of.

도 16은 제 2 실시예에 의한 FeRAM의 제조 방법 중, 주요 공정을 나타낸 개략 단면도이다. 16 is a schematic cross-sectional view showing a main process of the method for manufacturing a FeRAM according to a second embodiment.

우선, 제 1 실시예와 마찬가지로, 도 1a∼도 1d, 도 2a∼도 2d, 도 3a, 도 3b 및 도 4(도 5a)의 각 공정을 거쳐서, MOS 트랜지스터(20), 강유전체 커패시터 구조(30), 제 1 배선(45), 제 2 배선(54) 등을 형성한다. First, like the first embodiment, FIG. 1a~ Figure 1d, Figure 2a~ Figure 2d, Figure 3a, 3b and through the respective processes, MOS transistor 20 in Fig. 4 (Fig. 5a), a ferroelectric capacitor structure (30 ), to form a first wire 45, the second wiring 54 and the like.

이어서, 도 5b와 마찬가지로 도 16a에 나타낸 바와 같이, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. Then, to form a lower-layer insulating film 55 as shown in Figures 16a, like in Fig 5b, so as to cover the second wiring (54).

상세하게는, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. Specifically, it forms a lower-layer insulating film 55, so as to cover the second wiring (54). 하층 절연막(55)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적한다. As the lower-layer insulating film 55, for example, depositing a silicon oxide film by the CVD method using the TEOS to a thickness of embedding a second wire (54). 이 때, 하층 절연막(55)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다. At this time, the surface of the lower-layer insulating film 55 is a concave-convex shape reflecting the shape of the second wiring (54).

이어서, 도 16b에 나타낸 바와 같이, 하층 절연막(55)의 표면을 평탄화한다. Then, as shown in Figure 16b, to planarize the surface of the lower-layer insulating film 55.

상세하게는, 예를 들면, CMP법에 의해 하층 절연막(55)의 표면을 평탄화한다. Specifically, for example, to planarize the surface of the lower-layer insulating film 55 by the CMP method. 이 CMP에서, 제 2 배선(54)의 표면이 노출되지 않는 한도에서 하층 절연막(55)이 소정 막 두께, 예를 들면, 100nm정도가 되도록, 하층 절연막(55)을 표면 연마한다. In this CMP, the lower layer is not exposed in the insulating cap 55, the surface of the second wiring 54 is, for a given thickness, for example, such that about 100nm, and the surface polished to a lower layer insulating film 55.

여기서, 제 1 실시예와 마찬가지로, 표면이 평탄한 하층 절연막(55)을 형성 할 때에, 도 16a 및 도 16b의 공정 대신에 도 6과 같이 해도 좋다. Here, the first as in the embodiment, when the surface form a flat lower layer insulating film 55, may be as shown in Fig instead of the process of FIG. 16a and FIG. 16b 6.

이어서, 도 16c에 나타낸 바와 같이, 상층 절연막(56) 및 레지스트 패턴(66)을 형성한다. Then, as shown in Figure 16c, to form the upper layer insulating film 56 and the resist pattern 66.

상세하게는, 우선, 하층 절연막(55) 위에 상층 절연막(56)을 형성한다. Specifically, first, on the lower layer insulating film 55 formed in the upper insulating film 56. 상층 절연막(56)으로서는, 하층 절연막(55)보다도 에칭 레이트가 낮고 수소의 차폐 기능을 갖는 재료의 막, 예를 들면, 실리콘 질화막을 CVD법에 의해 예를 들면, 400nm정도의 막 두께로 형성한다. As the upper layer insulating film 56, a low lower-layer insulating film 55 than the etching rate of a material having a shield function of the hydrogen membrane, for example, for example, by a silicon nitride film of the CVD method, it is formed to a thickness of about 400nm . 하층 절연막(55) 및 상층 절연막(56)으로 제 4 층간 절연막(57)이 구성된다. 4 is an interlayer insulating film 57 is composed of a lower layer insulating film 55 and upper insulating film 56.

다음에, 상층 절연막(56)의 전체면에 레지스트를 도포하고, 이 레지스트를 리소그래피에 의해 가공하여, 상층 절연막(56)의 패드 전극(54a)의 상방에 정합하는 부위에 복수의 미세한 개구(66a)를 갖는 레지스트 패턴(66)을 형성한다. Next, applying a resist on the entire surface of the upper insulating film 56, and is processed by the resist in the lithography, a plurality of fine openings on the part that matches the upper part of the pad electrode (54a) of the upper layer insulating film 56 (66a ) to form a resist pattern 66 having a.

이어서, 도 16d에 나타낸 바와 같이, 제 4 층간 절연막(57)을 가공한다. Then, the processing of Fig., The fourth interlayer insulating layer 57 as shown in 16d.

상세하게는, 레지스트 패턴(66)을 마스크로 하여, 패드 전극(54a)을 에칭 스톱퍼로서 사용하여, 제 4 층간 절연막(57), 여기서는 상층 절연막(56) 및 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))를 드라이 에칭한다. Specifically, by using the resist pattern 66 as a mask, using a pad electrode (54a) as an etching stopper, the fourth upper portion of the interlayer insulating layer 57, in which the upper insulating film 56 and the lower-layer insulating film 55 ( in the example of Figure 6c and the dry-etching the insulating film (55b)). 이 때 제 4 층간 절연막(57)에는, 레지스트 패턴(66)의 개구(66a)를 따라서 패드 전극(54a)의 표면의 일부를 노출시키는 미세한 복수의 비어 홀(70)이 형성된다. At this time, the fourth interlayer insulating layer 57, a plurality of the fine via hole 70 exposing a portion of the surface of the resist pattern 66, openings (66a) according to the pad electrode (54a) is formed of.

그 후, 회화 처리 등에 의해 레지스트 패턴(66)을 제거한다. That by then, painting treatment, etc. to remove the resist pattern 66.

이어서, 도 16e에 나타낸 바와 같이, 패드 전극(54a)과 접속되는 도전 플러그(71)를 형성한다. Next, FIG form a conductive plug 71 that is connected to the pad electrode (54a), as shown in 16e.

상세하게는, 비어 홀(70)을 매립하도록 예를 들면, W막을 형성한다. Specifically, via, for example, to fill the holes 70, thereby forming the W film. 그 후, CMP법에 의해 상층 절연막(56)을 스톱퍼로 하여 W막을 연마하고, 비어 홀(70)을 W로 매립하는 도전 플러그(71)를 형성한다. Then, to the upper layer insulating film 56 by CMP to a polishing stopper film, and W, to form a conductive plug 71 for filling the empty holes 70 with W.

이어서, 도 16f에 나타낸 바와 같이, 금속 보호막(72) 및 상부 보호층(61)을 형성한다. Next, FIG forming a metallic protective layer 72 and the upper protective layer 61, as shown in Fig. 16f.

상세하게는, 우선, 상층 절연막(56) 위에, 내습성의 금속, 여기서는 Al을 재료로서, 예를 들면, 스퍼터링법에 의해 가령, 800nm정도의 막 두께로 퇴적하여, Al막을 형성한다. Specifically, first, on the upper insulating film 56, the metal of the moisture resistant, in which the Al as a material, for example, is deposited by, for example, film thickness of about 800nm ​​by sputtering, to form a film Al. 여기서, 내습성의 금속으로서는, Al 대신에 Al-Cu 등의 Al 합금, Ti나 TiN, TiON, Cu 또는 이들의 적층막 등을 이용해도 좋다. Here, as the metal of the moisture resistance, may be used an Al alloy, Ti or TiN, TiON, Cu or the like thereof laminated film such as Al-Cu in place of Al.

다음에, 이 Al막을 레지스트 패턴(도시 생략)을 이용한 드라이 에칭에 의해, 상층 절연막(56)을 에칭 스톱퍼로서 사용하여 가공하여, 상층 절연막(56) 위에서 도전 플러그(71)를 통해서 패드 전극(54a)과 전기적으로 접속되어 이루어지는 금속 보호막(72)을 패턴 형성한다. Next, this Al film is a resist pattern (not shown), by dry etching using, by processing by using the upper layer insulating film 56 as an etching stopper, the upper layer insulating film 56 on the pad electrode (54a via the conductive plug 71 ) and are electrically connected to form the metallic protective layer 72 formed of a pattern. 여기서, 외부와의 전기적 접속을 도모하기 위한 패드 전극이, 패드 전극(54a)과 금속 보호막(72)이 도전 플러그(71)를 통해서 적층된 2층 구조로 형성되어 있어, 패드 전극으로서의 기능은 실제상에서는 금속 보호막(72)이 담당하게 된다. Here, the pad electrodes to achieve electrical connection with the outside, a pad electrode (54a) and the metal protecting film (72) are here formed as a two-layer structure laminated via a conductive plug 71, as the pad electrode-on is the actual On is a metal protection film 72 is in charge.

그 후, 회화 처리 등에 의해 상기의 레지스트 패턴을 제거한다. That by then, painting treatment, etc. is removed, a resist pattern of the.

다음에, 금속 보호막(72)을 덮도록 상층 절연막(56) 위에 상부 보호층(61)을 형성한다. To form a next a metallic protective layer 72, the upper layer insulating film 56, an upper protective layer (61) over to cover. 상부 보호층(61)으로서는, 예를 들면, 재료로서 폴리이미드를 사용하여 퇴적한다. As the upper protective layer 61, for example, it is deposited by using the polyimide as a material.

다음에, 금속 보호막(72)의 표면을 노출시키도록, 상부 보호층(61)에 개구(61a)를 형성한다. Next, so as to expose the surface of the metal protective layer 72, thereby forming an opening (61a) in the upper protective layer 61. 이상에 의해, FeRAM을 완성시킨다. From the above, the FeRAM is completed.

본 실시예에서는, 하층 절연막(55)의 표면이 평탄화되어 있기 때문에, 하층 절연막(55) 위에 형성되는 상층 절연막(56)은 커버리지가 우수하고, 균일한 막 두께로 형성된다. In this embodiment, since the surface of the lower-layer insulating film 55 is flattened, the lower layer insulating film 55, the upper layer insulating film 56 is formed on the coverage is excellent, and is formed to a uniform film thickness. 이와 동시에, 평탄한 상층 절연막(56) 위에 도전 플러그(71)와 접속되도록 형성되는 금속 보호막(72)도 마찬가지로 커버리지가 우수하여, 예를 들면, 패키징시에서의 손상에 대한 내성이 대폭 향상된다. At the same time, similarly the metal protective film 72 is formed so that the flat upper insulation film 56 is connected to the conductive plug 71 over the coverage is excellent, for example, resistance to damage at the time of packaging is significantly enhanced. 이와 같이, 상층 절연막(56) 및 금속 보호막(72)이 커버리지가 우수한 상태로 형성됨으로써, 상층 절연막(56) 및 금속 보호막(72)의 물·수소의 차폐 기능을 최대한으로 발휘시킬 수 있다. In this way, whereby the upper layer insulation film 56 and a metal protection film 72 is formed of a high-coverage condition, it is possible to exhibit a shielding function of the water, the hydrogen of the upper layer insulating film 56 and a metal protection film 72 as much as possible. 이 구성에 의해, 강유전체 커패시터 구조(30)의 특성 열화를 확실히 방지하는 것이 가능해진다. With this configuration, it is possible to reliably prevent deterioration of the characteristics of the ferroelectric capacitor structure (30).

또한, 본 실시예에서는, 금속 보호막(72)은 도전 플러그(71)를 통해서 패드 전극(54a)과 접속되어 있다. In this embodiment, the metal protecting film (72) is connected to the pad electrode (54a) via a conductive plug (71). 이와 같이, 금속 보호막(72)은 패드 전극(54a)과 적극적으로 이간되도록 형성되어 있어, 패드 전극의 기능 검사시의 침 접촉에 의해 금속 보호막(72)의 표면에 접촉 자국이 생겼다고 해도, 도전 플러그(71)에까지 접촉 자국이 미칠 우려는 없어, 패드 전극(54a) 및 금속 보호막(72)의 패드 전극으로서의 도전성 및 배선과의 접속성을 충분히 확보할 수 있다. Thus, the metal protective layer 72 has a pad electrode (54a) and it is formed to actively separated by, even by a needle contact when the pad electrode function check the contact station ugly on the surface of the metal protective layer 72, a conductive plug 71 far have concerned the contact marks are not, a pad electrode (54a) and the connection of the electrode pads and as electrically conductive wires and a metal protection film 72 can be sufficiently secured.

이상 설명한 바와 같이, 본 실시예에 의하면, 비교적 간이한 구성으로 물·수소의 내부 침입을 확실히 방지하여, 강유전체 커패시터 구조(30)의 고성능을 유지하는 신뢰성 높은 FeRAM이 실현된다. As described above, according to this embodiment, by reliably prevented by a relatively simple configuration inside the intrusion of water and hydrogen, a highly reliable FeRAM to maintain high performance of a ferroelectric capacitor structure (30) is realized.

(변형예) (Modification)

이하, 제 2 실시예의 여러 변형예에 관하여 설명한다. Hereinafter, a description is given of the second embodiment different modification. 이들의 변형예에서는, 제 2 실시예에서 개시한 구성 부재 등과 동일한 것에 대해서는, 동일 부호를 부여하여 상세한 설명을 생략한다. In these modified examples, with respect to the same as the second embodiment the structural members disclosed in the embodiment, and detailed description thereof will not be given by the same reference numerals.

[변형예 1] [Modification 1]

본 예에서는, 제 2 실시예에서 개시한 FeRAM의 구성에 추가하여, 금속 보호막이 패드 전극(54a)의 주위를 둘러싸도록 형성되어 있다. In this example, in addition to the second embodiment of the FeRAM configuration disclosed in the example, it is formed to a passivation layer of metal surrounding the periphery of the pad electrode (54a).

도 17은 변형예 1에 의한 FeRAM의 제조 방법 중, 주요 공정을 나타낸 개략 단면도이다. 17 is a schematic cross-sectional view showing a main process of the method for manufacturing a FeRAM according to the first modified example.

우선, 제 1 실시예와 마찬가지로, 도 1a∼도 1d, 도 2a∼도 2d, 도 3a, 도 3b 및 도 4(도 5a)의 각 공정을 거쳐서, MOS 트랜지스터(20), 강유전체 커패시터 구조(30), 제 1 배선(45), 제 2 배선(54) 등을 형성한다. First, like the first embodiment, FIG. 1a~ Figure 1d, Figure 2a~ Figure 2d, Figure 3a, 3b and through the respective processes, MOS transistor 20 in Fig. 4 (Fig. 5a), a ferroelectric capacitor structure (30 ), to form a first wire 45, the second wiring 54 and the like. 이어서, 도 5b와 마찬가지로, 도 17a에 나타낸 바와 같이, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. Then, as in Figure 5b, to form a lower-layer insulating film 55, so as to cover the second wiring 54. As shown in Figure 17a.

상세하게는, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. Specifically, it forms a lower-layer insulating film 55, so as to cover the second wiring (54). 하층 절연막(55)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적한다. As the lower-layer insulating film 55, for example, depositing a silicon oxide film by the CVD method using the TEOS to a thickness of embedding a second wire (54). 이 때, 하층 절연막(55)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다. At this time, the surface of the lower-layer insulating film 55 is a concave-convex shape reflecting the shape of the second wiring (54).

이어서, 도 17b에 나타낸 바와 같이, 하층 절연막(55)의 표면을 평탄화한다. Then, as shown in Figure 17b, to planarize the surface of the lower-layer insulating film 55.

상세하게는, 예를 들면, CMP법에 의해 하층 절연막(55)의 표면을 평탄화한 다. Specifically, for example, the flattened surface of the lower-layer insulating film 55 by the CMP method. 이 CMP에서, 제 2 배선(54)의 표면이 노출되지 않는 한도에서 하층 절연막(55)이 소정 막 두께, 예를 들면, 100nm정도가 되도록, 하층 절연막(55)을 표면 연마한다. In this CMP, the lower layer is not exposed in the insulating cap 55, the surface of the second wiring 54 is, for a given thickness, for example, such that about 100nm, and the surface polished to a lower layer insulating film 55.

여기서, 제 1 실시예와 마찬가지로, 표면이 평탄한 하층 절연막(55)을 형성할 때에, 도 17a 및 도 17b의 공정 대신에 도 6과 같이 해도 좋다. Here, the first as in the embodiment, when the surface form a flat lower layer insulating film 55, may be as shown in Fig instead of the process of FIG. 17a and FIG. 17b 6.

이어서, 도 17c에 나타낸 바와 같이, 상층 절연막(56) 및 레지스트 패턴(66)을 형성한다. Then, as shown in Figure 17c, to form the upper layer insulating film 56 and the resist pattern 66.

상세하게는, 우선, 하층 절연막(55) 위에 상층 절연막(56)을 형성한다. Specifically, first, on the lower layer insulating film 55 formed in the upper insulating film 56. 상층 절연막(56)으로서는, 하층 절연막(55)보다도 에칭 레이트가 낮고 수소의 차폐 기능을 갖는 재료의 막, 예를 들면, 실리콘 질화막을 CVD법에 의해 예를 들면, 400nm정도의 막 두께로 형성한다. As the upper layer insulating film 56, a low lower-layer insulating film 55 than the etching rate of a material having a shield function of the hydrogen membrane, for example, for example, by a silicon nitride film of the CVD method, it is formed to a thickness of about 400nm . 하층 절연막(55) 및 상층 절연막(56)으로 제 4 층간 절연막(57)이 구성된다. 4 is an interlayer insulating film 57 is composed of a lower layer insulating film 55 and upper insulating film 56.

다음에, 상층 절연막(56)의 전체면에 레지스트를 도포하고, 이 레지스트를 리소그래피에 의해 가공하여, 상층 절연막(56)의 패드 전극(54a)의 상방에 정합하는 부위에 복수의 미세한 개구(66a)를 갖는 레지스트 패턴(66)을 형성한다. Next, applying a resist on the entire surface of the upper insulating film 56, and is processed by the resist in the lithography, a plurality of fine openings on the part that matches the upper part of the pad electrode (54a) of the upper layer insulating film 56 (66a ) to form a resist pattern 66 having a.

이어서, 도 17d에 나타낸 바와 같이, 제 4 층간 절연막(57)을 가공한다. Then, as shown in Figure 17d, a fourth processing the interlayer insulating layer 57.

상세하게는, 레지스트 패턴(66)을 마스크로 하여, 패드 전극(54a)을 에칭 스톱퍼로서 사용하여, 제 4 층간 절연막(57), 여기서는 상층 절연막(56) 및 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))를 드라이 에칭한다. Specifically, by using the resist pattern 66 as a mask, using a pad electrode (54a) as an etching stopper, the fourth upper portion of the interlayer insulating layer 57, in which the upper insulating film 56 and the lower-layer insulating film 55 ( in the example of Figure 6c and the dry-etching the insulating film (55b)). 이 때 제 4 층간 절연막(57)에는, 레지스트 패턴(66)의 개구(66a)를 따라서 패드 전 극(54a)의 표면의 일부를 노출시키는 미세한 복수의 비어 홀(70)이 형성된다. At this time, the fourth interlayer insulating layer 57, a plurality of the fine via hole 70 exposing a portion of the surface of the resist pattern 66, an opening (66a), thus the electrode pads (54a) are formed of.

그 후, 회화 처리 등에 의해 레지스트 패턴(66)을 제거한다. That by then, painting treatment, etc. to remove the resist pattern 66.

이어서, 도 17e에 나타낸 바와 같이, 패드 전극(54a)과 접속되는 도전 플러그(71)를 형성한다. Next, FIG form a conductive plug 71 that is connected to the pad electrode (54a), as shown in 17e.

상세하게는, 비어 홀(70)을 매립하도록 예를 들면, W막을 형성한다. Specifically, via, for example, to fill the holes 70, thereby forming the W film. 그 후, CMP법에 의해 상층 절연막(56)을 스톱퍼로 하여 W막을 연마하고, 비어 홀(77)을 W로 매립하는 도전 플러그(71)를 형성한다. Then, by a stopper the upper layer insulating film 56 by CMP polishing, and the W film, forming a conductive plug (71) filling the empty holes 77 with W.

이어서, 도 17f에 나타낸 바와 같이, 금속 보호막(72, 73)을 동시에 패턴 형성한 후, 상부 보호층(61)을 형성한다. Next, FIG forming a metallic protective layer (72, 73) at the same time after forming the pattern, an upper protective layer 61, as shown in Fig. 17f.

상세하게는, 우선, 상층 절연막(56) 위에, 내습성의 금속, 여기서는 Al을 재료로서, 예를 들면, 스퍼터링법에 의해 가령, 800nm정도의 막 두께로 퇴적하여, Al막을 형성한다. Specifically, first, on the upper insulating film 56, the metal of the moisture resistant, in which the Al as a material, for example, is deposited by, for example, film thickness of about 800nm ​​by sputtering, to form a film Al. 여기서, 내습성의 금속으로서는, Al 대신에 Al-Cu 등의 Al 합금, Ti나 TiN, TiON, Cu 또는 이들의 적층막 등을 이용해도 좋다. Here, as the metal of the moisture resistance, may be used an Al alloy, Ti or TiN, TiON, Cu or the like thereof laminated film such as Al-Cu in place of Al.

다음에, 이 Al막을 레지스트 패턴(도시 생략)을 이용한 드라이 에칭에 의해, 상층 절연막(56)을 에칭 스톱퍼로서 사용하여 가공한다. Next, the Al film by a dry etching using a resist pattern (not shown), is machined by using the upper layer insulating film 56 as an etching stopper. 이 때, 상층 절연막(56) 위에서 레지스트 패턴을 따라서 Al막이 제거되어, 개구(73a)가 형성된다. At this time, the Al film is removed along with the resist pattern on the upper insulating film 56, an opening (73a) is formed. 이 에칭에 의해, 상층 절연막(56) 위에서 도전 플러그(71)를 통해서 패드 전극(54a)과 전기적으로 접속되어 이루어지는 금속 보호막(72)과, 상층 절연막(56) 위에서 금속 보호막(72)(패드 전극(54a))과 전기적으로 절연된 상태로 당해 패드 전극(54a)의 주위를 둘러싸는 금속 보호막(73)이 동시에 패턴 형성된다. By this etching, the upper layer insulating film 56, a metal protection film 72 and a metal protection film 72 on the upper insulating film 56 made of the above, through the conductive plug 71 electrically connected to the pad electrode (54a) (the pad electrode a metal protecting film (73) surrounding the periphery of the (54a)) and the art pad electrodes (54a to electrically isolated from) are formed at the same time pattern. 여기서, 외부와의 전 기적 접속을 도모하기 위한 패드 전극이, 패드 전극(54a)과 금속 보호막(72)이 도전 플러그(71)를 통해서 적층된 2층 구조로 형성되어 있어, 패드 전극으로서의 기능은 실제상에서는 금속 보호막(72)이 담당하게 된다. Here, a pad electrode to plan electrically connected with the outside, a pad electrode (54a) and the metal protecting film (72) are here formed as a two-layer structure laminated via a conductive plug 71, as the pad electrode feature On actual is a metal protection film 72 is in charge.

그 후, 회화 처리 등에 의해 상기의 레지스트 패턴을 제거한다. That by then, painting treatment, etc. is removed, a resist pattern of the.

다음에, 금속 보호막(72)을 덮도록 금속 보호막(73) 위에 상부 보호층(61)을 형성한다. To form a next a metallic protective layer 72, an upper protective layer 61 on the metal protective layer 73 so as to cover the. 상부 보호층(61)으로서는, 예를 들면, 재료로서 폴리이미드를 사용하여 퇴적한다. As the upper protective layer 61, for example, it is deposited by using the polyimide as a material.

다음에, 금속 보호막(72)의 표면을 노출시키도록, 상부 보호층(61)에 개구(61a)를 형성한다. Next, so as to expose the surface of the metal protective layer 72, thereby forming an opening (61a) in the upper protective layer 61. 이상에 의해, FeRAM을 완성시킨다. From the above, the FeRAM is completed.

금속 보호막(72, 73)을 평면에서 본 상태를 도 18에 나타낸다. It is shown in Figure 18 to the state in the metal protecting film (72, 73) plane.

이와 같이, 금속 보호막(72)이 패드 전극(54a)을 덮고, 금속 보호막(73)이 패드 전극(54a)의 형성 부위를 제외한 실리콘 반도체 기판(10)의 상방 전체면을 덮도록 형성되어 있다. In this way, it is formed to a metal protection film 72 cover the entire surface above the covering of the pad electrode (54a), a metal protection film 73, a pad electrode (54a), a silicon semiconductor substrate 10 except the forming region of the. 여기서, 물·수소가 가장 침입하기 쉽다고 생각되는 패드 전극(54a)의 형성 부위 및 그 주위가, 내습성을 갖는 금속 보호막(72, 73)에 의해 덮여짐으로써, 물·수소의 내부에의 침입이 효율적으로 차단된다. Here, the water, hydrogen is best to break a formed part and its periphery of the pad electrode (54a) that is thought easy, as covered luggage by moisture resistance metal protecting film (72, 73) has a water-entering the inside of the hydrogen this is effectively blocked.

변형예 1에서는, 하층 절연막(55)의 표면이 평탄화되어 있기 때문에, 하층 절연막(55) 위에 형성되는 상층 절연막(56)은 커버리지가 우수하고, 균일한 막 두께로 형성된다. In Modification 1, since the surface of the lower-layer insulating film 55 is flattened, the lower layer insulating film 55, the upper layer insulating film 56 is formed on the coverage is excellent, and is formed to a uniform film thickness. 이와 동시에, 평탄한 상층 절연막(56) 위에 도전 플러그(71)를 통해서 형성되는 금속 보호막(72) 및 상층 절연막(56) 위에 형성되는 금속 보호막(73)도 마찬가지로 커버리지가 우수하여, 예를 들면, 패키징시에서의 손상에 대 한 내성이 대폭으로 향상된다. At the same time, the metallic protective layer 73 formed on the metal protective layer 72 and the upper insulating film 56 is formed through the conductive plug 71 on a flat upper layer insulating film 56 is similarly coverage is excellent, for example, a packaging One resistance against damage in the city is improved substantially. 이와 같이, 상층 절연막(56) 및 금속 보호막(72, 73)이 커버리지가 우수한 상태로 형성됨으로써, 상층 절연막(56) 및 금속 보호막(72, 73)의 물·수소의 차폐 기능을 최대한 발휘시킬 수 있다. In this way, the upper layer insulating film 56 and the metal protecting film (72, 73), the coverage is being formed in good condition, the upper layer insulating film 56 and the metal protecting film (72, 73) of the water, can maximize the shielding of the hydrogen have. 이 구성에 의해, 강유전체 커패시터 구조(30)의 특성 열화를 확실히 방지하는 것이 가능해진다. With this configuration, it is possible to reliably prevent deterioration of the characteristics of the ferroelectric capacitor structure (30).

또한, 변형예 1에서는, 금속 보호막(72)은 도전 플러그(71)를 통해서 패드 전극(54a)과 접속되어 있다. Further, in the first modified example, a metal protecting film (72) is connected to the pad electrode (54a) via a conductive plug (71). 이와 같이, 금속 보호막(72)은 패드 전극(54a)과 적극적으로 이간되도록 형성되어 있어, 패드 전극의 기능 검사시의 침 접촉에 의해 금속 보호막(72)의 표면에 접촉 자국이 생겼다고 해도, 도전 플러그(71)에까지 접촉 자국이 미칠 우려는 없어, 패드 전극(54a) 및 금속 보호막(72)의 패드 전극으로서의 도전성 및 배선과의 접속성을 충분히 확보할 수 있다. Thus, the metal protective layer 72 has a pad electrode (54a) and it is formed to actively separated by, even by a needle contact when the pad electrode function check the contact station ugly on the surface of the metal protective layer 72, a conductive plug 71 far have concerned the contact marks are not, a pad electrode (54a) and the connection of the electrode pads and as electrically conductive wires and a metal protection film 72 can be sufficiently secured.

이상 설명한 바와 같이, 변형예 1에 의하면, 비교적 간이한 구성으로 물·수소의 내부 침입을 확실히 방지하여, 강유전체 커패시터 구조(30)의 고성능을 유지하는 신뢰성 높은 FeRAM이 실현된다. As described above, according to the first modified example, to surely prevent a relatively simple configuration inside the intrusion of water, hydrogen, a highly reliable FeRAM to maintain high performance of a ferroelectric capacitor structure (30) is realized.

[변형예 2] [Modification 2]

본 예에서는, 제 2 실시예에서 개시한 FeRAM의 구성에 있어서, 금속 보호막의 형성 형태가 다르다. In this example, according to a second embodiment of the FeRAM configuration disclosed in the embodiment, different from the type of metal forming the protective film.

도 19는 변형예 2에 의한 FeRAM의 제조 방법 중, 주요 공정을 나타낸 개략 단면도이다. 19 is a schematic cross-sectional view showing a main process of the method for manufacturing a FeRAM according to the second modification.

우선, 제 1 실시예와 마찬가지로, 도 1a∼도 1d, 도 2a∼도 2d, 도 3a, 도 3b 및 도 4(도 5a)의 각 공정을 거쳐서, MOS 트랜지스터(20), 강유전체 커패시터 구조(30), 제 1 배선(45), 제 2 배선(54) 등을 형성한다. First, like the first embodiment, FIG. 1a~ Figure 1d, Figure 2a~ Figure 2d, Figure 3a, 3b and through the respective processes, MOS transistor 20 in Fig. 4 (Fig. 5a), a ferroelectric capacitor structure (30 ), to form a first wire 45, the second wiring 54 and the like.

이어서, 도 5b와 마찬가지로, 도 19a에 나타낸 바와 같이, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. Then, as in Figure 5b, to form a lower-layer insulating film 55, so as to cover the second wiring 54. As shown in Figure 19a.

상세하게는, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. Specifically, it forms a lower-layer insulating film 55, so as to cover the second wiring (54). 하층 절연막(55)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적한다. As the lower-layer insulating film 55, for example, depositing a silicon oxide film by the CVD method using the TEOS to a thickness of embedding a second wire (54). 이 때, 하층 절연막(55)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다. At this time, the surface of the lower-layer insulating film 55 is a concave-convex shape reflecting the shape of the second wiring (54).

이어서, 도 19b에 나타낸 바와 같이, 하층 절연막(55)의 표면을 평탄화한다. Then, as shown in Figure 19b, to planarize the surface of the lower-layer insulating film 55.

상세하게는, 예를 들면, CMP법에 의해 하층 절연막(55)의 표면을 평탄화한다. Specifically, for example, to planarize the surface of the lower-layer insulating film 55 by the CMP method. 이 CMP에서, 제 2 배선(54)의 표면이 노출되지 않는 한도에서 하층 절연막(55)이 소정 막 두께, 예를 들면, 100nm정도가 되도록, 하층 절연막(55)을 표면 연마한다. In this CMP, the lower layer is not exposed in the insulating cap 55, the surface of the second wiring 54 is, for a given thickness, for example, such that about 100nm, and the surface polished to a lower layer insulating film 55.

여기서, 제 1 실시예와 마찬가지로, 표면이 평탄한 하층 절연막(55)을 형성할 때에, 도 19a 및 도 19b의 공정 대신에 도 6과 같이 해도 좋다. Here, the first as in the embodiment, when the surface form a flat lower layer insulating film 55, may be as shown in Fig instead of the process of FIG. 19a and FIG. 19b 6.

이어서, 도 19c에 나타낸 바와 같이, 레지스트 패턴(66)을 형성한다. Then, as shown in Figure 19c, to form a resist pattern (66).

상세하게는, 하층 절연막(55)의 전체면에 레지스트를 도포하고, 이 레지스트를 리소그래피에 의해 가공하여, 하층 절연막(55)의 패드 전극(54a)의 상방에 정합하는 부위에 복수의 미세한 개구(66a)를 갖는 레지스트 패턴(66)을 형성한다. Specifically, applying a resist on the entire surface of the lower-layer insulating film 55, and is processed by the resist in the lithography, a plurality of fine to the part that matches the upper part of the pad electrode (54a) of the lower-layer insulating film 55, the opening ( 66a) to form a resist pattern 66 having a.

이어서, 도 19d에 나타낸 바와 같이, 하층 절연막(55)을 가공한다. Then, as shown in FIG. 19d, processing the lower layer insulating film 55.

상세하게는, 레지스트 패턴(66)을 마스크로 하여, 패드 전극(54a)을 에칭 스 톱퍼로서 사용하여, 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))를 드라이 에칭한다. Specifically, by using the resist pattern 66 as a mask, using a pad electrode (54a) as an etching's toppeo, the (insulating film (55b) in the example shown in Fig. 6c), the upper portion of the lower-layer insulating film 55 is dry-etched . 이 때 하층 절연막(55)에는, 레지스트 패턴(66)의 개구(66a)를 따라서 패드 전극(54a)의 표면의 일부를 노출시키는 미세한 복수의 비어 홀(75)이 형성된다. At this time, the lower-layer insulating film 55, a plurality of the fine via hole 75 exposing a portion of the surface of the resist pattern 66, an opening (66a), thus the electrode pads (54a) are formed of.

그 후, 회화 처리 등에 의해 레지스트 패턴(66)을 제거한다. That by then, painting treatment, etc. to remove the resist pattern 66.

이어서, 도 19e에 나타낸 바와 같이, 패드 전극(54a)과 접속되는 도전 플러그(76) 및 제 2 개구(67b)를 갖는 상층 절연막(56)을 형성한다. Then, to form an even top layer insulating film 56, with the conductive plug 76 and the second opening (67b) is connected to the electrode pad (54a) as shown in 19e.

상세하게는, 우선, 비어 홀(75)을 매립하도록 예를 들면, W막을 형성한다. Specifically, first, empty, for example, to fill the hole 75, thereby forming the W film. 그 후, CMP법에 의해 하층 절연막(55)을 스톱퍼로서 W막을 연마하고, 비어 홀(75)을 W로 매립하는 도전 플러그(76)를 형성한다. Then, the W film as a polishing stopper, the lower-layer insulating film 55 by the CMP method to form the conductive plug 76 for filling the empty holes 75 with W.

다음에, 도전 플러그(76) 위를 포함하는 하층 절연막(55) 위에 상층 절연막(56)을 형성한다. To form a next a conductive plug 76, the upper layer insulating film 56 on the lower layer insulating film 55 including the above. 상층 절연막(56)으로서는, 하층 절연막(55)보다도 에칭 레이트가 낮고 수소의 차폐 기능을 갖는 재료의 막, 예를 들면, 실리콘 질화막을 CVD법에 의해 예를 들면, 400nm정도의 막 두께로 형성한다. As the upper layer insulating film 56, a low lower-layer insulating film 55 than the etching rate of a material having a shield function of the hydrogen membrane, for example, for example, by a silicon nitride film of the CVD method, it is formed to a thickness of about 400nm . 하층 절연막(55) 및 상층 절연막(56)으로 제 4 층간 절연막(57)이 구성된다. 4 is an interlayer insulating film 57 is composed of a lower layer insulating film 55 and upper insulating film 56.

다음에, 이 상층 절연막(56)을 레지스트 패턴(도시 생략)을 이용한 드라이 에칭에 의해 가공하고, 패드 전극(54a)의 상방에 정합한 부위에서 복수의 비어 홀(76)을 노출시키는 개구(57b)를 형성한다. Next, the opening of the processing by the upper layer insulating film 56 in the dry etching using a resist pattern (not shown) to expose a plurality of via holes (76) in a matching above the pad electrode (54a) portion (57b ) to form.

그 후, 회화 처리 등에 의해 상기의 레지스트 패턴을 제거한다. That by then, painting treatment, etc. is removed, a resist pattern of the.

이어서, 도 19f에 나타낸 바와 같이, 금속 보호막(77) 및 상부 보호층(61)을 형성한다. Next, FIG forming a metallic protective layer 77 and the upper protective layer 61, as shown in Fig. 19f.

상세하게는, 개구(57b)를 매립하도록 상층 절연막(56) 위에, 내습성의 금속, 여기서는 Al을 재료로서, 예를 들면, 스퍼터링법에 의해 예를 들면, 800nm정도의 막 두께로 퇴적하여, Al막을 형성한다. Specifically, on the upper insulating film 56 to bury the opening (57b), the metal of the moisture resistant, in which the Al as a material, for example, for example by sputtering, by a 800nm ​​degree film deposited to a thickness, Al film is formed. 여기서, 내습성의 금속으로서는, Al 대신에 Al-Cu 등의 Al 합금, Ti나 TiN, TiON, Cu 등을 이용해도 좋다. Here, as the metal of the moisture resistance, may be used an Al alloy, Ti or TiN, TiON, Cu, etc., such as Al-Cu instead of Al.

다음에, 예를 들면, CMP법에 의해 상층 절연막(56)을 스톱퍼로 하여, 상층 절연막(56)의 표면이 노출될 때까지 Al막을 표면 연마한다. Next, for example, on the stopper, the upper layer insulating film 56 by the CMP method, the Al film surface polishing until the surface of the upper insulating film 56 is exposed. 이 때, 개구(57b) 내만을 충전하도록 Al막이 남고, 패드 전극(54a)과 도전 플러그(76)를 통해서 전기적으로 접속되어 이루어지는 금속 보호막(77)이 형성된다. At this time, the opening (57b) within the Al film remains only to charge, the metallic protective layer 77 formed is electrically connected to through the pad electrode (54a) and the conductive plug 76 is formed. 여기서, 외부와의 전기적 접속을 도모하기 위한 패드 전극이, 패드 전극(54a)과 금속 보호막(77)이 도전 플러그(76)를 통해서 적층된 2층 구조로 형성되어 있어, 패드 전극으로서의 기능은 실제상에서는 금속 보호막(77)이 담당하게 된다. Here, the pad electrodes to achieve electrical connection with the outside, a pad electrode (54a) and the metal protecting film (77) are here formed as a two-layer structure laminated via a conductive plug 76, as the pad electrode-on is the actual On is a metal protection film 77 is in charge.

다음에, 금속 보호막(77)을 덮도록 상층 절연막(56) 위에 상부 보호층(61)을 형성한다. To form a next a metallic protective layer 77, the upper layer insulating film 56, an upper protective layer (61) over to cover. 상부 보호층(61)으로서는, 예를 들면, 재료로서 폴리이미드를 사용하여 퇴적한다. As the upper protective layer 61, for example, it is deposited by using the polyimide as a material.

다음에, 금속 보호막(77)의 표면을 노출시키도록, 상부 보호층(61)에 개구(61a)를 형성한다. Next, so as to expose the surface of the metal protective layer 77, thereby forming an opening (61a) in the upper protective layer 61. 이상에 의해, FeRAM을 완성시킨다. From the above, the FeRAM is completed.

변형예 2에서는, 하층 절연막(55)의 표면이 평탄화되어 있어, 금속 보호막(77)을 형성할 때에 상기와 같이 CMP법을 사용할 수 있다. In Modification 2, it is the surface of the lower-layer insulating film 55 is planarized, it is possible to use a CMP process as described above in forming the metal protecting film (77). 이 경우, 하층 절연막(55) 위에 형성되는 상층 절연막(56)과, 금속 보호막(77)이 동일 평면을 형성하 도록 표면 평탄화된다. In this case, the lower-layer insulating film 55, the upper layer insulating film 56 and a metal protection film 77 is formed on the surface is flattened so as to to form the same plane. 그 때문에, 상층 절연막(56) 및 금속 보호막(77)은 모두 커버리지가 우수하고, 균일한 막 두께로 형성된다. For this reason, the upper layer insulating film 56 and a metal protection film 77 is both coverage is excellent, and is formed to a uniform film thickness. 따라서, 금속 보호막(77)의 예를 들면, 패키징시에서의 손상에 대한 내성이 대폭 향상된다. Thus, for example, a metal protection film 77, the resistance to damage at the time of packaging is significantly enhanced. 이와 같이, 상층 절연막(56) 및 금속 보호막(77)이 커버리지가 우수한 상태로 형성됨으로써, 상층 절연막(56) 및 금속 보호막(77)의 물·수소의 차폐 기능을 최대한 발휘시킬 수 있다. In this way, it is possible to maximize the upper layer insulating film 56 and the metal protecting film (77) shielding the water, the hydrogen of being formed of a high-coverage condition, the upper layer insulating film 56 and the metal protecting film (77). 이 구성에 의해, 강유전체 커패시터 구조(30)의 특성 열화를 확실히 방지하는 것이 가능해진다. With this configuration, it is possible to reliably prevent deterioration of the characteristics of the ferroelectric capacitor structure (30).

또한, 변형예 2에서는, 금속 보호막(77)은 도전 플러그(76)를 통해서 패드 전극(54a)과 접속되어 있다. Further, in Modification 2, the metal protecting film (77) is connected to the pad electrode (54a) via a conductive plug (76). 이와 같이, 금속 보호막(77)은 패드 전극(54a)과 적극적으로 이간되도록 형성되어 있어, 패드 전극의 기능 검사시의 침 접촉에 의해 금속 보호막(77)의 표면에 접촉 자국이 생겼다고 해도, 도전 플러그(76)에까지 접촉 자국이 미칠 우려는 없어, 패드 전극(54a) 및 금속 보호막(77)의 패드 전극으로서의 도전성 및 배선과의 접속성을 충분히 확보할 수 있다. Thus, the metal protective layer 77, a pad electrode (54a) and it is formed to actively separated by, even by a needle contact when the pad electrode function check the contact station ugly on the surface of the metal protective layer 77, a conductive plug 76 far have concerned the contact marks are not, a pad electrode (54a) and the connection of the electrode pads and as electrically conductive wires and a metal protection film 77 can be sufficiently secured.

이상 설명한 바와 같이, 변형예 2에 의하면, 비교적 간이한 구성으로 물·수소의 내부 침입을 확실히 방지하여, 강유전체 커패시터 구조(30)의 고성능을 유지하는 신뢰성 높은 FeRAM이 실현된다. As described above, according to Modification 2, to certainly prevent the relatively simple configuration inside the entry of water and hydrogen, a highly reliable FeRAM to maintain high performance of a ferroelectric capacitor structure (30) it is realized.

[변형예 3] [Modification 3]

본 예에서는, 제 2 실시예에서 개시한 FeRAM의 구성에 있어서, 금속 보호막의 형성 형태가 다르다. In this example, according to a second embodiment of the FeRAM configuration disclosed in the embodiment, different from the type of metal forming the protective film.

도 20은 변형예 3에 의한 FeRAM의 제조 방법 중, 주요 공정을 나타낸 개략 단면도이다. 20 is a schematic cross-sectional view showing a main process of the method of manufacturing FeRAM according to a third modification.

우선, 제 1 실시예와 마찬가지로, 도 1a∼도 1d, 도 2a∼도 2d, 도 3a, 도 3b 및 도 4(도 5a)의 각 공정을 거쳐서, MOS 트랜지스터(20), 강유전체 커패시터 구조(30), 제 1 배선(45), 제 2 배선(54) 등을 형성한다. First, like the first embodiment, FIG. 1a~ Figure 1d, Figure 2a~ Figure 2d, Figure 3a, 3b and through the respective processes, MOS transistor 20 in Fig. 4 (Fig. 5a), a ferroelectric capacitor structure (30 ), to form a first wire 45, the second wiring 54 and the like.

이어서, 도 5b와 마찬가지로, 도 20a에 나타낸 바와 같이, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. Then, as in Figure 5b, to form a lower-layer insulating film 55, so as to cover the second wiring 54. As shown in Figure 20a.

상세하게는, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. Specifically, it forms a lower-layer insulating film 55, so as to cover the second wiring (54). 하층 절연막(55)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적한다. As the lower-layer insulating film 55, for example, depositing a silicon oxide film by the CVD method using the TEOS to a thickness of embedding a second wire (54). 이 때, 하층 절연막(55)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다. At this time, the surface of the lower-layer insulating film 55 is a concave-convex shape reflecting the shape of the second wiring (54).

이어서, 도 20b에 나타낸 바와 같이, 하층 절연막(55)의 표면을 평탄화한다. Then, as shown in Figure 20b, to planarize the surface of the lower-layer insulating film 55.

상세하게는, 예를 들면, CMP법에 의해 하층 절연막(55)의 표면을 평탄화한다. Specifically, for example, to planarize the surface of the lower-layer insulating film 55 by the CMP method. 이 CMP에서, 제 2 배선(54)의 표면이 노출되지 않는 한도에서 하층 절연막(55)이 소정 막 두께, 예를 들면, 100nm정도가 되도록, 하층 절연막(55)을 표면 연마한다. In this CMP, the lower layer is not exposed in the insulating cap 55, the surface of the second wiring 54 is, for a given thickness, for example, such that about 100nm, and the surface polished to a lower layer insulating film 55.

여기서, 제 1 실시예와 마찬가지로, 표면이 평탄한 하층 절연막(55)을 형성할 때에, 도 20a 및 도 20b의 공정 대신에 도 6과 같이 해도 좋다. Here, the first as in the embodiment, when the surface form a flat lower layer insulating film 55, may be as shown in Fig instead of the process of FIG. 20a and FIG. 20b 6.

이어서, 도 20c에 나타낸 바와 같이, 상층 절연막(56) 및 레지스트 패턴(66)을 형성한다. Then, as shown in Figure 20c, to form the upper layer insulating film 56 and the resist pattern 66.

상세하게는, 우선, 하층 절연막(55) 위에 상층 절연막(56)을 형성한다. Specifically, first, on the lower layer insulating film 55 formed in the upper insulating film 56. 상 층 절연막(56)으로서는, 하층 절연막(55)보다도 에칭 레이트가 낮고 수소의 차폐 기능을 갖는 재료의 막, 예를 들면, 실리콘 질화막을 CVD법에 의해 예를 들면, 400nm정도의 막 두께로 형성한다. Examples of the layer insulating film 56, a low lower-layer insulating film 55 than the etching rate of a material having a shield function of the hydrogen membrane, for example, for example, by a silicon nitride film of the CVD method, is formed to a thickness of about 400nm do. 하층 절연막(55) 및 상층 절연막(56)으로 제 4 층간 절연막(57)이 구성된다. 4 is an interlayer insulating film 57 is composed of a lower layer insulating film 55 and upper insulating film 56.

다음에, 상층 절연막(56)의 전체면에 레지스트를 도포하고, 이 레지스트를 리소그래피에 의해 가공하여, 상층 절연막(56)의 패드 전극(54a)의 상방에 정합하는 부위에 복수의 미세한 개구(66a)를 갖는 레지스트 패턴(66)을 형성한다. Next, applying a resist on the entire surface of the upper insulating film 56, and is processed by the resist in the lithography, a plurality of fine openings on the part that matches the upper part of the pad electrode (54a) of the upper layer insulating film 56 (66a ) to form a resist pattern 66 having a.

이어서, 도 20d에 나타낸 바와 같이, 제 4 층간 절연막(57)을 가공한다. Then, as shown in Figure 20d, a fourth processing the interlayer insulating layer 57.

상세하게는, 레지스트 패턴(66)을 마스크로 하여, 패드 전극(54a)을 에칭 스톱퍼로서 사용하여, 제 4 층간 절연막(57), 여기서는 상층 절연막(56) 및 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))를 드라이 에칭한다. Specifically, by using the resist pattern 66 as a mask, using a pad electrode (54a) as an etching stopper, the fourth upper portion of the interlayer insulating layer 57, in which the upper insulating film 56 and the lower-layer insulating film 55 ( in the example of Figure 6c and the dry-etching the insulating film (55b)). 이 때 제 4 층간 절연막(57)에는, 레지스트 패턴(66)의 개구(66a)를 따라서 패드 전극(54a)의 표면의 일부를 노출시키는 미세한 복수의 비어 홀(70)이 형성된다. At this time, the fourth interlayer insulating layer 57, a plurality of the fine via hole 70 exposing a portion of the surface of the resist pattern 66, openings (66a) according to the pad electrode (54a) is formed of.

그 후, 회화 처리 등에 의해 레지스트 패턴(66)을 제거한다. That by then, painting treatment, etc. to remove the resist pattern 66.

이어서, 도 20e에 나타낸 바와 같이, 패드 전극(54a)과 접속되는 도전 플러그(71)를 형성한다. Then, to form a conductive plug 71 that is connected to the pad electrode (54a) as shown in Fig. 20e.

상세하게는, 비어 홀(70)을 매립하도록 예를 들면, W막을 형성한다. Specifically, via, for example, to fill the holes 70, thereby forming the W film. 그 후, CMP법에 의해 상층 절연막(56)을 스톱퍼로 하여 W막을 연마해서, 비어 홀(70)을 W로 매립하는 도전 플러그(71)를 형성한다. Thereafter, the upper layer insulating film 56 by the CMP method to the stopper plate by grinding the W film to form a conductive plug 71 to fill the via hole 70 to the W.

이어서, 도 20f에 나타낸 바와 같이, 복수의 도전 플러그(71)의 주위를 덮는 상부 보호층(61)을 형성한다. Then, as shown in FIG. 20f, forming an upper protective layer 61 for covering the periphery of the plurality of conductive plug (71).

상세하게는, 우선, 전체면에 상부 보호층(61)을 형성한다. Specifically, first, to form an upper protective layer 61 on the entire surface. 상부 보호층(61)으로서는, 예를 들면, 재료로서 폴리이미드를 사용하여 퇴적한다. As the upper protective layer 61, for example, it is deposited by using the polyimide as a material.

다음에, 패드 전극(54a)의 상방에 정합한 부위에서 복수의 도전 플러그(71)의 형성 부위를 노출시키도록, 상부 보호층(61)에 개구(61a)를 형성한다. Next, so as to expose the forming areas of the plurality of conductive plug (71) in a mating region above the pad electrode (54a), thereby forming an opening (61a) in the upper protective layer 61.

이어서, 도 20g에 나타낸 바와 같이, 금속 보호막(78)을 형성한다. Then, also form the metallic protective layer 78, as shown in 20g.

상세하게는, 우선, 개구(61a) 내를 포함하는 상부 보호층(61) 위에, 내습성의 금속, 여기서는 Al을 재료로서, 예를 들면, 스퍼터링법에 의해 Al을 퇴적하여 Al막을 형성한다. Specifically, first, the opening (61a) on the upper protective layer 61 including in the metal of the moisture resistant, in which the Al as a material, for example, by depositing Al by a sputtering method to form a film Al. 이 경우, Al막을 개구(61a)의 깊이보다도 두꺼운 막 두께, 예를 들면, 100㎛정도로 형성한다. In this case, than, for thick film thickness, for example, the depth of the Al film opening (61a), is formed so 100㎛. 여기서, 내습성의 금속으로서는, Al 대신에 Al-Cu 등의 Al 합금, Ti나 TiN, TiON, Cu 또는 이들의 적층막 등을 이용해도 좋다. Here, as the metal of the moisture resistance, may be used an Al alloy, Ti or TiN, TiON, Cu or the like thereof laminated film such as Al-Cu in place of Al.

다음에, 예를 들면, CMP법에 의해 상부 보호층(61)을 스톱퍼로 하여, 상부 보호층(61)의 표면이 노출될 때까지 Al막을 표면 연마한다. Next, for example, by the CMP method to the upper protective layer 61 as a stopper, and polishing the surface of Al film until the surface of the upper protective layer 61 is exposed. 이 때, 개구(61a) 내만을 충전하도록 Al막이 남고, 상층 절연막(56) 위에서 도전 플러그(71)를 통해서 패드 전극(54a)과 전기적으로 접속되어 이루어지는 금속 보호막(78)이 형성된다. At this time, the opening (61a) remaining within the Al film is only to be filled, the upper layer insulating film 56, a metal protection film 78 is formed on the conductive plug is connected (71) to the pad electrode (54a) through the electrically is formed. 여기서, 외부와의 전기적 접속을 도모하기 위한 패드 전극이, 패드 전극(54a)과 금속 보호막(78)이 도전 플러그(71)를 통해서 적층된 2층 구조로 형성되어 있어, 패드 전극으로서의 기능은 실제상에서는 금속 보호막(78)이 담당하게 된다. Here, the pad electrodes to achieve electrical connection with the outside, there is a pad electrode (54a) and a metal protection film 78 is formed of a two-layer structure laminated via a conductive plug 71, as the pad electrode-on is the actual On is a metal protection film 78 is in charge.

이상에 의해, FeRAM을 완성시킨다. From the above, the FeRAM is completed.

변형예 3에서는, 하층 절연막(55)의 표면이 평탄화되어 있어, 금속 보호 막(78)을 형성할 때에 상기한 바와 같이 CMP법을 사용할 수 있다. In the third modification, there is a surface of the lower-layer insulating film 55 is planarized, it is possible to use a CMP process as described above in forming the metal protecting film (78). 이 경우, 하층 절연막(55) 위에 상층 절연막(56)을 통해서 형성되는 상부 보호층(61)과, 금속 보호막(78)이 동일 평면을 형성하도록 표면 평탄화된다. In this case, the lower-layer insulating film 55 on the upper protective layer 61 is formed through the upper insulating film 56 and a metal protection film 78 is planarized surface to form the same plane. 그 때문에, 상층 절연막(56), 상부 보호층(61) 및 금속 보호막(78)은 모두 커버리지가 우수하고, 균일한 막 두께로 형성된다. For this reason, the upper layer insulating film 56, an upper protective layer 61 and a metal protection film 78 is both coverage is excellent, and is formed to a uniform film thickness. 따라서, 금속 보호막(78)의 예를 들면, 패키징시에서의 손상에 대한 내성이 대폭 향상된다. Thus, for example, a metal protection film 78, the resistance to damage at the time of packaging is significantly enhanced. 이와 같이, 상층 절연막(56), 상부 보호층(61) 및 금속 보호막(78)이 커버리지가 우수한 상태로 형성됨으로써, 상층 절연막(56) 및 금속 보호막(78)의 물·수소의 차폐 기능을 최대한 발휘시킬 수 있다. Thus, the most of the upper layer insulating film 56, an upper protective layer 61 and the metal protecting film (78) shielding the water and the hydrogen of this by being formed of a high-coverage condition, the upper layer insulating film 56 and a metal protection film 78 It can be exhibited. 이 구성에 의해, 강유전체 커패시터 구조(30)의 특성 열화를 확실히 방지하는 것이 가능해진다. With this configuration, it is possible to reliably prevent deterioration of the characteristics of the ferroelectric capacitor structure (30).

또한, 변형예 3에서는, 금속 보호막(78)은 도전 플러그(71)를 통해서 패드 전극(54a)과 접속되어 있다. In addition, in Modification 3, a metal protecting film (78) is connected to the pad electrode (54a) via a conductive plug (71). 이와 같이, 금속 보호막(78)은 패드 전극(54a)과 적극적으로 이간되도록 형성되어 있어, 패드 전극의 기능 검사시의 침 접촉에 의해 금속 보호막(78)의 표면에 접촉 흔적이 생겼다고 해도, 도전 플러그(71)에까지 접촉 흔적이 미칠 우려는 없어, 패드 전극(54a) 및 금속 보호막(78)의 패드 전극으로서의 도전성 및 배선과의 접속성을 충분히 확보할 수 있다. Thus, the metal protective layer 78, a pad electrode (54a) and it is formed to actively separated by, even by a needle contact when the pad electrode function check ugly the contact trace on the surface of the metal protective layer 78, the conductive plug 71 far have concerned the contact trace is not, it is possible to sufficiently ensure the connectivity with the electrode pads as a conductive wiring and a pad electrode (54a) and the metal protecting film (78).

본 발명에 의하면, 비교적 간이한 구성으로 충분한 물·수소의 내부 침입을 확실히 방지하여, 커패시터 구조, 특히 강유전체 커패시터 구조의 고성능을 유지하는 신뢰성 높은 반도체 장치를 실현할 수 있다. According to the present invention, relatively to surely prevent the internal entry of sufficient water, hydrogen with a simple structure, the capacitor structure, and in particular to realize a highly reliable semiconductor device to maintain the high performance of a ferroelectric capacitor structure.

Claims (19)

  1. 반도체 기판과, A semiconductor substrate;
    상기 반도체 기판의 상방에 형성되어 있고, 하부 전극과 상부 전극에 의해 유전체막을 삽입하여 이루어지는 커패시터 구조와, And a capacitor structure made by insertion is formed above the semiconductor substrate, with the lower electrode and the upper electrode dielectric film,
    상기 커패시터 구조의 상방에 형성되어 있고, 상기 커패시터 구조와 전기적으로 접속되어 이루어지는 배선 구조와, Wiring structure and formed is formed in the upper part of the capacitor structure are connected to the capacitor and electrical,
    상기 배선 구조와 전기적으로 접속되어 있고, 외부와의 전기적 접속을 도모하기 위한 패드 전극과, Is connected to the wiring and electrical, and the pad electrodes to achieve electrical connection with the outside,
    상기 패드 전극의 일부를 덮고, 표면이 평탄화되어 이루어지는 절연막과, An insulating film covering a portion of the pad electrode, the surface is planarized and formed,
    상기 절연막 위에 형성된 내습성의 금속 재료로 이루어지는 금속 보호막을 포함하는 것을 특징으로 하는 반도체 장치. A semiconductor device comprising a metal protective layer made of a metal material of the moisture resistance is formed on the insulating film.
  2. 제 1 항에 있어서, According to claim 1,
    상기 금속 보호막은 상기 패드 전극상에서 당해 패드 전극과 접속되어 있고, 상기 패드 전극과 함께 2층 패드 구조를 구성하는 것을 특징으로 하는 반도체 장치. The metal protective layer is a semiconductor device, characterized in that configuring the two-layer pad structure with the pad electrode is connected with the art pad electrode on the pad electrode.
  3. 제 1 항에 있어서, According to claim 1,
    상기 금속 보호막은 상기 패드 전극상에서 당해 패드 전극과 접속되어 있고, 상기 패드 전극과 함께 2층 패드 구조를 구성하는 제 1 보호막과, 상기 절연막 위에서 상기 제 1 보호막의 주위를 당해 제 1 보호막과 전기적으로 절연된 상태로 덮는 제 2 보호막으로 이루어지는 것을 특징으로 하는 반도체 장치. The metal protective layer is a first protective film, and the electrical and the art the first protective film to the periphery of the first protective film on the insulating film constituting the second layer pad structure with the pad electrode is connected with the art pad electrode on the pad electrode, a semiconductor device which comprises a second protective layer covering with an insulating state.
  4. 제 2 항에 있어서, 3. The method of claim 2,
    상기 금속 보호막은 상기 패드 전극과 직접적으로 접속되어 있는 것을 특징으로 하는 반도체 장치. The metal protective layer is a semiconductor device, characterized in that it is connected directly with the electrode pads.
  5. 제 4 항에 있어서, 5. The method of claim 4,
    상기 절연막 위에 절연 재료로 이루어지는 상부 보호층이 형성되어 있고, 상기 상부 보호층 및 상기 절연막에 형성된 상기 패드 전극의 일부를 노출시키는 개구를 충전하도록, 상기 금속 보호막이 형성되어 있는 것을 특징으로 하는 반도체 장치. And an upper protective layer made of an insulating material on the insulating film is formed, so as to fill an opening that exposes a portion of the pad electrode formed on the upper protective layer and the insulating film, the semiconductor device characterized in that the metal protective film is formed .
  6. 제 4 항에 있어서, 5. The method of claim 4,
    상기 절연막은 하층 부분과, 실리콘 질화물로 이루어지는 상층 부분으로 구성되어 있고, The insulating layer is constituted by an upper layer portion made of the lower layer portion, the silicon nitride,
    상기 하층 부분에 형성된 상기 패드 전극의 일부를 노출시키는 복수의 제 1 개구와, 상기 제 1 개구에 정합(整合)하도록 상기 상층 부분에 형성된 제 2 개구를 충전하도록, 상기 금속 보호막이 형성되어 있는 것을 특징으로 하는 반도체 장치. A plurality of first openings exposing a portion of the pad electrode formed on the lower part, so as to fill the second opening formed in said upper portion to mate (整合) in the first opening, in that the metal protective film is formed the semiconductor device according to claim.
  7. 제 2 항에 있어서, 3. The method of claim 2,
    상기 금속 보호막은 상기 패드 전극과 도전 플러그를 통하여 접속되어 있는 것을 특징으로 하는 반도체 장치. The metal protective layer is a semiconductor device, characterized in that it is connected through the pad electrode and the conductive plug.
  8. 제 7 항에 있어서, The method of claim 7,
    상기 절연막 위에 절연 재료로 이루어지는 상부 보호층이 형성되어 있고, 상기 상부 보호층에 형성된 개구를 충전하도록, 상기 금속 보호막이 형성되어 있는 것을 특징으로 하는 반도체 장치. , So as to fill an opening formed in said upper protection layer and the upper protective layer made of an insulating material on the insulating film is formed, the semiconductor device characterized in that the metal protective film is formed.
  9. 반도체 기판의 상방에, 하부 전극과 상부 전극에 의해 유전체막을 삽입하여 이루어지는 커패시터 구조를 형성하는 공정과, A step of forming a capacitor structure formed by inserting a dielectric film by the upper side of the semiconductor substrate, the lower electrode and the upper electrode;
    상기 커패시터 구조의 상방에, 상기 커패시터 구조와 전기적으로 접속되도록 배선 구조를 형성하는 공정과, Above the capacitor structure, and the step of forming the wiring structure so as to be electrically connected with the capacitor structure,
    상기 배선 구조와 전기적으로 접속하도록, 외부와의 전기적 접속을 도모하기 위한 패드 전극을 형성하는 공정과, And the step of the wiring structure, and so as to be electrically connected to form a pad electrode to achieve an electrical connection with the outside,
    상기 패드 전극을 덮도록 절연막을 퇴적하여, 상기 절연막의 표면을 평탄화하는 공정과, A step of depositing an insulating film to cover the pad electrode, and flattening the surface of the insulating film,
    상기 절연막에 상기 패드 전극의 표면의 일부를 노출시키는 개구를 형성하는 공정과, On the insulating film and the step of forming an opening that exposes a portion of the surface of the pad electrode,
    상기 개구를 충전하여 상기 패드 전극과 접속되도록, 내습성의 금속 재료로 이루어지는 금속 보호막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. A method of manufacturing a semiconductor device comprising the step of filling the opening to form a metal protective layer made of a metal material of the moisture resistant so that it is connected with the pad electrode.
  10. 반도체 기판의 상방에, 하부 전극과 상부 전극에 의해 유전체막을 삽입하여 이루어지는 커패시터 구조를 형성하는 공정과, A step of forming a capacitor structure formed by inserting a dielectric film by the upper side of the semiconductor substrate, the lower electrode and the upper electrode;
    상기 커패시터 구조의 상방에, 상기 커패시터 구조와 전기적으로 접속되도록 배선 구조를 형성하는 공정과, Above the capacitor structure, and the step of forming the wiring structure so as to be electrically connected with the capacitor structure,
    상기 배선 구조와 전기적으로 접속하도록, 외부와의 전기적 접속을 도모하기 위한 패드 전극을 형성하는 공정과, And the step of the wiring structure, and so as to be electrically connected to form a pad electrode to achieve an electrical connection with the outside,
    상기 패드 전극을 덮도록 절연막을 퇴적하여, 상기 절연막의 표면을 평탄화하는 공정과, A step of depositing an insulating film to cover the pad electrode, and flattening the surface of the insulating film,
    상기 절연막에 상기 패드 전극의 표면의 일부를 노출시키는 복수의 접속 구멍을 형성하는 공정과, On the insulating film and the step of forming a plurality of connection holes for exposing a portion of the surface of the pad electrode,
    상기 접속 구멍을 충전하여 이루어지는 도전 플러그를 형성하는 공정과, A step of forming a conductive plug formed by filling the connection holes and,
    상기 도전 플러그를 통하여 상기 패드 전극과 접속되도록, 내습성의 금속 재료로 이루어지는 금속 보호막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. A method of manufacturing a semiconductor device comprising the step of forming the metallic protective film made of a metal material of the moisture resistant so that it is connected with the pad electrode through the conductive plug.
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