KR100954630B1 - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit Download PDF

Info

Publication number
KR100954630B1
KR100954630B1 KR20090079761A KR20090079761A KR100954630B1 KR 100954630 B1 KR100954630 B1 KR 100954630B1 KR 20090079761 A KR20090079761 A KR 20090079761A KR 20090079761 A KR20090079761 A KR 20090079761A KR 100954630 B1 KR100954630 B1 KR 100954630B1
Authority
KR
Grant status
Grant
Patent type
Prior art keywords
capacitor
semiconductor integrated
integrated circuit
chip
method
Prior art date
Application number
KR20090079761A
Other languages
Korean (ko)
Other versions
KR20090110275A (en )
Inventor
타다토모 수가
간지 오쯔까
다모쯔 우사미
Original Assignee
가부시끼가이샤 도시바
가부시끼가이샤 르네사스 테크놀로지
닛뽄덴끼 가부시끼가이샤
로무 가부시키가이샤
산요덴키가부시키가이샤
소니 주식회사
스가 다다또모
간지 오쯔까
오키 엘렉트릭 인더스트리 캄파티,리미티드
다모쯔 우사미
파나소닉 주식회사
후지쯔 마이크로일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Grant date

Links

Images

Abstract

칩내의 드라이버 회로에 인접하도록 전원/그라운드 선로상에 소정의 용량을 갖는 바이패스 커패시터를 배치하여 스위칭시에 과도 현상의 악영향을 감소시킨다. Placing a bypass capacitor having a predetermined capacity on the power / ground lines so as to be adjacent to the driver circuits in the chip to reduce the adverse effects of transients during switching. 상기 바이패스 커패시터의 용량은 상기 드라이버 회로의 기생 용량보다 더 크게 설정되어 상기 전원/그라운드 선로의 특성 임피던스가 내부 배선의 특성 임피던스 보다 더 높게 되는 것을 방지한다. Capacitance of the bypass capacitor prevents are set larger than the parasitic capacitance of the driver circuit which is the characteristic impedance of the power source / ground line higher than the characteristic impedance of the interior wiring.
바이패스 커패시터, 드라이버 회로 Bypass capacitor, the driver circuit

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT} The semiconductor integrated circuit {SEMICONDUCTOR INTEGRATED CIRCUIT}

본 발명은 고속으로 동작하는 논리 회로 및 메모리 등의 전자 회로에 사용하기 위한 회로 구조에 관한 것으로서, 특히 반도체 집적 회로의 회로 구조에 관한 것이다. The present invention relates to a circuit structure for use in electronic circuits, such as logic and memory to operate at high speed, and more particularly to a circuit configuration of the semiconductor integrated circuit.

일반적으로, 반도체 집적 회로는 반도체 칩 내에 형성된 메모리 또는 논리 회로를 포함한다. In general, the semiconductor integrated circuit comprises a memory or a logic circuit formed in the semiconductor chip. 최근에 디지털화에 대한 요구에 따라 GHz 대역에서 고속으로 동작하는 디지털 반도체 집적 회로에 대한 요구가 증가하는 실정이다. In accordance with the recent demand for digitalization in a situation that the demand for digital semiconductor integrated circuit for high-speed operation as in the GHz band increases. 디지털 반도체 집적 회로는 보통 다수의 트랜지스터를 포함한다. The digital semiconductor integrated circuits typically include multiple transistors. 이 경우에, 각각의 트랜지스터는 전기 에너지를 공급하는 전원 및 공급된 에너지를 배출하는 그라운드에 접속되어 트랜지스터 회로를 형성한다. In this case, each transistor is connected to ground to discharge the power source for supplying electrical energy and supply the energy to form a transistor circuit.

상기 트랜지스터 회로는 온-오프 스위치 또는 게이트 회로로서 동작하는 반면에 트랜지스터가 온 상태에 있어도 전원이 전기 에너지를 공급하지 않으면 트랜지스터로부터 신호가 전송되지 않는다. The transistor circuit includes an on-off even while operating as a switch or a gate circuit in the transistor on if the power is not supplied to the electrical energy signal is not sent from the transistor.

여기에서 트랜지스터 게이트 회로를 고려하면, 게이트 회로는 즉시 온 상태가 된다. When considering here a transistor gate circuit, a gate circuit is immediately turned on. 온-저항(on-resistance)이 작으면 접속된 전원이 전기 에너지(전하)를 공급하려고 하는 경우에 배선이 전하를 공급할 수 없는 현상이 발생한다. The on-resistance (on-resistance) is small, the power is not able to supply the charge wire when attempting to supply the electrical energy (a charge) up phenomenon occurs. 배선이 전기 에너지를 왜 공급할 수 없는가에 대한 이유는 상세히 후술 될 것이다. Why is there any reason for the wiring can supply electrical energy will be discussed in detail below. 전원/그라운드 배선을 전송 선로라고 비유하고 그 특성 임피던스가 50Ω이라고 가정하면, 트랜지스터 게이트 회로의 온-저항이 15Ω 정도로서 특성 임피던스보다 더 낮다면 배선은 전하를 공급할 수 없게 된다. When the transmission line as compared to the power / ground wires, assuming that the characteristic impedance is 50Ω, on the transistor gate circuit, if the resistance is lower than the characteristic impedance of 15Ω line is long, it is impossible to supply an electric charge. 다행히도 많은 경우에 신호선의 특성 임피던스는 50Ω 이상이다. Fortunately, the characteristic impedance of the signal line is 50Ω or more in many cases. 따라서, 전하 공급을 할 수 없다는 문제점은 회피된다. Therefore, the problem can not be supplied to the electric charge is avoided. 그러나, 전하를 트랜지스터 기생 커패시터에 공급하기 위한 순간 변화에 대처하지 않으면 않 된다. However, it is not until we deal in time change for supplying a charge to the transistor parasitic capacitances. 전하를 공급하기 위한 배관을 굵게 만들어야 한다. It must make thick the pipe for supplying the electric charge. 즉, 전원/그라운드의 특성 임피던스를 낮추기 위한 구성 및 방법이 필요하다. In other words, there is a need for a configuration and method for lowering the characteristic impedance of the power / ground. 따라서, 본 발명의 발명자는 전원/그라운드의 특성 임피던스를 낮추기 위한 구성 및 방법을 일본국 특개평 제2000-174505호(이하, 참조 문헌 1이라고 한다)에 개시하였다. Thus, the inventors of the present invention described in (hereinafter referred to as reference, Document 1) Power / a configuration and method for lowering the characteristic impedance of the ground Japanese Unexamined Patent Publication No. 2000-174505 call.

또한, 트랜지스터 회로의 스위칭 동작이 더 빨라지면 급격한 전류 증가에 저항하는 인덕턴스는 전술한 문제와 더불어 무시할 수 없게 된다. In addition, when the switching operation of the transistor circuit faster inductance to resistance to abrupt current increase is not negligible, with the above-described problem. 전원/그라운드의 특성 임피던스가 신호선의 특성 임피던스보다 더 낮을지라도 전원/그라운드 배선의 기생 인덕터스에 기인한 트랜지스터 게이트 회로의 급속한 개방 및 기생 용량 차지(charge)를 따라갈 수 없게 된다. Although the characteristic impedance of the power / ground is lower than the characteristic impedance of the signal line is not be able to keep up with the rapid opening and parasitic capacitance of a transistor gate circuit due to parasitic inductor's power / ground interconnection charge (charge). 따라서, 기생 인덕턴스를 낮추는 구성 및 방법이 필요하다. Therefore, there is a need for a configuration, and how to reduce the parasitic inductance.

또한, 온-저항에 의해 제어되는 전류에 의하여 수신 트랜지스터 게이트의 모 든 커패시터를 차지(charge)하는 것이 완료될 때까지는 수신을 결정하는 신호 에너지(전하량)는 불충분하다. In addition, an on-is accounted for all of the capacitors of the transistors receives the gate by the current controlled by the resistance signal energy (amount of charge) for determining the reception until the completion to (charge) is sufficient. 그로 인해 수신 트랜지스터 그 자체의 동작 지연이 발생한다. Thereby generating transistor receives the operation delay of its own. 그 결과, 상기 시간 동안 전원의 전류는 계속 흐르게 된다. As a result, the current of the power supply for the time continues to flow.

이와 같이, 트랜지스터 게이트 회로에서의 유연한 스위칭 제어가 불가능해진 상태는 전원/그라운드의 공급 능력에 의해 발생된 레이트 제어(rate-controlling)에 기인하여 GHz 대역의 디지털 회로에서 현저해진다. In this way, the status made a flexible switching control of the transistor gate circuit is not possible becomes remarkable in a digital circuit in the GHz band due to the rate control (rate-controlling) generated by the supply capacity of the power / ground.

따라서, 본 발명의 목적은 빠른 동작이 요구되는 경우에도 트랜지스터 게이트 회로의 특성이 억제되지 않도록 전원/그라운드의 전하 공급 능력을 충분히 보장할 수 있는 반도체 집적 회로 및 회로 구조를 제공함에 있다. Accordingly, it is an object of the present invention to provide a semiconductor integrated circuit and a circuit structure which can sufficiently ensure the electric charge supply capacity of the power / ground so that the characteristics of the transistor gate circuit is not suppressed even when rapid operation is required to provide.

본 발명의 제1의 특징에 따른 회로 구조는 칩내에 드라이버 회로 및 전원/그라운드 선로 구조를 포함하는 회로 구조로서, 상기 전원/그라운드 선로는 상기 드라이버 회로에 인접하도록 전원-그라운드 접속 회로로서 소정의 용량을 갖는 용량 소자에 접속되는 것을 특징으로 한다. Circuit structure according to the first aspect of the present invention is a circuit structure including the driver circuit and power source / ground line structure in the chip, the power source / ground line has power so as to be adjacent to said driver circuit, a predetermined capacity as the ground connection circuit with it being connected to the capacitor element.

상기 구성에서, 상기 소정의 용량은 상기 드라이버 회로의 기생 용량 보다 더 크거나, 상기 소정의 용량을 갖는 용량 소자는 동작시에 상기 드라이버 회로의 용량 소자와 상보적이도록 상기 드라이버 회로에 접속되는 것을 특징으로 한다. With the arrangement, wherein the predetermined capacity is larger than the parasitic capacitance of the driver circuit, or the capacitor element having the predetermined capacity is so in operation the capacitor element and the complementary of the driver circuit to be connected to the driver circuit It shall be.

상기 소정의 용량은 적어도 드라이버 회로의 축적 전하 또는 상기 회로 구조의 총 기생 용량과 동등하거나 보다 더 큰 것을 특징으로 한다. Of said predetermined amount is at least the driver to the accumulated charge or the total parasitic capacitance and being equal to or greater than that of the circuit configuration of the circuit.

또한, 바람직 하기로는 상기 용량 소자는 pn 확산 커패시터와 전극 커패시터 중의 적어도 하나를 포함는 것을 특징으로 한다. Further, preferably, the capacitor element is characterized in that at least one of a pn pohamneun diffused capacitor electrode and the capacitor.

본 발명의 다른 특징에 따른 회로 구조는 트랜지스터를 포함하는 유닛 회로가 칩내에서 상기 전원/그라운드 선로에 접속되는 구성을 더 포함하는 것으로서, 상기 전원/그라운드 선로의 특성 임피던스는 상기 드라이버 회로를 통해 신호를 전송하기 위한 신호 전송 선로의 특성 임피던스보다 더 낮은 것을 특징으로 한다. As a circuit structure according to a further feature of the present invention further includes a configuration unit circuit including a transistor connected to the power source / ground line in chipnae, the characteristic impedance of the power source / ground line has a signal through the driver circuit characterized in that is lower than the characteristic impedance of the signal transmission line for transmitting.

본 발명의 또 다른 특징에 따른 반도체 집적 회로는 칩내에 트랜지스터를 구비한 복수의 유닛 회로를 포함하는 유닛 회로군(circuit group)과, 상기 칩내에 배치되고 상기 유닛 회로군에 전원을 공급하는 전원/그라운드 배선부를 포함하고, 상기 전원/그라운드 배선부는 상기 유닛 회로군의 브랜치(branch) 직전의 위치에 용량 조정부를 구비하는 것을 특징으로 한다. In a semiconductor according to another aspect of the present invention the integrated circuit is disposed in a plurality of unit circuit unit circuit group (circuit group), and the chip including having a transistor in a chip and the power supply for supplying power to the unit circuit group / ground, and comprising a wire, the power / ground interconnection portion is characterized by having a capacity adjusting section to the position immediately before the branch (branch) of the unit circuit group.

상기 용량 조정부는 상기 용량이 상기 유닛 회로군의 용량보다 더 크게 되도록 구성되는 배선부인 것을 특징으로 한다. The capacity adjusting section is characterized in that the wiring is denied the capacitor is configured to be larger than the capacity of the unit circuit group.

반면에, 상기 전원/그라운드 배선부는 적어도 하나의 바이패스 커패시터를 구비하고, 상기 전원/그라운드 배선부의 상기 바이패스 커패시터는 (수신단 게이트 용량 + 그 배선 용량)/(유닛의 갯수) 보다 더 크지 않는 것을 특징으로 한다. While that in the power / ground interconnection portion comprises at least one by-pass capacitor, the power / ground wires of said bypass capacitor (receiving end gate capacitance + the wiring capacity) / that is no greater than (number of units) It characterized.

상기에 있어서, 단일한 바이패스 커패시터가 상기 유닛 회로군 내에 매입되 는 경우에, 상기 바이패스 커패시터의 용량(C p )은 N이 유닛의 갯수라는 조건에서, C p ≤ a × N × (수신단 게이트 용량 + 그 배선 용량)으로 표시되고, a는 동시에 액세스 되지 않는다는 것을 고려하여 정해진 실행 액세스에 등가인 계수이고, a 〈 1 인 것을 특징으로 한다. In the above, a single bypass capacitor is the case, be embedded in the unit circuit group, on the capacitance (C p) is a condition that the number of the N units of the bypass capacitor, C p ≤ a × N × ( the receiving end is represented by the gate capacitance + the wiring capacitance), a consideration is that it is not accessible at the same time is equivalent to a predetermined coefficient execute access, characterized in that a <1.

보다 상세하게는, 상기 바이패스 커패시터의 용량(C p )은 상기 수신단 게이트 용량이 bfF이고 상기 배선 용량이 cfF라면, C p ≤ a × N × (b + c)fF로 표시되고, N = 1을 포함하는 것을 특징으로 한다. More specifically, the capacitance of the bypass capacitor (C p) is represented by the receiver, if the gate capacitance is bfF and that the wiring capacitance cfF, C p ≤ a × N × (b + c) fF, N = 1 It characterized in that it comprises a.

상기 유닛 회로군을 형성하는 각각의 유닛은 복수의 기억용 메모리 셀을 포함하는 메모리인 것을 특징으로 한다. Each of said units to form a unit circuit group is characterized in that the memory comprises a plurality of memory cells for storage. 상기 경우에, 상기 바이패스 커패시터의 용량(C p )은 각각의 메모리 셀의 셀 용량보다 더 큰 것을 특징으로 한다. In this case, the capacitance of the bypass capacitor (C p) is characterized in that cell is greater than the capacity of the memory cells.

상기 경우에, 유닛의 갯수(N)는 1 내지 10의 범위 내에 있는 것을 특징으로 한다. In this case, the number (N) of the unit is characterized in that in the range of 1 to 10.

보다 상세하게는, 상기 바이패스 커패시터의 용량(C p )은 각각의 메모리 셀의 상기 셀 용량보다 수 배가 되도록 선택되는 것을 특징으로 한다. More specifically, the capacitance of the bypass capacitor (C p) is characterized in that the ship can be selected to be greater than the cell capacity of the memory cells.

상기 바이패스 커패시터는 유닛 회로마다 배치되거나 1/(상기 유닛 회로의 갯수) 만큼의 바이패스 커패시터가 칩 내에 배치되는 것을 특징으로 한다. The bypass capacitor is characterized in that the by-pass capacitor in place by each unit circuit or 1 / (the number of the unit circuit) disposed in the chip.

본 발명의 또 다른 특징에 따른 반도체 집적 회로는 미세 접속 패드가 상기 칩의 전체 영역상에 배치되며 전원/그라운드 패드로서 교대로 인출되고, 상기 바이 패스 커패시터는, 범프리스(bumpless) 플립 칩 접속에 있어서 동일한 반도체 재료로 만들어진 커패시터 군을 포함하고, 상기 커패시터 군은 상기 전원/그라운드 패드에 접속되는 것을 특징으로 한다. A semiconductor integrated circuit includes a micro connection pad arranged on the entire area of ​​the chip is drawn out alternately as power / ground pads, the bypass capacitor, bump-less (bumpless) flip-chip connection according to a still further feature of the present invention in, and the group comprises a capacitor made of the same semiconductor material, the capacitor group is characterized in that connected to the power / ground pads.

상기 미세 접속 패드는 상기 칩 주위에 2열로 배치되고 상기 패드는 신호와 그라운드의 패드 쌍을 형성하는 것을 특징으로 한다. It said fine connecting pads are the pads are arranged in two rows around the chip is characterized by forming a pair of signal pads and the ground.

또한, 상기 범프리스 플립 칩 접속의 피치는 10㎛ 이하인 것을 특징으로 한다. Further, the pitch of the bump-less flip-chip connection is characterized in that not more than 10㎛.

상기 범프리스 플립 칩은 상기 칩의 거의 전체 영역상에 배치되는 것을 특징으로 한다. The bump-less flip chip is characterized in that disposed on the substantially entire area of ​​the chip.

바람직 하기로는, 상기 패드는 외부 배선과 다른 칩의 리시버의 부하를 구동하기 위해 접속된 드라이버 회로에 접속된 신호 패드를 구비하고, 상기 신호 패드를 통해 접속된 상기 드라이버 회로에 접속하는 상기 바이패스 커패시터는 상기 내부 회로 커패시터 보다 더 큰 것을 특징으로 한다. Preferably, the bypass capacitor of the pad is provided with a signal pad connected to a driver circuit connected to drive the load of an external wiring or the other chip receiver and, connected to said driver circuit, which is connected via the signal pads It is characterized in that it is greater than the internal circuit capacitor.

상기 경우에, 상기 바이패스 커패시터는 상기 칩 주위의 빈 공간, 커패시터 기판, 및 상기 신호 패드의 외부 영역 중의 어느 하나에 배치되고 상기 신호 패드는 칩의 중앙부에 배치되지 않는 것을 특징으로 한다. The by-pass capacitor in this case, is disposed at any one signal pad in the empty space, the capacitor substrate, and an outer region of said signal pads around the chip is characterized in that it is not disposed in the central portion of the chip.

또한, 상기 커패시터는 상기 칩의 재료와는 다른 재료로 구성된 커패시터 기판상에 형성되고, 그 경우에 상기 커패시터 기판은 SOI 커패시터 기판, 인트라-칩(intra-chip) 커패시터에 대해 거의 동일한 면적(사이즈)을 갖는 커패시터 매입 세라믹 기판, 및 커패시터 매입 플라스틱 박막 배선 기판 중의 어느 하나인 것을 특징으로 한다. Further, the capacitor is formed on the capacitor substrate composed of other materials and of the wood chips, wherein the capacitor substrate in which case SOI capacitor substrate, intra-chip (intra-chip) approximately the same area for the capacitor (size) an embedded capacitor having a ceramic substrate, and is characterized in that any one of the capacitor buried plastic film circuit board.

상기 조건에 있어서, 상기 커패시터는 분할도(degree of division)를 낮춤으로써 보다 큰 커패시터로서 형성되고, 반면에, 상기 각각의 커패시터에는 상기 커패시터보다 더 인출된 전극이 제공되는 것을 특징으로 한다. In the above condition, the capacitor is formed as a larger capacitor by lowering the partition also (degree of division), on the other hand, is characterized in that, the capacitor of each said that the more the extension electrode than that of the capacitor provided.

본 발명에 있어서, 출력 트랜지스터의 공핍층에 의해 유발된 기생 용량 전하에 기인한 순간 스파이크 전류를 감소하도록 직류 저항기가 상기 출력 트랜지스터의 직전에 삽입되는 것을 특징으로 한다. In the present invention, characterized in that the direct-current resistor which is inserted immediately before the said output transistor so as to reduce the moment caused by the spike current charges the parasitic capacitance caused by the depletion layer of the output transistor.

상기 경우에, 전원/그라운드의 특성 임피던스 및 직렬 저항의 합계는 신호선 특성 임피던스와 같거나 보다 더 작은 것을 특징으로 한다. The sum of the characteristic impedance and the series resistance of the case, the power / ground is characterized in that equal to the characteristic impedance of the signal line, or smaller than that.

본 발명의 전술한 구성에 따르면 빠른 동작이 요구되는 경우에도 트랜지스터 게이트 회로의 특성이 억제되지 않도록 전원/그라운드의 전하 공급 능력을 충분히 보장할 수 있는 반도체 집적 회로 및 회로 구조를 제공할 수 있다. According to the above-described configuration of the present invention it may also be provided a semiconductor integrated circuit and a circuit structure which can sufficiently ensure the electric charge supply capacity of the power / ground so that the characteristics of the transistor gate circuit is not inhibited when the fast action is required.

본 발명은 몇몇의 실시예와 관련하여 기술되었지만, 본 발명을 실시하는 본 분야의 당업자에게 본 발명의 본질을 벗어남이 없이 다양한 변형 등이 가능할 것이다. While the invention has been described in connection with some embodiments, it will be such as various modifications to those skilled in the art to practice the invention without departing from the essence of this invention.

본 발명의 실시예에 따른 반도체 집적 회로 및 회로 구조를 설명하기 이전에 본 발명의 이해를 용이하게 하기 위해 본 발명의 원리가 설명될 것이다. It will be described the principles of the present invention to describe the semiconductor integrated circuit and a circuit structure according to an embodiment of the present invention to facilitate understanding of the present invention in the past.

전원/그라운드의 소스는 보통 칩의 외측에 위치하고 배선의 길이가 길어짐으로서 발생된 지연은 트랜지스터가 온 상태에 있는 경우에 전하 공급을 못하도록 한다. The source of the power / ground is located on the outside of the normal chip, the length of the wire occurs as a longer delay is to prevent the charge supplied to the case in the transistor on. 이것이 고속 스위칭시의 문제점이다. This is a problem when high-speed switching. 상기와 같은 문제는 소방 자동차가 화재 현장에 도달하는데 많은 시간이 걸리는 문제점에 대응한다. Problems such as the above corresponds to the time it takes a lot of problems for fire trucks to reach the fire scene. 즉, 소화전(fireplug)이 화재시에 화재 장소에 비치되어 있으면 사람들은 상기 소화전을 사용함으로써 빨리 대처할 수 있다. That is, if the fire hydrant (fireplug) are available at the fire place during a fire, people can quickly respond by using the hydrants.

상기 설명은 신호를 전송하는 트랜지스터의 전원/그라운드 접속부에 트랜지스터의 부하 커패시터, 즉 바이패스 커패시터(또한, 디커플링(decoupling) 커패시터라고도 함)의 부하 용량을 채울 정도의 충분한 전하 저장고(storage)가 있으면 상기 문제점에 대처할 수 있다는 것에 대응한다. The above description of the power / ground connection of the transistor transistor load capacitor for transmitting a signal, that is, by-pass capacitors, if a sufficient charge storage (storage) of the degree of fill in the load capacity (and decoupling (decoupling), also known as a capacitor), the It corresponds to being able to cope with the problem. 상기 저장고의 전하량만이 트랜지스터 동작을 보장하는 최소 전위의 전압 강하에 관련되는 양이 될 필요가 있다. It needs to be only the amount of charge of the reservoir is related to the voltage drop of the potential minimum for ensuring the transistor operation. 이 것은 충분한 양의 물 또는 불길의 조기 진화를 위한 충분한 진화재가 있으면 양호한 화재의 경우와 유사하다. If the material is not sufficient for the evolution of the early evolution of a sufficient amount of water or the fire it is similar to that of a good fire.

전자 회로에 있어서, 20% 내의 전압 강하가 허용된다면, 예컨대 송신 트랜지스터의 축적 전하량과 기생 용량의 합계를 5fF라고 가정하고 신호 수신 트랜지스터에 대해 마찬가지로 정의된 전하량을 5fF라고 가정하고 상기 송신 트랜지스터와 상기 수신 트랜지스터 사이에서 접속하는 배선 용량을 10fF라고 가정하면, 송신 트랜지스터의 전원/그라운드 접속부(엄격하게는 배선 길이는 물리적으로 0이다)는 Q = CV라는 식에 의해 20fF/0.2 = 100fF = 0.1pF의 바이패스 커패시터를 갖을 필요성이 있다. In the electronic circuit, if allowed, the voltage drop within 20%, e.g., stored charge amount and the sum of the parasitic capacitance is assumed to be 5fF and assuming that 5fF the amount of charge defined similarly to the signal receiving transistor receives the above transmission transistor of the transmission transistor When the wiring capacitance connected between the transistors is assumed that 10fF, the power / ground connection of the transmission transistor (strictly the wiring length is physically 0) of 20fF / 0.2 = 100fF = 0.1pF by the formula of Q = CV by there is a need gateul pass capacitor.

본 발명에 따르면, 전술한 원리에 따라 바이패스 커패시터의 배치와 구성은 부하로서의 수신 트랜지스터 및 상기 수신측 트랜지스터에 접속하는 전송 선로의 부하에 대한 전하 공급을 위해 개시되었다. According to the invention, the arrangement and configuration of the bypass capacitor in accordance with the above principle is disclosed for the charge supply to the transmission lines connected to receive the transistor and the transistor serving as a load receiving-side load.

또한, 외부 전원으로부터 바이패스 커패시터를 통해 신호 발진 트랜지스터(드라이버)에 접속하는 전력 전송 배관이 신호를 전송하기 위한 전송 선로(branch : 지선) 배관 보다 더 두껍다는 점이 중요하고, 이 점은 먼저 인용된 참조 문헌 1에서 이미 상세히 기술되었다. In addition, the electric power transmission line for connection to the signal oscillation transistor (driver) via a bypass capacitor from the external power transmission line for transmitting a signal: the thicker than the (branch branch) pipe is point is important, and the point is first incorporated reference has already been described in detail in reference 1. 이하에서는 전술한 문헌 1에서 설명된 구성을 전제로 하여 본 발명의 회로 구조를 기술하지만 본 발명은 상기 구성에 반드시 한정되는 것은 아니다. Hereinafter, the circuit structure of the present invention described in the configuration described in the aforementioned Document 1 presupposes, however the invention is not necessarily limited to the configuration.

계속해서, 본 발명의 원리에 대해 첨부된 도면을 참조하여 보다 상세하게 기술할 것이다. Next, it will be described in more detail with reference to the accompanying drawings, the principle of the invention.

먼저, 도 1에 있어서, 트랜지스터에 의해 이루어진 드라이버 회로의 과도 반응에 대한 기술이 이루어질 것이다. First, in Figure 1, it will be the technology of the transient response of the driver circuit of a transistor. 이상적인 MOS 트랜지스터(Q1)가 이상적인 입력 신호에 의해 온 상태가 되고 이때 온-상태 전류((I o ) = V dd /R on )가 흐른다. Ideal MOS transistor (Q1) is turned on by the input signal in an ideal case the on-state current ((I o) = V dd / R on) flows. 전원이 한 순간에 상기 전류와 등가인 전하를 공급할 수 있는 경우에 전술한 전제가 생긴다. The above-described premise occurs when the power supply is capable of supplying the current equivalent to the charge at a time. 트랜지스터의 스위칭 지연이 없다고 가정하면 다음 순간에 전류는 전송 선로에 조우하고 특성 임피던스에 등가인 저항을 수신하게 된다. Assuming that there is no switching delay of a transistor in the next moment the current is encountered in the transmission line to receive a resistance equivalent to a characteristic impedance.

상기 조건에서의 등가 회로는 도 1의 중간단에 도시된다. The equivalent circuit of the above conditions is shown in the middle stage of FIG. 이 때, 온-상태 전 류(I T = V dd /(R on + Z o )가 흐른다. 전류(I o )는 보통 무시되고 I T 가 흐르는 전하를 전원이 공급할 수 있는지가 논의의 대상이 된다. 전류는 전하의 이동량을 정의하는 것으로서, 전하량은 Q = 1 × t이다. 비록 공간적인 전하 밀도를 규정하는 것은 어렵지만 각 장소에서의 공간적인 전하 밀도가 상기 장소에서의 전압으로 된다. V dd 가 각 장소에서 보장되지 않는다는 점은 이미지적으로 명확해진다. 전원이 이상적이고 시간(t pd ) 동안에 상기 조건이 유지된다고 가정하면 전송 선로에 차지된 전하량은 QT = I T × t pd 로 표현된다. At this time, on-target is that the state current (I T = V dd / ( R on + Z o) is flowing current (I o) usually can be ignored and supplying power to the charge I T flowing discussed is. current as to define the amount of movement of the charge, the charge amount is Q = 1 × t. although is it that defines the spatial charge density difficult, but the spatial charge density at each location into a voltage at said place. V dd is that it is not guaranteed at each location will become apparent to image ever. Assuming that the power to be the conditions maintained during the ideal time (t pd) the amount of charge up to the transmission line is represented by QT = I T × t pd.

그 후, 전류(I T )는 신규의 부하(R L )가 가해진다. That is after, the current (I T) is a new load (R L) is applied. 전송 선로는 차지가 완료되고 그에 따라 부하가 되지 않고, 도 1의 하단에서의 등가 회로가 된다. The transmission line is not occupied is complete and the load and therefore, the equivalent circuit is at the bottom in Fig. 즉, I I = V dd /(R on + R L )가 된다. That is, the I I = V dd / (R on + R L). I T 에 흐르는 전류가 부하 내에서 조우하는 순간 상기 전류는 I I 가 된다. Moment the current flowing through the I T encountered within the load current is I I. 이 경우에 I T 〉I I 이면, 전하는 직접 반사되어 전송 선로에 되돌아 온다. If in this case, I T> I I, the charge is directly reflected and returns to the transmission line. 만일, I T 〈 I I 이라면 부(negative)의 반사가 관측된다. Ten thousand and one, I T <I of the reflection portion (negative) is observed if I.

시간(2t pd )의 경과후, 전원은 상기 반사에 의한 영향을 받는다. After the lapse of time (2t pd), power is influenced by the reflection. 그러나, 상기 문제는 본 발명의 목적이 초기 상태의 문제점, 즉 과도 상태의 문제점을 완전히 해결하는 것이기 때문에 여기서는 언급하지 않는다. However, the problem is not mentioned here, because they have to fully solve the problem, namely the problem of the transients of the initial state is an object of the present invention. 그러나, 여기서 짚고 넘어갈 점은 제1의 문제점을 해결하는 것이 제2의 문제점을 개선하는 것으로 연결된다는 것이고, 그로 인해 회로층에 대한 설계 마진의 확대로 이어진다는 점이다. However, the jump point out that here that would be to address the issue of the first connection to improve the problems of a second, thereby leading to expansion of the design margin for the circuit layer is a point.

도 1에 도시된 전자 회로에 있어서, 전술한 상태의 변화는 광속으로 일어난다. In the electronic circuit shown in Figure 1, the change of the above-described state is produced at the speed of light. 종래 트랜지스터의 스위칭 속도는 전송 선로의 길이의 광속에 비해 조수의 밀물과 썰물처럼 너무 느리기 때문에 도 1에 도시된 바와 같은 시간 어긋남(lag)의 문제점을 인식할 수 없었다. Switching speed of the conventional transistor was not able to recognize the problem of the time shift (lag) as shown in Fig. 1 because it is too slow as a ebb and flow of the fresh water relative to the length of the light beam of the transmission line.

다음에, 본 발명의 이해의 돕기 위해 본 발명은 전하 밀도의 변화 상태를 비유적으로 설명하는 도 2를 참조하여 기술될 것이다. Next, the present invention to aid in the understanding of the present invention will be described with reference to Figure 2 for explaining a state of change of the charge density figuratively.

도 2에 있어서, 물로 채워진 큰 수조(tank)가 배관을 통해 밸브에 연결되고 빈 배관은 밸브 하부를 통과하여 부하 배관에 접속되는 배관을 가정한다. In FIG. 2, connected to the valve through a large tank (tank) filled with water, the piping being empty pipe assumes a pipe through the bottom valve is connected to the load line. 도 2에 도시된 수조가 공급 전원에 대응한다고 가정하면, 수조에 접속되는 배관, 밸브 셔터, 빈 공급 배관, 및 가는 배관의 부하는 도 1에 도시된 회로에서 전원 배선, 트랜지스터 게이트, 신호 배선, 및 부하에 각각 대응하게 된다. If also assumed that the water tank corresponds to the power supply shown in Figure 2, the pipe connected to the water tank, the valve shutter, the empty supply pipe, and a thin pipe load power supply wiring in the circuit shown in Figure 1, the transistor gate, the signal wiring, and it is corresponding to the load. 도 2의 음영 부분은 물로 채워져 있으며 물은 밸브 직상까지 채워진다는 것을 나타내고 있다. FIG shaded region 2 is filled with water and water is filled to indicate that the valve immediately above.

전원선이 동일한 두께의 파이프, 즉, 신호선에 대해 동일한 특성 임피던스를 갖는다고 가정하는 경우에, 그 개념은 도 3에 도시된 바와 같다. If the power line has high assume the same characteristic impedance for the pipe, i.e., the signal line of the same thickness, the concept is the same as that shown in FIG. 도 3을 참조하여, 이하에서는 수원(water source) 배관이 공급 배관에 대해 두께가 동일한 경우에 밸브가 열리는 순간 발생하는 현상을 기술하고 있다. Referring to Figure 3, below the water source and the (source water) pipe a thickness for the feed pipe describes a phenomenon that occurs the moment the valve opens in the same case.

도 3에 도시된 바와 같이, 밸브가 열리는 순간 도 3의 최상단에 도시된 바와 같이 수원 배관의 밸브 직상까지의 물은 밸브의 하부까지 흐른다. 3, the water immediately above the neck of the valve to the pipe, as the moment that the valve opens, shown at the top of Fig. 3 flows to the bottom of the valve. 중력의 문제는 무시된다 하더라도 물은 수압이 0인 공간까지 확산된다. Even if the problem of gravity is neglected water is spread to the space, the water pressure is zero. 밸브 직상의 수압은 당연히 떨어지게 된다. Pressure of the valve immediately above is naturally lowered. 떨어진 수압에 관한 정보는 압력이 전해지는 속도로 수조에 전 달되지만 수원 배관은 길기 때문에 시간이 많이 걸린다. Information about the water pressure takes away a lot of time, because the pressure is transmitted to the previous month, but the rate in the tank neck pipe is long. 압력 전달 속도는 음속과 같다. The pressure transmission rate is equal to the speed of sound. 물의 경우에, 상기 속도는 개략 1000m/s이다. In the case of water, the speed is a schematic 1000m / s. 상기 시간 동안에 배관의 체적 감소를 보상하기 위해, 대상 부분(target part)의 물은 3차원적인 팽창을 하지 않으면 않된다. To compensate for the volume reduction of the tubing during the above time, the water of the target part (target part) is not unless the three-dimensional expansion. 특히, 대응하는 부분의 수압이 감소한다. In particular, it reduces the pressure of the corresponding portion. 상부의 배관은 하부의 배관에 비해 두께가 동일하기 때문에 체적은 정확히 2배가 된다. Piping of the upper are the same in thickness as compared to the underlying pipe volume is doubled exactly two. 물은 고체처럼 거의 팽창하지 않는다. Water is hardly inflated like a solid. 따라서, 도 3의 최하단에 도시된 바와 같이, 물의 흐름은 배관 단면의 절반 정도를 채우는 물의 흐름으로 된다. Thus,, the flow of water as shown in the lowermost stage of FIG. 3 is a flow of water for filling half of the pipe cross-section.

도 1에 도시된 전자 회로에서도 완전히 동일한 현상이 일어난다. In the electronic circuit shown in Figure 1 it takes place in completely the same phenomenon. 전자 밀도는 무한히(공기처럼) 변화될 수 있다. The electron density can be varied infinitely (such as air). 따라서, 전송 속도가 광속이라는 것만을 고려 한다면 상기 현상은 도 3의 최상단에서 도시된 개념도를 참조하여 설명될 수 있다. Therefore, if only considering the transmission rate of the light flux the phenomena may be described with reference to the conceptual diagram shown at the top of Fig. 당연히, 전자 밀도, 즉, 절반으로 감소된 전압은 (1/2)V dd 이다. Of course, the voltage electron density, that is, reduced to a half (1/2) V dd. 트랜지스터 특성에 따라서 온-상태 전류(I T = V dd /(R on + Z o ))가 기대되지만 2t pd 까지의 시간 동안에는 전류((1/2)I T = (1/2)V dd /(R on + Z o ))만이 흐르게 된다. On accordance with the transistor characteristic-state current (I T = V dd / ( R on + Z o)) it is expected, but the long time to the current pd 2t ((1/2) I T = ( 1/2) V dd / It flows only (R on + Z o)) . 여기서, 전원 배선은 신호 배선에 관하여 길이 및 특성 임피던스가 동일하다. Here, the power supply wiring is equal to the length and a characteristic impedance with respect to the signal line. 선로의 t pd 가 1ns이면, 1 GHz 클록(온 시간은 0.5ns 이하임)이 얻어진다. If the track t pd are 1ns, 1 GHz clock is obtained (on time being less than 0.5ns). 위에서 자명하듯이, 전원 배선의 배관의 두께를 굵게 할 필요성, 즉 특성 임피던스를 낮출 필요성이 있다. As is apparent from above, a need exists, that is, the need to lower the characteristic impedance to bold the wall thickness of the power supply wiring.

이것이 일본국 특허출원 2000-350904호(이하, 참조 문헌 2라고 한다)에 개시된 제1 및 제2의 효과를 달성하기 위한 원리이다. This is the principle of achieving the effects of the first and second disclosed (referred to as Reference hereinafter Document 2) Japanese Patent Application No. 2000-350904. 본 발명은 상기 기본적인 구성을 가정하기 때문에 상기 개념은 도 4에 재차 도시된다. The present invention is the concept because it assumes the basic structure is again shown in Fig.

도 4의 전자 회로를 보면, 체적이 감소되는 만큼 전압의 저하가 작게 된다. In the electronic circuit of Figure 4, the voltage drop is small enough that a volume is reduced. 예컨대, 전원 배선의 특성 임피던스가 10Ω이고 신호 배선의 특성 임피던스가 50Ω이라고 가정하면, 10Ω의 트랜지스터 온-저항에서의 전압 감소는 ((50 + 10)/(10 + 10 + 50))V dd = 0.857V dd 이다. For example, assuming that the characteristic impedance of the power line is 10Ω, and the characteristic impedance of the signal wiring 50Ω, the transistor on the 10Ω - voltage decrease in the resistance ((50 + 10) / ( 10 + 10 + 50)) V dd = It is 0.857V dd.

상기 내용은 도 5의 간단한 실시예에서 설명된다. The content of which is described in the simple embodiment of Fig. 도 5에 있어서, 전원선과 그라운드선의 쌍은 전원/그라운드 쌍의 선로로서 도시되는 것으로서 실제로는 칩상에 배치된 전원 및 그라운드 배선 패턴을 구비하고 있지만 분포 정수 소자 회로를 지시하는 원통 형상에 의해 표시된다. 5, the power and ground line pair is denoted by a cylindrical shape which actually is directed to the power and is furnished with a ground wiring pattern distributed constant element circuit arranged on a chip as shown as the line of the power / ground pair. 도시된 전원/그라운드 쌍의 선로는 특성 임피던스(Z Ops ) 및 전송 지연(t pdps )을 갖는다고 가정한다. It is assumed that the line shown in the power / ground pair has a characteristic impedance (Z Ops) and transport delay (t pdps). 동일한 방식으로 신호선은 분포 정수 소자 회로로서 역시 표시되는 것으로서, 특성 임피던스(Z 0 ) 및 전송 지연(t pd )을 갖는다고 가정한다. In the same manner as signal lines are also represented as a distributed constant circuit elements, and assumed to have a characteristic impedance (Z 0) and the transmission delay (t pd).

도 5에 있어서, 전류는 전원 소스로부터 도입된 전원/그라운드 쌍의 선로의 특성 임피던스(Z 0ps )를 통해 흐른다. 5, the current flows through a characteristic impedance (Z 0ps) of the line of the power / ground pair introduced from the power source. 따라서, 신호선 상에서의 V dd × (R on + Z 0 )/(R on + Z 0 + Z 0ps )의 전압 강하는 전원/그라운드 쌍의 선로의 길이에 기인한 전송 지연 시간(t pdps ) 동안에만 발생하게 된다. Therefore, V dd × on signal (R on + Z 0) / the voltage drop (R on + Z 0 + Z 0ps) is the power / the transmission delay time due to the length of the line of the ground pair (t pdps) only for the duration It is generated. 상기 시간에 대해서는 이하에서 더 상세히 설명될 것이다. For the time it will be described in further detail below. t는 전압 강하가 일어나는 경우의 시간이라고 가정하고 t pd ≥ t pdps 이면, 0 〈 t 〈 t pdps 를 충족하는 시간 동안에 전압은 강하한다. t is assumed, and the voltage drop during the time when t ≥ t pd pdps, satisfy 0 <t <t pdps as the time when a voltage drop occurs. t pd ≤ t pdps 이면, 0 〈 t 〈 t pd 를 충족하는 시간 동안에 전압은 강하한다. If t ≤ t pd pdps, the voltage drop is for a time to meet 0 <t <t pd. 지연 시간이 t pdps 보다 더 낮은 t pd 〈 t 〈 t pdps 를 충족한다면 전압 강하는 V dd × (R on + R L )/(R on + R L + Z 0ps )으로 변하게 된다. If the delay time meets the lower pd t <t <t t pdps pdps than the voltage drop is changed to V dd × (R on + R L) / (R on + R L + Z 0ps).

전원에 의해 감지된 전원/그라운드 쌍의 선로상의 전압 강하를 보상하는 조작 시간이 존재하고 또한 이후에 계속되는 전압 변동이 있지만, 이후의 전압 변동에 대한 설명은 본 발명이 초기 상태를 개선하는 것에 관한 것이기 때문에 생략할 것이다. There are operation time to compensate for the line voltage drop on the power / ground pair sensed by the power, but also a voltage change followed by subsequent, description of the voltage fluctuations in the subsequent relates to which the present invention is to improve the initial state It will be omitted.

전원/그라운드 쌍의 선로의 특성 임피던스가 신호선의 특성 임피던스와 같고 트랜지스터의 온-저항이 그 특성 임피던스에 비해서 무시할 수 있다고 가정하면, (1/2)V dd 의 진폭이 먼저 리시버 단(receiver end)으로 흐른다. Power / ground pair in the characteristic impedance of the line is equal to the characteristic impedance of the signal line on the transistor, assuming that the resistance can be ignored as compared with the characteristic impedance, (1/2) the first receiver stage the amplitude of V dd (receiver end) It flows. 리시버 단의 용량이 CMOS 게이트에서 수 fF의 용량을 갖는다면 거의 개방단(open end)으로 여겨지고 신호 에너지는 완전히 반사된다고 여겨진다. If the capacity of the receiver only has a capacity of may fF in the CMOS gate it is regarded as nearly open end (open end) signal energy is believed that fully reflected. CMOS 게이트에 의해 감지된 전압은 (1/2) × 2V dd = V dd 가 된다. The voltage sensed by the CMOS gate is a (1/2) × 2V dd = V dd. 이에 의해, 게이트에 보내진 신호는 정상으로 되고 신호 전송 선로의 전송 선로 지연에 의해서만 전송되게 된다. As a result, the signal sent to the gate is to be transmitted and the top only by a transmission line delay of a signal transmission line.

몇몇의 신호선이 단일한 신호 전원/그라운드 쌍의 선로의 형태로 공급된다면, 전원/그라운드 쌍의 선로의 특성 임피던스는 신호선의 갯수분의 1의 특성 임피던스와 동등하거나 또는 보다 더 작다. If several lines are supplied in the form of a single line of the signal power / ground pair in, the power / impedance characteristic of the line of the ground is equal to the characteristic impedance of the pair of first signal lines or the number of minutes, or even more small. 즉, 보다 양호하게는 Z 0ps ≤ Z 0 /N(여기서, N은 공유된 신호선의 갯수)이다. That is, more preferably, Z 0ps ≤ Z 0 / N (where, N is the number of a shared signal line). 상기는 인용 문헌 2에서 설명된 제2의 조건이다. Is the condition of the second description in the cited reference 2.

이것을 전제한다고 하더라도, 전원/그라운드 요동의 문제는 아직까지도 존재하고 트랜지스터 스위칭 지연에 관련된 이하의 여러 문제점이 해결되지 않는다. Even this premise, the issue of power / ground bumps are not even exist yet, and resolve the multiple problems relating to the following transistor switching delay.

제1의 문제점은 출력 신호를 넘어서 존재하는 부하에 대해 필요한 전하를 공급할 수 없다는 것으로서, 본 발명은 상기 문제를 해결하는 수단을 제공한다. The problem with the first is as not to supply the electric charge necessary for the load presented over an output signal, the present invention provides a means for solving the problem. 부하에 대해 전하를 공급하는 예로서, 신호 선로에 대한 차지-업과 전술한 리시버의 게이트 커패시터에 대한 차지-업이 있다. By way of example for supplying electric charge to the load, up to the signal line-up and up to the gate capacitor of the aforementioned receiver-there it is up. 전원/그라운드의 특성 임피던스를 보다 작게 하면 보다 급속한 차지-업에는 견딜 수 있지만, 먼 전원으로부터의 전하 공급은 실제 기대할 수 없고 또한 그 동안에 반대의 천이 시간이 시작되게 된다. Power / lower than when the characteristic impedance of the ground more rapid take-up, but has to withstand, are to be the charge supplied from the remote power supply can not be expected In addition, the actual transition time of reverse starting the meantime. 종래의 제품에 있어서, 바이패스 커패시터는 가능하다면 부하에 근접하게 배치되어 상기 문제을 해결하고 바이패스 커패시터는 종종 칩속에 일체화 된다(예컨대, 인텔사의 펜티엄(등록 상표) II, 펜티엄(등록 상표) III, 및 펜티엄(등록 상표) 4). In the conventional products, by-pass capacitor is possible, is disposed proximate the load solve the munjeeul and bypass capacitors are often integrated in a chip (e.g., the Intel Pentium (R) II, Pentium (R) III, and Pentium (R) 4).

그러나, 종래의 제품에 있어서, 전원/그라운드는 선로적인 취급이 적합하게 이루어지지 않고 그에 따라 짧은 배선임에도 불구하고 기생 인덕턴스(L c )가 높아지고 그에 의해 상기한 문제점은 완전히 해소되지 않는다(바이패스 커패시터는 펜티엄(등록 상표) III의 공보에서 게이트의 100㎛ 이하임). However, in the conventional product, the power / ground is the line of handle even without being suitably achieved though short wiring accordingly and increases the parasitic inductance (L c) thereof the problem above by is not completely eliminated (by-pass capacitor Im is a Pentium (R) III in the publication of 100㎛ below the gate).

본 발명에 따르면, 칩내에 일체화 된 전송 선로는 기생 인덕턴스도 고려되는 경우에 매우 효과적이라는 것이 발견되었다. According to the invention, the transmission lines are integrated in the chip has been found to be very effective in the case where consideration of the parasitic inductance. 도 6에 있어서, 본 발명의 개념적인 구조가 개시되어 있다. 6, it discloses a conceptual structure of the present invention. 상기 다이어그램으로부터, 보다 효과적인 인트라-칩(intra-chip) 바이패스 커패시터(C p )(또는, 칩 내의 바이패스 커패시터(C p ))가 매입된 구조 가 전원/그라운드 쌍의 전송 선로를 채택하는 것 이외에도 추가로 사용된다. From the diagram, the more efficient the intra - the chip (intra-chip), a bypass capacitor (C p) (or, by-pass capacitor (C p) in a chip) embedded structure is to employ a transmission line of the power / ground pair in addition to used and added to.

더욱, 상세하게 설명하면, 도 6에 도시된 회로 구조는 전원/그라운드 쌍의 전송 선로(20)과 칩(21)을 포함한다. More, and more detail, the circuit structure shown in Figure 6 comprises a transmission line 20 and the chip 21 of the power / ground pair. 전원/그라운드 쌍의 전송 선로(20)의 한쪽 끝은 전원(22)에 접속되고 다른 끝은 칩(21) 내에 배치된다. One end of the transmission line 20 of the power / ground pair is connected to a power supply (22) the other end is disposed in the chip 21. 도시된 전원/그라운드 쌍의 전송 선로(20)의 전원선은 칩(21) 내에서 입력 신호에 반응하여 동작하는 다수의 드라이버 회로(25)에 접속된다. Power lines of the transmission line 20 shown in the power / ground pair is connected to a plurality of driver circuit 25 that operates in response to the input signal in the chip 21. 또한, 칩(21) 내에는 드라이버 회로(25) 이외에 다수의 리시버 회로(26)가 제공된다. In addition, in the chip 21 is provided with a plurality of receiver circuit 26 in addition to the driver circuit 25. 드라이버 회로(25) 및 리시버 회로(26)는 인트라-칩 신호 전송 선로(27)를 경유하여 서로 각각 접속된다. Driver circuit 25 and receiver circuit 26, the intra-chip via the signal transmission line 27 are connected to each other, respectively.

상기 예에 있어서, N개의 인트라-칩 신호 전송 선로(27)가 배치되고 각각의 전송 선로는 특성 임피던스(Z 0 ) 및 전송 지연(t pd )을 갖는다고 가정한다. In the above example, N of intra-chip signal transmission line 27 are arranged and it is assumed that each transmission line has a characteristic impedance (Z 0) and the transmission delay (t pd). 한편, 전원/그라운드 쌍의 전송 선로(20)은 특성 임피던스(Z 0ps ) 및 전송 지연(t pdps )을 갖고 전원/그라운드 쌍의 전송 선로(20)의 특성 임피던스(Z 0ps )는 a(1/N)Z0 보다 더 높지 않도록 설정된다고 가정한다(여기서, a는 N개의 인트라-칩 신호 전송 선로(27)가 동시에 액세스 되지 않는 것을 고려하여 결정된 실행 액세스에 등가인 계수이고, a 〈 1 이다). On the other hand, the power / ground transmission line 20 of the pair of characteristic impedance characteristic impedance (Z 0ps) of (Z 0ps) and transmission delay transmission line 20 of the (t pdps) has a power / ground pair is a (1 / N), it is assumed that further set to be not higher than Z0 (where, a is N number of intra-chip signal transmission line 27 is an equivalent coefficient to execute access determined in consideration that is not accessed simultaneously, a <1).

더욱이, 칩(21)의 전원/그라운드 쌍의 전송 선로(20)는 전술한 바와 같이 바이패스 커패시터(C p )에 접속되고 전원/그라운드 쌍의 전송 선로(20)는 기생 인덕턴스(L c )를 동반한다고 가정한다. Further, the transmission line 20 of the power / ground pair in the chip 21 is connected to a bypass capacitor (C p) as described above power / ground pair transmission line 20 of the parasitic inductance (L c) it is assumed that accompanied.

이하에서는, 전원/그라운드 쌍의 전송 선로(20) 및 신호 선로(27)의 특성 임피던스(Z 0ps , Z 0 )를 변수로 하여 시뮬레이션이 실행된다. Hereinafter, the simulation is executed in the characteristic impedance of the transmission line 20 and the signal line 27 of the power / ground pair (0ps Z, Z 0) as a variable. 이 경우에, 드라이버 회로(25) 및 리시버 회로(26)의 트랜지스터는 MOS 트랜지스터를 포함하고 전송측, 즉 드라이버 회로(25)에서의 트랜지스터의 온-저항은 In this case, the driver circuit 25 and the receiver circuit 26 are turned on transistor of the transistors of the MOS transistors, and the transmission side, that is, the driver circuit (25) is resisted

Figure 112009052651271-pat00001
이고 게이트 용량(C OX ) = bε ox LW/t OX 는 5fF라고 가정한다. And a gate capacitance (C OX) = bε ox LW / t OX is assumed that 5fF.

이 경우에, L, W, t OX , ε ox , k, b, V G , V DD 및 V T 는 게이트 길이(0.18㎛), 게이트 폭(0.5㎛), 실효 게이트 산화막 두께(0.0015㎛), SiO 2 의 유전 상수(4 × 8.854 × 10 -12 F/m), 트랜지스터의 게인 요소(0.001), 기생 용량에 대한 게이트 실효 면적비( = 2.3), 게이트 전압(0.5V), 1. 5V, 및 임계 전압(리시버에서 0.25V)를 각각 나타낸다. In this case, L, W, t OX, ε ox, k, b, V G, V DD and V T is the gate length (0.18㎛), the gate width (0.5㎛), effective gate oxide thickness (0.0015㎛), the dielectric constant of SiO 2 (4 × 8.854 × 10 -12 F / m), the gain factor (0.001) of the transistor, the effective gate area ratio (ratio of 2.3) to the parasitic capacitance, the gate voltage (0.5V), 1. 5V, and It represents a threshold voltage (0.25V at the receiver), respectively.

신호 천이 시간이 25ps이고 신호 선로의 지연 시간은 무시할 수 있고 선로(C 1 )의 기생 용량이 10fF이고 리시버(C r )의 게이트 용량이 5fF라고 가정하면, 도 6에 도시된 등가 회로는 도 7에 도시된 바와 같다. If the signal transition time is assumed to 25ps and the delay time of the signal line can have negligible parasitic capacitance of the line (C 1) 10fF and the gate capacitance of the receiver (C r) 5fF, the equivalent circuit shown in Fig. 6 Fig. 7 the same as shown in.

도 7에 도시된 등가 회로에 기초하여 전원/그라운드 쌍의 전송 선로(20)와 신호 선로(27)의 특성 임피던스(Z Ops , Z 0 )를 변화시킴에 따라 필수적인 구성에 대한 전체적인 개념이 상기 시뮬레이션의 결과에 따라 여기에서 규정된다. Based on the equivalent circuit shown in Figure 7. The overall concept of the simulation about integral part in accordance with the Sikkim a characteristic impedance (Z Ops, Z 0) of the transmission line 20 and the signal line 27 of the power / ground pair change depending on the results is defined here.

표 1은 시뮬레이션 결과를 나타낸다. Table 1 shows the simulation results.

Figure 112009052651271-pat00002

조건 1 및 조건 2는 전원/그라운드 쌍의 전송 선로(20)의 특성 임피던스(Z Ops )가 2개의 인트라-칩 신호 전송 선로(25)의 특성 임피던스(Z 0 ) 보다 더 높은 경우에 사용된다. Condition 1 and Condition 2 is the characteristic impedance (Z Ops) have two intra of the transmission line 20 of the power / ground pair is used when a higher than the characteristic impedance (Z 0) of the chip signal transmission line (25). 반면에, 조건 3 및 조건 4는 전원/그라운드 쌍의 전송 선로(20)의 특성 임피던스(Z Ops )가 2개의 인트라-칩 신호 전송 선로(25)의 특성 임피던스(Z 0 ) 보다 더 낮은 경우에 사용된다. On the other hand, condition 3 and condition 4 is the characteristic impedance (Z Ops) have two intra of the transmission line 20 of the power / ground pair in the case lower than the characteristic impedance (Z 0) of the chip signal transmission line (25) It is used. 이로부터 자명하듯이, 조건 3 및 조건 4는 본 발명의 필요 조건을 만족한다. As is apparent therefrom, condition 3 and condition 4 are satisfied, the requirements of the present invention. 반면에, 조건 2는 기생 용량(L c )에 대한 본 발명의 필요 조건을 만족한다. On the other hand, Condition 2 is satisfied, the requirements of the present invention to a parasitic capacitance (L c).

도 8에 있어서, 시뮬레이션을 위해 사용된 상세한 회로 구조가 도시된다. 8, a detailed circuit structure used for the simulation is shown. 여기서, 2개의 신호 전송 선로는 단일한 전송 선로에 의해 표시된다. Here, two signal transmission lines is represented by a single transmission line. 도 7과 도 8의 비교로부터 자명한 바와 같이, 바이패스 커패시터(C p )는 도 8의 기생 인덕턴스(L c )를 변경하기 위해 60fF로 설정된다. As is apparent from Figure 7, as the comparison of Figure 8, the bypass capacitor (C p) is set to 60fF to change the parasitic inductance (L c) of Fig.

도 9는 표 1의 조건 1, 2, 3, 및 4에서 도 8에 도시된 회로 구조에서의 시뮬 레이션 결과를 도시한다. Figure 9 in Table 1 in the conditions 1, 2, 3, and 4 shows a simulation result in the circuit structure shown in Fig. 도 9에 있어서, 상부단에서의 전류 변화 및 하부단에서의 전압 변화가 각각 도시되어 있다. In Figure 9, the voltage change in the current changes and the lower end of the upper stage are shown, respectively. 도 9에 도시된 바와 같이 전류 및 전압에 있어서 조건 3 및 조건 4에서도 약간의 공명이 관찰되었지만 이 정도의 공명 에너지의 레벨은 실제로는 삽입된 배선 저항에 의해 흡수된다. Figure according to current and voltage, as shown in 9, condition 3 and condition, but some of the resonance observed in the 4th level of the degree of the resonance energy is actually absorbed by the embedded wiring resistance. 그라운드 변동은 상기 회로 시뮬레이션에 의해서는 시뮬레이션을 할 수 없기 때문에 공급 전압 강하에 주의를 기울였다. Ground fluctuations care was taken to the supply voltage drop because they can not be a simulation by the simulation circuit. 도 9에 도시된 출력 결과는 표 2에 표시되어 있다. The output shown in Figure 9 is shown in Table 2. 상기 조건은 조건 4, 조건 3, 조건 2, 및 조건 1의 순서로 양호하다. The condition is good in the order of condition 4, the condition 3, the condition 2, and condition 1.

전원/그라운드쌍의 선로의 특성 임피던스는 부하 선로의 특성 임피던스(Z Ops ) 보다 더 낮은 것이 바람직하고 바이패스 커패시터상의 기생 인덕턴스(L c )가 낮으면 양호하다. The characteristic impedance of the line of the power / ground pair is also preferable if preferably lower than the characteristic impedance (Z Ops) of the load line and a low parasitic inductance (L c) on the by-pass capacitor.

Figure 112009052651271-pat00003

표 2로부터 자명한 바와 같이, 조건 3 또는 조건 4에서의 시뮬레이션의 입력 상승시에 25ps 이하가 관측되었고 펄스와 등가인 주파수(f)는 0.35/25ps = 14 GHz이다. As is apparent from Table 2, the condition 3, or no more than 25ps was observed on the input rising of the simulation in the fourth condition of the pulse equivalent to the frequency (f) is 0.35 / 25ps = 14 GHz. 상기 결과는 14 GHz에서 스위칭이 실제적으로 가능하고 현행 기술에 의해 달성된 결과보다 훨씬 뛰어나다는 것을 보여주고 그로 인해 본 발명은 고속의 동작에 서 매우 효과적이라는 것이 자명하다. These results show that invention is far superior results to be switched in the 14 GHz practically possible to achieve this by the current techniques by it is apparent that very effective in the high-speed operation.

또한, 조건 2에서와 같이, 상기 특성은 바이패스 커패시터(C p )의 인덕턴스(L c )를 감소함으로써 개선된다. Further, as in the condition 2, the characteristic is improved by reducing the inductance (L c) of the bypass capacitor (C p). 따라서, 본 발명에 따른 바이패스 커패시터(C p )의 인덕턴스(L c )를 감소하는 구성에 대한 제안이 또한 가능해진다. Therefore, a proposal for a configuration for reducing the inductance (L c) of the bypass capacitor (C p) in accordance with the present invention it is also possible.

도 8에 도시된 등가 회로에서, 전원/그라운드 쌍의 선로의 전송 지연을 100ps로 가정하였지만, 유전 상수가 4인 절연물을 구비한 선로 내에서는 상기 전송 지연은 15mm의 배선 길이에 등가이다. In the equivalent circuit shown in Figure 8, but assuming the transmission delay of the line of the power / ground pair in 100ps, within a dielectric constant line having a insulating material 4 the transmission delay is equal to the wiring length of 15mm. LSI 패키지 핀의 주변에 바이패스 커패시터를 배치하기만 하면 상기 경우에 전원으로서 기능할 수 있다. When the periphery of the LSI package pin just place the bypass capacitor can function as a power source in the case.

도 8에 있어서, 바이패스 커패시터로부터 전송 선로를 경유하여 트랜지스터까지 배선된다고 가장하면, 기생 인덕턴스가 단지 50pH인 양호한 전원 선로가 개시된다. 8, if by way of a transmission line from a bypass capacitor that the wiring to the transistor, the parasitic inductance is disclosed that the preferred power track only 50pH. 동일한 논리가 그라운드에 대해서도 적용된다. The same logic is applied to the ground. 부하 용량(C 1 )의 2배인 60fF의 바이패스 커패시터의 용량(C p )은 2 셋트의 드라이버에 부착되고 5nH의 극히 큰 기생 인덕턴스와 상기 제안으로 달성 가능한 10pH가 인가되어 효과를 관찰한다. The load capacitance (C 1) 2 the capacity of the bypass capacitor of the times of 60fF (C p) is attached to two sets of driver and is applied to the achievable 10pH to the proposal and an extremely large parasitic inductance of 5nH to observe the effect. 전송 선로에 대해서는 이번 제안에서의 설정값인 5Ω 및 전송 선로로서 그다지 고려하지 않은 경우에 관찰된 100Ω을 가정한다. For the 100Ω transmission line assumes if you have not seen so much as consider setting a 5Ω and transmission lines in the proposal. 당연히, 100Ω의 경우에 기생 인덕턴스는 50pH라는 낮지 않은 값이 아니고 수 nH의 지독한 상태에 놓여진다. Of course, if the parasitic inductance of 100Ω is placed in the state of compulsive can nH not a value of not lower 50pH. 그러나, 낮은 기생 인덕턴스는 비교를 위해 그대로 사용한다. However, low parasitic inductance is used as it is for comparison. 전원/그라운드의 기생 인덕턴스의 증가는 전원 공급 시간의 지연을 가속화 한다. Increase in the parasitic inductance of the power / ground speeds up the delay of the power-on time. 그에 따라, 바이패스 커패시터(C p )의 효과가 크게 된다. Thus, the effect of the bypass capacitor (C p) is larger. 본 발명에 따르면, 바이패스 커패시터의 낮은 기생 인덕턴스(조건 2 및 조건 4)는 상기 상황을 극복하기에 유효하다. According to the invention, low parasitic inductance of the bypass capacitor (Condition 2 and Condition 4) is effective to overcome the above-mentioned circumstances.

전술한 시뮬레이션 결과를 총괄적으로 설명하면, 바이패스 커패시터는 유닛 회로 그룹으로 분기(branch)되기 직전의 전원/그라운드 배선 부분에 매입되고, 트랜지스터를 포함하는 유닛 회로(메모리 유닛 및 논리 게이트)의 그룹을 포함하는 반도체 집적 회로에서, 상기 바이패스 커패시터(C p )의 용량은 (수신단 게이트 용량 + 그 배선 용량)/(상기 유닛의 갯수) 이하라는 것이 판명되었다. When collectively described in the aforementioned simulation results, the bypass capacitor is the group of the unit circuit group branch (branch) to be embedded in the power / ground interconnection portion of the immediately preceding unit circuit (memory units and logic gates) including a transistor a semiconductor integrated circuit including, the capacity of the bypass capacitor (C p) was found to be of less (the receiver gate capacitance + the wiring capacity) / (the number of the unit). 더욱 상세하게는, 단일한 바이패스 커패시터가 유닛 회로 그룹내에 매입되는 경우에, 용량(C p )은 유닛의 갯수(N)에 따라 증가하고 그것은 이하의 식을 만족하기 위해 설정되는 것이 효과적이다. More specifically, the increase in the case of a single one by-pass capacitor is embedded in the unit circuit group, a capacitor (C p) is a number (N) of the unit and it is not effective to be set to satisfy the following expression.

C P ≤ a × N × (b + c) C P ≤ a × N × ( b + c)

여기서, b는 수신단 게이트 용량이고 c는 그 배선 용량이고, a는 실행 액세스(a 〈 1)에 대응하는 계수이다. Here, b is a receiver, a gate capacitance and the wiring capacitance is c, a is a coefficient corresponding to the executed access (a <1). 도 8에 있어서, b는 5fF이고 c는 10fF이다. In Figure 8, b and c is 5fF 10fF. 여기서, n이 1 내지 10의 사이의 범위에서 선택되면 양호하다. Here, it is preferred when n selected from the range between 1 to 10. 또한, 바이패스 커패시터 기능은 이후에 기술되는 바와 같이 전원/그라운드 배선부의 일부를 넓힘으로써 등가적으로 실현될 수 있고 그에 따라 적극적으로 바이패스 커패시터를 배치할 필요가 없다. In addition, the bypass capacitor function can be equivalently realized by widening some parts of the power / ground wires as will be described later and is not required to actively position the bypass capacitor accordingly.

칩속으로 전원/그라운드의 배선을 공급하는 방법으로서, 소위 코플래너 웨이브가이드(coplanar waveguide)법이 전송 선로로 채택된다. As a method for supplying the routing of the power / ground to chipsok, so-called coplanar waveguide (coplanar waveguide) method is adopted as a transmission line. 예컨대, 0.25㎛ 공정에 서 제조된 인텔 펜디엄(등록 상표) II 칩에서, 제5의 층(최상부 층)의 전원/그라운드 배선은 피치 폭이 2.56㎛ 이다. For example, in the document produced, Intel Pentium (R) II in the chips 0.25㎛ process, the power / ground wires of the layer (top layer) of claim 5 is the 2.56㎛ pitch width. 그러나, 상기 선로는 전원/그라운드 배선의 특성 임피던스를 50Ω 보다 더 작게 낮추는데는 사이즈의 비실용성이라는 문제점이 있다. However, the track has a problem of impracticality of reducing the size smaller than 50Ω characteristic impedance of the power / ground wires.

상기와 같은 상황하에서, 본 발명은 도 10에 도시된 바와 같은 적층된 쌍의 선로가 용량을 증가하도록 사용되는 구성을 채택하고 그에 따라 50Ω 보다 더 작게 특성 임피던스를 낮춘다. Under such circumstances, the present invention lowers the characteristic impedance smaller than 50Ω with a pair of stacked line as shown adopt a configuration that is used to increase capacity and accordingly in FIG.

도 10에 있어서, 본 발명에 따른 적층된 쌍의 선로 구성은 더욱 상세히 기술될 것이다. 10, the track configuration of the stacked pairs of the present invention will be described in more detail. 도시된 실시예는 복수의 층 내의 전원/그라운드 쌍의 구성을 도시한다. The illustrated embodiment shows the configuration of power / ground pair in the plurality of layers. 여기서, 전원/그라운드 쌍을 제외한 기판, 구성 요소는 단순화를 위해 생략되었다. Here, the substrate other than the power / ground pair, components have been omitted for the sake of simplicity. 폭이 넓은 전원선(31a)은 도 10의 최상층에 배치되고 복수의 폭이 좁은 전원선(31b)은 폭이 넓은 전원선(31a)의 양 측상에 배치된다. Power supply line (31a) is wide is placed in the uppermost layer and the plurality of narrow power supply line (31b) of Figure 10 are disposed on both sides of the wide supply line (31a) in width. 또한, 폭이 넓은 전원선(31a)과 마찬가지로 폭이 넓은 그라운드선(32a)은 폭이 넓은 전원선(31a)의 하부층상에 위치하여 폭이 넓은 전원선(31a)과 대향하게, 즉 적층되게 된다. In addition, presented to the counter and a large power supply line (31a) is wide ground line width, like (32a) is a large power supply line (31a) a large power line width located in the lower layer of the width (31a) width, that is laminated do. 복수의 폭이 좁은 그라운드선(32b)은 폭이 넓은 그라운드선(32a)의 양 측상에 또한 배치되고 상기 폭이 좁은 그라운드선(32b)은 상부 전원선(31b)에 대향하게 배치된다. Ground line (32b) a plurality of narrow width are also disposed on both sides and the ground line (32b) is the narrow width of the wide ground line (32a) width is disposed opposite to the upper supply line (31b).

도시된 실시예에서, 폭이 넓은 전원선(31a)은 플러그(33a)를 경유하여 폭이 넓은 그라운드선(32a) 하부의 층에 배치된 전원층(31c)에 전기적으로 접속된다. In the illustrated embodiment, the power supply line (31a) a large width are electrically connected to the power source layer (31c) disposed on the lower wide ground line (32a) width by way of the plug (33a) layer. 하부측 전원층(31c)은 폭이 넓은 전원선(31a)보다 더 협소하다. Lower side power source layer (31c) is narrower than the wide supply line (31a) in width. 반면에 그라운드층(32a)은 플러그(33b)를 경유하여 전원층(31c) 하부의 층에 배치된 하부측 그라운 드층(32c)에 전기적으로 접속되고 하부측 그라운드층(32c)은 하부측 전원층(31c)에 대향하게 배치된다. On the other hand, the ground layer (32a) is electrically connected to the bottom side the background deucheung (32c) disposed on the lower layer power layer (31c) via a plug (33b) the lower side of the ground layer (32c) is the lower side of power source layer It is disposed opposite to (31c).

상기와 같이 하여, 전원/그라운드 쌍의 용량은 넓은 전원층을 사용함과 더불어 전원 및 그라운드선의 적층 구조를 사용함으로써 증가된다. In addition to, using wide power capacity of the power supply layer / ground pair in the manner described above is increased by using a layered structure and a ground power supply line. 그에 따라, 전원/그라운드 쌍을 위해 필요한 특성 임피던스는 실현될 수 있다. Thus, the characteristic impedance necessary for the power / ground pair can be realized.

전술한 층 구조가 위상의 어긋남(lag)에 기인한 손실를 야기하고 긴 어프로치가 인트라-칩 적층 쌍의 선로에서도 필요하다면, 바이패스 커패시터는 가능하다면 트랜지스터에 근접하고 그에 따라 이상적으로 칩내에 매입된다. A sonsilreul cause the aforementioned layer structure is due to the deviation (lag) of the phase and the long approach intra- If necessary in the line of the chip stack pair, a bypass capacitor is possible, close to the transistor and buried in the ideally chip accordingly.

적층된 쌍의 선로가 사용되는 경우에 선로의 총 갯수가 증가하더라도 공급 에너지는 전술한 바와 같이 증가한다. Even if the total number of tracks increases in the case where the line of the stacked pair is used the energy supply is increased, as described above. 따라서, 단일한 쌍의 층 또는 최대 2 쌍의 층이면 충분하다. Therefore, it is sufficient that of a single layer or a pair of up to two pairs of layers.

도 11에 있어서, 본 발명의 다른 실시예에 따른 회로 구조는 도 10에 도시된 계층적 구성에서 최하위 플러그(33b)와 마찬가지로 플러그(40)를 경유하여 전원/그라운드 배선에 대한 접속에 의해 소요의 용량을 달성할 수 있다. 11, the circuit according to another embodiment of the present invention structure, a required by the hierarchical organization bottom plug (33b) and similarly the power via a plug 40 / connected to the ground wire in shown in Figure 10 It can achieve capacity. 구체저으로, 설명하면, 도 11에 도시된 회로 구조는 칩상의 전원선(41) 및 상기 전원선(41)으로부터 2차원적으로 분리되어 배치된 그라운드선(42)을 포함한다. The concrete that will be described, the circuit structure shown in FIG. 11 comprises a ground line 42 is disposed is separated in two dimensions from the power supply line 41 and the power supply line 41 on the chip.

NMOS(43) 및 PMOS(44)를 포함하는 인버터는 그라운드선(42)과 전원선(41) 사이의 칩 영역에서 형성된다. An inverter that includes NMOS (43) and the PMOS (44) is formed in the chip region between the ground line 42 and the power supply line 41. NMOS(43)의 소스는 그라운드선(42)에 접속되고 PMOS(44)의 소스는 전원선(41)에 접속된다. The source of the NMOS (43) is connected to the ground line 42, the source of the PMOS (44) is connected to the power line (41). NMOS(41) 및 PMOS(42)의 게이트는 입력 단자(45)에 공통으로 접속되고 NMOS(41)의 드레인 및 PMOS(42)의 드레인은 출력 단 자(46)에 전기적으로 접속된다. The drain of the NMOS (41) and the PMOS (42), gate is connected in common to the input terminal 45 and the PMOS drain (42) of the NMOS (41) is electrically connected to the output terminal 46. 단일한 인버터가 상기 실시예에서 도시되었지만 많은 갯수의 소자(도시되지 않음)는 반도체 집적 회로에서 인버터와 함께 보통 집적화된다. Han single inverter (not shown), but showing elements of the number of rooms in the embodiments are typically integrated with the inverter in a semiconductor integrated circuit.

또한, 전원선(41) 및 그라운드선(42)은 도 10에 도시된 동일한 방법으로 다층 구성으로 형성되고, 도시된 전원선(41) 및 그라운드선(42)은 적층된 구성에 있어서 다른 층상의 그라운드선 및 전원선상에서 적층된다. Further, the power supply line 41 and ground line 42 is formed as a multilayer structure in the same manner shown in Figure 10, showing a power supply line 41 and ground line 42 of the other layer in the stacked configuration It is deposited on the ground line, and power line. 전원선(41) 및 그라운드선(42)은 플러그(40)를 경유하여 다른 층상에서 그라운드선 및 전원선에 전기적으로 접속된다. Power line 41 and ground line 42 via a plug 40 is electrically connected to the ground lines and power lines on the other layer.

상기 도시된 예에서, 다른 층상의 전원선 또는 그라운드선에는 이점 쇄선으로 도시된 바와 같이 폭이 넓은 전극부(47)가 제공되고, 상기 폭이 넓은 전극부(47)로부터 소요의 용량이 획득되도록 구성된다. In the example shown, provided by a large electrode portion 47 in a width as shown by the two-dot chain line, the power supply line or the ground line of the other layer, and, to obtain the capacity of the take from a large electrode portion 47 in the width It is configured. 상기에서 자명하듯이, 도시된 구성으로 인해 소요의 용량은 폭이 넓은 전극부(47)만에 의해서 달성되게 된다. As is apparent from the above, the capacity required due to the illustrated arrangement is to be achieved by only the large electrode portion 47 in width. 또한, 다른 유닛에 폭이 넓은 전극부(47)를 배치함으로써 도 6에서 기술된 전원/그라운드 쌍의 특성 임피던스를 달성하는 것이 가능하게 된다. In addition, it is possible to achieve a characteristic impedance of the power / ground pair described in Figure 6, by disposing the wide electrode portion 47 in the width in the other unit.

도 12에 있어서, 커패시터는 도 11에 도시된 NMOS(41) 및 PMOS(42)로 형성된다. 12, the capacitor is formed by the NMOS (41) and the PMOS (42) shown in Fig. 커패시터는 NMOS(43)의 드레인 및 PMOS(44)의 소스를 각각 확산층(48, 49)을 경유하여 전원선(41) 및 그라운드선(42)에 접속함에 의해 큰 용량을 획득하도록 구성된다. The capacitor is formed by the source of the NMOS (43), a drain, and a PMOS (44) via each of the diffusion layers 48 and 49 to obtain a large capacity by connecting to the power supply line 41 and ground line 42. PMOS(44)의 게이트 및 소스는 NMOS(43)의 게이트 및 소스에 각각 접속된다. The gate and the source of the PMOS (44) are respectively connected to the gate and source of the NMOS (43). 따라서, 소요의 용량 및 특성 임피던스는 특별하게 설계된 게이트 용량을 갖는 바이패스 커패시터를 배치함으로써 또한 얻을 수 있다. Thus, the capacity and the characteristic impedance of the disturbance can be obtained by disposing the bypass capacitor having a specially designed gate capacitance.

도 13에 있어서, DRAM에서 사용하는 커패시터를 바이패스 커패시터로서 사용하는 본 발명의 또 다른 실시예에 따른 회로 구조의 실시예가 도시된다. 13, the embodiment of the circuit structure in accordance with a capacitor used in the DRAM to another embodiment of the present invention is used as a by-pass capacitor is shown. 보다 구체적으로, 온 상태를 항상 유지하는 액세스 트랜지스터(51)는 P형 기판(52) 내에 배치된다. More specifically, the access transistor 51 which is always up-to-on state is disposed in the P-type substrate 52. 액세스 트랜지스터(51)는 2개의 N형 확산 영역(53) 및 게이트 영역에 위치한 게이트 전극(54)을 구비하고, 상기 게이트 전극(54)은 워드선에 접속된다. Access transistor 51 includes two N-type diffusion region 53 and a gate electrode 54 in the gate region, the gate electrode 54 is connected to a word line. 상기 실시예에서, 워드선에는 액세스 트랜지스터(51)를 온 상태로 하는 신호가 항상 주어지는 것으로 가정한다. In this embodiment, the word line is assumed that the signal for the access transistor 51 to the ON state always given.

또한, 각각의 확산 영역(53)에는 플러그(55, 56)가 제공되고 상기 플러그(55)는 비트선(57)에 접속되고 비트선(57)은 상부층, 즉 전원층에 전기적으로 접속된다. In addition, each of the diffusion region 53 is provided with plugs 55 and 56 and the plug 55 is connected to the bit line 57, bit line 57 is electrically connected to the upper layer, that is the power layer.

또한, 플러그(57)는 DRAM 커패시터와 동일한 구성을 갖는 바이패스 커패시터(60)에 접속된다. Further, the plug 57 is connected to a bypass capacitor 60 having the same construction as the DRAM capacitor. 상기 바이패스 커패시터(60)는 하부 전극(61), 상부 전극(62), 및 상기 하부 전극(61)과 상기 상부 전극(62) 사이에 배치된 고 유전체층(63)을 구비한다. The bypass capacitor 60 is provided with the high dielectric layer 63 is disposed between the lower electrode 61, upper electrode 62, and the lower electrode 61 and the upper electrode 62.

도 14에 있어서, 본 발명의 또 다른 실시예에 따른 회로 구조에 대한 설명이 이루어질 것이다. 14, the description will be made for the circuit configuration according to still another embodiment of the present invention. 도시된 실시예에서, 반도체 칩(71)은 범프리스(bumpless) 슈퍼 접속 기술을 사용하여 매입되는 커패시터부와 함께 기판(72)에 접속된다. In the illustrated embodiment, the semiconductor chip 71 is connected to the substrate 72 with a capacitor portion that is embedded by using a bump-less (bumpless) super-access techniques. 상기 경우에, 칩의 활성층 및 배선층(73)은 반도체 칩(71)상에 형성되고, 커패시터부(74) 및 기판 배선부는 기판(72)상에 배치된다. In this case, the active layer and the wiring layer 73 of the chip is formed on the semiconductor chip 71 is disposed on the capacitor portion 74 and the substrate wiring substrate section 72. The 칩(71)을 기판(72)에 접속하기 위한 범프리스 슈퍼 접속 기술은 JP-A 제2000-299379호 공보에 이미 기술되어 있기 때문에 설명하지 않는다. Bumps for connecting the chip 71 to the substrate 72, a super-less access techniques will not be described because they have already been described in the publication No. 2000-299379 No. JP-A. 도시된 구조에 있어서, 보다 양호한 시뮬레이션 결과는 저항(resistor)을 칩(71)또는 기판(72)에 삽입함으로써 달성된다는 것이 이미 확인되었다. In the illustrated structure, the better the simulation results have already been confirmed that achieved by inserting a resistance (resistor) in the chip 71 or substrate 72. 상기 경우에, 저항은 게이트 채널 저항 및 확산층 저항과 같은 반도체 저항 이거나 또는 박막 저항이라도 양호하다. In this case, the resistance is good even if the semiconductor thin film resistor or a resistor or such as a gate channel resistance and diffusion resistance.

도 15에 있어서, 도 14에 도시된 구성이 보다 상세하게 기술될 것이다. 15, it will be the configuration has been described in detail than shown in FIG. 상기 도시된 실시예에서, 적층된 쌍으로 된 선로(75)는 칩(71)의 측면에 배치되고 적층된 쌍으로 된 선로(76)는 기판(72)의 측면에 또한 배치된다. In the illustrated embodiment, the stacked pair line 75 is the line 76 as a pair are arranged is laminated on the side of the chip 71 is also disposed on the side of the substrate 72. 적층된 쌍의 선(75, 76)은 전술한 전원/그라운드 쌍의 선로를 형성한다. Line of stacked pairs (75, 76) forms a line of the above-mentioned power / ground pair. 도시된 실시예에서, 적층된 쌍의 선(75, 76)은 직각으로 교차하도록 배치되고 범프리스 슈퍼 접속 기술에 의해 플러그(77)를 경유하여 서로 접속된다. In the illustrated embodiment, the line of stacked pairs (75, 76) are arranged to intersect at a right angle are connected to each other via the plug 77 by the bump-less super-access techniques.

도 16에 있어서, 적층된 쌍의 선로(75, 76)가 서로 수직으로 대향 배치되도록 위치하고 평행으로 배치된다는 점을 제외하고는 도 15에 도시된 바와 동일한 구성이 도시되어 있다. , Except that Fig. 16, the line of stacked pairs (75, 76) located such that the vertical opposed to each other are disposed in parallel is shown the same configuration as shown in Fig.

도 17에 있어서, 범프리스 슈터 접속의 샘플 단면이 이하에서 도시될 것이다. 17, the sample cross-section of the bump-less connection shooter will be shown below. 칩(71)에 있어서, 인트라-칩 전원선(71a) 및 인트라-칩 그라운드선(71b)은 적층된 쌍의 형태로 배선된다. In the chip 71, the intra-chip power supply lines (71a) and the intra-chip ground line (71b) is wiring in the form of a stacked pair. 반면에, 인트라-기판 전원선(72a) 및 인트라-기판 그라운드선(72b)은 기판(72) 내에 배치된다. On the other hand, the intra-board power supply line (72a) and the intra-substrate ground line (72b) is disposed in the substrate 72. 상기 예에서, 매입 커패시터는 기판(72)내의 인트라-기판 그라운드선(72b)의 일부 및 인트라-기판 전원선(72a)의 일부 내에 배치되고 상기 관계에서 고 유전체(83)는 인트라-기판 전원선(72a)의 일부와 인트라-기판 그라운드선(72b)의 일부 사이에 배치되다. In this example, the embedded capacitor intra- in the substrate (72) disposed within a portion of the substrate power supply line (72a) and said dielectric (83) in the relationship between the intra-part and the intra-substrate ground line (72b), the substrate power supply line portion of (72a) and the intra-substrate be disposed between a portion of the ground line (72b). 또한, 칩(71)에서의 각각의 선로는 플러그(84)를 경유하여 기판내에서 전원/그라운드가 적층된 쌍의 선에 접속된다. In addition, each line in the chip 71 is connected to the line of the via plug 84, the power / ground pair in the substrate are laminated. 상기 사이의 접속이 플러그에 의해 연속적으로 도시되어 있지만, 범프리스 슈퍼 접속 기술이 그들 사이의 경계 접속을 위해 사용되고 더미 배선층(85)이 플러그가 사용되지 않는 영역에서의 접속을 보장하기 위해 사용될 수 있다. Although the connection between the illustrated continuously by means of a plug, bump-less super-access technology are being used for boundary connection between them has dummy wiring layer (85) may be used to ensure the connection in the region the plug is not used, . 또한, 상기 플러그 내에서도 플러그가 배치되고 상기 플러그에 의해 기판의 커패시터가 접속된다. Further, even in the plug plug it is disposed the capacitor of the substrate by the plug is connected. 상기 예에서, 고 유전체(83)가 대향 영역을 감소하기 위해 커패시터로서 사용되지만 보통의 유전성 커패시터가 당연히 사용될 수 있다. In the above example, and the dielectric 83 is used as a capacitor in order to reduce the opposed area, but usually the dielectric capacitor of course be used. 더미 접속 배선(85)이 상기 구성에서 커패시터 전극으로서 사용될 수 있다. A pile connecting wire 85 can be used as the capacitor electrodes in the configuration.

전술한 바와 같이, 최상위 층에서의 전원/그라운드의 쌍으로된 층은 제조 공정에서 소형화에 관계없이 전기 에너지 제어 조건하에서 스프립의 형태로 된 넓은 배선을 포함한다. As described above, a layer of a pair of power / ground in the top layer comprises a wide wiring in the form of a soup granules under controlled conditions of electrical energy, regardless of the size reduction in the manufacturing process. 상기 배선 피치는 수 ㎛이다. The wiring pitch is the number ㎛. 상기 피치에 대응하는 외부 접속 패드가 도 15 및 도 16에 도시된 바와 같이 형성되면, 칩내에 바이패스 커패시터를 배치하는 대신에 장착 기판에 커패시터를 매입함에 의해서도 동일한 효과가 달성될 수 있다. When the external connection pad corresponding to the pitch formed as shown in FIGS. 15 and 16, the same effect can be achieved by as mounted in place of disposing the bypass capacitor in the chip embedding the capacitor to a substrate. 상기 경우에, 전술한 범프리스 슈퍼 접속 기술이 사용되면 양호하다. In this case, it is preferable if the above-described bump-less super-access techniques are used. 또한, 플러그 피치 또는 범프 피치를 2 내지 10㎛ 범위 내로 선택하면 양호하다. Further, it is preferred when selecting the plug pitch or pitch into the bump 2 to 10㎛ range. 기판에 매입된 바이패스 커패시터는 Si 기판이라면 칩 내에서와 같은 구조가 얻어진다. The bypass capacitor embedded in the substrate, if the Si substrate is obtained in a structure such as a chip. 알루미나, 폴리이미드, 또는 벤조사이클로부탄으로 이루어진 절연 기판이라면, 예컨대, 금속 전극 커패시터 또는 다층 커패시터 등과 같은 모든 종류의 종래 커패시터 구성이 채택될 수 있다. If an insulating substrate made of alumina, polyimide, or benzo cyclo butane, for example, there are all kinds of conventional capacitor configurations, such as a metal electrode capacitor, or a multi-layer capacitor it may be employed.

더욱이, 드라이버 회로에 가변 커패시터가 배치되면 본 발명에 따른 바이패 스 커패시터는 상기 가변 커패시터에 대해 동작시에 상보적이 되도록 구성될 수 있다. Furthermore, the bypass capacitor according to the present invention when the variable capacitor disposed in the driver circuit can be configured to be complementary to the operation with respect to the variable capacitor. 더욱 상세하게는 상보적인 동작은 도 12에 도시된 바와 같이 구성되고 인버터와 동일한 크기를 갖는 바이패스 커패시터를 사용함으로써 실현 가능하다. More specifically, this is realized by using the bypass capacitor has a size equal to the complementary operation is configured as shown in Figure 12 the inverter.

도 1은 본 발명의 원리를 설명하는 회로 구조를 도시하는 다이어그램. 1 is a diagram showing a circuit structure for illustrating the principles of the invention.

도 2는 물의 배관 모델을 이용하여 본 발명의 원리를 비유적으로 설명하는 다이어그램. Figure 2 is a diagram for explaining the principle of the present invention using a water pipe model figuratively.

도 3은 도 2에 도시된 시스템의 동작을 보다 상세하게 설명하는 다이어그램. Figure 3 is a diagram that in detail describes the operation of the system shown in Fig.

도 4는 도 2의 모델에 근거하여 변형된 모델의 동작을 설명하는 다이어그램. 4 is a diagram for explaining operations of a modified model based on the model of Fig.

도 5는 도 4에 도시된 모델에 대응하는 전자 회로를 등가적으로 설명하는 다이어그램. 5 is a diagram equivalently described as the electronic circuit corresponding to the model shown in Fig.

도 6은 본 발명을 개념적으로 설명하는 회로도. Figure 6 is a circuit diagram for explaining the present invention.

도 7은 도 6에 도시된 회로도의 등가 회로도. 7 is an equivalent circuit diagram of the circuit diagram shown in Fig.

도 8은 도 7에 도시된 등가 회로도를 보다 상세하게 도시하는 등가 회로도. 8 is an equivalent circuit diagram showing in detail the equivalent circuit diagram shown in Fig.

도 9는 도 8에 도시된 회로의 시뮬레이션 결과를 도시하는 다이어그램. 9 is a diagram illustrating a simulation result of the circuit shown in Fig.

도 10은 본 발명의 실시예에 따른 회로 구조를 설명하는 입체 배선도. 10 is a three-dimensional schematic diagram illustrating a circuit configuration according to an embodiment of the invention.

도 11은 본 발명의 다른 실시예에 따른 회로 구조를 도시하는 평면도. 11 is a plan view showing a circuit structure according to another embodiment of the present invention.

도 12는 도 11에 도시된 회로 구조의 변형예를 도시하는 또 다른 실시예에 관한 회로 구조도. 12 is a circuit structure according to yet another embodiment showing a modification to the circuit structure shown in Fig.

도 13은 본 발명의 또 다른 실시예에 따른 회로 구조를 도시하는 다이어그램. 13 is a diagram showing a circuit structure according to still another embodiment of the present invention.

도 14는 본 발명의 또 다른 실시예에 따른 회로 구조를 형성하는 경우에 사용하는 접속 방법을 도시하는 다이어그램. 14 is a diagram illustrating an access method to use to form a circuit structure according to still another embodiment of the present invention.

도 15는 도 14에 도시된 접속 방법을 사용하여 접속된 배선 구조의 실시예를 도시하는 다이어그램. 15 is a diagram showing an embodiment of a wiring connection structure using a connecting method shown in Fig.

도 16은 도 14에 도시된 접속 방법을 사용하여 접속된 배선 구조의 다른 실시예를 도시하는 다이어그램. 16 is a diagram showing another embodiment of a wiring connection structure using a connecting method shown in Fig.

도 17은 상기 접속 방법을 사용하여 접속된 기판 및 칩을 보다 상세하게 도시하는 다이어그램. 17 is a diagram showing details of a substrate and a chip connection by using the connection method more.

Claims (24)

  1. 반도체 집적 회로에 있어서, A semiconductor integrated circuit comprising:
    칩내에 트랜지스터를 구비한 복수의 유닛 회로를 포함하는 유닛 회로군(circuit group)과, The unit circuit group including a plurality of unit circuit having a transistor in the chip (circuit group) and,
    상기 칩내에 배치되고 상기 유닛 회로군에 전원을 공급하는 전원/그라운드 배선부를 포함하고, Disposed within the chip, and includes the power / ground wiring portion for supplying power to the unit circuit group,
    상기 전원/그라운드 배선부는 상기 유닛 회로군의 분기(branch) 직전의 위치에 용량 조정부를 구비하며, The power / ground interconnection portion includes a capacity adjusting section to the position immediately before the branch (branch) of the unit circuit group,
    상기 용량 조정부는 상기 용량이 상기 유닛 회로군의 용량 보다 더 크게 되도록 구성되는 배선부인 것을 특징으로 하는 반도체 집적 회로. The capacity adjusting section is a semiconductor integrated circuit, characterized in that the wiring is denied the capacitor is configured to be larger than the capacity of the unit circuit group.
  2. 삭제 delete
  3. 제 1항에 있어서, According to claim 1,
    상기 전원/그라운드 배선부는 적어도 하나의 바이패스 커패시터를 구비하는 것을 특징으로 하는 반도체 집적 회로. The power / ground interconnection portion semiconductor integrated circuit comprising the at least one by-pass capacitor.
  4. 제 3항에 있어서, 4. The method of claim 3,
    상기 전원/그라운드 배선부의 상기 바이패스 커패시터는 (수신단 게이트 용 량 + 그 배선 용량)/(유닛의 갯수) 보다 더 크지 않는 것을 특징으로 하는 반도체 집적 회로. A semiconductor integrated circuit, characterized in that the power / ground wires of said bypass capacitor that is no greater than (the receiver gate wiring capacity for the amount +) / (number of units).
  5. 제 3항에 있어서, 4. The method of claim 3,
    단일한 바이패스 커패시터가 상기 유닛 회로군 내에 매입되는 경우에, 상기 바이패스 커패시터의 용량(C p )은 N이 유닛의 갯수라는 조건에서, C p ≤ a × N × (수신단 게이트 용량 + 그 배선 용량)으로 표시되고, In the case where a single bypass capacitor is embedded in the unit circuit group, a capacitor (C p) is in a condition that the number of N units, C p ≤ a × N × ( the receiver gate capacitance + the wiring of the bypass capacitor is displayed in a dose),
    a는 동시에 액세스 되지 않는 것을 고려하여 정해진 실행 액세스에 등가인 계수이고, a 〈 1 인 것을 특징으로 하는 반도체 집적 회로. a is considered that they do not access the same time an equivalent coefficient of a given execution access semiconductor integrated circuit, characterized in that a <1.
  6. 제 5항에 있어서, 6. The method of claim 5,
    상기 바이패스 커패시터의 용량(C p )은 상기 수신단 게이트 용량이 bfF이고 상기 배선 용량이 cfF라면, C p ≤ a × N × (b + c)fF로 표시되고, The capacity of the bypass capacitor (C p) is represented by the receiver, if the gate capacitance is bfF and that the wiring capacitance cfF, C p ≤ a × N × (b + c) fF,
    N = 1을 포함하는 것을 특징으로 하는 반도체 집적 회로. In that it comprises N = 1 semiconductor integrated circuit according to claim.
  7. 제 5항에 있어서, 6. The method of claim 5,
    상기 유닛 회로군을 형성하는 각각의 유닛은 복수의 기억용 메모리 셀을 포함하는 메모리인 것을 특징으로 하는 반도체 집적 회로. A semiconductor integrated circuit, characterized in that a memory for each of the units forming the unit circuit group comprises a plurality of memory cells for storage.
  8. 제 7항에 있어서, The method of claim 7,
    상기 바이패스 커패시터의 용량(C p )은 각각의 메모리 셀의 셀 용량 보다 더 큰 것을 특징으로 하는 반도체 집적 회로. Capacitance of the bypass capacitor (C p) is a semiconductor integrated circuit, characterized in that the cell is greater than the capacity of the memory cells.
  9. 제 8항에 있어서, The method of claim 8,
    유닛의 갯수(N)는 1 내지 10의 범위 내에 있는 것을 특징으로 하는 반도체 집적 회로. The number (N) of unit semiconductor integrated circuit, characterized in that in the range of 1 to 10.
  10. 제 9항에 있어서, 10. The method of claim 9,
    상기 바이패스 커패시터의 용량(C p )은 각각의 메모리 셀의 상기 셀 용량의 배수로 선택되는 것을 특징으로 하는 반도체 집적 회로. The capacity of the bypass capacitor (C p) is a semiconductor integrated circuit, characterized in that selected multiple of the cell capacitor of the memory cells.
  11. 제 8항에 있어서, The method of claim 8,
    상기 바이패스 커패시터는 유닛 회로마다 배치되거나, 또는, 상기 유닛 회로의 수보다 적은 바이패스 커패시터가 칩 내에 배치되는 것을 특징으로 하는 반도체 집적 회로. The bypass capacitor is disposed for each unit, or circuit, or a semiconductor integrated circuit which is less than the number of bypass capacitors of the unit circuits is arranged in the chip.
  12. 제 5항에 있어서, 6. The method of claim 5,
    미세 접속 패드가 상기 칩의 전체 영역상에 배치되며 전원/그라운드 패드로 서 교대로 인출되고, Fine connection pads are arranged on the entire area of ​​the chip and the take-off alternately as a power / ground pads,
    상기 바이패스 커패시터는, 범프리스(bumpless) 플립 칩 접속에 있어서 동일한 반도체 재료로 만들어진 커패시터 군을 포함하고, 상기 커패시터 군은 상기 전원/그라운드 패드에 접속되는 것을 특징으로 하는 반도체 집적 회로. The bypass capacitor is, bump-less (bumpless) in the flip-chip connection comprising a capacitor group made of the same semiconductor material, the capacitor group is a semiconductor integrated circuit, characterized in that connected to the power / ground pads.
  13. 제 12항에 있어서, 13. The method of claim 12,
    상기 미세 접속 패드는 상기 칩 주위에 2열로 배치되고 상기 패드는 신호와 그라운드의 패드 쌍을 형성하는 것을 특징으로 하는 반도체 집적 회로. The fine connecting pads is a semiconductor integrated circuit, characterized in that to form a pad of the pad pairs are arranged in two rows around the chip and the ground signal.
  14. 제 12항에 있어서, 13. The method of claim 12,
    상기 범프리스 플립 칩 접속의 피치는 10㎛ 이하인 것을 특징으로 하는 반도체 집적 회로. A semiconductor integrated circuit, characterized in that the pitch of the bump-less flip-chip connection is less than or equal to 10㎛.
  15. 제 14항에 있어서, 15. The method of claim 14,
    상기 범프리스 플립 칩은 상기 칩의 전체 영역상에 배치되는 것을 특징으로 하는 반도체 집적 회로. The bump-less flip-chip semiconductor integrated circuit, characterized in that disposed on the entire area of ​​the chip.
  16. 제 12항에 있어서, 13. The method of claim 12,
    상기 패드는 외부 배선과 다른 칩의 리시버의 부하를 구동하기 위해 접속된 드라이버 회로에 접속된 신호 패드를 구비하고, The pad is provided with a signal pad connected to a driver circuit connected to drive the load of an external wiring or the other chip receiver,
    상기 신호 패드를 통해 접속된 상기 드라이버 회로에 접속하는 상기 바이패스 커패시터는 내부 회로 커패시터 보다 더 큰 것을 특징으로 하는 반도체 집적 회로. The semiconductor integrated circuit of the bypass capacitor connected to the said driver circuit, which is connected via the signal pad is characterized in that the capacitor is greater than the internal circuit.
  17. 제 16항에 있어서, 17. The method of claim 16,
    상기 바이패스 커패시터는 상기 칩 주위의 빈 공간, 커패시터 기판, 및 상기 신호 패드의 외부 영역 중의 어느 하나에 배치되는 것을 특징으로 하는 반도체 집적 회로. The bypass capacitor is a semiconductor integrated circuit is arranged in any one of the empty space, the capacitor substrate, and an outer region of said signal pads around the chip.
  18. 제 16항에 있어서, 17. The method of claim 16,
    상기 신호 패드는 상기 칩의 중앙부에 배치되지 않는 것을 특징으로 하는 반도체 집적 회로. The signal pad includes a semiconductor integrated circuit, characterized in that that is not disposed in the central portion of the chip.
  19. 제 12항에 있어서, 13. The method of claim 12,
    상기 커패시터는 상기 칩의 재료와는 다른 재료로 구성된 커패시터 기판상에 형성되는 것을 특징으로 하는 반도체 집적 회로. The capacitor is a semiconductor integrated circuit, characterized in that the capacitor is formed on the substrate consisting of a material different from the material of the chip.
  20. 제 19항에 있어서, 20. The method of claim 19,
    상기 커패시터 기판은 SOI 커패시터 기판, 인트라-칩(intra-chip) 커패시터에 대해 동일한 면적을 갖는 커패시터 매입 세라믹 기판, 및 커패시터 매입 플라스 틱 박막 배선 기판 중의 어느 하나인 것을 특징으로 하는 반도체 집적 회로. Wherein the capacitor substrate is SOI substrate capacitor, intra-chip (intra-chip) capacitors embedded ceramic substrate having the same area for the capacitor, and a semiconductor integrated circuit, characterized in that any one of the capacitor buried plastic thin film wiring board.
  21. 제 20항에 있어서, 21. The method of claim 20,
    상기 커패시터는 분할도(degree of division)를 낮춤으로써 보다 큰 커패시터로서 형성되는 것을 특징으로 하는 반도체 집적 회로. The capacitor is a semiconductor integrated circuit, characterized in that formed as a larger capacitor by lowering the partition also (degree of division).
  22. 제 21항에 있어서, 22. The method of claim 21,
    상기 커패시터에는 상기 커패시터보다 더 인출되어 있는 전극이 제공되는 것을 특징으로 하는 반도체 집적 회로. The capacitor has a semiconductor integrated circuit, characterized in that the electrode is more drawn out than that of the capacitor is provided.
  23. 제 21항에 있어서, 22. The method of claim 21,
    출력 트랜지스터의 공핍층에 의해 유발된 기생 용량 전하에 기인한 순간 스파이크 전류를 감소하도록 직류 저항기가 상기 출력 트랜지스터의 직전에 삽입되는 것을 특징으로 하는 반도체 집적 회로. Due to the parasitic capacitance caused by a charge depletion layer of the output transistor moment the DC resistor so as to reduce the spike current semiconductor integrated circuit characterized in that the insert just prior to the output transistor.
  24. 제 23항에 있어서, 24. The method of claim 23,
    전원/그라운드의 특성 임피던스 및 직렬 저항의 합계는 신호선 특성 임피던스와 같거나 보다 더 작은 것을 특징으로 하는 반도체 집적 회로. Power / total of the characteristic impedance and the series resistance of the ground is a semiconductor integrated circuit, characterized in that the same signal line with a characteristic impedance or smaller than.
KR20090079761A 2002-01-24 2009-08-27 Semiconductor integrated circuit KR100954630B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JPJP-P-2002-015753 2002-01-24
KR20090079761A KR100954630B1 (en) 2002-01-24 2009-08-27 Semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20090079761A KR100954630B1 (en) 2002-01-24 2009-08-27 Semiconductor integrated circuit

Publications (2)

Publication Number Publication Date
KR20090110275A true KR20090110275A (en) 2009-10-21
KR100954630B1 true KR100954630B1 (en) 2010-04-27

Family

ID=41538127

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20090079761A KR100954630B1 (en) 2002-01-24 2009-08-27 Semiconductor integrated circuit

Country Status (1)

Country Link
KR (1) KR100954630B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197631A (en) * 1997-09-24 1999-04-09 Oki Electric Ind Co Ltd Semiconductor integrated circuit device
JPH11186497A (en) * 1997-12-17 1999-07-09 Toshiba Corp Semiconductor integrated circuit device
JP2000174505A (en) * 1998-12-08 2000-06-23 Fujitsu Ltd Electronic device
US20010013075A1 (en) * 2000-01-27 2001-08-09 Kanji Otsuka Driver circuit, receiver circuit, and signal transmission bus system

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197631A (en) * 1997-09-24 1999-04-09 Oki Electric Ind Co Ltd Semiconductor integrated circuit device
JPH11186497A (en) * 1997-12-17 1999-07-09 Toshiba Corp Semiconductor integrated circuit device
JP2000174505A (en) * 1998-12-08 2000-06-23 Fujitsu Ltd Electronic device
US20010013075A1 (en) * 2000-01-27 2001-08-09 Kanji Otsuka Driver circuit, receiver circuit, and signal transmission bus system

Also Published As

Publication number Publication date Type
KR20090110275A (en) 2009-10-21 application

Similar Documents

Publication Publication Date Title
US5892276A (en) Semiconductor integrated circuit
US4737830A (en) Integrated circuit structure having compensating means for self-inductance effects
US5949098A (en) Semiconductor integrated circuit having an improved arrangement of power supply lines to reduce noise occurring therein
US6980462B1 (en) Memory cell architecture for reduced routing congestion
US7253659B2 (en) Field programmable structured arrays
US6489689B2 (en) Semiconductor device
US7006370B1 (en) Memory cell architecture
US6137713A (en) Semiconductor storage device
US7068139B2 (en) Inductor formed in an integrated circuit
US7239194B2 (en) Trench capacitor power supply system and method
US6980414B1 (en) Capacitor structure in a semiconductor device
US20110121811A1 (en) Power delivery in a heterogeneous 3-d stacked apparatus
US20100148304A1 (en) Integrated circuit decoupling capacitors
US7067909B2 (en) Multi-layer integrated semiconductor structure having an electrical shielding portion
US7030481B2 (en) High density chip carrier with integrated passive devices
US20020163769A1 (en) Multiple terminal capacitor structure
US20130009725A1 (en) Switching System and Method
US6724611B1 (en) Multi-layer chip capacitor
US5266821A (en) Chip decoupling capacitor
US20100244189A1 (en) Integration substrate with a ultra-high-density capacitor and a through-substrate via
US5519243A (en) Semiconductor device and manufacturing method thereof
US7049699B1 (en) Low RC structures for routing body-bias voltage
US6515511B2 (en) Semiconductor integrated circuit and semiconductor integrated circuit device
US6239495B1 (en) Multichip semiconductor device and memory card
US5917230A (en) Filter capacitor construction

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130321

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140319

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160318

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170317

Year of fee payment: 8