KR100926688B1 - High-capacity non-volatile memory and a method for their preparation - Google Patents

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KR100926688B1
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곽계달
김태환
이정우
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한양대학교 산학협력단
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Abstract

하나의 셀 트랜지스터에 복수의 비트를 저장할 수 있는 비휘발성 메모리 소자 및 이의 제조방법이 개시된다. The non-volatile memory device and a method for storing a plurality of bits in a single cell transistor is disclosed. 셀 트랜지스터는 서로 독립적으로 배치되는 4개의 질화막을 가진다. Cell transistor has four nitride film is disposed independently of each other. 각각의 질화막에는 독립적인 프로그램 동작이 이루어질 수 있다. Each of the nitride film may be made independent of the program operation. 이를 위해 하나의 셀 트랜지스터에는 절연층에 의해 서로 분리된 2개의 게이트 구조물들이 구비된다. To this end one of the cell transistors is provided to two gate structures which are separated from each other by an insulating layer. 각각의 게이트 구조물에는 층간 절연막에 의해 분리되고, 쌍으로 구비되는 질화막들이 구비된다. Each gate structure has been separated by the interlayer insulating film, a nitride film is provided are provided in pairs. 질화막에 대한 프로그램 동작시, 전하는 질화막의 계면에 트랩된다. The program operation for the nitride film, charges are trapped in the nitride film surface.
플래시 메모리, SONOS, ONO, 전하트랩 Flash memory, SONOS, ONO, charge trap

Description

대용량 비휘발성 메모리 및 이의 제조방법{High Density Nonvolatile Memory and Method of manufacturing the same} High-capacity non-volatile memory and a method of manufacturing {High Density Nonvolatile Memory and Method of manufacturing the same}

본 발명은 비휘발성 메모리에 관한 것으로, 더욱 상세하게는 하나의 셀에 4비트를 저장할 수 있는 비휘발성 메모리의 구조 및 그 제조 방법에 관한 것이다. The present invention relates to that, more specifically, a non-volatile memory that can store four bits in a single cell structure and a manufacturing method of the nonvolatile memory.

비휘발성 메모리는 전원의 공급이 차단되더라도 저장된 정보를 보존할 수 있는 소자이다. Non-volatile memory is a device which can retain the stored information even when the supply is cut off. 특히, 플래시 메모리는 비휘발성 메모리 중에서 대표적인 소자로서, 높은 집적도와 우수한 데이터 보존성을 가진다. In particular, flash memory is a representative device from among the non-volatile memory, and has a high density and excellent preservability data.

플래시 메모리가 가지는 동작 양상은 프로그램 동작 및 소거 동작으로 이루어진다. Behavior patterns having a flash memory is composed of a program operation and an erase operation. 프로그램 동작은 전하를 플로팅 게이트 또는 질화막의 계면에 트랩시키는 동작이다. Program operation is an operation to trap the electric charge at the interface between the floating gate or a nitride film. 반면, 소거 동작은 트랩된 전하를 하부의 기판으로 전달시키는 동작이다. On the other hand, the erasing operation is an operation to transfer the trapped charge in the underlying substrate. 이러한, 프로그램 동작 및 소거 동작에 의해 셀 트랜지스터의 문턱전압은 변경된다. The threshold voltage of the cell transistor by the program operation and the erase operation is changed. 문턱전압의 변경에 의해 정보의 저장동작이 일어난다. Due to a change in the threshold voltage causing a storage operation of the information.

상술한 플래시 메모리의 동작을 달성하기 위해 게이트 구조물은 도전체의 플로팅 게이트를 사용하거나, 계면에 전하를 트랩할 수 있는 질화막을 사용한다. In order to achieve the operation of the above-described flash memory gate structure using a floating gate of conductive material, or a nitride film is used to trap the electric charge at the interface. 질화막을 사용하는 구조물은 ONO(Oxide/Nitride/Oxide)로 지칭된다. Structure that uses the nitride layer is referred to as ONO (Oxide / Nitride / Oxide). 이러한 구조들에 서 통상의 셀 트랜지스터는 1비트의 데이터를 저장할 수 있다. In the structure of these conventional cell transistor can store data of one bit.

그러나, 최근에는 하나의 셀 트랜지스터에 복수개의 비트를 저장하고자 하는 시도가 이루어지고 있다. However, in recent years, an attempt to store a plurality of bits in one of the cell transistors has been made. 예컨대, 대한민국특허 제442090호에서는 분할된 게이트 구조를 가지는 플래시 메모리의 구조 및 그 제조방법이 개시된다. For example, the Republic of Korea Patent No. 442 090 in the structure and a manufacturing method of a flash memory having a split gate structure is disclosed. 상기 특허는 하나의 엑티브 영역에 한쌍의 절연된 게이트들을 구비하는 기술을 주요사항으로 하고 있다. The patent and technical having a pair of insulated gate of a single active region of the key points. 이러한 구성은 통해 프로그램 전압을 떨어뜨리거나 프로그램 효율을 극대화시키는 효과를 추구한다. This arrangement seeks an effect of dropping the program voltage or the program to maximize efficiency through. 그러나, 상술한 구성을 통해서도, 하나의 셀 트랜지스터가 2비트의 정보를 저장하는 내용에 대해서는 개시되지 아니하며, 셀 트랜지스터는 기판으로부터 소정 깊이에 정의된 셀 트렌치 영역에 형성된다. However, through the configuration described above, shall not be disclosed for the content of a single cell transistor stores two bits of information, the cell transistor is formed in the cell area, a trench is defined in a predetermined depth from the substrate. 셀 트렌치 영역에 셀 트랜지스터가 형성되는 경우, 제조 공정이 용이하지 않은 문제점이 있다. If the cell trench region forming a cell transistor, the manufacturing process is not easy problem. 또한, 다수의 정보를 하나의 셀 트랜지스터에 저장하는 기술에 대해서는 구체적인 언급이 없는 실정이다. Further, the circumstances for a technique for storing a plurality of pieces of information in a single cell transistor is no specific mention.

상술한 문제점을 해결하기 위한 본 발명의 제1 목적은 셀 트랜지스터가 4비트의 데이터를 저장할 수 있는 비휘발성 메모리를 제공하는데 있다. A first object of the present invention for solving the above problems is to provide a non-volatile memory that can store data of the cell transistors is 4 bit.

또한, 본 발명의 제2 목적은 상기 제1 목적을 달성하기 위한 비휘발성 메모리의 제조방법을 제공하는데 있다. A second object of the present invention to provide a method of manufacturing a non-volatile memory to achieve the first object.

상기 제1 목적을 달성하기 위한 본 발명은, 기판; The present invention for achieving the first object is a substrate; 상기 기판 상에 형성되고, 서로 분리된 질화막쌍들을 가지는 게이트 구조물들; Is formed on the substrate, the gate structure having mutually discrete nitride film pair; 상기 게이트 구조물들 사이에 개재되어 인접한 게이트 구조물들을 전기적으로 절연시키는 절연층; An insulating layer which is interposed between said gate structure electrically isolated from adjacent the gate structure; 상기 기판으로부터 형성되고, 상기 게이트 구조물들의 일측면에 형성된 소스 영역; It is formed from the substrate, a source region formed on one side of the gate structure; 및 상기 기판으로부터 형성되고, 상기 소스 영역에 대향하는 드레인 영역을 포함하는 비휘발성 메모리를 제공한다. And it is formed from the substrate, and provides a non-volatile memory including a drain region opposed to the source region.

상기 제2 목적을 달성하기 위한 본 발명은, 기판 상에 터널링 유전막 및 질화막을 순차적으로 형성하는 단계; Forming the present invention for achieving the second object is a tunneling dielectric layer, and a nitride film on a substrate in sequence; 상기 질화막을 제2방향으로 패터닝하여 2개로 분리된 질화막들을 형성하는 단계; The step of patterning the nitride film in a second direction forming a nitride separation into two; 상기 분리된 2개의 질화막 사이의 이격공간을 매립하여 층간 절연막을 형성하는 단계; Forming an interlayer insulating film to fill the spaced space between the separated two nitride film; 상기 층간 절연막 상부 및 상기 분리된 질화막 상부에 블로킹 유전막을 형성하는 단계; Forming a blocking dielectric layer on the interlayer insulating film above and the separated nitride film thereon; 상기 블로킹 유전막 상부에 게이트 전극을 형성하는 단계; Forming a gate electrode on the blocking dielectric layer thereon; 및 상기 게이트 전극, 블로킹 유전막, 층간 절연막, 질화막 및 터널링 유전막을 패터닝하여 게이트 패턴을 형성하는 단계; And forming a gate pattern by patterning the gate electrode, the blocking dielectric layer, the interlayer insulating film, nitride film and the tunneling dielectric layer; 및 상기 게이트 패 턴을 제1 방향으로 패터닝하고, 패터닝된 이격 공간에 절연층을 매립하여 서로 분리된 2개의 게이트 구조물들을 형성하는 단계를 포함하는 비휘발성 메모리의 제조방법을 제공한다. And it provides a method for producing a non-volatile memory comprises the step of patterning the gate pattern in the first direction, and by embedding an insulating layer in the patterned area to form two spaced gate structures which are separated from each other.

본 발명에 따를 경우, 비휘발성 메모리의 저장단위인 셀 트랜지스터는 4비트의 정보를 저장할 수 있다. If According to the present invention, the storage unit of the nonvolatile memory cell transistor can store information of 4 bits. 즉, 셀 트랜지스터에 구비되는 4개의 독립적이고 분리된 질화막들에 의해 각각의 질화막에 대한 독립적인 프로그램 동작이 가능해진다. In other words, the independent operation program for each of the nitride film becomes possible by four independent and discrete nitride film which is provided to the cell transistor. 따라서, 동일한 칩의 면적에 비해 많은 정보를 저장할 수 있으며, 대용량의 비휘발성 메모리 소자를 구현할 수 있다. Accordingly, it is possible to store larger amounts of information as compared to the same area of ​​the chip, it is possible to implement a large-capacity nonvolatile memory device.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. The invention will be described in an example in bars, reference to specific embodiments which may have a variety of forms can be applied to various changes and detailed in the text. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. This, however, is by no means to restrict the invention to the particular form disclosed, it is to be understood as embracing all included in the spirit and scope of the present invention changes, equivalents and substitutes. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. In describing the drawings was used for a similar reference numerals to like elements.

어떤 구성요소가 다른 구성요소의 "상부" 있다거나 "하부" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 형성되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. When a certain component may "top" of the other components, or referred to as being "lower", can also be formed directly on the other component, but it is to be understood that there may be other element in between.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. The terms used in the present specification are merely used to describe particular embodiments, and are not intended to limit the present invention. 단수의 표현은 문맥상 명백하게 다르게 뜻하 지 않는 한, 복수의 표현을 포함한다. Expression in the singular number include a plural forms as well, unless the context otherwise not explicitly tteutha. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. In this application, the terms "inclusive" or "gajida" terms, such as is that which you want to specify that the features, numbers, steps, operations, elements, parts or to present combinations thereof described in the specification, the one or more other features , numbers, steps, actions, components, parts, or the presence or possibility of combinations thereof and are not intended to preclude.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. Unless otherwise defined, including technical and scientific terms, all terms used herein have the same meaning as commonly understood by one of ordinary skill in the art. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Any term that is defined in a general dictionary used shall be construed to have the same meaning in the context of the relevant art, unless expressly defined in this application, it not is interpreted to have an idealistic or excessively formalistic meaning no.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. With reference to the accompanying drawings, it will be described in detail preferred embodiments of the invention.

실시예 Example

도 1은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리를 도시한 사시도이다. 1 is a perspective view showing a nonvolatile memory according to an embodiment of the present invention.

도 1을 참조하면, 기판(100)에는 소스 영역(110), 드레인 영역(115)이 정의되고, 소스 영역(110)과 드레인 영역(115) 사이에는 채널 영역이 정의 된다. 1, a substrate 100 has a source region 110, drain region 115 is defined, there is defined a channel region between the source region 110 and drain region 115. 또한, 채널 영역의 상부에는 제1 게이트 구조물(101) 및 제2 게이트 구조물(103)이 구비 된다. Further, the upper portion of the channel region is provided with a first gate structure 101 and the second gate structure 103. 또한, 제1 게이트 구조물(101)과 제2 게이트 구조물(103) 사이에는 절연층(170)이 개재된다. Further, between the first gate structure 101 and the second gate structure (103) it is interposed an insulating layer (170).

즉, 소스 영역(110)과 드레인 영역(115)은 제1 방향에 걸쳐 서로 이격되며, 이격 공간은 채널 영역으로 정의된다. That is, the source region 110 and drain region 115 are separated from each other over a first direction, spaced space is defined as a channel region. 또한, 절연층(170)은 제1 방향을 따라 신장되며, 제2 방향으로는 제1 게이트 구조물(101)과 제2 게이트 구조물(103)을 분리하는 양상으로 구비된다. The insulating layer 170 is elongated along the first direction, the second direction is provided by aspects of separating the first gate structure 101 and the second gate structure 103. 상기 제1 방향과 제2 방향은 서로 수직한 특성을 가진다. The first direction and the second direction has a vertical characteristic each other.

각각의 게이트 구조물(101, 103)은 터널링 유전막(120), 질화막(130), 층간 절연막(140), 블로킹 유전막(150) 및 게이트 전극(160)으로 구성된다. Each gate structure (101, 103) is composed of tunneling dielectric layer 120, the nitride film 130, the interlayer insulating layer 140, the blocking dielectric layer 150 and the gate electrode 160. 상기 질화막(130)은 하나의 게이트 구조물(101, 103)에서 서로 분리된 상태로 쌍으로 구비된다. The nitride film 130 is provided in pairs in a state separated from each other on one of the gate structure (101, 103). 또한, 질화막들(130) 사이의 이격공간은 층간 절연막(140)이 구비된다. Further, the spaced space between the nitride film 130 is provided with the interlayer insulating film 140.

먼저, 채널 영역 상부에는 터널링 유전막(120)이 구비된다. First, the upper channel region is provided with a tunneling dielectric layer (120). 상기 터널링 유전막(120)은 실리콘 산화물로 구성됨이 바람직하다. The tunneling dielectric layer 120 is preferably composed of silicon oxide. 특히, 상기 터널링 유전막(120)은 열산화 공정을 이용하여 형성된다. Specifically, the tunneling dielectric layer 120 is formed using a thermal oxidation process. 이외에도 터널링 유전막(120)은 원자층 증착 또는 화학 기상 증착에 의해 형성될 수도 있다. In addition to the tunneling dielectric layer 120 it may be formed by atomic layer deposition or chemical vapor deposition. 상술한 터널링 유전막(120)은 절연층(170)에 의해 분리된다. The above-described tunneling dielectric layer 120 are separated by an insulating layer 170. 즉, 터널링 유전막(120)은 제1 게이트 구조물(101)과 제2 게이트 구조물(103)에서 별도로 분리된 상태로 구비된다. That is, tunneling dielectric layer 120 are provided detached separately from the first gate structure 101 and the second gate structure 103.

터널링 유전막(120) 상부에는 질화막(130)이 구비된다. Upper tunneling dielectric layer 120 is provided with a nitride film 130. 상기 질화막(130)은 하나의 게이트 구조물(101, 103)에서 쌍으로 구비되며, 한쌍의 질화막들(130)은 층간 절연막(140)을 통해 서로 분리된다. The nitride film 130 is provided in pairs on one of the gate structure (101, 103), a pair of the nitride film 130 are separated from each other via an interlayer insulating film 140. 예컨대, 제1 게이트 구조물(101)에 구비되는 한쌍의 질화막들(130)은 층간 절연막(140)에 의해 분리된 상태로 구비된다. For example, the pair of the nitride film which is provided on the first gate structure 101, 130 is provided in a separate state by the interlayer insulating film 140. The 또 한, 제1 게이트 구조물(101)의 질화막들(130)과 제2 게이트 구조물(103)의 질화막들은 절연층(170)에 의해 분리된 상태로 구비된다. In addition, a nitride film of a nitride film of the first gate structure 101, 130 and the second gate structure (103) are provided in a separate state by the insulating layer 170. The

따라서, 하나의 비휘발성 메모리 소자인 셀 트랜지스터는 4개의 분리된 질화막들을 구비한다. Thus, a non-volatile memory element of the cell transistor is provided with four discrete nitride film.

질화막(130) 및 층간 절연막(140) 상부에는 블로킹 유전막(150)이 구비된다. Nitride film 130 and the interlayer insulating film 140, the upper is provided with a blocking dielectric layer 150. 블로킹 유전막(150)은 실리콘 산화물 또는 금속 산화물로 구성된다. Blocking dielectric layer 150 is comprised of silicon oxide and a metal oxide. 특히, 상기 블로킹 유전막(150)이 금속 산화물로 구성되는 경우, 금속 산화물로는 고유전율을 가지는 하프늄 산화물, 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 탄탈륨 산화물 및 지르코늄 산화물로 구성된 그룹에서 선택될 수 있으며, 이들 그룹에서 선택된 적어도 어느 하나에 질소 또는 실리콘의 첨가물일 수 있으며, 이들의 복합막일 수도 있다. In particular, when the blocking dielectric layer 150 is composed of a metal oxide, metal oxide may be selected from the group consisting of hafnium oxide, titanium oxide, yttrium oxide, aluminum oxide, tantalum oxide and zirconium oxide having a high dielectric constant, be at least nitrogen or product of silicon to at least one selected from these groups, and these may be combined in makil.

상술한 블로킹 유전막(150)은 게이트 구조물(101, 103)마다 독립된 상태로 구비된다. Above the blocking dielectric layer 150 is provided as an independent state for each gate structure (101, 103). 즉, 블로킹 유전막(150)은 절연층(170)에 의해 분리된 상태로 구비된다. In other words, the blocking dielectric layer 150 is provided as a separate state by the insulating layer 170. The

블로킹 유전막(150) 상부에는 게이트 전극(160)이 구비된다. Blocking the upper dielectric layer 150 is provided with a gate electrode 160. 게이트 전극(160)은 다결정 실리콘, 금속, 도전성 금속질화물 또는 도전성 산화물이 사용될 수 있다. Gate electrode 160 may be polysilicon, metal, a conductive metal nitride or a conductive oxide. 게이트 전극(160)은 워드라인(미도시)과 전기적으로 연결된다. Gate electrode 160 is electrically connected to the word line (not shown). 또한, 상기 게이트 전극(160)은 절연층(170)에 의해 각각이 분리된다. In addition, the gate electrode 160 are separated from each by an insulating layer 170. 즉, 게이트 전극(160)은 게이트 구조물마다 별도로 구비된다. That is, the gate electrode 160 is provided separately for each gate structure. 또한, 하나의 게이트 전극(160)에는 하나의 워드 라인이 연결된다. Further, the single gate electrode 160 is connected to the one word line. 즉, 하나의 셀 트랜지스터에는 2개의 워드 라인이 연결되고, 각각의 워드라인은 2개의 게이트 전극(160)에 각각 연결된다. That is, one cell transistor, and is connected to two word lines, each word line are respectively connected to the two gate electrodes (160).

절연층(170)은 2개의 게이트 구조물(101, 103)을 전기적으로 분리한다. Insulating layer 170 is electrically isolated from the second gate structure (101, 103). 절연층(170)을 구성하는 물질은 2개의 게이트 구조물들(101, 103)을 전기적으로 차단할 수 있는 물질이라면 어느 것이나 가능하다. A material constituting the insulating layer 170 if the substance to block 2 of the gate structure (101, 103) electrically can be whichever.

상술한 비휘발성 메모리는 하나의 셀 트랜지스터에 4개의 질화막들(130)이 구비된다. The above-mentioned non-volatile memory is provided with four nitride film on one of the cell transistor 130. 각각의 질화막들(130)에는 독립적으로 프로그램 동작이 가능해진다. Each of the nitride film 130, it becomes possible to independently program operation.

도 2a 및 도 2b는 본 발명의 바람직한 실시예에 따라, 4개의 질화막들에 대한 독립적인 프로그램 동작을 설명하기 위한 단면도들이다. Figures 2a and 2b in accordance with a preferred embodiment of the present invention, are sectional views illustrating an independent program operation for four nitride film.

도 2a 및 도 2b는 상기 도 1에 도시된 셀 트랜지스터를 제1 방향에 따라 절단한 것이다. Figures 2a and 2b is a cell transistor shown in FIG. 1 taken along the first direction.

먼저, 도 2a를 참조하면, 게이트 전극(160)에 프로그램 전압을 인가하고, 소스 영역(110) 및 드레인 영역(115)에 소정의 바이어스를 인가한다. First, applying a predetermined bias in reference to Figure 2a, the gate apply the program voltage to the electrode 160, the source region 110 and drain region 115.

예컨대, 게이트 전극(160)에 인가되는 프로그램 전압은 9V이며, 소스 영역(110)에 인가되는 바이어스 전압은 7V이며, 드레인 영역(115)에 인가되는 바이어스 전압은 0V로 설정한다. For example, the program voltage applied to the gate electrode 160 is 9V, the bias voltage applied to the source region 110 and 7V, the bias voltage is applied to the drain region 115 is set to 0V. 드레인 영역(115)의 전자는 소스 영역(110)에 인가된 바이어스 전압에 의해 채널영역을 가로질러 이동하며, 프로그램 전압에 의해 터널링 유전막(120)을 관통하여 제1 질화막(130a)의 계면에 트랩된다. At the interface between the drain region 115 e is formed having a moves across the channel region by a bias voltage, by passing through the tunneling dielectric layer 120 by the program voltage first nitride film (130a) is applied to the 110 of the trap do.

또한, 도 2b를 참조하면, 게이트 전극(160)에 인가되는 프로그램 전압은 9V이며, 소스 영역(110)에 인가되는 바이어스 전압은 0V이며, 드레인 영역(115)에 인가되는 바이어스 전압은 7V로 설정한다. Further, referring to Figure 2b, the program voltage applied to the gate electrode 160 is 9V, the bias voltage applied to the source region 110 is 0V, the bias voltage applied to the drain region 115 is set to 7V do. 소스 영역(110)의 전자는 드레인 영역(115)에 인가된 바이어스에 의해 채널 영역을 가로질러 이동한다. Electrons of the source region (110) is moved across the channel region by a bias applied to the drain region 115. 또한, 게이트 전극(160)에 인가되는 프로그램 전압에 의해 드레인 영역(115) 근처에서 터널링 유전막(120)을 관통하여 제2 질화막(130b)의 계면에 트랩된다. In addition, through the tunneling dielectric layer 120 near the drain region 115 by the program voltage applied to the gate electrode 160 are trapped in the interface of the second nitride film (130b).

상술한 프로그램 동작은 상기 도 1의 2개의 게이트 구조물들(101, 103)에 대해 독립적으로 수행될 수 있다. The above-described program operations can be performed independently for the two gate structures 101 and 103 of the FIG. 즉, 각각의 게이트 구조물(101, 103)에 구비된 게이트 전극(160)에 워드 라인을 전기적으로 연결하여 워드 라인에 공급되는 프로그램 전압에 따라 쌍으로 구비되는 질화막들(130a, 130b)에 대한 독립적인 프로그램 동작을 수행할 수 있다. That is, independent of the nitride film to be electrically connected to the word line to the gate electrode 160 is provided on each of the gate structure (101, 103) provided in pairs in accordance with a program voltage applied to the word lines (130a, 130b) the program operation can be performed.

또한, 프로그램 전압의 레벨 및 바이어스의 레벨은 셀 트랜지스터를 구성하는 요소들의 두께, 재질, 주입된 이온의 농도 등에 의해 다양하게 변경될 수 있음은 당업자에게는 자명한 사항이라 할 것이다. In addition, the level of the bias level and the program voltage will be obvious that various changes may be due to the concentration of the thickness, material and the implanted ions of the elements constituting the cell transistor to one skilled in the art.

도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따라 상기 도 1에 도시된 비휘발성 메모리를 제조하는 방법을 설명하기 위한 사시도들이다. Figures 3a-3e are the perspective views illustrating the method of manufacturing the nonvolatile memory shown in FIG. 1 in accordance with a preferred embodiment of the present invention.

도 3a를 참조하면, 기판(100) 상에 터널링 유전막(120) 및 질화막(130)을 순차적으로 형성한다. Referring to Figure 3a, it is sequentially formed in the tunneling dielectric layer 120 and the nitride film 130 on the substrate 100.

상기 기판(100) 상에 형성되는 터널링 유전막(120)은 화학적 기상 증착, 원자층 증착 또는 열산화 공정을 이용하여 형성하되, 열산화 공정을 이용하여 형성함이 바람직하다. Tunneling dielectric layer 120 is formed on the substrate 100, but is formed using a chemical vapor deposition, atomic layer deposition or thermal oxidation process, it is preferable to form by using a thermal oxidation process. 즉, 챔버 내에 기판(100)을 장입하고 수소와 산소를 공급하여 실리콘을 산화시킨다. In other words, the charged substrate 100 in the chamber, and supplying hydrogen and oxygen oxidizes the silicon. 따라서, 열산화 공정에 의해 터널링 유전막(120)을 형성하는 경우, 터널링 유전막(120)은 실리콘 산화물로 구성된다. Accordingly, the case of forming a tunneling dielectric layer 120 by a thermal oxidation process, the tunneling dielectric layer 120 is comprised of silicon oxide.

이어서, 터널링 유전막(120) 상부에 질화막(130)을 형성한다. Then, to form a nitride film 130 on the top tunneling dielectric layer (120). 상기 질화 막(130)은 실리콘 질화물로 구성됨이 바람직하다. The nitride layer 130 is preferably composed of silicon nitride.

도 3b를 참조하면, 질화막(130) 상부에 포토레지스트를 도포하고, 통상의 포토리소그래피 공정을 이용하여 제2 방향으로 신장된 포토레지스트 패턴을 형성한다. Referring to Figure 3b, a photoresist is applied to the upper nitride layer 130, using conventional photolithography processes to form a photoresist pattern extending in the second direction. 이어서, 형성된 포토레지스트 패턴을 식각 마스크로 하여 식각 공정을 수행한다. Then, the photoresist pattern as an etch mask to perform an etching process. 식각은 질화막(130) 하부의 터널링 유전막(120)이 노출되도록 진행된다. Etching proceeds so that tunneling dielectric layer 120 of the lower nitride layer 130 is exposed. 따라서, 식각 공정에 의해 제2 방향으로 신장되고, 서로 분리된 질화막들(130)을 얻을 수 있다. Accordingly, the elongation in the second direction by the etching process, it is possible to obtain a nitride film 130 separated from each other.

도 3c를 참조하면, 질화막(130) 사이의 이격공간을 매립하는 층간 절연막(140)을 형성하고, 층간 절연막(140) 및 질화막(130) 상부에 블로킹 유전막(150)을 형성한다. Referring to Figure 3c, and an interlayer insulating film 140 to fill the spaced space between the nitride film 130, an interlayer insulating film 140 and the nitride film 130, the blocking dielectric layer 150 on top. 계속해서 블로킹 유전막(150) 상부에 게이트 전극(160)을 형성한다. Then a gate electrode 160, the upper blocking dielectric layer 150.

상기 층간 절연막(140)은 블로킹 유전막(150)과 동일 물질로 구성될 수 있다. The interlayer insulating layer 140 may be composed of the blocking dielectric layer 150 and the same substance. 따라서, 층간 절연막(140)과 블로킹 유전막(150)은 동일 공정으로 진행되어 실질적으로 동시에 형성될 수 있다. Thus, the interlayer insulating film 140 and the blocking dielectric layer 150 can be formed at substantially the same time it proceeds to the same step.

도 3d를 참조하면, 상기 도 3c에 도시된 기판(100) 상의 구조물에 대해 식각 공정을 수행하여 게이트 패턴(105)을 형성하고, 게이트 패턴(105)을 마스크로 하여 이온 주입 공정을 수행한다. Referring to Figure 3d, to form a gate pattern 105 by performing an etching process for a structure on the substrate 100 as shown in Figure 3c and performing an ion implantation process using the gate pattern 105 as a mask. 따라서, 게이트 패턴(105) 양측면의 기판 영역에는 소스 영역(110) 및 드레인 영역(115)이 형성된다. Thus, the gate pattern 105, both sides of the substrate region, the source region 110 and drain region 115 are formed.

상기 도 3d에서는 게이트 패턴(105)을 형성한 이후에 게이트 패턴(105)의 측면에 측벽 스페이서(미도시)를 형성할 수도 있다. In the Figure 3d may form a sidewall spacer (not shown) on the side of the gate pattern 105 after forming the gate pattern 105.

도 3e를 참조하면, 게이트 패턴의 상부에 포토레지스트를 도포하고, 통상의 포토리소그래피 공정을 이용하여 포토레지스트 패턴을 형성한다. Referring to Figure 3e, a photoresist is applied on top of the gate pattern, and using conventional photolithography processes to form a photoresist pattern. 또한, 형성된 포토레지스트 패턴을 식각 마스크로 하여 게이트 패턴에 대한 식각을 수행한다. In addition, the photoresist pattern as an etching mask to perform etching for the gate pattern. 식각에 의해 형성된 개구부에 의해 게이트 패턴은 2개의 게이트 구조물(101, 103)로 분리된다. By an opening formed by etching the gate pattern is separated into two gate structures 101 and 103. 또한, 상기 식각은 게이트 패턴을 가로질러 기판(100)의 표면이 노출되도록 진행된다. In addition, the etch is conducted such that the surface of the substrate 100 is exposed across the gate pattern.

이어서, 기판(100)의 표면이 노출된 개구부에 절연층(170)을 매립한다. Then, the surface of the substrate 100 and the buried insulation layer to the exposed opening 170. 상기 절연층(170)은 전기적 절연특성을 가진 물질이라면 어느 것이나 적용가능하다. The insulating layer 170 if a material with electrically insulating properties may be whichever applies. 또한, 상기 절연층(170)은 제1 방향을 따라서 형성된다. In addition, the insulating layer 170 is formed along the first direction.

상술한 과정을 통해 하나의 셀 트랜지스터는 서로 독립적으로 전하를 트랩할 수 있는 4개의 질화막(130)을 형성할 수 있다. A cell transistor with the above-described process is capable of forming four nitride film 130 that can trap the charge independently from each other.

따라서, 비휘발성 메모리의 하나의 셀 트랜지스터에는 4비트의 데이터를 저장할 수 있다. Thus, one of the cell transistors of a nonvolatile memory capable of storing four bits of data. 즉, 독립적으로 구성된 4개의 질화막에 대한 프로그램 동작을 수행하여 하나의 셀 트랜지스터는 4개의 상태를 구현할 수 있으며, 이를 통하여 하나의 셀 트랜지스터는 4비트를 저장할 수 있게 된다. That is, performing the program operation for the nitride film 4 is configured independently by one of the cell transistors may be implemented with four states, one of the cell transistors through which is able to store a 4-bit.

도 1은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리를 도시한 사시도이다. 1 is a perspective view showing a nonvolatile memory according to an embodiment of the present invention.

도 2a 및 도 2b는 본 발명의 바람직한 실시예에 따라, 4개의 질화막들에 대한 독립적인 프로그램 동작을 설명하기 위한 단면도들이다. Figures 2a and 2b in accordance with a preferred embodiment of the present invention, are sectional views illustrating an independent program operation for four nitride film.

도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따라 상기 도 1에 도시된 비휘발성 메모리를 제조하는 방법을 설명하기 위한 사시도들이다. Figures 3a-3e are the perspective views illustrating the method of manufacturing the nonvolatile memory shown in FIG. 1 in accordance with a preferred embodiment of the present invention.

Claims (9)

  1. 기판; Board;
    상기 기판 상에 형성되고, 서로 분리된 질화막쌍들을 가지는 게이트 구조물들; Is formed on the substrate, the gate structure having mutually discrete nitride film pair;
    제1방향으로 신장되고, 상기 기판으로부터 형성되어 상기 제1방향과 수직인 제2방향으로 2개의 게이트 구조물들을 전기적으로 절연시키는 절연층; The first is stretched in a direction, an insulating layer which is formed from said substrate electrically insulated from the second gate structure in the first direction perpendicular to the second direction;
    상기 기판으로부터 형성되고, 상기 게이트 구조물들의 일측면에 형성된 소스 영역; It is formed from the substrate, a source region formed on one side of the gate structure; And
    상기 기판으로부터 형성되고, 상기 소스 영역에 대향하는 드레인 영역을 포함하는 비휘발성 메모리. Is formed from the substrate, the nonvolatile memory including a drain region opposed to the source region.
  2. 제1항에 있어서, 상기 게이트 구조물은, The method of claim 1, wherein the gate structure,
    상기 기판 상에 형성된 터널링 유전막; Tunneling dielectric layer formed on the substrate;
    상기 터널링 유전막 상에 형성된 상기 질화막쌍; The nitride layer pairs formed on said tunneling dielectric layer;
    상기 질화막쌍 사이의 이격공간에 매립된 층간 절연막; Embedded in a space between the spaced pairs nitride interlayer insulating film;
    상기 층간 절연막 상부 및 질화막쌍 상에 형성된 블로킹 유전막; Blocking dielectric layer formed on the interlayer insulating layer and an upper nitride film pair; And
    상기 블로킹 유전막 상에 형성된 게이트 전극을 포함하는 것을 특징으로 하는 비휘발성 메모리. Non-volatile memory comprises a gate electrode formed on the blocking dielectric layer.
  3. 제2항에 있어서, 상기 층간 절연막은 상기 질화막쌍의 각각의 질화막을 서로 분리시키는 것을 특징으로 하는 비휘발성 메모리. The method of claim 2, wherein said interlayer insulating film is a non-volatile memory, comprising a step of separating each other, each of the nitride film of the nitride film pair.
  4. 제2항에 있어서, 상기 터널링 유전막은 실리콘 산화물로 구성되고, 프로그램 동작시 전하가 상기 질화막의 계면에 트랩되는 것을 특징으로 하는 비휘발성 메모리. The method of claim 2, wherein the tunneling dielectric layer is a non-volatile memory, characterized in that is composed of a silicon oxide, a charge program operation is trapped in the interface between the nitride film.
  5. 제4항에 있어서, 상기 질화막쌍은 프로그램 동작시, 개별적으로 각각의 상기 게이트 전극에 프로그램 전압을 인가하여 서로 독립적으로 전하를 트랩하는 것을 특징으로 하는 비휘발성 메모리. The method of claim 4, wherein the nitride film pairs are non-volatile memory, characterized in that the charge to trap independently from each other by applying a program voltage to the respective gate electrode in the program operation, individually.
  6. 기판 상에 터널링 유전막 및 질화막을 순차적으로 형성하는 단계; Forming sequentially a tunneling dielectric layer, and a nitride film on a substrate;
    상기 질화막을 제2방향으로 패터닝하여 2개로 분리된 질화막들을 형성하는 단계; The step of patterning the nitride film in a second direction forming a nitride separation into two;
    상기 분리된 2개의 질화막 사이의 이격공간을 매립하여 층간 절연막을 형성하는 단계; Forming an interlayer insulating film to fill the spaced space between the separated two nitride film;
    상기 층간 절연막 상부 및 상기 분리된 질화막 상부에 블로킹 유전막을 형성하는 단계; Forming a blocking dielectric layer on the interlayer insulating film above and the separated nitride film thereon;
    상기 블로킹 유전막 상부에 게이트 전극을 형성하는 단계; Forming a gate electrode on the blocking dielectric layer thereon; And
    상기 게이트 전극, 블로킹 유전막, 층간 절연막, 질화막, 절연막 및 터널링 유전막을 패터닝하여 게이트 패턴을 형성하는 단계; Forming a gate pattern by patterning the gate electrode, the blocking dielectric layer, the interlayer insulating film, a nitride film, an insulating film and a tunneling dielectric layer; And
    상기 게이트 패턴을 제1 방향으로 패터닝하고, 패터닝된 이격 공간에 절연층을 매립하여 서로 분리된 2개의 게이트 구조물들을 형성하는 단계를 포함하는 비휘발성 메모리의 제조방법. Method for manufacturing a non-volatile memory comprises the step of patterning the gate pattern in the first direction, and by embedding an insulating layer in the patterned area to form two spaced gate structures which are separated from each other.
  7. 제6항에 있어서, 상기 층간 유전막을 형성하는 단계와 상기 블로킹 유전막을 형성하는 단계는 동일 공정으로 진행되는 것을 특징으로 하는 비휘발성 메모리의 제조방법. The method of claim 6, wherein forming the blocking dielectric layer and a step of forming the interlayer dielectric film manufacturing method of the nonvolatile memory, characterized in that the process proceeds to the same step.
  8. 제6항에 있어서, 상기 질화막에 대한 제2 방향으로의 패터닝은 하부의 상기 터널링 유전막이 노출되도록 진행되는 것을 특징으로 하는 비휘발성 메모리의 제조방법. The method of claim 6, wherein the second direction is a method of producing a patterned non-volatile memory, characterized in that the progress so that the tunneling dielectric layer on the lower exposure to for the nitride film.
  9. 제6항에 있어서, 상기 게이트 패턴의 패터닝은 기판의 표면이 노출되도록 진행되는 것을 특징으로 하는 비휘발성 메모리의 제조방법. The method of claim 6, wherein the patterning of the gate pattern A method of manufacturing a non-volatile memory, characterized in that the progress such that the exposed surface of the substrate.
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