KR100925375B1 - Semiconductor Integrated Circuit And Multi Test Method Thereof - Google Patents

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Abstract

본 발명의 반도체 집적 회로는 테스트 시간을 혁신적으로 감소시킬수 있는 발명으로서, 멀티 테스트 모드 신호 및 리드 라이트 구분 신호에 따라 업다운매트들 내 입출력 스위치들을 제어하는 업다운매트 입출력 스위치 제어 신호의 활성화 여부를 제어하는 멀티 모드 제어 신호 생성부; The semiconductor integrated according to the present invention circuit as an invention that can reduce the breakthrough test time, for controlling the activation of the up-down mat output switch control signal for controlling the up-down mat My input switch according to the multi-test mode signal and the read write identification signal a multi-mode control signal generator; 멀티 테스트 모드 액티브 라이트 신호에 따라 복수의 매트를 동시에 활성화시키기 위한 멀티 매트 선택 신호를 출력하는 멀티 모드 디코더; A multi-mode decoder for outputting a selection signal for activating a multi-mat a plurality of mats at the same time according to the multi-test mode active write signal; 및 업다운매트 입출력 스위치 제어 신호 및 멀티 매트 선택 신호에 따라 워드라인 및 입출력 스위치를 인에이블시키는 매트 콘트롤러를 포함한다. And a mat controller to enable the word lines and the input and output switch in accordance with the up-down mat output switch control signals and multi-mat selection signal.
Figure R1020080013560
매트 컴프레스, 테스트 시간 감소, 입출력 스위치 Mat compressed, decrease test time, input and output switch

Description

반도체 집적 회로 및 그의 멀티 테스트 방법 {Semiconductor Integrated Circuit And Multi Test Method Thereof} A semiconductor integrated circuit and its test method multi {Semiconductor Integrated Circuit And Multi Test Method Thereof}

본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 테스트 시간을 감소시킬수 있는 반도체 집적 회로 및 그의 멀티 테스트 방법에 관한 것이다. The present invention relates to a semiconductor integrated circuit, particularly to a semiconductor integrated circuit and its test method, which can reduce multi-test time.

도 1은 일반적인 반도체 집적 회로의 블록도이다. 1 is a block diagram of a typical semiconductor integrated circuit.

도 1에 도시된 반도체 집적 회로는 복수의 매트(10) 및 복수의 비트라인 센스 앰프 어레이 블록(20), 복수의 입출력 스위칭부(30), 복수의 매트 콘트롤부(90), 로우 디코더(50) 및 입출력 센스 앰프(40)로 구성된다. The semiconductor integrated circuit shown in Figure 1 comprises a plurality of mats (10) and a plurality of bit line sense amplifier array block 20, a plurality of input and output switching unit 30, a plurality of mats control section 90, a row decoder (50 ) and it consists of input and output sense amplifier 40.

상기 매트(10)는 복수의 셀을 포함하고, 상기 셀들에 실린 데이터는 워드라인이 활성화되면, 비트 라인쌍으로 전송된다. The mat 10 comprises a plurality of cells, the data published in the cells when the word line is enabled, is sent to the bit line pair. 상기 비트라인 센스 앰프 어레이 블록(20)은 각각의 비트 라인쌍에 실린 데이터를 감지 및 증폭한다. It said bit line sense amplifier array block 20 detects and amplifies the data carried on each bit line pair.

상기 입출력 스위칭부(30)는 입출력 스위치 신호(iosw<0,1,..>)를 입력받아 세그먼트 입출력 라인(SIO<0,1,…)에 실린 데이터를 로컬 입출력 라인(LIO<n>)에 전송한다. It said input and output switching unit 30 switches input and output signals (iosw <0,1, ..>) receives the input segment output line local input and output lines (LIO <n>), the data published in (SIO <0,1, ...) and transferred to.

상기 로우 디코더(50)는 액티브 신호(Act_pre<N>)에 따라 로우 어드레 스(Xadd<0:P>)를 입력받아 디코딩하여 디코딩 신호(msb<0:M-1>) 및 상기 입출력 스위치 신호(iosw<0,1,..>)를 활성화시키기 위한 입출력 스위치 인에이블 신호(iosw_en)를 생성한다. The row decoder 50 has an active signal (Act_pre <N>) low eodeure switch (Xadd <0: P>) according to the input received decoding a decoded signal (msb <0: M-1>) and the output switch signal (iosw <0,1, ..>) to generate the switch output enable signal (iosw_en) for activating.

상기 매트 콘트롤부(90)는 상기 입출력 스위치 인에이블 신호(iosw_en) 소정의 로우 어드레스(pxadd<0:l>) 및 상기 디코딩 신호(msb<0:M-1>)를 입력받아 센스 앰프를 활성화시키기 위한 센스 앰프 인에이블 신호, 워드라인을 활성화시키기 위한 워드라인 인에이블 신호 및 상기 입출력 스위치 신호(iosw<0,1,…)를 출력한다. The mat control unit 90 is the input output switch enable signal (iosw_en) predetermined row address (pxadd <0: l>): activating the sense amp receives the (msb <M-1 0>), and the decoded signal and outputs a sense amplifier enable signal, the word line enable signal and the output switch signal for activating the word line (iosw <0,1, ...) for.

상기 입출력 센스 앰프(40)는 상기 로컬 입출력 라인(LIO<n>)에 실린 데이터를 글로벌 입출력 라인(GIO)에 전송하고, 데이터는 데이터 패드(DQ PAD)에 전송되어 외부 반도체 집적 회로 콘트롤러(예를 들면, 디램 콘트롤러)에 전달된다. The input and output sense amplifier 40 and the local input and output lines (LIO <n>) transmits a published data on the global IO line (GIO), and data is transmitted to a data pad (DQ PAD) outside the semiconductor integrated circuit controller (for example, for example, it is transmitted to the DRAM controller).

도 1에 도시된 반도체 집적 회로의 동작을 설명하면 다음과 같다. Fig will be described the operation of the semiconductor integrated circuit shown in Figure 1 as follows.

예를 들어, 번인 테스트시, 외부에서 입력되는 상기 로우 어드레스에 따라 순차적으로 뱅크 내의 워드라인과 센스 앰프를 구동하면서, 라이트 및 리드 동작 검증을 한다. For example, when a burn-in testing, while driving the word line and the sense amplifier in the bank sequentially in response to the row address is externally input, write and read operation is verified. 도 1에 도시한 바와 같이, 뱅크내의 세그먼트 입출력 라인은 상기 입출력 스위칭부들(30)에 의해서 하나의 로컬 입출력 라인쌍(LIO<n>,LIOB<n>)을 공유한다. 1, the segment input and output lines of the bank is to share a single pair of local input and output lines (LIO <n>, LIOB <n>), by the input and output switching units 30. 즉, 상기 입출력 스위칭부(30) 중 인에이블되는 영역의 세그먼트 입출력 라인에 실린 데이터가 상기 로컬 입출력 라인(LIO<n>)으로 전달된다. That is, the output switching section of the cylindrical segment data input and output lines of the enabled area of ​​the 30 is transferred to the local input and output lines (LIO <n>).

즉, 도 1에 도시된 반도체 집적 회로는 리드 동작시, 한번에 하나의 입출력 스위칭부(30)가 인에이블되어 해당 매트의 셀에 실린 데이터를 상기 로컬 입출력 라인쌍(LIO<n>,LIOB<n>)으로 전송할 수 있다. In other words, the semiconductor integrated circuit is enabled, one of the input and output switching unit 30 during the read operation, at a time of the data carried on the corresponding mat cell local IO line pair (LIO <n>, LIOB <n shown in Figure 1 >) to be transferred. 따라서, 종래 기술은 번인 테스트 중 리드 관련 테스트를 수행하려면, 상기 로컬 입출력 라인(LIO<n>)을 공유하고 있으므로 한번에 하나의 매트밖에 테스트할 수 밖에 없다. Thus, the prior art to perform a burn-in test of the lead-related test, can not but shares the test at a time only one of the mat to the local input and output lines (LIO <n>). 이것은 테스트 시간의 단축에 문제가 될 수 있다. This may be a problem with the shortening of the test time.

도 2는 도 1에 도시된 반도체 집적 회로에서 리드 패스의 데이터 라인들을 포함한 간략한 회로도이다. Figure 2 is a simplified circuit diagram including the data lines of the read path in the semiconductor integrated circuit shown in Fig.

도 2에 도시한 반도체 집적 회로는 비트라인 센스 앰프(21), 상기 비트라인 센스 앰프(21)에 의해 센싱 및 증폭된 비트 라인쌍(BL,BLB)의 데이터를 세그먼트 입출력 라인(SIO,SIOB)에 전달하는 칼럼 선택 트랜지스터(60), 상기 세그먼트 입출력 라인(SIO,SIOB)에 실린 데이터를 로컬 입출력 라인(LIO,LIOB)에 전송하는 입출력 스위칭부(31), 상기 세그먼트 입출력 라인(SIO,SIOB)을 프리차징하는 프리차징부(70), 상기 로컬 입출력 라인쌍(LIO,LIOB)의 데이터를 글로벌 입출력 라인(GIO)에 전송하는 입출력 센스 앰프(40) 및 상기 입출력 센스 앰프(40)의 데이터를 데이터 패드(DQ PAD)로 전송하는 출력 장치(80)로 구성된다. A semiconductor integrated circuit shown in Figure 2 the bit line sense amplifier 21, the bit line sense amplifier 21 is sensed and amplified bit line pair IO line the data segments of (BL, BLB) (SIO, SIOB) by column selection transistor 60, the segment input and output lines output switching section 31, the segment input and output lines for transmitting to the published data for (SIO, SIOB) local input and output lines (LIO, LIOB) passing the (SIO, SIOB) the pre-data of charging the pre-charging unit 70, the local IO line pairs of input and output sense amplifier 40 and the input and output sense amplifier 40 to transmit data of the (LIO, LIOB) in a global input and output lines (GIO) for an output device (80) for transmitting a data pad (DQ pAD).

도 2에 도시된 반도체 집적 회로의 동작 원리는 다음과 같다. Principle of operation of the semiconductor integrated circuit shown in Figure 2 is as follows.

먼저 액티브 명령 신호에 의해 뱅크 내 수 많은 워드 라인 중 하나의 워드 라인이 활성화되고 상기 워드 라인에 연결되어 있던 셀들의 데이터가 차지 쉐어링에 의해 각각에 연결된 비트 라인쌍(BL,BLB)에 실린다. First, the active one of the word lines of a number of word lines within a bank can be activated by the command signal driven on the bit line pair (BL, BLB) connected to the respective data by the charge sharing of the cell were connected to the word line. 그 후, 상기 비트라인 센스 앰프(21)는 상기 비트 라인쌍(BL,BLB)에 실린 데이터를 감지 및 증폭한다. Then, the bit line sense amplifier 21 senses and amplifies the data carried on the bit line pair (BL, BLB). 그 이후에 리드 명령 신호에 의해 워드 라인에 연결된 수 많은 비트 라인 중 칼럼 어드레스에 해당하는 비트 라인(BL)에 실린 데이터를 출력하게 되는데, 칼럼 선택 신 호(YI)가 인에이블되어 상기 비트 라인쌍(BL,BLB)에 실린 데이터를 세그먼트 입출력 라인쌍(SIO,SIOB)으로 전송한다. That there is the subsequent output the data carried on the bit line (BL) corresponding to the number of bit lines a column address of the connected to the word line by the read command signal, a column select signal (YI) is in the enable said bit line pairs the data published in (BL, BLB) and transmits the segment input and output line pair (SIO, SIOB). 그 이후, 상기 세그먼트 입출력 라인쌍(SIO,SIOB)에 실린 데이터는 로컬 입출력 라인쌍(LIO,LIOB)으로 전송되고, 상기 로컬 입출력 라인쌍(LIO,LIOB)에 실린 데이터는 상기 입출력 센스 앰프(40)에 입력되어 증폭 후 상기 데이터 패드(DQ PAD)로 출력된다. After that, the segment input and output line pair (SIO, SIOB) published data on are transferred to the local input and output line pair (LIO, LIOB), data are the input and output sense amplifier appeared in the local IO line pair (LIO, LIOB) (40 ) it is input to and output to the data pad (DQ pAD) after amplification.

도 3은 도 1 및 도 2에 도시된 반도체 집적 회로의 타이밍도이다. Figure 3 is a timing chart of the semiconductor integrated circuit shown in Figs.

액티브 모드에서 액티브 프리차지 신호(Act_pre)가 인에이블되고, 상기 입출력 스위칭부(31)를 구동하기 위한 입출력 스위칭부 인에이블 신호(iosw_en)가 인에이블된다. And enable the active precharge signal (Act_pre) is in an active mode, wherein the output switching unit 31, input switching unit enable signal (iosw_en) for driving is enabled. 또한, 매트 선택 신호(msb<0>)는 로우 인에이블되고, 매트 내의 워드라인이 인에이블되고, 셀에 실린 데이터는 비트라인 센스 앰프(21)에 의해 점차 증폭되어, 비트라인쌍(BL,BLB)의 전압은 코아 전압 레벨과 접지 전압 레벨에 도달한다. Further, the mat selection signal (msb <0>) is enabled in the low, the word lines in the mat is enabled and the data published in the cell is gradually amplified by the bit line sense amplifier 21, the bit line pair (BL, voltage of the BLB) reaches the core voltage level and the ground voltage level.

리드 동작 모드에서 칼럼 선택 신호(yi)가 인에이블되고, 이때 비트 라인쌍(BL,BLB)에 실린 데이터가 상기 세그먼트 입출력 라인쌍(SIO,SIOB)에 실린다. The read operation mode is enabled and the column select signal (yi) in, where the bit line pair driven on the data published in (BL, BLB) the segment input and output line pair (SIO, SIOB). (이로 인해 상기 비트라인의 전압이 델타 브이(Delta V)만큼 감소함을 알 수 있다) (This causes the voltage on the bit line is found to be reduced by a delta-V (Delta V))

이후, 프리차지 모드에서, 상기 비트라인쌍(BL,BLB)은 프리차지되고, 상기 세그먼트 입출력 라인쌍(SIO,SIOB) 또한 프리차지된다. Thereafter, pre-charge mode, the bit line pair (BL, BLB) is precharged, the segment input and output line pair (SIO, SIOB) are also pre-charging.

이와 같이, 종래 기술에 따른 반도체 집적 회로는 웨이퍼 번인 테스트시(또는 노멀 테스트시) 하나의 매트가 선택되고, 그에 해당하는 워드라인이 인에이블되어 리드 또는 라이트가 이루어진다. In this way, the semiconductor integrated circuit according to the prior art wafer burn-in test when a single mat (or during the normal test) is selected, and the corresponding read or write is made to a word line is enabled thereby. 멀티 테스트가 수행되더라도, 복수의 워드라인이 인에이블되는 테스트는 가능하지만, 워드라인 뿐 아니라 칼럼 라인의 데이터의 복수개를 동시에 테스트 할 수 없다. Even if multi-test is performed, test that enable a plurality of word line is possible, as well as the word line can not be tested for a plurality of data of column lines at the same time.

즉, 종래 기술은 반도체 집적 회로 내 뱅크의 모든 셀들을 테스트시 각각의 로우 어드레스와 칼럼 어드레스를 독립적으로 인에이블시켜주는 방식으로 테스트를 해야만 했다. In other words, the prior art had to be tested in a way that to enable independently for each of the row address and a column address during testing all cells in the bank of a semiconductor integrated circuit. 이 경우, 반도체 집적 회로의 대량 생산시, 과도한 테스트 시간을 소비하게 되어 비용 소모가 클 수 밖에 없다. In this case, the mass production of the semiconductor integrated circuit, the test time consuming excessive consumption cost is inevitably high.

따라서, 테스트 시간의 단축시키기 위한 복수개의 매트를 활성화시켜 액티브 관련 테스트(예를 들면, 복수개의 워드라인을 활성화시키는 테스트) 뿐 아니라 리드 또는 라이트 관련 테스트(예를 들면, 복수개의 센스 앰프를 동시에 활성화시키는 테스트)가 가능한 테스트 회로의 구현이 필요하다. Thus, the activation by activating a plurality of mats for shortening the test time, an active-related test (e.g., test for activating a plurality of word lines) as well as the read or write relevant tests (e.g., a plurality of sense amplifiers at the same time to the test) of a possible implementation of a test circuit it is required.

본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로 테스트 시간을 감소시킬수 있는 반도체 집적 회로 및 그의 멀티 테스트 방법을 제공하는데 목적이 있다. The present invention aims to provide a semiconductor integrated circuit and its test method, which can reduce the multi the test time to be devised in order to solve the above problems.

또한, 본 발명은 특히 번인 테스트시, 액티브 관련 테스트 뿐 아니라 리드/라이트 관련 테스트시에도 복수의 매트를 동시에 활성화시킴으로써 테스트 시간을 감소시킬수 있는 반도체 집적 회로 및 그의 멀티 테스트 방법을 제공하는데 목적이 있다. In addition, the present invention aims to provide a particular burn-in test when an active-related test, as well as read / write relevant test a plurality of semiconductor integrated circuit and its multi-test method which can reduce the test time by activating the mat at the same time even when.

또한, 본 발명은 리드 테스트 후 테스트 종료 또는 프리차징 동작에 의한 테스트 시간의 소모없이 곧바로 라이트 테스트를 수행할 수 있는 반도체 집적 회로 및 그의 멀티 테스트 방법을 제공하는데 목적이 있다. In addition, the present invention aims to provide a lead test After test termination or precharging operation semiconductor integrated to perform the light directly tested without consuming the test time by the circuit, and its multi-test method.

상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 집적 회로는 멀티 테스트 모드 신호 및 리드 라이트 구분 신호에 따라 업다운매트들 내 입출력 스위치들을 제어하는 업다운매트 입출력 스위치 제어 신호의 활성화 여부를 제어하는 멀티 모드 제어 신호 생성부; The semiconductor integrated circuit of the present invention for achieving the above-mentioned technical problem is a multi-mode control that controls the activation of the up-down mat output switch control signal for controlling the up-down mat My input switch according to the multi-test mode signal and the read write identification signal signal generator; 멀티 테스트 모드 액티브 라이트 신호에 따라 복수의 매트를 동시에 활성화시키기 위한 멀티 매트 선택 신호를 출력하는 멀티 모드 디코더; A multi-mode decoder for outputting a selection signal for activating a multi-mat a plurality of mats at the same time according to the multi-test mode active write signal; 및 상기 업다운매트 입출력 스위치 제어 신호 및 상기 멀티 매트 선택 신호에 따라 워드라인 및 입출력 스위치를 인에이블시키는 매트 콘트롤러를 포함한다. And a mat controller to enable the word lines and the input and output switch in accordance with the up-down mat output switch control signal and the multi-mat selection signal.

또한, 본 발명의 반도체 집적 회로의 멀티 테스트 방법은 업매트들 중 하나 이상의 매트 및 다운매트들 중 하나 이상의 매트 내의 워드라인 및 센스 앰프를 동시에 활성화시키는 단계; In addition, the multi-test method for a semiconductor integrated circuit of the present invention comprises a step of activating a word line and a sense amplifier in the up one or more mats of the mat and the mat down to one or more of the mat at the same time; 멀티 테스트 모드 신호, 리드 라이트 구분 신호 및 업다운 매트 정보 어드레스에 따라 업 매트 입출력 스위치 제어 신호 및 다운 매트 입출력 스위치 제어 신호의 활성화 여부를 제어하는 단계; Controlling the activation of the up and down mat mat output switch control signal input and output switch control signal according to the multi-test mode signal, the read write identification signal, and the up-down mat information address; 및 상기 업 매트 입출력 스위치 제어 신호 및 상기 다운 매트 입출력 스위치 제어 신호에 따라 입출력 스위치가 활성화되고, 해당 매트 내의 데이터를 리드 또는 라이트 하는 단계를 포함한다. And a step of input or output switches is activated depending on the up mat output switch control signal and the down mat output switch control signal, the read or write data within the mat.

본 발명에 따른 반도체 집적 회로 및 그의 멀티 테스트 방법은 테스트 시간을 감소시키기 위해 복수개의 매트를 동시에 활성화시키면서도 데이터의 충돌 방지가 가능하여 혁신적으로 테스트 시간을 감소시키고 비용 절감 및 양산 효율을 증가시키는 효과가 있다. A semiconductor integrated circuit and its multi-test method according to the invention is effective in while still activating the plurality of the mat at the same time to enable the anti-collision of the data reduces the innovative test time in order to reduce the test time and increases the cost and production efficiency have.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다. Hereinafter will be described in more detail a preferred embodiment of the present invention with reference to the accompanying drawings.

도 4는 본 발명에 따른 반도체 집적 회로의 블록도이다. Figure 4 is a block diagram of a semiconductor integrated circuit according to the present invention.

도 4에 도시된 반도체 집적 회로는 멀티 모드 제어 신호 생성부(100), 멀티 모드 디코더(200) 및 매트 콘트롤부(300)를 포함한다. 4 the semiconductor integrated circuit shown in comprises a multi-mode control signal generator 100, a multi-mode decoder 200, and the mat control unit 300.

상기 멀티 모드 제어 신호 생성부(100)는 멀티 테스트 모드 신호(tm_multi) 및 리드 라이트 구분 신호(RDWTB)에 따라 업다운매트들 내 입출력 스위치들을 제어 하는 업다운매트 입출력 스위치 제어 신호(iosw_en_up, iosw_en_dn)의 활성화 여부를 제어한다. Activation of the multi-mode control signal generation unit 100 includes a multi-test mode signal (tm_multi) and the read write identification signal (RDWTB) up-down mat output switch control signal (iosw_en_up, iosw_en_dn) for controlling the up-down mat My input switch according to the controls whether or not.

상기 멀티 모드 제어 신호 생성부(100)는 리드 동작 모드에서, 멀티 테스트를 수행하기 위해 예를 들면, 상기 멀티 테스트 모드 신호(tm_multi) 및 상기 리드 라이트 구분 신호(RDWTB)를 인에이블키면 업다운 매트 정보 어드레스(Xadd<p>)에 따라 업매트들 내 입출력 스위치들을 제어하는 업매트 입출력 스위치 제어 신호(iosw_en_up) 또는 다운매트들 내 입출력 스위치들을 제어하는 다운매트 입출력 스위치 제어 신호(iosw_en_dn) 중 하나의 신호를 인에이블시킨다. The multi-mode control signal generator 100 is, for example, the enable kimyeon up-down mat information to the multi-test mode signal (tm_multi) and the read write identification signal (RDWTB) for performing in the read mode of operation, the multi-test address (Xadd <p>) a signal of the up mat output switch control signal (iosw_en_up) or down mat with down of controlling within input and output switch mat output switch control signal (iosw_en_dn) for controlling within input and output switches up mat according to to thereby enable. 그리고, 상기 멀티 모드 제어 신호 생성부(100)는 라이트 동작 모드에서는 멀티 테스트 모드 신호(tm_multi)가 인에이블된 경우에도, 상기 업매트 입출력 스위치 제어 신호(iosw_en_up) 및 상기 다운매트 입출력 스위치 제어 신호(iosw_en_dn)를 둘다 인에이블시킨다. In addition, the multi-mode control signal generation unit 100 includes a write operation mode, the multi-test mode signal (tm_multi) is an even if enabled, the up mat output switch control signal (iosw_en_up) and the down mat output switch control signal ( the iosw_en_dn) thereby enabling both.

상기 업다운 매트 정보 어드레스(Xadd<p>)는 연속된 두번의 리드 동작을 구분하기 위해서 리드 명령시 입력되는 신호이며 칼럼 동작시 사용하지 않는 어드레스를 이용할 수 있거나 데이터 입력 마스크 핀(DM PIN)을 통해서 입력할 수 있는 신호로서 업 매트들과 다운 매트들을 구분하는데 사용되는 신호이다. The up-down mat information address (Xadd <p>) is via the signal is either to use an address that is not used when the column operation data input mask pin (DM PIN) that is input at the time of reading command to distinguish between the read operation of a series twice as a signal to input a signal that is used to identify the down-up mat with mat. 예를 들면, 상기 업다운 매트 정보 어드레스(Xadd<p>)가 로우 레벨이면 업 매트의 구동 신호로 사용되고, 하이 레벨이면 다운 매트의 구동 신호로 사용될 수 있다. For example, the up-down mat information address (Xadd <p>) is at a low level is used as drive signals of the up mat, when the high level can be used as a drive signal of the down mat.

상기 업다운 매트 정보 어드레스(Xadd<p>)가 로우 레벨에서 활성화되는 매트들이 업 매트라면, 하이 레벨에서 활성화되는 매트들이 다운 매트가 될 수 있다. If the up-down mat information address (Xadd <p>) is mat-up mat will be active at a low level, there are a mat which is activated at a high level it can be down mat. 예를 들면, 한 뱅크 내의 절반의 매트들에 해당하는 상단에 위치한 매트들이 업매트이고, 나머지 절반의 매트들에 해당하는 하단에 위치한 매트들이 다운매트가 될수 있다. For example, the mat to the mat-up at the top corresponding to the half of mat in a bank, in the bottom corresponding to the other half of the mat that can be a down mat.

상기 업매트와 상기 다운매트에서 서로 대응되는 매트들은 상기 업다운 매트 정보 어드레스(Xadd<p>)만이 상이하고, 그 외의 어드레스는 동일하다. Mat corresponding to each other in the mat and wherein the up-down mat are only the up-down mat information address (Xadd <p>) different, and the other address is the same.

상기 멀티 모드 제어 신호 생성부(100)는 리드 동작시, 상기 업다운 매트 정보 어드레스(Xadd<p>)에 따라 상기 업매트 입출력 스위치 제어 신호(iosw_en_up) 또는 상기 다운매트 입출력 스위치 제어 신호(iosw_en_dn) 중 하나의 신호가 인에이블되도록 하고, 라이트 동작시 둘 다 인에이블되도록 하는 로직 회로에 의해 구현할 수 있다. Of the multi-mode control signal generation unit 100 at the time of reading operation, the up-down mat information address (Xadd <p>), the up mat output switch control signal (iosw_en_up) or the down mat output switch control signal (iosw_en_dn) according to It can be implemented by a logic circuit to one and that the signal is enabled, so that the enable both during the write operation. 따라서, 그 중 하나의 신호는 업매트들 내 입출력 스위치들을 제어하는 업매트 입출력 스위치 제어 신호(iosw_en_up)가 되고, 그 중 하나의 신호는 다운매트들 내 입출력 스위치들을 제어하는 다운매트 입출력 스위치 제어 신호(iosw_en_dn) 중 하나의 신호가 된다. Thus, one signal of which is the up mat output switch control signal (iosw_en_up) for controlling within input and output switches up mat, one signal of which is down mat output switch control signal for controlling in input and output switches down mat It becomes a signal of (iosw_en_dn).

보다 구체적으로 설명하면, 상기 멀티 모드 제어 신호 생성부(100)는 멀티 리드 신호 생성부(110) 및 입출력 스위치 제어 신호 생성부(120)를 포함한다. And more specifically, the multi-mode control signal generation unit 100 includes a multi-lead signal generator 110 and output a switch control signal generator 120.

상기 멀티 리드 신호 생성부(110)는 리드 라이트 구분 신호(RDWTB), 멀티 테스트 모드 신호(tm_multi) 및 칼럼 펄스 인에이블 신호(pre_yi_pulse_en)를 입력받아 멀티 리드 신호(multi_rd_en)를 출력한다. The multi-lead signal generating unit 110 receives the identification signal lead light (RDWTB), a multi-test mode signal (tm_multi) and column pulse enable signal (pre_yi_pulse_en) outputs the multi-read signal (multi_rd_en).

상기 멀티 리드 신호 생성부(110)는, 상기 멀티 테스트시, 상기 리드 라이트 구분 신호(RDWTB)가 하이 레벨이고, 상기 칼럼 펄스 인에이블 신 호(pre_yi_pulse_en)가 하이 레벨이면 하이 레벨의 멀티 리드 신호(multi_rd_en)를 출력한다. When the multi-testing the multi-read signal generating unit 110, the read write identification signal (RDWTB) is at a high level, and the multi-read signal of the column pulse enable signal (pre_yi_pulse_en) that is the high level high level ( outputs multi_rd_en). 또한, 상기 리드 라이트 구분 신호(RDWTB)가 로우 레벨이면, 로우 레벨의 멀티 리드 신호(multi_rd_en)를 출력한다. Further, if the read identification signal light (RDWTB) is at a low level, and outputs the multi-read signal (multi_rd_en) having a low level. 상기 멀티 테스트 모드 신호(tm_multi)는 멀티 테스트시 활성화되는 신호이다. The multi-test mode signal (tm_multi) is a signal that is activated when a multi-test.

상기 칼럼 펄스 인에이블 신호(pre_yi_pulse_en)는 상기 칼럼 선택 신호(yi)를 생성하기 위한 신호이다. The column enable signal pulse (pre_yi_pulse_en) is a signal for generating the column select signal (yi). 상기 칼럼 펄스 인에이블 신호(pre_yi_pulse_en)가 인에이블되면, 일정 시간 후에 상기 칼럼 선택 신호(yi)가 인에이블되고, 비트 라인에 실린 데이터가 상기 세그먼트 입출력 라인쌍(SIO,SIOB)에 전송된다. If the column enable pulse signal (pre_yi_pulse_en) is enabled after a predetermined time and enable said column select signal (yi) is, carried on the bit line is the data segment is sent to the input-output line pair (SIO, SIOB).

상기 입출력 스위치 제어 신호 생성부(120)는 액티브 신호(act_pre), 업다운 매트 정보 어드레스(Xadd<p>) 및 상기 멀티 리드 신호(multi_rd_en)를 입력받아 업 매트 입출력 스위치 제어 신호(iosw_en_up) 및 다운 매트 입출력 스위치 제어 신호(iosw_en_dn)를 출력한다. The output switch control signal generating unit 120 is the active signal (act_pre), the up-down mat information address (Xadd <p>) and the multi-read signal (multi_rd_en) receives the up mat output switch control signal (iosw_en_up) and down mat and outputs the input and output switch control signal (iosw_en_dn).

상기 멀티 모드 디코더(200) 는 멀티 테스트 모드 액티브 라이트 신호(tm_multi_act_wt)에 따라 복수의 매트를 동시에 활성화시킨다. The multi-mode decoder 200 activates a plurality of the mat according to the multi-test mode active write signal (tm_multi_act_wt) at the same time.

상기 멀티 모드 디코더(200)는 액티브 동작 모드에서, 로우 어드레스에 따라 업매트들 중 하나의 매트와 다운매트들 중 하나의 매트에 해당하는 멀티 매트 선택 신호를 활성화시킨다. The multi-mode decoder 200 is in the active operation mode, activates the multi-mat selection signal corresponding to a mat of a mat and the mat according to the up-down mat of the row address. 상기 멀티 모드 디코더(200)는 액티브 동작 모드에서 업 매트들 중 하나의 매트 내의 워드라인들과 다운 매트들 중 하나의 매트 내의 워드라인들, 즉 복수의 매트 내의 워드라인들을 동시에 활성화시킬 수 있다. The multi-mode decoder 200 may activate the word lines in a word line within a mat of the wordline and down mat in a mat of up mat on the active operation mode, that is, a plurality of the mat at the same time.

보다 구체적으로 설명하면, 상기 멀티 모드 디코더(200)는 매트 선택 디코 더(210) 및 어드레스 디코더(220)를 포함한다. More specifically, the multi-mode decoder 200 comprises a mat selected decoder 210 and the address decoder 220.

상기 매트 선택 디코더(210)는 상기 멀티 테스트 모드 액티브 라이트 신호(tm_multi_act_wt)에 따라 매트 정보 어드레스(Xadd<k:p>)를 입력받아 디코딩하여 멀티 매트 선택 신호(msb<0:M-1>)를 출력한다. The mat select decoder 210 is the multi-test mode active write signal to the mat information address according to (tm_multi_act_wt) (Xadd <k: p>) of the input accepted by decoding multi-mat selection signal (msb <0: M-1>) the outputs.

상기 멀티 테스트 모드 액티브 라이트 신호(tm_multi_act_wt)는 액티브 모드 시와 라이트 동작 모드시 인에이블되는 신호이다. The multi-test mode active write signal (tm_multi_act_wt) is a signal which is enabled during the active mode and the write mode of operation. 따라서, 상기 멀티 테스트 모드 액티브 라이트 신호(tm_multi_act_wt)가 인에이블되면 상기 멀티 매트 선택 신호(msb<0:M-1>)는 업 매트 및 다운 매트에서 각각 하나씩의 상기 멀티 매트 선택 신호(msb<0:M-1>)가 인에이블되어, 업 매트 및 다운 매트에서 각각 하나씩의 매트의 워드라인이 동시에 인에이블된다. Thus, the multi-test mode active write signal (tm_multi_act_wt) is in when the enable the multi-mat selection signal (msb <0: M-1>) is the multi-mat selection of one each in-up mat and down mat signal (msb <0 : M-1>) is enabled, the word line-up of the mat and the mat of respectively one-down mat is enabled at the same time. 상기 멀티 매트 선택 신호(msb<0:M-1>)는 입력되는 로우 어드레스에 따라 해당 매트를 선택하는 정보를 갖고 있다. The multi mat selection signal (msb <0: M-1>) has the information to select the mat according to input row address.

상기 어드레스 디코더(220)는 상기 액티브 신호(act_pre) 및 로우 어드레스(Xadd<1:k-1)를 입력받아 디코딩하여 소정의 어드레스 신호(pxadd<0:l>)를 출력한다. The address decoder 220 is the active signal (act_pre) and the row address (Xadd <1: k-1) decodes receives the predetermined address signal (pxadd <0: l>) outputs. 상기 소정의 어드레스 신호(pxadd<0:l>)에 따라 해당 워드라인이 인에이블된다. The appropriate word line is enabled in accordance with: (<l 0> pxadd) the predetermined address signal. 상기 소정의 어드레스 신호(pxadd<0:l>)는 각각의 매트 내의 워드라인의 정보를 나타내는 신호이다. The prescribed address signal (pxadd <0: l>) is a signal indicating the information of the word line in each of the mat. 상기 소정의 어드레스 신호(pxadd<0:l>)에 의해 워드라인이 활성화된다. The wordline is activated by: (<l 0> pxadd) the predetermined address signal.

상기 매트 콘트롤부(300)는 상기 업매트 입출력 스위치 제어 신호(iosw_en_up), 상기 다운매트 입출력 스위치 제어 신호(iosw_en_dn) 및 상기 멀티 매트 선택 신호(msb<0:M-1>)를 입력받아 그에 해당하는 워드라인, 센스 앰프 및 입출력 스위치를 인에이블시킨다. The mat control unit 300 is the up mat output switch control signal (iosw_en_up), the down mat output switch control signal (iosw_en_dn) and selecting the multi-matte signal: receiving the (msb <0 M-1>) corresponding thereby enabling the word line, a sense amplifier and input and output switches.

상기 매트 콘트롤부(300)는 상기 멀티 매트 선택 신호(msb<0:M-1>) 및 상기 업 매트 입출력 스위치 제어 신호(iosw_en_up)를 입력받아 업매트를 인에이블 시키는 신호(WL_en<0:M/2-1>,SA_en<0:M.2-1>,iosw<0:M/2-1>)를 출력하고, 상기 멀티 매트 선택 신호(msb<0:M-1>) 및 상기 다운 매트 입출력 스위치 제어 신호(iosw_en_dn)를 입력받아 다운매트를 인에이블 시키는 신호(WL_en<M/2:M-1>,SA_en<M/2:M-1>,iosw<M/2:M-1>)를 출력한다. The mat control unit 300 is the multi-mat selection signal (msb <0: M-1>) and a signal (WL_en <0 for enabling the up mat receiving the up mat output switch control signal (iosw_en_up): M / 2-1>, SA_en <0: M.2-1>, iosw <0: M / 2-1>), and an output, the multi-mat selection signal (msb <0: M-1>) and the down signal to the mat down receives the mat output switch control signal (iosw_en_dn) enable (WL_en <M / 2: M-1>, SA_en <M / 2: M-1>, iosw <M / 2: M-1 >) outputs.

상기 매트 콘트롤부(300)는 업 매트 콘트롤부(310) 및 다운 매트 콘트롤부(320)를 포함한다. The mat control unit 300 comprises a mat-up control unit 310 and the down mat control unit 320.

상기 업 매트 콘트롤부(310)는 상기 멀티 매트 선택 신호(msb<0:M/2-1>) 및 상기 업 매트 입출력 스위치 제어 신호(iosw_en_up)를 입력받아 업 매트를 인에이블 시키는 신호(iosw<0:M/2-1>)를 출력한다. The mat-up control unit 310 the multi-mat selection signal (msb <0: M / 2-1>) and a signal (iosw <to enable the up mat receiving the up mat output switch control signal (iosw_en_up) 0: it outputs the M / 2-1>).

상기 다운 매트 콘트롤부(320)는 상기 멀티 매트 선택 신호(msb<M/2:M-1>) 및 상기 다운 매트 입출력 스위치 제어 신호(iosw_en_dn)를 입력받아 다운 매트를 인에이블 시키는 신호(iosw<M/2:M-1>)를 출력한다. The down mat control unit 320 is the multi-mat selection signal: signal for enabling the (msb <M / 2 M-1>) and the down mat receiving the down mat output switch control signal (iosw_en_dn) (iosw < M / 2: and outputs the M-1>).

상기 업매트 콘트롤부(310) 및 상기 다운 매트 콘트롤부(320)는 각각의 매트에 해당하는 워드라인 인에이블 신호(WL_en<0:M-1>), 센스 앰프 인에이블 신호(SA_en<0:M-1>) 및 입출력 스위치 신호(iosw<0:M-1>)들을 출력한다. The up mat control unit 310 and the down mat control unit 320, the enable signal word line corresponding to each of the mat (WL_en <0: M-1>), the sense amplifier enable signal (SA_en <0: and outputs the M-1>): M-1>) and input and output the switch signal (iosw <0.

도 4에 도시된 본 발명에 따른 반도체 집적 회로는 테스트 모드 중 액티브 모드에서는 동시에 2 개의 매트를 활성화시킴으로써 테스트 시간을 단축시키고, 액 티브 동작 이후 데이터를 리드할때만, 2 개의 매트 중 하나의 매트씩 순차적으로 리드를 수행하는 것이다. The semiconductor integrated circuit according to the present invention shown in Figure 4 by activating the two mats at the same time in the active mode during the test mode and shorten the test time, only when the read data after liquid capacitive operation, by one of the mat of the two mats to sequentially perform a read. 예를 들면, Long RAS 테스트시, 긴 시간 동안 워드라인을 활성화시킨 후, 셀에 실린 데이터를 리드하는 테스트를 수행하여 워드라인을 활성화시키는 것은 복수의 매트에 동시에 수행하고, 그 이후 리드할 때는 복수의 매트 중 하나씩 순차적으로 리드 동작을 진행한다. For example, Long RAS test when, after enabling the word line for a long time, is to perform the test that lead to the data published in the cell activate the word lines simultaneously performed on a plurality of the mat and when the grid since a plurality and one of the mat proceeds in a sequential read operation. 워드라인이 활성화되어 있는 시간에 비해 리드 시간은 상대적으로 짧으므로 테스트에 소요되는 시간은 2개의 매트를 활성화시키는 경우 종래 기술에 비해 2분의 1로 감소될 수 있다. Lead time than the time that the word line is activated, is therefore relatively short time required for the test can be reduced to one half compared to the prior art case for activating the two mats. 또한, 리드 동작 이후, 라이트 동작 모드가 실행되는 경우 본 발명에 따른 반도체 집적 회로는 테스트 종료나 프리차징 동작 모드를 실행후에 라이트 동작이 실행되는 것이 아니라, 리드 동작 후 곧바로 라이트 동작 모드에 진입할 수 있다. Further, since the read operation, when a write operation mode, executing a semiconductor integrated circuit according to the invention can enter the end of the test and precharging after the running mode of operation, rather than a write operation is carried out, after the read operation immediately write operation mode, have. 즉, 위에서 설명한 리드 동작 이후 라이트 동작 모드에서는, 리드 동작시와 같이 상기 세그먼트 입출력 라인쌍(SIO,SIOB)에 실린 데이터를 상기 로컬 입출력 라인쌍으로 전송시 업 매트에서의 데이터를 리드 하고, 순차적으로 다운 매트에서의 데이터를 리드하는 것과 같은 순서를 거치지 않고, 곧바로 상기 로컬 입출력 라인쌍에 실린 데이터들을 해당되는 세그먼트 입출력 라인쌍(SIO,SIOB)으로 전송할 수 있다. That is, the As of the read operation described above, the write operation mode, such as during the read operation and the segment input and output line pair leads the data in the up mat when transferred to the local IO line pairs wherein the cylinder data for (SIO, SIOB), sequentially without passing through the sequence such as those that lead to the data in the down mat, can be transmitted directly to the local IO line pairs cylindrical segment input and output line pair corresponding to the data (SIO, SIOB). 즉, 본 발명에 따른 반도체 집적 회로는 종래 기술에서 리드 동작시 하나의 데이터씩 리드한 것에 비해, 액티브 동작시는 복수의 워드라인을 동시에 활성화시키고 복수의 셀에 실린 데이터를 공통된 로컬 입출력 라인쌍으로 전송시는 데이터의 충돌을 방지하기 위해 순차적으로 수행하는 것으로 테스트 시간을 단축할 뿐 아니라, 리드 동작 모드에서 라이트 동작 모드로 전환시(또는 라이트 동작 모드에서 리드 동작 모드로 전환시) 프리차 징과 같은 별도의 동작을 진행하지 않고 곧바로 라이트 동작 모드로 진입함으로써 테스트 시간을 더욱 단축시킬 수 있다. That is, the semiconductor integrated circuit according to the present invention, the data published in the plurality of cells, when the active operation is to activate a plurality of word lines at the same time compared to prior art leads one by one of the data during the read operation from the common local IO line pairs when sending as well as to shorten the test time by performing sequentially in order to prevent data collision (when converted to a read operation mode or a write mode of operation) when switching to the write mode of operation in the read mode of operation free car gong with by entering a separate operation, such as immediately write operation mode without proceeding it is possible to further shorten the test time.

도 5는 도 4에 도시된 상기 멀티 리드 신호 생성부(110)의 상세 회로도이다. Figure 5 is a detailed circuit diagram of the multi-read signal generator 110 shown in Fig.

도 5에 도시된 멀티 리드 신호 생성부(110)는 제1 낸드 게이트부(ND1), 제1 인버터(IV1), 제2 낸드 게이트부(ND2), 지연부(111) 및 제3 낸드 게이트부(ND3)를 포함한다. The multi-lead signal generator 110 shown in Figure 5 includes a first NAND gate part (ND1), the first inverter (IV1), a second NAND gate section (ND2), delay unit 111 and a third NAND gate portion It includes (ND3).

상기 제1 낸드 게이트부(ND1)는 상기 멀티 테스트 모드 신호(tm_multi) 및 상기 리드 라이트 구분 신호(RDWTB)를 입력받아 연산한다. It said first NAND gate part (ND1) computes receiving the multi-test mode signal (tm_multi) and the read write identification signal (RDWTB). 상기 제1 인버터(IV1)는 상기 제1 낸드 게이트(ND1)의 출력을 입력받아 반전시킨다. The first inverter (IV1) inverts receives the output of the first NAND gate (ND1).

상기 제2 낸드 게이트부(ND1)는 상기 칼럼 펄스 인에이블 신호(pre_yi_pulse_en) 및 상기 제1 인버터(IV1)의 출력을 입력받아 연산한다. The second NAND gate part (ND1) is calculated by receiving an output enable signal (pre_yi_pulse_en) and the first inverter (IV1) said column pulses. 상기 지연부(111)는 상기 제2 낸드 게이트부(ND2)의 출력을 지연시킨다. The delay unit 111 delays the output of the second NAND gate part (ND2). 상기 지연부(111)는 복수의 인버터로 구현할 수 있다. The delay unit 111 can be implemented in a plurality of inverters. 상기 제3 낸드 게이트부(ND3)는 상기 제2 낸드 게이트부(ND2)의 출력 및 상기 지연부(111)의 출력을 입력받아 연산한다. The third NAND gate portion (ND3) is calculated by receiving the output of the output and the delay unit 111 of the second NAND gate part (ND2).

상기 멀티 테스트 모드 신호(tm_multi) 및 상기 리드 라이트 구분 신호(RDWTB)가 하이 레벨이 될 때, 상기 칼럼 펄스 인에이블 신호(pre_yi_pulse_en)가 하이 레벨이면, 하이 레벨의 상기 멀티 리드 신호(multi_rd_en)를 출력한다. The multi-test mode signal (tm_multi) and the read write identification signal (RDWTB) the time the high level, the column pulse enable signal (pre_yi_pulse_en) that is at a high level, and outputting the multi-lead signal (multi_rd_en) with a high level do.

상기 멀티 테스트 모드 신호(tm_multi) 또는 상기 리드 라이트 구분 신호(RDWTB)가 로우 레벨이 될 때, 상기 칼럼 펄스 인에이블 신호(pre_yi_pulse_en)에 상관없이, 로우 레벨의 상기 멀티 리드 신호(multi_rd_en)를 출력한다. When the multi-test mode signal (tm_multi) or the read write identification signal (RDWTB) is to be at a low level, regardless of the enable signal (pre_yi_pulse_en) the column pulse, and outputs the multi-read signal (multi_rd_en) a low-level .

상기 지연부(111)는 상기 멀티 리드 신호(multi_rd_en)의 펄스폭을 상기 칼럼 펄스 인에이블 신호(pre_yi_pulse_en)에 비해 도 8에 도시한 바와 같이, 증가시킨다. The delay unit 111 is increased as shown in Fig than the pulse width of the multi-read signal (multi_rd_en) to the column pulse enable signal (pre_yi_pulse_en) 8,.

도 6은 도 4에 도시된 상기 입출력 스위치 제어 신호 생성부(120)의 상세 회로도이다. Figure 6 is a detailed circuit diagram of the input output switch control signal generator 120 shown in Fig.

도 6에 도시된 입출력 스위치 제어 신호 생성부(120)는 멀티 테스트 제어부(122), 액티브 구동부(121) 및 출력부(123)를 포함한다. The output switch control signal generator 120 shown in Figure 6 includes a multi-test controller 122, the active drive unit 121 and the output unit 123.

상기 액티브 구동부(121)는 액티브 신호(act_pre) 및 리프래시 신호(ref)에 따라 인에이블된다. The active driver 121 is enabled in accordance with the activating signal (act_pre) and leaf lash signal (ref). 상기 액티브 구동부(121)는 제1 인버터(IV1) 및 제1 낸드 게이트(ND1)를 포함한다. And the active drive unit 121 comprises a first inverter (IV1) and the first NAND gate (ND1). 상기 제1 인버터(IV1)는 상기 리프래시 신호(ref)를 입력받아 반전시켜 출력한다. The first inverter (IV1), and outputs by inverting receiving the leaf lash signal (ref). 상기 제1 낸드 게이트(ND1)는 상기 제1 인버터(IV1)의 출력과 상기 액티브 신호(act_pre)를 입력받아 연산한다. Said first NAND gate (ND1) is calculated by receiving the output of said activating signal (act_pre) of the first inverter (IV1).

상기 멀티 테스트 제어부(122)는 업다운 매트 정보 어드레스(Xadd<p>) 및 멀티 리드 신호(multi_rd_en)에 따라 인에이블된다. The multi-test controller 122 is enabled in accordance with the up-down mat information address (Xadd <p>) and a multi-lead signal (multi_rd_en).

상기 멀티 테스트 제어부(122)는 제2 인버터(IV2), 제3 인버터(IV3), 제1 노아 게이트(NOR1) 및 제2 노아 게이트(NOR2)를 포함한다. The multi-test controller 122 includes a second inverter (IV2), the third inverter (IV3), a first NOR gate (NOR1) and a second NOR gate (NOR2). 상기 제2 인버터(IV2)는 업다운 매트 정보 어드레스(Xadd<p>)를 입력받아 반전시킨다. The second inverter (IV2) inverts receives the up-down mat information address (Xadd <p>). 상기 제3 인버터(IV3)는 상기 멀티 리드 신호(multi_rd_en)를 입력받아 반전시킨다. It said third inverter (IV3) inverts receiving the multi-read signal (multi_rd_en). 상기 제1 노아 게이트(NOR1)는 상기 제2 인버터(IV2) 및 상기 제3 인버터(IV3)의 출력을 입력받아 연산한다. Said first NOR gate (NOR1) is calculated by receiving an output of the second inverter (IV2) and the third inverter (IV3). 상기 제2 노아 게이트(NOR2)는 상기 업다운 매트 정보 어드레 스(Xadd<p>) 및 상기 제3 인버터(IV3)의 출력을 입력받아 연산한다. It said second NOR gate (NOR2) is calculated by receiving an output of the up-down mat information eodeure switch (Xadd <p>) and the third inverter (IV3).

상기 출력부(123)는 상기 액티브 구동부(121)의 출력 및 상기 멀티 테스트 제어부(122)의 출력을 입력받아 상기 업 매트 입출력 스위치 제어 신호(iosw_en_up) 및 상기 다운 매트 입출력 스위치 제어 신호(iosw_en_dn)를 출력한다. The output unit 123 is the output, and the up mat output switch control signal (iosw_en_up) and the down mat output switch control signal (iosw_en_dn) receives the output of the multi-test controller 122 of the active driver 121 outputs.

상기 출력부(123)는 제3 노아 게이트(NOR3) 및 제4 노아 게이트(NOR4)를 포함한다. The output unit 123 includes a third NOR gate (NOR3), and a fourth NOR gate (NOR4).

상기 제3 노아 게이트(NOR3)는 상기 제1 낸드 게이트(ND1)의 출력 및 상기 제1 노아 게이트(NOR1)의 출력을 입력받아 연산한다. It said third NOR gate (NOR3) is calculated by receiving the output of the output and the first NOR gate (NOR1) of the first NAND gate (ND1). 상기 제4 노아 게이트(NOR4)는 상기 제1 낸드 게이트(ND1)의 출력 및 상기 제2 노아 게이트(NOR2)의 출력을 입력받아 연산한다. It said fourth NOR gate (NOR4) is calculated by receiving the output of the output and the second NOR gate (NOR2) of the first NAND gate (ND1).

도 6에 도시된 입출력 스위치 인에이블 생성부(120)의 동작을 설명하면 다음과 같다. The operation of the output switch enable generator 120 shown in Figure 6 as follows.

상기 멀티 리드 신호(multi_rd_en)가 로우 레벨이면, 상기 제3 인버터(IV3)의 출력이 하이 레벨이므로, 상기 제1 노아 게이트(NOR1)와 상기 제2 노아 게이트(NOR2)의 출력은 상기 업다운 매트 정보 어드레스(Xadd<p>)에 상관없이 로우 레벨이다. If the multi-read signal (multi_rd_en) is at a low level, the first output of the third inverter (IV3), so the output is high level, the first NOR gate (NOR1) and the second NOR gate (NOR2) is the up-down mat information regardless of the address (Xadd <p>) is a low level. 따라서, 상기 액티브 신호(act_pre)가 하이 레벨이고, 상기 리프래시 신호(ref)가 로우 레벨이면, 상기 제1 낸드 게이트(ND1)는 로우 레벨의 신호를 출력한다. Thus, wherein the active signal (act_pre) is at a high level, if the leaf lash signal (ref) is at a low level, the first NAND gate (ND1), and outputs a low level signal. 따라서, 상기 제3 노아 게이트(NOR3) 및 상기 제4 노아 게이트(NOR4)의 각각의 입력 신호는 로우 레벨이므로 출력은 둘다 하이 레벨이다. Accordingly, because the third NOR gate (NOR3) and the fourth is a low level, each of the input signals of the NOR gate (NOR4) output are both high level. 따라서, 상기 업 매 트 입출력 스위치 제어 신호(iosw_en_up) 및 상기 다운 매트 입출력 스위치 제어 신호(iosw_en_dn)는 둘다 하이 레벨이다. Therefore, the up every bit input and output switch control signal (iosw_en_up) and the down mat output switch control signal (iosw_en_dn) are both high level. 또한, 리프래시 모드에서, 상기 리프래시 신호(ref)가 하이 레벨이면, 상기 제1 낸드 게이트(ND1)의 출력은 하이 레벨이고, 상기 제3 노아 게이트(NOR3) 및 상기 제4 노아 게이트(NOR4)의 출력은 로우 레벨이다. Further, the leaf flash mode, the leaf back lash signal (ref) is at a high level, an output of the first NAND gate (ND1) is high level, and the third NOR gate (NOR3), and said fourth NOR gate (NOR4 output) is a low level. 따라서, 상기 멀티 리드 신호(multi_rd_en)가 로우 레벨이고, 액티브 동작 모드에서 상기 업매트 입출력 스위치 제어 신호(iosw_en_up) 및 상기 다운매트 입출력 스위치 제어 신호(iosw_en_dn)는 둘다 하이 레벨이다. Thus, the multi-read signal (multi_rd_en) is at a low level, and the up mat output switch control signal in the active mode of operation (iosw_en_up) and the down mat output switch control signal (iosw_en_dn) are both high level.

상기 멀티 리드 신호(multi_rd_en)가 하이 레벨이면, 상기 제3 인버터(IV3)의 출력이 로우 레벨이므로, 상기 제1 노아 게이트(NOR1) 및 상기 제2 노아 게이트(NOR2)의 출력은 상기 업다운 매트 정보 어드레스(Xadd<p>)에 따라 다른 값을 출력한다. If the multi-read signal (multi_rd_en) is at a high level, the first output of the third inverter (IV3) because the output is low level, the first NOR gate (NOR1) and the second NOR gate (NOR2) is the up-down mat information outputs a different value depending on the address (Xadd <p>).

상기 업다운 매트 정보 어드레스(Xadd<p>)가 하이 레벨이면, 제1 노아 게이트(NOR1)의 출력은 하이 레벨이고, 상기 제2 노아 게이트(NOR2)의 출력은 로우 레벨이다. When the the up-down mat information address (Xadd <p>) high level, the output of the first NOR gate (NOR1) is a high level, the output of the second NOR gate (NOR2) is low level.

따라서, 제1 노아 게이트(NOR1)의 출력을 입력받아 상기 제3 노아 게이트(NOR3)는 상기 액티브 신호(act_pre)에 상관없이 로우 레벨의 업 매트 입출력 스위치 제어 신호(iosw_en_up)를 출력한다. Thus, the first receives the output of the NOR gate (NOR1) and the third NOR gate (NOR3) is output up mat output switch control signal (iosw_en_up) of a low level regardless of the activating signal (act_pre).

상기 제2 노아 게이트(NOR2)의 출력을 입력받는 상기 제4 노아 게이트(NOR4)는 상기 액티브 신호(act_pre)가 인에이블될 때 하이 레벨의 신호를 출력하고, 상기 액티브 신호(act_pre)가 디스에이블될 때 로우 레벨의 다운 매트 입출력 스위치 제어 신호(iosw_en_dn)를 출력한다. The second output a high level signal, and the activating signal (act_pre) is disabled when the NOR gate (NOR2) and the fourth NOR gate (NOR4) receiving the output is to be enabled is the active signal (act_pre) of the when the outputs a down mat output switch control signal (iosw_en_dn) having a low level.

상기 업다운 매트 정보 어드레스(Xadd<p>)가 로우 레벨이면, 상기 제1 노아 게이트(NOR1)의 출력은 로우 레벨이고, 상기 제2 노아 게이트(NOR2)의 출력은 하이 레벨이다. If the up-down mat information address (Xadd <p>) is at a low level, the first output of the NOR gate (NOR1) is the output of a low level, the second NOR gate (NOR2) is high level. 따라서, 상기 제4 노아 게이트(NOR4)의 출력은 상기 액티브 신호(act_pre)에 상관없이 로우 레벨의 신호이고, 상기 제3 노아 게이트(NOR3)의 출력은 상기 액티브 신호(act_pre)에 따른 값을 갖는다. Accordingly, the output of the output of the fourth NOR gate (NOR4) is a low-level signal regardless of the activating signal (act_pre), the third NOR gate (NOR3) has a value corresponding to the active signal (act_pre) .

따라서, 상기 멀티 리드 신호(multi_rd_en)가 인에이블되면, 상기 업다운 매트 정보 어드레스(Xadd<p>)에 따라 상기 제3 노아 게이트(NOR3) 또는 상기 제4 노아 게이트(NOR4)의 출력 중 하나가 인에이블된다. Therefore, when the enable the multi-read signal (multi_rd_en), one of the outputs of the up-down mat information address (Xadd <p>) of the third NOR gate (NOR3) or the fourth NOR gate (NOR4), depending on the is enabled.

도 7은 도 4에 도시된 상기 매트 선택 디코더(210)의 상세 회로도이다. Figure 7 is a detailed circuit diagram of the mat selection decoder 210 shown in Fig.

상기 매트 선택 디코더(210)는 매트 블록 프리 디코더(211) 및 메인 디코더(212)를 포함한다. It said mat selection decoder 210 includes a mat block predecoder 211 and main decoder 212.

상기 매트 블록 프리 디코더(211)는 로우 어드레스(Xadd<k:p-1)를 프리디코딩하여 프리디코딩 신호(pmsb<0:M/2-1>)를 출력한다. The Mat Block predecoder 211 has a row address (Xadd <k: p-1) and pre-decode a predecoded signal: outputs (pmsb <0 M / 2-1>).

상기 메인 디코더(212)는 상기 멀티 테스트 모드 액티브 라이트 신호(tm_multi_act_wt) 및 상기 업다운 매트 정보 어드레스(Xadd<p>)에 따라 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 입력받아 디코딩한다. The main decoder 212 is the pre-decode signals in accordance with the multi-test mode active write signal (tm_multi_act_wt) and the up-down mat information address (Xadd <p>): receiving the (pmsb <0 M / 2-1>) It decodes.

상기 메인 디코더(212)는 매트 제어부(212-1) 및 디코딩부(212-2)를 포함한다. The main decoder 212 comprises a mat controller 212-1 and decoding section (212-2).

상기 매트 제어부(212-1)는 상기 멀티 테스트 모드 액티브 라이트 신 호(tm_multi_act_wt) 및 상기 업다운 매트 정보 어드레스(Xadd<p>)를 입력받아 업매트 제어 신호(ctrl1) 및 다운매트 제어 신호(ctrl2)를 출력한다. The mat controller (212-1) is the multi-mode active test light signal (tm_multi_act_wt) and the up-down mat information address (Xadd <p>) receives the control signal up mat (ctrl1) input signal and the down control mat (ctrl2) the outputs.

상기 디코딩부(212-2)는 상기 프리디코딩 신호(pmsb<0:M/2-1>), 상기 업 매트 제어 신호(ctrl1) 및 상기 다운매트 제어 신호(ctrl2)를 입력받아 디코딩 신호(msb<0:M-1>)를 출력한다. The decoding section (212-2) is the pre-decode signal (pmsb <0: M / 2-1>), the mat-up control signal (ctrl1) and receiving the control signal down mat (ctrl2) decoded signal (msb <0: M-1> and outputs).

상기 매트 제어부(212-1)는 업매트 제어부(212-1-1) 및 다운매트 제어부(212-1-2)를 포함한다. The mat controller 212-1 includes a mat-up control unit (212-1-1) and the down control mat (212-1-2).

상기 업매트 제어부(212-1-1)는 멀티 테스트 모드 시, 업매트가 선택됨에 따라 인에이블된 업매트 제어 신호(ctrl1)를 출력한다. The mat-up control (212-1-1) when the multi-test mode, and outputs the enabled-up mat control signal (ctrl1) As-up mat is selected. 상기 다운매트 제어부(212-1-2)는 상기 멀티 테스트 모드 시, 다운매트가 선택됨에 따라 인에이블된 다운매트 제어 신호(ctrl2)를 출력한다. The down-control mat (212-1-2), and outputs the control signal down mat (ctrl2) enabled as when the multi-test mode, the down mat is selected.

상기 업매트 제어부(212-1-1)는 제(M+1) 인버터(IV(M+1)) 및 제(M+1) 낸드 게이트부(ND(M+1))를 포함한다. The mat-up control (212-1-1) comprises a first (M + 1) inverter (IV (M + 1)) and a (M + 1) NAND gate portion (ND (M + 1)).

상기 제(M+1) 인버터(IV(M+1))는 상기 멀티 테스트 모드 액티브 라이트 신호(tm_multi_act_wt)를 입력받아 반전시킨다. Wherein the (M + 1) inverter (IV (M + 1)) inverts receiving the multi-test mode active write signal (tm_multi_act_wt). 상기 제(M+1) 낸드 게이트부(ND(M+1))는 상기 제(M+1) 인버터(IV(M+1))의 출력과 상기 업다운 매트 정보 어드레스(Xadd<p>)를 입력받아 연산하여 상기 업매트 제어 신호(ctrl1)를 출력한다. Wherein the (M + 1) NAND gate portion (ND (M + 1)) is the first (M + 1) inverter (IV (M + 1)) output and the up-down mat information address (Xadd <p>) of to accept input operations and outputs the control signal up mat (ctrl1).

상기 다운매트 제어부(212-1-2)는 노아 게이트부(NOR1) 및 인버터(IV(M+2))를 포함한다. It includes the down control mat (212-1-2) is a NOR gate portion (NOR1) and the inverter (IV (M + 2)).

상기 노아 게이트부(NOR1)는 상기 멀티 테스트 모드 액티브 라이트 신호(tm_multi_act_wt) 및 상기 업다운 매트 정보 어드레스(Xadd<p>)를 입력받아 연산하여 상기 다운매트 제어 신호(ctrl2)를 출력한다. The NOR gate unit (NOR1), and outputs the multi-test mode active write signal (tm_multi_act_wt) and the up-down mat information address (Xadd <p>) the mat down control signal (ctrl2) to accept input operations to.

상기 디코딩부(212-2)는 업매트 디코딩부(212-2-1) 및 다운매트 디코딩부(212-2-2)를 포함한다. The decode section (212-2) is an up mat decoding portion (212-2-1) and the down mat decoding portion (212-2-2).

상기 업매트 디코딩부(212-2-1)는 상기 업매트 제어 신호(ctrl1) 및 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 입력받아 디코딩 신호(msb<0:M/2-1>)를 출력한다. The up mat decoding portion (212-2-1) is the up mat control signal (ctrl1) and the pre-decoding signals: receiving a (pmsb <0 M / 2-1>) decoded signal (msb <0: M / outputs 2-1>).

상기 다운매트 디코딩부(212-2-2)는 상기 다운매트 제어 신호(ctrl2) 및 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 입력받아 디코딩 신호(msb<M/2:M-1>)를 출력한다. The down mat decoding portion (212-2-2) is the control signal down mat (ctrl2) and the pre-decoding signals (pmsb <0: M / 2-1>) receives the decoded signal (msb <M / 2: and it outputs the M-1>).

상기 업매트 디코딩부(212-2-1)는 상기 업매트 제어 신호(ctrl1)가 인에이블되면, 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 디코딩 신호(msb<0:M/2-1>)로 출력한다. The up mat decoding portion (212-2-1) is the up mat when the control signal (ctrl1) is enabled, the pre-decode signal (pmsb <0: M / 2-1>) for decoding the signal (msb <0: and it outputs the M / 2-1>).

상기 다운매트 디코딩부(212-2-2)는 상기 다운매트 제어 신호(ctrl2)가 인에이블되면, 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 디코딩 신호(msb<M/2:M-1>)로 출력한다. The down mat decoding portion (212-2-2) is the down when the mat control signal (ctrl2) is enabled, the pre-decoding signals (pmsb <0: M / 2-1>) for decoding the signal (msb <M / 2 and outputs the M-1>).

상기 업매트 디코딩부(212-2-1)는 복수의 낸드 게이트(ND1~ND(M/2)) 및 복수의 인버터(IV1~IV(M/2))를 포함한다. The up mat decoding portion (212-2-1) comprises a plurality of the NAND gate (ND1 ND ~ (M / 2)) and a plurality of inverters (IV1 ~ IV (M / 2)).

상기 복수의 낸드 게이트(ND1~ND(M/2))는 상기 프리디코딩 신호(pmsb<0:M/2-1>) 중 상기 업매트에 속한 프리디코딩 신호(pmsb<0:M/2-1>)를 각각 입력받고, 상기 업매트 제어 신호(ctrl1)를 입력받아 연산한다. The plurality of the NAND gate (ND1 ~ ND (M / 2)) is the pre-decode signal (pmsb <0: M / 2-1>) of the pre-decoding signals (pmsb belongs to the up mat <0: M / 2- 1>) for receiving each input, the operation receiving the mat-up control signal (ctrl1).

상기 복수의 인버터(IV1~IV(M/2))는 상기 복수의 낸드 게이트(ND1~ND(M/2))의 출력을 각각 입력받아 반전시켜 상기 디코딩 신호(msb<0:M/2-1>)를 출력한다. Said plurality of inverters (IV1 ~ IV (M / 2)) is the plurality of the NAND gate (ND1 ~ ND (M / 2)) the decoded signal (msb by inverting each receive the output of <0: M / 2- 1>) outputs.

상기 다운매트 디코딩부(212-2-2)는 복수의 낸드 게이트(ND(M/2+1)~ND(M))) 및 복수의 인버터(IV(M/2+1)~IV(M))를 포함한다. The down mat decoding portion (212-2-2) comprises a plurality of NAND gates (ND (M / 2 + 1) ~ ND (M))) and a plurality of inverters (IV (M / 2 + 1) ~ IV (M )) a.

복수의 낸드 게이트(ND(M/2+1)~ND(M)))는 상기 프리디코딩 신호(pmsb<0:M/2-1>) 중 상기 다운매트에 속한 프리디코딩 신호(pmsb<0:M/2-1>)를 각각 입력받고, 상기 다운매트 제어 신호(ctrl2)를 입력받아 연산한다. A plurality of NAND gates (ND (M / 2 + 1) ~ ND (M))) is the pre-decode signal (pmsb <0: M / 2-1>) belonging to the pre-decoding of the signal down mat (pmsb <0 : M / 2-1>) receiving the input, respectively, the operation receiving the mat down control signal (ctrl2).

상기 복수의 인버터(IV(M/2+1)~IV(M))는 상기 복수의 낸드 게이트(ND(M/2+1)~ND(M)))의 출력을 각각 입력받아 반전시켜 상기 디코딩 신호(msb<M/2:M-1>)를 출력한다. Said plurality of inverters (IV (M / 2 + 1) ~ IV (M)) is a reversal receive respectively the output of (~ ND (M) ND (M / 2 + 1))) a plurality of NAND gates above the and outputs: (msb <M-1 M / 2>) decoded signal.

도 7에 도시된 매트 선택 디코더(210)의 동작을 설명하면 다음과 같다. The operation of the matte selection decoder 210 shown in Figure 7 as follows.

멀티 테스트시, 상기 멀티 테스트 모드 액티브 라이트 신호(tm_multi_act_wt)가 하이 레벨이다. When a multi-test, the multi-test mode active write signal (tm_multi_act_wt) is a high level. 따라서, 상기 제(M+1) 인버터(IV(M+1))의 출력은 로우 레벨이고, 상기 제(M+1) 낸드 게이트(ND(M+1))의 출력은 하이 레벨이다. Therefore, the output of the first (M + 1) inverter (IV (M + 1)) output is low level, and wherein the (M + 1) NAND gates (ND (M + 1)) is of high level. 따라서, 상기 업 매트 디코딩부(212-2-1)는 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 상기 디코딩 신호(msb<0:M/2-1>)로 출력한다. Therefore, the up mat decoding portion (212-2-1) is the pre-decoded signal and outputs it to:: (msb <M / 2-1 0>) (pmsb <0 M / 2-1>) for the decoded signal . 또한, 제1 노아 게이트(NOR1)의 출력은 로우 레벨이고, 상기 제2 인버터(IV2)의 출력은 하이 레벨이다. Furthermore, the first output of the NOR gate and the output of the (NOR1) is low level, the second inverter (IV2) is a high level. 따라서, 상기 다운 매트 디코딩부(212-2-2)는 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 디코딩 신호(msb<M/2:M-1>)로 출력한다. Thus, the down mat decoding portion (212-2-2) is the pre-decoded signal and outputs it to:: (msb <M-1 M / 2>) (pmsb <0 M / 2-1>) the decoded signal. 따라서, 상기 멀티 테스트 모드 액티브 라이트 신호(tm_multi_act_wt)가 하이 레벨일 때 상기 다운 매트 디코딩부(212-2-2) 및 상기 업 매트 디코딩부(212-2-1)는 전부 프리디코딩 신호(pmsb<0:M/2-1>)를 디코딩 신호(msb<0:M-1>)로 출력한다. Thus, the multi-test mode active write signal (tm_multi_act_wt) is at a high level when the down mat decoding portion (212-2-2), and the up mat decoding portion (212-2-1) are all pre-decoding signals (pmsb < 0: and it outputs the M-1>): the M / 2-1>) decoded signal (msb <0.

상기 제M+1 인버터(IV(M+1))의 출력은 하이 레벨이고, 상기 업다운 매트 정보 어드레스(Xadd<p>)가 하이 레벨이면, 상기 제M+1 낸드 게이트(ND(M+1)))의 출력은 로우 레벨이고, 상기 업다운 매트 정보 어드레스(Xadd<p>)가 로우 레벨이면, 상기 제(M+1) 낸드 게이트(ND(M+1))의 출력은 하이 레벨이다. The output of the first M + 1 inverters (IV (M + 1)) is high level, the up-down mat information address (Xadd <p>) that is at a high level, the first M + 1 NAND gate (ND (M + 1 ) output of the)) is the output of a low level, and the up-down mat information address (Xadd <p>) is at a low level, the first (M + 1) NAND gates (ND (M + 1)) is high level. 상기 업다운 매트 정보 어드레스(Xadd<p>)가 하이 레벨이면, 상기 제(M+1) 낸드 게이트(ND(M+1))의 출력이 로우 레벨이므로, 상기 업 매트 디코딩부(212-2-1)는 상기 프리디코딩 신호(pmsb<0:M/2-1>)에 상관없이 전부 로우 레벨의 디코딩 신호(msb<0:M/2-1>)를 출력한다. The up-down mat information address (Xadd <p>) is the high level, the first (M + 1) NAND gates (ND (M + 1)) Since the output is low level, the up mat decoding unit (212-2- of 1) is the pre-decode signal (pmsb <0: M / 2-1>: outputs a) decoding signals (msb <M / 2-1 0> of all of the low level regardless). 상기 업다운 매트 정보 어드레스(Xadd<p>)가 로우 레벨이면, 상기 제(M+1) 낸드 게이트(ND(M+1))의 출력이 하이 레벨이므로, 상기 업 매트 디코딩부(212-2-1)는 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 상기 디코딩 신호(msb<0:M/2-1>)로 출력한다. The up-down mat information address (Xadd <p>) is the low level, the first (M + 1) NAND gates (ND (M + 1)) Since the output is at the high level, the up mat decoding unit (212-2- of 1) is the pre-decode signal (pmsb <0: M / 2-1>: outputs a) a) the decoded signal (msb <M / 2-1 0>.

또한, 노멀 모드에서, 멀티 테스트 모드 액티브 라이트 신호(tm_multi_act_wt)가 로우 레벨이고, 상기 업다운 매트 정보 어드레스(Xadd<p>)가 로우 레벨이면, 상기 제1 노아 게이트(NOR1)의 출력은 하이 레벨이고, 상기 제M+2 인버터(IV(M+2))의 출력은 로우 레벨이다. Further, in the normal mode, a multi-test mode active write signal (tm_multi_act_wt) is at a low level, wherein if the up-down mat information address (Xadd <p>) is at a low level, the first output of the NOR gate (NOR1) is a high-level , the output of the first M + 2 inverter (IV (M + 2)) is a low level. 따라서, 상기 다운 매트 디코딩부(212-2-2)는 상기 프리디코딩 신호(pmsb<0:M/2-1>)에 상관없이 전부 로우 레벨의 디코딩 신호(msb<M/2:M-1>)를 출력한다. Thus, the down mat decoding portion (212-2-2) is the pre-decode signal (pmsb <0: M / 2-1>) decoded signal of all of the low level (msb regardless <M / 2: M-1 >) outputs. 상기 멀티 테스트 모드 액티브 라이트 신호(tm_multi_act_wt)가 로우 레벨이고, 상기 업다운 매트 정보 어드레스(Xadd<p>)가 하이 레벨이면, 상기 제1 노아 게이트(NOR1)의 출력은 로우 레벨이고, 상기 제M+2 인버터(IV(M+2))의 출력은 하이 레벨이다. And the multi-test mode active write signal (tm_multi_act_wt) is at a low level, if the up-down mat information address (Xadd <p>) is at a high level, and the output is a low level of the first NOR gate (NOR1), wherein M + 2 the output of the inverter (IV (M + 2)) is a high level. 따라서, 상기 다운 매트 디코딩부(212-2-2)는 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 상기 디코딩 신호(msb<M/2:M-1>)로서 출력한다. Thus, the down mat decoding portion (212-2-2) is the pre-decoded signal and outputs it as:: (msb <M-1 M / 2>) (pmsb <0 M / 2-1>) for the decoded signal .

즉, 상기 업다운 매트 정보 어드레스(Xadd<p>)가 로우 레벨이면, 상기 업 매트 디코딩부(212-2-1)는 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 디코딩 신호(msb<0:M/2-1>)로 출력하고, 상기 다운 매트 디코딩부(212-2-2)는 전부 로우 레벨의 디코딩 신호(msb<M/2:M-1>)를 출력한다. That is, the up-down mat information address (Xadd <p>) is the low level, the up mat decoding portion (212-2-1) is the pre-decode signal (pmsb <0: M / 2-1>) a decoded signal (msb <0: M / 2-1>) output, and the down mat decoding portion (212-2-2) are all decoded signal of a low level: the outputs (msb <M / 2 M-1>) . 또한, 상기 업다운 매트 정보 어드레스(Xadd<p>)가 하이 레벨이면, 상기 업 매트 디코딩부(212-2-2)는 전부 로우 레벨의 디코딩 신호(msb<0:M/2-1>)를 출력하고, 상기 다운 매트 디코딩부(212-2-2)는 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 디코딩 신호(msb<M/2:M-1>)로서 출력한다. Further, the decoded signal of the up-down mat information address (Xadd <p>) is at a high level, the up mat decoding portion (212-2-2) are all low level: the (msb <0 M / 2-1>) output and the down mat decoding portion (212-2-2) is the pre-decoded signal and outputs it as:: (msb <M-1 M / 2>) (pmsb <0 M / 2-1>) decoding a signal .

따라서, 멀티 테스트 모드 액티브 라이트 신호(tm_multi_act_wt)가 하이 레벨이면, 상기 멀티 테스트 동작이 수행되므로, 상기 업 매트 디코딩부(212-2) 및 상기 다운 매트 디코딩부(212-2)는 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 디코딩 신호(msb<0:M-1)로써 출력한다. Thus, if the multi-test mode active write signal (tm_multi_act_wt) is at a high level, so that the multi-test operation is performed, the up mat decoding section (212-2) and the down mat decoding section (212-2) is the pre-decoded signal and outputs as: a: (pmsb <0 M / 2-1>) decoding signals (M-1 msb <0). 그리고, 상기 멀티 테스트 모드 액티브 라이트 신호(tm_multi_act_wt)가 로우 레벨이면, 노멀 동작을 수행하여, 상기 매트 정보 어드레스(Xadd<k:p>) 및 상기 업다운 매트 정보 어드레스(Xadd<p>)에 해당하는 매트를 인에이블시키기 위한 신호를 상기 디코딩 신호(msb<0:M-1>)로서 출력한다. And, if the multi-test mode active write signal (tm_multi_act_wt) is at a low level, to perform a normal operation, the mat information address: for the (Xadd <k p>) and the up-down mat information address (Xadd <p>) a signal for enabling the mat the decoded signal: output as (msb <0 M-1>).

도 4 내지 도 7에 도시된 반도체 집적 회로의 동작을 도 8에 도시된 타이밍도를 참조하여 설명하면 다음과 같다. Figure 4 will be described with reference to a timing chart shown in Figure 8 the operation of the semiconductor integrated circuit shown in Figure 7 as follows.

멀티 테스트 모드에서, 상기 액티브 신호(act_pre)가 인에이블되어 액티브 동작 모드에 진입한다. In a multi-test mode, the activating signal (act_pre) is enabled to enter the active mode of operation. 액티브 동작시 워드라인이 인에이블되고, 센스 앰프가 인에이블된다. Word line during the active operation is enabled and, the sense amplifier is enabled in. 상기 멀티 테스트 모드 액티브 라이트 신호(tm_multi_act_wt)가 인에이블된다. The multi-test mode active write signal (tm_multi_act_wt) is enabled. 따라서, 상기 업다운 매트 정보 어드레스(Xadd<p>)에 상관없이 상기 매트 선택 디코더(210)는 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 디코딩 신호(msb<0:M-1>)로 출력한다. Thus, the up-down mat information address (Xadd <p>), the mat select decoder 210 is, regardless of the pre-decoded signal (pmsb <0: M / 2-1>) for decoding the signal (msb <0: M- and outputs the 1>). 예를 들어, 제1 매트 및 제 M/2+1 매트를 인에이블 시키는 어드레스가 입력된 것으로 가정한다면, 복수의 업 매트 중 상기 프리디코딩 신호(pmsb<0:M/2-1>)에 대응하는 하나의 매트인 제 1 매트를 인에이블시키는 매트 선택 신호(msb<1>)가 인에이블되고, 복수의 다운 매트 중 상기 프리디코딩 신호(pmsb<0:M/2-1>)에 대응하는 하나의 매트인 제 M/2+1 매트를 인에이블시키는 매트 선택 신호(msb<M/2+1>)가 인에이블된다. Corresponding to: (pmsb <M / 2-1 0>) For example, the first mat and the M / 2 + 1 Assuming that the address is to enable the mat type, the pre-decoded signal of a plurality of mat-up one of the mat of the first enable mat selection signal (msb <1>) of the mat is enabled and a plurality of mat down the pre-decoded signal of that: corresponding to the (pmsb <0 M / 2-1>) a mat of the M / 2 + mat selection signal to enable the first mat (msb <M / 2 + 1>) that are enabled. 그 경우, 두 개의 매트 선택 신호(msb<1>),(msb<M/2+1>)가 인에이블되므로, 상기 두 개의 매트 내의 워드라인이 인에이블되고, 액티브 동작이 수행된다. In this case, since the two mats selection signal (msb <1>), (msb <M / 2 + 1>) is enabled, the word lines within the two mats is enabled and, the active operation is performed. 이로 인해 테스트 시간이 단축될 수 있다. This is a test time can be shortened due.

그 후, 리드 동작 모드에서, 먼저 제1 매트 내의 워드라인에 대응하는 셀에 실린 데이터가 리드되는 동작이 진행된다. Then, the lead-in mode of operation, the first operation in which the read data carried on cells corresponding to the word line in the first mat proceeds. 상기 칼럼 펄스 인에이블 신호(pre_yi_pulse_en)가 인에이블되면, 상기 멀티 리드 신호(multi_rd_en)는 상기 칼럼 펄스 인에이블 신호(pre_yi_pulse_en)에 따라 인에이블된다(도 5에 도시된 멀티 리드 신호 생성부(110)는 상기 칼럼 펄스 인에이블 신호(pre_yi_pulse_en)에 비해 좀더 폭이 넓은 신호가 인에이블된 상기 멀티 리드 신호(multi_rd_en)를 출력한다) 따라서, 상기 입출력 스위치 제어 신호 생성부(120)는 상기 인에이블된 멀티 리드 신호(multi_rd_en)를 입력받아 상기 업다운 매트 정보 어드레스(Xadd<p>)에 따라 상기 제1 매트에 대응하는 업 매트 입출력 스위치 제어 신호(iosw_en_up)는 인에이블되고, 상기 제M/2+1 매트에 대응하는 다운 매트 입출력 스위치 제어 신호(iosw_en_dn)는 상기 멀티 리드 신호(multi_rd_en)에 따라 로우 레벨의 펄스가 된다. When the column pulse enable signal (pre_yi_pulse_en) is enabled, the multi-read signal (multi_rd_en) is enabled according to the enable signal (pre_yi_pulse_en) said column pulses (multi-lead signal generation unit (110 shown in FIG. 5) outputs the column pulse enable signal (pre_yi_pulse_en) wide is more wide signal-enabled the multi-read signal (multi_rd_en) than) Therefore, the input and output switch control signal generator 120 is the enabled multi- receiving the read signal (multi_rd_en) the up-down mat information address (Xadd <p>) up mat output switch control signal (iosw_en_up) corresponding to the first mat according to the is enabled and the first M / 2 + 1 mat down mat output switch control signal (iosw_en_dn) corresponding to a low-level pulse is the response to the multi-lead signal (multi_rd_en). 따라서, 상기 인에이블된 업 매트 입출력 스위치 제어 신호(iosw_en_up)를 입력받아 상기 업 매트 콘트롤부(310)는 인에이블된 입출력 스위치 신호를 출력하고, 상기 로우 레벨의 펄스인 상기 다운 매트 입출력 스위치 제어 신호(iosw_en_dn)를 입력받아 상기 다운 매트 콘트롤부(320)는 디스에이블된 입출력 스위치 신호를 출력한다. Therefore, the up mat control unit 310 is enabled and outputs the input and output switch signal, the pulse of the down mat output switch control signal of the low level receives the enabled-up mat output switch control signal (iosw_en_up) (iosw_en_dn) receiving the down mat control unit 320 outputs an output signal the switch is disabled. 따라서, 상기 제1 매트 내의 열린 워드라인에 대응하는 셀에 실린 데이터가 리드되어 상기 입출력 스위치가 열리므로 상기 로컬 입출력 라인에 전송되고, 그 이후 상기 입출력 센스 앰프에 전송되고, 데이터 패드로 전송된다. Thus, the data published in the cell corresponding to open the word line in the first mat is lead opens to said input-output switch is transferred to the local input and output lines, and after being sent to the output sense amplifier, is sent to the data pad. 그리고, 상기 제M/2+1 매트 내의 워드라인에 대응하는 셀에 실린 데이터는 상기 입출력 스위치에서 전송이 차단되고 상기 로컬 입출력 라인에 실리지 않는다. And, wherein the data published in the cells corresponding to the word line in the M / 2 + 1 mat is transferred to a block in the input and output switches are silriji to the local input and output lines.

그 이후, 상기 제1 매트 내의 워드라인에 대응하는 셀에 실린 데이터가 리드되는 동작 이후, 상기 제 M/2+1 매트 내의 워드라인에 대응하는 셀에 실린 데이터가 리드되는 동작이 진행되며, 그 실시 방법은 상기 제1 매트의 경우와 같다. After that, after the operation in which data is read published in the cells corresponding to the word line in the first mat, an operation in which data is read published in the cells corresponding to the word line in the first M / 2 + 1 mat takes place, the exemplary methods are the same as those of the first mat.

그 결과, 액티브 모드에서는 상기 제1 매트와 상기 제M/2+1 매트가 동시에 활성화되어 해당 워드라인이 동시에 활성화되고 워드라인에 실린 데이터는 센스 앰프에서 증폭된다. As a result, an active mode, wherein the first mat and the second M / 2 + 1 mat is active at the same time the word line is activated at the same time the data published to the word line is amplified by the sense amplifier. 이후, 리드 동작 모드에서는 상기 제1 매트 내의 데이터가 먼저 리드되고, 상기 제M/2+1 매트 내의 데이터가 나중에 리드된다. Then, the read operation mode, data in the first mat is read first, the data in the first M / 2 + 1 mat is read later. 따라서, 상기 액티브 동작 시간이 단축되고, 리드 동작 시간은 상기 제1 매트와 상기 제M/2+1 매트마 다 각각 소요된다. Therefore, the active operating time is shortened, the read operation time is required each of the first mat and the second M / 2 + 1, the mat e. 액티브 시간이 긴 테스트 모드에서는, 본 발명에 따른 반도체 집적 회로는 그 테스트 시간이 더욱 단축될 수 있다. In the active time is longer test mode, the semiconductor integrated circuit according to the present invention is that the test time can be further shortened.

또한, 리드 동작 이후 라이트 동작이 수행되는 경우, 상기 멀티 리드 신호 생성부(110)는 상기 리드 라이트 구분 신호(RDWTB)가 로우 레벨이 됨에 따라, 로우 레벨의 멀티 리드 신호(multi_rd_en)를 출력한다. Further, when the subsequent read operation the write operation is performed, the multi-read signal generating unit 110 outputs the read write identification signal (RDWTB) is, multi-lead signal (multi_rd_en) of low level as the low level. 따라서, 상기 입출력 스위치 제어 신호 생성부(120)는 둘 다 하이 레벨인 상기 업 매트 입출력 스위치 제어 신호(iosw_en_up) 및 상기 다운 매트 입출력 스위치 제어 신호(iosw_en_dn)를 출력한다. Thus, the switch outputs the output control signal generator 120 are both high level, the up mat output switch control signal (iosw_en_up) and the down mat output switch control signal (iosw_en_dn). 따라서, 복수의 데이터를 셀에 동시에 기입하여도, 업 매트 및 다운 매트의 입출력 스위치가 모두 활성화되어 있으므로 전송이 가능하게 된다. Therefore, even when the writing the plurality of data simultaneously in a cell, since the output switch of the up-down mat, and the mat is both enabled is possible is transmitted. 본 발명에 따른 반도체 집적 회로의 타이밍도인 도 8을 참조하면 리드 동작 이후, 프리차징 동작과 같은 별도의 동작으로 인한 소요되는 시간이 없이 곧바로 라이트 동작으로 진행함으로써 멀티 테스트로 인한 테스트 단축과 함께 더욱 테스트 시간이 단축된다. If the timing of the semiconductor integrated circuit according to the present invention with reference to FIG. 8 after the read operation, the pre-charging operation and the separate operation to proceed to take immediate write operation without the time by with the test speed due to multi-test more from such the test time is shortened.

즉, 리드 테스트시, 상기 리드 라이트 구분 신호(RDWTB)가 하이 레벨이 됨으로써, 상기 멀티 테스트 모드에 진입하여, 리드 동작시 액티브 동작에서 동시에 활성화된 워드라인 들 중 각각에 해당하는 업 매트 및 다운 매트 내의 데이터를 순차적으로 리드 동작 할 수 있고, 라이트 테스트시, 상기 리드 라이트 구분 신호(RDWTB)가 로우 레벨이 됨으로써, 멀티 테스트 모드에 진입하지 않고, 복수의 데이터를 동시에 라이트 동작을 수행하게 된다. That is, the lead under test, the read write identification signal (RDWTB) is being at a high level, enters the multi-test mode, up, one for each of the word lines activated at the same time in the active operation during the read operation the mat and down mat when the data in the read operation can be sequentially, light test, by being the read light identification signal (RDWTB) is at a low level, without entering the multi-test mode, is to perform a write operation a plurality of data at the same time. 라이트 동작은 종래와 같이 수행할 수 있으며, 동시에 2 매트 내의 셀에 데이터를 기입하더라도 데이터의 충돌이 일어나지 않으므로, 멀티 테스트 모드에서 라이트 동작을 수행하는 것보다 더 테스트 시간을 단축시킬 수 있다. Write operation can be carried out as in the prior art, at the same time even though the write data to the cells in the mat 2, so the data collision occurs, it is possible to further shorten the test time than performing a write operation in a multi-test mode.

도 9는 본 발명이 적용된 반도체 집적 회로의 일 실시예이다. Figure 9 is one embodiment of a semiconductor integrated circuit to which the invention is applied.

도 9에 도시된 반도체 집적 회로는 복수의 매트(10) 및 복수의 비트라인 센스 앰프 어레이 블록(20), 복수의 입출력 스위칭부(30), 상기 멀티 모드 제어 신호 생성부(100), 상기 멀티 모드 디코더(200), 상기 매트 콘트롤부(300) 및 입출력 센스 앰프(40)로 구성된다. The semiconductor integrated circuit includes a plurality of mats (10) and a plurality of bit line sense amplifier array block 20, a plurality of input and output switching unit 30, the multi-mode control signal generator 100, the multi-shown in Figure 9 It consists of a mode decoder 200, the mat control unit 300, and an input and output sense amplifier 40.

상기 멀티 모드 제어 신호 생성부(100), 상기 멀티 모드 디코더(200) 및 상기 매트 콘트롤부(300)는 앞서 설명한 본 발명에 따른 구성과 동일하다. The multi-mode control signal generator 100, the multi-mode decoder 200, and controls the mat portion 300 is the same as that according to the present invention described above. 따라서, 본 발명에 따른 반도체 집적 회로(1000)의 출력인 상기 입출력 스위치 신호(iosw<0:M-1>), 상기 센스 앰프 인에이블 신호(SA_en<0:M-1>) 및 상기 워드라인 인에이블 신호(WL_en<0:M-1>)를 입력받아 상기 입출력 스위칭부(30)는 상기 입출력 스위치 신호(iosw<0:M-1>)에 따라 턴온된다. Therefore, the output of the output switch signal (iosw <0: M-1>) of the semiconductor integrated circuit 1000 according to the present invention, the sense amplifier enable signal (SA_en <0: M-1>) and the word line the enable signal (WL_en <0: M-1>) to the input receiving the input and output switching unit 30 switches the input and output signals: are turned on according to (iosw <0 M-1>). 상기 매트 내의 워드라인은 상기 워드라인 인에이블 신호(WL_en<0:M-1>)에 따라 활성화된다. Word lines in the mat is the enable signal and the word line: is activated in accordance with (WL_en <0 M-1>). 상기 비트라인 센스 앰프(20)는 상기 센스 앰프 인에이블 신호(SA_en<0:M-1>)에 따라 활성화된다. Said bit line sense amplifier 20 is the enable signal, the sense amplifier: is activated in accordance with (SA_en <0 M-1>).

도 10은 도 4에 도시된 상기 업 매트 콘트롤부(310) 및 상기 다운 매트 콘트롤부(320)의 블록도이다. 10 is a block diagram of the up mat control unit 310 and the down mat control unit 320 shown in Fig.

상기 업 매트 콘트롤부(310)는 제1 업 매트 콘트롤부(311) 내지 제3 업 매트 콘트롤부(313)를 포함한다. The mat-up control unit 310 comprises a first mat-up control unit 311 to the third mat-up control unit 313. 상기 제1 업 매트 콘트롤부(311)는 상기 멀티 매트 선택 신호(msb<0:M/2-1>) 및 상기 소정의 어드레스 신호(pxadd<0:l>)를 입력받아 상기 워드라인 인에이블 신호(WL_en<0:M/2-1>)를 출력한다. The first mat-up control unit 311 the multi-mat selection signal (msb <0: M / 2-1>): the word line enable receiving the signal and the predetermined address (pxadd <l 0>) and outputs: (WL_en <M / 2-1 0>) signal. 상기 제2 업 매트 콘트롤 부(312)는 상기 멀티 매트 선택 신호(msb<0:M/2-1>)를 입력받아 상기 센스 앰프 인에이블 신호(SA_en<0:M/2-1>)를 출력한다. A: (SA_en <M / 2-1 0>): the second up mat control unit 312 is the multi-mat selection signal (msb <0 M / 2-1>) enable signal of the sense amplifier receives the outputs. 상기 제3 업 매트 콘트롤부(313)는 상기 멀티 매트 선택 신호(msb<0:M/2-1>) 및 상기 업 매트 입출력 스위치 제어 신호(iosw_en_up)를 입력받아 상기 입출력 스위치 신호(iosw<0:M/2-1>)를 출력한다. Said third mat-up control unit 313 the multi-mat selection signal (msb <0: M / 2-1>) and receiving the up mat output switch control signal (iosw_en_up) the input and output switch signal (iosw <0 : outputs the M / 2-1>).

상기 다운 매트 콘트롤부(320)는 제1 다운 매트 콘트롤부(321) 내지 제3 다운 매트 콘트롤부(323)를 포함한다. The mat down control section 320 comprises a first mat down control unit 321 to the third-down mat control unit 323. 상기 제1 다운 매트 콘트롤부(321)는 상기 멀티 매트 선택 신호(msb<M/2:M-1>) 및 상기 소정의 어드레스 신호(pxadd<0:l>)를 입력받아 상기 워드라인 인에이블 신호(WL_en<M/2:M-1>)를 출력한다. The first down mat control unit 321 is the multi-mat selection signal (msb <M / 2: M-1>) and the predetermined address signal (pxadd <0: l>) the word line enable receiving the and outputs: (WL_en <M-1 M / 2>) signal. 상기 제2 다운 매트 콘트롤부(322)는 상기 멀티 매트 선택 신호(msb<M/2:M-1>)를 입력받아 상기 센스 앰프 인에이블 신호(SA_en<M/2:M-1>)를 출력한다. The second down mat control unit 322 is the multi-mat selection signal to:: (SA_en <M-1 M / 2>) (msb <M / 2 M-1>) to the input receiving the sense amplifier enable signal outputs. 상기 제3 다운 매트 콘트롤부(323)는 상기 멀티 매트 선택 신호(msb<M/2:M-1>) 및 상기 다운 매트 입출력 스위치 제어 신호(iosw_en_dn)를 입력받아 상기 입출력 스위치 신호(iosw<M/2:M-1>)를 출력한다. The third-down mat control unit 323 selects the multi-matte signal (msb <M / 2: M-1>) and the output switch receiving the down mat output switch control signal (iosw_en_dn) signal (iosw <M / 2 and outputs the M-1>).

도 11은 도 10에 도시된 상기 제3 업 매트 콘트롤부(313) 및 상기 제3 다운 매트 콘트롤부(323)의 상세 회로도이다. Figure 11 is a detailed circuit diagram of a third mat-up control unit 313 and the third-down mat control unit 323 shown in Fig.

상기 제3 업매트 콘트롤부(313)는 제1 낸드 게이트(ND1) 및 제1 인버터(IV1) 내지 제3 인버터(IV3)를 포함하여 상기 입출력 스위치 신호(iosw<0:M/2-1>)를 출력할 수 있다. It said third mat-up control unit 313 includes a first NAND gate (ND1) and the first inverter (IV1) to the third inverter (IV3) and the output switch signal (iosw <0: M / 2-1> including ) can output. 상기 제1 인버터(IV1)는 상기 멀티 매트 선택 신호(msb<0:M/2-1>)를 입력받아 반전시킨다. The first inverter (IV1) is the multi-mat selection signal inverts receives the (msb <0 M / 2-1>). 상기 제1 낸드 게이트(ND1)는 상기 업 매트 입출력 스위치 제어 신호(iosw_en_up) 및 상기 제1 인버터(IV1)의 출력을 입력받아 연산한다. It said first NAND gate (ND1) is calculated by receiving the output of the up mat output switch control signal (iosw_en_up) and the first inverter (IV1). 상 기 제2 인버터(IV2)는 상기 제1 낸드 게이트(ND1)의 출력을 입력받아 반전시킨다. The group the second inverter (IV2) inverts receives the output of the first NAND gate (ND1). 상기 제3 인버터(IV3)는 상기 제2 인버터(IV2)의 출력을 입력받아 반전시켜 업 매트들에 해당하는 입출력 스위치 신호(iosw<0:M/2-1>)를 출력한다. It said third inverter (IV3) is received by inverting the output of the second inverter (IV2) output a switch signal corresponding to the up mat: outputs (iosw <0 M / 2-1>). 상기 업 매트 입출력 스위치 제어 신호(iosw_en_up)가 로우 레벨이 되면, 상기 멀티 매트 선택 신호(msb<0:M/2-1>)에 무관하게 업 매트들에 해당하는 입출력 스위치 신호(iosw<0:M/2-1>)는 하이 레벨로 고정되고, 상기 상기 업 매트 입출력 스위치 제어 신호(iosw_en_up)가 하이 레벨이 되면, 상기 멀티 매트 선택 신호(msb<0:M/2-1>)가 하이 레벨이 되면 업 매트들에 해당하는 입출력 스위치 신호(iosw<0:M/2-1>는 하이 레벨이 되고, 상기 멀티 매트 선택 신호(msb<0:M/2-1>)가 로우 레벨이 되면 업 매트들에 해당하는 입출력 스위치 신호(iosw<0:M/2-1>는 로우 레벨이 된다. When the up mat output switch control signal (iosw_en_up) is at a low level, the multi-mat selection signal (msb <0: M / 2-1>) independently of switch input and output signals (iosw corresponding to up mat to <0: M / 2-1>) is fixed to the high level, when the mat is the up input and output switch control signal (iosw_en_up) is at a high level, the multi-mat selection signal (msb <0: M / 2-1>) is high When the switch signal level output corresponding to the up mat (iosw <0: M / 2-1> is at a high level, the multi-mat selection signal (msb <0: M / 2-1>) is at a low level When the input switch signal corresponding to the up mat (iosw <0: M / 2-1> is at a low level.

또한, 상기 제3 다운매트 콘트롤부(323)는 제2 낸드 게이트(ND2) 및 제4 인버터(IV4) 내지 제6 인버터(IV6)를 포함하여 상기 입출력 스위치 신호(iosw<M/2: M-1>)를 출력할 수 있다. Further, the third-down mat control unit 323 is a second NAND gate (ND2) and a fourth inverter (IV4) to sixth inverter (IV6) the input and output switch signal (iosw <M / 2, including: M- 1>) may be output. 상기 제4 인버터(IV4)는 상기 멀티 매트 선택 신호(msb<M/2:M-1>)를 입력받아 반전시킨다. It said fourth inverter (IV4) is the multi-mat selection signal inverts receives the (msb <M / 2 M-1>). 상기 제2 낸드 게이트(ND2)는 상기 다운 매트 입출력 스위치 제어 신호(iosw_en_dn) 및 상기 제4 인버터(IV4)의 출력을 입력받아 연산한다. It said second NAND gate (ND2) is calculated by receiving an output of the down mat output switch control signal (iosw_en_dn) and said fourth inverter (IV4). 상기 제5 인버터(IV5)는 상기 제2 낸드 게이트(ND2)의 출력을 입력받아 반전시킨다. It said fifth inverter (IV5) inverts receives the output of the second NAND gate (ND2). 상기 제6 인버터(IV6)는 상기 제5 인버터(IV5)의 출력을 입력받아 반전시켜 다운 매트들에 해당하는 입출력 스위치 신호(iosw<M/2: M-1>)를 출력한다. The sixth inverter (IV6) is input and output the switch signal corresponding to the fifth inverter (IV5) was reverse-down mat for receiving the output of: outputs (iosw <M / 2 M-1>). 상기 제3 다운매트 콘트롤부(323) 또한 상기 제3 업 매트 콘트롤부(313)와 같이, 상기 다운 매트 입출력 스위치 제어 신호(iosw_en_dn) 및 상기 멀티 매트 선 택 신호(msb<M/2:M-1>)에 따라 다운 매트에 해당하는 입출력 스위치 신호(iosw<M/2: M-1>)가 활성화 또는 비활성화된다. Said third mat-down control unit 323 also controls the third-up as in the mat 313, the mat-down input and output switch control signal (iosw_en_dn) and the multi-mat selection signal (msb <M / 2: M- 1>) signal input and output switches (iosw <M / 2 that corresponds to the down mat according to: the M-1>) is enabled or disabled.

또한, 본 실시예는 동시에 2개의 매트가 활성화되어 테스트되는 경우로 설명하였지만, 2개 이상의 매트가 동시에 활성화되어 테스트되는 경우도 가능하다. In addition, the present embodiment is explained in the case that at the same time two mat is active testing, it is possible in some cases, two or more mats that are activated is tested at the same time.

즉, 본 발명에 따른 반도체 집적 회로는 2개의 매트를 동시에 활성화시키는 경우 테스트 시간은 2분의 1로 감소될 수 있으며, 4개의 매트를 동시에 활성화시키는 경우 테스트 시간은 4분의 1로 감소될 수 있다. In other words, the semiconductor integrated circuit according to the invention when activating the two mats at the same time test time can be reduced to one half, a test time when activating the four mats at the same time can be reduced to one-fourth have.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. Thus, persons skilled in the art will appreciate that the present invention without changing the technical spirit or essential features may be embodied in other specific forms.

그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. Therefore, the embodiment described in the above examples should be understood as illustrative and not be limiting in all aspects. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다. The scope of the invention is intended to be included within the scope of the above description becomes than indicated by the claims, which will be described later, the spirit and scope, and all such modifications as derived from the equivalent concept of the appended claims the invention do.

도 1은 종래 기술에 따른 반도체 집적 회로의 블록도, Figure 1 is a block diagram of a semiconductor integrated circuit according to the prior art,

도 2는 도 1에 도시된 반도체 집적 회로의 데이터 라인들을 포함하는 상세 회로도, A detailed circuit diagram 2 comprises a data line of the semiconductor integrated circuit shown in Figure 1,

도 3은 도 1 및 도 2에 도시된 반도체 집적 회로의 타이밍도, Figure 3 is a timing chart of the semiconductor integrated circuit shown in Figs. 1 and 2,

도 4는 본 발명에 따른 반도체 집적 회로의 블록도, 4 is a block diagram of a semiconductor integrated circuit according to the invention,

도 5는 도 4에 도시된 멀티 리드 신호 생성부의 상세 회로도, 5 is a multi-lead signal generation portion detailed circuit diagram shown in Figure 4,

도 6은 도 4에 도시된 입출력 스위치 제어 신호 생성부의 상세 회로도, 6 is an input switch control signal generation portion detailed circuit diagram shown in Figure 4,

도 7은 도 4에 도시된 매트 선택 디코더의 상세 회로도, 7 is a detailed circuit diagram of a mat selection decoder shown in Figure 4,

도 8은 도 4 내지 도 7에 도시된 본 발명에 따른 반도체 집적 회로의 타이밍도, Figure 8 is a timing chart of the semiconductor integrated circuit according to the invention shown in figures 4 to 7,

도 9는 본 발명을 적용한 반도체 집적 회로의 블록도, Figure 9 is a block diagram of a semiconductor integrated circuit according to the present invention,

도 10은 도 4에 도시된 업 매트 콘트롤부 및 다운 매트 콘트롤부의 블록도, Figure 10 is a mat-up control unit and the down control block portion mat shown in Figure 4,

도 11은 도 10에 도시된 제3 업 매트 콘트롤부 및 제3 다운 매트 콘트롤부의 상세 회로도이다. Figure 11 is a third mat-up control unit and third control unit down mat detailed circuit diagram shown in Fig.

<도면의 주요 부분에 대한 부호 설명> <Reference Numerals [>

10 : 매트 20 : 비트라인 센스 앰프 어레이 블록 10: Matt. 20: a bit line sense amplifier array blocks

30 : 입출력 스위칭부 40 : 입출력 센스 앰프 30: O switching unit 40: input and output sense amplifier

50 : 로우 디코더 70 : 프리차징부 50: the row decoder 70: precharging unit

100 : 멀티 모드 제어 신호 생성부 110 : 멀티 리드 신호 생성부 100: multi-mode control signal generation section 110: Multi-lead signal generator

120 : 입출력 스위치 제어 신호 생성부 200 : 멀티 모드 디코더 120: input and output switch control signal generation section 200: multi-mode decoder

210 : 매트 선택 디코더 220 : 어드레스 디코더 210: mat select decoder 220: address decoder

221 : 매트 블록 프리 디코더 300 : 매트 콘트롤러 221: Mat Block predecoder 300: mat controller

310 : 업 매트 콘트롤부 320 : 다운 매트 콘트롤부 310: up mat control unit 320: Part-down mat control

311~313 : 제1 업 매트 콘트롤부 내지 제3 업 매트 콘트롤부 311 ~ 313: the first mat-up control unit to the third mat-up control unit

321~323 : 제2 다운 매트 콘트롤부 내지 제3 다운 매트 콘트롤부 321 ~ 323: the second control unit to the third down-down mat mat control unit

Claims (35)

  1. 멀티 테스트 모드 신호 및 리드 라이트 구분 신호에 따라 업다운매트들 내 입출력 스위치들을 제어하는 업다운매트 입출력 스위치 제어 신호의 활성화 여부를 제어하는 멀티 모드 제어 신호 생성부; Multi-test mode signal and the read write identification signal up-down mat within the mat up-down input and output switch control generates a multi-mode control signal for controlling whether or not the activation of the signal input-output unit for controlling the switch in accordance with;
    멀티 테스트 모드 액티브 라이트 신호에 따라 복수의 매트를 동시에 활성화시키기 위한 멀티 매트 선택 신호를 출력하는 멀티 모드 디코더; A multi-mode decoder for outputting a selection signal for activating a multi-mat a plurality of mats at the same time according to the multi-test mode active write signal; And
    상기 업다운매트 입출력 스위치 제어 신호 및 상기 멀티 매트 선택 신호에 따라 워드라인 및 입출력 스위치를 인에이블시키는 매트 콘트롤러를 포함하는 반도체 집적 회로. A semiconductor integrated circuit including a mat controller to enable the word lines and the input and output switch in accordance with the up-down mat output switch control signal and the multi-mat selection signal.
  2. 제 1 항에 있어서, According to claim 1,
    상기 멀티 모드 제어 신호 생성부는, The multi-mode control signal generator comprises:
    상기 멀티 테스트 모드 신호가 인에이블되고 상기 리드 라이트 구분 신호가 제1 레벨이 되면, 업다운 매트 정보 어드레스에 응답하여 상기 업다운매트 입출력 스위치 제어 신호인 업매트 입출력 스위치 제어 신호와 다운매트 입출력 스위치 제어 신호 중 하나의 신호를 인에이블시키고, Wherein the multi-test mode signal is enabled and of the read write identification signal is when the first level, in response to the up-down mat information address the up-down mat output switch control signal is the up mat output switch control signal and the down mat output switch control signal and enable one of the signal,
    상기 리드 라이트 구분 신호가 제2 레벨이 되면, 상기 업다운 매트 정보 어드레스에 무관하게 상기 업매트 입출력 스위치 제어 신호 및 상기 다운매트 입출력 스위치 제어 신호를 둘다 인에이블시키는 것을 특징으로 하는 반도체 집적 회로. The semiconductor integrated circuit of the lead when the write identification signal is the second level, the up-down mat address information independently of the up-down mat output switch control signal and the output mat switch with the control signal characterized by both enabled.
  3. 제 1 항에 있어서, According to claim 1,
    상기 멀티 모드 디코더는, The multi-mode decoder,
    상기 멀티 테스트 모드 액티브 라이트 신호가 활성화되면, 로우 어드레스에 해당하는 업매트들 중 하나의 매트를 제어하는 멀티 매트 선택 신호와 다운매트들 중 하나의 매트를 제어하는 멀티 매트 선택 신호를 동시에 활성화시키는 것을 특징으로 하는 반도체 집적 회로. That that if the above multi-test mode active write signal active, the multi-mat selection signal that controls the one mat of the multi-mat selected for controlling a mat of up corresponding to the row address matte signal and the down mat active simultaneously the semiconductor integrated circuit according to claim.
  4. 제 2 항에 있어서, 3. The method of claim 2,
    상기 멀티 모드 제어 신호 생성부는, The multi-mode control signal generator comprises:
    상기 업다운 매트 정보 어드레스 및 액티브 신호를 입력받아 상기 리드 라이트 구분 신호, 상기 멀티 테스트 모드 신호 및 칼럼 펄스 인에이블 신호에 의해 제어되어 상기 업다운매트 입출력 스위치 제어 신호를 출력하는 것을 특징으로 하는 반도체 집적 회로. The up-down receiving the mat information address and the activating signal is controlled by the enable signal the read write identification signal, the multi-test mode signal and the column pulse semiconductor integrated circuit, characterized in that for outputting the up-down mat output switch control signal.
  5. 제 3 항에 있어서, 4. The method of claim 3,
    상기 멀티 모드 디코더는, The multi-mode decoder,
    상기 멀티 테스트 모드 액티브 라이트 신호에 따라 상기 로우 어드레스를 입력받아 디코딩하여 상기 멀티 매트 선택 신호 및 소정의 어드레스 신호를 출력하는 것을 특징으로 하는 반도체 집적 회로. Depending on the multi test mode active write signal to the semiconductor integrated circuit characterized in that it decodes receiving the row address and outputting the multi-mat selection signal and a predetermined address signal.
  6. 제 1 항에 있어서, According to claim 1,
    상기 업다운매트 입출력 스위치 제어 신호는 업매트 입출력 스위치 제어 신호 및 다운매트 입출력 스위치 제어 신호를 포함하고, The up-down mat output switch control signals comprises a matte-up input and output switch control signal and the down mat output switch control signal,
    상기 매트 콘트롤러는, The mat controller,
    상기 업매트 입출력 스위치 제어 신호 및 상기 멀티 매트 선택 신호에 따라 상기 업매트 중 한 매트내의 입출력 스위치를 인에이블 시키는 신호를 출력하는 업매트 콘트롤부; Up mat control unit for outputting a signal to enable the input and output switches in the mats of the up-mat according to the up mat output switch control signal and the multi-mat selection signal; And
    상기 다운매트 입출력 스위치 제어 신호 및 상기 멀티 매트 선택 신호에 따라 상기 다운매트 중 한 매트내의 입출력 스위치를 인에이블 시키는 신호를 출력하는 다운매트 콘트롤부를 포함하는 반도체 집적 회로. The down mat output switch control signal, and a semiconductor integrated circuit including a mat-down control for outputting a signal to enable the input and output switches in the mats of the down-mat in accordance with the multi-mat selection signal.
  7. 제 6 항에 있어서, 7. The method of claim 6,
    상기 업매트 콘트롤부는, The mat-up control unit includes:
    상기 업매트 중 하나의 매트 내의 워드라인을 인에이블 시키는 워드라인 인에이블 신호 및 업 매트 중 하나의 매트 내의 센스 앰프를 인에이블 시키는 센스 앰프 인에이블 신호를 출력하는 것을 특징으로 하는 반도체 집적 회로. A semiconductor integrated circuit, characterized in that for outputting a sense amplifier enable signal for enabling the sense amplifier in one of the up mat to enable the word line enable signal and the word line-up mat in a mat of the mat.
  8. 제 6 항에 있어서, 7. The method of claim 6,
    상기 다운매트 콘트롤부는, The down mat control unit
    상기 다운매트 중 하나의 매트 내의 워드라인을 인에이블 시키는 워드라인 인에이블 신호 및 다운 매트 중 하나의 매트 내의 센스 앰프를 인에이블 시키는 센스 앰프 인에이블 신호를 출력하는 것을 특징으로 하는 반도체 집적 회로. A semiconductor integrated circuit, characterized in that for outputting a sense amplifier enable signal for enabling the sense amplifier in one of said mat down the word line to enable the word lines in one of the mat mat mat down and the enable signal.
  9. 제 4 항에 있어서, 5. The method of claim 4,
    상기 멀티 모드 제어 신호 생성부는, The multi-mode control signal generator comprises:
    상기 리드 라이트 구분 신호, 상기 멀티 테스트 모드 신호 및 상기 칼럼 펄스 인에이블 신호를 입력받아 멀티 리드 신호를 출력하는 멀티 리드 신호 생성부; The read write identification signal, the multi-test mode signal and the multi-read signal generator for outputting the multi-lead signal receiving the column enable pulse signal; And
    상기 업다운 매트 정보 어드레스 신호 및 상기 액티브 신호에 따라 상기 멀티 리드 신호를 입력받아 상기 업다운 매트 입출력 스위치 제어 신호를 출력하는 입출력 스위치 제어 신호 생성부를 포함하는 반도체 집적 회로. In response to the up-down mat information address signal and the active signal receiving the multi-read signal input semiconductor integrated circuit including a switch control signal generator to output the up-down mat output switch control signal.
  10. 제 9 항에 있어서, 10. The method of claim 9,
    상기 멀티 리드 신호 생성부는, The multi-read signal generator comprises:
    상기 칼럼 펄스 인에이블 신호가 인에이블되면 인에이블된 상기 멀티 리드 신호를 출력하는 것을 특징으로 하는 반도체 집적 회로. A semiconductor integrated circuit, characterized in that the column pulse enable signal and outputting the multi-lead signal when the enable enable.
  11. 제 9 항에 있어서, 10. The method of claim 9,
    상기 멀티 리드 신호 생성부는,상기 멀티 테스트 모드 신호 및 상기 리드 라 이트 구분 신호가 인에이블되면, When generating the multi-read signal portion, it referred to the multi-test mode signal and the read-byte identification signal is enabled,
    상기 칼럼 펄스 인에이블 신호가 인에이블될 때 인에이블된 상기 멀티 리드 신호를 출력하고, And outputting the multi-lead signal enabled when the column pulse enable signal is enabled,
    상기 리드 라이트 구분 신호가 디스에이블되면, 디스에이블된 상기 멀티 리드 신호를 출력하는 것을 특징으로 하는 반도체 집적 회로. A semiconductor integrated circuit, characterized in that the lead identification signal light display, the display output enabled the multi-lead signal when enabled.
  12. 제 11 항에 있어서, 12. The method of claim 11,
    상기 멀티 리드 신호 생성부는, The multi-read signal generator comprises:
    상기 멀티 테스트 모드 신호 및 상기 리드 라이트 구분 신호를 입력받아 연산하는 제1 낸드 게이트부; A first NAND gate section for receiving the multi-operation the test mode signal and the read write identification signal;
    상기 제1 낸드 게이트부의 출력을 입력받아 반전시키는 반전 소자; Inverting device for inverting the first NAND gate receives the output portion;
    상기 반전 소자의 출력 및 상기 칼럼 펄스 인에이블 신호를 입력받아 연산하는 제2 낸드 게이트부; Part 2 of NAND gate for receiving the output operation and the column pulse enable signal of the inverting device;
    상기 제2 낸드 게이트부의 출력을 지연시키는 지연부; A delay unit for delaying the second NAND gate output portion; And
    상기 제2 낸드 게이트부의 출력 및 상기 지연부의 출력을 입력받아 연산하여 상기 멀티 리드 신호를 출력하는 제3 낸드 게이트부를 포함하는 반도체 집적 회로. A semiconductor integrated circuit comprising three NAND gate section for outputting the multi-lead signal in operation by receiving the second NAND gate and the output of the delay output portion.
  13. 제 9 항에 있어서, 10. The method of claim 9,
    상기 입출력 스위치 제어 신호 생성부는, The output switch control signal generator comprises:
    상기 액티브 신호 및 리프래시 신호를 입력받아 연산하는 액티브 구동부; Active driving unit for receiving the operation activating signal and leaf lash signal;
    업다운 매트 정보 어드레스 및 상기 멀티 리드 신호를 입력받아 연산하는 멀티 테스트 제어부; Up-down mat information address and a multi-test controller for operation receiving the multi-lead signal; And
    상기 액티브 구동부의 출력 및 상기 멀티 테스트 제어부의 출력을 입력받아 상기 업매트 입출력 스위치 제어 신호 및 상기 다운매트 입출력 스위치 제어 신호를 출력하는 출력부를 포함하는 반도체 집적 회로. A semiconductor integrated circuit including an output and receiving an output of the multi-test control unit of the active driving an output for outputting the up mat output switch control signal and the down mat output switch control signal.
  14. 제 13 항에 있어서, 14. The method of claim 13,
    상기 액티브 구동부는, The active drive unit,
    상기 리프래시 신호를 반전시키는 제1 인버터; A first inverter for inverting the leaf lash signal; And
    상기 액티브 신호 및 상기 제1 인버터의 출력을 입력받아 연산하는 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 집적 회로. The semiconductor integrated circuit comprises a NAND gate which receives the operation signal and the active output of the first inverter.
  15. 제 14 항에 있어서, 15. The method of claim 14,
    상기 멀티 테스트 제어부는, The multi-test controller,
    상기 업다운 매트 정보 어드레스를 입력받아 반전시키는 제2 인버터; A second inverter for inverting receiving the up-down mat information address;
    상기 멀티 리드 신호를 입력받아 반전시키는 제3 인버터; A third inverter for inverting receiving the multi-lead signal;
    상기 제2 인버터의 출력 및 상기 제3 인버터의 출력을 입력받아 연산하는 제1 노아 게이트; A first NOR gate for outputting and operation receives the output of the third inverter of the second inverter; And
    상기 업다운 매트 정보 어드레스 및 상기 제3 인버터의 출력을 입력받아 연산하는 제2 노아 게이트를 포함하는 것을 특징으로 하는 반도체 집적 회로. The semiconductor integrated circuit comprises a second NOR gate which receives the operation information, the up-down mat address and the output of the third inverter.
  16. 제 15 항에 있어서, 16. The method of claim 15,
    상기 출력부는, The output unit,
    상기 제1 노아 게이트의 출력 및 상기 제2 노아 게이트의 출력을 입력받아 연산하는 복수의 노아 게이트를 포함하는 것을 특징으로 하는 반도체 집적 회로. The semiconductor integrated circuit comprises a plurality of NOR gate receiving the first input for calculating the output and the second output of the NOR gate of the NOR gate.
  17. 제 5 항에 있어서, 6. The method of claim 5,
    상기 멀티 모드 디코더는, The multi-mode decoder,
    상기 멀티 테스트 모드 액티브 라이트 신호에 따라 상기 로우 어드레스 중 매트 정보 어드레스를 입력받아 디코딩하여 상기 멀티 매트 선택 신호를 출력하는 매트 선택 디코더; Mat select decoder for decoding address information receives the mat of the row address and outputting the multi-mat selection signal according to the multi-test mode active write signal; And
    상기 액티브 신호에 따라 상기 로우 어드레스 중 상기 매트 정보 어드레스를 제외한 어드레스를 입력받아 디코딩하여 소정의 어드레스 신호를 출력하는 어드레스 디코더를 포함하는 반도체 집적 회로. In response to the activating signal to the semiconductor integrated circuit includes an address decoder for decoding the row address received from the address input excluding the mat information address output a predetermined address signal.
  18. 제 17 항에 있어서, 18. The method of claim 17,
    상기 매트 선택 디코더는, Said mat selection decoder,
    상기 매트 정보 어드레스 중 상기 업다운 매트 정보 어드레스를 제외한 어드레스를 프리디코딩하여 프리디코딩 신호를 출력하는 매트 블록 프리 디코더; Of the mat address information Mat Block predecoder for predecoding an address signal and outputting a pre-decoding, except for the up-down mat information address; And
    상기 멀티 테스트 모드 액티브 라이트 신호 및 상기 업다운 매트 정보 어드 레스에 따라 상기 프리디코딩 신호를 입력받아 디코딩하는 메인 디코더를 포함하는 것을 특징으로 하는 반도체 집적 회로. Depending on the multi test mode active write signal and the up-down mat information adjuster-less semiconductor integrated circuit comprising: a decoder for decoding the main receiving the predecoded signal.
  19. 제 18 항에 있어서, 19. The method of claim 18,
    상기 메인 디코더는, The main decoder,
    상기 멀티 테스트 모드 액티브 라이트 신호 및 상기 업다운 매트 정보 어드레스를 입력받아 업매트 제어 신호 및 다운매트 제어 신호를 출력하는 매트 제어부; The multi-test mode active write signal and a control unit for receiving the up-down mat mat mat information address outputs the up control signal and down control signal mat; And
    상기 프리디코딩 신호, 상기 업 매트 제어 신호 및 상기 다운매트 제어 신호를 입력받아 디코딩 신호를 출력하는 디코딩부를 포함하는 것을 특징으로 하는 반도체 집적 회로. The semiconductor integrated circuit receiving the predecoding signal, the up signal and the down control mat mat, characterized in that the control signal including a decoding and outputting a decoded signal.
  20. 제 19 항에 있어서, 20. The method of claim 19,
    상기 매트 제어부는, The mat controller,
    멀티 테스트 모드 시, 업매트가 선택됨에 따라 인에이블된 업매트 제어 신호를 출력하는 업매트 제어부; When multi-test mode, the control unit for up-up mat mat mat outputs the up control signal enabled as selected; And
    상기 멀티 테스트 모드 시, 다운매트가 선택됨에 따라 인에이블된 다운매트 제어 신호를 출력하는 다운매트 제어부를 포함하는 것을 특징으로 하는 반도체 집적 회로. A semiconductor integrated circuit comprising: a mat-down control to enable the output a control signal down mat as when the multi-test mode, the down mat is selected.
  21. 제 20 항에 있어서, 21. The method of claim 20,
    상기 업매트 제어부는, The mat-up control unit,
    상기 멀티 테스트 모드 액티브 라이트 신호를 입력받아 반전시키는 제1 인버터; A first inverter for inverting receiving the multi-test mode active write signal; And
    상기 제1 인버터의 출력과 상기 업다운 매트 정보 어드레스를 입력받아 연산하여 상기 업매트 제어 신호를 출력하는 제1 낸드 게이트부를 포함하는 것을 특징으로 하는 반도체 집적 회로. The semiconductor integrated circuit characterized in that it comprises the operation receives the output of the up-down mat information address of said first inverter first NAND gate section for outputting the control signal up mat.
  22. 제 21 항에 있어서, 22. The method of claim 21,
    상기 다운매트 제어부는, The mat down the control unit,
    상기 멀티 테스트 모드 액티브 라이트 신호 및 상기 업다운 매트 정보 어드레스를 입력받아 연산하여 상기 다운매트 제어 신호를 출력하는 노아 게이트부를 포함하는 것을 특징으로 하는 반도체 집적 회로. A semiconductor integrated circuit comprising NOR gate section for outputting the control signal on the down mat operation receiving the multi-test mode active write signal and the up-down mat information address.
  23. 제 20 항에 있어서, 21. The method of claim 20,
    상기 디코딩부는, It said decoding section,
    상기 업매트 제어 신호 및 상기 프리디코딩 신호를 입력받아 업매트 선택 신호들을 출력하는 업매트 디코딩부; Up mat unit decoding and outputting the selected signal-up mat receiving the mat-up control signal and the predecoding signal; And
    상기 다운매트 제어 신호 및 상기 프리디코딩 신호를 입력받아 다운매트 선택 신호들을 출력하는 다운매트 디코딩부를 포함하는 것을 특징으로 하는 반도체 집적 회로. The mat down control signal, and the semiconductor integrated circuit characterized by comprising: a down mat decoding and outputting the down mat selection signal receiving the predecoded signal.
  24. 제 23 항에 있어서, 24. The method of claim 23,
    상기 업매트 디코딩부는, The up mat decoding part,
    상기 업매트 제어 신호가 인에이블되면, 상기 업매트에 속한 프리디코딩 신호를 디코딩 신호로 출력하는 것을 특징으로 하는 반도체 집적 회로. When the mat-up control signal is enabled, the semiconductor integrated circuit, characterized in that for outputting a pre-decoding signal belongs to the up mat to a decoding signal.
  25. 제 23 항에 있어서, 24. The method of claim 23,
    상기 다운매트 디코딩부는, The down mat decoding part,
    상기 다운매트 제어 신호가 인에이블되면, 상기 다운매트에 속한 프리디코딩 신호를 디코딩 신호로 출력하는 것을 특징으로 하는 반도체 집적 회로. When the mat down control signal is enabled, the semiconductor integrated circuit, characterized in that for outputting a pre-decoding signals belonging to the mat down to the decoded signal.
  26. 제 24 항에 있어서, 25. The method of claim 24,
    상기 업매트 디코딩부는, The up mat decoding part,
    상기 프리디코딩 신호 중 상기 업매트에 속한 프리디코딩 신호를 각각 입력받고, 상기 업매트 제어 신호를 입력받아 연산하는 복수의 낸드 게이트; A plurality of NAND gates of the pre-decode signal being respectively input a pre-decoded signal belongs to the up mat, the operation receiving the mat-up control signal; And
    상기 복수의 낸드 게이트의 출력을 각각 입력받아 반전시켜 상기 디코딩 신호를 출력하는 복수의 인버터를 포함하는 것을 특징으로 하는 반도체 집적 회로. By inverting each receive the output of the plurality of the NAND gate semiconductor integrated circuit comprising a plurality of inverters for outputting the decoded signal.
  27. 제 25 항에 있어서, 26. The method of claim 25,
    상기 다운매트 디코딩부는, The down mat decoding part,
    상기 프리디코딩 신호 중 상기 다운매트에 속한 프리디코딩 신호를 각각 입력받고, 상기 다운매트 제어 신호를 입력받아 연산하는 복수의 낸드 게이트; The pre plurality of NAND gates each receiving input of the decoding signal pre-decoding signals that belong to the down mat, the operation receiving the mat-down control signal; And
    상기 복수의 낸드 게이트의 출력을 각각 입력받아 반전시켜 상기 디코딩 신호를 출력하는 복수의 인버터를 포함하는 것을 특징으로 하는 반도체 집적 회로. By inverting each receive the output of the plurality of the NAND gate semiconductor integrated circuit comprising a plurality of inverters for outputting the decoded signal.
  28. 업매트들 중 하나 이상의 매트 및 다운매트들 중 하나 이상의 매트 내의 워드라인 및 센스 앰프를 동시에 활성화시키는 단계; Activating a word line and a sense amplifier up in at least one mat of the mat and at least one mat of the mat down at the same time;
    멀티 테스트 모드 신호, 리드 라이트 구분 신호 및 업다운 매트 정보 어드레스에 따라 업 매트 입출력 스위치 제어 신호 및 다운 매트 입출력 스위치 제어 신호의 활성화 여부를 제어하는 단계; Controlling the activation of the up and down mat mat output switch control signal input and output switch control signal according to the multi-test mode signal, the read write identification signal, and the up-down mat information address; And
    상기 업 매트 입출력 스위치 제어 신호 및 상기 다운 매트 입출력 제어 신호에 따라 입출력 스위치가 활성화되고, 해당 매트 내의 데이터를 리드 또는 라이트 하는 단계를 포함하는 반도체 집적 회로의 멀티 테스트 방법. Multi-test method for a semiconductor integrated circuit comprising: an input or output switch is activated in response to the input and output up mat switch control signal and the down mat output control signal, the read or write data within the mat.
  29. 제 28 항에 있어서, 29. The method of claim 28,
    상기 업 매트 입출력 스위치 제어 신호 및 상기 다운 매트 입출력 스위치 제어 신호의 활성화 여부를 제어하는 단계는, Controlling the activation of the up mat output switch control signal and the down mat output switch control signal,
    상기 멀티 테스트 모드 신호 및 상기 리드 라이트 구분 신호가 인에이블되면, And if the multi-test mode signal and the read write enable identification signal,
    상기 업다운 매트 정보 어드레스가 제1 레벨이 됨에 따라 상기 업매트 입출력 스위치 제어 신호를 활성화시키고, 상기 다운매트 입출력 스위치 제어 신호를 비활성화시키는 단계; Step of the up-down mat information address is active for the up mat output switch control signal as the first level and, deactivating the down mat input switch control signal; And
    상기 업다운 매트 정보 어드레스가 제2 레벨이 됨에 따라 상기 업매트 입출력 스위치 제어 신호를 비활성화시키고, 상기 다운 매트 입출력 스위치 제어 신호를 활성화시키는 단계를 포함하는 반도체 집적 회로의 멀티 테스트 방법. The up-down mat information address is disabled, the input and output up mat switch control signal and as a second level, the multi-test method for a semiconductor integrated circuit including the step of activating the down mat output switch control signal.
  30. 제 28 항에 있어서, 29. The method of claim 28,
    상기 해당 매트 내의 데이터를 리드 또는 라이트 하는 단계는, The method comprising a read or write the data in the corresponding mat,
    상기 업매트 입출력 스위치 제어 신호가 활성화되면 상기 업매트들 중 하나의 매트 내의 데이터를 리드 또는 라이트하고, 상기 활성화된 다운 매트 입출력 스위치 제어 신호가 활성화되면 상기 다운매트들 중 하나의 매트내의 데이터를 리드 또는 라이트하는 것을 특징으로 하는 반도체 집적 회로의 멀티 테스트 방법. When the up mat output switch control signal is activated, the up mat to read or write data in a single mat of, and the activation is down when the mat output switch control signal is activated, the lead data in the one of the mats of the above-down mat or multi-test method for a semiconductor integrated circuit is characterized in that light.
  31. 제 28 항에 있어서, 29. The method of claim 28,
    상기 업매트들 중 하나 이상의 매트 및 상기 다운매트들 중 하나 이상의 매트 내의 워드라인 및 센스 앰프를 동시에 활성화시키는 단계는, Comprising at least one of said mat and up at the same time activate the word line and the sense amplifier in one or more of said mat down mat,
    로우 어드레스를 입력받아 프리디코딩하여 프리디코딩 신호를 출력하는 단계; Comprising the steps of pre-decoding by receiving a row address pre-decoding output signal;
    멀티 테스트 모드 액티브 라이트 신호 및 상기 업다운 매트 정보 어드레스에 따라 인에이블된 업 매트 제어 신호 및 인에이블된 다운 매트 제어 신호를 출력하는 단계; And outputting the multi-test mode and an active write signal of the up control signal and an enable enable mat mat down control signal according to the up-down mat information address;
    상기 인에이블된 업 매트 제어 신호 및 상기 인에이블된 다운 매트 제어 신호를 입력받아 상기 프리디코딩 신호를 상기 업 매트 및 상기 다운 매트마다 디코딩 신호로 출력하는 단계; Further comprising: receiving the cost of the mat-up control signal and the enable enable mat down control signal and outputs the pre-decoded signals to the decoded signal for each of said mat and up-down mat; And
    상기 디코딩 신호에 따라 상기 업매트들 또는 상기 다운매트들 내의 워드라인이 활성화되는 단계; Step in which a word line within the mat in the up or the down mats activated according to the decoded signal;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 멀티 테스트 방법. Multi-test method for a semiconductor integrated circuit, comprising a step of including.
  32. 제 29 항에 있어서, 30. The method of claim 29,
    상기 업 매트 입출력 스위치 제어 신호를 활성화시키고, 상기 다운 매트 입출력 스위치 제어 신호를 비활성화시키는 단계는, Activating the up mat output switch control signal and, deactivating the down mat output switch control signal,
    상기 멀티 테스트 모드 신호가 인에이블됨에 따라 인에이블된 칼럼 펄스 인에이블 신호를 입력받아 인에이블된 멀티 리드 신호를 출력하는 단계; And outputting an enable signal take the multi-lead multi-test mode signal is the enable input to the enabled column pulse enable signal as; And
    상기 인에이블된 멀티 리드 신호 및 상기 제1 레벨의 업다운 매트 정보 어드레스를 입력받아 상기 업 매트 입출력 스위치 제어 신호를 활성화시키고, 상기 다운 매트 입출력 스위치 제어 신호를 비활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로의 멀티 테스트 방법. Receives the enabled multi-lead signal and the up-down mat information address of the first-level semiconductor comprising the step of activating the up mat output switch control signal and, deactivating the down mat output switch control signal multi-test method for an integrated circuit.
  33. 제 30 항에 있어서, 31. The method of claim 30,
    상기 해당 매트 내의 데이터를 리드 또는 라이트 하는 단계는, The method comprising a read or write the data in the corresponding mat,
    상기 활성화된 업 매트 입출력 스위치 제어 신호를 입력받아 업 매트 입출력 스위치를 턴온시켜, 로컬 입출력 라인과 세그먼트 입출력 라인끼리 데이터를 전송하는 것을 특징으로 하는 반도체 집적 회로의 멀티 테스트 방법. Multi-test method for a semiconductor integrated circuit, characterized in that receiving the active-up mat output switch control signal turns on the output switch-up mat, the local input and output transmission line and the segment line between input and output data.
  34. 제 28 항에 있어서, 29. The method of claim 28,
    상기 업 매트 입출력 스위치 제어 신호 및 상기 다운 매트 입출력 스위치 제어 신호의 활성화 여부를 제어하는 단계는, Controlling the activation of the up mat output switch control signal and the down mat output switch control signal,
    상기 리드 라이트 구분 신호가 디스에이블되면 상기 업매트 입출력 스위치 제어 신호 및 상기 다운매트 입출력 스위치 제어 신호를 둘다 활성화시키는 것을 특징으로 하는 반도체 집적 회로의 멀티 테스트 방법. If the read identification signal light are disabled multi-test method for a semiconductor integrated circuit, comprising a step of activating both the input and output up mat switch control signal and the down mat output switch control signal.
  35. 제 34 항에 있어서, 35. The method of claim 34,
    상기 해당 매트 내의 데이터를 리드 또는 라이트 하는 단계는, The method comprising a read or write the data in the corresponding mat,
    상기 활성화된 업매트 입출력 스위치 제어 신호에 따라 상기 업매트들 및 상기 다운매트들 내의 데이터를 동시에 라이트하는 단계를 포함하는 반도체 집적 회로의 멀티 테스트 방법. Multi-test method for a semiconductor integrated circuit including the step of writing the data in the uplink of said mat and said mat down at the same time in accordance with the activated-up mat output switch control signal.
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