KR100913306B1 - Method Of Forming Mo Thin Film Pattern And Method Of Manufacturing Thin Film Transistor Of Liquid Crystal Display Device Using The Same - Google Patents

Method Of Forming Mo Thin Film Pattern And Method Of Manufacturing Thin Film Transistor Of Liquid Crystal Display Device Using The Same Download PDF

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Abstract

식각 특성이 우수한 Mo 박막 패턴의 형성 방법 및 이를 이용한 액정 표시 장치의 박막 트랜지스터 기판의 제조방법이 개시되어 있다. The method of forming a thin film pattern having excellent etching characteristics Mo and a method for manufacturing a thin film transistor substrate of a liquid crystal display device using the same are disclosed. 먼저, 80∼150℃의 온도 범위에서, 12,000∼16,000 Watts 범위의 파워를 인가하고, 증착 속도는 100∼120 Å/초 범위로 Mo를 증착하여 Mo 박막을 형성하도록 한다. First, in a temperature range of 80~150 ℃, is the power of 12,000~16,000 Watts range, the deposition rate to deposit a Mo 100~120 Å / sec range, so as to form a Mo thin film. 다음에, 형성되는 Mo 박막을 식각하여 Mo 박막 패턴을 형성하도록 한다. Next, by etching the Mo thin film to be formed and to form a Mo thin film pattern. 형성되는 Mo 박막 패턴은 잔사나 얼룩이 없고 이중막의 막간 단차도 생성되지 않을 뿐만 아니라 깨끗한 패턴으로 제조된다. Mo thin film pattern to be formed is made not only does not stain Sanaa glass film double interval step is not generated in a clean pattern. 따라서, 이러한 증착 조건에 따라 증착되고 식각된 Mo 박막 패턴을 액정 표시 장치용 박막 트랜지스터 기판의 제조시에 적용하면 결함이 감소되고 품질이 향상된 기판을 제조할 수 있다. Thus, application of a Mo thin film pattern deposited and etched in accordance with such deposition conditions and in the manufacture of a TFT array panel for a liquid crystal display device is reduced and the defect can be produced with improved quality substrate.

Description

몰리브덴 박막 패턴의 형성 방법 및 이를 이용한 액정 표시 장치의 박막 트랜지스터 기판의 제조방법{Method Of Forming Mo Thin Film Pattern And Method Of Manufacturing Thin Film Transistor Of Liquid Crystal Display Device Using The Same} Forming a molybdenum film pattern method and method of manufacturing a TFT substrate of a liquid crystal display device using the same {Method Of Forming Mo Thin Film Pattern And Method Of Manufacturing Thin Film Transistor Of Liquid Crystal Display Device Using The Same}

도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판이고, 1 is a liquid crystal display thin film transistor substrate according to the first embodiment of the present invention,

도 2는 도 1의 Ⅱ-Ⅱ 선에 대한 단면도이고, 2 is a cross-sectional view of a Ⅱ-Ⅱ line of Figure 1,

도 3 내지 6은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판을 제조하는 중간 과정을 그 공정 순서에 따라 도시한 단면도이고, A middle course of 3 to 6 to prepare a liquid crystal display thin film transistor substrate for a device according to the first embodiment of the present invention and a sectional view in accordance with the process order,

도 7a 내지 7c는 비교예에 따라 증착된 Mo 박막의 식각 특성을 나타내는 사진 도면이고, Fig. 7a to 7c is a picture diagram showing the etching characteristics of the Mo thin film deposited according to the comparative example,

도 8a 내지 8c는 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 공정중에서 증착된 Mo 박막의 식각 특성을 나타내는 사진 도면이고, And Figures 8a to 8c is a photograph view showing the etching characteristics of the Mo thin film deposition from the process of manufacturing the TFT array panel for an LCD according to a first embodiment of the present invention,

도 9는 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 9 is a layout view of a TFT array panel for an LCD according to a second embodiment of the present invention,

도 10 및 도 11은 각각 도 9의 VII-VII' 선 및 IX-IX'선에 대한 단면도이고, And 10 and 11 are cross-sectional view of a VII-VII 'and Line IX-IX' line of Fig. 9, respectively,

도 12a 및 12b 내지 도 19a 및 19b는 각각 도 10 및 도 11에 나타난 박막 트랜지스터 기판의 제조 공정을 나타내는 단면도이다. Figure 12a and 12b through 19a and 19b are cross-sectional views showing steps of manufacturing the TFT array panel shown in Figs. 10 and 11, respectively.

도 20은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 배치도이고, FIG 20 is a layout view of a TFT array panel according to a third embodiment of the present invention,

도 21은 도 20에 도시한 박막 트랜지스터 기판을 절단선 XIX-XIX'을 따라 나타낸 단면도이고, And Figure 21 is a sectional view showing along the XIX-XIX 'line cutting the TFT array panel shown in Figure 20,

도 22 내지 29는 도21에 나타난 박막 트랜지스터 기판의 제조 공정을 설명하기 위한 단면도이다. 22 to 29 are cross-sectional views for illustrating the process of manufacturing the TFT array panel shown in Fig.

본 발명은 Mo 박막 패턴의 형성 방법 및 이를 이용한 액정 표시 장치의 박막 트랜지스터 기판의 제조 방법에 관한 것으로서, 상세하게는 새로운 증착 조건을 적용하는 것에 의해 식각 특성을 개선하여 양호한 품질의 Mo 박막 패턴을 형성하는 방법 및 이를 이용한 액정 표시 장치의 박막 트랜지스터 기판의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a TFT substrate of the method of forming a Mo thin film pattern, and a liquid crystal display device using the same, particularly to form a Mo thin film pattern of a good quality by improving the etching characteristics by applying a new deposition conditions a method of producing a method and a thin film transistor substrate of a liquid crystal display device using the same.

일반적으로 표시 장치는 전기적인 신호를 시각 영상으로 변환시켜 인간이 직접 정보를 인식할 수 있도록 하는데 사용되는 전기 광학적인 장치이다. In general, display devices can convert an electrical signal into a visual image of the electro-optical device that is used to allow a person to recognize the information directly. 이러한 표시 장치중 액정 표시 장치는 전계를 인가하여 액정 분자의 배열을 변화시켜 액정의 광학적 성질을 이용하는 표시 장치이다. The display device of a liquid crystal display device is by applying an electric field changes the arrangement of liquid crystal molecules in a display device using the optical properties of the liquid crystal.

한편, 박막 트랜지스터가 대형 표시 기판에 이용될 때 신호의 지연이나 이미 지의 깜박거림을 방지하기 위해서는 게이트 저항이 작아야 한다. On the other hand, in order to prevent the thin film transistor it is backlash delays or fingers already flashing signal as used in a large display substrate must be small gate resistance. 작은 저항과 큰 전도도를 가지는 금속에는 알루미늄이나 알루미늄 합금 등과 같은 물질을 사용하는 것이 일반적이다. Metal having a small resistance and conductivity, the large, it is common to use a material such as aluminum or an aluminum alloy. 그러나 알루미늄 또는 알루미늄 합금을 사용하는 경우에는 양극 산화 공정을 부가하여 알루미늄의 약한 물리적인 특성을 보강할 필요가 있다. However, when using aluminum or an aluminum alloy, it is necessary to reinforce the weak physical properties of the aluminum in addition to the anodization process. 또한 끝단부에서 ITO를 사용하여 알루미늄을 보강하는 경우 알루미늄 또는 알루미늄 합금과 ITO의 접촉 특성이 좋지 않아 다른 금속을 개재하여야 하는 문제점이 있다. In addition, to reinforce the aluminum using the ITO in the end portion there is a problem that because the contact properties of the aluminum or aluminum alloy and the ITO to be bad via the other metal.

한편, 크롬은 저항은 다소 크지만 비정질 규소 및 ITO와의 저항성 접촉이 알루미늄 보다 우수하기 때문에 데이터선으로 주로 사용된다. On the other hand, Cr is a resistance is mainly used only slightly greater to the data line, because the ohmic contact between the amorphous silicon and ITO for superior to aluminum. 그러나 크롬막은 패터닝할 때 감광막과의 강한 접착성으로 인하여 크롬막의 경사 각도가 거의 90°에 이르는 패턴이 형성된다. However, when chromium film is patterned due to the strong adhesion of the photosensitive film and the chromium film, the tilt angle is formed with a pattern of nearly 90 °. 이에 따라 그 위에 형성되는 보호막과 ITO막도 수직에 가까운 경사 각도를 가지게 되어 막들이 취약한 구조를 가지게 된다. Thus, it is possible to have the tilt angle close to the protective film and the ITO film is also formed on the vertical that will have the films are fragile structure. 또한 크롬막은 증착 두께에 따른 응력을 제어하기가 어렵기 때문에 좁은 폭으로 두껍게 형성하여 배선의 저항을 낮추는 데는 한계가 있다. There is also a limit to lower the resistance of the wiring to form a thicker narrower, since it is difficult to control the stress of the chromium film deposition thickness.

그리고 구리의 경우는 기판이나 절연막과의 접착력이 떨어지고 자연 산화가 쉽게 일어나는 결점이 있다. And in the case of copper it is poor in adhesion between the substrate and the insulation film has a drawback that the natural oxidation easily occurs. 따라서 몰리브덴과 같은 금속이 최근 많이 사용되고 있다. Therefore, a metal such as molybdenum is used a lot in recent years. 배선으로서 Mo를 적용하는 경우에는 재료의 물성 자체에 기인하는 비저항의 감소로 인하여 저항 감소가 가능하다. For the application of Mo as the wiring, it is possible that due to the decrease in specific resistance caused by the physical properties of the material itself, the resistance decreases.

결국 표시 장치의 배선으로는 15μΩcm 이하의 낮은 비저항을 가지는 알루미늄, 알루미늄 합금, 몰리브덴, 구리 등과 같은 물질이 적합하다. After the wiring of a display device is suitable for a material such as aluminum, aluminum alloy, molybdenum, and copper having a low specific resistance of less than 15μΩcm. 한편, 배선은 외부로부터 신호를 받거나 외부로 신호를 전달하기 위한 끝단을 가지고 있어야 한다. On the other hand, the wiring should receive the signal from the outside has an end for transmitting signals to the outside. 끝단용 물질은 일정 수준 이하의 비저항을 가지는 것은 물론이지만 그보다도 산화가 잘되지 않아야 하며 제조 과정에서 쉽게 단선이 발생하지 않아야 한다. Preparations for the end is not having a resistivity of less than a certain level, of course, but also not to be well oxidized, and should not be easily broken during the manufacturing process. 알루미늄과 알루미늄 합금은 비저항이 매우 낮으나 끝단용 물질로는 적합하지 않다. Aluminum and aluminum alloys are not suitable as the material for the specific resistance is very low, but the end. 이와는 달리 크롬, 탄탈륨, 티타늄, 몰리브덴 및 그 합금 등과 같은 물질은 끝단용으로는 적합하나 알루미늄에 비하여 비저항이 크다. In contrast, materials such as chromium, tantalum, titanium, molybdenum and their alloys is greater than the specific resistance is in a suitable aluminum for the ends. 따라서 배선을 만들 때는 두가지 특성을 모두 가진 금속을 사용하거나 저저항을 가지는 도전막과 끝단용 도전막을 사용하여 저항이 낮으면서도 끝단으로 사용할 수 있도록 한다. Thus eumyeonseodo When creating a wire using a metal having all of the two characteristics, or the resistance is low, by using the conductive film and the conductive film for the edge having a low resistance and to serve as end.

또한 배선을 다층막으로 하는 경우에는 하나의 식각 조건하에서 다층의 도전막을 동시에 식각하되 완만한 경사각을 가지는 테이퍼 형태로 가공한다. In addition, if the wiring in the multilayer film is to processed into a tapered shape having a moderate inclination angle, but the multi-layer conductive film is etched at the same time under one of the etching conditions. 이를 위해서는 동일한 식각 조건에 대하여 하부막으로 갈수록 순차적으로 식각비가 작은 도전막을 선택하여 약 20∼70°범위의 테이퍼 각도를 가도록 하는 것이 바람직하다. To do this, it is preferable that the lower layer toward the selected film sequentially etch ratio less challenging for the same etching conditions gets a taper angle of about 20~70 ° range.

이러한 다층의 도전막은 표시 장치에서 주사 신호를 인가하는 게이트선 또는 데이터 신호를 인가하는 데이터선으로 사용할 수 있다. A gate line or a data signal for applying a scan signal in the conductive layer of this multi-layer display can be used as a data line to be applied.

본 발명의 목적은 상기한 최근의 요구에 부응한 것으로서, 금속 배선 재료로서 주목받는 Mo 막이 형성 공정의 조건에 따라 식각시 상이한 결과를 나타낸다는 것에 주목하여, 식각에 용이한 Mo 박막을 형성할 수 있는 최적 조건을 제공하고 이러한 조건에 따라 제조되는 Mo 박막의 패턴 형성 방법을 제공하고자 하는 것이다. An object of the present invention is to note that is as a response to the request of the recently, film Mo receiving attention as a metal wiring material represents a different result when etching according to the condition of the forming process, to form an easy-Mo film on etched which it is intended to provide the optimal conditions to provide a pattern forming method of the Mo thin film prepared according to these conditions.

본 발명의 다른 목적은 상기한 Mo 박막 패턴을 채용하는 것에 의해 최적의 식각 특성이 얻어지고 후속 공정에서의 불량 발생이 감소될 수 있는 액정 표시 장 치용 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다. Another object of the invention is to provide a method of manufacturing a liquid crystal display to reformation thin film transistor substrate that has optimum etch properties by adopting the above-described Mo thin film pattern can be obtained and reduces the defects in the subsequent step.

상기 목적을 달성하기 위하여 본 발명에서는 80∼150℃의 온도 범위에서, 12,000∼16,000 Watts 범위의 파워를 인가하고, 증착 속도는 100∼120 Å/초 범위로 Mo를 증착하여 Mo 박막을 형성하는 단계 및 형성되는 Mo 박막을 식각하는 단계를 포함하는 Mo 박막 패턴의 형성 방법을 제공한다. In the present invention, in order to attain the object to the temperature range of 80~150 ℃, is the power of 12,000~16,000 Watts range, the deposition rate to deposit a Mo 100~120 Å / second range, forming a Mo thin film and a Mo thin film to be formed and provides a method of forming a Mo thin film pattern, comprising the step of etching.

특히 상기 Mo 박막의 형성은 매엽식으로 수행되는 것이 바람직하며 상기 Mo 박막의 형성시 타겟의 사이즈는 144±10 x 660±10 (mm x mm) 범위인 것이 바람직하게 적용된다. In particular, the formation of the Mo film is preferably carried out in a single wafer, and the size of the target when forming the Mo thin film was 144 ± 10 x 660 ± 10 (mm x mm) to the range is preferably applied.

상기 식각 단계는 인산/질산/초산/안정화제를 포함하는 식각액을 사용하여 수행하도록 한다. The etch step may be performed by using the etching solution containing phosphoric acid / nitric acid / acetic acid / stabilizer.

상기한 본 발명의 다른 목적은 The other object of the present invention

기판상에 제1 게이트 배선층 및 80∼150℃의 온도 범위에서, 12,000∼16,000 Watts 범위의 파워를 인가하고, 증착 속도는 100∼120 Å/초 범위로 Mo를 증착하여 제2 게이트 배선층을 형성하는 단계; In the first gate wiring and a temperature range of 80~150 ℃ on a substrate, and applying a power of 12,000~16,000 Watts range, the deposition rate of forming a second gate wiring layer by depositing Mo as 100~120 Å / sec range step;

상기 제1 및 제2 게이트 배선층을 식각하여 게이트선, 게이트 끝단 및 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계; Forming a gate pattern including the first and the gate line, the gate end and the gate electrode by etching the second gate wiring;

게이트 절연막을 적층하는 단계; Laminating a gate insulating film;

반도체층 패턴 및 저항성 접촉층 패턴을 형성하는 단계; Forming a semiconductor layer pattern and the ohmic contact layer pattern;

MoW 박막을 형성하고 패터닝하여 상기 게이트선과 교차하는 데이터선, 상기 데이터선과 연결되어 있는 데이터 끝단, 상기 데이터선과 연결되어 있으며 상기 게이트 전극에 인접하는 소스 전극 및 상기 게이트 전극에 대하여 상기 소스 전극의 맞은 편에 위치하는 드레인 전극을 포함하는 데이터 배선을 형성하는 단계; Forming a MoW thin film and the data line crossing the gate line is patterned, the data end that is connected to the data line, and is connected the data line and opposite the source electrode with respect to the source electrode and the gate electrode adjacent to the gate electrode forming a data line including a drain electrode which is located in;

보호막을 형성하는 단계; Forming a protective film;

상기 게이트 절연막과 함께 상기 보호막을 패터닝하여 상기 게이트선 끝단, 상기 데이터선 끝단 및 상기 드레인 전극을 각각 드러내는 접촉 구멍을 형성하는 단계; Forming a contact hole exposing the gate line end, the end of the data line and the drain electrode by patterning the protection film respectively with the gate insulating film;

투명 도전막을 적층하는 단계; Depositing a transparent conductive film; And

상기 투명 도전막을 식각하여 상기 게이트선 끝단, 상기 데이터선 끝단 및 상기 드레인 전극과 각각 연결되는 보조 게이트선 끝단, 보조 데이터선 끝단 및 화소 전극을 형성하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에 의해 달성된다. Of the liquid crystal display thin film transistor substrate comprising the step of: etching a film of the transparent conductive formed the gate line end, the data line end and the auxiliary gate line end, the auxiliary data line end and pixel electrodes which are respectively connected to the drain electrode It is achieved by the method for producing the same.

특히, 제1 게이트 배선층은 Al-Nd 층인 것이 바람직하며 상기 제2 게이트 배선층은 매엽식으로 형성되는 것이 바람직하다. In particular, the first gate wiring layer is preferably a layer Al-Nd, and it is preferable that the second gate wiring layer is formed in a single wafer.

상기한 본 발명의 다른 목적은 The other object of the present invention

기판상에 제1 게이트 배선층 및 80∼150℃의 온도 범위에서, 12,000∼16,000 Watts 범위의 파워를 인가하고, 증착 속도는 100∼120 Å/초 범위로 Mo를 증착하여 제2 게이트 배선층을 형성하는 단계; In the first gate wiring and a temperature range of 80~150 ℃ on a substrate, and applying a power of 12,000~16,000 Watts range, the deposition rate of forming a second gate wiring layer by depositing Mo as 100~120 Å / sec range step;

상기 제1 및 제2 게이트 배선층을 식각하여 게이트선, 게이트선 끝단 및 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계; Forming a gate pattern by etching the first and second gate wiring layer including the gate line, the gate line and the gate electrode end;

게이트 절연막을 적층하는 단계; Laminating a gate insulating film;

반도체층, 저항성 접촉층 및 MoW의 도전체층을 적층하는 단계; Laminating the conductive layer of the semiconductor layer, the ohmic contact layer and MoW;

제1 부분, 상기 제1 부분보다 두께가 두꺼운 제2 부분, 상기 제1 두께보다 두께가 얇은 제3 부분을 가지는 감광막 패턴을 형성하는 단계; The first portion, the second portion is thicker than the first portion, the small thickness than the said first thickness to form a photoresist pattern having a third portion;

상기 감광막 패턴을 사용하여 데이터선과 이와 연결된 데이터선 끝단, 소스 전극 및 드레인 전극을 포함하는 데이터 배선, 그리고 저항성 접촉층 패턴 및 반도체층 패턴을 형성하는 단계; Forming a data line, and the ohmic contact layer pattern and the semiconductor layer pattern including the photoresist pattern by using the data associated with this data line and the end line, a source electrode and a drain electrode;

보호막을 형성하는 단계; Forming a protective film;

상기 게이트 절연막과 함께 상기 보호막을 패터닝하여 상기 게이트선 끝단, 상기 데이터선 끝단 및 상기 드레인 전극을 각각 드러내는 접촉 구멍을 형성하는 단계; Forming a contact hole exposing the gate line end, the end of the data line and the drain electrode by patterning the protection film respectively with the gate insulating film;

투명 도전막을 적층하는 단계; Depositing a transparent conductive film; And

상기 투명 도전막을 식각하여, 상기 게이트선 끝단, 상기 데이터선 끝단 및 상기 드레인 전극과 각각 연결되는 보조 게이트선 끝단, 보조 데이터선 끝단 및 화소 전극을 형성하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에 의해서도 달성된다. By etching a film of the transparent conductive thin film transistor substrate for a liquid crystal display device including the step of forming the gate line end, the data line end and the auxiliary gate line end, the auxiliary data line end and pixel electrodes which are respectively connected to the drain electrode of it is achieved by the method for producing the same.

특히, 상기 제1 부분은 상기 소스 전극과 상기 드레인 전극 사이에 위치하도록 형성하고, 상기 제2 부분은 상기 데이터 배선 상부에 위치하도록 형성하는 것이 바람직하다. In particular, the first portion is formed so as to be positioned between the source electrode and the drain electrode, and the second section is preferably formed so as to be positioned on the upper data line.

상기한 본 발명의 다른 목적은 The other object of the present invention

절연 기판상에 MoW의 데이터선을 포함하는 데이터 배선을 형성하는 단계; Forming a data wire including a data line of MoW on an insulating substrate;

상기 기판 상부에 적, 녹, 청의 색필터를 형성하는 단계; Forming red, green, and blue color filters on the substrate;

버퍼 물질을 증착하여 상기 데이터 배선 및 상기 색필터를 덮는 버퍼층을 형성하는 단계; Depositing a buffer material to form the data line, the buffer layer overlying the color filter;

상기 버퍼층 상부에 제1 게이트 배선층 및 80∼150℃의 온도 범위에서, 12,000∼16,000 Watts 범위의 파워를 인가하고, 증착 속도는 100∼120 Å/초 범위로 Mo를 증착하여 제2 게이트 배선층을 형성하는 단계; Applying a temperature in the range of the first gate wiring and 80~150 ℃ on the buffer layer thereon, the power of 12,000~16,000 Watts range, the deposition rate to form a second gate wiring layer by depositing Mo as 100~120 Å / sec range the method comprising;

상기 제1 및 제2 게이트 배선층을 식각하여 게이트선 및 게이트 전극을 포함하는 게이트 배선을 형성하는 단계; A step of etching the first and second gate wiring layer to form a gate wire including a gate line and a gate electrode;

상기 게이트 배선을 덮는 게이트 절연막을 형성하는 단계; Forming a gate insulating film covering the gate wire;

상기 게이트 절연막상에 섬모양의 저항성 접촉층과 반도체층 패턴을 형성하는 동시에 상기 게이트 절연막과 상기 버퍼층에 상기 데이터선 일부를 드러내는 제1 접촉 구멍을 형성하는 단계; The method comprising at the same time of forming the gate insulating layer and the island-shaped ohmic contact layer and the semiconductor layer to form a pattern of a first contact hole exposing a part of the data line to the gate insulating film and the buffer layer;

상기 섬 모양의 저항성 접촉층 패턴상에 투명도전물질을 도포후 식각하여, 서로 분리되어 형성되어 있으며 동일한 층으로 만들어진 소스용 전극 및 드레인용 전극과, 상기 드레인용 전극과 연결된 화소 전극을 포함하는 화소 배선을 형성하는 단계; By etching and then a transparent conductive material on the ohmic contact layer pattern of the island-like coating, formed separately from one another, and pixels each including an electrode for the source produced in the same layer, and a drain electrode, and a pixel electrode connected with the drain electrode forming a wiring;

상기 소스용 전극과 상기 드레인용 전극의 사이에 위치하는 상기 저항성 접촉층 패턴의 노출 부분을 제거하여 상기 저항성 접촉층 패턴을 양쪽으로 분리하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에 의해서도 달성된다. A manufacturing method of a liquid crystal display thin film transistor substrate comprising the step of separating the ohmic contact layer patterns on both sides to remove the exposed portion of the ohmic contact layer pattern positioned between the for the source electrode and the drain electrode even it is achieved.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 박막 트랜지스터 기판 및 그 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. It will be described in detail so that the invention can be easily implemented by those of ordinary skill, in which with respect to the following, the thin film transistor substrate and a method of manufacturing the same according to an embodiment of the present invention with reference to the accompanying drawings. 기판의 제조 공정을 설명함에 있어서, Mo 박막의 증착 및 식각 부분은 구체적으로 기술하기로 하고 나머지 공정에 대해서는 통상의 공정 방법을 기재하기로 한다. In the following description of the manufacturing process of the substrate and to the deposition and etching part of the Mo film is made to technology specifically describes a conventional process method for the remaining process.

먼저, 도 1 및 도 2를 참고로 하여 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조에 대하여 상세히 설명한다. First, a detailed description of the structure of a TFT array panel for an LCD according to a first embodiment of the present invention with reference to Figs.

도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판이고, 도 2는 도 1에 도시한 박막 트랜지스터 기판의 Ⅱ-Ⅱ 선에 대한 단면도이다. 1 is a TFT array panel for an LCD according to a first embodiment of the present invention, Figure 2 is a cross-sectional view of a Ⅱ Ⅱ-line of the TFT array panel shown in Fig.

절연 기판(10) 위에 알루미늄 또는 알루미늄-에오듐(Al-Nd)과 같은 알루미늄 합금 등으로 이루어진 제1 게이트 배선층(221, 241, 261)과 몰리브덴으로 이루어진 제2 게이트 배선층(222, 242, 262)의 이중층으로 이루어진 게이트 배선이 형성되어 있다. An insulating substrate (10) on the aluminum or aluminum-eotaxin rhodium (Al-Nd) and a consisting of a first gate wiring (221, 241, 261) and the second gate wiring (222, 242, 262) made of molybdenum, such as an aluminum alloy, etc. there is a gate wiring made of a double layer is formed. 게이트 배선은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트선 끝단(24) 및 게이트선(22)에 연결되어 있는 박막 트랜지스터의 게이트 전극(26)을 포함한다. Gate wiring is associated at the end of the gate line 22, a gate line 22 extending in the horizontal direction receives applying a gate signal from the outside to the gate line end 24 and the gate line 22, which passes to the gate line a gate electrode 26 of the thin film transistor is connected.

기판(10) 위에는 질화 규소(SiN x ) 따위로 이루어진 게이트 절연막(30)이 게 이트 배선(22, 24, 26)을 덮고 있다. Above the substrate 10, covering the silicon nitride (SiN x), a gate insulating film 30, a gate wiring (22, 24, 26) consisting of the like.

게이트 전극(24)의 게이트 절연막(30) 상부에는 비정질 규소 등의 반도체로 이루어진 반도체층(40)이 섬 모양으로 형성되어 있으며, 반도체층(40)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 저항성 접촉층(54, 56)이 각각 형성되어 있다. A gate insulating film 30 of the gate electrode 24, the upper part and the semiconductor layer 40 made of a semiconductor such as amorphous silicon are formed in an island-shape, the upper portion of the semiconductor layer 40, the silicide or n-type impurity is doped to a high concentration ohmic contact layers (54, 56) made of a material of the n + hydrogenated amorphous silicon that is something is formed, respectively.

저항성 접촉층(54, 56) 및 게이트 절연막(30) 위에는 몰리브덴-텅스텐 합금막등으로 이루어진 데이터 배선층(62, 65, 66, 68)이 형성되어 있다. Ohmic contact layers (54, 56) and molybdenum formed on the gate insulating film 30 - data wiring layer (62, 65, 66, 68) made of a tungsten alloy film, etc. are formed. 데이터 배선(62, 65, 66, 68)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉층(54)의 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 있으며 외부로부터의 화상 신호를 인가받는 데이터선 끝단(68), 소스 전극(65)과 분리되어 있으며 게이트 전극(26)에 대하여 소스 전극(65)의 반대쪽 저항성 접촉층(56) 상부에 형성되어 있는 드레인 전극(66)을 포함한다. A data line (62, 65, 66, 68) are formed in the longitudinal direction of the gate line 22 and a branch of the data line 62, data line 62, to define a pixel across the ohmic contact layer 54 is connected to one end of the source, which is extended to the top electrode 65, data lines 62 and the data received is an image signal from the external wire end 68, it is separate from the source electrode 65 and the gate electrode (26 ), a drain electrode 66 is formed on the other side ohmic contact layer 56, the upper portion of the source electrode 65 with respect to. 데이터 배선(62, 65, 66, 68) 및 이들이 가리지 않는 반도체층(40) 상부에는 보호막(70)이 형성되어 있다. A data line (62, 65, 66, 68) and the semiconductor layer 40, it does not cover the top has a protective film 70 is formed.

보호막(70)에는 드레인 전극(66) 및 데이터선 끝단(68)을 각각 드러내는 접촉 구멍(76, 78)이 형성되어 있으며, 게이트 절연막(30)과 함께 게이트선 끝단(24)을 드러내는 접촉 구멍(74)이 형성되어 있다. Contact holes to expose the protective film 70, the drain electrode 66 and the data line end (68), each contact hole (76, 78) is formed to expose, and the gate insulating film 30, the gate line ends with 24 ( 74) it is formed. 이때, 끝단(24, 68)을 드러내는 접촉 구멍(74, 78)은 각을 가지거나 원형의 다양한 모양으로 형성될 수 있으며, 면적은 2mm×60㎛를 넘지 않으며, 0.5mm×15㎛ 이상인 것이 바람직하다. At this time, the ends (24, 68), the contact hole (74, 78) can be exposed to each of, or formed into various shapes of a circle, the area is not more than 2mm × 60㎛, preferably at least 0.5mm × 15㎛ Do.

보호막(70) 위에는 접촉 구멍(76)을 통하여 드레인 전극(66)과 전기적으로 연결되어 있으며 화소에 위치하는 화소 전극(82)이 형성되어 있다. The protective film 70 is formed on the via contact hole 76, the drain electrode 66, and electrically connected, and a pixel electrode 82 which is located in a pixel is formed. 또한, 보호막(70) 위에는 접촉 구멍(74, 78)을 통하여 각각 게이트선 끝단(24) 및 데이터선 끝단(68)과 연결되어 있는 보조 게이트선 끝단(86) 및 보조 데이터선 끝단(88)이 형성되어 있다. Further, the contact hole (74, 78), each gate line end 24 and the data line end (68) is associated with an auxiliary gate line end portion 86 and the auxiliary data line end in (88) through the above protection film 70 is It is formed. 여기서, 화소 전극(82)과 보조 게이트 및 데이터선 끝단(86, 88)은 ITO(indium tin oxide)로 이루어져 있다. Here, the pixel electrode 82 and the assist gate and the data line end (86, 88) is made up of ITO (indium tin oxide).

여기서, 화소 전극(82)은 도1 및 도 2에서 보는 바와 같이, 게이트선(22)과 중첩되어 유지 축전기를 이루며, 유지 용량이 부족한 경우에는 게이트 배선(22, 24, 26)과 동일한 층에 유지 용량용 배선을 추가할 수도 있다. Here, in the same layer as the pixel electrode 82 1 and as shown in Figure 2, the gate lines 22 and are overlapped forms a storage capacitor, if there is insufficient storage capacitor, the gate wiring 22, 24, 26 it is also possible to add the storage capacitor wiring.

또, 화소 전극(82)은 데이터선(62)과도 중첩하도록 형성하여 개구율을 극대화하고 있다. Further, the pixel electrode 82 is formed so as to overlap and maximize the aperture ratio and the transient data line (62). 이처럼 개구율을 극대화하기 위하여 화소 전극(82)을 데이터선(62)과 중첩시켜 형성하더라도 보호막(70)의 유전율이 낮기 때문에 이들 사이에서 형성되는 기생 용량은 문제가 되지 않을 정도로 작다. Thus, even if the pixel electrode 82 in order to maximize the rate of an opening formed by overlapping the data line 62 due to the lower dielectric constant of the protective film 70, the parasitic capacitance formed between them is small enough to not be a problem.

그러면, 이러한 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에 대하여 도 1 및 도 2와 도 3 내지 도 6을 참고로 하여 상세히 설명한다. Then, this invention with the first embodiment, the liquid crystal display thin film transistor FIG degrees with respect to the production method 1 and 2 and Figures 3 to 6 of the substrate according to the invention will be described in detail by reference.

먼저, 도 3에 도시한 바와 같이, 기판(10) 위에 물리 화학적 특성이 우수한 알루미늄 또는 알루미늄 합금을 증착하여 제1 게이트 배선층(221, 241, 261)을 적층하고, 저항이 작은 몰리브덴을 증착하여 제2 게이트 배선층(222, 242, 262)을 적층한 다음, 패터닝하여 게이트선(22), 게이트 전극(26) 및 게이트선 끝단(24)을 포함하는 가로 방향으로 뻗어 있는 게이트 배선을 형성한다. First, as shown in Figure 3, the substrate 10, the physical and chemical properties is deposited superior aluminum or an aluminum alloy over by stacking a first gate wiring (221, 241, 261), and the resistance is deposited a small molybdenum claim 2 by laminating a gate wiring (222, 242, 262) and then, to form a patterned gate line 22, a gate wire extending in a horizontal direction including the gate electrode 26 and the gate line end (24).

이 때, 상기 Mo 를 증착하기 위한 바람직한 조건은 다음 표 1에 나타난 바와 같다. At this time, the preferred conditions for depositing the Mo are as shown in Table 1. 타겟은 매엽식 방식으로 공급되어 증착이 이루어지게 된다. The target becomes the deposition is done is supplied with single-wafer system.

두께 (Å) Thickness (Å) 압력 (mTorr) Pressure (mTorr) 파워 (Watt) Power (Watt) 온도 (℃) Temperature (℃) 파워 (Watt) Power (Watt) 증착 속도 (Å/sec) The deposition rate (Å / sec) 스피드 {1scan=5.6s} Speed ​​{1scan = 5.6s} 타겟 사이즈 (mm x mm) Target Size (mm x mm) 2000 2000 3.15 3.15 2550 2550 100 100 14000 14000 111.11 111.11 6scan 6scan 144 x 660 144 x 660

그리고 상기 표 1에 나타난 조건에 따라 형성된 Mo 박막의 패터닝을 위한 식각 용액은 인산/질산/초산/안정화제 가 70%/2%/10.5%/3% 의 비율로 혼합된 용액을 사용하도록 한다. And an etching solution for patterning the Mo thin film formed in accordance with the conditions shown in Table 1 is specified, the use of the phosphoric acid / nitric acid / acetic acid / stabilizing agent mixed in a ratio of 70% / 2% / 10.5% / 3% solution. 게이트 이중막이 Mo 500Å/Al-Nd 2500Å 의 두께로 형성된 경우 35℃ 액에 글래스 전체를 담그고 70∼90초 동안 식각을 수행한 후 증류수로 세정하도록 한다. If the double gate film is formed to a thickness of 500Å Mo / Al-Nd 2500Å dipping entire glass to 35 ℃ liquid after performing the etching for 70-90 seconds to be washed with distilled water.

상술한 방법에 따라 Mo 박막을 증착하고 식각하여 얻어진 게이트 배선은 테이퍼 40∼50°로 잔사나 얼룩이 없이 깨끗하게 식각이 됨을 확인할 수 있었다. According to the method mentioned above the gate wiring it is obtained by depositing a Mo thin film, and etching was confirmed that the clean etching without stain glass Sanaa tapered 40~50 °.

다음, 도 4에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 비정질 규소로 이루어진 반도체층(40), 도핑된 비정질 규소층의 삼층막을 연속하여 적층하고, 반도체층(40)과 도핑된 비정질 규소층을 사진 식각하여 게이트 전극(24) 상부의 게이트 절연막(30) 위에 섬 모양의 반도체층(40)과 저항성 접촉층(55, 56)을 형성한다. Next, as shown in Fig. 4, the gate insulating film 30 consisting of silicon nitride, a semiconductor layer 40 consisting of amorphous silicon, and subsequently laminated three-layer film of doped amorphous silicon layer, the semiconductor layer 40 and doped the amorphous silicon layer to form a lithographic to the gate electrode 24 of the island-like on the top gate insulating film 30, semiconductor layer 40 and ohmic contact layer (55, 56).

다음, 도 5에 도시한 바와 같이, 몰리브덴-텅스텐 합금을 증착하여 데이터 배선층(65, 66, 68)을 적층하고 사진 식각하여 게이트선(22)과 교차하는 데이터선(62), 데이터선(62)과 연결되어 게이트 전극(26) 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)은 한쪽 끝에 연결되어 있는 데이터선 끝단(68) 및 소스 전극(64)과 분리되어 있으며 게이트 전극(26)을 중심으로 소스 전극(65)과 마주하는 드레인 전극(66)을 포함하는 데이터 배선을 형성한다. Next, as shown in Fig. 5, molybdenum-depositing a tungsten alloy data wiring layer (65, 66, 68) for laminating and photolithographic gate line 22 and data line 62, a data line (62 intersecting ) is connected is separated from the gate electrode 26, source and extending to the top electrode 65, data line 62 is a data line which is connected at one end 68 and the source electrode 64 and has a gate electrode ( 26) in the center to form a data line to a drain electrode 66 facing the source electrode 65 a. 데이터 패턴은 10 중량% 정도의 텅스텐이 함유되어 있는 몰리브덴-텅스텐 합금을 사용하는 것이 바람직하다. Pattern data is contained molybdenum tungsten of about 10% by weight - it is preferable to use a tungsten alloy.

이어, 데이터 배선(62, 65, 66, 68)으로 가리지 않는 도핑된 비정질 규소층 패턴을 식각하여 게이트 전극(26)을 중심으로 양쪽으로 분리시키는 한편, 양쪽의 도핑된 비정질 규소층(55, 56) 사이의 반도체층 패턴(40)을 노출시킨다. Then, the data line (62, 65, 66, 68) to the cover by etching the doped amorphous silicon layer pattern to separate the sides around the gate electrode 26. On the other hand, the amorphous silicon layer (55, 56 doped in both that ) to expose the semiconductor layer pattern 40 between. 이어, 노출된 반도체층(40)의 표면을 안정화시키기 위하여 산소 플라스마를 실시하는 것이 바람직하다. Next, it is preferable to carry out the oxygen plasma in order to stabilize the exposed surface of the semiconductor layer 40. 다음으로, 도 6에 나타난 바와 같은 보호막을 형성한다. Next, a protective film as it is shown in Fig.

이어, 사진 식각 공정으로 게이트 절연막(30)과 함께 보호막을 패터닝하여, 게이트선 끝단(24), 드레인 전극(66) 및 데이터선 끝단(68)을 드러내는 접촉 구멍(74, 76, 78)을 형성한다. Then, by patterning the protection film with the gate insulating film 30 by photolithography, the gate line end 24, a contact hole (74, 76, 78) to expose the drain electrode 66 and the data line end (68) to form do. 여기서, 접촉 구멍(74, 76, 78)은 각을 가지는 모양 또는 원형의 모양으로 형성할 수 있으며, 끝단(24, 68)을 드러내는 접촉 구멍(74, 78)의 면적은 2mm×60㎛를 넘지 않으며, 0.5mm×15㎛ 이상인 것이 바람직하다. Here, it is possible to form the shape of the shape having a circular or each contact hole (74, 76, 78), ends (24, 68) the area of ​​the contact hole (74, 78) is exposed to more than 2mm × 60㎛ not, is not less than 0.5mm × 15㎛.

다음, 마지막으로 도 1 및 2에 도시한 바와 같이, ITO막을 증착하고 사진 식각하여 제1 접촉 구멍(76)을 통하여 드레인 전극(66)과 연결되는 화소 전극(82)과 제2 및 제3 접촉 구멍(74, 78)을 통하여 게이트선 끝단(24) 및 데이터선 끝단(68)과 각각 연결되는 보조 게이트선 끝단(86) 및 보조 데이터선 끝단(88)을 형성한다. Then, finally, as shown in Figures 1 and 2, the pixel electrode 82 is deposited ITO film and photolithography to connect the drain electrode 66 through the first contact hole 76 and the second and third contact to form a hole (74, 78) end of the gate line 24 and data line end of the auxiliary gate line ends which are respectively connected to the 68, 86 and the auxiliary data line end (88) through. ITO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체는 질소를 이용하는 것이 바람직하다. Gas used in the pre-heating (pre-heating) process prior to laminating the ITO is preferable to use the nitrogen. 이는 접촉 구멍(74, 76, 78)을 통해 노출되어 있는 금속막(24, 66, 68)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다. This is to prevent the metal oxide film formed on top of the contact hole (74, 76, 78) a metal film (24, 66, 68) which is exposed through.

상기한 본 발명의 실시예에 따라 제조된 게이트 배선층과의 특성 비교를 위하여 다음 표 2에 나타난 바와 같은 조건에 의해 인-라인 방식으로 Mo 박막을 형성한 후 표 1에 나타난 조건으로 제조한 Mo 박막에 대한 식각 조건과 동일한 조건으로 식각하였다. A Mo thin film produced under the conditions shown in the formation of the Mo thin film with the line system after Table 1-in by the conditions as described for the characteristics compared with the gate wiring layer prepared according to an embodiment of the present invention shown in the following Table 2 It was etched under the same conditions as the etching conditions for the.

두께 (Å) Thickness (Å) 압력 (mTorr) Pressure (mTorr) 파워 (Watt) Power (Watt) 온도 (℃) Temperature (℃) 파워 (Watt) Power (Watt) 증착 속도 (Å/sec) The deposition rate (Å / sec) 스피드 {1scan=5.6s} Speed ​​{1scan = 5.6s} 타겟 사이즈 (mm x mm) Target Size (mm x mm) 2000 2000 3 3 2550 2550 50 50 3650 3650 41.67 41.67 180mm/분 180mm / min. 144 x 660 144 x 660

도 7a 내지 7c는 비교예에 따라 증착된 Mo 박막의 식각 특성을 나타내는 사진 도면이고, 도 8a 내지 8c는 본 발명의 상기한 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 공정중에서 증착된 Mo 박막의 식각 특성을 나타내는 사진 도면이다. Fig. 7a to 7c is a picture diagram showing the etching characteristics of the Mo thin film deposited according to a comparative example, Fig. 8a to 8c are deposited in a manufacturing process of a liquid crystal display thin film transistor substrate according to the above-described first embodiment of the present invention the Mo is a photographic view showing the etching characteristics of the thin film. 기판(10)상에는 제1 게이트 배선층 및 제2 게이트 배선층을 증착하고 난 후 식각하여 형성되는 제1 게이트 배선층 패턴(21) 및 제2 게이트 배선층 패턴(23)이 형성되어 있다. Substrate 10 has a first gate wiring and the second wiring layer pattern the first gate 21 and second gate wiring pattern 23 is deposited and etched to form a gate wiring is formed on the after.

도 7a는 종래의 조건에 따라 Mo 막을 증착하고 나서 EPD(end point detection) + 50% O/E(over etch) 조건으로 식각한 경우에 해당되고, 도 7b는 EPD + 75% O/E 조건으로 식각한 경우에 해당되고, 도 7c는 EPD + 100% O/E 조건으로 식각한 경우에 해당된다. Figure 7a is a Mo after depositing a film EPD (end point detection) + 50% O / E (over etch) and corresponds to the case of etching conditions, Figure 7b EPD + 75% O / E conditions in accordance with conventional conditions, and corresponds to the case of etching, Figure 7c corresponds to the case of etching the EPD + 100% O / E conditions. 도면에서, 특히, 상부층이 완전히 식각되지 않고 남아서 불 량 발생의 요인이 됨을 확인할 수 있다. In the drawings, in particular, remains without the top layer is not completely etched can be seen that a factor of occurrence bad. 이러한 현상은 과식각 시간이 늘어날수록 더욱 심해져서 도 7a 보다 도 7b가, 도 7b 보다 도 7c가 더욱 심하다는 것을 확인할 수 있다. This phenomenon can be seen that each time the purifying is also 7b than Fig. 7a so more severe the more the increase, the more severe than Figure 7c Figure 7b. 이와 같은 테이퍼 프로파일이 불량하면 후단 공정의 진행시 스텝 커버리지 문제가 발생하여 데이터 오픈 불량이 야기되는 것이다. With this tapered profile defects, such that this data will open defect caused to progress during the subsequent step is the step coverage problem.

한편 도 8a는 본 발명의 조건에 따라 Mo막을 증착하고 나서 EPD(end point detection) + 50% O/E(over etch) 조건으로 식각한 경우에 해당되고, 도 8b는 EPD + 75% O/E 조건으로 식각한 경우에 해당되고, 도 8c는 EPD + 100% O/E 조건으로 식각한 경우에 해당된다. In Figure 8a is applicable in the case of Mo deposited film according to the conditions of the present invention, and then etching the EPD (end point detection) + 50% O / E (over etch) conditions, Figure 8b EPD + 75% O / E and it corresponds to the case where the etching condition, Figure 8c is applicable in the case of etching the EPD + 100% O / E conditions. 도면에서 본 발명의 증착 조건에 따라 형성된 Mo 막은 하부층과 상부층간의 차이없이 완만한 테이퍼 각도를 이루도록 식각되며, 과식각 시간이 늘어나더라도 아무런 영향이 없이 양호한 프로파일이 유지됨을 확인할 수 있다. In the drawing is etched to achieve a gentle taper angle without any difference between the lower layer and the upper layer formed of Mo film depending on the deposition conditions of the present invention, the purifying can be found a good profile is maintained without any effect even increases each time.

이러한 방법은 앞에서 설명한 바와 같이, 5매의 마스크를 이용하는 제조 방법에 적용할 수 있지만, 4매 마스크를 이용하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에서도 동일하게 적용할 수 있다. This method, as described above, can be applied to the manufacturing method using a mask of 5 frames, but can be equally applicable in the method of manufacturing the liquid crystal display device using the thin film transistor substrate for the four pieces of the mask. 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다. In reference to the drawings and will be described in detail.

먼저, 도 9 내지 도 11을 참고로 하여 본 발명의 실시예에 따른 4매 마스크를 이용하여 완성된 액정 표시 장치용 박막 트랜지스터 기판의 단위 화소 구조에 대하여 상세히 설명한다. First, a detailed description of the unit pixel structure of the TFT substrate for a liquid crystal display device of FIG completed using four pieces of the mask according to an embodiment of the present invention to a 9 to 11 as a reference.

도 9는 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 10 및 도 11은 각각 도 9에 도시한 박막 트랜지스터 기판을 VIII-VIII' 선 및 IX-IX' 선에 대한 단면도이다. 9 is a layout view of a TFT array panel for an LCD according to a second embodiment of the present invention, Figure 10 and Figure 11 is a VIII-VIII 'lines and IX-IX' the TFT array panel shown in Figure 9, each line a cross-sectional view of.

먼저, 절연 기판(10) 위에 제1 실시예와 동일하게 알루미늄 또는 알루미늄-네오듐 합금 등으로 이루어진 제1 게이트 배선층(221, 241, 261)과 몰리브덴으로 이루어진 제2 게이트 배선층(222, 242, 262)의 이중층으로 이루어진 게이트 배선이 형성되어 있다. First, the insulating substrate 10 on the first embodiment and the same aluminum or aluminum-to made a first gate wiring (221, 241, 261) and a consisting of a second gate wiring (222, 242, 262 molybdenum neodymium alloy, ) and a gate wiring are formed of a double layer consisting of a. 게이트 배선은 게이트선(22), 게이트선 끝단(24) 및 게이트 전극(26)을 포함한다. Gate wire includes a gate line 22, the gate line end 24 and the gate electrode 26.

기판(10) 위에는 게이트선(22)과 평행하게 유지 전극선(28)이 형성되어 있다. Substrate 10, there are in parallel with the gate line 22 is maintained electrode line 28 is formed. 유지 전극선(28) 역시 제1 게이트 배선층(281)과 제2 게이트 배선층(282)의 이중층으로 이루어져 있다. Maintaining electrode line 28, too, it consists of a double layer of the first gate wiring 281 and the second gate wiring (282). 유지 전극선(28)은 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(68)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 후술할 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다. Maintaining electrode line 28 constitutes the storage capacitor to be overlapped with the pixel electrode 82 and connected to the storage capacitor conductors 68, which will be described later improve the charge retention ability of pixel below the pixel electrode 82 to the gate line If there is enough holding capacity resulting from the superposition of 22 it may not be formed. 유지 전극선(28)에는 상부 기판의 공통 전극과 동일한 전압이 인가되는 것이 보통이다. Maintaining electrode line 28 is provided is usually applied to the same voltage as the common electrode of the upper substrate.

게이트 배선(22, 24, 26) 및 유지 전극선(28) 위에는 질화 규소(SiN x ) 따위로 이루어진 게이트 절연막(30)이 형성되어 게이트 배선(22, 24, 26, 28)을 덮고 있다. Covering the gate wire (22, 24, 26) and maintaining electrode line 28, the silicon nitride (SiN x), a gate insulating film 30 consisting etc. is formed on the gate wiring (22, 24, 26, 28) on top.

게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체 패턴(42, 48)이 형성되어 있으며, 반도체 패턴(42, 48) 위에는 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(55, 56, 58)이 형성되어 있다. A gate insulating film 30 above and the hydrogenated amorphous silicon (hydrogenated amorphous silicon) semiconductor semiconductor pattern consisting of something (42, 48) is formed, the n-type impurity of phosphorus (P) formed on the semiconductor pattern (42, 48), etc. a high concentration the ohmic contact layer (ohmic contact layer) pattern, or an intermediate layer pattern (55, 56, 58) made of amorphous silicon which is doped with something is formed.

저항성 접촉층 패턴(55, 56, 58) 위에는 몰리브덴-텅스텐 합금막으로 이루어진 데이터 배선층(62, 64, 65, 66, 68)이 형성되어 있다. Ohmic contact layer pattern (55, 56, 58) formed on the molybdenum-data wiring layer made of a tungsten alloy film (62, 64, 65, 66, 68) are formed. 데이터 배선은 세로 방향으로 형성되어 있는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터선 끝단(68), 그리고 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65)으로 이루어진 데이터선부(62, 68, 65)를 포함하며, 또한 데이터선부(62, 68, 65)와 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부(C)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)과 유지 전극선(28) 위에 위치하고 있는 유지 축전기용 도전체 패턴(64)도 포함한다. The data line is the data line is formed in the longitudinal direction (62), connected to one end of the data line 62 is branched in the thin film of the data received is an image signal from the external wire end (68), and the data line 62 It includes a data line portion (62, 68, 65) consisting of a source electrode 65 of the transistor, and the data line portion is separated from the (62, 68, 65) and the channel portion (C) of the gate electrode 26 or the thin film transistor to about comprises also located above the drain electrode 66 and the sustain electrode lines 28 of the thin-film transistor the storage capacitor conductors 64 in which is located on the opposite side of the source electrode 65. 유지 전극선(28)을 형성하지 않을 경우 유지 축전기용 도전체 패턴(64) 또한 형성하지 않는다. When not forming the sustain electrode line 28, the storage capacitor conductors 64 also do not form.

접촉층 패턴(55, 56, 58)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 완전히 동일한 형태를 가진다. Contact layer pattern (55, 56, 58) serves to lower the contact resistance of the lower portion of the semiconductor pattern (42, 48) and the upper portion of the data line (62, 64, 65, 66, 68), and the data line have the completely same shape as the (62, 64, 65, 66, 68). 즉, 데이터선부 중간층 패턴(55)은 데이터선부(62, 68, 65)와 동일하고, 드레인 전극용 중간층 패턴(56)은 드레인 전극(66)과 동일하며, 유지 축전기용 중간층 패턴(58)은 유지 축전기용 도전체 패턴(64)과 동일하다. That is, the data line portion intermediate layer pattern 55 is the data line portion (62, 68, 65) with the same, and an intermediate layer pattern 56 for the drain electrode is equal to the drain electrode 66, the storage capacitor intermediate layer pattern (58) It maintained the same as the storage capacitor conductors 64.

한편, 반도체 패턴(42, 48)은 박막 트랜지스터의 채널부(C)를 제외하면 데이터 배선(62, 64, 65, 66, 68) 및 저항성 접촉층 패턴(55, 56, 58)과 동일한 모양을 하고 있다. Meanwhile, the semiconductor pattern (42, 48) has the same shape with the exception of the channel portion (C) of the thin-film transistor the data line (62, 64, 65, 66, 68) and the ohmic contact layer pattern (55, 56, 58) and. 구체적으로는, 유지 축전기용 반도체 패턴(48)과 유지 축전기용 도전 체 패턴(64) 및 유지 축전기용 접촉층 패턴(58)은 동일한 모양이지만, 박막 트랜지스터용 반도체 패턴(42)은 데이터 배선 및 접촉층 패턴의 나머지 부분과 약간 다르다. Specifically, the storage capacitor semiconductor pattern 48 and the storage capacitor conductors 64 and the storage capacitor contact layer pattern 58 is the same shape, the thin-film transistor semiconductor patterns 42 for the data line, the contact slightly different from the rest of the layer pattern. 즉, 박막 트랜지스터의 채널부(C)에서 데이터선부(62, 68, 65), 특히 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 데이터선부 중간층(55)과 드레인 전극용 접촉층 패턴(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(42)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다. That is, the data line portion (62, 68, 65), in particular the source electrode 65 and drain electrode 66 is separated from the channel portion (C) of the thin film transistor and the data line portion intermediate layer 55 and the drain electrode contact layer patterns 56, but are also separated, the thin film transistor semiconductor pattern (42) is connected without interruption here generates the channel of the TFT. 데이터 배선(62, 64, 65, 66, 68) 위에는 보호막(70)이 형성되어 있다. The protective film 70 is formed on the data line (62, 64, 65, 66, 68) are formed.

보호막(70)은 드레인 전극(66), 데이터선 끝단(64) 및 유지 축전기용 도전체 패턴(68)을 드러내는 접촉구멍(76, 78, 72)을 가지고 있으며, 또한 게이트 절연막(30)과 함께 게이트선 끝단(24)을 드러내는 접촉 구멍(74)을 가지고 있다. The protective film 70 has a drain electrode 66, a contact hole (76, 78, 72) reveals the data line end 64 and the storage capacitor conductors 68, and also with a gate insulating film 30 gate line has a contact hole 74 exposing the end (24).

보호막(70) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. Receiving an image signal from the thin film transistor formed on the protective film 70, a pixel electrode 82 for generating an electric field with the electrodes of the top plate is formed. 화소 전극(82)은 ITO(indium tin oxide)의 투명한 도전 물질로 만들어지며, 접촉 구멍(76)을 통하여 드레인 전극(66)과 물리적·전기적으로 연결되어 화상 신호를 전달받는다. The pixel electrode 82 is made of a transparent conductive material of ITO (indium tin oxide), it is via the contact hole 76 connected to the drain electrode 66 electrically and physically, and receives an image signal. 화소 전극(82)은 또한 이웃하는 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다. The pixel electrode 82 may also be superimposed with the gate line 22 and data line 62 adjacent to increase the aperture ratio, but not overlap. 또한 화소 전극(82)은 접촉 구멍(72)을 통하여 유지 축전기용 도전체 패턴(64)과도 연결되어 도전체 패턴(64)으로 화상 신호를 전달한다. And also the pixel electrode 82 is passing the image signal to the storage capacitor conductors 64, the conductor pattern 64 is excessively connected through the contact holes 72. 한편, 게이트선 끝단(24) 및 데이터선 끝단(68) 위에는 접촉 구멍(74, 78)을 통하여 각각 이들과 연결되는 보조 게이트선 끝단(86) 및 보조 데이터선 끝단(88)이 형성되어 있으며, 이들은 끝단(24, 68)과 외부 회로 장치와의 접착성을 보완하고 끝단을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다. On the other hand, and the gate line end 24 and the data line end (68) in contact holes (74, 78) each of the auxiliary gate line end portion 86 and the auxiliary data line end (88) connected to these via is formed on, these are not essential that serves to complement and protect the end of the adhesion of the ends (24, 68) and an external circuit device, the applicability thereof is optional.

그러면, 도 9 내지 도 11의 구조를 가지는 액정 표시 장치용 박막 트랜지스터 기판을 4매 마스크를 이용하여 제조하는 방법에 대하여 상세하게 도 12a 및 12b 내지 도 19a 및 19b를 참조하여 설명하기로 한다. Then, it will be described with reference to Figures 9 to 12a and 12b to the thin film transistor substrate for a liquid crystal display device having the structure of Figure 11 details a method for producing by using the four mask sheet to Figure 19a and 19b.

먼저, 도 12a 및 12b에 도시한 바와 같이, 제1 실시예와 동일하게 물리 화학적 특성이 우수한 알루미늄 또는 알루미늄-네오듐 합금 등을 증착하여 제1 게이트 배선층(221, 241, 261, 281)을 적층하고, 저항이 작은 몰리브덴을 증착하여 제2 게이트 배선층(222, 242, 262, 282)을 적층한 다음, 사진 식각하여 게이트선(22), 게이트선 끝단(24), 게이트 전극(26)을 포함하는 게이트 배선과 유지 전극선(28)을 형성한다. First, as shown in Figure 12a and 12b, the same manner as in Example 1 Physical and chemical properties are excellent aluminum or aluminum-neodymium alloy, a first gate wiring (221, 241, 261, 281) by depositing a stack and a resistance by depositing a small molybdenum laminated to a second gate wiring (222, 242, 262, 282) include, photolithography and the gate line 22, the gate line end 24, a gate electrode 26 a gate wiring and the sustain electrode line 28 that. 이 때, 몰리브덴의 증착 조건은 표 1에 나타난 조건과 동일하게 하고 이에 대한 식각은 제1 실시예에 나타난 조건과 동일한 조건으로 수행하였다. At this time, the deposition conditions of the molybdenum and the same as the conditions shown in Table 1 for this etching was performed under the same conditions as the conditions shown in the first embodiment.

다음, 도 13a 및 13b에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 반도체층(40), 중간층(50)을 화학 기상 증착법을 이용하여 각각 1,500 Å 내지 5,000 Å, 500 Å 내지 2,000 Å, 300 Å 내지 600 Å의 두께로 연속 증착하고, 이어 MoW를 제1 실시예에 나타난 바와 같이 스퍼터링 방법으로 증착하여 도전체층(60)을 형성한 다음 그 위에 감광막(110)을 1㎛ 내지 2㎛의 두께로 도포한다. Next, Fig. 13a and 13b which, each 1,500 Å to 5,000 Å, 500 Å to 2000 a gate insulating film 30, semiconductor layer 40, intermediate layer 50 made of silicon nitride using a chemical vapor deposition method, as shown in Å, a continuous vapor-deposited in a thickness of 300 Å to 600 Å, and followed by depositing a MoW by a sputtering method as shown in the first embodiment to form the conductor layer 60, and then the above 1㎛ to the photosensitive film 110. 2 It is applied to a thickness of ㎛.

그 후, 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여, 도 14a 및 14b에 도시한 바와 같이, 감광막 패턴(112, 114)을 형성한다. Then, the phenomenon in which after irradiating light to the photosensitive film 110 through a mask, to form, as shown in Figures 14a and 14b, the photoresist pattern (112, 114). 이때, 감광막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제1 부분(114)은 데이터 배선부(A), 즉 데이터 배선(62, 64, 65, 66, 68)이 형성될 부분에 위치한 제2 부분(112)보다 두께가 작게 되도록 하며, 기타 부분(B)의 감광막은 모두 제거한다. At this time, the photoresist pattern 112 and 114 in the thin film transistor channel portion (C), namely a first portion 114 located between the source electrode 65 and drain electrode 66 is the data line portion (A), i.e., the data wiring and to be smaller than the second thickness portion (112) located in the part to be formed (62, 64, 65, 66, 68), the photosensitive film of the other part (B) is removed. 이 때, 채널부(C)에 남아 있는 감광막(114)의 두께와 데이터 배선부(A)에 남아 있는 감광막(112)의 두께의 비는 후에 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(114)의 두께를 제2 부분(112)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다. At this time, the ratio of the thickness of the photosensitive film 114, the photoresist 112 remaining on the thickness and the data line portion (A) of the remaining in the channel portion (C), but should be different depending on the process conditions in the etching process to be described later after , the preferred that the thickness of the first portion 114 to the half or less of the thickness of the second portion 112 and, for example, preferably 4,000 Å or less.

이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, A 영역의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다. Thus, there may be a number of a method of varying the thickness of the photoresist depending on the position, in order to control the light transmittance of the region A mainly slit (slit) form a pattern or a grid pattern or a translucent film is used.

이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다. At this time, the distance between the line width and pattern of the pattern is located between the slits, i.e. the width of the slit is preferably smaller than the resolution of the exposure device used at the time of exposure, in the case of using a translucent film, the other transmission in order to control the permeability when producing a mask, using a thin film having the thickness or can use other films.

이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. The irradiated light to the photosensitive film through the same mask in the portion to be directly exposed to light, the polymer will be completely broken down, in the part which is formed a slit pattern or a translucent film is the amount of irradiation of light ever since a state polymer are not decomposed completely, the light-shielding film in a hidden part of the polymer it is hardly decomposed. 이어 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분 에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남길 수 있다. When followed by developing the photosensitive film, the polymer molecules are the only remaining undissolved part, in the center of the less the light irradiation of the photosensitive film thickness thinner than the portions which are not irradiated at all the light to leave. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다. At this time, if a long exposure time must be not to do so because all molecules are decomposed.

이러한 얇은 두께의 감광막(114)은 리플로우가 가능한 물질로 이루어진 감광막을 이용하고 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있다. Photosensitive film 114 of such a thin thickness, and exposed to a conventional mask which uses a photosensitive film made of a material capable reflow and divided into a portion without a portion of the light that the light can be totally transmitted to completely permeate the following symptoms ripple by low it can be formed by flowing the photosensitive film to issue a portion of the photosensitive section does not remain.

이어, 감광막 패턴(114) 및 그 하부의 막들, 즉 도전체층(60), 중간층(50) 및 반도체층(40)에 대한 식각을 진행한다. Then, the process proceeds with the etching of the photoresist pattern 114 and a lower portion of the films, that is, the conductor layer 60, intermediate layer 50 and the semiconductor layer 40. 이때, 데이터 배선부(A)에는 데이터 배선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체층만 남아 있어야 하며, 나머지 부분(B)에는 위의 3개 층(60, 50, 40)이 모두 제거되어 게이트 절연막(30)이 드러나야 한다. At this time, the data line portion (A), the data line, and the lower layer of the are left intact, the channel portion (C) there should remain only the semiconductor layer, the remaining portion (B) has 3 above floors (60, 50, 40) is removed and both the gate insulating film 30 deureonaya.

먼저, 도 15a 및 15b에 도시한 것처럼, 기타 부분(B)의 노출되어 있는 도전체층(60)을 제거하여 그 하부의 중간층(50)을 노출시킨다. First, as shown in Figs. 15a and 15b, by removing the conductor layer 60 which is exposed in the other part (B) to expose the intermediate layer 50 of the lower portion. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체층(60)은 식각되고 감광막 패턴(112, 114)은 거의 식각되지 않는 조건하에서 행하는 것이 좋다. In this process, it can be used for both the dry etching process or a wet etching method, whereby the electric conductor layer 60 is preferably is carried out under conditions that do not substantially etch the etching and the photoresist pattern (112, 114). 그러나, 건식 식각의 경우 도전체층(60)만을 식각하고 감광막 패턴(112, 114)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(112, 114)도 함께 식각되는 조건하에서 행할 수 있다. However, in the case of dry etching the conductive layer 60 is only etched, and the photoresist pattern 112 and 114 is difficult to find a non-etching conditions can be carried out under such conditions that the etching also with the photoresist pattern (112, 114). 이 경우에는 습식 식각의 경우보다 제1 부분(114)의 두께를 두 껍게 하여 이 과정에서 제1 부분(114)이 제거되어 하부의 도전체층(60)이 드러나는 일이 생기지 않도록 한다. In this case, so that at the first portion 114 is removed revealed the the lower conductor layer 60 in this process occur in the thickness of the first portion 114 than in the case of wet etching two kkeopge.

이렇게 하면, 도 15a 및 도 15b에 나타낸 것처럼, 채널부(C) 및 데이터 배선부(B)의 도전체층, 즉 소스/드레인용 도전체 패턴(67)과 유지 축전기용 도전체 패턴(68)만이 남고 기타 부분(B)의 도전체층(60)은 모두 제거되어 그 하부의 중간층(50)이 드러난다. In this way, as shown in Figs. 15a and 15b, the channel portion (C) and the data conductive layer, that is, the source / drain conductive pattern 67 and the storage capacitor conductors 68 of the wiring section (B) only the remaining conductive layer 60 of the other part (B) is removed all turns out that the lower part of the intermediate layer (50). 이때 남은 도전체 패턴(67, 64)은 소스 및 드레인 전극(65, 66)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(62, 64, 65, 66, 68)의 형태와 동일하다. The remaining conductors (67, 64) is the same as the form of the data line (62, 64, 65, 66, 68), except that it is connected is not the source and drain electrodes 65 and 66 are separated. 또한 건식 식각을 사용한 경우 감광막 패턴(112, 114)도 어느 정도의 두께로 식각된다. In case of using a dry-etching the photoresist pattern 112 and 114 are also etched to certain degree of thickness.

이어, 도 16a 및 16b에 도시한 바와 같이, 기타 부분(B)의 노출된 중간층(50) 및 그 하부의 반도체층(40)을 감광막의 제1 부분(114)과 함께 건식 식각 방법으로 동시에 제거한다. Next, as shown in Fig. 16a and 16b, other parts (B) to remove the exposed intermediate layer 50 and the semiconductor layer 40 in its lower portion at the same time, a dry etching method with the first portion 114 of the photosensitive film of the do. 이 때의 식각은 감광막 패턴(112, 114)과 중간층(50) 및 반도체층(40)(반도체층과 중간층은 식각 선택성이 거의 없음)이 동시에 식각되며 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여야 하며, 특히 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. Etching at this time the photoresist pattern 112 and 114 and the intermediate layer 50 and the semiconductor layer 40 (semiconductor layer and the intermediate layer is not substantially etching selectivity) is etched at the same time under the condition gate insulating film 30 is not etched to be carried out and, in particular, etching the photoresist pattern by etching ratio is almost same condition as that for the (112, 114) and the semiconductor layer 40 is preferred. 예를 들어, SF 6 과 HCl의 혼합 기체나, SF 6 과 O 2 의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. For example, the use of SF 6 and HCl or a gas mixture, SF 6 and the mixed gas of O 2 can etch both film to almost the same thickness. 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 동일한 경우 제1 부분(114)의 두께는 반도체층(40)과 중간층(50)의 두께를 합한 것과 같거나 그보다 작아야 한다. If etching of the photoresist pattern 112 and 114 and the semiconductor layer 40 is the same thickness ratio of the first portion 114 should be less equal to the sum of the thickness of the semiconductor layer 40 and intermediate layer 50 or higher.

이렇게 하면, 도 16a 및 16b에 나타낸 바와 같이, 채널부(C)의 제1 부분(114)이 제거되어 소스/드레인용 도전체 패턴(67)이 드러나고, 기타 부분(B)의 중간층(50) 및 반도체층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러난다. In this way, an intermediate layer 50 of the as shown in Fig. 16a and 16b, the channel portion (C) the first portion 114 is removed the source / drain conductive pattern 67 is revealed, and other parts (B) of and a semiconductor layer 40 is removed reveals that the bottom gate insulating film 30. 한편, 데이터 배선부(A)의 제2 부분(112) 역시 식각되므로 두께가 얇아진다. On the other hand, if the thickness is thin, the second portion of the data line unit (A) (112), so also etched. 또한, 이 단계에서 반도체 패턴(42, 48)이 완성된다. Further, the semiconductor pattern (42, 48) is completed at this stage. 도면 부호 57과 58은 각각 소스/드레인용 도전체 패턴(67) 하부의 중간층 패턴과 유지 축전기용 도전체 패턴(64) 하부의 중간층 패턴을 가리킨다. Reference numeral 57 and 58 indicates the intermediate layer pattern of the bottom respectively the source / drain conductor pattern 67 of the lower intermediate layer pattern and the storage capacitor conductors 64.

이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체 패턴(67) 표면에 남아 있는 감광막 찌꺼기를 제거한다. And after removing the photoresist residue remaining on the source / drain surface conductors 67 of the channel portion (C) through the ashing (ashing).

다음, 도 17a 및 17b에 도시한 바와 같이 채널부(C)의 소스/드레인용 도전체 패턴(67) 및 그 하부의 소스/드레인용 중간층 패턴(57)을 식각하여 제거한다. Next, to remove by etching a channel part (C) source / drain conductive pattern 67 and the source / drain of the lower intermediate layer incorporated a pattern 57 of, as shown in Figures 17a and 17b. 이 때, 식각은 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 소스/드레인용 도전체 패턴(67)에 대해서는 습식 식각으로, 중간층 패턴(57)에 대해서는 건식 식각으로 행할 수도 있다. At this time, the etching is a wet etching process for the source / drain conductive pattern 67 and the intermediate layer pattern (57) with respect to both, and may proceed with only a dry etch, a source / drain conductive pattern 67, the intermediate layer pattern ( for 57) it may be carried out by dry etching. 전자의 경우 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57)의 식각 선택비가 큰 조건하에서 식각을 행하는 것이 바람직하며, 이는 식각 선택비가 크지 않을 경우 식각 종점을 찾기가 어려워 채널부(C)에 남는 반도체 패턴(42)의 두께를 조절하기가 쉽지 않기 때문이다. In the former case, the source / drain conductive pattern 67 and the intermediate layer pattern 57, it is preferable to perform the etching under the ratio is greater condition etch selectivity, which is part difficult to find an etching end point, if not large ratio of etching selectivity channel (C of ) is due to the remaining not easy to control the thickness of the semiconductor pattern (42). 습식 식각과 건식 식각을 번갈아 하는 후자의 경우에는 습식 식각되는 소스/드레인용 도전체 패턴(67)의 측면은 식각되지만, 건식 식각되는 중간층 패턴(57)은 거의 식각되지 않으므로 계단 모양으로 만들어진다. In the latter case the alternating wet etching and dry etching on the side of the source to the wet etch / drain conductors 67, but the etching, the intermediate layer pattern (57) which dry etching is hardly etched made of a step-shaped. 중간층 패턴(57) 및 반도체 패턴(42)을 식각할 때 사용하는 식각 기체의 예로는 CF 4 와 HCl의 혼합 기체나 CF 4 와 O 2 의 혼합 기체를 들 수 있으며, CF 4 와 O 2 를 사용하면 균일한 두께로 반도체 패턴(42)을 남길 수 있다. Examples of the etching gas used to etch the intermediate layer pattern 57 and the semiconductor pattern 42 may be a mixed gas of the mixed gas of CF 4 and HCl and CF 4 and O 2, using CF 4 and O 2 If with a uniform thickness to leave the semiconductor pattern (42). 이때, 도 17b에 도시한 것처럼 반도체 패턴(42)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제2 부분(112)도 이때 어느 정도의 두께로 식각된다. At this time, a part of the semiconductor pattern 42 is removed may be reduced in thickness a second portion 112 of the photoresist pattern, as shown in Figure 17b it may be etched at this time some degree of thickness. 이때의 식각은 게이트 절연막(30)이 식각되지 않는 조건으로 행하여야 하며, 제2 부분(112)이 식각되어 그 하부의 데이터 배선(62, 64, 65, 66, 68)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다. The etching are to be line on condition that the gate insulating film 30 is not etched, the second portion 112 is etched so that the lower portion of the data line (62, 64, 65, 66, 68) is revealed one photosensitive film that it is the pattern is preferably thick. FIG.

이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58)이 완성된다. In this way, while the source electrode 65 and drain electrode 66 is separate data line (62, 64, 65, 66, 68) and the lower contact layer pattern (55, 56, 58) is completed.

마지막으로 데이터 배선부(A)에 남아 있는 감광막 제2 부분(112)을 제거한다. Finally, to remove the photosensitive film a second portion 112 which remains on the data interconnection portion (A). 그러나, 제2 부분(112)의 제거는 채널부(C) 소스/드레인용 도전체 패턴(67)을 제거한 후 그 밑의 중간층 패턴(57)을 제거하기 전에 이루어질 수도 있다. However, removal of the second portion 112 may be made before removing the intermediate layer pattern (57) of the bottom after removing the channel portion (C) source / drain conductive pattern 67.

앞에서 설명한 것처럼, 습식 식각과 건식 식각을 교대로 하거나 건식 식각만을 사용할 수 있다. In front, it shifts the wet etching and dry etching, as described, or can be used only dry etching. 후자의 경우에는 한 종류의 식각만을 사용하므로 공정이 비교적 간편하지만, 알맞은 식각 조건을 찾기가 어렵다. In the latter case, only one type of etching process is relatively simple, but so difficult to find a proper etching condition. 반면, 전자의 경우에는 식각 조건을 찾기가 비교적 쉬우나 공정이 후자에 비하여 번거로운 점이 있다. On the other hand, in the former case the process is relatively, but not easy to find etching conditions are cumbersome point than the latter. 다음, 도 18a 및 도 18b에 도시한 바와 같이 보호막(70)을 형성한다. Next, a protective film 70, as shown in Figure 18a and Figure 18b.

이어, 도 19a 및 19b에 도시한 바와 같이, 보호막(70)을 게이트 절연막(30) 과 함께 사진 식각하여 드레인 전극(66), 게이트선 끝단(24), 데이터선 끝단(68) 및 유지 축전기용 도전체 패턴(64)을 각각 드러내는 접촉 구멍(76, 74, 78, 72)을 형성한다. Then, a drain electrode 66, is etched photo protective film 70 with the gate insulating film 30 as shown in Figure 19a and 19b, the gate line end (24), the data line end 68 and the storage capacitor exposing the conductors (64) each form a contact hole (76, 74, 78, 72). 이때, 끝단(24, 68)을 드러내는 접촉 구멍(74, 78)의 면적은 2mm×60㎛를 넘지 않으며, 0.5mm×15㎛ 이상인 것이 바람직하다. At this time, the ends (24, 68) for exposing an area of ​​the contact hole (74, 78) does not exceed 2mm × 60㎛, preferably not less than 0.5mm × 15㎛.

마지막으로, 도 9 내지 도 11에 도시한 바와 같이, 400 Å 내지 500 Å 두께의 ITO층을 증착하고 사진 식각하여 드레인 전극(66) 및 유지 축전기용 도전체 패턴(64)과 연결된 화소 전극(82), 게이트선 끝단(24)과 연결된 보조 게이트선 끝단(86) 및 데이터선 끝단(68)과 연결된 보조 데이터선 끝단(88)을 형성한다. Finally, Figure 9 to one, 400 Å and 500 to deposit the ITO layer of Å thickness, and photo etching the drain electrode 66 and the storage capacitor conductors 64 and the pixel electrode (82 connected as shown in Figure 11 ), the gate line end (24) and connected to the auxiliary gate line end portion 86 and the auxiliary data associated with the end of the data line 68 to form a line end (88).

한편, ITO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체로는 질소를 사용하는 것이 바람직하며, 이는 접촉 구멍(72, 74, 76, 78)을 통해 드러난 금속막(24, 64, 66, 68)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다. On the other hand, a gas used in the pre-heating (pre-heating) process prior to laminating the ITO is preferably used a nitrogen, which metal exposed through the contact hole (72, 74, 76, 78) membrane (24, 64, on top of the 66, 68) it is to prevent the metal oxide film formation.

이러한 본 발명의 제2 실시예에서는 제1 실시예에 따른 효과뿐만 아니라 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58) 및 반도체 패턴(42, 48)을 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(65)과 드레인 전극(66)을 분리함으로써 제조 공정을 단순화할 수 있다. Such In the second embodiment of the present invention, the as well as the effects according to the first embodiment, the data line (62, 64, 65, 66, 68) and the lower contact layer pattern (55, 56, 58) and the semiconductor pattern (42 , 48) can be formed using a single mask, and simplify the manufacturing process by separating the source electrode 65 and drain electrode 66 in the process.

본 발명에 따른 방법은 색필터 위에 박막 트랜지스터 어레이를 형성하는 AOC(array on color filter) 구조에도 용이하게 적용될 수 있다. The process according to the invention can be readily applied to AOC (color filter on array) structure that forms a thin film transistor array on the color filter.

도 20은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 21은 도 20에 도시한 박막 트랜지스터 기판을 절단선 XIX-XIX'을 따라 나타낸 단면도이다. Figure 20 is a layout view of a TFT array panel according to a third embodiment of the present invention, Figure 21 is a cross-sectional view along a line thin-film transistor XIX-XIX 'of the cutting board shown in Fig. 도 21에는 박막 트랜지스터 기판인 하부 기판과 이와 마주하는 상부 기판도 함께 도시하였다. 21 is shown with a top substrate facing the lower substrate, and this thin film transistor substrate.

먼저, 하부 기판에는, 절연 기판(100)의 상부에 몰리브덴-텅스텐 합금으로 이루어진 데이터 배선(120, 121, 124)이 형성되어 있다. First, a lower substrate, the upper part of the molybdenum of an insulating substrate (100) the data line made of a tungsten alloy (120, 121, 124) are formed.

데이터 배선(120, 121, 124)은 세로 방향으로 뻗어 있는 데이터선(120), 데이터선(120)의 끝에 연결되어 있어 외부로부터 화상 신호를 전달받아 데이터선(120)으로 전달하는 데이터선 끝단(124) 및 데이터선(120)의 분지로 기판(100)의 하부로부터 이후에 형성되는 박막 트랜지스터의 반도체층(170)으로 입사하는 빛을 차단하는 광 차단부(121)를 포함한다. A data line (120, 121, 124) is vertically to the data line 120 extending, is connected to the end of the data line 120. It data transmission by receiving an image signal from the outside to the data line 120, the line end ( 124) and the data line (including a light blocking unit 121 to block the light that is incident to the semiconductor layer 170 of the thin film transistor is formed after a branch of 120) from the bottom of the substrate 100. 여기서, 광 차단부(121)는 누설되는 빛을 차단하는 블랙 매트릭스의 기능도 함께 가지는데, 데이터선(120)과 분리하여 단절된 배선으로 형성할 수 있다. Here, the light blocking portion 121 may be formed of a cut off line of Figure I with the function of the black matrix to block light leakage, separately from the data line 120.

여기서는, 데이터 배선(120, 121, 124)을 이후에 형성되는 화소 배선(410, 411, 412) 및 보조 끝단(413, 414)이 ITO인 것을 고려하여 저항이 작은 물질인 몰리브덴-텅스텐 합금층으로 제조하도록 한다. In this case, the molybdenum data line (120, 121, 124) for taking into account that the pixel line (410, 411, 412) is formed after and secondary ends (413, 414) of the ITO little resistance material-tungsten alloy layer The so prepared.

하부 절연 기판(100)의 위에는 가장자리 부분이 데이터 배선(120, 121)의 가장 자리와 중첩하는 적(R), 녹(G), 청(B)의 색필터(131, 132, 133)가 각각 형성되어 있다. Ever that the edges and overlap of the edges on top of the lower insulating substrate 100, the data line (120, 121) (R), each of the green (G), the color filter (131, 132, 133) of the blue (B) It is formed. 여기서, 색필터(131, 132, 133)는 데이터선(120)을 모두 덮도록 형성할 수 있다. Here, the color filter (131, 132, 133) may be formed to cover all of the data lines 120.

데이터 배선(120, 121, 124) 및 색필터(131, 132, 133) 위에는 버퍼층(140)이 형성되어 있다. A buffer layer 140 formed on the data line (120, 121, 124) and a color filter (131, 132, 133) are formed. 여기서, 버퍼층(140)은 색필터(131, 132, 133)로부터의 아웃개 싱(outgassing)을 막고 색필터 자체가 후속 공정에서의 열 및 플라스마 에너지에 의하여 손상되는 것을 방지하기 위한 층이다. Here, the buffer layer 140 is a layer for preventing the washing out dog (outgassing) from the color filter (131, 132, 133) preventing the color filter itself damaged by thermal and plasma energy in the subsequent process. 또, 버퍼층(140)은 최하부의 데이터 배선(120, 121, 124)과 박막 트랜지스터 어레이를 분리하고 있으므로 이들 사이의 기생 용량 저감을 위해서는 유전율이 낮고 두께가 두꺼울수록 유리하다. The buffer layer 140 has a low dielectric constant is advantageous because the thicker the thickness in order to reduce and remove the thin film transistor array and the bottom of the data line (120, 121, 124) of the parasitic capacitance therebetween.

버퍼층(140) 위에는 상부에 알루미늄 및 알루미늄 합금 등의 물질로 이루어진 하층(501)과 몰리브덴으로 이루어진 상층(502)을 포함하는 이중층 구조의 게이트 배선이 형성되어 있다. A gate wiring of a double-layer structure is formed including the buffer layer an upper layer 502 made of the lower layer 501 and molybdenum made of a material such as aluminum and an aluminum alloy formed on the upper (140).

게이트 배선은 가로 방향으로 뻗어 데이터선(120)과 교차하여 단위 화소를 정의하는 게이트선(150), 게이트선(150)의 끝에 연결되어 있어 외부로부터의 주사 신호를 인가 받아 게이트선(150)으로 전달하는 게이트선 끝단(152) 및 게이트선(150)의 일부인 박막 트랜지스터의 게이트 전극(151)을 포함한다. Gate wiring to the gate line 150 receives applying a scan signal of it from the outside is connected to the end of the gate line 150, gate line 150 to define a unit pixel stretched in the transverse direction to intersect the data lines 120 a gate line to pass a gate electrode 151 of the thin film transistor, which is part of the end 152 and the gate line 150.

여기서, 게이트선(150)은 후술할 화소 전극(410)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 후술할 화소 전극(410)과 게이트선(150)의 중첩으로 발생하는 유지 용량이 충분하지 않을 경우 유지 용량용 공통 전극을 형성할 수도 있다. Here, the gate line 150 is kept generated by the superposition of the overlap with the pixel electrode 410 to be described later constitutes a storage capacitor for improving electric charge preservation ability of the pixel, which will be described later pixel electrode 410 and the gate line 150, If the capacity is insufficient, it may form a common electrode for the storage capacitor.

이와 같이, 게이트 배선을 이중층 이상으로 형성하는 경우에는 한 층은 저항이 작은 물질로 형성하고 다른 층은 다른 물질과의 접촉 특성이 좋은 물질로 만드는 것이 바람직하며, Al( 또는 Al 합금)\Mo의 이중층이 그 예이다. Thus, when forming the gate wiring is a double layer over the layer and the other layer is formed of a resistance material is preferably small to make a good contact properties with other substances, the Al (or Al alloy) \Mo the double layer is an example.

게이트 배선(150, 151, 152) 및 버퍼층(140) 위에는 저온 증착 게이트 절연막(160)이 형성되어 있다. A gate wiring (150, 151, 152) and the low temperature deposition buffer layer gate insulating film 160 is formed on (140) are formed. 이 때, 저온 증착 게이트 절연막(160)은 유기 절연막, 저온 비정질 산화 규소막, 저온 비정질 질화 규소막 등으로 형성할 수 있다. At this time, the low temperature deposited gate insulating film 160 may be formed of an organic insulating film, the low-temperature amorphous silicon oxide film, low-temperature amorphous silicon nitride film or the like. 본 발명에 따른 박막 트랜지스터 구조에서는 색필터가 하부 기판에 형성되므로, 게이트 절연막은 고온으로 증착되는 통상의 절연막이 아닌 저온에서 증착이 가능한 예를 들어, 250℃ 이하의 저온 조건에서 증착이 가능한 저온 증착 절연막을 사용한다. Is formed on the lower substrate in the color filter thin film transistor structure according to the present invention, the gate insulating film is an example capable of depositing at a low temperature than the conventional insulating film to be deposited at a high temperature example, a low temperature deposition is possible deposition at a low temperature condition of less than 250 ℃ to use an insulating film.

그리고, 게이트 전극(151)의 게이트 절연막(160) 위에는 이중층 구조의 반도체층(171)이 섬 모양으로 형성되어 있다. And, it is formed on the gate insulating film 160 of the gate electrode 151, the semiconductor layer 171 of the layer structure is formed in an island shape. 이중층 구조의 반도체층(171)에서 하층 반도체층(701)은 밴드 갭이 높은 비정질 규소로 이루어지고, 상층 반도체층(702)은 하층 반도체(701)에 비하여 밴드 갭이 낮은 통상의 비정질 규소로 이루어진다. In the semiconductor layer 171 of the double-layer structure, the lower semiconductor layer 701 is formed of a band gap higher the amorphous silicon, the upper semiconductor layer 702 is made of a conventional amorphous silicon is a low band gap than the lower semiconductor 701 . 예를 들어, 하층 반도체층(701)의 밴드 갭을 1.9∼2.1 eV로, 상층 반도체층(702)의 밴드 갭을 1.7∼1.8 eV로 하여 형성할 수 있다. For example, the band gap of the lower semiconductor layer 701 by 1.9~2.1 eV, the band gap of the upper semiconductor layer 702 may be formed by 1.7~1.8 eV. 여기서, 하층 반도체층(701)이 50∼200Å의 두께로 형성하고, 상층 반도체층(702)은 1000∼2000Å의 두께로 형성한다. Here, the lower semiconductor layer 701 is formed to a thickness of 50~200Å, the upper semiconductor layer 702 is formed to a thickness of 1000~2000Å.

이와 같이, 밴드 갭이 서로 다른 상층 반도체층(702)과 하층 반도체층(701)의 사이에는 두 층의 밴드 갭의 차이에 해당하는 만큼의 밴드 오프셋이 형성된다. Thus, the band, the offset corresponding to the difference in band gap between the two layers of different band gap semiconductor upper layer 702 and the lower semiconductor layer 701 is formed. 이 때, TFT가 온(ON) 상태가 되면, 두 반도체층(701, 702)의 사이에 위치하는 밴드 오프셋 영역에 채널이 형성된다. At this time, when the TFT is turned on (ON) state, a channel is formed in the band offset region positioned between the two semiconductor layers (701, 702). 이 밴드 오프셋 영역은 기본적으로 동일한 원자 구조를 가지고 있으므로, 결함이 적어 양호한 TFT의 특성을 기대할 수 있다. Since the band offset region has the same atom structure as basically, it can be expected to write the defect characteristics of a good TFT. 반도체층(171)은 단일층으로 형성할 수도 있다. Semiconductor layer 171 may be formed of a single layer.

반도체층(171) 위에는 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 비정질 규소 또는 미세 결정화된 규소 또는 금속 실리사이드 따위를 포함하는 저항성 접촉층(ohmic contact layer)(182, 183)이 서로 분리되어 형성되어 있다. Semiconductor layer 171, a (P) n-type impurity is an ohmic contact layer (ohmic contact layer) containing an amorphous silicon or microcrystalline that is heavily doped with the crystallization of silicon or metal silicide etc. of something on top (182, 183) with each other It is formed separately.

저항성 접촉층(182, 183) 위에는 ITO로 이루어진 소스용 및 드레인용 전극(412, 411) 및 화소 전극(410)을 포함하는 화소 배선(410, 411, 412)이 형성되어 있다. An ohmic contact layer (182, 183) formed on the pixel lines (410, 411, 412) for containing the source and drain electrodes made of ITO (412, 411) and the pixel electrode 410 is formed. 소스용 전극(412)은 게이트 절연막(160) 및 버퍼층(140)에 형성되어 있는 접촉 구멍(161)을 통하여 데이터선(120)과 연결되어 있다. For the source electrode 412 is connected to the data line 120 through the gate insulating film 160 and the buffer layer 140, the contact hole 161 formed in the. 드레인용 전극(411)은 화소 전극(410)과 연결되어 있고, 박막 트랜지스터로부터 화상 신호를 받아 화소 전극(410)으로 전달한다. Drain electrode 411 is connected to the pixel electrode 410, receives the image signals from the thin film transistor is transferred to the pixel electrode 410. 화소 배선(410. 411, 412)은 ITO의 투명한 도전 물질로 만들어진다. The pixel lines (410. 411, 412) is made of a transparent conductive material of ITO.

또한, 화소 배선(410, 411, 412)과 동일한 층에는 접촉 구멍(162, 164)을 통하여 게이트선 끝단(152) 및 데이터선 끝단(124)과 각각 연결되어 있는 보조 게이트선 끝단(413) 및 보조 데이터선 끝단(414)이 형성되어 있다. Further, the pixel lines (410, 411, 412) and the auxiliary gate line end 413 which is the same layer are respectively connected to the contact hole 162, the gate line end 152 and the data line end 124 through and auxiliary data line the trailing end 414 is formed. 여기서, 보조 게이트선 끝단(413)은 게이트선 끝단(152)의 상부막(502)인 몰리브덴막과 직접 접촉하고 있으며, 보조 데이터선 끝단(414) 또한 데이터선 끝단(124)의 상부막(202)인 몰리브덴-텅스텐 합금막과 직접 접촉하고 있다. Here, the auxiliary gate line end 413 is in direct contact with the upper molybdenum layer film 502 of the gate line end 152, a top film (202 of the auxiliary data line end 414. In addition, the data line end 124 It is in direct contact with the tungsten alloy film -) molybdenum. 화소 전극(410)은 또한 이웃하는 게이트선(150) 및 데이터선(120)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다. The pixel electrode 410 may also be superimposed with the gate line 150 and data line 120 adjacent to increase the aperture ratio, but not overlap.

소스용 및 드레인용 전극(412, 411)의 상부에는 박막 트랜지스터를 보호하기 위한 보호막(190)이 형성되어 있으며, 그 상부에는 광 흡수가 우수한 짙은 색을 가지는 감광성 유색 유기막(430)이 형성되어 있다. The upper part of the sources and the drain electrodes (412, 411) there is formed a protective film 190 for protecting the thin film transistor, the upper portion of the photosensitive colored organic film 430 is light absorbing having excellent deep color is formed have. 이때, 유색 유기막(430)은 박막 트랜지스터의 반도체층(171)으로 입사하는 빛을 차단하는 역할을 하고, 유색 유기막(430)의 높이를 조절하여 하부 절연 기판(100)과 이와 마주하는 상부 절연 기판(200) 사이의 간격을 유지하는 스페이서로 사용된다. In this case, the colored organic film 430 has a top which serves to block the light that enters the semiconductor layer 171 of the thin film transistor, and adjusting the height of the colored organic film 430 and facing this way and a lower insulating substrate 100, isolated is used as a spacer for maintaining a distance between the substrate 200. 여기서, 보호막(190)과 유기막(430)은 게이트선(150)과 데이터선(120)을 따라 형성될 수도 있으며, 유기막(430)은 게이트 배선과 데이터 배선 주위에서 누설되는 빛을 차단하는 역할을 가질 수 있다. Here, the protective film 190 and the organic film 430 may be formed along the gate line 150 and data line 120, an organic layer 430 to block light leakage around the gate line and the data line It may have a role.

한편, 상부 기판(200)에는 화소 전극(410)과 함께 전기장을 생성하는 공통 전극(210)이 전면적으로 형성되어 있다. On the other hand, the upper substrate 200 has common electrodes 210, which generate an electric field with the pixel electrode 410 is formed across the board.

그러면, 이러한 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 도 22 내지 29와 앞서의 도 20 및 도 21을 참조하여 상세히 설명한다. Then, with reference to the invention just described embodiment the thin film transistor substrate 22 to 29 and above the 20 and 21 a method of manufacturing according to the will be described in detail.

먼저, 도 22에 도시한 바와 같이, MoW 도전 물질을 스퍼터링 방법으로 증착하고, 마스크를 이용한 사진 식각 공정으로 건식 또는 습식 식각하여, 하부 절연 기판(100) 위에 데이터선(120), 데이터선 끝단(124) 및 광 차단부(121)를 포함하는 데이터 배선(120, 121, 124)을 형성한다. First, one, by depositing MoW conductive material by a sputtering method, and a dry or wet etching with photolithography using a mask, a lower insulating substrate 100 over the data line 120, data line end as shown in Figure 22 ( 124) and the light to form a data line (120, 121, 124) including a blocking portion 121.

이어, 도 23에 도시한 바와 같이 적(R), 녹(G), 청(B)의 안료를 포함하는 감광성 물질을 차례로 도포하고 마스크를 이용한 사진 공정으로 패터닝하여 적(R), 녹(G), 청(B)의 색필터(131, 132, 133)를 차례로 형성한다. Next, as shown in Fig. 23 (R), green (G), and then coating a photosensitive material is patterned by a photolithography process using a mask ever containing a pigment of a blue (B) red (R), green (G ), in order to form a color filter (131, 132, 133) of the blue (B). 이 때, 적(R), 녹(G), 청(B)의 색필터(131, 132, 133)는 세 장의 마스크를 사용하여 형성하지만, 제조 비용을 줄이기 위하여 하나의 마스크를 이동하면서 형성할 수도 있다. At this time, the red (R), green (G), the color filter (131, 132, 133) of the blue (B) are formed using three sheets of mask, however, it is formed by moving one of the mask in order to reduce the manufacturing cost may. 또한, 레이저(laser) 전사법이나 프린트(print)법을 이용하면 마스크를 사용하지 않고 형 성할 수도 있어, 제조 비용을 최소화할 수도 있다. In addition, the laser (laser) It could generate type without using a mask by using a transfer method or a printing (print) method, may minimize manufacturing costs. 이때, 도면에서 보는 바와 같이. At this time, as shown in the figure. 적(R), 녹(G), 청(B)의 색필터(131, 132, 133)의 가장자리는 데이터선(120)과 중첩되도록 형성하는 것이 바람직하다. The edge of the red (R), green (G), the color filter (131, 132, 133) of the blue (B) is preferably formed so as to overlap with the data line 120. 이어, 도 24에서 보는 바와 같이, 절연 기판(100) 상부에 버퍼층(140)을 형성한다. Next, as shown in Figure 24, to form a buffer layer 140 on the upper insulating substrate 100.

이어, 알루미늄-네오듐 합금과 몰리브덴 도전 물질을 스퍼터링 따위의 방법으로 연속 증착하고 마스크를 이용한 사진 식각 공정으로 패터닝하여, 버퍼층(140) 위에 게이트선(150), 게이트 전극(151) 및 게이트선 끝단(152)을 포함하는 게이트 배선(150, 151, 152)을 형성한다. Next, an aluminum-neodymium alloy and continuously depositing a molybdenum conductive material by way of sputtering etc., and patterned in a photolithography process using a mask, a buffer layer 140 on the gate line 150, a gate electrode 151 and the gate line end a gate wiring (150, 151, 152), including 152. 몰리브덴의 증착 조건은 표 1에 나타난 조건과 동일하게 하고 이에 대한 식각은 제1 실시예에 나타난 조건과 동일한 조건으로 수행하였다. Deposition conditions of the molybdenum is the same as the conditions shown in Table 1, and the etching for it was carried out under the same conditions as the conditions shown in the first embodiment.

이어, 도 25에 보인 바와 같이, 게이트 배선(150, 151, 152) 및 유기 절연막(140) 위에 저온 증착 게이트 절연막(160), 제 1 비정질 규소막(701), 제 2 비정질 규소막(702) 및 불순물이 도핑된 비정질 규소막(180)을 순차적으로 증착한다. Next, a gate wiring (150, 151, 152) and an organic insulating film 140, the low-temperature deposited gate insulating film 160, the first amorphous silicon film 701, a second amorphous silicon film 702 over, as shown in Figure 25 and impurities are sequentially deposited in a doped amorphous silicon film 180.

저온 증착 게이트 절연막(160)은 250℃ 이하의 증착 온도에서도 증착될 수 있는 유기 절연막, 저온 비정질 산화 규소막, 저온 비정질 질화 규소막 등을 사용하여 형성할 수 있다. Low temperature deposition gate insulating film 160 may be formed using an organic insulating layer, the low-temperature amorphous silicon oxide film, low-temperature amorphous silicon nitride film or the like which can be deposited at a deposition temperature less than 250 ℃.

제 1 비정질 규소막(701)은 밴드 갭이 높은 예를 들어, 1.9∼2.1 eV의 밴드 갭을 가지는 비정질 규소막으로 형성하고, 제 2 비정질 규소막(702)은 밴드 갭이 제 1 비정질 규소막(701)보다는 낮은 예를 들어, 1.7∼1.8 eV의 밴드 갭을 가지는 통상의 비정질 규소막으로 형성한다. A first amorphous silicon film 701 has a high band gap e. G., Formation of an amorphous silicon film having a band gap of 1.9~2.1 eV, and the second amorphous silicon film 702 has a first band gap amorphous silicon film 701, rather than, for example, low, to form a conventional amorphous silicon film having a band gap of 1.7~1.8 eV. 이 때, 제 1 비정질 규소막(701)은 비정질 규소막의 원료가스인 SiH 4 에 CH 4 , C 2 H 2 , 또는, C 2 H 6 등을 적절한 양으로 첨가하여 CVD법에 의하여 증착할 수 있다. At this time, the first amorphous silicon film 701 may be deposited by CVD method by the addition of such as CH 4, C 2 H 2, or, C 2 H 6 in the SiH 4 amorphous silicon film raw material gas in an appropriate amount . 예를 들어, CVD 장치에 SiH 4 : CH 4 를 1:9의 비율로 투입하고, 증착 공정을 진행하면, C가 50%정도의 함유되며, 2.0∼2.3 eV의 밴드 갭을 가지는 비정질 규소막을 증착할 수 있다. For example, SiH 4 in the CVD device: CH 4 to 1: 9, and introduced at the rate of progress of the deposition process, and a C content of about 50%, deposited amorphous silicon film having a band gap of 2.0~2.3 eV can do. 이와 같이, 비정질 규소층의 밴드 갭은 증착 공정 조건에 영향을 받는데, 탄소 화합물의 첨가량에 따라 대개 1.7∼2.5 eV 범위에서 밴드 갭을 용이하게 조절할 수 있다. In this way, the band gap of the amorphous silicon layer is subjected to influence in the deposition process conditions, it is usually possible to easily control the band gap in the range of 1.7~2.5 eV depending on the addition amount of the carbon compound.

이 때, 저온 증착 게이트 절연막(160), 제 1 비정질 규소막(701) 및 제 2 비정질 규소막(702), 불순물이 도핑된 비정질 규소막(180)은 동일한 CVD 장치에서 진공의 깨짐이 없이 연속적으로 증착할 수 있다. At this time, the low temperature deposited gate insulating film 160, the first amorphous silicon film 701 and the second amorphous silicon film 702, the amorphous silicon film 180, the impurity is doped are successively in the same CVD apparatus without a vacuum broken It can be deposited.

다음, 도 26에 도시한 바와 같이, 제 1 비정질 규소막(701), 제 2 비정질 규소막(702) 및 불순물이 도핑된 비정질 규소막(180)을 마스크를 이용한 사진 식각 공정으로 패터닝하여 섬 모양의 반도체층(171) 및 저항성 접촉층(181)을 형성하고 동시에, 저온 증착 게이트 절연막(160)과 유기 절연막(140)에 데이터선(120), 게이트선 끝단(152) 및 데이터선 끝단(124)을 각각 드러내는 접촉 구멍(161, 162, 164)을 형성한다. Next, as shown in Figure 26, the first amorphous silicon film 701, the second pattern the amorphous silicon film 702 and the impurity-doped amorphous silicon film 180 by a photolithography process using a mask, the island-like a semiconductor layer 171 and the ohmic contact layer 181, the formation and at the same time, the low temperature deposited gate insulating film 160 and the organic insulation film 140, the data line 120, the gate line end 152 and the data line end (124 ) to form a contact hole (161, 162, 164) exposed respectively.

이때, 게이트 전극(151)의 상부를 제외한 부분에서는 제 1, 제 2 비정질 규소막(701, 702) 및 불순물이 도핑된 비정질 규소막(180)을 모두 제거해야 하며, 게이트선 끝단(152) 상부에서는 제 1 및, 제 2 비정질 규소막(701, 702) 및 불순물이 도핑된 비정질 규소막(180)과 함께 게이트 절연막(160)도 제거해야 하며, 데이터선(120) 및 데이터선 끝단(124) 상부에서는 제 1 및 제 2 비정질 규소막(701, 702), 불순물이 도핑된 비정질 규소막(180) 및 저온 증착 게이트 절연막(160)과 함께 유기 절연막(140)도 제거해야 한다. At this time, in the portion other than the upper portion of the gate electrode 151, the first, second, and amorphous silicon film (701, 702) and impurities have to remove all of the doped amorphous silicon film 180, gate upper wire end (152) in the first and second, and the amorphous silicon film (701, 702) and impurities must also remove the gate insulating film 160 with the doped amorphous silicon film 180, the data line 120 and data line end 124 the upper should also remove the organic insulating layer 140 with the first and the second amorphous silicon film (701, 702), the impurity-doped amorphous silicon film 180 and the low-temperature deposited gate insulating film 160.

이를 하나의 마스크를 이용한 사진 식각 공정으로 형성하기 위해서는 부분적으로 다른 두께를 가지는 감광막 패턴을 식각 마스크로 사용해야 한다. To do this, forming a photolithographic process using a single mask to use the photoresist pattern having a partially different thickness as an etch mask. 이에 대하여 도 27과 도 28을 함께 참조하여 설명한다. On the other hand it will be described with reference to Figure 28 and Figure 27.

우선, 도 27에 보인 바와 같이, 불순물이 도핑된 비정질 규소막(180)의 상부에 감광막을 1㎛ 내지 2㎛의 두께로 도포한 후, 마스크를 이용한 사진 공정을 통하여 감광막에 빛을 조사한 후 현상하여 감광막 패턴(312, 314)을 형성한다. First, as shown in Figure 27, after the impurity is coated with a photoresist to the upper 1㎛ 2㎛ thickness of the doped amorphous silicon film 180, in which after irradiating light to the photosensitive film through a photo process using a mask, developing to form a photoresist pattern (312, 314).

이 때, 감광막 패턴(312, 314) 중에서 게이트 전극(151)의 상부에 위치한 제 1 부분(312)은 나머지 제 2 부분(314)보다 두께가 두껍게 되도록 형성하며, 데이터선(120), 데이터선 끝단(124) 및 게이트선 끝단(152)의 일부 위에는 감광막이 존재하지 않도록 한다. At this time, the first portion 312 is located on top of the gate electrode 151 in the photoresist pattern 312 and 314 is to form so that the rest of the thickness thicker than the second portion 314, a data line 120, data line above the portion of the end 124 and the gate line end 152 and prevent the photosensitive film is not present. 제 2 부분(314)의 두께를 제 1 부분(312)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다. The preferred that the thickness of the second portion 314 to one-half or less of the thickness of the first portion 312 and, for example, preferably 4,000 Å or less.

이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는 데, 여기에서는 양성 감광막을 사용하는 경우에 대하여 설명한다. In this way, to which a number of the may be a method of varying the thickness of the photoresist depending on the position, here it will be described the case of using a positive photosensitive film.

노광기의 분해능보다 작은 패턴, 예를 들면 B 영역에 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 형성해 둠으로써 빛의 조사량을 조절할 수 있는 마스크(1000)를 통하여 감광막에 빛을 조사하면, 조사되는 빛의 양 또는 세기 에 따라 고분자들이 분해되는 정도가 다르게 된다. When irradiating light to the photosensitive film through a small pattern than the resolution of the exposure device, for example a slit (slit) and a mask 1000 that form a pattern in grating form or to adjust the amount of irradiation of light by having formed a translucent film on the B region, the degree to which the polymer will decompose is different depending on the amount or intensity of light irradiation. 이때, 빛에 완전히 노출되는 C 영역의 고분자들이 완전히 분해되는 시기에 맞추어 노광을 중단하면, 빛에 완전히 노출되는 부분에 비하여 슬릿이나 반투명막이 형성되어 있는 B 영역을 통과하는 빛의 조사량이 적으므로 B 영역의 감광막은 일부만 분해되고 나머지는 분해되지 않은 상태로 남는다. At this time, if in accordance with the time the polymer of the C region is fully exposed to the light to be decomposed completely stop the exposure, the irradiation amount of light passing through a B area formed in the slit or semi-transparent film is compared with the part to be fully exposed to the light ever since B photosensitive film of the region is only partially decomposed rest remains undissolved state. 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 함은 물론이다. If you hold the exposure time is also of course, it should not be so, because all molecules are decomposed.

이러한 감광막을 현상하면, 분자들이 분해되지 않은 제 1 부분(312)은 거의 그대로 남고, 빛이 적게 조사된 제 2 부분(314)은 제 1 부분(312)보다 얇은 두께로 일부만 남고, 빛에 완전히 노광된 C 영역에 대응하는 부분에는 감광막이 거의 제거된다. When developing such a photosensitive film, molecules remaining first portion (312) is not decomposed almost as it is, the second portion 314, the less the light irradiation is left only a portion with a thin thickness than the first part 312, completely to the light a portion corresponding to the exposed region C, the photosensitive film is almost removed. 이러한 방법을 통하여 위치에 따라 두께가 서로 다른 감광막 패턴이 만들어진다. The thickness according to the position through such a method is made different photosensitive film pattern.

다음, 도 28에 도시한 바와 같이, 이러한 감광막 패턴(312, 314)을 식각 마스크로 사용하여 불순물이 도핑된 비정질 규소막(180), 제 2 비정질 규소막(702), 제 1 비정질 규소막(702) 및 저온 증착 게이트 절연막(160)을 건식 식각하여 게이트선 끝단(152)을 드러내는 접촉 구멍(162)을 완성하고, C 영역의 버퍼층(140)을 드러낸다. Next, as shown in Fig. 28, such a photoresist pattern (312, 314), the impurity is doped by using as an etching mask, the amorphous silicon film 180, the second amorphous silicon film 702, the first amorphous silicon film ( 702) and the low-temperature deposited gate insulating film 160 by dry etching the gate line complete the contact holes 162 exposing the end 152, and exposes the buffer layer 140 in the C region. 계속해서, 감광막 패턴(312, 314)을 식각 마스크로 사용하여 C 영역의 버퍼층(140)을 건식 식각하여 데이터선(120) 및 데이터선 끝단(124)을 드러내는 접촉 구멍(161, 164)을 완성한다. Subsequently, the photoresist pattern 312 and 314 for the buffer layer 140 in the area C, by using as an etching mask, dry etching by a data line 120 and data line contact hole (161, 164) to expose the ends 124 complete do.

이어, 감광막의 제 2 부분(314)을 완전히 제거하는 작업을 진행한다. Next, the operation proceeds to remove the second portion of the photosensitive film 314. The 여기서, 제 2 부분(314)의 감광막 찌꺼기를 완전히 제거하기 위하여 산소를 이용한 애 싱 공정을 추가할 수도 있다. Here, it is also possible to add her washing step using oxygen in order to completely remove the photoresist residues of the second portion (314).

이렇게 하면, 감광막 패턴의 제 2 부분(314)은 제거되고, 불순물이 도핑된 비정질 규소막(180)이 드러나게 되며, 감광막 패턴의 제 1 부분(312)은 감광막 패턴의 제 2 부분(312)의 두께만큼 감소된 상태로 남게 된다. In this way, the second portion of the photoresist pattern 314 is removed, this will expose the amorphous silicon film 180, the impurity is doped, the first portion 312 of the photoresist pattern of the second portion of the photoresist pattern 312, It remains in a reduced state by the thickness.

다음, 남아 있는 감광막 패턴의 제 1 부분(312)을 식각 마스크로 사용하여 불순물이 도핑된 비정질 규소막(180) 및 그 하부의 제 1 및 제 2 비정질 규소막(701, 702)을 식각하여 제거함으로써 게이트 전극(151) 상부의 저온 증착 게이트 절연막(160) 위에 섬 모양의 반도체층(171)과 저항성 접촉층(181)을 남긴다. Next, the remaining removing by etching the first portion 312 of the first and the second amorphous silicon film (701, 702), the impurity-doped amorphous silicon film 180 and the lower portion by using as an etching mask the photosensitive film pattern by leaving the gate electrode 151 of the island-like gate insulating film deposited on the low temperature (160) in the upper semiconductor layer 171 and the ohmic contact layer 181.

마지막으로 남아 있는 감광막의 제 1 부분(312)을 제거한다. And finally removing the remaining first portion 312 of the photosensitive film in the. 여기서, 제 1 부분(312)의 감광막 찌꺼기를 완전히 제거하기 위하여 산소를 이용한 애싱 공정을 추가할 수도 있다. Here, it is also possible to add an ashing process using oxygen in order to completely remove the photoresist residues of the first portion (312).

다음, 도 29에서 보는 바와 같이, ITO층을 증착하고 마스크를 이용한 사진 식각 공정으로 패터닝하여 화소 전극(410), 소스용 전극(412), 드레인용 전극(411), 보조 게이트선 끝단(413) 및 보조 데이터선 끝단(414)을 형성한다. Then, depositing and patterning by a photolithography process using a mask, a pixel electrode 410, an electrode 412 for the source, drain electrode 411, the auxiliary gate line end 413, the ITO layer, as shown in FIG. 29 and the auxiliary data line to form an end (414).

이어, 소스용 전극(412)과 드레인용 전극(411)을 식각 마스크로 사용하여 이들 사이의 저항성 접촉층(181)을 식각하여 두 부분(182, 183)으로 분리된 저항성 접촉층 패턴을 형성하여, 소스용 전극(412)과 드레인용 전극(411) 사이로 반도체층(171)을 노출시킨다. Then, by using the source electrode 412 and drain electrode 411 as an etching mask, etching the ohmic contact layer (181) between them form an ohmic contact layer patterns separated into two parts (182, 183) , thereby exposing the semiconductor layer 171 between the source electrode 412 and drain electrode 411.

마지막으로 도 20 및 도 21에서 보는 바와 같이, 하부 절연 기판(100)의 상부에 질화 규소나 산화 규소 등의 절연 물질과 검은색 안료를 포함하는 감광성 유 기 물질 등의 절연 물질을 차례로 적층하고 마스크를 이용한 사진 공정으로 노광 현상하여 유색 유기막(430)을 형성하고, 이를 식각 마스크로 사용하여 그 하부의 절연 물질을 식각하여 보호막(190)을 형성한다. Finally, Figure 20 and the lower insulating laminated an insulating material such as a photosensitive organic material, including insulating material, and black pigments such as silicon nitride or silicon oxide on the top of the substrate 100, and then a mask, as shown in Figure 21 an exposed developing a photolithography process to form a colored organic film 430 with, and to use them as an etching mask for etching the underlying insulating material to form a protective film 190. the 이때, 유색 유기막(430)은 박막 트랜지스터로 입사하는 빛을 차단하며, 게이트 배선 또는 데이터 배선의 상부에 형성하여 배선의 주위에서 누설되는 빛을 차단하는 기능을 부여할 수도 있다. In this case, the colored organic film 430 may be given the ability to be formed on top of and block the light, a gate wiring or data wiring that is incident to the thin film transistor to block the light which leaks from the periphery of the wiring. 또한 본 발명의 실시예와 같이 유기막(430)의 높이를 조절하여 간격 유지재로 사용할 수도 있다. Or it may be used as a cavity-holding member to adjust the height of the organic film 430 as in the embodiment of the present invention.

한편, 상부 절연 기판(200)의 위에는 ITO의 투명한 도전 물질을 적층하여 공통 전극(210)을 형성한다. On the other hand, the top of the upper insulating substrate 200 by laminating a transparent conductive material of ITO to form a common electrode (210).

이상에서 설명한 바와 같이 본 발명의 방법에 따라 Mo 박막을 증착하고 식각하면 잔사나 얼룩이 없고 이중막의 막간 단차도 생성되지 않을 뿐만 아니라 깨끗한 패턴을 제조할 수 있어서 Mo 박막의 식각 특성을 향상시킬 수 있게 된다. When depositing a Mo thin film according to the process of the present invention and etching it is possible to be able to produce a clear pattern but also do not stain glass Sanaa double film interval step is not generated to improve the etching characteristics of the Mo thin film, as described above .

따라서, 이러한 증착 조건에 따라 증착되고 식각된 Mo 박막 패턴을 액정 표시 장치용 박막 트랜지스터 기판의 제조시에 적용하면 결함이 감소되고 품질이 향상된 기판을 제조할 수 있다. Thus, application of a Mo thin film pattern deposited and etched in accordance with such deposition conditions and in the manufacture of a TFT array panel for a liquid crystal display device is reduced and the defect can be produced with improved quality substrate.

이상, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. Above has been described with reference to a preferred embodiment of the present invention to vary the invention within the scope not departing from the spirit and scope of the invention as set forth in the claims below, if those skilled in the art to modify and change that will be able to understand.

Claims (14)

  1. 80∼150℃의 온도 범위에서, 12,000∼16,000 Watts 범위의 파워를 인가하고, 100∼120 Å/초 범위의 증착 속도로 Mo으로 이루어진 단일층을 증착하여 Mo 박막을 형성하는 단계; And in a temperature range of 80~150 ℃, it is the power of 12,000~16,000 Watts range, and depositing a single layer made of Mo at a deposition rate of 100~120 Å / second range, forming a Mo thin film; And
    상기 Mo박막을 형성하는 단계에서 형성된 Mo 박막을 식각하는 단계를 포함하는 Mo 박막 패턴의 형성 방법. The method of forming a Mo thin film pattern, comprising the step of etching the Mo thin film formed in the step of forming the Mo film.
  2. 제1항에 있어서, 상기 Mo 박막의 형성은 매엽식으로 수행되는 것을 특징으로 하는 Mo 박막 패턴의 형성 방법. The method of claim 1, wherein the formation of the Mo thin film formation method of Mo thin film pattern, characterized in that is carried out in a single wafer.
  3. 제1항에 있어서, 상기 Mo 박막의 형성시 타겟의 사이즈는 144±10 x 660±10 (mm x mm) 범위인 것을 특징으로 하는 형성 방법. The method of claim 1, wherein the forming method, characterized in that the size of the forms when the target is 144 ± 10 x 660 ± 10 (mm x mm) range of the Mo thin film.
  4. 제1항에 있어서, 상기 식각 단계는 인산/질산/초산/안정화제를 포함하는 식각액을 사용하여 수행되는 것을 특징으로 하는 형성 방법. The method of claim 1, wherein the etching step is formed characterized in that is carried out by using the etching solution containing phosphoric acid / nitric acid / acetic acid / stabilizer.
  5. 기판상에 제1 게이트 배선층 및 80∼150℃의 온도 범위에서, 12,000∼16,000 Watts 범위의 파워를 인가하고, 100∼120 Å/초 범위의 증착 속도로 Mo으로 이루어진 단일층을 증착하여 제2 게이트 배선층을 형성하는 단계; Depositing a first gate wiring layer and a single layer made of Mo in the temperature range of 80~150 ℃, 12,000~16,000 at an evaporation rate of the applied power of the range and Watts, 100~120 Å / sec range on the substrate a second gate forming a wiring layer;
    상기 제1 및 제2 게이트 배선층을 식각하여 게이트선, 게이트선 끝단 및 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계; Forming a gate pattern by etching the first and second gate wiring layer including the gate line, the gate line and the gate electrode end;
    상기 게이트 패턴 상에 게이트 절연막을 적층하는 단계; Depositing a gate insulating film on the gate pattern;
    상기 게이트 절연막 상에 반도체층 패턴 및 저항성 접촉층 패턴을 순차적으로 형성하는 단계; Forming a semiconductor layer pattern and the ohmic contact layer pattern on the gate insulating film in sequence;
    MoW 박막을 형성하고 패터닝하여 상기 게이트선과 교차하는 데이터선, 상기 데이터선과 연결되어 있는 데이터선 끝단, 상기 데이터선과 연결되어 있으며 상기 게이트 전극에 인접하는 소스 전극 및 상기 게이트 전극에 대하여 상기 소스 전극의 맞은 편에 위치하는 드레인 전극을 포함하는 데이터 배선을 형성하는 단계; Forming a MoW thin film is patterned by the gate line and crossing the data lines, the data that is connected to the data line and the line end, is connected to the data line, and the right of the source electrode a source electrode and on said gate electrode adjacent to the gate electrode forming a data line including a drain electrode located on the side;
    상기 데이터 배선 상에 보호막을 형성하는 단계; Forming a protective film on the data line;
    상기 게이트 절연막과 함께 상기 보호막을 패터닝하여 상기 게이트선 끝단, 상기 데이터선 끝단 및 상기 드레인 전극을 각각 드러내는 접촉 구멍을 형성하는 단계; Forming a contact hole exposing the gate line end, the end of the data line and the drain electrode by patterning the protection film respectively with the gate insulating film;
    상기 데이터 배선과 중첩되도록 투명 도전막을 적층하는 단계; Depositing a transparent conductive film so as to overlap with the data line; And
    상기 투명 도전막을 식각하여 상기 게이트선 끝단, 상기 데이터선 끝단 및 상기 드레인 전극과 각각 연결되는 보조 게이트선 끝단, 보조 데이터선 끝단 및 화소 전극을 형성하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법. Of the liquid crystal display thin film transistor substrate comprising the step of: etching a film of the transparent conductive formed the gate line end, the data line end and the auxiliary gate line end, the auxiliary data line end and pixel electrodes which are respectively connected to the drain electrode method.
  6. 제5항에 있어서, 상기 제1 게이트 배선층은 Al-Nd 층인 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법. The method of claim 5 wherein said first gate wiring layer manufacturing method of a liquid crystal display thin film transistor substrates, characterized in that a layer Al-Nd.
  7. 제5항에 있어서, 상기 제2 게이트 배선층은 매엽식으로 형성되는 것을 특징 으로 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법. The method of claim 5, wherein the second gate wiring layer manufacturing method of a liquid crystal display thin film transistor substrates, characterized in that formed in a single wafer.
  8. 제5항에 있어서, 상기 식각 단계는 인산/질산/초산/안정화제를 포함하는 식각액을 사용하여 수행되는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법. The method of claim 5, wherein the etching step is a method of producing a liquid crystal display thin film transistor substrate according to claim is carried out by using the etching solution containing phosphoric acid / nitric acid / acetic acid / stabilizer.
  9. 기판상에 제1 게이트 배선층 및 80∼150℃의 온도 범위에서, 12,000∼16,000 Watts 범위의 파워를 인가하고, 100∼120 Å/초 범위의 증착 속도로 Mo으로 이루어진 단일층을 증착하여 제2 게이트 배선층을 형성하는 단계; Depositing a first gate wiring layer and a single layer made of Mo in the temperature range of 80~150 ℃, 12,000~16,000 at an evaporation rate of the applied power of the range and Watts, 100~120 Å / sec range on the substrate a second gate forming a wiring layer;
    상기 제1 및 제2 게이트 배선층을 식각하여 게이트선, 게이트선 끝단 및 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계; Forming a gate pattern by etching the first and second gate wiring layer including the gate line, the gate line and the gate electrode end;
    상기 형성된 게이트 패턴 상에 게이트 절연막을 적층하는 단계; Depositing a gate insulating film on the gate pattern is formed;
    상기 게이트 절연막 상에 반도체층, 저항성 접촉층 및 MoW의 도전체층을 순차적으로 적층하는 단계; The step of stacking a conductive layer of the semiconductor layer, the ohmic contact layer, and MoW in the gate insulating film;
    제1 부분, 상기 제1 부분보다 두께가 두꺼운 제2 부분, 상기 제1 두께보다 두께가 얇은 제3 부분을 가지는 감광막 패턴을 형성하는 단계; The first portion, the second portion is thicker than the first portion, the small thickness than the said first thickness to form a photoresist pattern having a third portion;
    상기 감광막 패턴을 사용하여 데이터선과 이와 연결된 데이터선 끝단, 소스 전극 및 드레인 전극을 포함하는 데이터 배선, 그리고 저항성 접촉층 패턴 및 반도체층 패턴을 형성하는 단계; Forming a data line, and the ohmic contact layer pattern and the semiconductor layer pattern including the photoresist pattern by using the data associated with this data line and the end line, a source electrode and a drain electrode;
    상기 데이터 배선 상에 보호막을 형성하는 단계; Forming a protective film on the data line;
    상기 게이트 절연막과 함께 상기 보호막을 패터닝하여 상기 게이트선 끝단, 상기 데이터선 끝단 및 상기 드레인 전극을 각각 드러내는 접촉 구멍을 형성하는 단계; Forming a contact hole exposing the gate line end, the end of the data line and the drain electrode by patterning the protection film respectively with the gate insulating film;
    상기 데이터 배선과 중첩되도록 투명 도전막을 적층하는 단계; Depositing a transparent conductive film so as to overlap with the data line; And
    상기 투명 도전막을 식각하여, 상기 게이트선 끝단, 상기 데이터선 끝단 및 상기 드레인 전극과 각각 연결되는 보조 게이트선 끝단, 보조 데이터선 끝단 및 화소 전극을 형성하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법. By etching a film of the transparent conductive thin film transistor substrate for a liquid crystal display device including the step of forming the gate line end, the data line end and the auxiliary gate line end, the auxiliary data line end and pixel electrodes which are respectively connected to the drain electrode the method of manufacture.
  10. 제9항에 있어서, 상기 제1 게이트 배선층은 Al-Nd 층인 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법. 10. The method of claim 9, wherein the first gate wiring layer manufacturing method of a liquid crystal display thin film transistor substrates, characterized in that a layer Al-Nd.
  11. 제9항에 있어서, 상기 제2 게이트 배선층은 매엽식으로 형성되는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법. 10. The method of claim 9, wherein the second gate wiring layer manufacturing method of a liquid crystal display thin film transistor substrates, characterized in that formed in a single wafer.
  12. 제9항에 있어서, 상기 식각 단계는 인산/질산/초산/안정화제를 포함하는 식각액을 사용하여 수행되는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법. 10. The method of claim 9, wherein the etching step is a method of producing a liquid crystal display thin film transistor substrate according to claim is carried out by using the etching solution containing phosphoric acid / nitric acid / acetic acid / stabilizer.
  13. 제9항에 있어서, 상기 제1 부분은 상기 소스 전극과 상기 드레인 전극 사이에 위치하도록 형성하고, 상기 제2 부분은 상기 데이터 배선 상부에 위치하도록 형 성하는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법. 10. The method of claim 9, wherein the first portion is a thin film transistor for the second portion, and formed so as to be positioned between the source electrode and the drain electrode is a liquid crystal display device characterized in that the type property is positioned on the data line, the upper the method of the substrate.
  14. 절연 기판상에 MoW의 데이터선을 포함하는 데이터 배선을 형성하는 단계; Forming a data wire including a data line of MoW on an insulating substrate;
    상기 기판 상부에 적, 녹, 청의 색필터를 형성하는 단계; Forming red, green, and blue color filters on the substrate;
    버퍼 물질을 증착하여 상기 데이터 배선 및 상기 색필터를 덮는 버퍼층을 형성하는 단계; Depositing a buffer material to form the data line, the buffer layer overlying the color filter;
    상기 버퍼층 상부에 제1 게이트 배선층 및 80∼150℃의 온도 범위에서, 12,000∼16,000 Watts 범위의 파워를 인가하고, 100∼120 Å/초 범위의 증착 속도로 Mo으로 이루어진 단일층을 증착하여 제2 게이트 배선층을 형성하는 단계; In the temperature range of the first gate wiring and 80~150 ℃ on the buffer layer above, by depositing a single layer made of Mo in the power range 12,000~16,000 Watts at a deposition rate of application, and 100~120 Å / second range, the second forming a gate wiring;
    상기 제1 및 제2 게이트 배선층을 식각하여 게이트선 및 게이트 전극을 포함하는 게이트 배선을 형성하는 단계; A step of etching the first and second gate wiring layer to form a gate wire including a gate line and a gate electrode;
    상기 게이트 배선을 덮는 게이트 절연막을 형성하는 단계; Forming a gate insulating film covering the gate wire;
    상기 게이트 절연막상에 섬모양의 저항성 접촉층과 반도체층 패턴을 형성하는 동시에 상기 게이트 절연막과 상기 게이트 절연막 하부에 형성된 상기 버퍼층에 대응하여 상기 데이터선의 일부를 노출시키는 제1 접촉 구멍을 형성하는 단계; The method comprising at the same time of forming the gate insulating layer and the island-shaped ohmic contact layer and the semiconductor layer pattern of the forming a first contact hole exposing a portion of the data line corresponding to the buffer layer formed on the gate insulating film and the gate insulating film is lower;
    상기 섬 모양의 저항성 접촉층 패턴상에 투명도전물질을 도포후 식각하여, 서로 분리되어 형성되어 있으며 동일한 층으로 만들어진 소스용 전극 및 드레인용 전극과, 상기 드레인용 전극과 연결된 화소 전극을 포함하는 화소 배선을 형성하는 단계; By etching and then a transparent conductive material on the ohmic contact layer pattern of the island-like coating, formed separately from one another, and pixels each including an electrode for the source produced in the same layer, and a drain electrode, and a pixel electrode connected with the drain electrode forming a wiring;
    상기 소스용 전극과 상기 드레인용 전극의 사이에 위치하는 상기 저항성 접촉층 패턴의 노출 부분을 제거하여 상기 저항성 접촉층 패턴을 양쪽으로 분리하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법. Method for manufacturing a liquid crystal display thin film transistor substrate comprising the step of separating the ohmic contact layer patterns on both sides to remove the exposed portion of the ohmic contact layer pattern positioned between the for the source electrode and the drain electrode.
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