KR100903382B1 - Multi-port memory device having serial i/o interface - Google Patents

Multi-port memory device having serial i/o interface Download PDF

Info

Publication number
KR100903382B1
KR100903382B1 KR1020070111456A KR20070111456A KR100903382B1 KR 100903382 B1 KR100903382 B1 KR 100903382B1 KR 1020070111456 A KR1020070111456 A KR 1020070111456A KR 20070111456 A KR20070111456 A KR 20070111456A KR 100903382 B1 KR100903382 B1 KR 100903382B1
Authority
KR
South Korea
Prior art keywords
port
external
output
signal
input
Prior art date
Application number
KR1020070111456A
Other languages
Korean (ko)
Other versions
KR20090045568A (en
Inventor
정진일
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070111456A priority Critical patent/KR100903382B1/en
Publication of KR20090045568A publication Critical patent/KR20090045568A/en
Application granted granted Critical
Publication of KR100903382B1 publication Critical patent/KR100903382B1/en

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/16Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175Coupling arrangements; Interface arrangements
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2207/00Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10Aspects relating to interfaces of memory device to external buses
    • G11C2207/105Aspects related to pads, pins or terminals

Abstract

본 발명에서는 특정 모드 상에서 외부 핀을 통해 디지털 로직(0 또는 1)에 해당하는 전압 레벨을 인가하여 포트 리셋 동작이 이루어지도록 하였다. 이때 특정 모드는 외부 포트리셋모드로서 MRS(Mode Register Set) 설정을 통해 진입하게 된다. 이러한 외부 포트리셋모드에 있는 동안 원래의 내부 포트리셋신호는 디스에이블 되고 외부 핀들은 포트 리셋 용도로만 사용하게 된다. 여기서 외부 핀은 각 포트와 일대일로 연결되며, 멀티-포트 메모리 소자의 포트 로직을 통하지 않고 메모리 코어를 직접 테스트하는, 이른바 직접 테스트 모드(Direct Test Mode, DTM)를 지원하는 다수의 병렬 데이터 입/출력(DQ) 핀을 외부 핀으로 사용할 수 있다. 외부 포트리셋모드 동안 어떤 한 외부 핀에 포트 리셋에 대응하는 전압 레벨을 인가하면 해당 포트에서 포트 리셋 동작이 일어난다. 이와 같이 디지털 로직에 해당하는 전압 레벨을 인가함으로써 포트 문턱전압 레벨에 상관없이 포트 리셋 동작이 되어야 확인할 수 있는 동작들을 모두 확인할 수 있게 된다.In the present invention, a port reset operation is performed by applying a voltage level corresponding to the digital logic (0 or 1) through an external pin in a specific mode. At this time, the specific mode is entered as an external port reset mode through MRS (Mode Register Set) setting. While in this external port reset mode, the original internal port reset signal is disabled and the external pins are used for port reset only. Here, the external pins are connected one-to-one with each port, and multiple parallel data inputs and supports so-called Direct Test Mode (DTM), which directly test the memory core without going through the port logic of the multi-port memory device. The output (DQ) pin can be used as an external pin. During external port reset mode, applying a voltage level corresponding to a port reset to an external pin causes a port reset operation on that port. In this way, by applying the voltage level corresponding to the digital logic, it is possible to check all the operations that can be checked when the port reset operation is performed regardless of the port threshold voltage level.
멀티-포트 메모리, 직렬 입/출력 인터페이스, 포트 리셋, 외부 핀, 다중화기 Multi-Port Memory, Serial Input / Output Interface, Port Reset, External Pins, Multiplexers

Description

직렬 입/출력 인터페이스를 갖는 멀티-포트 메모리 소자{MULTI-PORT MEMORY DEVICE HAVING SERIAL I/O INTERFACE}MULTI-PORT MEMORY DEVICE HAVING SERIAL I / O INTERFACE
본 발명은 반도체 설계 기술에 관한 것으로, 특히 직렬 입/출력 인터페이스를 갖는 멀티-포트 메모리 소자에 관한 것이며, 더 자세히는 포트 리셋 동작에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor design techniques, and more particularly, to a multi-port memory device having a serial input / output interface, and more particularly to a port reset operation.
일반적으로, RAM(Random Access Memory)을 비롯한 대부분의 메모리 소자는 하나의 포트 - 하나의 포트에 다수의 입/출력 핀(pin)이 존재함 - 를 구비한다. 즉, 외부 칩셋(chipset)과의 데이터 교환을 위해 하나의 포트만을 구비하고 있다. 이러한 단일 포트를 갖는 메모리 소자는 여러 개의 입/출력 핀에 연결된 신호선을 통해 동시에 여러 비트(bit)의 데이터를 전송하는 병렬 입/출력 인터페이스를 사용하고 있다. 즉, 다수의 입/출력 핀을 통해 외부 소자와 데이터(data)를 병렬적으로 교환한다. In general, most memory devices, including random access memory (RAM), have one port, with multiple input / output pins on one port. That is, only one port is provided for data exchange with an external chipset. Such a single port memory device uses a parallel input / output interface that simultaneously transmits multiple bits of data through signal lines connected to multiple input / output pins. That is, data is exchanged in parallel with an external device through a plurality of input / output pins.
전술한 입/출력 인터페이스는 서로 다른 기능을 갖는 단위 소자를 신호선으 로 서로 연결하여 송/수신 데이터가 정확히 상대에게 전송되도록 하기 위한 전기적, 기계적 취급 방법을 말하며, 후술되는 입/출력 인터페이스 또한 이와 동일한 의미로 해석되어야 한다. 또한, 신호선은 보편적으로 주소신호(address signal), 데이터신호(data signal) 및 제어신호(control signal) 등과 같은 신호를 전송하는 버스(bus)를 말한다.The input / output interface described above refers to an electrical and mechanical handling method for connecting transmission / reception data to the other party by connecting unit elements having different functions with signal lines. The input / output interface described below is also the same. It should be interpreted as meaning. In addition, the signal line generally refers to a bus for transmitting signals such as an address signal, a data signal, a control signal, and the like.
병렬 입/출력 인터페이스는 여러 개의 버스를 통해 동시에 여러 비트의 데이터를 전송할 수 있어 데이터 처리 효율(속도)이 우수하므로 빠른 속도를 요하는 짧은 거리 전송에 주로 이용되고 있다. 그러나, 병렬 입/출력 인터페이스는 입/출력 데이터를 전송하기 위한 버스가 증가하는 바, 거리가 길어지면 제품 단가(cost)가 높아지게 된다. 또한, 멀티미디어 시스템(multi-media system)의 하드웨어(hardware)의 측면에서 볼 때, 단일 포트(single port)라는 제약 때문에 다양한 멀티미디어 기능을 지원하기 위해서는 여러 개의 메모리 소자를 독립적으로 구성하거나, 하나의 기능에 대한 동작이 진행될 때는 다른 기능의 동작을 동시에 할 수 없다는 단점이 있다.The parallel input / output interface can transfer multiple bits of data through multiple buses simultaneously, so it is used for short distances requiring high speed because of its high data processing efficiency (speed). However, the parallel input / output interface has an increased bus for transmitting input / output data, and thus, a long distance increases a product cost. In addition, in terms of hardware of a multi-media system, due to the limitation of a single port, in order to support various multimedia functions, a plurality of memory devices may be independently configured or one function may be used. There is a disadvantage in that the operation of other functions cannot be performed at the same time when the operation is performed.
전술한 바와 같은 병렬 입/출력 인터페이스의 단점을 고려하여 입/출력 인터페이스를 직렬 입/출력 인터페이스로 전환하려는 노력이 계속되고 있으며, 또한 다른 직렬 입/출력 인터페이스를 갖는 장치와의 호환성 확장 등을 고려하여 반도체 메모리 소자의 입/출력 환경이 직렬 입/출력 인터페이스로의 전환이 요구되고 있기도 하다. 뿐만 아니라, 표시장치 예컨대, HDTV(High Definition TeleVision)와 LCD(Liquid Crystal Display) TV와 같은 표시장치에서는 오디오(audio)나 비디 오(video) 등과 같은 응용 소자들이 내장되어 있으며, 이러한 응용 소자들은 독립적인 데이터 처리(data processing)가 요구되므로 다수의 포트를 통해 직렬 입/출력 인터페이스를 갖는 멀티-포트 메모리 소자의 개발이 절실히 요구되는 상황이다.Considering the shortcomings of the parallel input / output interface described above, efforts have been made to convert the input / output interface to the serial input / output interface, and also consider the expansion of compatibility with devices having other serial input / output interfaces. Therefore, the input / output environment of the semiconductor memory device is required to switch to the serial input / output interface. In addition, display devices, such as HDTV (High Definition TeleVision) and LCD (Liquid Crystal Display) LCDs, have built-in applications such as audio and video, and these applications are independent. Since in-data processing is required, the development of a multi-port memory device having a serial input / output interface through a plurality of ports is urgently required.
현재, 제안된 직렬 입/출력 인터페이스를 갖는 멀티-포트 메모리 소자에는 직렬 입/출력신호를 처리하는 처리부와, 범용 DRAM 소자와 같이 병렬 저속 동작을 수행하는 DRAM 코아(core)부가 동일 웨이퍼(wafer) 상에 한 칩(chip) 내에 구현되었다.Currently, in the multi-port memory device having the proposed serial input / output interface, a processor for processing serial input / output signals and a DRAM core for performing parallel low-speed operation like a general-purpose DRAM device have the same wafer. It is implemented in one chip.
도 1은 직렬 입/출력 인터페이스를 갖는 멀티-포트 메모리 소자의 구성을 나타낸 블럭 다이어그램이다. 여기서는, 설명의 편의를 위해 2개의 포트(PORT0, PORT1)와 4개의 뱅크(BANK0~BANK3)로 구성된 멀티-포트 메모리 소자를 일례로 설명한다.1 is a block diagram showing the configuration of a multi-port memory device having a serial input / output interface. For convenience of explanation, a multi-port memory device including two ports PORT0 and PORT1 and four banks BANK0 to BANK3 will be described as an example.
도 1을 참조하면, 직렬 입/출력 인터페이스를 갖는 멀티-포트 메모리 소자는 직렬 입출력 패드(TX+, TX-, RX+, RX-)와, 포트(PORT0, PORT1)와, 뱅크(BANK0~BANK3)와, 글로벌 데이터 버스(global data bus)로 이루어진다.Referring to FIG. 1, a multi-port memory device having a serial input / output interface may include serial input / output pads TX +, TX-, RX +, and RX-, ports PORT0 and PORT1, and banks BANK0 to BANK3. It consists of a global data bus.
이러한 구성을 갖는 멀티-포트 메모리 소자는 포트(PORT0, PORT1)로부터 입력되는 입력신호들(이하, '입력유효데이터신호'라 함)이 모든 뱅크(BANK0~BANK3)로 입력되고, 뱅크(BANK0~BANK3)로부터 출력되는 출력신호들(이하, '출력유효데이터신호'라 함) 또한 모든 포트(PORT0, PORT1)로 선택적으로 전달될 수 있도록 구성되어져야만 한다.In the multi-port memory device having such a configuration, input signals (hereinafter referred to as input valid data signals) input from the ports PORT0 and PORT1 are input to all banks BANK0 to BANK3, and the banks BANK0 to Output signals output from BANK3) (hereinafter referred to as 'output valid data signals') must also be configured to be selectively transmitted to all ports PORT0 and PORT1.
이를 위해, 포트(PORT0, PORT1)와 뱅크(BANK0~BANK3)는 글로벌 데이터 버 스(GIO)를 통해 서로 연결된다. 글로벌 데이터 버스는 포트(PORT0, PORT1)로부터 전송된 입력유효데이터신호를 뱅크(BANK0~BANK3)로 전달하기 위한 입력용 버스(PRX0<0:3>, PRX1<0:3>)와, 뱅크(BANK0~BANK3)로부터 전송된 출력유효데이터신호를 포트(PORT0, PORT1)로 전달하기 위한 출력용 버스(PTX0<0:3>, PTX1<0:3>)로 이루어진다. For this purpose, the ports PORT0 and PORT1 and the banks BANK0 to BANK3 are connected to each other through the global data bus GIO. The global data bus is an input bus (PRX0 <0: 3>, PRX1 <0: 3>) for transferring input valid data signals transmitted from the ports PORT0 and PORT1 to the banks BANK0 to BANK3, and the bank ( An output bus (PTX0 <0: 3>, PTX1 <0: 3>) for transferring the output valid data signal transmitted from BANK0 to BANK3 to the ports PORT0 and PORT1.
이와 같이, 글로벌 데이터 버스는 입력용 버스(PRX0<0:3>, PRX1<0:3>)와 출력용 버스(PTX0<0:3>, PTX1<0:3>)로 분리된다. 입력용 버스(PRX0<0:3>, PRX1<0:3>)는 각 포트(PORT0, PORT1)로부터 전송된 병렬화된 입력유효데이터신호를 각 뱅크(BANK0~BANK3)로 전달한다. 출력용 버스(PTX0<0:3>, PTX1<0:3>)는 각 뱅크(BANK0~BANK3)로부터 전송된 병렬화된 입력유효데이터신호를 각 포트(PORT0, PORT1)로 전달한다.In this way, the global data bus is separated into input buses PRX0 <0: 3> and PRX1 <0: 3> and output buses PTX0 <0: 3> and PTX1 <0: 3>. The input buses PRX0 <0: 3> and PRX1 <0: 3> transfer the parallel input valid data signals transmitted from the respective ports PORT0 and PORT1 to the respective banks BANK0 to BANK3. The output buses PTX0 <0: 3> and PTX1 <0: 3> transfer the parallel input valid data signals transmitted from the banks BANK0 to BANK3 to each port PORT0 and PORT1.
한편, 각 포트(PORT0, PORT1)로부터 출력되는 입력유효데이터신호에는 뱅크(BANK0~BANK3)를 선택하기 위한 뱅크선택신호에 대한 정보도 포함되어 있는 바, 각 뱅크(BANK0~BANK3)로는 어떤 포트로부터 어느 뱅크로의 접근이 이루어지고 있는지 그 데이터를 알리는 신호들이 입력된다. 이에 따라, 포트의 데이터를 선택적으로 뱅크 내부로 전달하고, 뱅크의 데이터를 각 포트에 지정된 글로벌 데이터 버스로 전달하게 된다.On the other hand, the input valid data signals outputted from the ports PORT0 and PORT1 also contain information on the bank selection signal for selecting the banks BANK0 to BANK3. Signals informing the data of which bank is being accessed are input. Accordingly, the data of the port is selectively transferred into the bank, and the data of the bank is transferred to the global data bus assigned to each port.
포트(PORT0, PORT1)는 직렬 고속 수신 패드(RX+, RX-)로 입력되는 신호를 저속 데이터통신 방식인 병렬화된 입력유효데이터신호로 전환하여 입력용 버스(PRX0<0:3>, PRX1<0:3>)를 통해 뱅크(BANK0~BANK3)의 DRAM 코어(core) 영역으로 전달하고, 뱅크(BANK0~BANK3)의 DRAM 코어로부터 출력되는 병렬화된 출력유효데이터신호를 고속 데이터통신 방식인 직렬화된 신호로 전환하여 출력하는 서데스(SERDES) 회로를 구비한다. 여기서, 서데스 회로는 직렬화기(serializer)와 병렬화기(deserializer)를 포함한다.The ports PORT0 and PORT1 convert the signals input to the serial high speed receiving pads RX + and RX- into parallel input valid data signals, which are low-speed data communication methods, so that the input buses PRX0 <0: 3> and PRX1 <0 (3>) is transferred to the DRAM core areas of the banks BANK0 to BANK3, and the serialized output valid data signal outputted from the DRAM cores of the banks BANK0 to BANK3 is a high-speed data communication serialized signal. And a SERDES circuit for switching to and outputting. Here, the sustain circuit includes a serializer and a deserializer.
도 2는 도 1에 도시된 포트(PORT0, PORT1)의 회로 구현예를 나타낸 블럭 다이어그램이다.FIG. 2 is a block diagram illustrating a circuit implementation of the ports PORT0 and PORT1 shown in FIG. 1.
먼저, 도 2에 도시된 바와 같이, 포트(PORT0, PORT1)는 외부장치와 직렬 입출력 패드(TX+, TX-, RX+, RX-)를 매개로 직렬 입/출력 인터페이스 방식으로 데이터 통신을 수행한다. 이때, 수신패드(RX+, RX-)를 통해 입력되는 신호는 직렬의 고속 입력신호이고, 송신패드(TX+, TX-)를 통해 출력되는 신호 또한 직렬의 고속 출력신호이다. 일반적으로, 고속 입출력 신호들은 원활한 신호 인식을 위하여 차동(differential) 신호로 구성되어 있고, 이러한 차동 입출력 신호들을 각각 입출력하는 직렬 입출력 패드(TX+, TX-, RX+, RX-)를 각각 '+', '-'로 표시하여 구분하였다.First, as illustrated in FIG. 2, the ports PORT0 and PORT1 perform data communication with an external device through a serial input / output interface method through serial input / output pads TX +, TX-, RX +, and RX-. In this case, the signals input through the reception pads RX + and RX- are serial high-speed input signals, and the signals output through the transmission pads TX + and TX- are also high-speed serial output signals. In general, high-speed I / O signals are composed of differential signals for smooth signal recognition, and serial input / output pads TX +, TX-, RX +, and RX- that respectively input and output these differential input / output signals are '+', Separated with '-'.
한편, 포트(PORT0, PORT1)는 각각 드라이버(driver)(21), 직렬화기(22), 입력 래치부(input latch)(23), 클럭 생성부(24), 샘플러(sampler)(25), 병렬화기(26) 및 데이터 출력부(27)를 구비한다.On the other hand, the ports PORT0 and PORT1 are a driver 21, a serializer 22, an input latch 23, a clock generator 24, a sampler 25, A parallelizer 26 and a data output unit 27 are provided.
드라이버(21)는 직렬화기(22)로부터 직렬화되어 출력된 출력유효데이터신호를 송신 패드(TX+, TX-)를 매개로 외부 장치로 출력한다.The driver 21 outputs an output valid data signal serialized and output from the serializer 22 to an external device via the transmission pads TX + and TX-.
직렬화기(22)는 클럭 생성부(24)로부터 생성되는 내부 클럭에 동기되어 입력 래치부(23)를 통해 입력되는 병렬화된 출력유효데이터신호를 직렬화하여 드라이버(21)로 출력한다.The serializer 22 serializes the parallel output valid data signal inputted through the input latch unit 23 in synchronization with an internal clock generated from the clock generator 24, and outputs the serialized output valid data signal to the driver 21.
입력 래치부(23)는 클럭 생성부(24)로부터 생성되는 내부 클럭에 동기되어 출력용 버스(PTXi<0:3>)(여기서, i는 0 또는 1로서, 포트에 대응됨)를 통해 출력되는 출력유효데이터신호를 래치(latch)하여 직렬화기(22)로 전달한다.The input latch unit 23 is output through the output bus PTXi <0: 3> (where i is 0 or 1, corresponding to the port) in synchronization with the internal clock generated from the clock generator 24. The output valid data signal is latched and transferred to the serializer 22.
샘플러(25)는 클럭 생성부(24)로부터 생성된 내부 클럭에 동기되어 외부 장치로부터 수신패드(RX+, RX-)를 통해 입력되는 외부신호를 샘플링(sampling)하여 병렬화기(26)로 전달한다.The sampler 25 samples an external signal input from the external device through the reception pads RX + and RX- from the external device in synchronization with the internal clock generated by the clock generator 24, and transfers the external signal to the parallelizer 26. .
병렬화기(26)는 클럭 생성부(24)로부터 생성된 내부 클럭에 동기되어 샘플러(25)를 통해 입력된 외부신호를 병렬화하여 입력유효데이터신호를 데이터 출력부(27)로 전달한다.The parallelizer 26 synchronizes an external signal input through the sampler 25 in synchronization with an internal clock generated from the clock generator 24, and transfers the input valid data signal to the data output unit 27.
데이터 출력부(27)는 병렬화기(26)로부터 입력되는 입력유효데이터신호를 입력받아 입력용 버스(PRXi<0;3>)(여기서, i는 0 또는 1로서, 포트에 대응됨)로 실어 보낸다.The data output unit 27 receives an input valid data signal input from the parallelizer 26 and loads it on an input bus PRXi <0; 3> (where i is 0 or 1, corresponding to the port). send.
클럭 생성부(24)는 외부 장치로부터 입력되는 기준 클럭(reference clock)(RCLK)을 입력받아 내부 클럭을 생성한다. 이때, 내부 클럭은 기준 클럭(RCLK)과 동일한 주기 및 위상을 갖거나, 주기 및/또는 위상이 변경된 클럭일 수 있다. 또한, 클럭 생성부(24)는 기준 클럭(RCLK)을 이용하여 한 개의 내부 클럭을 생성하거나 서로 다른 주기와 위상을 갖는 적어도 두 개의 내부 클럭을 생성할 수도 있다.The clock generator 24 receives a reference clock RCLK input from an external device and generates an internal clock. In this case, the internal clock may have the same period and phase as the reference clock RCLK, or may be a clock in which the period and / or phase are changed. In addition, the clock generator 24 may generate one internal clock or at least two internal clocks having different periods and phases using the reference clock RCLK.
이러한 구성을 갖는 포트(PORT0, PORT1)의 동작 특성을 구체적으로 설명하면 다음과 같다.The operation characteristics of the ports PORT0 and PORT1 having such a configuration will be described in detail as follows.
먼저, 수신 패드(RX+, RX-)를 통해 외부 장치로부터 직렬 프레임(frame) 형태로 고속으로 입력되는 외부신호가 입력용 버스(PRXi<0:3>)에 실어 보내지는 과정을 설명한다.First, a process in which an external signal inputted at high speed in the form of a serial frame from an external device through the receiving pads RX + and RX- is carried on the input bus PRXi <0: 3>.
우선, 외부신호는 클럭 생성부(24)로부터 출력되는 내부 클럭에 동기된 샘플러(25)를 통해 샘플링된다. 샘플러(25)는 샘플링된 외부신호를 병렬화기(26)로 전달한다. 병렬화기(26)는 샘플러(25)와 마찬가지로 클럭 생성부(24)로부터 출력되는 내부 클럭에 동기되어 샘플러(25)를 통해 입력되는 외부신호를 병렬화하여 병렬화된 입력유효데이터신호를 데이터 출력부(27)로 출력한다. 데이터 출력부(27)는 병렬화기(26)로부터 출력된 병렬화된 입력유효데이터신호를 입력용 버스(PRXi<0:3>)로 실어 보낸다.First, the external signal is sampled through the sampler 25 synchronized with the internal clock output from the clock generator 24. The sampler 25 transfers the sampled external signal to the parallelizer 26. The parallelizer 26, like the sampler 25, synchronizes an external signal input through the sampler 25 in synchronization with an internal clock output from the clock generator 24, and converts the parallel input effective data signal into a data output unit ( 27). The data output unit 27 carries the parallel input valid data signal outputted from the parallelizer 26 to the input bus PRXi <0: 3>.
한편, 출력용 버스(PTXi<0:3>)를 통해 출력되는 병렬화된 출력유효데이터신호를 직렬화된 신호로 변환하여 송신 패드(TX+, TX-)를 통해 외부 장치로 출력하는 과정을 설명한다.Meanwhile, a process of converting the parallelized output valid data signal output through the output buses PTXi <0: 3> into serialized signals and outputting them to an external device through the transmission pads TX + and TX- will be described.
우선, 병렬화된 출력유효데이터신호는 출력용 버스(PTXi<0:3>)를 통해 입력 래치부(23)로 전달된다. 입력 래치부(23)는 클럭 생성부(24)로부터 출력된 내부 클럭에 동기되어 출력용 버스(PTXi<0:3>)로부터 전달된 출력유효데이터신호를 래치하여 직렬화기(22)로 전달한다. 직렬화기(22)는 입력 래치부(23)와 마찬가지로 클럭 생성부(24)로부터 출력된 내부 클럭에 동기되어 입력 래치부(23)로부터 전달된 출 력유효데이터신호를 직렬화하여 드라이버(21)로 전달한다. 드라이버(21)는 직렬화기(22)를 통해 직렬화된 신호를 입력받아 송신 패드(TX+, TX-)를 매개로 외부 장치로 출력한다.First, the parallelized output valid data signal is transmitted to the input latch unit 23 via the output buses PTXi <0: 3>. The input latch unit 23 latches and outputs the output valid data signal transmitted from the output buses PTXi <0: 3> to the serializer 22 in synchronization with the internal clock output from the clock generator 24. Similar to the input latch unit 23, the serializer 22 serializes the output valid data signal transmitted from the input latch unit 23 in synchronization with the internal clock output from the clock generator 24 to the driver 21. To pass. The driver 21 receives the serialized signal through the serializer 22 and outputs the serialized signal to the external device through the transmission pads TX + and TX-.
전술한 바와 같이, 멀티-포트 메모리 소자는 외부장치와 고속으로 직렬 입/출력 동작을 수행하고, 외부장치로 입출력되는 입/출력신호를 직/병렬로 전환하는 전환장치로서 기능을 갖는 포트를 구비하고 있다. 이러한 포트는 외부장치와 다수의 병행 처리를 수행하기 위해 필수적으로 필요한 요소로서, 멀티-포트 메모리 소자의 동작 특성에 큰 영향을 미치는 요소이다.As described above, the multi-port memory device has a port having a function as a switching device for performing serial input / output operation at high speed with an external device and converting input / output signals input / output to / from the external device in parallel / parallel. Doing. Such a port is an essential element for performing a plurality of parallel processing with an external device and has a great influence on the operating characteristics of a multi-port memory device.
한편, 수신 패드(RX+, RX-)에 인가되는 입력신호 rx+와 rx- 사이의 전압 레벨 차이를 포트 오프셋전압(offset voltage)라고 정의하고 포트 리셋 동작을 일으키는 경계점에 해당하는 포트 오프셋전압을 포트 문턱전압(threshold voltage)라고 정의한다.Meanwhile, the voltage level difference between the input signals rx + and rx- applied to the receiving pads RX + and RX- is defined as a port offset voltage, and the port offset voltage corresponding to the boundary point causing the port reset operation is defined as a port threshold. This is defined as the threshold voltage.
본래 포트 리셋 동작은 포트 오프셋전압이 포트 문턱전압보다 낮을 때에만 발생한다. 그러나 공정/설계 상의 문제로 포트 문턱전압이 매우 높게 형성되어 있다면 정상적인 포트 오프셋전압이라 하여도 포트 리셋 동작이 항상 걸려 있을 수 있다. 이 경우, 제한된 전압 레벨만 줄 수 있는 테스트 환경이라면 더 이상 테스트를 진행할 수 없기 때문에 포트 리셋 동작이 되어야만 확인할 수 있는 동작을 확인할 수 없게 되어 칩 수정(revision) 작업할 때 불리할 수밖에 없다.Inherently, the port reset operation occurs only when the port offset voltage is lower than the port threshold voltage. However, if the port threshold voltage is set too high due to process / design problems, the port reset operation may always occur even with a normal port offset voltage. In this case, the test environment that can give only a limited voltage level can not test any more, so the operation that can be confirmed only after the port reset operation cannot be confirmed, which is disadvantageous when the chip revision operation is performed.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 테스트시 불안정한 포트 리셋 동작을 배제할 수 있는 직렬 입/출력 인터페이스를 갖는 멀티-포트 메모리 소자를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a multi-port memory device having a serial input / output interface capable of eliminating an unstable port reset operation during a test.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 차동 포트 입력신호를 입력받고 차동 포트 출력신호를 출력하기 위한 다수의 직렬 입/출력 포트; 모드 레지스터 셋 코드를 디코딩하여 외부 포트리셋모드 신호를 출력하기 위한 모드 레지스터 셋 디코딩 수단; 외부 포트리셋모드에서 외부로부터 인가된 각각의 외부 포트리셋 신호를 내부로 전달하기 위한 다수의 외부 핀; 상기 외부 포트리셋모드 신호에 응답하여 각 외부 핀을 통해 인가된 상기 각각의 외부 포트리셋 신호 또는 각 직렬 입/출력 포트로부터 생성된 내부 포트리셋 신호를 선택적으로 최종 포트리셋 신호로서 각 직렬 입/출력 포트로 출력하기 위한 다수의 다중화 수단을 구비하는 직렬 입/출력 인터페이스를 갖는 멀티-포트 메모리 소자가 제공된다.According to an aspect of the present invention for achieving the above technical problem, a plurality of serial input / output port for receiving a differential port input signal and outputs a differential port output signal; Mode register set decoding means for decoding a mode register set code to output an external port reset mode signal; A plurality of external pins for transmitting each external port reset signal applied from the outside in the external port reset mode; In response to the external port reset mode signal, each serial input / output is selectively used as the final port reset signal by using the respective external port reset signal applied through each external pin or the internal port reset signal generated from each serial input / output port. A multi-port memory device is provided having a serial input / output interface having a plurality of multiplexing means for outputting to a port.
또한, 본 발명의 다른 측면에 따르면, 차동 포트 입력신호를 입력받고 차동 포트 출력신호를 출력하기 위한 다수의 직렬 입/출력 포트와, 외부 포트리셋모드에서 외부로부터 인가된 각각의 외부 포트리셋 신호를 내부로 전달하기 위한 다수의 외부 핀을 구비하는 직렬 입/출력 인터페이스를 갖는 멀티-포트 메모리 소자의 구동방법에 있어서, 모드 레지스터 셋 코드를 디코딩하여 외부 포트리셋모드 신호를 출력하는 단계; 상기 외부 포트리셋모드 신호에 응답하여 각 외부 핀을 통해 인가된 상기 각각의 외부 포트리셋 신호를 최종 포트리셋 신호로서 각 직렬 입/출력 포트로 출력하는 단계; 및 상기 외부 포트리셋모드 신호에 응답하여 각 직렬 입/출력 포트로부터 생성된 내부 포트리셋 신호를 선택적으로 상기 최종 포트리셋 신호로서 각 직렬 입/출력 포트로 출력하는 단계를 포함하는 직렬 입/출력 인터페이스를 갖는 멀티-포트 메모리 소자의 구동방법이 제공된다.According to another aspect of the present invention, a plurality of serial input and output ports for receiving a differential port input signal and outputting a differential port output signal, and each external port reset signal applied from the outside in the external port reset mode. A method of driving a multi-port memory device having a serial input / output interface having a plurality of external pins for transmitting therein, the method comprising: outputting an external port reset mode signal by decoding a mode register set code; Outputting each external port reset signal applied through each external pin in response to the external port reset mode signal to each serial input / output port as a final port reset signal; And selectively outputting an internal port reset signal generated from each serial input / output port to each serial input / output port as the final port reset signal in response to the external port reset mode signal. A driving method of a multi-port memory device having a structure is provided.
본 발명에서는 특정 모드 상에서 외부 핀을 통해 디지털 로직(0 또는 1)에 해당하는 전압 레벨을 인가하여 포트 리셋 동작이 이루어지도록 하였다. 이때 특정 모드는 외부 포트리셋모드로서 MRS(Mode Register Set) 설정을 통해 진입하게 된다. 이러한 외부 포트리셋모드에 있는 동안 원래의 내부 포트리셋신호는 디스에이블 되고 외부 핀들은 포트 리셋 용도로만 사용하게 된다. 여기서 외부 핀은 각 포트와 일대일로 연결되며, 멀티-포트 메모리 소자의 포트 로직을 통하지 않고 메모리 코어를 직접 테스트하는, 이른바 직접 테스트 모드(Direct Test Mode, DTM)를 지원하는 다수의 병렬 데이터 입/출력(DQ) 핀을 외부 핀으로 사용할 수 있다. 외부 포트리셋모드 동안 어떤 한 외부 핀에 포트 리셋에 대응하는 전압 레벨을 인가하면 해당 포트에서 포트 리셋 동작이 일어난다. 이와 같이 디지털 로직에 해당하는 전압 레벨을 인가함으로써 포트 문턱전압 레벨에 상관없이 포트 리셋 동작이 되어야 확인할 수 있는 동작들을 모두 확인할 수 있게 된다.In the present invention, a port reset operation is performed by applying a voltage level corresponding to the digital logic (0 or 1) through an external pin in a specific mode. At this time, the specific mode is entered as an external port reset mode through MRS (Mode Register Set) setting. While in this external port reset mode, the original internal port reset signal is disabled and the external pins are used for port reset only. Here, the external pins are connected one-to-one with each port, and multiple parallel data inputs and supports so-called Direct Test Mode (DTM), which directly test the memory core without going through the port logic of the multi-port memory device. The output (DQ) pin can be used as an external pin. During external port reset mode, applying a voltage level corresponding to a port reset to an external pin causes a port reset operation on that port. In this way, by applying the voltage level corresponding to the digital logic, it is possible to check all the operations that can be checked when the port reset operation is performed regardless of the port threshold voltage level.
본 발명은 테스트시 불안정한 포트 리셋 동작을 근본적으로 배제할 수 있으며, 이로 인하여 정상적인 포트 리셋 동작이 이루어지지 않을 때에도 포트 리셋이 이루어져야만 확인할 수 있는 동작들을 테스트할 수 있도록 한다.According to the present invention, an unstable port reset operation can be basically excluded in a test, and thus, even when a normal port reset operation is not performed, it is possible to test operations that can be confirmed only when the port reset is performed.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
도 3은 본 발명의 일 실시예에 따른 멀티-포트 메모리 소자의 포트 리셋 구조를 나타낸 블럭 다이어그램이다.3 is a block diagram illustrating a port reset structure of a multi-port memory device according to an embodiment of the present invention.
도 3을 참조하면, 본 실시예에 따른 멀티-포트 메모리 소자는, 차동 포트 입력신호(rx+, rx-)를 입력받고 차동 포트 출력신호(tx+, tx-)를 출력하기 위한 다수의 직렬 입/출력 포트(p0, p1, p2, p3)와, MRS 코드(mrs_opcode)를 디코딩하여 외부 포트리셋모드 신호(ext_prst_mode)를 출력하기 위한 MRS 디코더(30)와, 외부로부터 인가된 레벨 신호를 내부로 전달하기 위한 다수의 외부 핀(d0, d1, d2, d3)과, 외부 포트리셋모드 신호(ext_prst_mode)에 응답하여 각 외부 핀(d0, d1, d2, d3)을 통해 인가된 외부 포트리셋 신호(dq0i, dq1i, dq2i, dq3i) 또는 각 직렬 입/출력 포트(p0, p1, p2, p3)로부터 생성된 내부 포트리셋 신호(prst0_org, prst1_org, prst2_org, prst3_org)를 선택적으로 최종 포트리셋 신호(prst0_new, prst1_new, prst2_new, prst3_new)로서 각 직렬 입/출력 포트(p0, p1, p2, p3)로 출력하기 위한 다수의 다중화기(32, 34, 36, 38)를 구비한다.Referring to FIG. 3, the multi-port memory device according to the present embodiment receives a plurality of serial input / outputs for receiving differential port input signals rx + and rx− and outputting differential port output signals tx + and tx−. The output port (p0, p1, p2, p3), MRS decoder 30 for outputting the external port reset mode signal (ext_prst_mode) by decoding the MRS code (mrs_opcode), and transmits the level signal applied from the outside to the inside A plurality of external pins (d0, d1, d2, d3) and an external port reset signal (dq0i) applied through each external pin (d0, d1, d2, d3) in response to the external port reset mode signal (ext_prst_mode). , dq1i, dq2i, dq3i) or internal port reset signals (prst0_org, prst1_org, prst2_org, prst3_org) generated from each serial input / output port (p0, p1, p2, p3). , multiplexers (32, 3) for output to each serial input / output port (p0, p1, p2, p3) as prst2_new, prst3_new) 4, 36, 38).
여기서, 다수의 외부 핀(d0, d1, d2, d3)으로 이른바 직접 테스트 모드(Direct Test Mode, DTM)를 지원하는 다수의 병렬 데이터 입/출력(DQ) 핀을 사용할 수 있다. dq0, dq1, dq2, dq3는 병렬 데이터 입/출력(DQ) 핀의 입력신호를 나타낸 것이다.Here, a plurality of parallel data input / output (DQ) pins supporting a so-called direct test mode (DTM) may be used as the plurality of external pins d0, d1, d2, and d3. dq0, dq1, dq2, and dq3 represent the input signals of the parallel data input / output (DQ) pins.
도 4는 다중화기(32)의 구현예를 나타낸 회로도이다.4 is a circuit diagram illustrating an embodiment of the multiplexer 32.
도 4를 참조하면, 선택적으로 턴온되는 2개의 트랜스미션 게이트(TG1, TG2)로 구성된 일반적인 다중화기 회로이며, 외부 포트리셋모드 신호(ext_prst_mode)가 논리레벨 하이로 활성화되면 최종 포트리셋 신호(prst0_new)로서 외부 포트리셋 신호(dq0i, dq1i, dq2i, dq3i)를 출력하고, 외부 포트리셋모드 신호(ext_prst_mode)가 논리레벨 로우로 비활성화되면 최종 포트리셋 신호(prst0_new)로서 내부 포트리셋 신호(prst0_org, prst1_org, prst2_org, prst3_org)를 출력한다.Referring to FIG. 4, a general multiplexer circuit including two transmission gates TG1 and TG2 which are selectively turned on, and is a final port reset signal prst0_new when the external port reset mode signal ext_prst_mode is activated to a logic level high. If the external port reset signals dq0i, dq1i, dq2i, and dq3i are output and the external port reset mode signal ext_prst_mode is deactivated to a logic level low, the internal port reset signals prst0_org, prst0_org, prst1_org, and prst2_org are used as the final port reset signals prst0_new. , prst3_org).
한편, 포트 p0에 대응하는 다중화기(32) 뿐만 아니라 다른 다중화기(34, 36, 38) 또한 같은 회로 구성으로 구현할 수 있다.Meanwhile, not only the multiplexer 32 corresponding to the port p0 but also other multiplexers 34, 36, and 38 may be implemented in the same circuit configuration.
이하, 포트 p0를 일례로 들어 포트 리셋 동작을 살펴본다.Hereinafter, the port reset operation will be described using port p0 as an example.
외부 포트리셋모드가 아닌 경우에는 외부 포트리셋모드 신호(ext_prst_mode)가 논리레벨 로우로 비활성화되어 있기 때문에 다중화기(32)에서 내부 포트리셋 신호(prst0_org)가 선택된다. 따라서, 포트 p0는 외부 포트리셋 신호(dq0i)와 관계없이 내부 포트리셋 신호(prst0_org)에 의해 포트 리셋 동작이 결정된다. 내부 포트리셋 신호(prst0_org)는 차동 포트 입력신호 rx0+와 rx0- 사이의 포트 오프셋전압 이 포트 문턱전압보다 낮을 때 논리레벨 하이로 활성화된다.When the external port reset mode signal is not in the external port reset mode, since the external port reset mode signal ext_prst_mode is deactivated to a logic level low, the internal port reset signal prst0_org is selected by the multiplexer 32. Therefore, the port reset operation is determined by the internal port reset signal prst0_org regardless of the external port reset signal dq0i. The internal port reset signal prst0_org is activated to logic level high when the port offset voltage between the differential port input signals rx0 + and rx0- is lower than the port threshold voltage.
반면, 외부 포트리셋모드인 경우에는 외부 포트리셋모드 신호(ext_prst_mode)가 논리레벨 하이로 활성화되기 때문에 다중화기(32)에서 외부 포트리셋 신호(dq0i)가 선택된다. 따라서, 포트 p0는 내부 포트리셋 신호(prst0_org)와 상관없이 외부 포트리셋 신호(dq0i)에 의해 포트 리셋 동작이 결정된다. 외부 포트리셋 신호(dq0i)는 외부 핀 d0를 통해 인가된 신호로서, 논리레벨 하이로 활성화되는 경우에 포트 리셋 동작을 수행하게 된다.On the other hand, in the external port reset mode, since the external port reset mode signal ext_prst_mode is activated at a logic level high, the external port reset signal dq0i is selected by the multiplexer 32. Accordingly, the port reset operation is determined by the external port reset signal dq0i regardless of the internal port reset signal prst0_org. The external port reset signal dq0i is a signal applied through the external pin d0 and performs a port reset operation when activated at a logic level high.
이상의 동작을 하기의 표 1과 같이 정리할 수 있다.The above operation can be summarized as shown in Table 1 below.
ext_prst_modeext_prst_mode prst0_orgprst0_org dq0idq0i port0 리셋 동작port0 reset behavior
disable(L)disable (L) disable(L)disable (L) don't caredon't care XX
enable(H)enable (H) OO
enable(H)enable (H) don't caredon't care disable(L)disable (L) XX
enable(H)enable (H) OO
상기와 같은 본 실시예를 적용하면 외부 핀을 통한 대안적인 포트 리셋 동작 솔루션을 제공함으로써 내부적으로 정상적인 포트 리셋이 이루어지지 않는 경우에도 포트 리셋이 이루어져야만 확인할 수 있는 동작들을 테스트할 수 있게 된다.By applying the present embodiment as described above, by providing an alternative port reset operation solution through an external pin, even if a normal port reset is not performed internally, it is possible to test operations that can only be confirmed by the port reset.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
예컨대, 전술한 실시예에서 사용된 로직은 사용되는 신호의 극성이 변화함에 따라 다른 로직으로의 변경이 불가피하다.For example, the logic used in the above embodiment is inevitably changed to other logic as the polarity of the signal used is changed.
또한, 전술한 실시예에서는 DTM 지원을 위한 DQ 핀을 외부 핀으로 사용하였으나, 외부 핀으로 다른 핀을 사용하는 경우에도 본 발명은 적용된다.In addition, in the above-described embodiment, the DQ pin for supporting the DTM is used as an external pin, but the present invention also applies to the use of another pin as the external pin.
도 1은 도 1은 직렬 입/출력 인터페이스를 갖는 멀티-포트 메모리 소자의 구성을 나타낸 블럭 다이어그램이다.1 is a block diagram illustrating a configuration of a multi-port memory device having a serial input / output interface.
도 2는 도 1에 도시된 포트의 회로 구현예를 나타낸 블럭 다이어그램이다.FIG. 2 is a block diagram illustrating a circuit implementation of the port shown in FIG. 1.
도 3은 본 발명의 일 실시예에 따른 멀티-포트 메모리 소자의 포트 리셋 구조를 나타낸 블럭 다이어그램이다.3 is a block diagram illustrating a port reset structure of a multi-port memory device according to an embodiment of the present invention.
도 4는 다중화기(32)의 구현예를 나타낸 회로도이다.4 is a circuit diagram illustrating an embodiment of the multiplexer 32.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
30: MRS 디코더30: MRS decoder
32, 34, 36, 38: 다중화기32, 34, 36, 38: multiplexer

Claims (7)

  1. 차동 포트 입력신호를 입력받고 차동 포트 출력신호를 출력하기 위한 다수의 직렬 입/출력 포트;A plurality of serial input / output ports for receiving differential port input signals and outputting differential port output signals;
    모드 레지스터 셋 코드를 디코딩하여 외부 포트리셋모드 신호를 출력하기 위한 모드 레지스터 셋 디코딩 수단;Mode register set decoding means for decoding a mode register set code to output an external port reset mode signal;
    외부 포트리셋모드에서 외부로부터 인가된 각각의 외부 포트리셋 신호를 내부로 전달하기 위한 다수의 외부 핀;A plurality of external pins for transmitting each external port reset signal applied from the outside in the external port reset mode;
    상기 외부 포트리셋모드 신호에 응답하여 각 외부 핀을 통해 인가된 상기 각각의 외부 포트리셋 신호 또는 각 직렬 입/출력 포트로부터 생성된 내부 포트리셋 신호를 선택적으로 최종 포트리셋 신호로서 각 직렬 입/출력 포트로 출력하기 위한 다수의 다중화 수단In response to the external port reset mode signal, each serial input / output is selectively used as the final port reset signal by using the respective external port reset signal applied through each external pin or the internal port reset signal generated from each serial input / output port. Multiplexing means for output to the port
    을 구비하는 직렬 입/출력 인터페이스를 갖는 멀티-포트 메모리 소자.A multi-port memory device having a serial input / output interface having a.
  2. 제1항에 있어서,The method of claim 1,
    상기 다수의 외부 핀은 직접 테스트 모드를 지원하는 다수의 병렬 데이터 입/출력(DQ) 핀인 것을 특징으로 하는 직렬 입/출력 인터페이스를 갖는 멀티-포트 메모리 소자.And the plurality of external pins are a plurality of parallel data input / output (DQ) pins that support a direct test mode.
  3. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2,
    상기 다수의 다중화 수단은 각각,The plurality of multiplexing means, respectively,
    상기 외부 포트리셋모드 신호 및 그의 반전 신호에 응답하여 해당 직렬 입/출력 포트에 대응하는 외부 핀을 통해 인가된 상기 외부 포트리셋 신호를 선택적으로 출력하기 위한 제1 트랜스미션 게이트와,A first transmission gate for selectively outputting the external port reset signal applied through an external pin corresponding to a corresponding serial input / output port in response to the external port reset mode signal and its inversion signal;
    상기 외부 포트리셋모드 신호 및 그의 반전 신호에 응답하여 해당 직렬 입/출력 포트로부터 생성된 상기 내부 포트리셋 신호를 선택적으로 출력하기 위한 제2 트랜스미션 게이트를 구비하는 것을 특징으로 하는 직렬 입/출력 인터페이스를 갖는 멀티-포트 메모리 소자.And a second transmission gate for selectively outputting the internal port reset signal generated from the corresponding serial input / output port in response to the external port reset mode signal and its inversion signal. Multi-port memory device having.
  4. 제3항에 있어서,The method of claim 3,
    상기 내부 포트리셋 신호는 상기 차동 포트 입력신호의 포트 오프셋전압이 포트 문턱전압보다 낮을 때 활성화되는 것을 특징으로 하는 직렬 입/출력 인터페이스를 갖는 멀티-포트 메모리 소자.And the internal port reset signal is activated when the port offset voltage of the differential port input signal is lower than the port threshold voltage.
  5. 차동 포트 입력신호를 입력받고 차동 포트 출력신호를 출력하기 위한 다수의 직렬 입/출력 포트와, 외부 포트리셋모드에서 외부로부터 인가된 각각의 외부 포트리셋 신호를 내부로 전달하기 위한 다수의 외부 핀을 구비하는 직렬 입/출력 인터페이스를 갖는 멀티-포트 메모리 소자의 구동방법에 있어서,Multiple serial input / output ports for receiving differential port input signals and outputting differential port output signals, and multiple external pins for internally transferring each external port reset signal applied from the outside in external port reset mode. In the driving method of a multi-port memory device having a serial input / output interface provided,
    모드 레지스터 셋 코드를 디코딩하여 외부 포트리셋모드 신호를 출력하는 단계;Decoding the mode register set code and outputting an external port reset mode signal;
    상기 외부 포트리셋모드 신호에 응답하여 각 외부 핀을 통해 인가된 상기 각각의 외부 포트리셋 신호를 최종 포트리셋 신호로서 각 직렬 입/출력 포트로 출력하는 단계; 및Outputting each external port reset signal applied through each external pin in response to the external port reset mode signal to each serial input / output port as a final port reset signal; And
    상기 외부 포트리셋모드 신호에 응답하여 각 직렬 입/출력 포트로부터 생성된 내부 포트리셋 신호를 선택적으로 상기 최종 포트리셋 신호로서 각 직렬 입/출력 포트로 출력하는 단계Selectively outputting an internal port reset signal generated from each serial input / output port in response to the external port reset mode signal to each serial input / output port as the final port reset signal;
    를 포함하는 직렬 입/출력 인터페이스를 갖는 멀티-포트 메모리 소자의 구동방법.Method of driving a multi-port memory device having a serial input / output interface comprising a.
  6. 제5항에 있어서,The method of claim 5,
    상기 다수의 외부 핀은 직접 테스트 모드를 지원하는 다수의 병렬 데이터 입/출력(DQ) 핀인 것을 특징으로 하는 직렬 입/출력 인터페이스를 갖는 멀티-포트 메모리 소자의 구동방법.And the plurality of external pins are a plurality of parallel data input / output (DQ) pins that support a direct test mode.
  7. 제5항 또는 제6항에 있어서,The method according to claim 5 or 6,
    상기 내부 포트리셋 신호는 상기 차동 포트 입력신호의 포트 오프셋전압이 포트 문턱전압보다 낮을 때 활성화되는 것을 특징으로 하는 직렬 입/출력 인터페이스를 갖는 멀티-포트 메모리 소자의 구동방법.And the internal port reset signal is activated when the port offset voltage of the differential port input signal is lower than the port threshold voltage.
KR1020070111456A 2007-11-02 2007-11-02 Multi-port memory device having serial i/o interface KR100903382B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070111456A KR100903382B1 (en) 2007-11-02 2007-11-02 Multi-port memory device having serial i/o interface

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070111456A KR100903382B1 (en) 2007-11-02 2007-11-02 Multi-port memory device having serial i/o interface

Publications (2)

Publication Number Publication Date
KR20090045568A KR20090045568A (en) 2009-05-08
KR100903382B1 true KR100903382B1 (en) 2009-06-23

Family

ID=40855654

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070111456A KR100903382B1 (en) 2007-11-02 2007-11-02 Multi-port memory device having serial i/o interface

Country Status (1)

Country Link
KR (1) KR100903382B1 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102156284B1 (en) 2013-11-27 2020-09-15 에스케이하이닉스 주식회사 Memory and memory module including the same
KR20180041822A (en) 2016-10-17 2018-04-25 에스케이하이닉스 주식회사 Circuit for calibrating input/output terminal characteristic and semiconductor apparatus including the same
CN107171661B (en) * 2017-05-18 2021-03-02 青岛海信宽带多媒体技术有限公司 Pin multiplexing method and device, optical module and communication equipment

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070036608A (en) * 2005-09-29 2007-04-03 주식회사 하이닉스반도체 Multi port memory device with serial input/output interface
KR100723889B1 (en) 2006-06-30 2007-05-31 주식회사 하이닉스반도체 Multi port memory device with serial input/output interface

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070036608A (en) * 2005-09-29 2007-04-03 주식회사 하이닉스반도체 Multi port memory device with serial input/output interface
KR100723889B1 (en) 2006-06-30 2007-05-31 주식회사 하이닉스반도체 Multi port memory device with serial input/output interface

Also Published As

Publication number Publication date
KR20090045568A (en) 2009-05-08

Similar Documents

Publication Publication Date Title
US9443575B2 (en) Semiconductor memory
US20200225878A1 (en) Memory buffers and modules supporting dynamic point-to-point connections
US5537353A (en) Low pin count-wide memory devices and systems and methods using the same
EP1700308B1 (en) Fixed phase clock and strobe signals in daisy chained chips
JP4315552B2 (en) Semiconductor integrated circuit device
US6496440B2 (en) Method and system for accessing rows in multiple memory banks within an integrated circuit
US7209405B2 (en) Memory device and method having multiple internal data buses and memory bank interleaving
US7437500B2 (en) Configurable high-speed memory interface subsystem
JP5052225B2 (en) Multiport memory device having serial input / output interface
KR100468761B1 (en) Semiconductor memory system having memory module connected to devided system bus
KR100695437B1 (en) Multi port memory device
US5737587A (en) Resynchronization circuit for circuit module architecture
US7003684B2 (en) Memory control chip, control method and control circuit
US7327613B2 (en) Input circuit for a memory device
US7680968B2 (en) Switch/network adapter port incorporating shared memory resources selectively accessible by a direct execution logic element and one or more dense logic devices in a fully buffered dual in-line memory module format (FB-DIMM)
KR101600447B1 (en) Configurable bandwidth memory devices and methods
US7355899B2 (en) Pipe latch circuit of multi-bit prefetch-type semiconductor memory device with improved structure
US7251714B2 (en) Method and system for capturing and bypassing memory transactions in a hub-based memory system
US8234422B2 (en) Interfaces, circuits, and methods for communicating with a double data rate memory device
US6094375A (en) Integrated circuit memory devices having multiple data rate mode capability and methods of operating same
US7380045B2 (en) Protocol conversion and arbitration circuit, system having the same, and method for converting and arbitrating signals
KR101504393B1 (en) Multi-serial interface stacked-die memory architecture
US9860088B1 (en) Inferring sampled data in decision feedback equalizer at restart of forwarded clock in memory system
US5655113A (en) Resynchronization circuit for a memory system and method of operating same
DE102006035612B4 (en) Memory buffer, FB-DIMM and method of operating a memory buffer

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee