KR100899894B1 - Integrated passive devices and method for manufacturing the same - Google Patents

Integrated passive devices and method for manufacturing the same Download PDF

Info

Publication number
KR100899894B1
KR100899894B1 KR20070089723A KR20070089723A KR100899894B1 KR 100899894 B1 KR100899894 B1 KR 100899894B1 KR 20070089723 A KR20070089723 A KR 20070089723A KR 20070089723 A KR20070089723 A KR 20070089723A KR 100899894 B1 KR100899894 B1 KR 100899894B1
Authority
KR
Grant status
Grant
Patent type
Prior art keywords
layer
passive device
method
characterized
integrated
Prior art date
Application number
KR20070089723A
Other languages
Korean (ko)
Other versions
KR20090024846A (en )
Inventor
김영근
이원상
지혜민
Original Assignee
고려대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Grant date

Links

Images

Abstract

본 발명은 집적 수동 디바이스 및 그 제조 방법에 관한 것으로서, Si 기판과 상기 Si 기판 상에 형성된 양극 산화 알루미늄(anodic aluminum oxide, AAO)층 및 상기 양극 산화 알루미늄층 상단에 형성된 산화 실리콘(SiO 2 )층의 적층 구조상에 적어도 하나의 박막 수동 디바이스를 포함하는 것을 특징으로 하는 집적 수동 디바이스를 구현함으로써, 해당 동작 주파수 대역 상에서 삽입손실을 최소화할 수 있다. The present invention is an integrated passive device, and as it relates to a process for preparing oxide, formed on top of the Si substrate and the Si anodized aluminum formed on the substrate (anodic aluminum oxide, AAO) layer and an aluminum layer, the anode of silicon oxide (SiO 2) layer by the implementation of the integrated passive device comprises at least one thin film passive device on the laminated structure, it is possible to minimize the insertion loss over the frequency band of operation.
집적 수동 소자, 절연체, 양극 산화 알루미늄, 산화 실리콘, 삽입손실 Integrated passive device, an insulator, a positive electrode aluminum oxide, silicon oxide, insertion loss

Description

집적 수동 디바이스 및 그 제조 방법 {INTEGRATED PASSIVE DEVICES AND METHOD FOR MANUFACTURING THE SAME} Integrated passive device and a method of manufacturing {INTEGRATED PASSIVE DEVICES AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 집적 수동 디바이스('소자' 라고도 한다) 및 그 제조 방법에 관한 것으로서, 상기 집적 수동 디바이스의 소자 구현에 있어서 동작 주파수 대역(passband) 상의 내부 손실, 특히 삽입 손실(insertion loss)을 줄이기 위한 집적 수동 디바이스 및 그 제조 방법에 관한 것이다. The present invention is an integrated (also referred to as "element"), passive devices, and relates to a manufacturing method, the integrated internal loss on the operating frequency band (passband) in the device embodiments of passive devices, in particular, the insertion loss (insertion loss) for reducing the It relates to an integrated passive device and a method of manufacturing the same.

집적 수동 디바이스(integrated passive device, 이하 IPD)는 무선 통신 부품, 광전 집적 회로 시스템에 들어가는 저항, 인덕턴스, 캐패시턴스 등과 같은 수동 회로 부품을 소형의 반도체 기판 하나에 모두 집적, 소형 실장이 가능한 집적 소자이다. Integrated passive device (integrated passive device, hereinafter IPD) is a wireless communication part, integrated both passive circuit components such as photoelectric integrated circuit resistance from entering the system, the inductance and capacitance in a small-sized semiconductor substrates, compact implementation is possible integrated device. IPD 기술은 고주파용 전자 부품을 이용하는 시스템에서 기술적 제약으로 집적화가 어려웠던 개별 수동 소자들을 집적화함으로써 회로 규모의 대형화를 억제하고, 고주파 특성을 높일 수 있다. IPD technology by integrating the individual passive elements are integrated is difficult to technical limitations in the system using the electronic parts for RF control circuit scale and large-sized, it is possible to improve high frequency characteristics.

IPD는 기존의 모든 수동 부품이 사용되는 응용 분야에 적용가능 하며, 이미 휴대용 단말기의 전력 증폭단에 기술이 접목되어 시장에 제품이 유통되고 있으며, 개인 휴대 단말기의 프런트엔드(front-end) 단의 저역 통과 필터, 무선 랜 분야의 대역 통과 필터, 발룬, 다이플렉서의 통합 모듈 개발에 관한 수요가 늘어나고 있다. IPD is applicable for applications all existing passive components used, and already have the grafting technology in the power amplifier stage of the mobile terminal is being distributed products to the market, the low of the front end (front-end) end of the portable device there is increasing pass filter, band pass of the wireless LAN field filter, the demand for the development of an integrated module baluns, diplexers.

상기 IPD를 제작함에 있어서, 임베디드 적층기판(embedded PCB) 기술과 세라믹 소재를 이용한 LTCC(low temperature cofired ceramic, 저온소성세라믹) 기술이 대표적으로 많이 쓰여 왔으며, 현재도 반도체 공정 기반의 기술과 경쟁하고 있다. According as the fabrication of the IPD, it has an embedded laminate substrate (embedded PCB) LTCC (low temperature cofired ceramic, low-temperature co-fired ceramics) technology using techniques and ceramics written many representatively, and is currently also compete with the semiconductor process-based technology .

상기 임베디드 PCB 기술은 기판 표면 위에 실장하여 전자회로를 구성하는 3가지 기본요소인 커패시터, 저항, 인덕터 등의 수동소자를 PCB의 내층에 삽입시켜 PCB 내부 자체에서 그 역할을 수행할 수 있도록 한 기술로서, 기판 표면 상의 수동소자가 차지하던 면적을 줄일 수 있어 같은 크기의 PCB 기판에 보다 많은 양의 능동소자를 실장할 수 있다. The embedded PCB technology is a technology to perform three basic elements of the capacitor, its role in the PCB inside itself by inserting a passive element of a resistor, an inductor, such as the inner layer of the PCB constituting the electronic circuit mounted on the substrate surface , it is possible to reduce the area was occupied by the passive components on the surface of the substrate can be mounted higher amounts of active components on the PCB board of the same size.

또한, 수동소자 실장의 불필요에 의해 접촉 패드와 스루홀이나 비아홀 등이 필요 없어 PCB 크기의 축소로 인한 제품의 효율성 증대와 원가절감을 기대할 수 있고, 능동소자와 수동소자 간의 접속 길이의 단축에 의한 인덕턴스 성분의 감소로 전기적 성능 향상을 가져올 수 있으며, 납땜 접합 개소의 감소로 PCB 기판에 대한 실장 신뢰성을 향상 시킬 수 있는 등 우수한 특성을 나타내고 있다. In addition, eliminating the need for such contact pads and the through-hole or via-hole by the required passive component mounting can be expected to increase in the production efficiency due to the reduction of PCB size and cost reduction, due to the connection length shorter between the active elements and passive elements It may lead to enhanced electrical performance to the reduction of the inductance component, and shows excellent properties such as to enhance the mounting reliability of the PCB substrate to a reduction in the solder joint portion.

또한, 상기 LTCC 기술이란 테이프 캐스팅(tape casting)의 방법으로 제조된 후막(수십~수백 ㎛의 두께) 형태의 세라믹 유전체와 여러 가지 회로요소를 구현하기 위한 전도성 금속 페이스트를 이용하여 여러 층의 적층형 소자를 제조하는 기법 으로서, 이런 적층형 소자 내부에 각종 수동소자를 모두 포함시킬 수 있고 나아가 능동소자도 함께 실장 할 수 있다. In addition, the multi-layer element of the multiple layer by using a conductive metal paste for implementing the LTCC technique is tape casting (tape casting) The thick film produced by the method of (a thickness of several tens to several hundreds ㎛) in the form of a ceramic dielectric and a number of circuit elements a method for producing a, can include all of the various passive components inside this multi-layer device and may also be mounted with further active components.

더욱이, 상기 LTCC 기술에서는 금(Au) 혹은 은(Ag)과 같은 전도성이 우수하고 산화분위기에서도 소성이 가능한 전도성 금속을 사용할 수 있다는 장점으로 인해 저항기, 커패시터, 인덕터 등의 다양한 수동소자를 구현하는 것이 용이하다. Moreover, to implement the various passive components, such as the LTCC technology, the gold (Au) or silver (Ag) because of the advantage that the conductivity is excellent and plastic is used the available conductive metal in an oxidizing atmosphere, such as resistors, capacitors, inductors, easy.

상기 임베디드 PCB 기술 및 LTCC 기술 등을 이용한 상기 IPD 소자 구현에 있어서, 동작 주파수 대역 상의 내부 손실인 신호 전송 손실 특성은 매우 중요하며, 특히, 고주파에서의 삽입 손실 정도에 따라 소자의 우수성이 판명난다. In the IPD device implementation with such the embedded PCB technology and LTCC technology, the internal loss of the signal transmission loss characteristic over the frequency band of operation is very important, in particular, fly the superiority of the elements found in accordance with the insertion loss is approximately at a high frequency. 이러한 동작 주파수 대역에서의 삽입 손실을 줄이기 위해서 절연체를 이용한 반도체 공정 기반의 집적 기술이 응용되고 있는 실정이다. Is the actual circumstances that such a frequency band of operation of an integrated semiconductor processing based technique using the insulator to reduce the insertion loss in being applied.

기존의 임베디드 PCB 기술과 세라믹 소재를 이용한 LTCC(low temperature cofired ceramic, 저온소성세라믹) 기술은 수동소자를 제작하는 방법으로 많이 쓰이고 있으며, 현재도 반도체 공정 기반의 기술과 경쟁하고 있다. Conventional LTCC (low temperature cofired ceramic, low-temperature co-fired ceramics) technology using the embedded PCB and ceramic materials technology is widely used as a method of manufacturing a passive device, and is currently also compete with the semiconductor process-based technology.

하지만 세라믹 소재를 이용하는 LTCC 기술은 제작 시의 고온처리로 인해 발생하는 수축문제로 인한 저수율, 대형화, 고가, 미세 패턴 형성의 불가능 등의 문제점을 가지고 있으며, 임베디드 PCB 기술은 단말기 시스템에 필요한 수동 소자의 구현 불가능, 파워 증폭(power amplifier) 나노 소자의 집적화시에 열 방출 등의 문제점을 가지고 있다. But LTCC technology using ceramic materials have problems such as low yield, large, expensive, and impossible in forming a fine pattern due to shrinkage problems caused by high temperature treatment during production, and embedded PCB technology, passive components required for the terminal system implementation possible, has a problem such as a power amplifier (power amplifier) ​​at the time of heat integration of the nanodevice.

더욱이, 상기 기술을 사용함에 있어, 기존의 IPD 소자에서 절연체로 사용하는 산화 실리콘은 수년 동안 집적 회로 기술에서 널리 사용되어 왔고, 특성들 및 박막 증착 기술들의 면에서 상기 산화 실리콘의 기술은 잘 알려져 있고 개발되었다. Furthermore, in the use of the technology, silicon oxide is used as an insulator in a conventional IPD device is been widely used in integrated circuit technology over the years, the techniques of the silicon oxide in terms of characteristics and film deposition techniques are well known and It has been developed.

상기 폴리 실리콘은 비교적 높은 저항률을 갖게 만들어질 수 있고, 다양한 부품 및 디바이스들이, 절연층으로 작용하는 산화 실리콘 층상에 만들어 질 수 있는 장점을 가진다. The polysilicon can be made to have a relatively high resistivity, have a variety of components and advantages of devices, it can be made in the silicon oxide layer that acts as an insulating layer.

그러나 상기 산화 실리콘을 상기 IPD 소자에서 절연체로 사용할 경우, 여전히 삽입 손실의 문제점이 발생함으로 이를 개선하기 위한 해결 방안이 필요하다. However, with the silicon oxide as the insulator in the IPD device, it still requires a solution for solving this problem by the problem of the insertion loss occurs.

본 발명은 집적 수동 디바이스(IPD) 및 그 제조 방법에 관한 것으로서, Si 기판과 상기 Si 기판 상에 형성된 양극 산화 알루미늄(anodic aluminum oxide, AAO) 층 및 상기 양극 산화 알루미늄층 상단에 형성된 산화 실리콘(SiO 2 )층의 적층 구조상에 적어도 하나의 박막 수동 디바이스를 포함하는 것을 특징으로 하는 집적 수동 디바이스를 구현함으로써 상기 과제를 해결할 수 있다. The present invention is an integrated passive device (IPD), and relates to a method of manufacturing the same, Si substrate and the Si anodized aluminum formed on the substrate (anodic aluminum oxide, AAO) layer and a silicon oxide (SiO is formed at the top of the anodization layer of aluminum 2) can solve the above problems by implementing integrated passive device comprises at least one thin film passive device on the laminated structure of the layer.

본 발명에 따른 집적 수동 디바이스를 이용하면, 해당 동작 주파수 대역 상에서의 삽입손실을 최소화할 수 있다. With the integrated passive device in accordance with the present invention, it is possible to minimize the insertion loss on the frequency band of operation.

고주파 대역에서의 삽입 손실은 IPD가 고주파용 전자 부품에 응용될 수 있는 가능성을 판가름 하는 중요한 요소로서, 삽입 손실이 적을수록 손해를 보는 전력이 적다는 것을 의미한다. The insertion loss in the high frequency band means that the IPD is an important factor in pangareum the possibility to be applied to the electronic component for high-frequency, the insertion loss is small as less power viewing the damage.

본 발명은 이러한 삽입 손실을 최소화하기 위하여 수십 나노미터의 기공을 갖는 다공성(nanoporous) 양극 산화 알루미늄(anodic aluminum oxide, 이하 AAO라 함) 주형과 산화 실리콘(silicon dioxide, 이하 SiO 2 라 함)층으로 구성된 복합 적층 구조의 새로운 절연체를 활용하여 해당 동작 주파수 대역에서 소자의 삽입 손실을 최소화할 수 있는 특성을 기대할 수 있다. The present invention is porous (the silicon dioxide, or less SiO 2 d) (nanoporous) anode aluminum (anodic aluminum oxide, less AAO & quot;) molds and the silicon oxide layer having pores of several tens of nm to meter minimize this insertion loss to take advantage of the new insulation of the composite laminate structure consisting of a characteristic can be expected to minimize the insertion loss of the device in the operating frequency band.

상기 양극 산화 알루미늄 주형은 알루미늄을 양극 산화시켜 산화된 알루미늄 표면에 규칙적으로 배열된 나노미터 크기(10 ~ 100 ㎚)의 기공이 형성되는 알루미늄 기판을 말한다. The anodizing aluminum mold refers to the aluminum substrate of the pores are regularly arranged in the nano-meter size (10 ~ 100 ㎚) on the aluminum oxide by oxidizing the surface of the aluminum anode to be formed. 상기 AAO 주형은 나노튜브(nanotube)나 나노와이어(nanowire) 등의 나노 구조를 만드는 틀로서 사용되며, 상기 AAO 주형 자체가 나노 마스크로 활용될 수도 있다. The AAO template is used as a mold to create a nano structure such as nanotubes (nanotube) or nanowires (nanowire), the AAO template itself may be used as a nano-mask.

도 1a 부터 도 1e는 본 발명의 집적 수동 디바이스의 제작 과정 중 종래 기술에 따른 양극 산화 알루미늄(anodic aluminum oxide, AAO) 주형의 제작과정을 설명하기 위한 도면이며, 이를 참조하여 설명하면 다음과 같다. A view for from Figure 1a Figure 1e is illustrating a manufacturing process of the positive electrode aluminum (anodic aluminum oxide, AAO) template oxidation according to the prior art during production of the integrated passive device in accordance with the present invention, will be described with reference to as follows.

순도 99.9999999% 의 실리콘 웨이퍼(기판)(20)의 표면에 나노 두께의 티타늄(21)과 마이크로 두께의 알루미늄(11) 박막을 전자빔 증착(e-beam evaporation)하고 표면을 세척한다(도 1a 참조). The electron beam vapor deposition of aluminum (11) a thin film of titanium 21 and the micro thickness of a nano-thickness on the surface of the purity of 99.9999999% silicon wafer (substrate) (20) (e-beam evaporation), and clean the surface (see Fig. 1a) .

다음, 상기 알루미늄(11)의 증착된 실리콘 웨이퍼(기판)(20)을 전해액을 사용하여 1차 양극산화를 수행하여 나노 기공(13)을 갖는 AAO 막(12)을 형성시킨다(도 1b 참조). Next, to form the AAO film 12 having to the as-deposited silicon wafer (substrate) 20 using the electrolytic solution to perform the first anodizing with the nanopores (13) of the aluminum 11 (see Fig. 1b) .

이를 크롬산과 인산이 혼합된 용액에서 에칭하여 초기 산화막(12)을 제거하고 에칭부(14)를 형성시킨다(도 1c 참조). It is etched in a solution of chromic acid and phosphoric acid mixture is removed of the initial oxide film 12 is etched to form a portion 14 (see Fig. 1c).

다음, 옥살산(oxalic acid)과 같은 전해액을 사용하여 전해질의 종류와 농도를 고정한 후, 온도, 양극 산화 전압 등의 변수를 조절하여 AAO 막(12′)의 나노 기공(13′)의 특성을 제어하면서 2차 양극 산화를 수행한다(도 1d 참조). Next, oxalic control the nature of the nanopores (13) (oxalic acid) and then using the electrolyte fixing the type and concentration of electrolyte, temperature, and controlling the variables such as the anodizing voltage to AAO film 12 'such as a and it performs a second anodization (see Fig. 1d). 이때 양극 산화 시간으로 AAO의 두께, 즉 나노 기공(13′)의 길이를 결정한다. At this time, that is the thickness of the AAO, the anodization time determines the length of the nanopore 13 '.

마지막으로, 이를 확장 용액(widening solution)이라고 알려져 있는 일부 산성 용액을 이용하여 부분적인 용해를 일으켜 산화막(12′)에 형성된 나노 기공(13′)의 직경을 넓힘으로써 기공(13′)의 길이와 산화막(12′)의 성질이 동일한 상태에서 직경이 다양한 AAO 주형(10)을 제작한다(도 1e 참조). Finally, it and the length of the extended solution pores (13 ') by widening the diameter of the (nano pores 13) formed on the oxide film 12, using a part of the acid solution, also known as (widening solution), causing partial dissolution to produce a variety of AAO template (10) diameter in the nature of the oxide film (12 ') the same (see FIG. 1e).

이때, 상기 AAO 막(12′)은 전기적으로 절연체의 역할뿐만 아니라 수많은 소자들로 구성되는 집적회로의 제조공정에서 소자와 소자간의 격리를 요할 때 필요하며, 상기 SiO 2 In this case, the AAO layer (12 ') are electrically as well as act as an insulator in the manufacturing process of the integrated circuit consisting of a number of devices and cost required when the isolation between the device and the device, wherein the SiO 2 상에 원하는 불순물을 도핑하는 공정에서 도핑이 되지 않아야 하는 영역으로의 확산을 방지하는 역할을 할 수 있다. On may serve to prevent the spread of the region not to be doped in the step of doping a desired impurity.

상기 방식으로 제작한 기공 구조를 갖는 AAO 주형(10)의 주사 현미경 사진(×500)을 도 2에 나타내었다. A scanning electron microscope photograph (× 500) of the AAO template (10) having a pore structure produced in this manner is shown in Fig.

한편, 이러한 AAO 주형(10)은 형성되는 기공(13′)의 크기를 조절하면서 기공(13′) 내에 금속, 세라믹, 고분자와 같은 물질을 적용 목적에 따라 채워 넣어 나노 와이어를 제조하는데 사용될 수 있다. On the other hand, these AAO mold 10 is put in a material such as metal, ceramic, a polymer in the 'while controlling the size of the pores (13 pores 13' are formed) filled in depending on the application purpose can be used to produce nanowires . 이렇게 만들어진 나노 와이어를 이용한 나노 소자는 초고집적 하드디스크, 고집적 메모리 소자, 각종 전자 소자 및 바이오 칩 소자로도 응용될 수 있다. This nano device using nanowires produced may also be applied to a second high-density hard disk, high-density memory devices, various electronic devices, and bio-chip devices.

상기 도 1e를 참조하여, 이하 본 발명의 다른 특징 및 이점은 첨부한 도면과 관련하여 이루어지는 아래의 설명으로부터 명백해지며, 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 자세한 설명은 피한다. The reference to Figure 1e to, or less becomes apparent from the other features and advantages of the following description made in conjunction with the accompanying drawings of the present invention, when it is determined that can obscure the subject matter of the present invention is to avoid their detailed description.

도 3a는 본 발명의 실시 예에 따른 Si 기판상에 형성된 AAO/SiO 2 Figure 3a is AAO / SiO 2 formed on the Si substrate according to the embodiment of the present invention 절연체 적층 구조의 단면을 나타낸 도면이다. A view showing the cross section of the insulator laminate structure.

상기 Si 기판(20)은 집적 회로를 만드는 토대가 되는 얇은 규소판이며, 순도 99.9999999%의 단결정 규소를 얇게 잘라 표면을 매끈하게 다듬은 것이다. The Si substrate 20 is a silicon thin plate which is the basis to make an integrated circuit, is a thin layer of single crystal silicon having a purity of 99.9999999% cut trimmed and smooth the surface. 또한 그 표면은 결함이나 오염이 없어야 함은 물론, 회로의 정밀도에 영향을 미치기 때문에 고도의 평탄도가 요구된다. Also, the surface flatness of the height is required also because it affects the accuracy of the defect or should be free of contamination, as well as circuits.

상기 AAO 층(10)은 상기 Si 기판(10)을 도포한 후 전술한 양극 산화 공정에 의한 알루미늄 박막층을 형성하되, 소정의 깊이와 직경을 갖는 다수의 나노 기공(13′)을 포함하고 있다. The AAO layer 10 includes a plurality of nano-pores (13 ') having an after coating the Si substrate 10 but forming an aluminum thin film layer by the above-described anodic oxidation process, a predetermined depth and diameter.

더욱이 상기 나노 기공(13′)의 직경을 약 20 ㎚으로 형성하였다. Moreover, to form a diameter of the nanopores (13 ') from about 20 ㎚.

또한, 상기 나노 기공을 갖는 AAO 층 상단에 절연층을 형성하여 증착하는 방법으로 일반적인 PE-CVD(plasma enhanced chemical vapor deposition) 기술을 사용한다. Further, by forming an insulating layer on top of the AAO layer having the nanoporous uses common PE-CVD (plasma enhanced chemical vapor deposition) technique as a way of deposition.

그러나 상기 패턴 간의 간격이 좁을 경우, 상기 PE-CVD 기술은 한계를 갖기 때문에 상기 절연 물질을 갭필(gap fill) 특성이 양호한 산화 물질(여기서는, 산화 SiO 2 )을 사용함이 바람직하겠다. However, if the distance between the patterns is narrow, the PE-CVD technique will have uses for gaeppil (gap fill) characteristics are good antioxidants (here, the oxide SiO 2) for the insulating material preferably because it has a limit.

또한 이에 국한되지 않고 SOG(spin on glass) 계열의 물질을 코팅하여 상기 산화 SiO 2 In addition, without being limited to, SOG (spin on glass) by coating the material of the oxide-based SiO 2 층(30)과 유사한 성질을 갖도록 하여도 무방하겠다. Mubang would be to have the properties similar to the layer 30.

따라서, 증착시 상기 SiO 2 는 상기 AAO 층(10)의 상단에 SiO 2 Thus, the SiO 2 at the time of vapor deposition is SiO 2 on the top of the AAO layer 10 층(30)을 형성하게 된다. To form the layer 30.

또한, 상기 증착 방법으로 PVD(physical vapor deposition), CVD(chemical vapor deposition) 등을 사용할 수도 있다. Further, in the deposition method may be used, such as PVD (physical vapor deposition), CVD (chemical vapor deposition).

도 3b는 본 발명의 실시 예에 따른 Si 기판과 AAO/SiO 2 절연체 적층 구조 상에 소정 박막의 소자가 구성된 형상을 나타낸 도면이다. Figure 3b is a diagram showing a predetermined shape on the Si substrate and the AAO / SiO 2 insulator is a lamination structure of a thin film device composed in the embodiment;

도 3b를 참조하면, Si 기판(20), AAO 층(10), 산화 SiO 2 Referring to Figure 3b, Si substrate (20), AAO layer 10, the oxide SiO 2 층(30)이 순차적으로 적층되어 있으며, 상기 적층 구조상에 소정의 박막(21, 41)으로 형성된 디바이스(40, 40´)를 형성할 수 있다. Layer 30 can be formed, and are sequentially stacked, the device (40, 40') formed in a predetermined thin film (21, 41) in the laminated structure.

상기 Si 기판(20)은 전술하였듯이 집적 회로를 만드는 토대가 되는 얇은 규소판이며, 순도 99.9999999%의 단결정 규소를 얇게 잘라 표면을 매끈하게 다듬은 것이다. The Si substrate 20 is a thin silicon plate on which it makes the As integrated circuit described above, it will be a thin layer of single crystal silicon having a purity of 99.9999999% cut trimmed and smooth the surface. 또한 그 표면은 결함이나 오염이 없어야 함은 물론, 회로의 정밀도에 영향을 미치기 때문에 고도의 평탄도가 요구된다. Also, the surface flatness of the height is required also because it affects the accuracy of the defect or should be free of contamination, as well as circuits.

상기 AAO 층(10)은 전술하였듯이 통상적으로 알루미늄 기판(11)을 전해(electro-polishing), 양극산화 및 에칭 과정을 수행하여 상기 알루미늄 기판(11) 상에 복수의 나노 크기의 기공(13′)을 갖는 양극 산화 피막(12′)이 형성 되어 있다. The AAO layer 10 As mentioned above typically deliver the aluminum substrate 11 (electro-polishing), by performing the anodic oxidation and etching process, the aluminum substrate 11, a plurality of pores (13 ') of the nano-size on the the anode oxide film 12 'is formed having a.

또한, 상기 산화 SiO₂층(30)은 상기 PE-CVD 기술을 이용하여 상기 AAO 층(10)의 상단에 층을 형성하면서 증착된다. Also, the SiO₂ oxide layer 30 is deposited, forming the layer on the top of the AAO layer 10 by using the PE-CVD technique.

상기 증착시, 상기 AAO 층(10)의 나노 기공(13´)은 산화 SiO가 채워지지 않으며, 상기 나노 기공 상부에서 상기 산화 SiO₂층(30)이 형성되도록 한다. Nanoporous (13') at the time of the deposition, the AAO layer 10 does not fill the oxide SiO, so that the SiO₂ layer 30 and the oxide formed in the nanoporous top.

상기 디바이스(40, 40´)는 레지스터, 캐패시터, 인덕터 등이 되겠으며, 상기 소정의 박막(21, 41)은 도전성의 Ti 및 Au 등을 사용하여 상기 삽입손실 측정 소자 (40)가 원하는 전기적 연결을 구성하는 소정의 패턴으로 형성되어 있다. The device (40, 40') is a resistor, a capacitor, an inductor, etc. doegeteumyeo, predetermined thin film (21, 41) are electrically connected using, for example, a conductive Ti and Au is the insertion loss measurement device 40 desired It is formed in a predetermined pattern to configure.

또한 상기 AAO 층(10)의 나노 기공(13′)으로 형성한 나노 튜브 등을 이용하여 상기 박막(21, 41)에 형성된 삽입손실 측정 소자(40)간의 전기적 연결을 구성할 수 있다. You can also configure the electrical connections between the AAO layer 10 nano-pores (13 '), a nanotube, such as a thin film used in the insertion loss measurement element 40 formed on the (21, 41) formed in the.

도 3b를 참조하여, 본 발명에 따른 집적 수동 디바이스의 제조 방법을 제시하면, (a) Si 기판(20)을 제공하는 단계, (b) 상기 Si 기판(20) 상부 면에 알루미늄 박막 양극산화 및 에칭 과정을 수행하여 상기 알루미늄 박막 상에 복수의 나노 크기의 기공(13′)을 갖는 양극 산화 피막(12′)이 형성된 AAO 층(10)을 형성하는 단계, (c) 상기 AAO 층(10) 상단에 SiO 2 See Figure 3b and, upon presentation of a method of manufacturing an integrated passive device in accordance with the present invention, (a) Si comprising the steps of: providing a substrate (20), (b) oxidizing the aluminum thin film anode to the upper surface of the Si substrate 20 and the performing an etching process to form the AAO layer 10, an anode oxide film (12 with) the formed pores 13, a plurality of nano-size on the aluminum thin film, (c) the AAO layer 10 SiO 2 on top 층(30)을 형성하는 단계, (d) 상기 Si 기판(20), AAO 층(10) 및 SiO 2 Forming a layer (30), (d), the Si substrate (20), AAO layer 10 and the SiO 2 층(30)의 적층 구조상에 적어도 하나의 박막 수동 디바이스(40, 40′)를 형성하는 단계로 제조된다. It is prepared by forming at least one thin film passive device (40, 40 ') in the laminated structure of the layer 30.

상기 (b) 단계의 에칭 과정 시 사용되는 용액은 인산 용액, 황산 용액, 크롬 산 용액, 수산 용액 및 이들의 혼합 용액으로 이루어진 군으로부터 선택된다. Solution used in the etching process of step (b) is selected from phosphoric acid, sulfuric acid, chromic acid solution, a solution hydroxyl the group consisting of a mixed solution.

상기 산화 SiO 2 The oxidation SiO 2 층(30)은 상기 AAO 층(10) 위에 일반적인 PE-CVD(plasma enhanced chemical vapor deposition) 기술로 증착된다. Layer 30 is deposited to a typical PE-CVD (plasma enhanced chemical vapor deposition) technique on the AAO layer 10.

상기 박막 수동 디바이스(40, 40′)는 하나 이상의 인덕터 및/또는 수동 저항기 및/또는 캐패시터 디바이스들을 포함한다. The thin film passive device (40, 40 ') includes one or more inductors and / or passive resistor and / or capacitor devices.

도 4a는 본 발명의 실시 예에 따른 Si 기판과 3㎛ SiO 2 Figure 4a is 3㎛ SiO 2 and Si substrate in accordance with an embodiment of the present invention 절연체 및 1 ㎛ AAO / 3 ㎛ SiO 2 Insulation and 1 ㎛ AAO / 3 ㎛ SiO 2 절연체 적층 구조에 상에 형성된 소자에서의 삽입 손실을 측정하기 위해 형성한 스루(thru) 패턴이다. A one-through (thru) Pattern to measure the insertion loss of the element formed on the insulator laminate structure. 패턴은 20 nm 두께의 Ti 층 상에 형성된 200 nm 두께의 Au 층으로 이루어져있다. The pattern consists of a Au layer of 200 nm thickness formed on the Ti layer of 20 nm thickness.

도 4b는 본 발명의 실시 예에 따른 Si 기판과 3 ㎛ SiO 2 Figure 4b is a 3 ㎛ SiO 2 and Si substrate in accordance with an embodiment of the present invention 절연체 및 1 ㎛ AAO / 3 ㎛ SiO 2 Insulation and 1 ㎛ AAO / 3 ㎛ SiO 2 절연체 적층 구조에 상에 형성된 소자의 삽입 손실을 비교한 그래프이다. A graph comparing the insertion loss of the element formed on the insulation laminate structure graph.

도 4b를 참조하면, 4 GHz 주파수 대역에서 Si / 1 ㎛ AAO / 3 ㎛ SiO 2 Referring to Figure 4b, in the 4 GHz frequency band, Si / 1 ㎛ AAO / 3 ㎛ SiO 2 적층 기판 상에 형성된 소자의 삽입 손실은 -0.628 dB/L로, 3 ㎛ SiO₂절연체 상에 형성된 소자의 삽입손실인 -0.863 dB/L 보다 낮은 것을 확인할 수 있다. The insertion loss of the element formed on the multilayer substrate can be confirmed that, below the insertion loss is -0.863 dB / L of devices formed on the insulator 3 ㎛ SiO₂ to -0.628 dB / L.

따라서 본 발명의 Si/AAO/SiO 2 Therefore, the present invention Si / AAO / SiO 2 구조는 기존의 Si/SiO 2 Structures Si / SiO 2 existing 구조보다 낮은 삽입 손 실을 보여주므로, 특히 고주파 IPD 소자 제작에 매우 유용할 것이다. Because they show a lower insertion loss than the structure, in particular, it will be most useful in making high-frequency IPD devices.

도 1a 부터 도 1e는 본 발명의 집적 수동 디바이스의 제작과정 중 종래 기술에 따른 양극 산화 알루미늄(anodic aluminum oxide, AAO) 주형의 제작과정을 설명하기 위한 도면; From Figure 1a Figure 1e is a schematic diagram for explaining the production process of the aluminum anode (anodic aluminum oxide, AAO) template oxidation according to the prior art during production of the integrated passive device in accordance with the present invention;

도 2는 종래 기술에 따른 AAO의 기공 구조를 나타낸 주사전자현미경(SEM) 사진(×500); Figure 2 is a scanning electron microscope showing the pore structure of the AAO according to the prior art (SEM) photograph (× 500);

도 3a는 본 발명의 실시 예에 따른 Si 기판상에 형성된 AAO/SiO 2 Figure 3a is AAO / SiO 2 formed on the Si substrate according to the embodiment of the present invention 절연체 적층 구조의 단면을 나타낸 도면; A diagram showing a cross section of an insulating laminated structure;

도 3b는 본 발명의 실시 예에 따른 Si 기판과 AAO/SiO 2 절연체 적층 구조 상에 소정 박막의 소자가 구성된 형상을 나타낸 도면; Figure 3b is a diagram showing a predetermined shape on the Si substrate and the AAO / SiO 2 insulator is a lamination structure of a thin film device configured in accordance with an embodiment of the invention;

도 4a는 본 발명의 실시 예에 따른 Si 기판과 3 ㎛ SiO₂절연체 및 1 ㎛ AAO / 3 ㎛ SiO₂절연체 적층 구조에 상에 형성된 소자의 삽입 손실을 비교 측정하기 위하여 Ti 20 nm/Au 200 nm 두께로 형성한 스루(thru) 패턴을 나타낸 도면; Figure 4a is a Si substrate and a 3 ㎛ SiO₂ insulator and 1 ㎛ AAO / 3 ㎛ SiO₂ insulator Ti 20 nm / Au 200 nm thick in order to compare the measurement of the insertion loss of the element formed on the laminated structure according to an embodiment of the present invention forming a through-(thru) view showing the pattern; And

도 4b는 도 4a의 스루(thru) 패턴에서 측정한, Si 기판과 3 ㎛ SiO₂절연체 및 1 ㎛ AAO / 3 ㎛ SiO₂절연체 적층 구조에 상에 형성된 소자의 삽입 손실을 비교한 그래프. Figure 4b is a, Si substrate and a SiO₂ insulation and 3 ㎛ 1 ㎛ AAO / 3 ㎛ SiO₂ a graph comparing the insertion loss of the element formed on the insulation laminate structure in the through measurement (thru) pattern of Figure 4a.

Claims (16)

  1. 집적 수동 디바이스 제조 방법에 있어서, An integrated passive device manufacturing method, comprising:
    (a) 기판을 제공하는 단계; (A) providing a substrate;
    (b) 상기 기판 상에 복수의 나노 크기의 기공을 갖는 양극 산화 알루미늄(Anodic Aluminum Oxide, AAO)층을 형성하는 단계; (B) forming a plurality of nano-sized positive electrode aluminum oxide having pores (Anodic Aluminum Oxide, AAO) layer on the substrate;
    (c) 상기 양극 산화 알루미늄층 상에 상기 기공을 유지하면서 산화 실리콘층을 형성하는 단계; (C) forming a silicon oxide layer while maintaining the porosity on the anode layer of aluminum oxide; And
    (d) 상기 산화 실리콘층의 적층 구조상에 적어도 하나의 박막 수동 디바이스를 형성하는 단계 포함함을 특징으로 하는 집적 수동 디바이스 제조 방법. (D) method for producing integrated passive device which is characterized in that it comprises forming at least one thin film passive device on the laminated structure of the silicon oxide layer.
  2. 제 1항에 있어서, According to claim 1,
    상기 (b) 단계는 상기 기공 표면에 양극 산화 피막을 형성하는 단계를 포함함을 특징으로 하는 집적 수동 디바이스 제조 방법. The step (b) integrated passive device manufacturing method characterized by comprising the step of forming an anode oxide film on the pore surface.
  3. 제 1항에 있어서, 상기 산화 실리콘층은 상기 양극 산화 알루미늄층 위에 PE-CVD(plasma enhanced-chemical vapor deposition) 방법을 사용하여 증착함을 특징으로 하는 집적 수동 디바이스 제조 방법. The method of claim 1, wherein the silicon oxide layer is integrated passive device manufacturing method characterized in that the deposition by using the PE-CVD (plasma enhanced-chemical vapor deposition) method on the positive electrode layer of aluminum oxide.
  4. 제 1항에 있어서, According to claim 1,
    상기 기공의 직경이 20 ㎚임을 특징으로 하는 집적 수동 디바이스 제조 방법. Integrated passive device manufacturing method characterized in that the diameter of the pore 20 ㎚.
  5. 제 1항에 있어서, According to claim 1,
    상기 양극 산화 알루미늄층 및 산화 실리콘층의 두께 비(ratio)가 1:3임을 특징으로 하는 집적 수동 디바이스 제조 방법. Integrated passive device manufacturing method characterized in that the 3: thickness ratio (ratio) of the positive electrode aluminum oxide layer and a silicon oxide layer is 1.
  6. 제 5항에 있어서, 6. The method of claim 5,
    상기 양극 산화 알루미늄층 및 산화 실리콘층의 두께가 각각 1㎛, 3㎛임을 특징으로 하는 집적 수동 디바이스 제조 방법. Integrated passive device manufacturing method characterized in that the positive electrode aluminum layer and each 1㎛, 3㎛ thickness of the silicon oxide layer oxide.
  7. 제 1항에 있어서, According to claim 1,
    상기 박막 수동 디바이스는 하나 이상의 인덕터 또는 수동 저항기 또는 캐패시터 디바이스들을 포함하는 것을 특징으로 하는 집적 수동 디바이스 제조 방법. The thin film passive device is an integrated manual device manufacturing method characterized in that it comprises one or more inductors, or passive resistor or capacitor devices.
  8. 제1항에 있어서, According to claim 1,
    상기 기판은 Si 기판임을 특징으로 하는 집적 수동 디바이스 제조 방법. The substrate is produced integrated passive devices, characterized in that the Si substrate.
  9. 집적 수동 디바이스에 있어서, An integrated passive device,
    기판; Board;
    상기 기판 상에 복수의 나노 크기의 기공을 갖는 양극 산화 알루미늄층; A positive electrode layer of aluminum oxide which has a plurality of pores of the nano-scale on the substrate;
    상기 양극 산화 알루미늄층 상에 상기 기공을 유지하면서 형성되는 산화 실리콘층; The positive electrode is a silicon oxide layer on the aluminum oxide layer is formed while maintaining the pore; And
    상기 기판, 양극 산화 알루미늄층 및 산화 실리콘층의 적층 구조상에 적어도 하나의 박막 수동 디바이스를 포함하는 것을 특징으로 하는 집적 수동 디바이스. Integrated passive device comprises at least one thin film passive device on the laminated structure of the substrate, the anodic oxidation of aluminum layer and a silicon oxide layer.
  10. 제 9항에 있어서, 10. The method of claim 9,
    상기 기공 표면은 양극 산화 피막으로 형성됨을 특징으로 하는 집적 수동 디바이스. The porous surface is integrated passive device which is characterized by formed by anodizing.
  11. 제 9항에 있어서, 10. The method of claim 9,
    상기 산화 실리콘층은 상기 양극 산화 알루미늄층 위에 PE-CVD 방법을 사용하여 증착함을 특징으로 하는 집적 수동 디바이스. The silicon oxide layer is an integrated manual device, characterized in that the deposited using a PE-CVD method on the positive electrode layer of aluminum oxide.
  12. 제 9항에 있어서, 10. The method of claim 9,
    상기 기공의 직경이 20㎚임을 특징으로 하는 집적 수동 디바이스. Integrated passive device, it characterized in that the diameter of the pores 20㎚.
  13. 제 9항에 있어서, 10. The method of claim 9,
    상기 양극 산화 알루미늄층 및 산화 실리콘층의 두께 비가 1:3임을 특징으로 하는 집적 수동 디바이스. Integrated passive device according to claim 3 that: the positive electrode aluminum layer and a silicon layer thickness ratio of oxide.
  14. 제 13항에 있어서, 14. The method of claim 13,
    상기 양극 산화 알루미늄층 및 산화 실리콘층의 두께가 각각 1㎛, 3㎛임을 특징으로 하는 집적 수동 디바이스. The anodizing the aluminum layer and the integrated passive device, characterized in that the thickness of each 1㎛, 3㎛ of the silicon oxide layer.
  15. 제 9항에 있어서, 10. The method of claim 9,
    상기 박막 수동 디바이스는 하나 이상의 인덕터 또는 수동 저항기 또는 캐패시터 디바이스들을 포함하는 것을 특징으로 하는 집적 수동 디바이스. The thin film passive device is an integrated manual device, it characterized in that it comprises one or more inductors, or passive resistor or capacitor devices.
  16. 제 9항에 있어서, 10. The method of claim 9,
    상기 기판은 Si 기판임을 특징으로 하는 집적 수동 디바이스. Wherein the substrate is an integrated manual device, it characterized in that the Si substrate.
KR20070089723A 2007-09-05 2007-09-05 Integrated passive devices and method for manufacturing the same KR100899894B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR20070089723A KR100899894B1 (en) 2007-09-05 2007-09-05 Integrated passive devices and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20070089723A KR100899894B1 (en) 2007-09-05 2007-09-05 Integrated passive devices and method for manufacturing the same

Publications (2)

Publication Number Publication Date
KR20090024846A true KR20090024846A (en) 2009-03-10
KR100899894B1 true KR100899894B1 (en) 2009-05-29

Family

ID=40693474

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20070089723A KR100899894B1 (en) 2007-09-05 2007-09-05 Integrated passive devices and method for manufacturing the same

Country Status (1)

Country Link
KR (1) KR100899894B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011115457A2 (en) 2010-03-19 2011-09-22 주식회사 나노이엔에스 Led module and manufacturing method thereof

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101234222B1 (en) * 2010-06-24 2013-02-18 국민대학교산학협력단 Nano template and fabrication method thereof
KR20120055386A (en) 2010-11-23 2012-05-31 삼성전자주식회사 Solar cell and method of manufacturing the same
KR101590123B1 (en) * 2014-11-14 2016-01-29 광운대학교 산학협력단 Light emitting device package
KR101598203B1 (en) * 2014-11-20 2016-02-26 광운대학교 산학협력단 Radio Frequency Integrated Circuit

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61240676A (en) 1985-04-18 1986-10-25 Nec Corp Manufacture of semiconductor thin film crystal
KR100299569B1 (en) 1994-02-03 2001-12-01 히가시 데쓰로 Bujaeui aluminum surface treatment method and a plasma processing apparatus
US20050054180A1 (en) * 2003-09-09 2005-03-10 Sang Han Threading-dislocation-free nanoheteroepitaxy of Ge on Si using self-directed touch-down of Ge through a thin SiO2 layer
KR20060059630A (en) * 2004-11-29 2006-06-02 (주)웨이브닉스이에스피 Fabrication method of package using a selectively anodized metal
US20070029911A1 (en) * 2005-07-19 2007-02-08 General Electric Company Gated nanorod field emitter structures and associated methods of fabrication
KR100747074B1 (en) 2006-10-25 2007-08-01 금오공과대학교 산학협력단 Method for fabricating the nanorod by aao template and the nanorod using the method

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61240676A (en) 1985-04-18 1986-10-25 Nec Corp Manufacture of semiconductor thin film crystal
KR100299569B1 (en) 1994-02-03 2001-12-01 히가시 데쓰로 Bujaeui aluminum surface treatment method and a plasma processing apparatus
US20050054180A1 (en) * 2003-09-09 2005-03-10 Sang Han Threading-dislocation-free nanoheteroepitaxy of Ge on Si using self-directed touch-down of Ge through a thin SiO2 layer
KR20060059630A (en) * 2004-11-29 2006-06-02 (주)웨이브닉스이에스피 Fabrication method of package using a selectively anodized metal
US20070029911A1 (en) * 2005-07-19 2007-02-08 General Electric Company Gated nanorod field emitter structures and associated methods of fabrication
KR100747074B1 (en) 2006-10-25 2007-08-01 금오공과대학교 산학협력단 Method for fabricating the nanorod by aao template and the nanorod using the method

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Shimizu, I외 "Growth of cobalt nano column arrays directly on Si[111] substrate using AAO template" IEEE Microprocesses and Nanotechnology Conference 2004, pp. 298 - 299, Oct. 27-29, 2004.

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011115457A2 (en) 2010-03-19 2011-09-22 주식회사 나노이엔에스 Led module and manufacturing method thereof

Also Published As

Publication number Publication date Type
KR20090024846A (en) 2009-03-10 application

Similar Documents

Publication Publication Date Title
US3988214A (en) Method of fabricating a semiconductor device
US7531011B2 (en) Method of manufacturing capacitor device
US4827323A (en) Stacked capacitor
US4685197A (en) Fabricating a stacked capacitor
US3699011A (en) Method of producing thin film integrated circuits
US4001871A (en) Semiconductor device
US20060180938A1 (en) Semiconductor device, method of manufacturing the same, capacitor structure, and method of manufacturing the same
US4450048A (en) Method of manufacturing capacitors integrated in microelectronic structure
US20030136997A1 (en) Thin film capacitor and method of manufacturing the same
Lehmann et al. A novel capacitor technology based on porous silicon
US7081650B2 (en) Interposer with signal and power supply through vias
US6919244B1 (en) Method of making a semiconductor device, and semiconductor device made thereby
US20070279835A1 (en) High capacitance density vertical natural capacitors
WO2000004577A1 (en) Method for producing a ceramic body having an integrated passive electronic component, such a body and use of same
US7176556B2 (en) Semiconductor system-in-package
US5088003A (en) Laminated silicon oxide film capacitors and method for their production
US7536780B2 (en) Method of manufacturing wiring substrate to which semiconductor chip is mounted
US20030200654A1 (en) Method of manufacturing electronic circuit component
US4922323A (en) Hermetically sealed multilayer electrical feedthru
US20030062111A1 (en) Method of manufacturing glass ceramic multilayer substrate
US20050136609A1 (en) Capacitor having an anodic metal oxide substrate
US20020061629A1 (en) Method of manufacturing multilayered ceramic substrate and green ceramic laminate
US20060274476A1 (en) Low loss thin film capacitor and methods of manufacturing the same
US20040028888A1 (en) Three dimensional multilayer RF module having air cavities and method fabricating same
JP2000323845A (en) Manufacture of electronic circuit mounting substrate

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120517

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20130329

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150424

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160510

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170518

Year of fee payment: 9