KR100897881B1 - 유기물층 및 버크민스터 플러렌층의 적층을 정보 저장요소로 채택하는 유기 메모리 소자의 제조방법 - Google Patents

유기물층 및 버크민스터 플러렌층의 적층을 정보 저장요소로 채택하는 유기 메모리 소자의 제조방법 Download PDF

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Abstract

유기물층 및 버크민스터 플러렌층의 적층을 정보 저장요소로 채택하는 유기 메모리 소자의 그 제조방법이 제공된다. 상기 유기 메모리 소자는 제1 전극 및 제2 전극을 구비한다. 상기 제1 전극 및 상기 제2 전극 사이에 정보 저장요소(date storage element)가 개재된다. 상기 정보 저장요소는 상기 제1 전극 상의 유기물층 및 상기 제2 전극과 접하도록 상기 유기물층 및 상기 제2 전극 사이에 개재된 버크민스터 플러렌층(buckminster fullerene layer)을 구비한다. 상기 유기 메모리 소자의 제조방법 또한 제공된다.
유기 메모리, 버크민스터 플러렌, 폴리이미드

Description

유기물층 및 버크민스터 플러렌층의 적층을 정보 저장요소로 채택하는 유기 메모리 소자의 제조방법{Memory of fabricating organic memory device employing stack of organic material layer and buckminster fullerene layer as a data storage element}

도 1은 본 발명의 일실시예에 의한 유기 메모리 셀을 보여주는 단면도이다.

도 2는 본 발명의 다른 실시예에 의한 유기 메모리 셀을 보여주는 단면도이다.

도 3은 본 발명의 실시예들에 유기 메모리 셀들을 채택하는 유기 메모리 소자의 일부를 도시한 등가회로도이다.

도 4는 도 3의 등가회로도에 상응하는 평면도이다.

도 5는 본 발명의 일실시예에 의한 유기 메모리 소자의 제조방법을 나타내는 흐름도이다.

도 6은 본 발명의 다른 실시예에 의한 유기 메모리 소자의 제조방법을 나타내는 흐름도이다.

도 7 및 도 8은 본 발명의 일실시예에 의한 유기 메모리 셀(C1)의 I-V 특성들을 보여주는 그래프들이다.

도 9 및 도 10은 발명의 다른 실시예에 의한 유기 메모리 셀(C2)의 I-V 특성 들을 보여주는 그래프들이다.

도 11은 본 발명의 다른 실시예에 의한 유기 메모리 셀(C2)의 스위칭 특성을 보여주는 그래프이다.

도 12는 본 발명의 다른 실시예에 의한 유기 메모리 셀(C2)의 멀티비트 정보 저장특성을 설명하기 위한 그래프이다.

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히, 유기물층 및 버크민스터 플러렌층(buckminster fullerene layer)의 적층을 정보 저장요소(data storage element)로 채택하는 유기 메모리 소자의 제조방법에 관한 것이다.

반도체 메모리 소자들은 휘발성 메모리 소자들 또는 비휘발성 메모리 소자들로 분류될 수 있다. 상기 휘발성 메모리 소자들은 디램 소자들 및 에스램 소자들을 포함하고, 상기 비휘발성 메모리 소자들은 플래쉬 메모리 소자들, 상변이 메모리 소자들(phase change memory devices), 저항 램 소자들(resistance RAM devices; RRAM devices) 및 자기 램 소자들(magnetic RAM devices; MRAM devices)을 포함한다.

상술한 바와 같은 메모리 소자들에 있어서, 정보의 저장 또는 처리를 위한 전자적 어드레싱(electronic addressing) 이나 논리 디바이스들(logic devices)은 결정 실리콘과 같은 무기 반도체 물질로 제조되어 왔다. 이러한 무기 반도체 물질 로 제조된 무기 반도체 메모리 소자들은 일부 기술적으로 그리고 상업적으로 성공해왔지만, 고비용과 정보 저장 밀도(data storage density)의 손실을 야기하는 복잡한 구조를 포함하는 단점을 가지고 있다. 즉, 무기 반도체 물질에 기초한 휘발성 메모리 소자들은 저장된 정보를 유지하기 위해 열과 높은 전력 소모를 야기하는 전류를 끊임없이 공급받아야 한다. 또한, 비휘발성 메모리 소자들은 보다 복잡한 회로 디자인의 결과로 감소된 정보 저장 밀도를 갖고, 고비용이 요구된다. 또한, 정보의 처리 속도가 낮고 상대적으로 큰 전력 소모를 가진다.

한편, 유기물을 다양한 전자 소자에 적용하기 위한 시도가 지속적으로 이루어져 왔으며, 일부 분야, 예컨데 박막 트랜지스터, 레이저 및 발광 다이오드와 같은 전자 소자에 성공적으로 적용되고 있다. 또한, 서로 구별되는 두가지 상태들 사이에서 전기적으로 스위칭되는 특성을 갖는 몇몇 유기물들을 메모리 소자의 정보 저장요소로써 사용하기 위한 연구가 활발히 진행되고 있다.

종래, 전극들 사이에 개재된 단일 유기물층, 유기물층들 및 그들 사이에 개재된 금속 파티클층과 같은 도전층, 또는 도전성 나노 파티클이 유기물 매트릭스 내에 분산된 유기 복합물층이 유기 메모리 소자의 정보 저장요소로써 연구되어 왔다. 예를 들어, 유기물층들 및 그들 사이에 개재된 도전층을 정보 저장요소로 사용하는 유기메모리 소자가 미국 공개특허 US2004/0246770호에 "유기 쌍안정 요소, 이를 사용하는 유기 쌍안정 메모리 소자 및 이를 구동하는 방법(Organic distable element, organic distable memory device using the same, and process for driving the same" 이라는 제목으로 카노(Kano)에 의하여 개시된 바 있다.

그러나, 단일 유기물층을 정보 저장요소로써 사용하는 경우 적용가능한 유기물층이 한정되어 있으며, 동작 특성이 열악하다는 단점이 있고, 유기물층들 및 그들 사이에 개재된 도전층을 정보 저장요소로써 사용하는 경우에는 유기물층들 사이에 도전층, 특히 금속 파티클 층을 형성하는 공정이 어려울 수 있다. 또한, 유기 복합물층을 정보 저장요소로써 사용하는 경우에는 도전성 나노 파티클의 편석에 의하여 셀 특성 산포가 불량해 질 수 있다.

따라서, 동작 특성 및 양산성의 측면에서 만족할만한 구조 및 제조 공정을 확립하기 위하여는 유기 메모리 소자의 정보 저장요소에 대한 연구가 지속적으로 요구되고 있다.

삭제

본 발명이 이루고자 하는 기술적 과제는 유기물층 및 버크민스터 플러렌층의 적층으로 이루어지는 신규한 정보 저장요소를 갖는 유기 메모리 소자의 제조방법을 제공하는 데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 간단한 공정에 의하여 다른 메모리 특성을 가질 수 있는 유기 메모리 소자의 제조방법을 제공하는 데 있다.

상기 기술적 과제들을 이루기 위한 본 발명의 일태양은 유기물층 및 버크민스터 플러렌층의 적층을 정보 저장요소로 채택하는 유기 메모리 소자를 제공한다. 상기 유기 메모리 소자는 제1 전극 및 제2 전극을 구비한다. 상기 제1 전극 및 상기 제2 전극 사이에 정보 저장요소(date storage element)가 개재된다. 상기 정보 저장요소는 상기 제1 전극 상의 유기물층 및 상기 제2 전극과 접하도록 상기 유기물층 및 상기 제2 전극 사이에 개재된 버크민스터 플러렌층(buckminster fullerene layer)을 구비한다.

몇몇 실시예들에 있어서, 상기 버크민스터 플러렌층은 C60층, C70층, C74층, C78층, C82층, C84층 또는 버크민스터 플러렌 유도체일 수 있다.

다른 실시예들에 있어서, 상기 정보 저장요소는 서로 구별되고 전기적으로 비가역적인 두개의 저항 상태들 중 하나를 갖고, OTP(One Time Programmable) 특성을 가질 수 있다.

또 다른 실시예들에 있어서, 상기 정보 저장요소는 상기 유기물층 내에 분산된 버크민스터 플러렌 분자를 함유하는 유기 복합물층을 포함할 수 있다. 이 경우에, 상기 정보 저장요소는 서로 구별되고 전기적으로 가역적인 두개 또는 그 이상의 저항 상태를 갖고, 적어도 2회 반복적으로 프로그램될 수 있다. 또한, 상기 정보 저장요소는 전압증가에 따라 전류가 감소하는 NDR 영역을 가질 수 있다.

또 다른 실시예들에 있어서, 상기 제1 전극 또는 상기 제2 전극은 금속, 도전성 금속 화합물, 폴리 실리콘 또는 도전성 폴리머로 이루어질 수 있다.

또 다른 실시예들에 있어서, 상기 유기물층은 유기 도전체층, 유기 반도체층 또는 유기 절연체층일 수 있다.

또 다른 실시예들에 있어서, 상기 버크민스터 플러렌층은 C60 층이고, 상기 유기물층은 폴리이미드층일 수 있다.

상기 기술적 과제들을 이루기 위한 본 발명의 다른 태양은 유기물층 및 버크민스터 플러렌층의 적층을 정보 저장요소로 채택하는 교차점 구조의 유기 메모리 소자를 제공한다. 상기 유기 메모리 소자는 기판 상에 제공된 복수개의 평행한 제1 전극들을 구비한다. 복수개의 평행한 제2 전극들이 상기 제1 전극들과 중첩되는 부분들에 교차점들을 형성하도록 상기 제1 전극들의 상부를 가로지른다. 상기 제1 전극들 및 상기 제2 전극들 사이의 상기 교차점들에 복수개의 정보 저장요소들이 배치된다. 상기 정보 저장요소들의 각각은 상기 제1 전극 상의 유기물층 및 상기 제2 전극과 접하도록 상기 유기물층 및 상기 제2 전극 사이에 개재된 버크민스터 플러렌층(buckminster fullerene layer)을 구비한다.

상기 기술적 과제들을 이루기 위한 본 발명의 또 다른 태양은 유기물층 및 버크민스터 플러렌층의 적층을 정보 저장요소로 채택하는 유기 메모리 소자의 제조방법을 제공한다. 이 방법은 기판 상에 제1 전극을 형성하는 것을 구비한다. 상기 제1 전극 상에 유기물층을 형성한다. 상기 유기물층 상에 상기 유기물층과 함께 정보저장 요소를 구성하는 버크민스터 플러렌층을 형성한다. 상기 버크민스터 플러렌층 상에 제2 전극을 형성한다.

몇몇 실시예들에 있어서, 상기 버크민스터 플러렌층은 C60층, C70층, C74층, C78층, C82층, C84층 또는 버크민스터 플러렌 유도체로 형성될 수 있다.

다른 실시예들에 있어서, 상기 유기물층을 형성하는 것은, 상기 제1 전극을 갖는 상기 기판 상에 유기물 전구체층을 형성하고, 상기 유기물 전구체층을 제1 온도에서 제1 열처리하고, 상기 유기물 전구체층을 상기 제1 온도 보다 높은 제2 온도에서 제2 열처리하는 것을 포함할 수 있다. 이 경우에, 상기 정보 저장요소는 서로 구별되고 전기적으로 비가역적인 두개의 저항 상태들 중 하나를 갖고, OTP(One Time Programmable) 특성을 갖도록 형성될 수 있다.

또 다른 실시예들에 있어서, 상기 버크민스터 플러렌층을 형성한 후에 상기 버크민스터 플러렌층을 제3 온도에서 열처리할 수 있다. 이 경우에, 상기 버크민스터 플러렌층을 열처리하는 것은, 상기 버크민스터 플러렌층 내의 버크민스터 플러렌 분자를 상기 유기물층으로 확산시켜 유기 복합물층을 형성하는 것을 포함할 수 있다. 또한, 상기 정보 저장요소는 서로 구별되고 전기적으로 가역적인 두개 또는 그 이상의 저항 상태를 갖고, 적어도 2회 반복적으로 프로그램되도록 형성될 수 있다. 더 나아가, 상기 정보 저장요소는 전압증가에 따라 전류가 감소하는 NDR 영역을 갖도록 형성될 수 있다. 또한, 상기 유기물층을 형성하는 것은 상기 제1 전극을 갖는 상기 기판 상에 유기물 전구체층을 형성하고, 상기 유기물 전구체층을 상기 제3 온도 보다 낮은 제4 온도에서 열처리하는 것을 포함할 수 있다.

또 다른 실시예들에 있어서, 상기 제1 전극 또는 상기 제2 전극은 금속, 도전성 금속 화합물, 폴리 실리콘 또는 도전성 폴리머로 형성될 수 있다.

또 다른 실시예들에 있어서, 상기 유기물층은 유기 도전체층, 유기 반도체층 또는 유기 절연체층으로 형성될 수 있다.

또 다른 실시예들에 있어서, 상기 버크민스터 플러렌층은 C60 층으로 형성되고, 상기 유기물층은 폴리이미드층으로 형성될 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

도 1은 본 발명의 일실시예에 의한 유기 메모리 셀(C1)을 보여주는 단면도이다.

도 1을 참조하면, 본 발명의 일실시예에 의한 유기 메모리 소자의 단위셀(C1)은 제1 전극(E1), 제2 전극(E2) 및 그들 사이에 개재된 정보 저장요소(17)을 포함한다. 상기 제1 전극(E1), 상기 제2 전극(E2) 및 상기 정보 저장요소(17)은 기판(10) 상에 차례로 적층될 수 있다.

상기 기판(10)은 실리콘 기판, 글래스 기판, 석영 기판 또는 플렉서블(flexible)한 유기물계 기판일 수 있다. 상기 유기물계 기판은 폴리아미드(Polyamide), 폴리아세탈(Polyacetal), 폴리부틸렌테레프탈래이트(Polybutylene terephthalate), 폴리에틸렌테레프탈래이트(Polyethyleneterephthalate), 폴리카보내이트(Polycarbonate), 폴리시클로핵센(Polycyclohexene), 폴리술폰(Polysulfone), 폴리에테르술폰(Polyethersulfone), 폴리 아릴래이트(Poly -arylate), 폴리에테르이미드(Polyetherimide)와 같은 유기물로 이루어질 수 있다. 또한, 이밖에 종래의 플라스틱들이 사용될 수 있다.

상기 제1 전극(E1) 및 상기 제2 전극(E2)은 다양한 도전성 물질일 수 있다. 예를 들어, 상기 제1 전극(E1) 또는 상기 제2 전극(E2)은 금속, 도전성 금속 화합물, 폴리 실리콘 또는 도전성 폴리머일 수 있다. 상기 제1 전극(E1) 또는 상기 제2 전극(E2)으로 적용 가능한 금속 또는 도전성 금속 화합물은 Au, Ag, Cu, Al, Ti, TiN, TiAlN, Ta, TaN, W, WN, Ir, Pt, Pd, Zr, Rh, Ni, Co, Cr, Sn, Zn, Li, Mg, Ca 및 IrO2로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다. 또한, 상기 제1 전극(E1) 또는 상기 제2 전극(E2)으로 적용 가능한 도전성 폴리머는 폴리아세틸렌(Polyacetylene), 폴리아닐린(Polyaniline) 또는 PEDOT(3,4-polyethylenedioxy -thiophenepolystylene-sulfonate)일 수 있다.

상기 정보 저장요소(17)는 상기 제1 전극(E1) 상에 차례로 적층된 유기물층(11) 및 버크민스터 플러렌층(13)을 포함한다. 상기 유기물층(11) 및 상기 버크 민스터 플러렌층(13)은 구별되는 별개의 층으로 존재할 수 있다. 상기 유기물층(11)은 약 50Å 내지 약 1000Å의 두께를 가질 수 있으며, 상기 버크민스터 플러렌층(13)은 약 50Å 내지 약 1000Å의 두께를 가질 수 있다. 또한, 상기 버크민스터 플러렌층(13)과 상기 제2 전극(E2) 사이에는 다른 유기물층이 개재되지 않으며, 상기 버크민스터 플러렌층(13)은 상기 제2 전극(E2)과 직접 접할 수 있다.

상기 유기물층(11)은 유기 도전체층, 유기 반도체층 또는 유기 절연물층일 수 있다. 이 경우에, 상기 유기물층(11)은 폴리스티렌(Polystyrene), 폴리카보내이트(Polycarbonate), 폴리메틸메타크릴래이트(Polymethylmethacrylate;PMMA), 폴리올레핀(Polyolefines), 폴리에스테르(Polyesters), 폴리아미드(Polyamides), 폴리이미드(Polyimides), 폴리우레탄(Polyurethanes), 폴리아세탈(Polyaccetals), 폴리술포내이트(Polysulfonates), 노블락(novolacs), 폴리아세태이트(Polyacetates), 폴리알키드(Polyalkyds), 폴리아미드이미드(Polyamideimides), 폴리실록샌(Polysiloxanes), 폴리아릴래이트(Polyarylates), 폴리아릴술폰(Polyarylsulfone), 폴리에테르이미드(Polyetherimide), 폴리테트라플루오로에틸렌(Polytetrafluoro -ethylene), 폴리클로로트리플루오로에틸렌(Polychlorotrifluoroethylene), 폴리비닐리덴 플루오라이드(Polyvinylidene fluoride), 폴리비닐 플루오라이드(Polyvinyl fluoride), 폴리에테르케톤(Polyetherketone), 폴리에테르 에테르케톤(Polyether etherketone), 폴리벤조옥사졸(Polybenzoxazoles), 폴리(페닐렌 비닐렌) (Poly(phenylene vinylene);PPV), 폴리플루오렌(Polyfluorene;PF), 폴리씨오펜(Polythiophene;PT), 폴리(파라페닐렌)(Poly(paraphenylene);PPP), 폴리비닐카바졸(Polyvinylcarbazole;PVK), 이들의 유도체(derivative) 또는 공중합체(copolymer)일 수 있다.

상기 버크민스터 플러렌층(13)은 버키볼(buckyball) 또는 플러렌(fullerene)이라고도 불리우는 탄소 분자층으로, 본 발명의 실시예들에 있어서 C60층일 수 있다. 상기 C60은 약 3.6 eV의 LUMO(Lowest unoccupied molecular orbital) 준위와 약 6.2 eV의 HOMO(Highest occupied molecular orbital) 준위를 갖는 N형 유기 반 도체 물질로써, LUMO 준위에 전자를 수용함으로써 전하이동착체(charge transfer complex)를 형성할 수 있다. 이 밖에, 상기 버크민스터 플러렌층(13)은 C70, C74, C78, C82, C84와 같은 버크민스터 플러렌 분자 또는 PCBM([6,6]-phenyl c61butyric acid methyl ester)와 같은 버크민스터 플러렌 유도체로 이루어질 수 있다.

본 발명의 일실시예에 의하면, 상기 제1 전극(E1) 및 상기 제2 전극(E2) 사이에 차례로 적층되어 개재된 상기 유기물층(11) 및 상기 버크민스터 플러렌층(13)을 구비하는 상기 정보 저장요소(17)은 서로 구별되고 전기적으로 비가역적인 두개의 저항 상태들 중 하나를 갖고, OTP(one time programmable) 특성을 가질 수 있다. 즉, 상기 정보 저장요소(17)는 예를 들어, KΩ 단위의 저저항 상태 또는 예를 들어 GΩ 단위의 고저항 상태를 가지며, 두 저항 상태는 전기적으로 서로 비가역적일 수 있다.

상기 정보 저장요소(17)에 정보를 쓰는 것은 상기 제1 전극(E1) 및 상기 제2 전극(E2) 사이에 쓰기 전압을 인가하여 상기 정보 저장요소(17)를 저저항 상태에서 고저항 상태로 스위칭시키는 것일 수 있다. 상기 정보 저장요소(17)에 저장된 정보는 전원이 제거되더라도 사라지지 않는다. 고저항 상태로 스위칭된 상기 정보 저장요소(17)는 그 저항 상태가 안정적으로 유지되며 저저항상태로 다시 스위칭되지 않을 수 있다.

도 2는 본 발명의 다른 실시예에 의한 유기 메모리 셀(C2)을 보여주는 단면도이다.

도 2를 참조하면, 본 발명의 다른 실시예에 의한 유기 메모리 소자의 단위 셀(C2)은 제1 전극(E1), 제2 전극(E2) 및 그들 사이에 개재된 정보 저장요소(17′)을 포함한다. 상기 제1 전극(E1), 상기 제2 전극(E2) 및 상기 정보 저장요소(17′)은 기판(10) 상에 차례로 적층될 수 있다. 도 1에서 설명된 바와 같이, 상기 정보 저장요소(17′)는 상기 제1 전극(E1) 상에 위치하는 유기물층(11) 및 상기 제2 전극(E2)과 접하는 버크민스터 플러렌층(13), 예를 들어 C60층을 구비한다. 본 발명의 다른 실시예에 의하면, 상기 정보 저장요소(17′)는 상기 유기물층(11) 내에 분산된 버크민스터 플러렌 분자를 함유하는 유기 복합물층(12)을 포함할 수 있다. 상기 유기물층(11) 내에 분산된 버크민스터 플러렌 분자는 상기 버크민스터 플러렌층(13)으로 부터의 확산에 의하여 제공될 수 있다. 따라서, 상기 유기 복합물층(12)은 도 2에 도시된 바와 같이 상기 유기물층(11) 및 상기 버크민스터 플러렌층(13) 사이에 개재될 수 있다. 한편, 확산의 정도에 따라서는 상기 버크민스터 플러렌 분자는 상기 유기물층(11) 내에 균일하게 분산될 수 있다. 이 경우에, 도 2에 도시된 상기 유기물층(11) 또한 상기 버크민스터 플러렌 분자를 함유하는 유기 복합물층일 수 있다.

상술한 바와 같이, 상기 정보 저장요소(17′)가 상기 유기 복합물층(12)을 포함하는 경우에, 상기 정보 저장요소(17′)는 도 1에서 설명된 본 발명의 일실시예에 의한 상기 정보 저장요소(17)와 다른 메모리 특성을 가질 수 있다. 즉, 상기 정보 저장요소(17′)는 서로 구별되고 전기적으로 가역적인 두개 또는 그 이상의 저항 상태를 갖고, 적어도 2회 반복적으로 프로그램될 수 있다. 또한, 상기 정보 저장요소(17′)의 I-V 곡선은 전압증가에 따라 전류가 감소하는 NDR(Negative differential resistance) 영역을 구비한다.

상기 정보 저장요소(17′)는 서로 구별되는 두개의 저항 상태, 즉 저저항 상태 및 고저항 상태를 가질 수 있다. 이들 저항 상태들은 서로 간에 가역적이며 반복적으로 스위칭될 수 있다.

이 경우에, 상기 정보 저장요소(17′)를 고저항상태로 스위칭시키는 것은 상기 제1 전극(E1) 및 상기 제2 전극(E2) 사이에 제1 극성, 예를 들어 양의 리셋 전압을 인가하는 것을 포함할 수 있다. 상기 리셋 전압은 상기 NDR 영역이 시작되는 임계전압과 같거나 그 보다 큰 값을 가질 수 있다. 상기 정보 저장요소(17′)는 상기 리셋 전압에 의하여 고저항 상태로 스위칭되며 이러한 고저항 상태는 전원이 제거되더라도 유지된다. 고저항 상태로 스위칭된 상기 정보 저장요소(17′)는 제2 극성, 예를 들어 음의 셋 전압에 의하여 저저항 상태로 스위칭될 수 있으며 이러한 저저항 상태는 전원이 제거되더라도 유지된다.

이에 더하여, 상기 정보 저장요소(17′)는 서로 구별되는 두개 이상의 저항상태들을 가질 수 있으며, 이들 저항 상태들은 서로 간에 가역적이며 반복적으로 스위칭될 수 있다. 상기 정보 저장요소(17′)를 각각의 저항상태로 스위칭시키는 것은, 상기 제1 전극(E1) 및 상기 제2 전극(E2) 사이에 상기 NDR 영역이 시작되는 임계전압과 같거나 그 보다 큰 값을 갖고 각각의 저항상태와 대응되는 쓰기 전압을 인가하는 것을 포함할 수 있다. 이 경우에, 상기 정보 저장요소(17′)는 2비트 이상의 멀티 비트(multi-bit)의 정보를 저장할 수 있다. 또한, 각 상태들 간에 단극 스위칭(uni-polar switching)이 가능하게 됨으로써 다이오드 소자와 직렬연결되는 경우에 교차점 구조의 고집적 회로를 용이하게 구성할 수 있다.

도 3은 본 발명의 실시예들에 유기 메모리 셀들을 채택하는 유기 메모리 소자의 일부를 도시한 등가회로도이고, 도 4는 도 3의 등가회로도에 상응하는 평면도이다. 도 1 및 도 2는 도 4에 도시된 전극들(E1,E2)의 연장방향에 따른 유기 메모리 셀들(C1,C2)의 단면도들이다.

도 3 및 도 4를 참조하면, 상기 유기 메모리 소자는 복수개의 제1 전극들(E1) 및 상기 제1 전극들(E1)과 교차하는 복수개의 제2 전극들(E2)을 구비한다. 상기 제1 전극들(E1)은 기판(10) 상에 평행한 라인 형상으로 제공될 수 있으며, 상기 제2 전극들(E2)은 상기 제1 전극들(E1)과 중첩되는 부분들에 교차점들(cross points)을 형성하도록 상기 제1 전극들(E1)의 상부를 가로지를 수 있다. 상기 제1 전극들(E1) 및 상기 제2 전극들(E2)은 제1 구동회로(a first driving circuit;20) 및 제2 구동회로(a second driving circuit;30)에 각각 접속되어 선택적으로 조절될 수 있다. 상기 교차점들에는 본 발명의 실시예들에 의한 유기 메모리 셀들(C1,C2)이 배치된다. 상기 유기 메모리 셀들(C1,C2)은 상기 제1 전극들(E1) 및 상기 제2 전극들(E2) 사이에 개재된 정보 저장요소들(17,17′)을 포함한다. 상기 정보 저장요소들(17,17′)을 구비하는 상기 유기 메모리 셀들(C1,C2)에 대한 설명은 도 1 및 도 2를 참조하여 상세히 설명되었으므로, 이하에서는 생략하기로 한다.

상기 정보 저장요소들(17,17′)은 다이오드들(D)과 직렬 연결될 수 있다. 상기 다이오드들(D)은 상기 제1 전극들(E1) 및 상기 정보 저장요소들(17,17′) 사이의 상기 교차점들에 배치될 수 있다. 이 경우에, 상기 다이오드들(D) 및 상기 정보 저장요소들(17,17′) 사이의 노드(node)에 해당되는 하부 전극들이 상기 다이오드들(D) 및 상기 정보 저장요소들(17,17) 사이에 배치될 수 있다.

도 3 및 도 4에서는 본 발명의 실시예들에 의한 유기 메모리 셀들(C1,C2)이적용될 수 있는 예시적인 구조로써 교차점 구조를 갖는 유기 메모리 소자에 관하여 설명하였다. 그러나, 본 발명의 실시예들에 의한 상기 유기 메모리 셀들(C1,C2)은 다양한 구조에 유기 메모리 소자에 제한 없이 적용될 수 있다. 예를 들어, 상기 유기 메모리 셀들(C1,C2)는 전형적인 디램(DRAM) 구조의 캐패시터와 같이, 기판 상에 형성된 트랜지스터와 같은 스위칭 소자와 직렬 연결될 수 도 있다.

이하, 본 발명의 실시예들에 의한 유기 메모리 소자의 제조방법에 대하여 설명하기로 한다.

도 5는 본 발명의 일실시예에 의한 유기 메모리 소자의 제조방법을 나타내는 흐름도이다.

도 1, 도 4 및 도 5를 참조하면, 기판(10) 상에 제1 전극(E1)을 형성한다.(도 5의 101) 상기 제1 전극(E1)은 금속, 도전성 금속 화합물, 폴리 실리콘 또는 도전성 폴리머로 이루어질 수 있다. 상기 제1 전극(E1)은 증발(evaporation) 공정, 스퍼터링(sputtering) 공정 또는 화학기상증착(Chemical vapor deposition) 공정에 의하여 형성될 수 있다. 상기 제1 전극(E1)은 도 4에 도시된 바와 같이 상기 기판(10) 상에 라인형상을 갖도록 복수개 형성될 수 있다.

상기 제1 전극(E1) 상에 유기물층(11)을 형성한다. 상기 유기물층(11)은 유기물 도전체층, 유기물 반도체층 또는 유기물 절연체층으로 형성될 수 있다. 상기 유기물층(11)을 형성하는 것은, 상기 제1 전극(E1)을 갖는 상기 기판(10) 상에 유기물 전구체층을 형성하고,(도 5의 103), 상기 유기물 전구체층을 제1 열처리하고,(도 5의 105) 상기 유기물 전구체층을 제2 열처리하는 것(도 5의 107)을 포함할 수 있다. 상기 유기물 전구체층은 스핀 코팅 공정에 의하여 형성될 수 있다. 상기 제1 열처리는 상기 유기물 전구체층 내의 유기 용매를 제거하기 위한 소프트 베이크(soft bake) 공정일 수 있으며, 약 80℃ 내지 약 150℃ 의 온도에서 수행될 수 있다. 상기 제2 열처리는 탈수 축합 반응에 의하여 상기 유기물 전구체층을 상기 유기물층(11)으로 전환시키고, 상기 유기물층(11)의 물성을 조절하기 위한 하드 베이크(hard bake) 공정 또는 큐어링(curing) 공정일 수 있다. 상기 제2 열처리는 아르곤(Ar)과 같은 불활성 가스, 에어(air) 또는 질소(N2) 분위기에서 약 200℃ 내지 약 400℃ 온도로 약 30분 내지 약 2시간 동안 수행될 수 있다.

다음으로, 상기 유기물층(11) 상에 버크민스터 플러렌층(13), 예를 들어 C60층을 형성한다.(도 5의 109) 상기 버크민스터 플러렌층(13)은 버크민스터 플러렌 분말을 사용한 증발 공정에 의하여 형성되거나, 적절한 유기용매를 사용한 스핀 코팅공정에 의하여 형성될 수 있다. 상기 버크민스터 플러렌층(13)은 상기 제2 열처리를 통하여 경화된 상기 유기물층(11) 상에 형성된다. 따라서, 상기 버크민스터 플러렌층(13) 및 상기 유기물층(11) 사이의 계면에서 버크민스터 플러렌 분자 및 유기물간의 반응 또는 확산은 최대한 억제될 수 있다. 상기 버크민스터 플러렌층(13) 및 상기 유기물층(11)은 상기 유기 메모리 소자의 정보 저장요소(17)로써 제공된다.

상기 버크민스터 플러렌층(13)을 형성한 후에, 상기 버크민스터 플러렌층(13) 상에 제2 전극(E2)을 형성한다.(도 5의 111) 상기 제2 전극(E2)은 금속, 도전성 금속 화합물, 폴리 실리콘 또는 도전성 폴리머로 이루어질 수 있다. 상기 제2 전극(E2)은 증발(evaporation) 공정, 스퍼터링(sputtering) 공정 또는 화학기상증착(Chemical vapor deposition) 공정에 의하여 형성될 수 있다. 상기 제1 전극(E2)은 도 4에 도시된 바와 같이 상기 제1 전극(E1)과 중첩되는 부분들에 교차점들을 형성할 수 있도록 라인 형상으로 복수개 형성될 수 있다.

상술한 바와 같은 공정들을 통하여 제조된 상기 유기 메모리 소자의 정보 저장요소(17)는 서로 구별되고 전기적으로 비가역적인 두개의 저항 상태들 중 하나를 갖고, OTP(one time programmable) 특성을 가질 수 있다.

도 6은 본 발명의 다른 실시예에 의한 유기 메모리 소자의 제조방법을 나타내는 흐름도이다.

도 2, 도 4 및 도 6을 참조하면, 기판(10) 상에 제1 전극(E1)을 형성하고,(도 6의 201) 상기 제1 전극(E1) 상에 유기물층(11)을 형성한다. 상기 유기물층(11)을 형성하는 것은 상기 제1 전극(E1)을 갖는 상기 기판(10) 상에 유기물 전구체층을 형성하고,(도 6의 203), 상기 유기물 전구체층을 열처리하는 것(도 6의 205)을 포함할 수 있다. 상기 열처리는 상기 유기물 전구체층 내의 유기 용매를 제거하기 위한 소프트 베이크(soft bake) 공정일 수 있으며, 약 80℃ 내지 약 150℃ 의 온도에서 수행될 수 있다.

상기 유기물 전구체층에 대한 열처리를 수행한 후에, 상기 유기물층(11) 상에 버크민스터 플러렌층(13), 예를 들어 C60층을 형성한다. 이 경우에, 도 5에서 설명된 바와 달리, 상기 버크민스터 플러렌층(13)을 형성하기 전에 상기 유기물 전구체층에 대한 하드 베이크 또는 큐어링 공정은 수행하지 않는 것이 바람직하다.

이후, 상기 버크민스터 플러렌층(13)에 대한 열처리를 수행한다. 상기 버크민스터 플러렌층(13)에 대한 열처리는 아르곤(Ar)과 같은 불활성 가스, 에어(air) 또는 질소(N2) 분위기에서 약 200℃ 내지 약 400℃의 온도로 약 30분 내지 약 2시간 동안 수행될 수 있다. 상기 버크민스터 플러렌층(13)에 대한 열처리 조건은 상기 유기물 전구체층에 대한 하드 베이크 또는 큐어링 공정의 조건과 동일할 수 있다.

본 발명의 다른 실시예에 의하면, 상기 버크민스터 플러렌층(13)을 형성하기 전에 상기 유기물 전구체층에 대한 하드 베이크 또는 큐어링 공정이 수행되지 않는다. 따라서, 상기 버크민스터 플러렌층(13) 내의 버크민스터 플러렌 분자, 예를 들어 C60 분자는 상기 버크민스터 플러렌층(13)에 대한 열처리를 수행하는 동안 상기 유기물층(11) 내로 용이하게 확산될 수 있다. 그 결과, 상기 버크민스터 플러렌층(13)으로 부터 확산되어 상기 유기물층(11) 내에 분산된 버크민스터 플러렌 분자, 예를 들어 C60 분자를 함유하는 유기 복합물층(12)이 형성된다. 상기 유기 복합물층(12)은 도 2에 도시된 바와 같이 상기 유기물층(11) 및 상기 버크민스터 플러렌층(13) 사이에 개재되도록 형성될 수 있다. 한편, 상기 버크민스터 플레런층(13)에 대한 열처리 조건에 따라서는 상기 버크민스터 플러렌 분자는 상기 유기 물층(11) 내에 균일하게 분산될 수 있다. 이 경우에, 도 2에 도시된 상기 유기물층(11) 또한 상기 버크민스터 플러렌 분자를 함유하는 유기 복합물층일 수 있다.

상기 유기물층(11), 상기 유기 복합물층(12) 및 상기 버크민스터 플러렌층(13)은 본 발명의 다른 실시예에 의한 유기 메모리 소자의 정보 저장요소(17′)를 구성한다.

상기 버크민스터 플러렌층(13)에 대한 열처리를 수행한 후에 도 5에서와 설명된 바와 같은 공정을 수행하여 제2 전극(E2)을 형성한다.

도 6에서 설명된 바와 같은 공정들을 통하여 형성된 상기 유기 메모리 소자의 상기 정보 저장요소(17′)는 서로 구별되고 전기적으로 가역적인 두개 또는 그 이상의 저항 상태를 갖고, 적어도 2회 반복적으로 프로그램될 수 있다. 또한, 상기 정보 저장요소(17′)의 I-V 곡선은 전압증가에 따라 전류가 감소하는 NDR(Negative differential resistance) 영역을 구비한다.

<실험예1>

도 7 및 도 8은 도 1에 도시된 본 발명의 일실시예에 의한 유기 메모리 셀(C1)의 I-V 특성들을 보여주는 그래프들이다. 도 7 및 도 8의 측정결과들은 제1 전극(E1)을 접지시키고, 제2 전극(E2)에 바이어스 전압을 인가하여 얻어진 결과들이다. 제조된 정보 저장요소의 초기 저항은 35㏀이었다.

도 7 및 도 8의 측정결과들을 보여주는 본 발명의 일실시예에 의한 유기 메모리 셀(C1)은 다음의 [표 1]에 기재된 공정 조건들을 사용하여 제조되었다.

기판(10) 단결정 실리콘 기판 제1 전극(E1) 공정 증발공정 재료 알루미늄 두께/폭 800Å/500㎛ 정보 저장 요소(17) 유기물층 (폴리이미드;11) 전구체 폴리아믹 애시드(Polyamic acid) 제1 열처리 질소 분위기/120℃/3분 제2 열처리 질소 분위기/300℃/50분 C60층(13) 공정 증발공정(10-7 Torr/590℃) 전구체 C60 제2 전극(E2) 공정 증발공정 재료 알루미늄 두께/폭 800Å/500㎛

도 7 및 도 8을 참조하면, 본 발명의 일실시예에 의한 유기 메모리 셀(C1)의 상기 정보 저장요소(17)는, 도 7에 도시된 바와 같이, 약 3V의 바이어스 전압이 인가된 경우에 전류가 급격히 감소하면서 약 1.5 GΩ 단위의 고저항 상태로 스위칭되었다. 고저항 상태로 스위칭된 상기 정보 저장요소(17)는, 도 8에 도시된 바와 같이, 바이어스 전압이 다시 인가되는 경우라도 저저항 상태로 스위칭되지 않았으며 고저항 상태를 안정적으로 유지하였다. 도 8에 있어서, 참조부호 'S1'으로 표시된 데이타들은 0V에서 -10V 까지 바이어스 전압을 스윕(sweep)하여 얻어진 스윕 곡선(sweep curve)을 나타내고, 참조부호 'S2'로 표시된 데이타들은 0V에서 10V 까지 바이어스 전압을 스윕(seep)하여 얻어진 스윕 곡선을 나타낸다. 또한, 참조부호 'S3'으로 표시된 데이타들은 0V에서 15V까지 바이어스 전압을 스윕하여 얻어진 스윕 곡선을 나타낸다.

이러한 결과들은, 본 발명의 일실시예에 의한 유기 메모리 셀(C1)의 상기 정보 저장요소(17)는 서로 구별되고 전기적으로 비가역적인 두개의 저항 상태들 중 하나를 갖고, OTP(One Time Programmable) 특성을 가짐을 보여준다.

<실험예2>

도 9 및 도 10은 도 2에 도시된 본 발명의 다른 실시예에 의한 유기 메모리 셀(C2)의 I-V 특성들을 보여주는 그래프들이다. 도 9는 본 발명의 다른 실시예에 의한 유기 메모리 셀(C2)의 정보 저장요소(17′)의 리셋(Reset) 특성을 보여주고, 도 10은 본 발명의 다른 실시예에 의한 유기 메모리 셀(C2)의 정보 저장요소(17′)의 셋(Set) 특성을 보여준다.

도 9 및 도 10의 측정결과들은 제1 전극(E1)을 접지시키고, 제2 전극(E2)에 바이어스 전압을 인가하여 얻어진 결과들이다. 제조된 정보 저장요소(17′)의 초기 저항은 500㏀이었다.

도 9 및 도 10의 측정결과들을 보여주는 본 발명의 다른 실시예에 의한 유기 메모리 셀(C2)은 다음의 [표 2]에 기재된 공정 조건들을 사용하여 제조되었다.

기판(10) 단결정 실리콘 기판 제1 전극(E1) 공정 증발공정 재료 알루미늄 두께/폭 800Å/500㎛ 정보 저장 요소(17′) 유기물층 (폴리이미드;11) 전구체 폴리아믹 애시드(Polyamic acid) 열처리 질소분위기/120℃/3분 C60층(13) 공정 증발공정(10-7 Torr/590℃) 전구체 C60 분말 C60층열처리 질소 분위기/300℃/50분 제2 전극(E2) 공정 증발공정 재료 알루미늄 두께/폭 800Å/500㎛

도 9를 참조하면, 제1 스윕곡선(S4)에서 보여지는 바와 같이, 초기에 바이어스 전압이 증가함에 따라 전류도 함께 증가하였으나, 바이어스 전압이 약 4V 보다 커지면 바이어스 전압이 증가함에 따라 전류가 완만하게 감소하는 NDR 영역(NDR)이 나타났다. 상기 NDR 영역(NDR)의 바이어스 전압이 인가되는 경우에 상기 정보 저장요소(17′)는 고저항 상태로 스위칭되었으며 이러한 상태는 전원이 제거된 경우라도 안정적으로 유지되었다. 즉, 제2 스윕곡선(S5) 에서 보여지는 바와 같이, 고저항 상태로 스위칭된 상기 정보 저장요소(17′)에 다시 바이어스 전압을 스윕한 경우에 약 4V 까지는 거의 전류가 흐르지 않는 고저항 상태가 유지되었다. 이후, 약 4V의 바이어스 전압에서 전류가 갑자기 증가하였으며, 상기 NDR 영역(NDR)에서는 상기 제1 스윕곡선(S4)과 유사한 경향을 나타냈다. 이러한 결과는 상기 정보 저장요소(17′)에 음의 바이어스 전압이 인가된 경우에도 동일하게 나타났다. 즉, 바이어스 전압이 약 -4V 보다 증가하게 되면 NDR 영역이 나타났으며, 상기 정보 저장요소(17′)은 고저항상태로 스위칭되었다.

도 10을 참조하면, 제1 스윕곡선(S6)에서 보여지는 바와 같이, 상기 정보 저장요소(17′)는 약 -3V 보다 작은 음의 바이어스 전압에서는 리셋 상태, 즉 고저항 상태로 유지되었다. 그러나, 약 -3V의 바이어스 전압에서 전류가 급격히 증가하였고, 약 -4V의 바이어스 전압에서는 고저항 상태보다 전류가 약 4오더(order) 증가하였다. 이러한 결과는 상기 정보 저장요소(17′)가 약 -3V 보다 큰 음의 바이어스 전압에서 저저항 상태, 즉 셋 상태로 스위칭됨을 보여준다. 이러한 저저항 상태는 전원이 제거되더라도 안정적으로 유지되었다. 즉, 제2 스윕곡선(S7)에서 보여지는 바와 같이, 저저항 상태로 스위칭된 상기 정보 저장요소(17′)에 다시 음의 바이어스 전압을 스윕한 경우에 낮은 바이어스 전압에서 부터 전류가 증가하였다. 이러한, 결과는 상기 정보 저장요소(17′)에 양의 바이어스 전압이 인가된 경우에도 동일하게 나타났다. 즉, 도 9에서 설명된 바와 같이 상기 정보 저장요소(17)가 약 -4V의 음의 바이어스 전압에 의하여 고저항 상태로 스위칭된 경우에, 약 3V의 양의 바이어스 전압에 의하여 상기 정보 저장요소(17′)는 저저항상태로 스위칭되었다.

도 11은 본 발명의 다른 실시예에 의한 유기 메모리 셀(C2)의 스위칭 특성을 보여주는 그래프이다. 도 11에 있어서, 상기 정보 저장요소(17′)를 고저항 상태로 스위칭시키기 위하여 10V의 크기 및 2초의 폭을 갖는 리셋 펄스를 사용하였으며, 상기 정보 저장요소(17′)를 저저항 상태로 스위칭시키기 위하여 -5V의 크기 및 2초의 폭을 갖는 셋 펄스를 사용하였다. 또한, 읽기 동작은 2V에서 수행되었다. 도 11의 측정결과들을 보여주는 본 발명의 다른 실시예에 의한 유기 메모리 셀(C2)은 [표 2]에 기재된 공정 조건들을 사용하여 제조되었다.

도 11에 도시된 바와 같이, 상기 정보 저장요소(17′)는 약 4 오더 정도의 충분히 넓은 마진을 가지고 고저항 상태 및 저저항 상태 간에 가역적이고 반복적으로 스위칭되었다.

도 12는 본 발명의 다른 실시예에 의한 유기 메모리 셀(C2)의 멀티비트 정보 저장특성을 설명하기 위한 그래프이다.

도 12의 측정결과들을 보여주는 본 발명의 다른 실시예에 의한 유기 메모리 셀(C2)은 [표 2]에 기재된 공정 조건들을 사용하여 제조되었다. 또한, 도 12의 측정결과들은 상기 정보 저장요소(17′)에 바이어스 전압을 각각 6V, 7V, 8V 및 9V 까지 스윕한 후 측정된 상기 정보 저장요소(17′)의 저항값들이다.

도 12를 참조하면, 상기 정보 저장요소(17′)는 6V, 7V, 8V 및 9V 까지 바이어스 전압을 스윕한 경우에 각각 약 200㏀, 약 1㏁, 약 100㏁ 및 약 1GΩ의 저항값을 갖는 것으로 나타났다. 즉, 도 9에서 설명된 바와 같이 NDR 영역(NDR)의 서로 다른 바이어스 전압이 인가되는 경우에 상기 정보 저장요소(17′)는 각각의 바이어스 전압에 대응되고 서로 구별되는 두개 이상의 저항상태를 가짐을 알 수 있다. 이러한 결과는, 상기 정보 저장요소(17′)가 2비트 이상의 정보를 저장할 수 있음을 보여준다. 또한, 바이어스 전압의 극성을 바꾸지 않고도 서로 구별되는 두개 이상의 저항상태 간에 스위칭됨으로써 단극 스위칭이 가능하고, 그 결과 다이오드 소자와 직렬연결되어 고집적 회로를 용이하게 구성할 수 있음을 보여준다.

상술한 바와 같이 본 발명의 실시예들에 의한 유기 메모리 소자는 유기물층 및 버크민스터 플러렌층의 적층으로 이루어지는 신규한 정보 저장요소를 구비한다. 상기 정보 저장요소는 간단한 공정에 의하여 다양한 메모리 특성을 갖도록 제조될 수 있다. 그 결과, 본 발명의 유기 메모리 소자는 다양한 분야의 전자 소자들에 폭 넓게 적용될 수 있다.

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  19. 기판 상에 제1 전극을 형성하고,
    상기 제1 전극 상에 유기물층을 형성하고,
    상기 유기물층 상에 버크민스터 플러렌층을 형성하되, 상기 버크민스터 플러렌층은 상기 유기물층과 함께 정보저장 요소를 구성하고, 및
    상기 버크민스터 플러렌층 상에 제2 전극을 형성하는 것을 포함하되,
    상기 유기물층을 형성하는 것은 상기 제1 전극을 갖는 상기 기판 상에 유기물 전구체층을 형성하는 단계, 상기 유기물 전구체층을 제1 온도에서 제1 열처리하는 단계, 그리고 상기 유기물 전구체층을 상기 제1 온도 보다 높은 제2 온도에서 제2 열처리하는 단계로 이루어지는 유기 메모리 소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 정보 저장요소는 서로 구별되고 전기적으로 비가역적인 두개의 저항 상태들 중 하나를 갖고, OTP(One Time Programmable) 특성을 갖도록 형성되는 것을 특징으로 하는 유기 메모리 소자의 제조방법.
  21. 기판 상에 제1 전극을 형성하고,
    상기 제1 전극 상에 유기물층을 형성하고,
    상기 유기물층 상에 버크민스터 플러렌층을 형성하되, 상기 버크민스터 플러렌층은 상기 유기물층과 함께 정보저장 요소를 구성하고,
    상기 버크민스터 플러렌층을 열처리하고, 및
    상기 버크민스터 플러렌층 상에 제2 전극을 형성하는 것을 포함하는 유기 메모리 소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 버크민스터 플러렌층을 열처리하는 것은, 상기 버크민스터 플러렌층 내의 버크민스터 플러렌 분자를 상기 유기물층으로 확산시켜 유기 복합물층을 형성하는 것을 포함하는 것을 특징으로 하는 유기 메모리 소자의 제조방법.
  23. 제 22 항에 있어서,
    상기 정보 저장요소는 서로 구별되고 전기적으로 가역적인 두개 또는 그 이상의 저항 상태를 갖고, 적어도 2회 반복적으로 프로그램되도록 형성되는 것을 특징으로 하는 유기 메모리 소자의 제조방법.
  24. 제 23 항에 있어서,
    상기 정보 저장요소는 전압증가에 따라 전류가 감소하는 NDR 영역을 갖도록 형성되는 것을 특징으로 하는 유기 메모리 소자의 제조방법.
  25. 제 24 항에 있어서,
    상기 유기물층을 형성하는 것은
    상기 제1 전극을 갖는 상기 기판 상에 유기물 전구체층을 형성하고,
    상기 유기물 전구체층을 상기 버크민스터 플러렌층을 열처리하는 온도보다 낮은 온도에서 열처리하는 것을 포함하는 것을 특징으로 하는 유기 메모리 소자의 제조방법.
  26. 제 19 항 또는 제 21 항에 있어서,
    상기 제1 전극 또는 상기 제2 전극은 금속, 도전성 금속 화합물, 폴리 실리콘 또는 도전성 폴리머로 형성되는 것을 특징으로 하는 유기 메모리 소자의 제조방법.
  27. 제 26 항에 있어서,
    상기 제1 전극 또는 상기 제2 전극은 Au, Ag, Cu, Al, Ti, TiN, TiAlN, Ta, TaN, W, WN, Ir, Pt, Pd, Zr, Rh, Ni, Co, Cr, Sn, Zn, Li, Mg, Ca 및 ITO로 이루어진 군에서 선택된 적어도 하나를 포함하도록 형성되는 것을 특징으로 하는 유기 메모리 소자의 제조방법.
  28. 제 26 항에 있어서,
    상기 제1 전극 또는 상기 제2 전극은 폴리아세틸렌, 폴리아닐린 또는 PEDOT로 형성되는 것을 특징으로 하는 유기 메모리 소자의 제조방법.
  29. 제 19 항 또는 제 21 항에 있어서,
    상기 유기물층은 유기 도전체층, 유기 반도체층 또는 유기 절연체층으로 형성되는 것을 특징으로 하는 유기 메모리 소자의 제조방법.
  30. 제 29 항에 있어서,
    상기 유기물층은 폴리스티렌(Polystyrene), 폴리카보내이트(Polycarbonate), 폴리메틸메타크릴래이트(Polymethylmethacrylate;PMMA), 폴리올레핀(Polyolefines), 폴리에스테르(Polyesters), 폴리아미드(Polyamides), 폴리이미드(Polyimides), 폴리우레탄(Polyurethanes), 폴리아세탈(Polyaccetals), 폴리술포내이트(Polysulfonates), 노블락(novolacs), 폴리아세태이트(Polyacetates), 폴리알키드(Polyalkyds), 폴리아미드이미드(Polyamideimides), 폴리실록샌(Polysiloxanes), 폴리아릴래이트(Polyarylates), 폴리아릴술폰(Polyarylsulfone), 폴리에테르이미드(Polyetherimide), 폴리테트라플루오로에틸렌(Polytetrafluoro -ethylene), 폴리클로로트리플루오로에틸렌(Polychlorotrifluoroethylene), 폴리비닐리덴 플루오라이드(Polyvinylidene fluoride), 폴리비닐 플루오라이드(Polyvinyl fluoride), 폴리에테르케톤(Polyetherketone), 폴리에테르 에테르케톤(Polyether etherketone), 폴리벤조옥사졸(Polybenzoxazoles), 폴리(페닐렌 비닐렌) (Poly(phenylene vinylene);PPV), 폴리플루오렌(Polyfluorene;PF), 폴리씨오펜(Polythiophene;PT), 폴리(파라페닐렌)(Poly(paraphenylene);PPP), 폴리비닐카바졸(Polyvinylcarbazole;PVK), 이들의 유도체(derivative) 또는 공중합체(copolymer)로 형성되는 것을 특징으로 하는 유기 메모리 소자의 제조방법.
  31. 제 19 항 또는 제 21 항에 있어서,
    상기 버크민스터 플러렌층은 C60층, C70층, C74층, C78층, C82층, C84층 또는 버크민스터 플러렌 유도체로 형성되고, 상기 유기물층은 폴리이미드층으로 형성되는 것을 특징으로 하는 유기 메모리 소자의 제조방법.
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