KR100891429B1 - A high voltage transistor in a semiconductor device and manufacturing method of the same - Google Patents

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Abstract

본 발명은 반도체 소자의 고전압 트랜지스터 및 그 제조방법에 관한 것으로, 반도체 기판 내에 소자 분리막들과 소자 분리막들 사이의 반도체 기판 내에 격리 절연막들을 형성하는 단계; 격리 절연막들 사이의 반도체 기판상에 게이트를 형성하는 단계; 게이트 양측의 반도체 기판 내에 소오스 및 드레인을 형성하는 단계; 및 격리 절연막과 게이트 사이의 소오스 및 드레인의 상부 각각에 소오스 콘택 플러그 및 드레인 콘택 플러그를 형성하는 단계를 포함함으로써, 셀의 프로그램 및 소거 동작에 사용되는 고전압 트랜지스터의 항복 전압(breakdown voltage; BV)을 향상시켜 셀의 프로그램 및 소거 속도를 향상시킬 수 있다.The present invention relates to a high voltage transistor of a semiconductor device and a method of manufacturing the same, including forming isolation insulating films in a semiconductor substrate between the device isolation layers and the device isolation layers in the semiconductor substrate; Forming a gate on the semiconductor substrate between the isolation insulating films; Forming a source and a drain in the semiconductor substrate on both sides of the gate; And forming a source contact plug and a drain contact plug on each of the source and drain between the isolation insulating film and the gate, thereby reducing the breakdown voltage (BV) of the high voltage transistor used for program and erase operations of the cell. This can improve the program and erase speed of the cell.

소자 분리막, 항복 전압, 고전압 Device Separator, Breakdown Voltage, High Voltage

Description

반도체 소자의 고전압 트랜지스터 및 그 제조방법{A high voltage transistor in a semiconductor device and manufacturing method of the same}A high voltage transistor in a semiconductor device and manufacturing method of the same

도 1a 내지 도 1c는 본 발명의 실시 예에 따른 반도체 소자의 고전압 트랜지스터 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.1A to 1C are cross-sectional views of devices sequentially illustrated to explain a method of manufacturing a high voltage transistor of a semiconductor device according to an embodiment of the present invention.

도 2는 액티브 영역과 콘택 플러그 사이의 거리가 소자의 항복 전압(BV)에 미치는 영향을 나타낸 그래프이다.2 is a graph showing the effect of the distance between the active region and the contact plug on the breakdown voltage BV of the device.

도 3은 게이트와 콘택 플러그 사이의 거리가 소자의 항복 전압(BV)에 미치는 영향을 나타낸 그래프이다.3 is a graph showing the effect of the distance between the gate and the contact plug on the breakdown voltage (BV) of the device.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 소자 분리막100 semiconductor substrate 102 device isolation film

104 : 격리 절연막 106 : 게이트 산화막104: isolation insulating film 106: gate oxide film

108 : 제1 도전막 110 : 층간 절연막108: first conductive film 110: interlayer insulating film

112 : 소오스 콘택 플러그 114 : 드레인 콘택 플러그112: source contact plug 114: drain contact plug

본 발명은 반도체 소자의 고전압 트랜지스터 및 그 제조방법에 관한 것으로, 특히, 셀 트랜지스터의 프로그램 및 소거 동작에 사용되는 고전압 트랜지스터의 항복 전압(breakdown voltage; BV)을 향상시켜 셀 트랜지스터의 프로그램 및 소거 속도를 향상시키기 위한 반도체 소자의 고전압 트랜지스터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high voltage transistor of a semiconductor device and a method of manufacturing the same. In particular, the breakdown voltage (BV) of a high voltage transistor used for programming and erasing operations of a cell transistor is improved to improve the program and erase speed of the cell transistor. A high voltage transistor of a semiconductor device for improving and a method of manufacturing the same.

비휘발성 메모리 소자의 경우, 플로팅 게이트에 전압을 인가하기 위해서는 워드 라인 혹은 비트 라인에 고전압 트랜지스터가 결합되어 있어 셀의 프로그램 및 소거시 고전압을 인가하도록 되어있다. 컨트롤 게이트를 통해 인가된 고전압은 유전체막인 ONO(Oxide-Nitride-Oxide)막의 커플링 비만큼 바이어스가 감소하여 플로팅 게이트에 전달되는데, 이때, F-N 터널(Fowler-Nordheim Tunnel) 전류는 인가되는 전압에 비례하기 때문에 플로팅 게이트에 인가되는 전압의 세기가 클수록 플로팅 게이트에 전하를 빨리 축적할 수 있고, 이로 인하여 셀의 프로그램 및 소거 속도를 향상시킬 수 있다. 따라서, 셀에 높은 전압을 인가시켜 셀의 프로그램 및 소거 속도를 향상시키기 위해서는 이에 영향을 미치는 고전압 트랜지스터의 항복 전압(BV)을 향상시켜야 한다. In the case of a nonvolatile memory device, a high voltage transistor is coupled to a word line or a bit line to apply a voltage to a floating gate, so that a high voltage is applied to program and erase a cell. The high voltage applied through the control gate is transmitted to the floating gate by reducing the bias by the coupling ratio of the ONO (Oxide-Nitride-Oxide) film, which is a dielectric film. Because of the proportionality, the greater the intensity of the voltage applied to the floating gate, the faster charge can accumulate in the floating gate, thereby improving the program and erase speed of the cell. Therefore, in order to increase the program and erase speed of the cell by applying a high voltage to the cell, the breakdown voltage BV of the high voltage transistor affecting the cell must be improved.

그러나, 항복 전압(BV)을 향상시키려면 고전압 트랜지스터의 사이즈를 증가시켜야 한다. 이로 인하여 소자의 고집적화가 어려워지는 문제점이 발생한다.However, to improve the breakdown voltage BV, it is necessary to increase the size of the high voltage transistor. As a result, high integration of the device becomes difficult.

상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 콘택 플러그과 소자 분리막 사이에 격리 절연막을 형성하여 고전압 트랜지스터의 크기 변화없이 소자와 소자 사이의 물리적 거리를 증가시켜 셀의 프로그램 및 소거 동작에 사용되는 고전압 트랜지스터의 항복 전압(BV)을 향상시키기 위한 반도체 소자의 고전압 트랜지스터 및 그 제조방법을 제공하는 데 있다. An object of the present invention devised to solve the above problems is to form an insulating insulating film between the contact plug and the device isolation film to increase the physical distance between the device and the device without changing the size of the high-voltage transistor to be used in the program and erase operation of the cell A high voltage transistor of a semiconductor device for improving the breakdown voltage BV of a high voltage transistor and a method of manufacturing the same.

본 발명의 실시 예에 따른 반도체 소자의 고전압 트랜지스터 제조방법은, 반도체 기판 내에 소자 분리막들과 소자 분리막들 사이의 반도체 기판 내에 격리 절연막들을 형성하는 단계; 격리 절연막들 사이의 반도체 기판상에 게이트를 형성하는 단계; 게이트 양측의 반도체 기판 내에 소오스 및 드레인을 형성하는 단계; 및 격리 절연막과 게이트 사이의 소오스 및 드레인의 상부 각각에 소오스 콘택 플러그 및 드레인 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 고전압 트랜지스터 제조방법을 제공한다.A method of manufacturing a high voltage transistor of a semiconductor device according to an embodiment of the present invention may include forming isolation insulating layers in a semiconductor substrate between the device isolation layers and the device isolation layers in the semiconductor substrate; Forming a gate on the semiconductor substrate between the isolation insulating films; Forming a source and a drain in the semiconductor substrate on both sides of the gate; And forming a source contact plug and a drain contact plug on top of the source and the drain between the isolation insulating film and the gate, respectively.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1c는 본 발명의 실시 예에 따른 반도체 소자의 고전압 트랜지스터 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도로서, 셀 영역에 플로팅 게이트와 컨트롤 게이트가 적층된 게이트를 형성하는 동안 주변회로 영역의 소정 영역에 고전압 트랜지스터를 형성하는 방법을 설명하기 위한 것이다. 1A to 1C are cross-sectional views sequentially illustrating a method of manufacturing a high voltage transistor of a semiconductor device according to an embodiment of the present invention. It is for explaining a method of forming a high voltage transistor in a predetermined region of a circuit region.

도 1a를 참조하면, 반도체 기판(100) 내에 소자 분리막(102)들과 소자 분리막(102)들 사이의 반도체 기판(100) 내에 격리 절연막(104)들을 형성한다. 구체적으로, 반도체 기판(100)의 소정 영역을 식각하여 소자 분리막 형성을 위한 제1 트렌치를 형성한다. 제1 트렌치 형성 공정시 후속 공정인 콘택과 제1 트렌치 사이에 제1 트렌치보다 작은 사이즈의 제2 트렌치를 추가로 형성한다. 바람직하게는 제1 트렌치 및 제2 트렌치를 동시에 형성하지만, 제1 트렌치 형성 후 제2 트렌치를 형성하여도 무방하다. 그런 다음, 제1 트렌치와 제2 트렌치가 매립되도록 전체 구조 상부에 절연막을 형성한다. 이때, 절연막은 산화막을 이용하여 형성하며, 바람직하게는 고밀도 플라즈마(High Density Plasma; HDP) 산화막을 이용하여 형성한다. 다음에 반도체 기판(100) 상부가 노출될 때까지 평탄화 혹은 전면 식각을 통하여 연마하여 소자 분리막(102)과 격리 절연막(104)을 형성한다. 이때, 격리 절연막(104)은 소자 분리막(102)에 비해 상대적으로 폭이 좁기 때문에 매립 공정시 보이드(void)가 발생할 수 있지만, 후속 공정시 영향을 미치지 않는다. Referring to FIG. 1A, isolation insulating layers 104 are formed in the semiconductor substrate 100 in the semiconductor substrate 100 between the device isolation layers 102 and the device isolation layers 102. Specifically, a predetermined region of the semiconductor substrate 100 is etched to form a first trench for forming an isolation layer. In the first trench forming process, a second trench having a smaller size than the first trench is further formed between the contact and the first trench, which are subsequent processes. Preferably, the first trench and the second trench are simultaneously formed, but the second trench may be formed after the first trench is formed. Then, an insulating film is formed on the entire structure to fill the first trench and the second trench. In this case, the insulating film is formed using an oxide film, and preferably is formed using a high density plasma (HDP) oxide film. Next, the device isolation layer 102 and the isolation insulating layer 104 are formed by polishing through planarization or full surface etching until the upper portion of the semiconductor substrate 100 is exposed. At this time, since the insulating insulating film 104 is relatively narrower than the device isolation film 102, voids may occur during the buried process, but it does not affect subsequent processes.

상기에서, 격리 절연막(104)은 소자 분리막(102)보다 낮게 형성될 수 있는데, 이는 기판(100) 상부에 형성된 다층의 적층막 때문이다. 그리고, 격리 절연막(104)의 깊이는 소자 분리막(102)의 깊이보다 깊지 않도록 형성하여야 한다. 만약, 격리 절연막(104)이 소자 분리막(102)보다 더 깊게 형성되면, 소자 분리막(102)이 소자 분리막으로서의 역할을 하지 못하기 때문이다. 따라서, 격리 절연막(104)의 깊이는 소자 분리막(102)의 깊이와 동일하거나 혹은 얕도록 형성함이 바람직하다.In the above, the isolation insulating film 104 may be formed lower than the device isolation film 102 because of the multilayer film formed on the substrate 100. In addition, the depth of the isolation insulating film 104 should be formed not to be deeper than the depth of the device isolation film 102. If the isolation insulating film 104 is formed deeper than the device isolation film 102, the device isolation film 102 does not function as the device isolation film. Therefore, the depth of the isolation insulating film 104 is preferably formed to be equal to or shallower than the depth of the device isolation film 102.

도 1b를 참조하면, 격리 절연막(104) 및 소자 분리막(102)이 형성된 반도체 기판(100) 상부에 게이트 산화막(106) 및 제1 도전막(108)을 형성한 후 사진 및 식각 공정으로 제1 도전막(108) 및 게이트 산화막(106)을 식각하여 격리 절연막(104)들 사이의 반도체 기판(100)상에 게이트를 형성한다. Referring to FIG. 1B, the gate oxide layer 106 and the first conductive layer 108 are formed on the semiconductor substrate 100 on which the isolation insulating layer 104 and the device isolation layer 102 are formed. The conductive film 108 and the gate oxide film 106 are etched to form a gate on the semiconductor substrate 100 between the insulating insulating films 104.

도 1c를 참조하면, 이온 주입 공정을 실시하여 게이트 양측의 반도체 기판(100) 내에 소오스 및 드레인을 형성한다. 전체 구조 상부에 층간 절연막(110)을 형성한 후 층간 절연막(110)의 소정 영역을 식각하여 게이트와 격리 절연막(104) 사이의 층간 절연막(110)에 소오스 및 드레인 콘택 홀을 형성한다. 소오스 및 드레인 콘택홀이 매립되도록 전체 구조 상부에 제2 도전막을 형성한 후 연마하여 소오스 및 드레인 콘택 플러그(112 및 114)를 형성한다.Referring to FIG. 1C, an ion implantation process is performed to form a source and a drain in the semiconductor substrate 100 at both sides of the gate. After the interlayer insulating layer 110 is formed on the entire structure, source and drain contact holes are formed in the interlayer insulating layer 110 between the gate and the insulating insulating layer 104 by etching a predetermined region of the interlayer insulating layer 110. A second conductive film is formed over the entire structure to fill the source and drain contact holes, and then polished to form source and drain contact plugs 112 and 114.

상기와 같이 소자 분리막 형성 공정시 소자 분리막과 콘택 플러그 사이의 액티브 영역에 격리 절연막을 형성하여 소자 분리막과 콘택 플러그 사이의 물리적 거리를 증가시켜 고전압 트랜지스터의 항복 전압(BV)을 향상시킬 수 있다.As described above, an isolation insulating layer may be formed in an active region between the device isolation layer and the contact plug during the device isolation layer forming process to increase the physical distance between the device isolation layer and the contact plug, thereby improving breakdown voltage BV of the high voltage transistor.

도 2는 소자 분리막과 콘택 플러그 사이의 물리적 거리가 소자의 항복 전압(BV)에 미치는 영향을 나타낸 그래프로서, 소자 분리막과 콘택 플러그 사이의 거리가 증가할수록 항복 전압(BV)이 증가함을 알 수 있다. 2 is a graph showing the effect of the physical distance between the device isolation layer and the contact plug on the breakdown voltage (BV) of the device, it can be seen that the breakdown voltage (BV) increases as the distance between the device isolation layer and the contact plug increases. have.

도 3은 게이트와 콘택 플러그 사이의 거리가 소자의 항복 전압(BV)에 미치는 영향을 나타낸 그래프로서 게이트와 콘택 플러그 사이의 물리적 거리가 증가할수록 항복 전압(BV)이 향상되지만, 특정 거리 이후부터는 소자의 항복 전압(BV)이 증가하지 않고 포화됨을 알 수 있다. 3 is a graph showing the effect of the distance between the gate and the contact plug on the breakdown voltage (BV) of the device. As the physical distance between the gate and the contact plug increases, the breakdown voltage (BV) is improved. It can be seen that the breakdown voltage (BV) of is saturated without increasing.

따라서, 도 2와 도 3의 그래프를 비교해보면, 소자의 항복 전압(BV)에 미치는 영향은 게이트와 콘택 플러그 사이의 거리를 증가시키는 것보다 소자 분리막과 콘택 플러그 사이의 거리를 증가시키는 것이 더 효과가 있음을 보여준다. Therefore, comparing the graphs of FIG. 2 and FIG. 3, it is more effective to increase the distance between the device isolation layer and the contact plug than to increase the distance between the gate and the contact plug. Shows that there is.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명에 대한 효과는 다음과 같다.As described above, the effects on the present invention are as follows.

첫째, 소자 분리막 형성 공정시 소자 분리막과 콘택 플러그 사이에 격리 절연막을 형성하여 소자 분리막과 콘택 플러그 사이의 물리적 거리를 증가시켜 고전압 트랜지스터의 항복 전압(BV)을 향상시킬 수 있다.First, an isolation insulating layer may be formed between the device isolation layer and the contact plug during the device isolation layer forming process to increase the physical distance between the device isolation layer and the contact plug, thereby improving breakdown voltage BV of the high voltage transistor.

둘째, 항복 전압(BV)을 향상시킴으로써 많은 양의 전류를 빨리 플로팅 게이트에 트랩(trap)시킬 수 있어 짧은 시간에 전하를 프로그램 및 소거할 수 있다.Second, by improving the breakdown voltage (BV), a large amount of current can be quickly trapped in the floating gate, allowing the programming and erasing of charges in a short time.

Claims (10)

반도체 기판 내에 소자 분리막들과 상기 소자 분리막들 사이의 상기 반도체 기판 내에 격리 절연막들을 형성하는 단계;Forming isolation insulating films in the semiconductor substrate and isolation insulating films in the semiconductor substrate between the device isolation films; 상기 격리 절연막들 사이의 상기 반도체 기판상에 게이트를 형성하는 단계;Forming a gate on the semiconductor substrate between the isolation insulating films; 상기 게이트 양측의 상기 반도체 기판 내에 소오스 및 드레인을 형성하는 단계; 및Forming a source and a drain in the semiconductor substrate on both sides of the gate; And 상기 격리 절연막과 상기 게이트 사이의 상기 소오스 및 상기 드레인의 상부 각각에 소오스 콘택 플러그 및 드레인 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 고전압 트랜지스터의 제조 방법.Forming a source contact plug and a drain contact plug on each of the source and the drain between the insulating insulating film and the gate. 제1항에 있어서, 상기 소오스 및 드레인 형성 후 층간 절연막을 형성하는 단계; 및 상기 층간 절연막의 소정 영역을 식각하여 상기 게이트와 상기 격리 절연막 사이의 상기 층간 절연막에 소오스 및 드레인 콘택 홀을 형성하는 단계를 더 포함하는 반도체 소자의 고전압 트랜지스터 제조방법.The method of claim 1, further comprising: forming an interlayer insulating film after forming the source and drain; And forming a source and a drain contact hole in the interlayer insulating layer between the gate and the insulating insulating layer by etching a predetermined region of the interlayer insulating layer. 제1항에 있어서, 상기 격리 절연막은 상기 소자 분리막 형성 공정시 동시에 형성하는 반도체 소자의 고전압 트랜지스터 제조방법.The method of claim 1, wherein the isolation insulating layer is formed simultaneously in the device isolation layer forming process. 제1항에 있어서, 상기 격리 절연막은 상기 소자 분리막과 동일한 깊이로 형성되거나, 상기 소자 분리막보다 낮게 형성되는 반도체 소자의 고전압 트랜지스터 제조방법.The method of claim 1, wherein the isolation insulating layer is formed to the same depth as the device isolation layer or lower than the device isolation layer. 제1항에 있어서, 상기 격리 절연막은 상기 소자 분리막을 형성하는 공정과 동일한 공정으로 형성되는 반도체 소자의 고전압 트랜지스터 제조방법.The method of claim 1, wherein the isolation insulating layer is formed in the same process as that of forming the device isolation layer. 제1항에 있어서, 상기 격리 절연막과 상기 소자 분리막은 산화막으로 형성되는 반도체 소자의 고전압 트랜지스터 제조방법.The method of claim 1, wherein the isolation insulating layer and the device isolation layer are formed of an oxide film. 반도체 기판 내에 형성된 소자 분리막들;Device isolation layers formed in the semiconductor substrate; 상기 소자 분리막들 사이의 상기 반도체 기판 내에 형성된 격리 절연막들;Isolation insulating layers formed in the semiconductor substrate between the device isolation layers; 상기 격리 절연막들 사이의 상기 반도체 기판의 상부에 형성된 게이트;A gate formed on the semiconductor substrate between the insulating insulating layers; 상기 게이트 양측의 상기 반도체 기판 내에 형성된 소오스 및 드레인;Sources and drains formed in the semiconductor substrate on both sides of the gate; 상기 격리 절연막과 상기 게이트 사이의 상기 소오스에 콘택된 소스 콘택 플러그; 및A source contact plug in contact with the source between the isolation insulating film and the gate; And 상기 격리 절연막과 상기 게이트 사이의 상기 드레인에 콘택된 드레인 콘택 플러그를 포함하는 반도체 소자의 고전압 트랜지스터.And a drain contact plug in contact with the drain between the isolation insulating film and the gate. 제 7 항에 있어서,The method of claim 7, wherein 상기 게이트가 형성된 상기 반도체 기판의 상부에는 소오스를 노출시키는 소오스 콘택홀 및 상기 드레인을 노출시키는 드레인 콘택 플러그를 포함하는 층간 절연막이 형성되는 반도체 소자의 고전압 트랜지스터.And an interlayer insulating layer including a source contact hole for exposing a source and a drain contact plug for exposing the drain, on the upper portion of the semiconductor substrate on which the gate is formed. 제 8 항에 있어서,The method of claim 8, 상기 소오스 콘택 플러그는 상기 소오스 콘택홀 내부에 형성되며,The source contact plug is formed in the source contact hole, 상기 드레인 콘택 플러그는 상기 드레인 콘택홀 내부에 형성되는 반도체 소자의 고전압 트랜지스터.The drain contact plug is a high voltage transistor of a semiconductor device formed in the drain contact hole. 제 7 항에 있어서, The method of claim 7, wherein 상기 격리 절연막은 상기 소자 분리막과 동일한 깊이로 형성되거나, 상기 소자 분리막보다 낮게 형성되는 반도체 소자의 고전압 트랜지스터 제조방법.The isolation insulating layer is formed to the same depth as the device isolation layer, or lower than the device isolation method of the semiconductor device manufacturing method of a high voltage transistor.
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