KR100887417B1 - Multi-path accessible semiconductor memory device for providing multi processor system with shared use of non volatile memory - Google Patents
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Abstract
프로세서들 간에 인터페이싱 기능을 제공하며 플래시 메모리를 간접적으로 제어할 수 있도록 해주는 멀티패쓰 억세스블 반도체 메모리 장치가 개시되어 있다. 그러한 멀티패쓰 억세스블 반도체 메모리 장치는, 제1 및 제2 프로세서에 의해 서로 다른 포트를 통해 억세스 되며 메모리 셀 어레이의 일부에 할당된 공유 메모리 영역과; 상기 메모리 셀 어레이의 외부에 위치되며 상기 제1 및 제2 프로세서에 의해 억세스 되는 내부 레지스터와; 상기 제2 프로세서만이 플래시 메모리와 연결되어 있는 경우에도, 상기 제1 프로세서가 상기 공유 메모리 영역과 상기 내부 레지스터를 이용하여 상기 플래시 메모리를 간접적으로 억세스할 수 있도록 하기 위해, 상기 공유 메모리 영역에 상기 플래시 메모리의 어드레스 맵핑 데이터가 저장되도록 하며, 상기 공유 메모리 영역을 상기 제1 및 제2 프로세서 중의 하나에 동작적으로 연결하는 패쓰를 제어하기 위한 콘트롤 유닛을 구비한다. 본 발명의 반도체 메모리 장치에 따르면, 프로세서들이 플래시 메모리를 공유적으로 사용할 수 있으므로 멀티 프로세서 시스템의 사이즈가 콤팩트하게 되며, 멀티 프로세서 시스템 내에서 차지하는 메모리의 코스트가 대폭적으로 줄어드는 효과가 있다.
멀티 프로세서, 공유 메모리 영역, 디램 인터페이스, 플래시 억세스
Disclosed is a multipath accessible semiconductor memory device that provides an interfacing function between processors and enables indirect control of a flash memory. Such a multipath accessible semiconductor memory device comprises: a shared memory region accessed by first and second processors through different ports and allocated to a portion of a memory cell array; An internal register located outside the memory cell array and accessed by the first and second processors; Even when only the second processor is connected to the flash memory, the first processor may indirectly access the flash memory by using the shared memory area and the internal register. And a control unit for controlling a path for storing address mapping data of a flash memory and operatively connecting the shared memory area to one of the first and second processors. According to the semiconductor memory device of the present invention, since the processors can share the flash memory, the size of the multiprocessor system is compact, and the cost of the memory in the multiprocessor system is greatly reduced.
Multiprocessor, Shared Memory Area, DRAM Interface, Flash Access
Description
도 1은 모바일 통신 디바이스에 채용될 수 있는 일반적인 멀티 프로세서 시스템의 블록도1 is a block diagram of a typical multiprocessor system that may be employed in a mobile communication device.
도 2는 도 1보다 개량된 구성을 갖는 통상적 멀티 프로세서 시스템의 블록도FIG. 2 is a block diagram of a conventional multiprocessor system having an improved configuration than that of FIG.
도 3은 본 발명의 일실시 예에 따라 플래시 메모리의 공유적 사용을 제공하는 멀티패쓰 억세스블 DRAM을 갖는 멀티 프로세서 시스템의 블록도3 is a block diagram of a multiprocessor system with multipath accessible DRAM providing shared use of flash memory in accordance with one embodiment of the present invention.
도 4는 도 3의 멀티패쓰 억세스블 DRAM의 상세 블록도FIG. 4 is a detailed block diagram of the multipath accessible DRAM of FIG. 3.
도 5는 도 4의 메모리 영역들 및 내부 레지스터에 대한 어드레스 할당 개념도5 is a conceptual diagram illustrating address allocation for memory regions and an internal register of FIG. 4;
도 6은 도 3중 플래시 메모리에 대한 논리 어드레스와 물리 어드레스의 매칭 예를 보여주는 어드레스 맵 테이블 FIG. 6 is an address map table illustrating a matching example of a logical address and a physical address for the flash memory of FIG. 3. FIG.
도 7은 도 4중 공유 메모리 영역과 내부 레지스터의 멀티패쓰 억세싱에 관련된 회로 블록도FIG. 7 is a circuit block diagram illustrating multipath access of a shared memory area and an internal register of FIG. 4.
도 8은 도 7의 구체적 예시 회로를 보여주는 상세도8 is a detailed view showing a specific example circuit of FIG.
도 9는 도 4, 도 7, 및 도 8에서 나타낸 콘트롤 유닛의 구현 예를 보여주는 회로도9 is a circuit diagram showing an example of an implementation of the control unit shown in FIGS. 4, 7, and 8;
도 10은 도 7 및 도 8에서 나타낸 어드레스 멀티플렉서의 예시를 보여주는 회로도FIG. 10 is a circuit diagram illustrating an example of the address multiplexer shown in FIGS. 7 and 8.
도 11은 도 4의 멀티패쓰 억세스블 DRAM을 통해 플래시 메모리로 데이터를 라이트 하기 위한 프로세서들의 라이트 동작 플로우 챠트11 is a flowchart of a write operation of processors for writing data to flash memory through the multipath accessible DRAM of FIG. 4.
도 12는 도 4의 멀티패쓰 억세스블 DRAM을 통해 플래시 메모리로부터 데이터를 리드 하기 위한 프로세서들의 리드 동작 플로우 챠트 FIG. 12 is a flowchart of a read operation of processors for reading data from a flash memory through the multipath accessible DRAM of FIG. 4. FIG.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 복수의 프로세서들 간 에 채용하기 적합한 멀티패쓰 억세스블 반도체 메모리 장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly, to a multipath accessible semiconductor memory device suitable for use among a plurality of processors.
일반적으로, 복수의 억세스 포트를 가지는 반도체 메모리 소자는 멀티포트 메모리로 불려지고 특히 2개의 억세스 포트를 갖는 메모리 소자는 듀얼포트 메모리로 칭해지고 있다. 전형적인 듀얼포트 메모리는 본 분야에 널리 공지된 것으로서, 랜덤 시퀀스로 억세스 가능한 RAM포트와 시리얼 시퀀스만으로 억세스 가능한 SAM 포트를 가지는 이미지 프로세싱용 비디오 메모리이다. In general, a semiconductor memory device having a plurality of access ports is called a multiport memory, and in particular, a memory device having two access ports is called a dual port memory. A typical dual port memory is well known in the art and is a video memory for image processing having a RAM port accessible in a random sequence and a SAM port accessible only in a serial sequence.
한편, 후술될 본 발명의 설명에서 보다 명확하게 구별될 것이지만, 그러한 비디오 메모리의 구성과는 달리, SAM 포트를 가지지 않으며 DRAM 셀로 구성된 메모리 셀 어레이 중 공유 메모리 영역을 복수의 억세스 포트를 통하여 리드 또는 라이트 하기 위한 다이나믹 랜덤 억세스 메모리를 우리는 상기 멀티포트 메모리와 철저히 구별하기 위하여 본 발명에서 멀티패쓰 억세스블 반도체 메모리 장치라고 칭하기로 한다. On the other hand, although it will be more clearly distinguished from the description of the present invention to be described later, unlike the configuration of such a video memory, the shared memory region of the memory cell array having no SAM port and consisting of DRAM cells read or write through a plurality of access ports In order to thoroughly distinguish the dynamic random access memory from the multiport memory, the present invention will be referred to as a multipath accessible semiconductor memory device in the present invention.
오늘날 인간생활의 유비쿼터스 지향추세에 따라, 인간이 취급하게 되는 전자 시스템도 그에 부응하여 눈부시게 발전되어 지고 있다. 최근에 모바일 통신 시스템예를 들어 휴대용 멀티미디어 플레이어나 핸드 헬드 폰, 또는 PDA 등의 전자기기에서는 통신 및 각종 사용자 편의 기능이나 동작 수행의 고속화 및 원활화를 도모하기 위하여 제조 메이커는 도 1에서 보여지는 바와 같이 복수의 프로세서를 채용한 멀티 프로세서 시스템을 구현해왔다. In line with the ubiquitous orientation of human life today, the electronic systems that humans deal with are developing remarkably. Recently, in an electronic device such as a mobile multimedia player, a portable multimedia player, a handheld phone, a PDA, or the like, in order to speed up and facilitate the communication and various user-friendly functions and operations, a manufacturer may have shown in FIG. A multiprocessor system employing multiple processors has been implemented.
모바일 통신 디바이스에 채용될 수 있는 일반적인 멀티 프로세서 시스템의 블록을 보여주는 도 1을 참조하면, 제1 프로세서(101)와 제2 프로세서(201)는 접속라인(B3)을 통해 서로 연결되어 있고, 플래시 메모리(301)와 DRAM(401)은 설정된 시스템 버스(B1)을 통해 상기 제1 프로세서(101)에 버싱되고, DRAM(402)과 플래시 메모리(302)는 설정된 버스(B2)를 통해 상기 제2 프로세서(201)에 버싱되어 있는 것이 나타나 있다. 여기서, 상기 제1 프로세서(101)는 통신 데이터의 처리나 게임, 오락 등의 사용자 편의 기능을 수행하기 위한 어플리케이션 기능을 담당할 수 있고, 상기 제2 프로세서(201)는 통신신호의 변조 및 복조를 수행하는 모뎀기능을 담 당할 수 있다. 상기 플래시 메모리들(301,302)은, 각기, 셀 어레이의 구성이 NOR 구조를 갖게 되는 NOR 플래시 메모리나 셀 어레이의 구성이 NAND 구성을 갖게 되는 NAND 플래시 메모리일 수 있다. NOR 플래시 메모리나 NAND 플래시 메모리 모두는 플로팅 게이트를 갖는 트랜지스터 메모리 셀을 갖는 불휘발성 메모리로서, 전원이 오프되더라도 지워져서는 아니되는 데이터 예컨대 휴대용 기기의 고유 코드 및 보존용 데이터의 저장을 위해 탑재되며, DRAM들(401、402)은 각기 대응되는 프로세서들(101,201)의 데이터 처리를 위한 메인 메모리로서 기능한다. Referring to FIG. 1, which shows a block of a typical multiprocessor system that may be employed in a mobile communication device, a
그러나, 도 1과 같은 멀티 프로세서 시스템에서는 각 프로세서마다 DRAM이 각기 대응적으로 할당되어야 하고 상대적으로 저속의 UART,SPI,SRAM 인터페이스가 사용되기 때문에, 데이터 전송속도가 충분히 확보되기 어렵고 사이즈의 복잡성이 초래되며 메모리 구성 비용도 부담스럽다. 따라서, 점유 사이즈를 줄임은 물론 데이터 전송속도를 높이고 DRAM 메모리의 채용 개수를 줄이기 위한 스킴이 도 2에 도시되어 있다.However, in the multi-processor system as shown in FIG. 1, since each DRAM must be allocated correspondingly to each processor and relatively low-speed UART, SPI, and SRAM interfaces are used, data transfer rate is difficult to be secured sufficiently, resulting in size complexity. The cost of memory configuration is also burdensome. Accordingly, a scheme for reducing the occupancy size, increasing the data transfer speed, and reducing the number of DRAM memories employed is illustrated in FIG. 2.
도 1보다 개량된 구성을 갖는 도 2를 참조하면, 도 1의 시스템에 비해 하나의 DRAM(403)이 제1 및 제2 프로세서(101,201)에 버스들(B1,B2)을 통해 연결되어 있는 것이 특이하게 보여진다. 도 1과 유사하게 상기 제1 프로세서(101)는 어플리케이션 기능을 담당하기 위해 버스(B4)를 통해 플래시 메모리(303)와 연결되어 있고, 상기 제2 프로세서(201)와는 라인(B3)을 통해 연결되어 있다. 상기 제2 프로세서(201)는 모뎀기능을 담당하기 위해 버스(B5)를 통해 플래시 메모리(304)와 연결되어 있고, 상기 제1 프로세서(101)와는 라인(B3)을 통해 연결되어 있다. Referring to FIG. 2, which is an improvement over FIG. 1, one
도 2의 멀티 프로세서 시스템의 구조와 같이, 하나의 DRAM(403)이 2개의 패쓰를 통하여 제1,2 프로세서들(101,201)에 의해 억세스 될 수 있도록 하기 위해, DRAM(403)의 내부에는 상기 버스들(B1,B2)에 각기 대응적으로 연결되는 2개의 포트 가 마련된다. 그러한 복수의 포트 구성은 단일 포트를 갖는 통상의 DRAM과는 상이하다. As shown in the structure of the multiprocessor system of FIG. 2, a bus may be provided inside the
멀티 프로세서 시스템에 적합한 메모리를 기본적으로 구현하려는 본 발명자들의 의도와 유사하게, 공유 메모리 영역이 복수의 프로세서에 의해 억세스될 수 있는 선행기술이 에우지니 피.매터(Matter)외 다수에 의해 발명되어 2003년 5월 15일자로 미합중국에서 특허공개된 공개번호 US2003/0093628호에 개시되어 있다. 상기 선행기술에서, 메모리 어레이는 제1,2,3 포션으로 이루어져 있고, 상기 메모리 어레이의 제1 포션은 제1 프로세서에 의해서만 억세스되고 상기 제2 포션은 제2 프로세서에 의해서만 억세스되며, 제3 포션은 공유 메모리 영역으로서 상기 제1,2 프로세서들 모두에 의해 억세스 된다. 상기 선행기술을 DRAM 구조에서 구현하기 위해서는 몇 가지의 과제들이 해결되어져야 한다. 그러한 해결 과제들 중의 하나로서, 제1,2,3 포션들에 대한 적절한 리드/라이트 패쓰(경로)의 제어 테크닉이 포함된다. Similar to the inventors' intention to implement a memory suitable for a multi-processor system basically, a prior art in which a shared memory area can be accessed by a plurality of processors has been invented by E. P. Matter et al. 2003 US Patent Publication No. US2003 / 0093628, filed May 15, 2015 in the United States. In the prior art, the memory array consists of first, second and third portions, the first portion of the memory array is accessed only by the first processor and the second portion is accessed only by the second processor, and the third portion Is a shared memory area that is accessed by both the first and second processors. In order to implement the prior art in the DRAM structure, several problems must be solved. One such challenge involves controlling the appropriate read / write paths (paths) for the first, second and third portions.
또한, 종래의 프로세서들 예를 들어 모뎀과 애플리케이션 프로세서(혹은 멀티미디어 코프로세서)간의 통신을 위해서는 UART,SPI,혹은 SRAM 인터페이스가 사용되어 왔는데, 그러한 인터페이스는 속도의 제한, 핀 개수의 증가 등의 문제점이 수반된다. 특히, 3차원 게임이나 화상통신, HDPDA, 와이브로(wibro)등의 원활한 구현을 제공하기 위해서는 모뎀과 프로세서 간의 데이터 트래픽이 크게 늘어나야 하기 때문에, 프로세서들 간의 고속의 인터페이스의 필요성이 증가되는 실정이다.In addition, UART, SPI, or SRAM interfaces have been used for communication between conventional processors, for example, a modem and an application processor (or a multimedia coprocessor). Such an interface has problems such as speed limitation and an increase in pin count. Entails. In particular, in order to provide a smooth implementation of 3D games, video communication, HDPDA, WiBro, etc., data traffic between a modem and a processor must be greatly increased, and thus, a need for a high speed interface between processors is increased.
그러나, 도 2와 같은 멀티 프로세서 시스템에서는 프로세서들이 DRAM 메모리 셀 어레이 내에 할당된 공유 메모리 영역을 공유하지만, DRAM 외부에서 라인(B3)을 통해 프로세서들 간의 인터페이싱을 수행하기 때문에 상기한 바와 같은 속도의 제한이나 핀 개수의 증가 문제가 있다. 또한, 각각의 프로세서 마다 플래시 메모리가 각기 채용되어 있으므로, 시스템 구성의 복잡성이나 시스템 구현의 가격상승이 문제시된다. However, in the multi-processor system as shown in FIG. 2, the processors share a shared memory area allocated within the DRAM memory cell array, but the speed limit as described above is performed because interfacing between the processors is performed through the line B3 outside the DRAM. There is a problem of increasing the number of pins. In addition, since each flash memory is adopted for each processor, the complexity of the system configuration and the price increase of the system implementation are problematic.
바람직하기로는 둘 이상의 프로세서들을 가지는 멀티 프로세서 시스템에서, 하나의 DRAM과 하나의 플래시 메모리가 공유적으로 사용되며, 프로세서들 간의 인터페이스가 도 2와 같은 멀티패쓰 억세스블 DRAM을 통해 구현될 것이 요망된다. 결국, 이는 플래시 메모리와 직접적으로 연결되어 있지 아니한 프로세서가 디램을 통하여 플래시 메모리를 간접적으로 억세스할 수 있는 것을 의미한다. Preferably, in a multiprocessor system having two or more processors, one DRAM and one flash memory are used in common, and it is desired that an interface between the processors be implemented through the multipath accessible DRAM as shown in FIG. After all, this means that a processor that is not directly connected to the flash memory can indirectly access the flash memory through the DRAM.
따라서, 본 발명의 목적은 프로세서들 간에 인터페이싱 기능을 제공하며 플래시 메모리를 간접적으로 제어할 수 있도록 하는 반도체 메모리 장치를 제공함에 있다. Accordingly, an object of the present invention is to provide a semiconductor memory device that provides an interfacing function between processors and indirectly controls a flash memory.
본 발명의 다른 목적은 둘 이상의 프로세서를 가지는 멀티 프로세서 시스템에서 공유 메모리 영역을 통하여 플래시 메모리의 데이터를 억세스할 수 있도록 하는 멀티 패쓰 억세스블 반도체 메모리 장치를 제공함에 있다. Another object of the present invention is to provide a multi-path accessible semiconductor memory device for accessing data of a flash memory through a shared memory area in a multi-processor system having two or more processors.
본 발명의 또 다른 목적은 멀티 프로세서 시스템에서 플래시 메모리와 직접적으로 연결되어 있지 아니한 프로세서가 타의 프로세서에 연결된 플래시 메모리를 간접적으로 억세스 할 수 있도록 해주는 멀티 패쓰 억세스블 반도체 메모리 장치를 제공함에 있다. It is still another object of the present invention to provide a multi-path accessible semiconductor memory device that allows a processor that is not directly connected to a flash memory to indirectly access a flash memory connected to another processor.
본 발명의 또 다른 목적은 외부 인터페이스 없이도 공유 메모리 영역을 통해 프로세서들 간에 데이터 통신을 할 수 있도록 함은 물론, 하나의 플래시 메모리를 공유적으로 사용할 수 있도록 하는 디램 타입 반도체 메모리 장치를 제공함에 있다. It is still another object of the present invention to provide a DRAM type semiconductor memory device that enables data communication between processors through a shared memory area without using an external interface, and also allows one flash memory to be shared.
본 발명의 또 다른 목적은 공유 메모리 영역과, 메모리 셀 어레이 외부의 내부 레지스터를 활용하여 플래시 메모리의 데이터를 리드하거나 플래시 메모리에 데이터를 라이트 할 수 있는 방법을 제공함에 있다. Still another object of the present invention is to provide a method of reading data from or writing data to a flash memory using a shared memory area and internal registers external to the memory cell array.
본 발명의 또 다른 목적은 공유 메모리 영역의 설정된 워드라인을 인에이블 시키는 로우 어드레스를 디램 칩 내부에 마련된 내부 레지스터에 변경적으로 할당하고, 이를 통해 플래시 메모리의 억세스 기능을 위한 공유 메모리 영역의 점유권, 점유권의 획득을 위한 점유 요청, 및 데이터 전달 메시지가 상대 프로세서에게 인식될 수 있도록 하는 멀티 프로세서 시스템 또는 방법을 제공함에 있다.It is still another object of the present invention to assign a row address for enabling a set word line of a shared memory region to an internal register provided in a DRAM chip, and thereby, to occupy the shared memory region for an access function of a flash memory, The present invention provides a multi-processor system or a method for acquiring an occupation request for acquiring the possession right and a data transfer message to a counterpart processor.
본 발명의 여전히 다른 목적도 멀티 프로세서 시스템에서 플래시 메모리의 어드레스 맵 데이터를 공유 메모리 영역에 로딩하고 이를 이용하여 플래시 메모리를 간접적으로 억세스 할 수 있도록 하는 메모리 제어 방법을 제공함에 있다. Still another object of the present invention is to provide a memory control method of loading address map data of a flash memory into a shared memory area in a multiprocessor system and indirectly accessing the flash memory using the same.
상기한 본 발명의 목적들의 일부를 달성하기 위하여 본 발명의 일 양상에 따 른 반도체 메모리 장치는: 제1 및 제2 프로세서에 의해 서로 다른 포트를 통해 억세스 되며 메모리 셀 어레이의 일부에 할당된 공유 메모리 영역과; 상기 메모리 셀 어레이의 외부에 위치되며 상기 제1 및 제2 프로세서에 의해 억세스 되는 내부 레지스터와; 상기 제2 프로세서만이 플래시 메모리와 연결되어 있는 경우에도, 상기 제1 프로세서가 상기 공유 메모리 영역과 상기 내부 레지스터를 이용하여 상기 플래시 메모리를 간접적으로 억세스할 수 있도록 하기 위해, 상기 공유 메모리 영역에 상기 플래시 메모리의 어드레스 맵핑 데이터가 저장되도록 하며, 상기 공유 메모리 영역을 상기 제1 및 제2 프로세서 중의 하나에 동작적으로 연결하는 패쓰를 제어하기 위한 콘트롤 유닛을 구비한다. In order to achieve some of the above objects of the present invention, a semiconductor memory device according to an aspect of the present invention is: a shared memory accessed by different ports by a first and a second processor and assigned to a portion of a memory cell array An area; An internal register located outside the memory cell array and accessed by the first and second processors; Even when only the second processor is connected to the flash memory, the first processor may indirectly access the flash memory by using the shared memory area and the internal register. And a control unit for controlling a path for storing address mapping data of a flash memory and operatively connecting the shared memory area to one of the first and second processors.
바람직하기로, 상기 메모리 셀 어레이 내에는 상기 제1 및 제2 프로세서 각각에 의해 전용으로 억세스 되는 전용 메모리 영역들이 더 구비될 수 있으며, 상기 내부 레지스터는 상기 공유 메모리 영역의 특정 어드레스에 대응하여 대치적으로 억세스 될 수 있다. Preferably, the memory cell array may further include dedicated memory areas that are exclusively accessed by each of the first and second processors, and the internal registers may be replaced in correspondence with a specific address of the shared memory area. Can be accessed.
또한, 바람직하기로, 상기 어드레스 맵핑 데이터는 상기 플래시 메모리의 논리 어드레스와 상기 논리 어드레스에 맵핑되어 있는 물리 어드레스를 포함하는 데이터이며, 상기 내부 레지스터는 컬럼 어드레스에 의해 구별되는 세맵퍼 영역과 메일박스 영역들을 포함할 수 있다. Preferably, the address mapping data is data including a logical address of the flash memory and a physical address mapped to the logical address, and the internal register is a semaphore area and a mailbox area distinguished by column addresses. Can include them.
바람직하기로, 상기 공유 메모리 영역은 디램 셀들로 이루어지고 상기 내부 레지스터는 플립플롭으로 이루어질 수 있으며, 상기 제1 프로세서는 상기 플래시 메모리를 억세스할 경우에 상기 플래시 메모리의 논리 어드레스에 대응되는 물리 어드레스를 상기 내부 레지스터에 인가하거나 상기 플래시 메모리의 논리 어드레스를 상기 내부 레지스터에 그대로 인가할 수 있다. Preferably, the shared memory area may include DRAM cells and the internal register may be flip-flop, and the first processor may access a physical address corresponding to a logical address of the flash memory when the flash memory is accessed. The internal register may be applied to the internal register or the logical address of the flash memory may be applied to the internal register.
상기 제1 프로세서는 상기 플래시 메모리에 데이터가 라이트되도록 할 경우에 상기 공유 메모리 영역에는 라이트용 데이터를 쓰고, 상기 메일박스 영역들 중 송신용 메일박스 영역에는 플래시 메모리의 물리 어드레스, 데이터 사이즈, 라이트용 데이터가 쓰여진 상기 공유 메모리 영역의 어드레스, 및 라이트 코멘드를 쓸 수 있다. 이 경우에, 상기 제2 프로세서는 상기 공유 메모리 영역에 대한 점유권을 획득한 후, 상기 송신용 메일박스를 리드하고 상기 라이트용 데이터를 상기 공유 메모리 영역으로부터 리드한 다음, 상기 리드된 플래시 메모리의 물리 어드레스에 상기 라이트용 데이터를 라이트할 수 있다. When the data is written to the flash memory, the first processor writes write data to the shared memory area, and writes a physical address, a data size, and a write address of the flash memory to a transmission mailbox area among the mailbox areas. The address and the write command of the shared memory area to which data is written can be written. In this case, after acquiring the occupancy right for the shared memory area, the second processor reads the transmission mailbox, reads the write data from the shared memory area, and then physically stores the read flash memory. The write data can be written to an address.
상기 제1 프로세서는 상기 플래시 메모리로부터 데이터를 리드할 경우에 상기 메일박스 영역들 중 송신용 메일박스 영역에는 플래시 메모리의 물리 어드레스, 데이터 사이즈, 리드 데이터가 들어 있게 될 상기 공유 메모리 영역의 어드레스, 및 리드 코멘드를 쓸 수 있다. 이 경우에, 상기 제2 프로세서는 상기 공유 메모리 영역에 대한 점유권을 획득한 후, 상기 송신용 메일박스를 리드하여 상기 리드된 플래시 메모리의 물리 어드레스에 대응되는 메모리 영역으로부터 플래시 데이터를 리드한 다음, 상기 공유 메모리 영역의 지정된 어드레스에 상기 리드된 데이터를 라이트할 수 있다. When the first processor reads data from the flash memory, a physical address, a data size, an address of the shared memory area in which the read data is to be stored in the transmission mailbox area among the mailbox areas, and You can use lead commands. In this case, after acquiring the possession right for the shared memory area, the second processor reads the transmission mailbox and reads flash data from the memory area corresponding to the physical address of the read flash memory. The read data may be written to a designated address of the shared memory area.
본 발명의 다른 양상에 따라, 플래시 메모리와 연결된 제2 프로세서와, 제1 프로세서 간에 연결되기 적합한 반도체 메모리 장치는, According to another aspect of the present invention, a second processor coupled with a flash memory and a semiconductor memory device suitable for coupling between the first processor include:
상기 프로세서들에 대하여 각기 독립적으로 할당된 포트들을 통해 선택적으로 억세스 되며, 상기 플래시 메모리의 어드레스 맵핑 데이터를 일부 영역에 저장하기 위해 메모리 셀 어레이 내의 메모리 뱅크로서 할당된 공유 메모리 영역과;A shared memory region selectively accessed through ports independently assigned to the processors, the shared memory region being allocated as a memory bank in a memory cell array to store address mapping data of the flash memory in some region;
상기 메모리 셀 어레이의 외부에 위치되어 상기 프로세서들에 의해 선택적으로 억세스 되며, 상기 제1 프로세서가 상기 공유 메모리 영역을 통해 상기 플래시 메모리를 억세스할 수 있도록 하기 위해 상기 공유 메모리 영역의 특정 어드레스에 대응하여 대치적으로 억세스 되는 인터페이싱 부와;Located outside of the memory cell array and selectively accessed by the processors, the first processor corresponding to a particular address of the shared memory area to enable the first processor to access the flash memory through the shared memory area; An interfacing unit that is alternately accessed;
상기 프로세서들로부터 인가되는 외부신호들에 응답하여 상기 포트들 중 선택된 하나의 포트와 상기 공유 메모리 영역간의 데이터 억세스 패쓰가 형성되도록 하는 콘트롤 유닛을 구비한다. And a control unit configured to form a data access path between the selected one of the ports and the shared memory area in response to external signals applied from the processors.
본 발명의 또 다른 양상에 따라, 반도체 메모리 장치의 구동방법은, 제1 및 제2 프로세서에 의해 서로 다른 포트를 통해 억세스 되며 메모리 셀 어레이의 일부에 할당된 공유 메모리 영역과, 상기 메모리 셀 어레이의 외부에 위치되며 상기 제1 및 제2 프로세서에 의해 억세스 되는 내부 레지스터를 준비하는 단계와;According to still another aspect of the present invention, a method of driving a semiconductor memory device includes: a shared memory region that is accessed through different ports by a first and a second processor, and is allocated to a portion of a memory cell array; Preparing an internal register externally located and accessed by the first and second processors;
상기 공유 메모리 영역에 상기 플래시 메모리의 어드레스 맵핑 데이터를 저장하는 단계와;Storing address mapping data of the flash memory in the shared memory area;
상기 제2 프로세서만이 플래시 메모리와 연결되어 있는 경우에도, 상기 제1 프로세서가 상기 공유 메모리 영역과 상기 내부 레지스터를 이용하여 상기 플래시 메모리를 간접적으로 억세스할 수 있도록 하기 위해, 상기 공유 메모리 영역을 상기 제1 및 제2 프로세서 중의 하나에 동작적으로 연결하는 단계를 가진다. Even when only the second processor is connected to the flash memory, the shared memory area may be used to allow the first processor to indirectly access the flash memory using the shared memory area and the internal register. Operatively connecting to one of the first and second processors.
본 발명의 또 다른 양상에 따라, 모바일 통신 시스템은, According to another aspect of the invention, a mobile communication system,
제1 설정 타스크를 수행하는 제1 프로세서;A first processor to perform a first setup task;
제2 설정 타스크를 수행하는 제2 프로세서; A second processor for performing a second setup task;
상기 제2 프로세서에 연결되어 있는 플래시 메모리; 및 A flash memory coupled to the second processor; And
상기 제1 및 제2 프로세서에 의해 서로 다른 포트를 통해 억세스 되며 메모리 셀 어레이의 일부에 할당된 공유 메모리 영역과, 상기 메모리 셀 어레이의 외부에 위치되며 상기 제1 및 제2 프로세서에 의해 억세스 되는 내부 레지스터와, 상기 제1 프로세서가 상기 공유 메모리 영역과 상기 내부 레지스터를 이용하여 상기 플래시 메모리를 간접적으로 억세스할 수 있도록 하기 위해 상기 공유 메모리 영역에 상기 플래시 메모리의 어드레스 맵핑 데이터가 저장되도록 하며 상기 공유 메모리 영역을 상기 제1 및 제2 프로세서 중의 하나에 동작적으로 연결하는 패쓰를 제어하기 위한 콘트롤 유닛을 포함하는 통합형 다이나믹 랜덤 억세스 메모리를 구비한다. A shared memory region accessed through different ports by the first and second processors and allocated to a portion of a memory cell array, and internally located outside of the memory cell array and accessed by the first and second processors Register and the address mapping data of the flash memory to be stored in the shared memory area to allow the first processor to indirectly access the flash memory using the shared memory area and the internal register. And an integrated dynamic random access memory including a control unit for controlling a path operatively connecting a region to one of said first and second processors.
따라서, 상기한 본 발명의 장치적 방법적 구성들에 따르면, 프로세서들이 플래시 메모리를 공유적으로 사용할 수 있으므로 멀티 프로세서 시스템의 사이즈가 콤팩트하게 되며, 멀티 프로세서 시스템 내에서 차지하는 메모리의 코스트가 대폭적으로 줄어든다. Therefore, according to the device methodologies of the present invention, since the processors can share the flash memory, the size of the multiprocessor system is compact, and the cost of the memory occupied in the multiprocessor system is greatly reduced. .
이하에서는 본 발명에 따라, 멀티 프로세서 시스템에서 불휘발성 메모리의 공유적 사용을 제공하기 위한 멀티패쓰 억세스블 반도체 메모리 장치에 관한 바람 직한 실시예가 첨부된 도면들을 참조로 설명될 것이다. DESCRIPTION OF THE PREFERRED EMBODIMENTS A preferred embodiment of a multipath accessible semiconductor memory device for providing shared use of nonvolatile memory in a multiprocessor system according to the present invention will now be described with reference to the accompanying drawings.
이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 다른 예증, 공지 방법들, 프로시져들, 및 통상적인 다이나믹 랜덤 억세스 메모리 및 내부적 회로들은 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않는다.Although many specific details are set forth in the following examples by way of example and in the accompanying drawings, it is noted that this has been described without the intent to assist those of ordinary skill in the art to provide a more thorough understanding of the present invention. shall. However, it will be understood by those skilled in the art that the present invention may be practiced without these specific details. Other illustrations, known methods, procedures, and conventional dynamic random access memory and internal circuits have not been described in detail in order not to obscure the subject matter of the present invention.
도 3은 본 발명의 일실시 예에 따라 플래시 메모리의 공유적 사용을 제공하는 멀티패쓰 억세스블 DRAM을 갖는 멀티 프로세서 시스템의 블록도이다. 3 is a block diagram of a multiprocessor system with multipath accessible DRAM providing shared use of flash memory in accordance with one embodiment of the present invention.
도 3을 참조하면, 멀티패쓰 억세스블 DRAM(400)이 제1 프로세서(100)와 제2 프로세서(200) 사이에 연결되어 있고, 플래시 메모리(300)가 제2 프로세서(200)에 연결된 멀티 프로세서 시스템의 구성이 보여진다. Referring to FIG. 3, the multipath
상기 제1 프로세서(100)는 버스(B1)를 통해 상기 DRAM(400)과 연결되고, 상기 제2 프로세서(200)는 버스(B2)를 통해 상기 DRAM(400)과 연결된다. 상기 시스템의 초기 부팅시에 상기 플래시 메모리의 어드레스 맵 데이터는 상기 DRAM(400)내의 공유 메모리 영역에 테이블 형태로서 저장된다. 이에 따라, 상기 제1 프로세서(100)는 외부 인터페이싱 없이 상기 DRAM(400)을 통해 상기 제2 프로세서(200)와 통신하여 상기 플래시 메모리(300)를 간접적으로 억세스 한다. 결국, DRAM(400)과 연결되어 있는 제1 프로세서(100) 예컨대, 어플리케이션 프로세서가, 제2 프로세 서(200) 예컨대, 에이직(ASIC)과 연결되어 있는 플래시 메모리(300)를 간접적으로 억세스 할 경우에, 디램 인터페이스를 경유하여 디램(400)의 공유 메모리 영역에 들어 있는 플래시 메모리의 어드레스 맵 데이터를 참조한다. The
상기 도 3의 멀티 프로세서 시스템은 이동통신 디바이스(예 셀룰러 폰), 양방향 라디오 통신 시스템, 단방향 페이저, 양방향 페이저, 개인용 통신 시스템, 또는 휴대용 컴퓨터, 등과 같은 휴대용 컴퓨팅 디바이스 또는 모바일 통신 디바이스가 될 수 있다. 본 발명의 스코프와 응용이 이들에 한정되는 것이 아님은 이해되어야 한다. The multiprocessor system of FIG. 3 may be a portable computing device or mobile communication device, such as a mobile communication device (eg, cellular phone), a two-way radio communication system, a one-way pager, a two-way pager, a personal communication system, or a portable computer. It should be understood that the scope and application of the present invention is not limited thereto.
상기 도 3의 시스템에서 프로세서들의 개수는 3개 이상으로 확장될 수 있다. 상기 시스템의 프로세서는 마이크로프로세서, CPU, ASIC, 디지털 신호 프로세서, 마이크로 콘트롤러, 리듀스드 명령 세트 컴퓨터, 콤플렉스 명령 세트 컴퓨터, 또는 그와 유사한 것이 될 수 있다. 그러나 시스템 내의 프로세서들의 개수에 의해 본 발명의 범위가 제한되지 않음은 이해되어져야 한다. 부가하면, 본 발명의 범위는 프로세서들이 동일 또는 다르게 되는 경우에 프로세서들의 어느 특별한 조합에 한정되지 않는다. In the system of FIG. 3, the number of processors may be expanded to three or more. The processor of the system can be a microprocessor, a CPU, an ASIC, a digital signal processor, a microcontroller, a reduced instruction set computer, a complex instruction set computer, or the like. However, it should be understood that the scope of the present invention is not limited by the number of processors in the system. In addition, the scope of the present invention is not limited to any particular combination of processors when the processors become identical or different.
도 3에서 보여지는 프로세서들(100,200)간의 통신 시 디램 인터페이스를 제공하기 위해, 상기 디램(400)내에는 도 4에서 보여지는 바와 같이 인터페이스 부로서 기능하는 내부 레지스터(50)가 마련된다. 상기 내부 레지스터(50)는 세맵퍼 영역과 메일박스 영역들을 포함하는 것에 의해, 상기 프로세서들(100,200)이 공통으로 억세스 가능한 공유 메모리 영역(11)을 통해 데이터 통신이 수행되도록 한다. In order to provide a DRAM interface in communication between the
도 3의 멀티패쓰 억세스블 DRAM의 상세 블록을 보여주는 도 4를 참조하면, 4개의 메모리 영역들(10,11,12,13)은 메모리 셀 어레이를 구성하며, 메모리 셀 어레이의 외부에는 내부 레지스터(50)가 배치된 것이 보여진다. 또한, 제1,2 패쓰부들(20,21), 멀티플렉서들(40,41), 및 콘트롤 유닛(30)도 상기 메모리 셀 어레이의 외부에 배치된다. 한정되는 것은 아니지만, 도 4에서 보여지는 상기 DRAM(400)은 서로 독립적인 2개의 포트를 갖는다. 설명의 편의상 버스(B1)와 연결되는 포트를 제1 포트(60)라고 하면 버스(B2)와 연결되는 포트는 제2 포트(61)가 된다. 여기서, 상기 버스들(B1,B2)은 범용 입출력(GIPO)라인으로 구현 가능하다. Referring to FIG. 4, which shows a detailed block of the multipath accessible DRAM of FIG. 3, the four
도 4에서, 전용 메모리 영역 A(10)은 제1 포트(60)를 통하여 도 3의 제1 프로세서(100)에 의해 억세스 되고, 전용 메모리 영역들 B(12,13)는 제2 포트(61)를 통하여 도 3의 제2 프로세서(200)에 의해 억세스 되며, 공유 메모리 영역(11)은 서로 다른 포트인 제1,2 포트(60,61)를 통하여 제1,2프로세서들(100,200) 모두에 의해 억세스 된다. 결국, 메모리 셀 어레이 내에서 B 뱅크(11)은 공유 메모리 영역으로서 할당되고, A,C, 및 D 뱅크들(10,12,13)은 각기 대응되는 프로세서에 의해서만 억세스되는 전용 메모리 영역으로서 할당된다. 상기 4개의 메모리 영역들(10-13)은 각기 DRAM의 뱅크 단위로 구성될 수 있으며, 하나의 뱅크는 예컨대 64Mb, 128Mb, 256Mb, 512Mb, 또는 1024Mb 의 메모리 스토리지를 가질 수 있다. In FIG. 4, the dedicated
본 발명의 실시예의 경우에 상기 공유 메모리 영역(11)내에는 플래시 메모리(300)의 어드레스 맵핑 데이터를 저장하기 위한 저장 테이블 영역(110)이 마련된다. 상기 어드레스 맵핑 데이터는 플래시 메모리(300)의 논리 어드레스와 그 논리 어드레스에 대응되는 물리 어드레스가 매칭되어 있는 맵핑 정보를 나타낸다. In the embodiment of the present invention, a
도 4에서, 프로세스들 간의 인터페이스를 제공하기 위해 인터레이스 부로서 기능하는 상기 내부 레지스터(50)는 상기 제1 및 제2 프로세서(100,200) 모두에 의해 억세스 되며, 플립플롭, 데이터 래치, 또는 SRAM 셀로 구성된다. 상기 내부 레지스터(50)는 세맵퍼(semaphore)영역(51), 제1 메일 박스 영역(mail box A to B :52), 제2 메일 박스 영역(mail box B to A:53), 체크 비트 영역(54), 및 예비 영역(55)으로 구별될 수 있다. 상기 영역들(51-55)은 상기 특정 로우 어드레스에 의해 공통적으로 인에이블 될 수 있으며, 인가되는 컬럼 어드레스에 따라 각기 개별적으로 억세스된다. 예를 들어, 상기 공유 메모리 영역(11)의 특정한 로우 영역(121)를 가리키는 로우 어드레스(1FFF800h ~ 1FFFFFFh)가 인가될 때, 공유 메모리 영역 내의 일부 영역(121)은 디세이블되며, 대신에 상기 내부 레지스터(50)가 인에이블된다. In FIG. 4, the
프로세싱 시스템 개발자에게 익숙한 개념의 상기 세맵퍼 영역(51)에는 공유 메모리 영역(11)에 대한 제어 권한이 라이트되고, 상기 제1,2 메일박스 영역들(52,53)에는 미리 설정된 전송방향에 따라 상대 프로세서에게 주는 메시지(권한 요청, 플래시 메모리의 논리/물리 어드레스나 데이터 사이즈 또는 데이터가 저장될 공유 메모리의 어드레스를 나타내는 전송 데이터, 및 명령어 등)가 쓰여진다.The
콘트롤 유닛(30)은, 상기 제2 프로세서(200)만이 플래시 메모리(300)와 연결되어 있는 경우에도, 상기 제1 프로세서(100)가 상기 공유 메모리 영역(11)과 상기 내부 레지스터(50)를 이용하여 상기 플래시 메모리(300)를 간접적으로 억세스할 수 있도록 하기 위해, 상기 공유 메모리 영역(11)내의 저장 테이블 영역(110)에 상기 플래시 메모리(300)의 어드레스 맵핑 데이터가 저장되도록 하며, 상기 공유 메모리 영역(11)을 상기 제1 및 제2 프로세서(100,200) 중의 하나에 동작적으로 연결하는 패쓰를 제어한다. 상기 제1 포트(60)에서 콘트롤 유닛(30)으로 연결된 신호라인(R1)은 상기 제1 프로세서(100)에서 버스(B1)를 통해 인가되는 제1 외부신호를 전달하고, 상기 제2 포트(61)에서 콘트롤 유닛(30)으로 연결된 신호라인(R2)은 상기 제2 프로세서(200)에서 버스(B2)를 통해 인가되는 제2 외부신호를 전달한다. 여기서, 제1,2 외부신호들은 상기 제1,2 포트(60,61)를 통해 각기 인가되는 로우 어드레스 스트로브 신호(RASB)와 라이트 인에이블 신호(WEB)및 뱅크 선택 어드레스(BA)를 포함할 수 있다. 상기 콘트롤 유닛(30)에서 상기 멀티플렉서들(40,41)로 연결된 신호라인들(C1,C2)은 공유 메모리 영역(11)을 제1 포트 또는 제2 포트에 동작적으로 연결되도록 하기 위한 패쓰 결정신호(MA,MB)를 각기 전달한다. In the
도 5는 도 4의 메모리 영역들 및 내부 레지스터에 대한 어드레스 할당 개념도이다. 각 뱅크들(10-13)이 16메가 비트의 용량으로 되어 있다고 하면, 공유 메모리 영역인 B 뱅크(11)내의 2킬로 비트는 디세이블 영역으로 설정된다. 즉, DRAM 내의 공유 메모리 영역(11)의 임의의 1행을 인에이블 시키는 특정 로우 어드레스(1FFF800h ~ 1FFFFFFh, 2KB 사이즈 = 1 로우 사이즈)가 상기 인터페이스 부로서의 내부 레지스터(50)에 변경적으로 할당된다. 이에 따라, 상기 특정 로우 어드레스(1FFF800h ~ 1FFFFFFh)가 인가될 때, 공유 메모리 영역(11)의 대응되는 특정 워드라인(121)은 디세이블되며, 대신에 상기 내부 레지스터(50)가 인에이블된다. 결 국, 시스템적으로는 다이렉트 어드레스 매핑 방법을 사용하여 상기 세맵퍼 영역(51)과 메일박스 영역들(52,53)이 억세스되도록 하는 것이고, 디램 내부적으로는 디세이블된 해당 어드레스로 접근하는 명령어를 해석하여 디램 내부의 레지스터로 매핑을 시키는 것이다. 따라서, 칩셋의 메모리 콘트롤러는 이 영역을 다른 메모리의 셀과 동일한 방법으로 코멘드를 발생시키게 되며, 이는 오픈 팔리시를 사용하는 콘트롤러로 인해 야기될 수 있는 프리차아지 미스 문제를 사전에 방지할 수 있게 한다. 도 5에서, 상기 세맵퍼 영역(51), 제1 메일 박스 영역(52), 및 제2 메일 박스 영역(53)은 각기 16비트로 할당될 수 있으며, 체크 비트 영역(54)은 4비트로 할당될 수 있다. 5 is a conceptual diagram of address allocation for memory regions and an internal register of FIG. 4. If each of the banks 10-13 has a capacity of 16 megabits, two kilobits in the
도 6은 도 3중 플래시 메모리에 대한 논리 어드레스와 물리 어드레스의 매칭 예를 가상적으로 보여주는 어드레스 맵 테이블이다. 도면을 참조하면, 논리(Logical) 어드레스를 나타내는 어드레스 영역들(LA1-LA8)은 물리(Physical)어드레스를 나타내는 어드레스 영역들(PA1-PA10)과 일대일로 매칭되어 있는 것이 보여진다. 그렇지만, 낸드 플래시 메모리 등과 같은 메모리의 특성상 배드 섹터가 존재하기 때문에, 논리 어드레스는 물리 어드레스와 반드시 일치하지 않는다. 예를 들어, 화살 부호(AR4)에서 보여지는 바와 같이, 논리 어드레스 영역(LA4)은 물리 어드레스 영역(PA4)과 일치되는 것이 바람직하지만, 실제로 그 어드레스에 대응되는 메모리 셀이 불량난 경우에 물리 어드레스 영역(PA5)에 매칭되어진다. 결국, 프로세서가 논리 어드레스 0x0FFFFFFh의 영역을 억세스 할 경우에 플래시 메모리의 물리 어드레스 영역(PA5)이 억세스되는 것이다. 따라서, 제1 프로세서(100)가 플래시 메모리(300)를 억세스할 경우에 논리 어드레스에 대응되는 물리 어드레스를 상기 내부 레지스터(50)에 쓰거나, 논리 어드레스 자체를 상기 내부 레지스터(50)에 직접적으로 쓰는 방법이 선택적으로 존재한다. 전자의 경우에 상기 제1 프로세서(100)는 도 4의 공유 메모리 영역(11)내의 저장 테이블 영역(110)을 참조한다. 후자의 경우에 상기 제2 프로세서(200)가 상기 저장 테이블 영역(110)을 참조할 수 있다. 상기 저장 테이블 영역(110)에 저장되는 플래시 메모리(300)의 어드레스 맵 데이터는 시스템의 초기 부팅 시에 상기 제2 프로세서(200)에 의해 로딩되는 데이터이다. FIG. 6 is an address map table virtually showing a matching example of a logical address and a physical address for the flash memory of FIG. 3. Referring to the drawings, it can be seen that the address areas LA1 to LA8 representing the logical address match one-to-one with the address areas PA1 to PA10 representing the physical address. However, since bad sectors exist due to the characteristics of a memory such as a NAND flash memory, the logical address does not necessarily match the physical address. For example, as shown by arrow AR4, the logical address area LA4 preferably coincides with the physical address area PA4, but the physical address when the memory cell corresponding to the address is actually defective. The area PA5 is matched. As a result, when the processor accesses the area of the logical address 0x0FFFFFFh, the physical address area PA5 of the flash memory is accessed. Therefore, when the
도 7은 도 4중 공유 메모리 영역과 내부 레지스터의 멀티패쓰 억세싱에 관련된 회로 블록도이고, 도 8은 도 7의 구체적 예시 회로를 보여주는 상세도이다. 도 7 및 도 8을 함께 참조하면, 공유 메모리 영역(11)을 중심으로 제2 멀티플렉서(40)와 제2 멀티플렉서(41)가 서로 대칭적으로 배치되고, 입출력 센스앰프 및 드라이버(22)와 입출력 센스앰프 및 드라이버(23)가 서로 대칭적으로 배치된 것이 보여진다. 상기 공유 메모리 영역(11)내에서, 하나의 억세스 트랜지스터(AT)와 스토리지 커패시터(C)로 구성된 디램 셀(4)은 단위 메모리 소자를 형성한다. 상기 디램 셀(4)은 복수의 워드라인과 복수의 비트라인의 교차점에 연결되어 매트릭스 형태의 뱅크 어레이가 형성되도록 한다. 도 8에서 보여지는 워드라인(WL)은 상기 디램 셀(4)의 억세스 트랜지스터(AT)의 게이트와 로우 디코더(75)간에 배치된다. 상기 로우 디코더(75)는 로우 어드레스 멀티 플렉서(71)의 선택 로우 어드레스(SADD)에 응답하여 로우 디코딩 신호를 상기 워드라인 및 상기 레지스터(50)로 인가한다. 비 트라인 페어를 구성하는 비트라인(BLi)은 상기 억세스 트랜지스터(AT)의 드레인과 컬럼 선택 트랜지스터(T1)에 연결된다. 상보(컴플리멘터리)비트라인(BLBi)은 컬럼 선택 트랜지스터(T2)에 연결된다. 상기 비트라인 페어(BLi,BLBi)에 연결된 피형 모오스 트랜지스터들(P1,P2)과 엔형 모오스 트랜지스터들(N1,N2)은 비트라인 센스앰프를 구성한다. 센스앰프 구동용 트랜지스터들(PM1,NM1)은 구동 신호(LAPG,LANG)를 각기 수신하여 상기 비트라인 센스앰프를 구동한다. 상기 컬럼 선택 트랜지스터들(T1,T2)로 구성된 컬럼 선택 게이트(6)는 컬럼 디코더(74)의 컬럼 디코딩 신호를 전달하는 컬럼 선택 라인(CSL)에 연결된다. 상기 컬럼 디코더(74)는 컬럼 어드레스 멀티 플렉서(70)의 선택 컬럼 어드레스(SCADD)에 응답하여 컬럼 디코딩 신호를 상기 컬럼 선택라인 및 상기 레지스터(50)로 인가한다.FIG. 7 is a circuit block diagram illustrating multipath access of a shared memory region and an internal register of FIG. 4, and FIG. 8 is a detailed diagram illustrating a specific example circuit of FIG. 7. 7 and 8, the
도 7에서 보여지는 로컬 입출력 라인(LIO)은 실제로 도 8에서와 같이 로컬 입출력 라인 페어(LIO,LIOB)로서 구현된다. 제1 멀티플렉서(7:F-MUX))를 구성하는 트랜지스터들(T10,T11)이 로컬 입출력 라인 제어신호(LIOC)에 의해 턴온될 때, 로컬 입출력 라인 페어(LIO,LIOB)는 글로벌 입출력 라인 페어(GIO,GIOB)와 연결된다. 이에 따라 데이터의 리드 동작 모드에서는 로컬 입출력 라인 페어(LIO,LIOB)에 나타나는 데이터가 상기 글로벌 입출력 라인 페어(GIO,GIOB)로 전달된다. 한편, 반대로 데이터의 라이트 동작 모드에서는 상기 글로벌 입출력 라인 페어(GIO,GIOB)에 인가된 라이트 데이터가 상기 로컬 입출력 라인 페어(LIO,LIOB)로 전달된다. 여기서, 상기 로컬 입출력 라인 제어신호(LIOC)는 상기 로우 디코더(75)에서 출력되는 디코딩 신호에 응답하여 생성되는 신호일 수 있다. The local I / O lines LIO shown in FIG. 7 are actually implemented as local I / O line pairs LIO and LIOB as shown in FIG. 8. When the transistors T10 and T11 constituting the first multiplexer 7 (F-MUX) are turned on by the local input / output line control signal LIOC, the local input / output line pairs LIO and LIOB are global input / output line pairs. It is connected to (GIO, GIOB). Accordingly, in the data read operation mode, data appearing in the local input / output line pairs LIO and LIOB is transferred to the global input / output line pairs GIO and GIOB. On the other hand, in the data write operation mode, write data applied to the global input / output line pairs GIO and GIOB is transferred to the local input / output line pairs LIO and LIOB. The local input / output line control signal LIOC may be a signal generated in response to the decoding signal output from the
콘트롤 유닛(30)으로부터 출력되는 패쓰 결정신호(MA)가 활성화 상태인 경우에, 상기 글로벌 입출력 라인 페어(GIO,GIOB)으로 전달된 리드 데이터는 상기 제2 멀티플렉서(40)를 통해 입출력 센스앰프 및 드라이버(22)로 전달된다. 입출력 센스앰프(22)는, 지금까지의 데이터 경로를 통해 전달됨에 따라 레벨이 미약해진 데이터를 재차로 증폭하는 역할을 담당한다. 상기 입출력 센스앰프(22)로부터 출력된 리드 데이터는 멀티플렉서 및 드라이버(26)를 통해 제1 포트(60)로 전달된다. 한편, 이 경우에 패쓰 결정신호(MB)는 비활성화 상태이므로 상기 제2 멀티플렉서(41)는 디세이블된다. 따라서, 상기 공유 메모리 영역(11)에 대한 제2 프로세서(200)의 억세스 동작은 차단된다. 그렇지만, 이 경우에 제2 프로세서(200)는 제2포트(61)를 통해 상기 공유 메모리 영역(11)이외의 전용 메모리 영역들(12,13)을 억세스 할 수 있다.When the path determination signal MA output from the
상기 콘트롤 유닛(30)으로부터 출력되는 패쓰 결정신호(MA)가 활성화 상태인 경우에, 제1 포트(60)를 통해 인가되는 라이트 데이터는 멀티플렉서 및 드라이버(26), 입출력 센스앰프 및 드라이버(22), 및 상기 제2 멀티플렉서(40)를 차례로 거쳐서 상기 글로벌 입출력 라인 페어(GIO,GIOB)로 전달된다. 상기 제1 멀티플렉서(7:F-MUX))가 활성화되면 상기 라이트 데이터는 로컬 입출력 라인 페어(LIO,LIOB)로 전달되어, 선택된 메모리 셀(4)에 저장된다. When the path determination signal MA output from the
도 8에서 보여지느 출력 버퍼 및 드라이버(60-1)와 입력 버퍼(60-2)는 도 7의 제1 포트(60)에 대응되거나 포함될 수 있다. The output buffer and driver 60-1 and the input buffer 60-2 shown in FIG. 8 may correspond to or be included in the
상기 공유 메모리 영역(11)에는 입출력 센스앰프 및 드라이버가 2개(22,23) 로 배치되며, 상기 제2 멀티 플렉서(40,41)는, 2개의 프로세서가 동시에 공유 메모리 영역(11)의 데이터를 억세스하는 경우를 방지하기 위해, 서로 상보적 동작을 가진다. The shared
제1,2 프로세서들(100,200)은, 억세스 동작시에 글로벌 입출력 라인 페어(GIO,GIOB)와 메모리 셀(4)간에 존재하는 회로 소자들 및 라인들을 공통으로 사용하고, 각 포트에서 상기 제2 멀티플렉서(40,41)까지의 입출력 관련 회로 소자들 및 라인들을 독립적으로 사용한다. The first and
보다 구체적으로, 상기 공유 메모리 영역(11)의 글로벌 입출력 라인 페어(GIO,GIOB)와, 상기 글로벌 입출력 라인 페어와 동작적으로 연결되는 로컬 입출력 라인 페어(LIO,LIOB)와, 상기 로컬 입출력 라인 페어와는 컬럼 선택신호(CSL)에 의해 동작적으로 연결되는 비트라인 페어(BL,BLB)와, 상기 비트라인 페어(BL,BLB)에 설치되어 비트라인의 데이터를 감지 증폭하는 비트라인 센스앰프(5)와, 상기 비트라인(BL)에 억세스 트랜지스터(AT)가 연결된 메모리 셀(4)은, 상기 제1,2 포트(60,61)를 통하여, 각기 상기 제1,2 프로세서들(100,200)에 의해 공유됨을 주목하여야 한다. 도 7에서 미설명된 참조 부호 24는 도 4의 전용 메모리 영역 A(10)에 관련된 입출력 센스앰프 및 드라이버를 가리키고, 참조부호 25는 전용 메모리 영역 B(12)에 관련된 입출력 센스앰프 및 드라이버를 가리킨다. More specifically, global input / output line pairs GIO and GIOB in the shared
상기한 바와 같이, 도 7 및 도 8에서 보여진 바와 같은 도 4의 DRAM(400)에 의해, 프로세서들(100,200)간의 인터페이싱 기능이 달성된다. 인터페이스 부로서 기능하는 내부 레지스터(50)를 활용함에 의해 상기 프로세서들(100,200)은 공통으 로 억세스 가능한 공유 메모리 영역(11)을 통해 데이터 통신을 수행하며, 플래시 메모리(300)와 직접적으로 연결되어 있지 아니한 프로세서(100)가 타의 프로세서(200)에 연결된 플래시 메모리(300)를 간접적으로 억세스 할 수 있게 된다. 이에 따라, 외부 인터페이스 없이도 공유 메모리 영역을 통해 프로세서들 간에 데이터 통신을 할 수 있게 됨은 물론, 하나의 플래시 메모리를 공유적으로 사용할 수 있게 된다. 그리고, 부가적으로, 프로세서들 간의 인터페이싱이 디램 메모리 내부를 통해 제공될 경우에 할당된 공유 메모리 영역을 복수의 프로세서들이 고속으로 억세스할 수 있게 되어, 데이터 전송 및 처리속도가 개선되고 시스템 사이즈가 콤팩트하게 된다. As described above, by the
도 9는 도 4, 도 7, 및 도 8에서 나타낸 콘트롤 유닛의 구현 예를 보여주는 회로도이다. 도 9를 참조하면, 게이팅부(30a)는 복수의 논리 게이트들로 구성되어 있고 상기 제1,2 포트(60,61)를 통해 각기 인가되는 로우 어드레스 스트로브 신호(RASB_A,B)와 라이트 인에이블 신호(WEB_A,B)및 뱅크 선택 어드레스(BA_A,B)를 수신하여 도면의 하부에 보여지는 타이밍을 갖는 게이팅 신호들(PA,PB)을 생성한다. 예를 들어, 상기 게이팅 신호(PA)가 논리 로우레벨로 출력되는 경우에 상기 패쓰 결정신호(MA)는 논리 로우레벨로서 출력된다. 한편, 상기 게이팅 신호(PA)가 논리 로우레벨로 출력되는 경우에 상기 게이팅 신호(PB)는 논리 하이레벨로 유지되며, 상기 패쓰 결정신호(MB)는 논리 하이레벨로서 출력된다. 상기 게이팅부(30a)는 포트들 중 하나의 포트에서 로우 어드레스 스트로브 신호(RASB)가 먼저 들어오게 되면, 그 들어온 포트에 상기 공유 메모리 영역(11)이 어랜지되도록 한다. 만약, 동시에 로우 어드레스 스트로브 신호(RASB)가 인가될 경우는 시스템의 스펙시피케이션으로써 차단하여 우선권을 부여받은 프로세서가 상기 공유 메모리 영역(11)을 억세스할 수 있도록 하는 것이 바람직하다. FIG. 9 is a circuit diagram illustrating an implementation example of the control unit illustrated in FIGS. 4, 7, and 8. Referring to FIG. 9, the
상기 콘트롤 유닛(30)은 또한, 인버터들(30b,30c,30h, 및 30i)과 낸드 게이트들(30d,30e), 딜레이 소자들(30f,30g), 및 낸드 게이트들(30h,30i)을 포함하며, 도 9에서 보여지는 바와 같은 와이어링 구조를 갖는다. 상기 구성에 의해, 상기 패쓰 결정신호(MA)는 상기 게이팅 신호(PA)가 일정시간 지연 및 래치된 신호로서 나타나고, 상기 패쓰 결정신호(MB)는 상기 게이팅 신호(PB)가 일정시간 지연 및 래치된 신호로서 나타난다. The
도 10은 도 7 및 도 8에서 나타낸 어드레스 멀티플렉서의 예시를 보여주는 회로도이다. 도 10에서 보여지는 어드레스 멀티플렉서는 도 7 및 도 8에서 보여지는 로우 어드레스 멀티플렉서(71) 또는 컬럼 어드레스 멀티 플렉서(70) 중의 하나를 예로써 보여준다. 결국, 동일한 회로소자들을 이용하여 하나의 어드레스 멀티플렉서가 구현되고, 이는 입력되는 신호의 종류에 따라 로우 어드레스 멀티플렉서 또는 컬럼 어드레스 멀티플렉서로서 기능하게 된다. FIG. 10 is a circuit diagram illustrating an example of the address multiplexer shown in FIGS. 7 and 8. The address multiplexer shown in FIG. 10 shows one of the
컬럼 어드레스 멀티플렉서(70)는 두 포트들을 통해 두 개의 컬럼 어드레스 (A_CADD,B_CADD)를 두 입력단으로 각기 수신하고 상기 패쓰 결정신호(MA,MB)의 논리 상태에 따라 두 입력 중 하나를 선택하여 선택 컬럼 어드레스(SCADD)로서 출력하기 위해, 피형 및 엔형 모오스 트랜지스터들(P1-P4,N1-N4)로 이루어진 클럭드 씨모오스 인버터들과, 인버터들(INV1,INV2)로 구성된 인버터 래치(LA1)를 포함한다. 엔형 모오스 트랜지스터(N5)와 노아 게이트(NOR1)는 상기 인버터 래치(LA1)의 입력단과 접지 간에 방전경로를 형성하기 위해 마련된다. 또한, 인버터들(IN1,IN2)은 상기 패쓰 결정신호(MA,MB)의 논리 상태를 각기 반전하는 역할을 하기 위해 채용된다. The
도 10에서, 예를 들어, 상기 패쓰 결정신호(MA)가 논리 로우레벨로 인가되면, 제1 포트(60)를 통해 인가되는 컬럼 어드레스(A_CADD)가 피형 및 엔형 모오스 트랜지스터(P2,N1)로 구성된 인버터를 통해 반전되고 이는 인버터(INV1)에 의해 다시 인버팅되어 선택 컬럼 어드레스(SCADD)로서 출력된다. 한편, 이 경우에 상기 패쓰 결정신호(MB)는 논리 하이레벨로 인가되기 때문에, 제2 포트(61)를 통해 인가될 수 있는 컬럼 어드레스(B_CADD)는 피형 및 엔형 모오스 트랜지스터(P4,N3)로 구성된 인버터가 비활성화 상태이므로 상기 래치(LA1)의 입력단에 제공되지 못한다. 결국, 제2 포트(61)를 통해 인가될 수 있는 컬럼 어드레스(B_CADD)는 선택 컬럼 어드레스(SCADD)로서 출력되지 못한다. 한편, 도 10에서, 상기 노아 게이트(NOR1)의 출력이 하이 레벨로 되면 상기 엔형 모오스 트랜지스터(N5)가 턴온되고 상기 래치(LA1)에 래치된 논리 레벨은 로우 레벨로 초기화된다. In FIG. 10, for example, when the path determination signal MA is applied at a logic low level, the column address A_CADD applied through the
도 11은 도 4의 멀티패쓰 억세스블 DRAM(400)을 통해 플래시 메모리(300)로 데이터를 라이트 하기 위한 프로세서들의 라이트 동작 플로우 챠트이다. 11 is a flowchart of a write operation of processors for writing data to the
또한, 도 12는 도 4의 멀티패쓰 억세스블 DRAM(400)을 통해 플래시 메모리(300)로부터 데이터를 리드 하기 위한 프로세서들의 리드 동작 플로우 챠트이다. FIG. 12 is a flowchart of a read operation of processors for reading data from the
먼저, 도 11을 참조하여 플래시 메모리(300)로 제1 프로세서(100)의 데이터를 라이트 하는 경우가 첨부된 도면들을 참조로 설명될 것이다. First, a case of writing data of the
먼저, 제1 프로세서(100)는 라이트 동작 시에 플래시 메모리의 논리 어드레스만 취급할 수도 있지만, 논리 어드레스에 대응되는 물리 어드레스를 서치할 수 도 있다. 상기 제1 프로세서(100)가 플래시 메모리의 논리 어드레스만 취급할 경우에 상기 제2 프로세서(200)가 논리 어드레스에 대응되는 물리 어드레스를 서치하는 역할을 하여야 한다. First, the
도 11의 경우에는 제1 프로세서(100)가 논리 어드레스에 대응되는 물리 어드레스를 서치한 다음 라이트 코멘드를 인가한다. 우선, 도 3의 멀티 프로세서 시스템의 초기 부팅시에 플래시 메모리(300)의 논리 어드레스와 그에 대응되는 물리 어드레스에 관련된 어드레스 맵 데이터(AMD)는 상기 제2 프로세서(200)에 의해 상기 도 4의 공유 메모리 영역(11)내의 저장 테이블 영역(110)에 로딩된다. In the case of FIG. 11, the
제2 프로세서(200)가 제어 권한을 획득하기 위해서는 내부 레지스터(50)내의 세맵퍼 영역(51)와 제2 메일박스(53)를 활용할 수 있다. 제어 권한의 획득은 프로세서들의 공유자원인 공유 메모리 영역(11)을 서로 충돌 없이 사용하기 위해 필요해진다. 통상적인 디램 메모리의 초기화과정에서 2회의 오토 리프레쉬 수행 후 MRS(모드 레지스터 세트)신호가 세트되는데, 여기서는 메모리의 초기화가 완료되기 이전이므로 오토 리프레쉬가 수행되지 못한다. 오토 리프레쉬가 수행되지 못하는 것을 방지하기 위해 공유 메모리 영역(11)의 제어권한을 디폴트로 한쪽 프로세서(200)에 할당할 수 있다. 이 후 권한이 없는 다른 프로세서(100)가 상기 공유 메 모리 영역(11)을 사용하고 싶을 때에는 권한이 있는 프로세서(200)에게 권한을 요청하는 신호를 제1 메일박스(52)를 통해 보내고, 제1 프로세서(100)는 제어권한의 획득 유무를 확인하기 위해 주기적으로 상기 세맵퍼 영역(51)을 모니터링한다. 제2 프로세서(200)의 수행 작업이 완료되면 세맵퍼 영역(51)은 릴리즈된다. 따라서, 제1 프로세서(100)는 세맵퍼의 릴리즈를 확인하고 공유 자원인 공유 메모리 영역(11)에 대한 억세스 권한을 비로서 획득하게 된다. 이와 같이, 세맵퍼 영역(51)의 플래그 데이터를 확인하고 상기 제1 프로세서(100)가 공유 메모리 영역(11)에 대한 점유를 획득하는 과정은 도 11의 단계 S10에 상응된다. In order to acquire the control right, the
도 11의 단계 S10을 통해 공유 메모리 영역(11)에 대한 점유를 획득한 상기 제1 프로세서(100)는 단계 S11의 동작을 수행한다. 상기 단계 S11에서, 상기 제1 프로세서(100)는 공유 메모리 영역(11)내의 저장 테이블 영역(110)을 참조하여 라이트 데이터가 쓰여질 논리 어드레스에 대응되는 물리 어드레스를 찾는다. 예컨대 도 6에서 보여지는 바와 같은 어드레스 맵 테이블을 참조(억세스)함에 의해 상기 제1 프로세서(100)는 플래시 메모리의 논리 어드레스에 대응되는 물리 어드레스를 찾게된다. 결국, 제1 프로세서(100)는 논리 어드레스를 내어 놓고 물리 어드레스를 가져가는 셈이다. The
단계 S12에서, 상기 제1 프로세서(100)는 제1 메일박스 영역(52)에 플래시 메모리의 물리 어드레스, 라이트 하려는 데이터 사이즈, 라이트 하려는 데이터가 들어 있는 공유 메모리 영역(11)의 어드레스, 및 라이트 코멘드를 쓴다. 그리고, 상기 제1 프로세서(100)는 상기 공유 메모리 영역(11)에는 라이트 할 데이터를 써 놓는다. 단계 S13에서 상기 제1 프로세서(100)는 인터럽트(INTb)신호를 전송한다. 이에 따라, 세맵퍼 영역(51)에 "1"로 표시되어 있던 데이터는 "0"으로 바뀌어 제1 프로세서(100)가 억세스 권한을 넘긴다는 의미를 제2 프로세서(200)가 알 수 있게 된다. 상기 세맵퍼 영역(51)을 포함하는 내부 레지스터(50)의 타 영역들은 플립플롭이나 래치형태의 저장 셀을 가지고 있어 프리차아지 동작이 필요 없다. In operation S12, the
상기 세맵퍼 영역(51)을 주기적으로 체크하던 상기 제2 프로세서(200)는 상기 세맵퍼 영역(51)의 플래그 데이터를 리드하고 나서 이제부터는 억세스 권한이 자기에게 있음을 인지한다. 이는 도 11의 단계 S14 및 S15에 대응된다. The
ASIC으로 구현 가능한 상기 제2 프로세서(200)는 상기 공유 메모리 영역(11)에 대한 점유를 획득한 후, 상기 제1 메일박스 영역(52)에 쓰여진 내용을 단계 S16에서 읽는다. 그리고, 상기 공유 메모리 영역(11)에 쓰여진 라이트 데이터를 리드한 다음, 상기 제1 메일박스 영역(52)를 읽은 내용에 따라, 단계S17에서, 상기 리드된 라이트 데이터가 플래시 메모리(300)의 해당 물리 어드레스에 라이트 되도록 한다. 상기 플래시 메모리(300)의 라이트 동작은 플로팅 게이트를 갖는 메모리 셀 트랜지스터에 약 12 내지 18볼트 정도의 고전압을 인가하여 F-N 터널링 동작이 발생되도록 하는 작업이다. 그러한 플래시 메모리의 라이트 동작은 낸드 플래시 메모리 또는 노아 플래시 메모리의 당업자에게 있어서 널리 알려져 있으므로 더 이상의 설명은 약한다. The
상기 도 11의 설명에서는 상기 제1 프로세서(100)가 논리 어드레스에 대응되는 물리 어드레스를 저장 테이블 영역(110)을 서치한 후, 라이트 리퀘스트를 행하 는 것이 설명되었으나, 이에 한정됨이 없이 상기 제1 프로세서(100)는 라이트 동작 시에 플래시 메모리의 논리 어드레스만 취급할 수 있다. 이 경우에, 도 11의 단계 S11은 스킵되고, 단계 S12에서 제1 메일 박스 영역(5)에는 플래시의 논리 어드레스가 라이트된다. 따라서, 상기 제2 프로세서(200)는 상기 저장 테이블 영역(110)을 참조하여 논리 어드레스에 대응되는 물리 어드레스를 서치한다. 상기 제2 프로세서(200)가 물리 어드레스를 서치하는 경우에 상기 제2 프로세서(200)는 플래시 메모리(300)의 내부에 할당된 어드레스 맵 테이블을 직접적으로 서치할 수도 있을 것이다. In the description of FIG. 11, the
이제부터는 도 12를 참조하여 제1 프로세서(100)가 플래시 메모리(300)로부터 데이터를 리드하는 경우가 설명될 것이다. A case in which the
라이트 동작의 경우와 유사하게, 상기 제1 프로세서(100)는 리드 동작 시에 플래시 메모리의 논리 어드레스만 취급할 수도 있지만, 논리 어드레스에 대응되는 물리 어드레스를 서치할 수 도 있다. Similar to the write operation, the
도 12의 경우에는 제1 프로세서(100)가 논리 어드레스에 대응되는 물리 어드레스를 서치한 다음 리드 코멘드를 인가한다. 제1 프로세서(100)는 단계 S20에서 공유 메모리 영역(11)에 대한 억세스 권한을 획득한 후, 단계 S21의 동작을 수행한다. 상기 단계 S21에서, 상기 제1 프로세서(100)는 공유 메모리 영역(11)내의 저장 테이블 영역(110)을 참조하여 논리 어드레스에 대응되는 물리 어드레스를 찾는다. In the case of FIG. 12, the
단계 S22에서, 상기 제1 프로세서(100)는 제1 메일박스 영역(52)에 플래시 메모리의 물리 어드레스, 리드 하려는 데이터 사이즈, 리드 데이터가 들어 있게 될 공유 메모리 영역(11)의 어드레스, 및 리드 코멘드를 쓴다. 단계 S23에서 상기 제1 프로세서(100)는 인터럽트(INTb)신호를 전송한다. 이에 따라, 세맵퍼 영역(51)에 "1"로 표시되어 있던 데이터는 "0"으로 바뀌어 제1 프로세서(100)가 억세스 권한을 넘긴다는 의미를 제2 프로세서(200)가 알 수 있게 된다. In step S22, the
상기 세맵퍼 영역(51)을 주기적으로 체크하던 상기 제2 프로세서(200)는 상기 세맵퍼 영역(51)의 플래그 데이터를 리드하고 나서 이제부터는 억세스 권한이 자기에게 있음을 인지한다. 이는 도 12의 단계 S24 및 S25에 대응된다. The
ASIC으로 구현 가능한 상기 제2 프로세서(200)는 상기 공유 메모리 영역(11)에 대한 점유를 획득한 후, 상기 제1 메일박스 영역(52)에 쓰여진 내용을 단계 S26에서 읽는다. 상기 제2 프로세서(200)는 상기 제1 메일박스 영역(52)를 읽은 내용에 따라, 단계 S27에서, 플래시 메모리(300)를 억세스하여 상기 제1 프로세서(100)가 지정한 물리 어드레스에 저장된 데이터를 리드한 다음, 단계 S28에서 이를 상기 공유 메모리 영역(11)내의 지정된 어드레스에 쓴다. 이후에 단계 S29에서, 상기 제2 프로세서(200)는 제2 메일박스 영역(53)에 알림정보를 쓴 다음, INTa를 전송한다. 이에 따라서, 제1 프로세서(100)는 세맵퍼 영역(51) 및 상기 제2 메일박스 영역(53)를 확인한 다음, 상기 디램(400)내의 공유 메모리 영역(11)에 에이직(200)이 써둔 플래시 메모리(300)의 데이터를 비로서 리드하게 된다.The
상기 플래시 메모리(300)의 리드 동작은 라이트 시의 전압 보다는 저전압을 메모리 셀 트랜지스터에 인가함에 의해 선택된 메모리 셀이 온 셀 인지 오프 셀 인지를 감지하는 작업이다. 그러한 플래시 메모리의 리드 동작은 낸드 플래시 메모리 또는 노아 플래시 메모리의 당업자에게 있어서 널리 알려져 있으므로 더 이상의 설명은 약한다. The read operation of the
상기 도 12에서의 설명은 어드레스 맵 데이터(AMD)의 서칭 작업 주체가 응용 프로세서인 제1 프로세서(100)로 되어 있지만, 사안이 다른 경우에 상기 제1 프로세서(100)는 논리 어드레스를 취급하고 제2 프로세서(200)가 물리 어드레스를 서칭하는 주체가 될 수 있을 것이다. In the description of FIG. 12, the search processor of the address map data AMD is the
상기한 바와 같이, 플래시 메모리로 데이터를 라이트 하거나 플래시 메모리로부터 데이터를 리드하기 위해서는 상기 멀티 패쓰 억세스블 디램(400)의 멀티패쓰 억세스 동작이 서포팅 되어야 한다. As described above, in order to write data to or read data from the flash memory, a multipath access operation of the multipath
첨족 같지만, 상기 제1,2 프로세서(100,200) 모두에 의해서 억세스될 수 있는 공유 메모리 영역(11)의 경우를 예를 들면, 공유 메모리 영역(11)에 연결된 글로벌 입출력 라인페어(GIO,GIOB)는 상기 제1,2 프로세서들(100,200)에 각기 대응적으로 연결되는 제1,2 포트(60,61)중의 하나에 선택적으로 연결될 수 있다. 그러한 선택적 연결은 콘트롤 유닛(30)의 제어 동작에 의해 달성된다. 상기 콘트롤 유닛(30)의 패쓰 결정신호(MA,MB)는 도 10에서와 같이 로우 및 컬럼 어드레스 멀티플렉서(71,70)에도 인가된다. 상기 로우 및 컬럼 어드레스 멀티플렉서(71,70)는 상기 제1,2 포트(60,61)를 통해 각기 인가되는 로우 및 컬럼 어드레스들(A_ADD,B_ADD,A_CADD,B_CADD)중에서 하나의 로우 및 컬럼 어드레스(SADD, SCADD)를 선택하고 이를 상기 공유 메모리 영역(11)과 연결되어 있는 로우 디코더(75) 및 컬럼 디코더(74)에 각기 인가한다.For example, the global input / output line pairs GIO and GIOB connected to the shared
상기 제1 프로세서(100가 상기 공유 메모리 영역(11)을 억세스 하는 경우라고 가정하고, 그 때의 동작 모드를 리드동작이라고 가정하면, 도 8의 콘트롤 유닛(30)은 제1 프로세서(100)로부터 인가되는 외부신호들을 논리 조합하여 패쓰 결정신호(MA)를 활성화하고, 패쓰 결정신호(MB)를 비활성화한다. 로우 어드레스 멀티플렉서(71)는 제1 포트(60)를 통해 인가되는 로우(row) 어드레스(A_ADD)를 선택하고 이를 로우 디코더(75)에 인가한다. 로우 디코더(75)는 상기 제1 프로세서(100)가 억세스하기를 원하는 상기 공유 메모리 영역(11)내의 워드라인(WL)이 활성화되도록 한다. 상기 워드라인(WL)이 활성화되면 동일 워드라인에 억세스 트랜지스터의 게이트가 연결된 메모리 셀들의 데이터는 대응되는 비트라인 페어(BLi,BLBi)에 디벨롭된다. 비트라인 센스앰프(5)는 상기 디벨롭을 감지 및 증폭하여 출력하고, 이 비트라인 데이터는 컬럼 선택 신호(CSL)의 활성화에 응답하는 컬럼 선택 게이트(6)가 턴온될 때, 대응되는 로컬 입출력라인 페어(LIO,LIOB)에 전달된다. 상기 컬럼 선택 게이트(6)의 턴온과정은 다음과 같다. 상기 워드라인(WL)이 활성화되어 상기 비트라인에 메모리 셀(4)의 데이터가 하이 또는 로우 레벨의 포텐셜로서 나타난 이후에, 상기 컬럼 어드레스 멀티플렉서(70)는 제1 포트(60)의 컬럼 어드레스(A_CADD)를 선택하고 이를 컬럼 디코더(74)에 출력한다. 컬럼 디코더(74)는 결국 상기 제1 프로세서(100)가 억세스하기를 원하는 컬럼을 선택하는 컬럼 선택 신호(CSL)를 활성화한다. Assuming that the
전위레벨로써 나타나는 상기 로컬 입출력 라인 페어(LIO,LIOB)의 데이터는, 제1 멀티플렉서(7))를 구성하는 트랜지스터들(T10,T11)이 턴온될 때, 글로벌 입출 력 라인 페어(GIO,GIOB)로 전달된다. 이 경우에는 패쓰 결정신호(MA)가 활성화 상태로 출력되는 경우이므로, 상기 글로벌 입출력 라인 페어(GIO,GIOB)로 전달된 데이터는 상기 제2 멀티플렉서(40)를 통해 입출력 센스앰프 및 드라이버(22)로 전달된다. 상기 입출력 센스앰프 및 드라이버(22)에서 출력된 데이터는 멀티플렉서 및 드라이버(26)를 통해 제1 포트(60)로 전달된다. The data of the local input / output line pairs LIO and LIOB, which are represented as potential levels, are global input / output line pairs GIO and GIOB when the transistors T10 and T11 constituting the
또한, 본 실시예에서 메일 박스 영역을 통해 데이터 혹은 코멘드를 전송하는 경우에 대한 이점은 다음과 같다. 공유 메모리 영역(11)의 데이터 억세스는 공유 메모리 영역의 제어권한을 획득한 프로세서 만에 의해 허용되나, 메일박스 영역은 제어 권한과는 상관없이 언제든지 양쪽의 프로세서들 모두가 억세스 할 수 있다. 따라서, 양쪽의 프로세서들은 특정 비트를 할당하여 상대 프로세서에게 데이터 전송 혹은 코멘드 전송을 행할 수 있는 것이다. 메일 박스를 통해 데이터 전송 혹은 코멘드를 전송한다면 제어 권한을 요청하는 시간 손실 없이 메일 박스 크기 만큼의 데이터를 담아 주고 받을 수 있는 장점이 있다. In addition, in this embodiment, the advantage of the case of transmitting data or commands through the mailbox area is as follows. The data access of the shared
상기한 설명에서는 본 발명의 실시예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 메모리 내부의 레지스터 구성이나 뱅크 구성, 또는 회로 구성 및 억세스 방법을 다양하게 변형 또는 변경할 수 있음은 물론이다. In the above description, the embodiments of the present invention have been described with reference to the drawings, for example. However, it will be apparent to those skilled in the art that the present invention may be variously modified or changed within the scope of the technical idea of the present invention. . For example, in the case of different matters, various modifications or changes may be made to a register configuration, a bank configuration, a circuit configuration, and an access method in a memory without departing from the technical spirit of the present invention.
예를 들어, 플래시 메모리 대신에 PRAM이나 RRAM, MRAM 등과 같은 불휘발성 반도체 메모리가 적용될 수 있으며, 디램 내의 4개의 메모리 영역중 2개를 공유 메모리 영역으로 나머지 2개를 전용 메모리 영역으로 지정하거나, 4개의 메모리 영역 모두를 공유 메모리 영역으로 설정할 수 있을 것이다. 또한, 2개의 프로세서를 사용하는 시스템의 경우를 위주로 예를 들었으나, 3개 이상의 프로세서가 시스템에 채용되는 경우에 하나의 디램에 3개 이상의 포트를 설치하고 특정한 타임에 3개 중의 하나의 프로세서가 설정된 공유 메모리를 억세스하도록 할 수 있을 것이다. 그리고, 디램의 경우를 예를 들었으나 여기에 한정됨이 없이 스태이틱 랜덤 억세스 메모리나 불휘발성 메모리 등에서도 본 발명의 기술적 사상이 확장가능 할 수 있을 것이다. For example, nonvolatile semiconductor memory such as PRAM, RRAM, or MRAM may be applied instead of flash memory, and two of the four memory areas in the DRAM may be designated as a shared memory area, and the remaining two may be designated as a dedicated memory area. All four memory areas may be set as shared memory areas. In the case of a system using two processors, the example is mainly used. However, when three or more processors are employed in a system, three or more ports are installed in one DRAM and one of three processors is installed at a specific time. You will be able to access the configured shared memory. In addition, although the DRAM has been exemplified, the technical spirit of the present invention may be extended to a static random access memory or a nonvolatile memory, without being limited thereto.
상술한 바와 같이, 본 발명의 반도체 메모리 장치에 따르면, 플래시 메모리 등과 같은 불휘발성 반도체 메모리와 직접적으로 연결되어 있지 않은 프로세서도 반도체 메모리 장치의 내부 인터페이싱을 통해 플래시 메모리를 간접적으로 억세스 할 수 있으므로, 프로세서들이 플래시 메모리를 공유적으로 사용할 수 있는 효과를 갖는다. 따라서, 멀티 프로세서 시스템의 사이즈가 콤팩트하게 되며, 멀티 프로세서 시스템 내에서 차지하는 메모리의 코스트가 대폭적으로 줄어드는 이점이 있다. As described above, according to the semiconductor memory device of the present invention, a processor that is not directly connected to a nonvolatile semiconductor memory, such as a flash memory, can indirectly access the flash memory through the internal interfacing of the semiconductor memory device. They have the effect of sharing flash memory. Therefore, the size of the multiprocessor system is compact, and the cost of the memory occupied in the multiprocessor system is greatly reduced.
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