KR100883137B1 - Method for fabricating semiconductor device - Google Patents

Method for fabricating semiconductor device Download PDF

Info

Publication number
KR100883137B1
KR100883137B1 KR1020020085162A KR20020085162A KR100883137B1 KR 100883137 B1 KR100883137 B1 KR 100883137B1 KR 1020020085162 A KR1020020085162 A KR 1020020085162A KR 20020085162 A KR20020085162 A KR 20020085162A KR 100883137 B1 KR100883137 B1 KR 100883137B1
Authority
KR
South Korea
Prior art keywords
forming
landing plug
storage node
word line
contact
Prior art date
Application number
KR1020020085162A
Other languages
Korean (ko)
Other versions
KR20040058774A (en
Inventor
장헌용
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020085162A priority Critical patent/KR100883137B1/en
Publication of KR20040058774A publication Critical patent/KR20040058774A/en
Application granted granted Critical
Publication of KR100883137B1 publication Critical patent/KR100883137B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Abstract

본 발명은 스토리지노드콘택부 형성을 위한 식각 공정시 워드라인 어깨부가 식각손상됨에 따른 스토리지노드콘택과 워드라인간 브릿지를 방지하는데 적합한 반도체 소자의 제조 방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상에 최상부층에 하드마스크를 구비하는 워드라인패턴을 형성하는 단계; 상기 워드라인패턴 상부에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 식각하여 상기 워드라인패턴 사이에 랜딩플러그용 콘택홀을 형성하는 단계; 상기 랜딩플러그용 콘택홀에 매립되는 랜딩플러그를 형성하는 단계; 상기 랜딩플러그를 포함한 전면에 식각배리어막을 형성하는 단계; 상기 랜딩플러그용 콘택홀 형성시 이용했던 콘택마스크를 식각마스크로 상기 식각배리어막을 식각하여 상기 랜딩플러그 상부를 개방시키는 단계; 상기 개방된 랜딩플러그 상부를 포함한 상기 식각배리어막 상에 다층의 층간절연막을 형성하는 단계; 상기 다층 층간절연막을 식각하여 일측의 상기 랜딩플러그 상부를 개방시키는 스토리지노드콘택부를 형성하는 단계; 및 상기 스토리지노드콘택부에 스토리지노드콘택을 매립시키는 단계를 포함한다.The present invention provides a method of manufacturing a semiconductor device suitable for preventing the bridge between the storage node contact and the word line due to the etch damage of the word line shoulder portion during the etching process for forming the storage node contact portion, the present invention is directed to a semiconductor substrate Forming a word line pattern having a hard mask on an uppermost layer of the semiconductor device; Forming a first interlayer insulating layer on the word line pattern; Etching the first interlayer insulating layer to form a contact hole for a landing plug between the word line patterns; Forming a landing plug embedded in the landing plug contact hole; Forming an etching barrier layer on a front surface of the landing plug; Etching the etch barrier layer using the contact mask used to form the landing plug contact hole as an etch mask to open the top of the landing plug; Forming a multi-layered interlayer dielectric layer on the etch barrier layer including the open landing plugs; Forming a storage node contact portion to etch the multilayer interlayer insulating film to open an upper portion of the landing plug on one side; And embedding a storage node contact in the storage node contact portion.

캐패시터, 스토리지노드콘택, 자기정렬콘택, 브릿지, 랜딩플러그Capacitor, Storage Node Contact, Self-aligned Contact, Bridge, Landing Plug

Description

반도체 소자의 제조 방법{Method for fabricating semiconductor device} Method for manufacturing a semiconductor device {Method for fabricating semiconductor device}             

도 1은 종래 기술에 따른 반도체 소자를 도시한 구조 단면도,1 is a structural cross-sectional view showing a semiconductor device according to the prior art;

도 2a는 종래 기술에 따른 워드라인 어깨부의 식각손실을 도시한 도면, Figure 2a is a view showing an etching loss of the word line shoulder portion according to the prior art,

도 2b는 스토리지노드콘택과 워드라인간 브릿지를 나타낸 도면,2b illustrates a bridge between a storage node contact and a word line;

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 필드산화막31 semiconductor substrate 32 field oxide film

33 : 게이트산화막 34 : 워드라인33: gate oxide film 34: word line

35 : 하드마스크 36 : 워드라인 스페이서35: hard mask 36: word line spacer

37 : 소스/드레인 38 : 제1층간절연막37 source / drain 38 first interlayer insulating film

39 : 랜딩플러그 40 : 식각배리어막39: landing plug 40: etching barrier film

41 : 제2층간절연막 42 : 비트라인콘택부41: second interlayer insulating film 42: bit line contact portion

44 : 비트라인 47 : 제3층간절연막44: bit line 47: third interlayer insulating film

48 : 스토리지노드콘택부
48: storage node contact

본 발명은 반도체 제조 기술에 관한 것으로, 특히 스토리지노드콘택과 워드라인간 브릿지를 방지하기 위한 반도체소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method of manufacturing a semiconductor device for preventing a bridge between a storage node contact and a word line.

반도체 소자의 집적도가 증가함에 따라 게이트라인과 같은 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; SAC) 공정을 진행하고 있다. 한편, 통상의 자기정렬콘택 공정은 배리어 질화막(barrier nitride)을 사용하여 콘택 식각 공정의 마진을 증대시키는 방법과 랜딩플러그 콘택(Landing plug contact; LPC)을 사용하여 오버레이 마진을 증대시키는 방법을 사용하고 있다.As the degree of integration of semiconductor devices increases, the gap between conductive lines such as gate lines is narrowing, and thus, contact process margins are decreasing. In order to secure such a contact process margin, a self aligned contact (SAC) process is being performed. On the other hand, the conventional self-aligned contact process uses a method of increasing the margin of the contact etching process using a barrier nitride film and a method of increasing the overlay margin using a landing plug contact (LPC). have.

도 1은 종래 기술에 따른 반도체 소자를 도시한 구조 단면도이다.1 is a structural cross-sectional view showing a semiconductor device according to the prior art.

도 1에 도시된 바와 같이, 반도체 기판(11)에 필드산화막(12)이 형성되고, 반도체 기판(11) 및 필드산화막(12) 상에 게이트산화막(13), 워드라인(14) 및 하드마스크(15)의 순서로 적층된 워드라인 패턴이 형성되고, 워드라인 패턴의 양측벽에 워드라인스페이서(16)가 형성되며, 워드라인 패턴 사이의 반도체 기판 내에 소스/드레인(17)이 형성된다. 그리고, 반도체 기판(11) 상에 제1층간절연막(18)이 형성되고, 제1층간절연막(18)에 의해 서로 절연되는 랜딩플러그(Landing plug, 19)가 워드라인 패턴 사이의 소스/드레인(17)에 연결되어 있다. As shown in FIG. 1, a field oxide film 12 is formed on a semiconductor substrate 11, and a gate oxide film 13, a word line 14, and a hard mask are formed on the semiconductor substrate 11 and the field oxide film 12. The word line patterns stacked in the order of (15) are formed, word liner spacers 16 are formed on both side walls of the word line pattern, and source / drain 17 is formed in the semiconductor substrate between the word line patterns. In addition, a first interlayer insulating film 18 is formed on the semiconductor substrate 11, and a landing plug 19 insulated from each other by the first interlayer insulating film 18 includes a source / drain between the word line patterns. 17).                         

그리고, 워드라인 패턴 및 랜딩플러그(19) 상부를 제2층간절연막(20)이 덮고 있으며, 제2층간절연막(20)을 식각하여 일측 랜딩플러그(19)를 노출시킨 비트라인콘택홀을 통해 배리어메탈(21), 비트라인(22) 및 캡핑막(23)의 순서로 적층된 비트라인패턴이 일측 랜딩플러그(19)와 연결되고, 비트라인패턴의 양측벽에 비트라인스페이서(24)가 형성되어 있다.The second interlayer insulating layer 20 covers the word line pattern and the landing plug 19, and the second interlayer insulating layer 20 is etched to expose a barrier through the bit line contact hole exposing one landing plug 19. The bit line patterns stacked in the order of the metal 21, the bit lines 22, and the capping layer 23 are connected to the landing plugs 19 on one side, and the bit line spacers 24 are formed on both side walls of the bit line patterns. It is.

그리고, 비트라인패턴 및 제2층간절연막(20) 상부에 제3층간절연막(25)이 형성되고, 제3층간절연막(25)과 제2층간절연막(20)을 식각하여 타측 랜딩플러그(19)를 노출시키는 스토리지노드콘택홀에 스토리지노드콘택(26)이 매립되어 있다.A third interlayer insulating film 25 is formed on the bit line pattern and the second interlayer insulating film 20, and the third interlayer insulating film 25 and the second interlayer insulating film 20 are etched to form the other landing plug 19. The storage node contact 26 is buried in the storage node contact hole exposing the same.

그리고, 스토리지노드콘택(26) 상에 실린더형 하부전극(27)이 연결된다.The cylindrical lower electrode 27 is connected to the storage node contact 26.

전술한 종래 기술에서는, 스토리지노드콘택홀 개방시에 비트라인패턴의 어깨부(shoulder)까지는 직접 콘택(direct contact) 식각 공정을 하고, 비트라인 어깨부부터는 자기정렬콘택(SAC) 식각 공정을 이용하여 하부층들을 식각한다.In the above-described conventional technique, when the storage node contact hole is opened, a direct contact etching process is performed up to the shoulder of the bit line pattern, and a self alignment contact (SAC) etching process is performed from the bit line shoulder. Etch the bottom layers.

그러나, 종래 기술은 랜딩플러그 상부를 개방하기 위한 콘택식각 공정시 워드라인 어깨부가 식각되어 워드라인과 스토리지노드콘택이 브릿지되는 문제가 있다.However, the prior art has a problem that the word line shoulder portion is etched during the contact etching process to open the landing plug, so that the word line and the storage node contact are bridged.

도 2a는 종래 기술에 따른 워드라인 어깨부의 식각손실을 도시한 도면이고, 도 2b는 스토리지노드콘택과 워드라인간 브릿지를 나타낸 도면이다.FIG. 2A illustrates an etching loss of a word line shoulder in accordance with the prior art, and FIG. 2B illustrates a bridge between a storage node contact and a word line.

도 2a에 도시된 바와 같이, 워드라인 사이의 랜딩플러그(19) 상부를 개방시에도 자기정렬콘택 식각 공정을 이용하므로, 특히 과도식각이 진행되는 경우에는 취약한 워드라인 어깨부가 식각손실(X)을 입게 된다. As shown in FIG. 2A, the self-aligned contact etching process is used even when the top of the landing plug 19 between the word lines is opened. Therefore, the vulnerable word line shoulders may have an etch loss X. Will wear.                         

이와 같은 식각손실로 인해, 도 2b에 도시된 바와 같이, 후속 스토리지노드콘택과 워드라인간 브릿지가 발생하는 등 자기정렬콘택 페일(SAC fail)이 발생하는 문제가 초래된다.
As a result of this etching loss, as shown in FIG. 2B, a SAC fail occurs, such as a bridge between a subsequent storage node contact and a word line.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 스토리지노드콘택홀 형성을 위한 식각 공정시 워드라인 어깨부가 식각손상됨에 따른 스토리지노드콘택과 워드라인간 브릿지를 방지하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
The present invention has been made to solve the above problems of the prior art, a semiconductor device suitable for preventing the bridge between the storage node contact and the word line due to the etch damage of the word line shoulder portion during the etching process for forming the storage node contact hole It is an object to provide a manufacturing method.

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 최상부층에 하드마스크를 구비하는 워드라인패턴을 형성하는 단계; 상기 워드라인패턴 상부에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 식각하여 상기 워드라인패턴 사이에 랜딩플러그용 콘택홀을 형성하는 단계; 상기 랜딩플러그용 콘택홀에 매립되는 랜딩플러그를 형성하는 단계; 상기 랜딩플러그를 포함한 전면에 식각배리어막을 형성하는 단계; 상기 랜딩플러그용 콘택홀 형성시 이용했던 콘택마스크를 식각마스크로 상기 식각배리어막을 식각하여 상기 랜딩플러그 상부를 개방시키는 단계; 상기 개방된 랜딩플러그 상부를 포함한 상기 식각배리어막 상에 다층의 층간절연막을 형성하는 단계; 상기 다층 층간절연막을 식각하여 일측의 상기 랜딩플러그 상부를 개방시키는 스토리지노드콘택부를 형성하는 단계; 및 상기 스토리지노드콘택부에 스토리지노드콘택을 매립시키는 단계를 포함하는 것을 특징으로 하고, 상기 식각배리어막은 질화막을 이용하는 것을 특징으로 한다.A method of manufacturing a semiconductor device of the present invention for achieving the above object comprises the steps of forming a word line pattern having a hard mask on the top layer on a semiconductor substrate; Forming a first interlayer insulating layer on the word line pattern; Etching the first interlayer insulating layer to form a contact hole for a landing plug between the word line patterns; Forming a landing plug embedded in the landing plug contact hole; Forming an etching barrier layer on a front surface of the landing plug; Etching the etch barrier layer using the contact mask used to form the landing plug contact hole as an etch mask to open the top of the landing plug; Forming a multi-layered interlayer dielectric layer on the etch barrier layer including the open landing plugs; Forming a storage node contact portion to etch the multilayer interlayer insulating film to open an upper portion of the landing plug on one side; And embedding a storage node contact in the storage node contact portion, wherein the etch barrier film uses a nitride film.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 3a에 도시된 바와 같이, 반도체 기판(31)에 섬형 활성영역(island type active layer)을 정의하는 필드산화막(32)을 형성한 후, 반도체 기판(31) 상에 게이트산화막(33), 워드라인(34) 및 하드마스크(35)의 순서로 적층되는 워드라인패턴을 형성한다. As shown in FIG. 3A, after the field oxide layer 32 defining an island type active layer is formed in the semiconductor substrate 31, the gate oxide layer 33 and the word are formed on the semiconductor substrate 31. The word line patterns stacked in the order of the lines 34 and the hard mask 35 are formed.

다음에, 워드라인패턴의 양측벽에 접하는 워드라인스페이서(36)를 형성한 후, 이온주입을 통해 반도체 기판(31) 내에 소스/드레인(37)을 형성한다.Next, after forming the word line spacer 36 in contact with both side walls of the word line pattern, the source / drain 37 is formed in the semiconductor substrate 31 through ion implantation.

다음에, 워드라인패턴을 포함한 반도체 기판(31) 상에 제1층간절연막(38)을 형성한 후, 제1층간절연막(38)을 식각하여 랜딩플러그용 콘택홀을 형성한다. 이때, 랜딩플러그용 콘택홀은 셀영역에만 형성된다. Next, after the first interlayer insulating film 38 is formed on the semiconductor substrate 31 including the word line pattern, the first interlayer insulating film 38 is etched to form contact holes for landing plugs. In this case, the landing plug contact hole is formed only in the cell region.

다음에, 랜딩플러그용 콘택홀을 포함한 제1층간절연막(38) 상에 랜딩플러그용 도전막을 증착한 후, 워드라인패턴의 상부가 드러날때까지 화학적기계적연마 공정을 진행하여 랜딩플러그용 콘택홀에 매립되는 랜딩플러그(39)를 형성한다. Next, after depositing the landing plug conductive film on the first interlayer insulating film 38 including the landing plug contact hole, the chemical mechanical polishing process is performed until the upper portion of the word line pattern is exposed to the landing plug contact hole. A landing plug 39 is embedded.

이때, 랜딩플러그(39)는 폴리실리콘막을 이용하고, 일측 랜딩플러그(39)는 비트라인이 콘택될 것이고, 타측 랜딩플러그(39)는 스토리지노드콘택이 콘택될 것이다.In this case, the landing plug 39 uses a polysilicon layer, the one landing plug 39 may be contacted with a bit line, and the other landing plug 39 may be contacted with a storage node.

다음에, 랜딩플러그(39)를 포함한 평탄화된 구조물 상에 식각배리어막(40)을 형성한 후, 랜딩플러그용 콘택홀 형성시 이용했던 콘택마스크를 식각마스크로 식각배리어막(40)을 식각하여 모든 랜딩플러그(39) 상부를 개방시킨다.Next, after the etching barrier film 40 is formed on the planarized structure including the landing plug 39, the etching barrier film 40 is etched using the contact mask used when forming the landing plug contact hole. Open the top of all landing plugs 39.

여기서, 식각배리어막(40)은 질화막을 이용한다.Here, the etching barrier film 40 uses a nitride film.

도 3b에 도시된 바와 같이, 식각처리된 식각배리어막(40) 상에 제2층간절연막(41)을 증착한 후, 비트라인콘택홀을 형성하기 위한 비트라인콘택마스크를 식각마스크로 제2층간절연막(41)을 식각하여 일측 랜딩플러그(39) 상부를 개방시키는 비트라인콘택부(42)를 형성한다. As shown in FIG. 3B, after the second interlayer dielectric layer 41 is deposited on the etched etch barrier layer 40, the bit line contact mask for forming the bit line contact hole is formed as an etch mask. The insulating layer 41 is etched to form a bit line contact portion 42 that opens the upper side of the landing plug 39.

이때, 비트라인이 콘택될 랜딩플러그(39) 상부가 식각배리어막(40)에 의해 미리 개방되어 있으므로, 비트라인콘택부(42)는 제2층간절연막(41)만을 식각하여 형성한다.At this time, since the upper part of the landing plug 39 to which the bit line is to be contacted is previously opened by the etching barrier layer 40, the bit line contact part 42 is formed by etching only the second interlayer insulating layer 41.

도 3c에 도시된 바와 같이, 개방된 비트라인콘택부(42)내에 배리어메탈(43)을 형성하고, 배리어메탈(43) 상에 비트라인용 도전막과 캡핑막을 차례로 증착한 후 패터닝하여 비트라인(44)과 캡핑막(45)이 적층된 비트라인패턴을 형성한다. 이때, 비트라인패턴은 워드라인패턴과 교차하는 방향으로 형성된다.As shown in FIG. 3C, the barrier metal 43 is formed in the open bit line contact portion 42, the bit line conductive film and the capping film are sequentially deposited on the barrier metal 43, and then patterned. A bit line pattern in which the 44 and the capping layer 45 are stacked is formed. At this time, the bit line pattern is formed in a direction crossing the word line pattern.

다음에, 비트라인패턴의 양측벽에 접하는 비트라인스페이서(46)를 형성한다. 이때, 비트라인스페이서(45)와 캡핑막(45)은 질화막을 이용한다.Next, a bit line spacer 46 is formed in contact with both side walls of the bit line pattern. At this time, the bit liner 45 and the capping film 45 use a nitride film.

도 3d에 도시된 바와 같이, 비트라인패턴 및 비트라인스페이서(46)를 포함한 제2층간절연막(41) 상에 제3층간절연막(47)을 증착한 후, 스토리지노드콘택마스크를 이용하여 자기정렬콘택 식각 공정을 진행한다. As shown in FIG. 3D, the third interlayer dielectric layer 47 is deposited on the second interlayer dielectric layer 41 including the bit line pattern and the bit liner 46, and then self-aligned using a storage node contact mask. The contact etching process is performed.

즉, 비트라인(44)의 어깨부까지는 직접 콘택 식각을 실시하고, 비트라인(44) 어깨부부터 타측 랜딩플러그(39) 상부까지는 자기정렬콘택 식각 공정을 실시하여 타측 랜딩플러그(39) 상부를 개방시키는 스토리지노드콘택부(48)를 형성한다.That is, direct contact etching is performed to the shoulder portion of the bit line 44, and a self-aligned contact etching process is performed from the shoulder portion of the bit line 44 to the upper portion of the other landing plug 39 to thereby cover the upper portion of the other landing plug 39. The storage node contact portion 48 to be opened is formed.

이와 같은 스토리지노드콘택부(48)를 형성하기 위한 식각 공정시, 워드라인(34)의 어깨부 위에 식각배리어막(40)이 존재하므로 과도식각이 진행된다고 하더라도 워드라인(34)의 어깨부가 식각손상받는 것이 방지된다.During the etching process for forming the storage node contact portion 48, since the etching barrier layer 40 exists on the shoulder of the word line 34, the shoulder portion of the word line 34 is etched even when the excessive etching is performed. It is prevented from being damaged.

또한, 스토리지노드콘택부(48) 형성을 위한 식각 공정시 오정렬(misaling)이 발생한다고 하더라도 식각배리어막(40)이 워드라인 패턴의 상부를 덮고 있기 때문에 워드라인(34)의 어깨부의 식각손상이 방지된다.In addition, even when misalignment occurs during the etching process for forming the storage node contact portion 48, since the etching barrier layer 40 covers the upper portion of the word line pattern, the etch damage of the shoulder portion of the word line 34 may occur. Is prevented.

그리고, 식각배리어막(40)이 미리 식각되어 있으므로, 스토리지노드콘택부(48) 형성을 위한 식각 공정시 식각배리어막(40)을 식각하지 않아도 되므로 스토리지노드콘택부(48)의 개방이 용이하다.Since the etch barrier layer 40 is etched in advance, the etch barrier layer 40 does not need to be etched during the etching process for forming the storage node contact portion 48, thereby easily opening the storage node contact portion 48. .

도 3e에 도시된 바와 같이, 개방된 스토리지노드콘택부(48)에 스토리지노드콘택용 도전막을 증착한 후 화학적기계적연마하여 스토리지노드콘택(49)을 매립시킨 후, 스토리지노드콘택(49) 상에 실린더형 하부전극(50)을 형성한다. As shown in FIG. 3E, the conductive node for the storage node contact is deposited on the open storage node contact portion 48 and then buried in the storage node contact 49 by chemical mechanical polishing, and then on the storage node contact 49. The cylindrical lower electrode 50 is formed.

이때, 식각배리어막(40)에 의해 워드라인(34)의 어깨부 식각손상이 억제되었기 때문에 스토리지노드콘택(49)과 워드라인(34)간 브릿지가 발생하지 않는다.At this time, since the etch damage to the shoulder portion of the word line 34 is suppressed by the etching barrier layer 40, the bridge between the storage node contact 49 and the word line 34 does not occur.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같은 본 발명은 스토리지노드콘택과 워드라인간 브릿지를 방지하므로써 자기정렬콘택 공정의 페일을 억제하여 반도체 소자의 전기적 특성을 향상시킬 수 있는 효과가 있다.

The present invention as described above has the effect of improving the electrical characteristics of the semiconductor device by preventing the failure of the self-aligned contact process by preventing the bridge between the storage node contact and the word line.

Claims (3)

반도체 기판 상에 최상부층에 하드마스크를 구비하는 워드라인패턴을 형성하는 단계;Forming a word line pattern having a hard mask on an uppermost layer on the semiconductor substrate; 상기 워드라인패턴 상부에 제1층간절연막을 형성하는 단계;Forming a first interlayer insulating layer on the word line pattern; 상기 제1층간절연막을 식각하여 상기 워드라인패턴 사이에 랜딩플러그용 콘택홀을 형성하는 단계;Etching the first interlayer insulating layer to form a contact hole for a landing plug between the word line patterns; 상기 랜딩플러그용 콘택홀에 매립되는 랜딩플러그를 형성하는 단계;Forming a landing plug embedded in the landing plug contact hole; 상기 랜딩플러그를 포함한 전면에 식각배리어막을 형성하는 단계;Forming an etching barrier layer on a front surface of the landing plug; 상기 랜딩플러그용 콘택홀 형성시 이용했던 콘택마스크를 식각마스크로 상기 식각배리어막을 식각하여 상기 랜딩플러그 상부를 개방시키는 단계;Etching the etch barrier layer using the contact mask used to form the landing plug contact hole as an etch mask to open the top of the landing plug; 상기 개방된 랜딩플러그 상부를 포함한 상기 식각배리어막 상에 다층의 층간절연막을 형성하는 단계;Forming a multi-layered interlayer dielectric layer on the etch barrier layer including the open landing plugs; 상기 다층 층간절연막을 식각하여 일측의 상기 랜딩플러그 상부를 개방시키는 스토리지노드콘택부를 형성하는 단계; 및Forming a storage node contact portion to etch the multilayer interlayer insulating film to open an upper portion of the landing plug on one side; And 상기 스토리지노드콘택부에 스토리지노드콘택을 매립시키는 단계Embedding a storage node contact in the storage node contact unit. 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 식각배리어막은 질화막을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.The etching barrier film is a semiconductor device manufacturing method, characterized in that using the nitride film. 제1항에 있어서,The method of claim 1, 상기 다층의 층간절연막을 형성하는 단계는,Forming the multilayer interlayer insulating film, 상기 상기 식각배리어막 상에 제2층간절연막을 형성하는 단계;Forming a second interlayer dielectric layer on the etching barrier layer; 상기 제2층간절연막을 식각하여 상기 스토리지노드콘택과 연결되지 않은 타측의 상기 랜딩플러그의 표면을 개방시키는 비트라인콘택부를 형성하는 단계;Etching the second interlayer insulating layer to form a bit line contact portion for opening a surface of the landing plug on the other side not connected to the storage node contact; 상기 비트라인콘택부를 통해 상기 타측의 랜딩플러그에 연결되면서 상기 워드라인패턴과 교차하는 비트라인패턴을 형성하는 단계; 및Forming a bit line pattern connected to the other landing plug through the bit line contact unit and intersecting the word line pattern; And 상기 비트라인패턴 상에 제3층간절연막을 형성하는 단계Forming a third interlayer dielectric layer on the bit line pattern 를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device comprising a.
KR1020020085162A 2002-12-27 2002-12-27 Method for fabricating semiconductor device KR100883137B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020085162A KR100883137B1 (en) 2002-12-27 2002-12-27 Method for fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020085162A KR100883137B1 (en) 2002-12-27 2002-12-27 Method for fabricating semiconductor device

Publications (2)

Publication Number Publication Date
KR20040058774A KR20040058774A (en) 2004-07-05
KR100883137B1 true KR100883137B1 (en) 2009-02-10

Family

ID=37350846

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020085162A KR100883137B1 (en) 2002-12-27 2002-12-27 Method for fabricating semiconductor device

Country Status (1)

Country Link
KR (1) KR100883137B1 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010058796A (en) * 1999-12-30 2001-07-06 박종섭 Method for manufacturing semiconductor device
KR20020055135A (en) * 2000-12-28 2002-07-08 박종섭 Method for fabricating capacitor of semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010058796A (en) * 1999-12-30 2001-07-06 박종섭 Method for manufacturing semiconductor device
KR20020055135A (en) * 2000-12-28 2002-07-08 박종섭 Method for fabricating capacitor of semiconductor device

Also Published As

Publication number Publication date
KR20040058774A (en) 2004-07-05

Similar Documents

Publication Publication Date Title
KR101116359B1 (en) Semiconductor device with buried gate and method for manufacturing
KR101095787B1 (en) Semiconductor device and method of fabricating the same
KR100465632B1 (en) Method for forming bit line of semiconductor device
KR20020061713A (en) Semiconductor memory device having multi-layer storage node contact plug and fabrication method thereof
KR20070111179A (en) Method for forming semiconductor device
US7678689B2 (en) Method of fabricating memory device
KR100883137B1 (en) Method for fabricating semiconductor device
KR20050106865A (en) Method for forming storage-node contact in semiconductor device
KR20050013830A (en) Method for manufacturing semiconductor device
KR100906646B1 (en) Semiconductor memory device and method for manufacturing the same
KR20120103246A (en) Method for forming semiconductor device
KR100368321B1 (en) Method of manufacturing a semiconductor device
KR100464657B1 (en) Method for forming dual storage node contact plug
KR20010011639A (en) Method for forming self align type contact plug in semiconductor device
KR100546145B1 (en) Method for forming contact plug of semiconductor device
KR20040058757A (en) Method for fabricating semiconductor device
KR101061171B1 (en) Method of manufacturing semiconductor device
KR100820782B1 (en) Method for forming storage node in semiconductor device
KR100369355B1 (en) Method for fabricating highly integrated semiconductor device
KR20010058679A (en) Method for fabricating a semiconductor memory device having self-aligned contact
KR100844936B1 (en) Semicoductor device and Method for fabricating the same
KR100687862B1 (en) Method for manufacturing landing plug contact
KR20070082674A (en) Method for manufacturing of semiconductor device
KR20040059791A (en) Method of fabricating semiconductor device
KR20090022680A (en) Semiconductor device and method for fabricating the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee