KR100867123B1 - 반도체소자의 식각방법 - Google Patents

반도체소자의 식각방법 Download PDF

Info

Publication number
KR100867123B1
KR100867123B1 KR1020070033006A KR20070033006A KR100867123B1 KR 100867123 B1 KR100867123 B1 KR 100867123B1 KR 1020070033006 A KR1020070033006 A KR 1020070033006A KR 20070033006 A KR20070033006 A KR 20070033006A KR 100867123 B1 KR100867123 B1 KR 100867123B1
Authority
KR
South Korea
Prior art keywords
film
photoresist
etching
chamber
fluorine
Prior art date
Application number
KR1020070033006A
Other languages
English (en)
Other versions
KR20080090044A (ko
Inventor
성덕용
권태용
한경현
임경춘
정상민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070033006A priority Critical patent/KR100867123B1/ko
Priority to US12/078,177 priority patent/US8062538B2/en
Priority to JP2008092255A priority patent/JP4767988B2/ja
Publication of KR20080090044A publication Critical patent/KR20080090044A/ko
Application granted granted Critical
Publication of KR100867123B1 publication Critical patent/KR100867123B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004Photosensitive materials
    • G03F7/09Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/11Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers having cover layers or intermediate layers, e.g. subbing layers

Abstract

본 발명은 반도체소자의 식각방법에 관한 것으로, 특히 본 발명은 플루오르를 함유하지 않은 선구가스를 이용하여 포토레지스트 상에 보호막으로서 탄화수소막을 형성함으로써 점점 얇아지고 있는 포토레지스트에 대해서도 포토레지스트에 대한 높은 선택비를 가지는 식각 공정을 진행할 수 있어 식각 효율을 향상시킨다.
이를 위해 본 발명은 물질막 상에 포토레지스트막이 형성된 반도체 기판을 챔버에 넣고, 챔버에 플루오르를 함유하지 않는 선구가스를 주입하여 상기 포토레지스트막 상에 탄화수소막을 형성하고, 챔버에 식각가스를 주입하여 식각대상물질을 식각하는 것을 특징으로 한다.

Description

반도체소자의 식각방법{ETCHING METHOD FOR SEMICONDUCTOR DEVICE}
도 1은 본 발명이 적용되는 플라스마 식각장치의 대략적인 구성도이다.
도 2 내지 도 4는 본 발명의 실시예에 따른 반도체 소자의 식각 방법을 설명하기 위한 단면도들이다.
도 5는 선구가스와 그로 인해 생성되는 보호막의 종류를 나타낸 표이다.
*도면의 주요 기능에 대한 부호의 설명*
10 : 챔버 11 : 가스유입구
12 : 가스배출구 13 : 상부 전극
14 : 하부 전극 20 : 제 1 매칭네트워크
21 : 제 2 매칭네트워크 30 : 제 1 고주파전원
31 : 제 2 고주파전원 40 : 스위칭부
50 : 제어부 60 : 반도체 기판
70 : 물질막 80 : 포토레지스트막
90 : 보호막
본 발명은 반도체소자의 식각방법에 관한 것으로, 더욱 상세하게는 웨이퍼 등의 반도체 소자의 식각 공정에서 포토레지스트(Photoresist)의 선택비를 향상시킬 수 있는 반도체소자의 식각방법에 관한 것이다.
일반적으로, 반도체 소자의 소자 치수(device dimension)가 점점 작아지고 있으며, 이에 따라 미세 구조를 패터닝(patterning)하기 위해서 포토레지스트는 점점 더 얇아지는 추세이다.
이에 따라 얇은 포토레지스트에 대해서도 높은 선택비를 낼 수 있는 공정이 필요하다.
미국 공개특허공보 US2002/0102500에는 식각 공정 전에 포토레지스트 위에 보호막을 증착시키는 스텝을 추가하여 플루오르메틸(CH3F), 옥타플루오르사이클로부탄(C4F8) 등의 CxHy계 식각가스를 이용하여 플루오르화 탄소 보호막(Fluorinated Carbon Protecting Layer)을 형성하는 기술이 개시되어 있다.
좀더 자세히 살펴보면, 웨이퍼 상에는 산화규소(SiO2) 등의 물질막이 형성되어 있고, 이 물질막 상에는 포토레지스트막이 코딩 현상되어 있다. 이때, 물질막은 식각 공정에서 식각이 된다.
포토레지스트 선택비(PR selectivity)가 높을수록 좋은 식각 공정이라고 볼 수 있다. 이때, 포토레지스트 선택비는 식각대상물질의 식각률을 식각대상물질이 아닌 포토레지스터의 식각률로 나눈 값이다.
종래에는 식각챔버로 들어온 웨이퍼를 바로 식각해 버리지 않고 포토레지스 트 상에 포토레지스터 보호를 위한 플루오르 탄소 보호막(30)을 추가하는 스텝을 먼저 진행하여 포토레지스트의 탑(top) 및 측벽(sidewall)을 추가적으로 보호한 후에 식각 공정을 진행한다.
하지만, 종래에는 플루오르가 첨가됨으로써 플루오르 탄소 보호막의 다공성(porousity)가 높아져 보호강도가 약화되고 플루오르의 식각 효과(etching effect)로 인해서 플루오르 탄소 보호막의 식각 저항(etch resistance)이 감소하여 플루오르 탄소 보호막과 포토레지스트간의 결합강도가 상대적으로 약해진다.
이로 인해, 얇은 포토레지스트에 대해서는 포토레지스트 선택비를 높이는 데 한계가 있어 식각 효율이 향상시키기 어려운 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 얇은 포토레지스트에 대해서도 포토레지스트 선택비를 높여 식각 효율을 향상시킬 수 있는 반도체 소자의 식각방법을 제공하는 것이다.
전술한 목적을 달성하기 위한 본 발명의 반도체소자의 식각방법은 물질막 상에 포토레지스트막이 형성된 반도체 기판을 챔버에 넣는 단계와, 상기 챔버에 플루오르를 함유하지 않는 선구가스를 주입하여 상기 포토레지스트막 상에 탄화수소막을 형성하는 단계와, 상기 챔버에 식각가스를 주입하여 식각대상물질을 식각하는 단계를 포함하는 것을 특징으로 한다.
상기 플루오르를 함유하지 않는 선구가스는 메탄(CH4)인 것을 특징으로 한다.
상기 메탄에 의해 상기 포토레지스트에 탄소-탄소 1중 결합의 탄화수소막이 형성되는 것을 특징으로 한다.
상기 플루오르를 함유하지 않는 선구가스는 부탄(C4H10)인 것을 특징으로 한다.
상기 부탄에 의해 상기 포토레지스트에 탄소-탄소 1중 결합의 탄화수소막이 형성되는 것을 특징으로 한다.
상기 플루오르를 함유하지 않는 선구가스는 인산트리부틸((C4H9O)3P=O)인 것을 특징으로 한다.
상기 인산트리부틸에 의해 상기 포토레지스트에 탄소-탄소 1중 결합의 인(P)을 함유한 탄화수소막이 형성되는 것을 특징으로 한다.
상기 플루오르를 함유하지 않는 선구가스는 크레졸(CH3-C6H4-OH)인 것을 특징으로 한다.
상기 크레졸에 의해 상기 포토레지스트에 탄소-탄소 2중 결합의 탄화수소막이 형성되는 것을 특징으로 한다.
상기 플루오르를 함유하지 않는 선구가스는 인산트리크레실((CH3-C6H4O)3P=O)인 것을 특징으로 한다.
상기 인산트리크레실에 의해 상기 포토레지스트에 탄소-탄소 2중 결합의 인(P)을 함유한 탄화수소막이 형성되는 것을 특징으로 한다.
상기 탄화수소막을 형성하기 위해서 상기 챔버 내에, 30~200[mT] 범위의 압력, 50~100[SCCM] 범위의 선구가스, 50~500[W] 범위의 소스전력, 0~50[W] 범위의 바이어스전력을 제공하는 것을 특징으로 한다.
상기 포토레지스트막의 탑에 50~100nm, 측벽에 10~20nm 두께의 탄화수소막을 형성하는 것을 특징으로 한다.
이하에서는 본 발명의 바람직한 실시예를 본 도면을 참조하여 상세하게 설명하도록 한다.
도 1은 본 발명이 적용되는 플라스마 식각장치의 대략적인 구성도이다. 도 1에 도시된 바와 같이, 본 발명이 적용되는 플라스마 식각장치는 소정의 용적을 가지며 가스유입구(11)와 가스배출구(12)가 형성된 챔버(10)를 구비한다. 이 챔버(10)는 접지되어 있다. 후술하는 선구가스(Precursor gas)와 식각가스는 가스유입구(11)를 통해 챔버(10) 내부로 유입되며, 챔버(10) 내의 가스는 가스배출구(12)를 통해 외부로 배출된다.
이 챔버(10) 내에는 상부 전극(13)과 하부 전극(14)이 대향 배치되어 있다. 상부 전극(13)과 하부 전극(14)은 각각 도전성 재료로 이루어지며 평판 형상이다. 하부 전극(14)은 웨이퍼(W)를 고정하는 역할을 겸한다. 이때, 웨이퍼(W)의 식각 대상 막질구조는 여러 막질이 서로 다른 식각 특성을 갖는 다층 구조가 바람직하며, 식각 대상 막질 층 중 적어도 2개의 막질 층은 최적 식각을 위한 이온밀도와 이온에너지 중 적어도 하나가 서로 다른 것이 바람직하다.
상부 전극(13)과 하부 전극(14)은 각각 매칭네트워크(20,21)를 통해 고주파전원(30 내지 33)과 접속되어 있다. 상부 전극(13)에는 제 1 고주파전원(30)이 제 1 매칭네트워크(20)를 통해 접속되고, 하부 전극(14)에는 제 2 고주파전원(31)이 제 2 매칭네트워크(21)를 통해 접속된다. 예를 들어, 제 1 고주파전원(30)은 상부 전극(13)에 주파수 100MHz의 제 1 고주파전력(소스전력)을 인가하고, 제 2 고주파전원(31)은 하부 전극(14)에 제 1 고주파 전력보다 낮은 주파수 2MHz의 제 2 고주파 전력(바이어스전력)을 인가한다. 참고로, 주파수는 플라즈마의 이온밀도와 비례관계에 있고, 이온에너지와 반비례에 관계에 있기 때문에 주파수를 높을수록 챔버(10) 내의 플라스마 이온밀도는 증가하고 이온에너지는 감소한다. 반대로, 주파수가 낮을수록 챔버(10) 내의 플라즈마 이온밀도는 감소하고 이온에너지를 증가한다. 따라서, 상부 전극(13)에 상대적으로 높은 주파수를 인가함으로써 플라즈마의 이온밀도를 높일 수 있으며, 하부 전극(14)에 상대적으로 낮은 주파수를 인가함으로써 챔버(10) 내의 이온에너지를 높일 수 있다.
제 1 매칭네트워크(20)는 제 1 고주파전원(30)의 임피던스와 챔버(10) 내의 플라즈마의 임피던스사이의 임피던스를 매칭시키는 역할을 한다. 제 1 매칭네트워크(20)는 제 1 고주파전원(30)과 고주파케이블에 의해 접속되어 있다.
제 2 매칭네트워크(21)는 제 1 매칭네트워크(20)와 마찬가지로, 제 2 고주파전원(31)의 임피던스와 챔버(10) 내의 플라즈마의 임피던스사이의 임피던스를 매칭시키는 역할을 한다. 제 2 매칭네트워크(21)는 제 2 고주파전원(31)과 고주파케이블에 의해 접속되어 있다.
또한, 제 1 고주파전원(30)과 제 2 고주파전원(31)은 스위칭부(40)와 신호케이블에 의해 각각 접속되어 있다.
스위칭부(40)는 제 1 고주파전원과 제 2 고주파전원(31)을 개별적으로 온 또는 오프시켜 상부 전극(13)과 하부 전극(14)에 고주파 전력을 인가한다. 이로 인해, 결과적으로 챔버(10) 내의 이온밀도와 이온에너지가 조절되게 된다.
제어부(50)는 플라즈마 식각 공정의 각 스텝별로 스위칭부(40)를 통해 제 1 고주파 전력(RF1)과 제 2 고주파 전력(RF2) 중 적어도 어느 하나의 고주파 전력을 상부 전극(13) 혹은 하부 전극(14)에 인가되도록 제어한다.
도 2 내지 도 4는 본 발명의 실시예에 따른 반도체 소자의 식각방법을 설명하기 위한 단면도들이다.
도 2 내지 도 4를 살펴보면, 먼저 산화규소 등의 물질막(70) 상에 포토레지스트막(80)이 형성된 도 2와 같은 반도체 기판(60)을 챔버 내에 넣는다.
이어서, 챔버 내에 선구가스(Precursor gas)를 주입하여 포토레지스트막(80) 상에 포토레지스트 선택비를 높일 수 있는 보호막(90)을 도 3과 같이 형성한다. 이 보호막(90)은 물질막(70)에 대한 식각시 포토레지스트막(80)의 식각 내성 약화를 완화하는 것은 물론 포토레지스트막(80)와 물질막(70)간의 결합 강도를 높이기 위한 목적으로 형성된다.
보호막(90)으로는 플루오르 탄소 보호막이 아닌 포토레지스트막(80)과 같은 성질인 탄화수소막이나 인(P)을 함유한 탄화수소막이 사용된다. 이를 위해 선구가스로는 플루오르를 함유하지 않은 탄화수소 가스를 사용한다. 상술한 바와 같이, 종래에는 포토레지스트 선택비를 높이기 위해서 식각공정에 쓰이는 플루오르메틸(CH3F), 옥타플루오르사이클로부탄(C4F8) 등의 고반응성의 할로겐원소인 플루오르를 함유한 식각가스를 사용하여 보호막(90)을 형성시키기 때문에 보호막(90)은 플루오르 함유를 피할 수 없게 되고 이로써 보호막(90)의 다공성이 높아지고, 플루오르의 식각 효과로 인해서 보호막(90)의 식각 저항이 감소하게 된다. 따라서, 본 발명에서는 플루오르를 함유하지 않는 탄화수소를 이용하여 포토레지스트막(80)의 보호막(90)으로서 탄화수소막을 형성한다. 또한, 인(P)을 함유한 탄화수소막을 형성할 수도 있는데, 이러한 경우 포토레지스트막(80)와 물질막(70)간의 결합 강도를 더욱 높일 수 있다.
도 5에 도시된 바와 같이, 선구가스로는 메탄(CH4), 부탄(C4H10), 인산트리부틸((C4H9O)3P=O), 크레졸(CH3-C6H4-OH), 인산트리크레실((CH3-C6H4O)3P=O) 등이 사용된다.
선구가스로 사용되는 메탄(CH4)은 기체상태이고, 부탄(C4H10), 인산트리부틸((C4H9O)3P=O), 크레졸(CH3-C6H4-OH) 및 인산트리크레실((CH3-C6H4O)3P=O)는 액체상태이다. 따라서, 선구가스로 부탄(C4H10), 인산트리부틸((C4H9O)3P=O), 크레졸(CH3-C6H4-OH) 및 인산트리크레실((CH3-C6H4O)3P=O) 등의 액체상태의 가스가 사용되는 경우에는 액체를 기체화하는 장치를 이용하여 기체화한 후 챔버(10)에 주입한다.
보호막(90)은 선구가스의 종류에 따라 그 막질의 원소 구성 및 원소간 결합 성질이 달라진다.
선구가스로 메탄(CH4)과 부탄(C4H10)이 사용되는 경우, 포토레지스트막(80)에 탄소-탄소 1중 결합의 탄화수소막이 형성된다.
또한, 선구가스로 인산트리부틸((C4H9O)3P=O)이 사용되는 경우, 포토레지스트막(80)에 탄소-탄소 1중 결합의 인(P)을 함유한 탄화수소막이 형성된다.
또한, 선구가스로 크레졸(CH3-C6H4-OH)이 사용되는 경우, 포토레지스트막(80)에 탄소-탄소 2중 결합의 탄화수소막이 형성된다.
또한, 선구가스로 인산트리크레실((CH3-C6H4O)3P=O)이 사용되는 경우, 포토레지스트막(80)에 탄소-탄소 2중 결합의 탄화수소막이 형성된다.
본 발명에서는 선구가스의 종류를 선택적으로 택하여 탄소수소막의 탄소-탄소 1중 결합 또는 탄소-탄소 이중 결합을 적용함으로써 보호막(90)의 식각 저항을 극대화할 수 있다. 더 나아가서 인을 함유한 선구가스를 사용하여 탄소와 산소(oxygen)에 대한 결합(binder) 역할을 하는 인을 함유한 탄화수소막(Phosphorous contained hydrocarbon mask)을 형성함으로써 식각 저항을 보다 증가시켜 전체적으로 포토레지스트 선택비를 더욱 향상시킬 수 있다.
또한, 상기한 보호막(90)을 형성함으로써 포토레지스트막(80)의 식각 저항이 낮음으로 인해 다른 설비에서 포토레지스터막(80) 하부에 비결정성탄소막(Amorphous Carbon Layer)이나 다이아몬드상 탄소막(Diamond-Like Carbon Layer)을 추가 형성하는 과정을 생략할 수 있어 전체적인 식각 공정속도를 높일 수 있다.
상기한 보호막(90)은 20~100nm 두께 수준으로, 포토레지스트막(80)의 탑(top)에 50~100nm 두께로, 포토레지스트막(80)의 측벽에 10~20nm의 두께로 형성한다.
상기한 보호막(90) 형성을 위해 챔버 내의 조건은 예를 들면, 30~200[mT] 범위의 압력, 50~100[SCCM] 범위의 선구가스, 50~500[W] 범위의 소스전력, 0~50[W] 범위의 바이어스전력이다. 이때, 포토레지스트막(80)의 손상을 최소화하기위해서 바이어스전력 인가없이 소스전력만을 인가할 수 있다.
한편, 도 4와 같은 콘택홀(100)을 형성을 위해 챔버(10) 내에 식각가스를 주입하여 보호막(90), 포토레지스트막(80) 및 물질막(70)을 식각함으로써 식각 공정을 완료한다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따르면, 플루오르를 함유하지 않은 선구가스를 이용하여 포토레지스트막 상에 보호막으로서 탄화수소막이나 인을 함유한 탄화수소막을 형성함으로써 점점 얇아지고 있는 포토레지스트에 대해서도 포토레지스트에 대한 높은 선택비를 가지는 식각 공정을 진행할 수 있어 식각 효율을 향상시킬 수 있는 효과가 있다.
또한, 본 발명에 따르면, 포토레지스트막의 식각 저항이 낮음으로 인해 다른 설비에서 포토레지스터막 하부에 비결정성탄소막이나 다이아몬드상 탄소막을 추가 형성하는 과정을 생략할 수 있어 전체적인 식각 공정속도를 높일 수 있는 효과가 있다.

Claims (13)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 물질막 상에 포토레지스트막이 형성된 반도체 기판을 챔버에 넣는 단계와,
    상기 챔버에 플루오르를 함유하지 않는 선구가스를 주입하여 상기 포토레지스트막 상에 탄화수소막을 형성하는 단계와,
    상기 챔버에 식각가스를 주입하여 식각대상물질을 식각하는 단계를 포함하되,
    상기 플루오르를 함유하지 않는 선구가스는 부탄(C4H10)인 것을 특징으로 하는 반도체 소자의 식각방법.
  5. 제4항에 있어서, 상기 부탄에 의해 상기 포토레지스트에 탄소-탄소 1중 결합의 탄화수소막이 형성되는 것을 특징으로 하는 반도체 소자의 식각방법.
  6. 물질막 상에 포토레지스트막이 형성된 반도체 기판을 챔버에 넣는 단계와,
    상기 챔버에 플루오르를 함유하지 않는 선구가스를 주입하여 상기 포토레지스트막 상에 탄화수소막을 형성하는 단계와,
    상기 챔버에 식각가스를 주입하여 식각대상물질을 식각하는 단계를 포함하되,
    상기 플루오르를 함유하지 않는 선구가스는 인산트리부틸((C4H9O)3P=O)인 것을 특징으로 하는 반도체 소자의 식각방법.
  7. 제6항에 있어서, 상기 인산트리부틸에 의해 상기 포토레지스트에 탄소-탄소 1중 결합의 인(P)을 함유한 탄화수소막이 형성되는 것을 특징으로 하는 반도체 소자의 식각방법.
  8. 물질막 상에 포토레지스트막이 형성된 반도체 기판을 챔버에 넣는 단계와,
    상기 챔버에 플루오르를 함유하지 않는 선구가스를 주입하여 상기 포토레지스트막 상에 탄화수소막을 형성하는 단계와,
    상기 챔버에 식각가스를 주입하여 식각대상물질을 식각하는 단계를 포함하되,
    상기 플루오르를 함유하지 않는 선구가스는 크레졸(CH3-C6H4-OH)인 것을 특징으로 하는 반도체 소자의 식각방법.
  9. 제8항에 있어서, 상기 크레졸에 의해 상기 포토레지스트에 탄소-탄소 2중 결합의 탄화수소막이 형성되는 것을 특징으로 하는 반도체 소자의 식각방법.
  10. 물질막 상에 포토레지스트막이 형성된 반도체 기판을 챔버에 넣는 단계와,
    상기 챔버에 플루오르를 함유하지 않는 선구가스를 주입하여 상기 포토레지스트막 상에 탄화수소막을 형성하는 단계와,
    상기 챔버에 식각가스를 주입하여 식각대상물질을 식각하는 단계를 포함하되,
    상기 플루오르를 함유하지 않는 선구가스는 인산트리크레실((CH3-C6H4O)3P=O)인 것을 특징으로 하는 반도체 소자의 식각방법.
  11. 제10항에 있어서, 상기 인산트리크레실에 의해 상기 포토레지스트에 탄소-탄소 2중 결합의 인(P)을 함유한 탄화수소막이 형성되는 것을 특징으로 하는 반도체 소자의 식각방법.
  12. 삭제
  13. 삭제
KR1020070033006A 2007-04-03 2007-04-03 반도체소자의 식각방법 KR100867123B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070033006A KR100867123B1 (ko) 2007-04-03 2007-04-03 반도체소자의 식각방법
US12/078,177 US8062538B2 (en) 2007-04-03 2008-03-27 Etching apparatus and method for semiconductor device
JP2008092255A JP4767988B2 (ja) 2007-04-03 2008-03-31 半導体素子のエッチング装置及び方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070033006A KR100867123B1 (ko) 2007-04-03 2007-04-03 반도체소자의 식각방법

Publications (2)

Publication Number Publication Date
KR20080090044A KR20080090044A (ko) 2008-10-08
KR100867123B1 true KR100867123B1 (ko) 2008-11-06

Family

ID=39827326

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070033006A KR100867123B1 (ko) 2007-04-03 2007-04-03 반도체소자의 식각방법

Country Status (3)

Country Link
US (1) US8062538B2 (ko)
JP (1) JP4767988B2 (ko)
KR (1) KR100867123B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101053539B1 (ko) * 2009-12-24 2011-08-03 주식회사 하이닉스반도체 출력 드라이버를 구비한 데이터 출력 회로
JP5550196B2 (ja) * 2010-06-16 2014-07-16 株式会社アルバック 基板エッチング方法およびサファイア基板の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11293481A (ja) * 1998-04-14 1999-10-26 Toshiba Corp 薄膜処理方法及びその装置
JP2002139849A (ja) * 2000-09-21 2002-05-17 Trw Inc 半導体および超伝導体フィルムのエッチングにおけるフォトレジストをプラズマ硬化する方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3115715B2 (ja) 1992-11-12 2000-12-11 三菱電機株式会社 高誘電率を有する多元系酸化物膜のエッチング方法、高融点金属含有膜のエッチング方法および薄膜キャパシタ素子の製造方法
JP3472196B2 (ja) * 1999-06-01 2003-12-02 キヤノン株式会社 エッチング方法及びそれを用いた半導体装置の製造方法
US20020102500A1 (en) 2001-01-31 2002-08-01 Lian-Fa Hung Method for raising etching selectivity of oxide to photoresist
US7169695B2 (en) * 2002-10-11 2007-01-30 Lam Research Corporation Method for forming a dual damascene structure
JP4651956B2 (ja) * 2004-03-03 2011-03-16 株式会社アルバック 層間絶縁膜のドライエッチング方法
US7407893B2 (en) * 2004-03-05 2008-08-05 Applied Materials, Inc. Liquid precursors for the CVD deposition of amorphous carbon films
JP4946138B2 (ja) 2006-03-31 2012-06-06 東京エレクトロン株式会社 エッチング方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11293481A (ja) * 1998-04-14 1999-10-26 Toshiba Corp 薄膜処理方法及びその装置
JP2002139849A (ja) * 2000-09-21 2002-05-17 Trw Inc 半導体および超伝導体フィルムのエッチングにおけるフォトレジストをプラズマ硬化する方法

Also Published As

Publication number Publication date
US20080248650A1 (en) 2008-10-09
KR20080090044A (ko) 2008-10-08
JP2008258624A (ja) 2008-10-23
US8062538B2 (en) 2011-11-22
JP4767988B2 (ja) 2011-09-07

Similar Documents

Publication Publication Date Title
US6284149B1 (en) High-density plasma etching of carbon-based low-k materials in a integrated circuit
KR100778260B1 (ko) 수소로 포토레지스트를 포스트 에칭 박리하기 위한 프로세스
KR100880131B1 (ko) 유기질 저유전율 재료의 에칭 방법
US5811357A (en) Process of etching an oxide layer
US8138096B2 (en) Plasma etching method
JP4715207B2 (ja) 半導体装置の製造方法及び成膜システム
US20070082483A1 (en) Method of etching carbon-containing layer and method of fabricating semiconductor device
JP2010056579A (ja) 半導体装置の製造方法及び成膜システム
JP2001223207A (ja) エッチングポリマーを利用した半導体素子の製造方法及び半導体素子
KR20010076361A (ko) 기질상에 필름을 형성하는 방법 및 장치
KR20030093204A (ko) 유기질 유전체 에칭 중 탄화수소 첨가를 통한마이크로마스킹 제거
KR20030025174A (ko) N₂플라즈마기체 및 n₂/h₂플라즈마기체의 두 단계에싱과정을 포함한 반도체장치 제조방법
CN108780749B (zh) 等离子体蚀刻方法
TW200524051A (en) Minimizing the loss of barrier materials during photoresist stripping
KR100867123B1 (ko) 반도체소자의 식각방법
US6787475B2 (en) Flash step preparatory to dielectric etch
JP2007273873A (ja) 半導体装置及び半導体装置の製造方法
US7300881B2 (en) Plasma etching method
KR100677998B1 (ko) 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법
US7387743B2 (en) Etching method and apparatus, computer program and computer readable storage medium
US6828250B1 (en) Process for etching vias in organosilicate glass materials without causing RIE lag
US6746970B2 (en) Method of forming a fluorocarbon polymer film on a substrate using a passivation layer
KR101068062B1 (ko) 도핑된 실리콘 카바이드에 대해 오르가노실리케이트유리를 선택적으로 에칭하는 방법
JPH10177992A (ja) 微細コンタクトホールのテーパエッチング方法
JPH04170027A (ja) ドライエッチング方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120925

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20151001

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160930

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20181030

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20191030

Year of fee payment: 12