KR100856068B1 - Semiconductor memory device - Google Patents

Semiconductor memory device Download PDF

Info

Publication number
KR100856068B1
KR100856068B1 KR1020060134349A KR20060134349A KR100856068B1 KR 100856068 B1 KR100856068 B1 KR 100856068B1 KR 1020060134349 A KR1020060134349 A KR 1020060134349A KR 20060134349 A KR20060134349 A KR 20060134349A KR 100856068 B1 KR100856068 B1 KR 100856068B1
Authority
KR
South Korea
Prior art keywords
data
output
read
bank
semiconductor memory
Prior art date
Application number
KR1020060134349A
Other languages
Korean (ko)
Other versions
KR20080060373A (en
Inventor
송우석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060134349A priority Critical patent/KR100856068B1/en
Publication of KR20080060373A publication Critical patent/KR20080060373A/en
Application granted granted Critical
Publication of KR100856068B1 publication Critical patent/KR100856068B1/en

Links

Images

Abstract

본 발명은 데이터 입/출력 대역폭을 선택할 수 없고 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 없는 데이터 입/출력 대역폭으로 고정된 반도체 메모리 소자에서, 모든 뱅크를 병렬적으로 테스트(Parallel Test)할 때, 테스트에 소요되는 시간을 감소시킬 수 있는 반도체 메모리 소자의 로컬 라인 증폭회로에 관한 것으로서, 제1 및 제2 메모리 영역 선택신호에 의해 구분되는 제1 및 제2 메모리 영역을 구비하는 뱅크과, 상기 뱅크의 제1 메모리 영역의 로컬 입/출력 라인 쌍의 데이터를 감지증폭하기 위한 제1 감지증폭수단과, 상기 뱅크의 제2 메모리 영역의 로컬 입/출력 라인 쌍의 데이터를 감지증폭하기 위한 제2 감지증폭수단과, 제1 및 제2 메모리 영역 선택신호 및 테스트 모드 신호에 응답하여, 노멀 리드 동작시에는 상기 제1 또는 제2 감지증폭수단 The present invention can select the data I / O bandwidth, not in the respective banks a full read / write (Full Read / Write) of a semiconductor memory fixed to the data input / output bandwidth that can not be element, tests all banks in parallel ( when Parallel test), provided with a related to a local line amplifier circuit of a semiconductor memory device capable of reducing the time required for the test, the first and second first and second memory areas, separated by a selected memory domain signal baengkeugwa, the first memory location the local I / O line first sense amplifying means for amplifying detection data of the pair, and a second local input / output line pair of the data to the sense amplifier of the memory area of ​​the bank of the bank that a second sense amplifier means, and first and second memory areas in response to a selection signal and a test mode signal, when the normal read operation, the first or the second sense amplifier means for 출력신호를 리드 데이터로서 선택적으로 출력하고, 병렬테스트 리드 동작시에는 상기 제1 및 제2 감지증폭수단의 출력신호를 합병하여 리드 데이터로서 출력하기 위한 제어수단, 및 상기 제어수단으로부터 출력된 리드 데이터를 감지증폭하여 글로벌 입/출력 라인으로 구동하기 위한 제3 감지증폭수단을 구비하는 반도체 메모리 소자를 제공한다. The read data output signal from the city, and selectively outputting, the parallel test read operation, the first and second sensing control means for merging the output signal of the amplifying means to output as the read data, and the control means as the read data a sense amplifier to provide a semiconductor memory device having a third sense amplifier means for driving the global I / O line.
로컬 라인 증폭회로, 로컬 입/출력 라인, 글로벌 입/출력 라인 Local line amplifying circuit, a local I / O lines and global I / O lines

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE} The semiconductor memory device {SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래의 기술에 따른 반도체 메모리 소자의 로컬 라인 증폭회로를 상세히 도시한 회로도. 1 is a local line amplifier circuit of a semiconductor memory device according to the related art shown in detail in the circuit diagram.

도 2은 본 발명의 실시예에 따른 반도체 메모리 소자의 로컬 라인 증폭회로를 상세히 도시한 회로도. Figure 2 is a local line amplifier circuit of the semiconductor memory device according to an embodiment of the invention shown in detail in the circuit diagram.

도 3은 도 2에서 도시된 본 발명의 실시예에 따른 로컬 라인 증폭회로의 구성요소 중 제어부를 상세히 도시한 회로도이다. 3 is a circuit diagram of the local line configuration of a control unit shown in detail elements of the amplifier circuit according to an embodiment of the present invention shown in FIG.

도 4a는 반도체 메모리 소자의 셀 라인에 저장하는 데이터(D1In, /D1In)의 파형을 도시한 타이밍 다이어그램. Figure 4a to data stored in the cell line of a semiconductor memory device (D1In, / D1In) timing diagram showing a waveform of.

도 4b는 본 발명의 실시예에 따른 로컬 라인 증폭회로에서 출력되는 리드 데이터 파형의 일 예를 도시한 타이밍 다이어그램. Figure 4b is a timing chart showing an example of the read waveform data outputted from the local line amplifier circuit according to an embodiment of the invention the diagram.

도 4c는 본 발명의 실시예에 따른 로컬 라인 증폭회로에서 출력되는 리드 데이터 파형의 일 예를 도시한 타이밍 다이어그램. Figure 4c is a timing chart showing an example of the read waveform data outputted from the local line amplifier circuit according to an embodiment of the invention the diagram.

* 도면의 주요부분에 대해 부호의 설명 * Description of marks for a main part of the figure

10, 20 : 로컬 라인 증폭회로 11, 21 : 제1 감지증폭부 10,20: local line amplifier circuit 11, 21: first sense amplifier section

12, 22 : 제2 감지증폭부 23 : 제어부 12, 22: a second sense amplifier section 23: control section

24 : 제3 감지증폭부 24: the third sense amplifier section

본 발명은 반도체 메모리 소자의 로컬 라인 증폭회로에 관한 것으로, 데이터 입/출력 대역폭을 선택할 수 없고 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 없는 데이터 입/출력 대역폭으로 고정된 반도체 메모리 소자에서, 모든 뱅크를 병렬적으로 테스트(Parallel Test)할 때, 테스트에 소요되는 시간을 감소시킬 수 있는 반도체 메모리 소자의 로컬 라인 증폭회로에 관한 것이다. The present invention relates to a local line amplifier circuit in a semiconductor memory device, the data input / output bandwidth can not select a fixed semiconductor for each bank as a full read / write (Full Read / Write) is not the data input / output to the bandwidth in the memory device, when the parallel test (parallel test) all banks, to a local line amplifier circuit of a semiconductor memory device capable of reducing the time required for the test.

일반적으로 반도체 메모리 소자, 특히 디램(DRAM)에서 복수의 셀(CELL)에 저장된 데이터(DATA)를 리드(Read)하는 리드 경로(Read Path)는 다음과 같다. Generally, the path that leads to a semiconductor memory device, in particular dynamic random access memory (DRAM) read (Read) of data (DATA) stored in the plurality of cells (CELL) in the (Read Path) is as follows.

워드 라인(Word Line : WL)과 비트 라인(Bit Line : BL)에 의해 리드(Read) 하고자하는 셀(CELL)을 선택하고, 선택된 셀(CELL)의 데이터(DATA)는 비트 라인 센스앰프(Bit Line Sens Amp : BLSA)에 의해 증폭되어 싱글 입/출력 라인(Single Input/Output Line : SIO)과 로컬 입/출력 라인(Local Input/Output Line : LIO)을 통과하며, 로컬 입/출력 라인(LIO)에 실린 데이터는 로컬 라인 증폭회로(LIO Amp)에 의해 다시 증폭되어 글로벌 입/출력 라인(Global Input/Output Line : GIO)과 데이터 패드(Data Pad : DQ)를 통과하여 외부로 출력된다. Word lines (Word Line: WL) and bit line (Bit Line: BL) read (Read) of data (DATA) of the cells (CELL) selecting a cell (CELL), and selected to by the bit line sense amplifier (Bit line Sens Amp: is amplified by the BLSA) single I / O line (single input / output line: SIO) and a local input / output lines (local input / output line: passes through the LIO), the local I / O lines (LIO ) published data on is again amplified by the local line amplifier circuit (Amp LIO) global I / O line (global input / output line: is output to the outside through the DQ): GIO) and data pad (pad data.

반대로, 데이터 패드(DQ)의 데이터를 임의의 셀(CELL)에 라이트(Write)하는 라이트 경로(Write Path)는 다음과 같다. In contrast, light path (Write Path) the data in the data pad (DQ) to write (Write) to a particular cell (CELL) is as follows.

데이터 패드(DQ)로부터 데이터를 입력받아 글로벌 입/출력 라인(GIO)과 로컬 입/출력 라인(LIO) 및 싱글 입/출력 라인(SIO)을 통과하고, 싱글 입/출력 라인(SIO)에 실린 데이터를 비트 라인 센스앰프(BLSA)를 통해 증폭하여 워드 라인(WL)과 비트 라인(BL)에 의해 선택된 라이트(Write) 하고자하는 셀(CELL)에 증폭된 데이터를 저장한다. Receiving the data from the data pad (DQ) carried on the global I / O line (GIO) and the local I / O lines (LIO) and a single I / O line through the (SIO), and single input / output lines (SIO) amplified through the data bit line sense amplifier (BLSA), and stores the data in the amplified cells (cELL) to write (write) selected by the word line (WL) and bit lines (BL).

디램(DRAM) 생산시 실시하는 테스트 중에는, 전술한 리드 경로(Read Path)와 라이트 경로(Write Path) 및 복수의 셀(CELL)이 정상적으로 동작하는지 알아보기 위한 테스트(Operation Availability Test)가 포함된다. During the dynamic random access memory (DRAM) test carried out during the production, include the above-described lead path (Read Path) and the light path (Write Path) and test (Operation Availability Test) to determine that the plurality of cells (CELL) is operating normally.

테스트 방법으로는 주로 디램(DRAM) 내부의 리드 경로(Read Path)와 라이트 경로(Write Path)를 통해 동시에 모든 뱅크(Bank)를 테스트하는 병렬적인 라이트/리드 테스트(Parallel Write/Read Test)가 사용된다. Test method is mainly dynamic random access memory (DRAM) the path that leads inside (Read Path) and the light path parallel write / read test used (Parallel Write / Read Test) to test all the banks (Bank) at the same time through the (Write Path) do.

그런데, 데이터 입/출력 대역폭을 선택(Data Input/Output Bandwidth Option)하지 못하는 특수한 디램(DRAM)에서, 동시에 모든 뱅크를 병렬적으로 테스트(Parallel Test) 하게 되면, 고정되어 있는 데이터 입/출력 대역폭의 종류에 따라 테스트 시간이 차이가 나는 문제점이 발생할 수 있다. However, the data input / select the output bandwidth in a particular DRAM (DRAM) not (Data Input / Output Bandwidth Option), at the same time when the test (Parallel Test) for all banks in parallel, the fixed data input / output bandwidth the test time varies depending on the type I can cause a problem.

예를 들어, 합동 전자장치 엔지니어링 협의회(Joint Electron Device Engineering Council : 이하 JEDEC이라 함)의 규격(Specification : 이하 SPEC.이라 함)에 따르면 DDR2 디램의 경우 내부에 속한 복수의 뱅크는 각각의 뱅크당 2개 의 하프 뱅크(Half Bank)를 갖는 구조로 되어있고, 복수의 뱅크 중 어느 하나의 뱅크가 선택되어 인에이블 되었을 때, 선택된 뱅크에 속하는 2개의 하프뱅크는 각각의 하프뱅크당 1개의 워드 라인(WL)만 인에이블 할 수 있다. For example, the Joint Electron Device Engineering Council: Specification of (Joint Electron Device Engineering Council hereinafter referred to as the JEDEC): According to (Specification. Hereinafter referred to as SPEC) plurality of banks belonging to the inner case of the DDR2 DRAM is per each bank 2 and a structure having a half-banks (half bank) of the dog, when any one of the banks of the plurality of banks is a selected enable the two half-banks belonging to the selected bank is one word line per each half bank ( can be enabled only WL).

즉, 각각의 뱅크당 2개의 하프 뱅크(Half Bank)를 갖는 구조에서는, 복수의 뱅크 중 어느 하나의 뱅크가 선택되어 인에이블 되었을 때, 선택된 뱅크에서 최대 2개의 워드 라인(WL)이 인에이블 될 수 있다. That is, in the structure with each of the two half-banks (Half Bank) per bank, any of the time bank that is the selected enabled, up to two word line (WL) is the to be enabled in the selected bank of the plurality of banks can.

또한, JEDEC의 규격(SPEC.)에 따르면, X16의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램의 경우 복수의 뱅크 중 어느 하나의 뱅크가 인에이블되면, 인에이블된 뱅크 내부에 속한 2개의 하프뱅크가 모두 인에이블되어 각각의 하프뱅크에 대응하는 2개의 워드 라인(WL)이 모두 인에이블 된다. Further, the standard of JEDEC (SPEC.) In accordance, the X16 data input / if the output bandwidth DDR2 DRAM which is fixed to when any one of the banks are enabled one of a plurality of banks, the two half belonging to the inner enabled bank is enabled in all of the banks are enabled two word lines (WL) corresponding to each half bank both.

즉, 1개의 워드 라인(WL)에서는 한번에 8개의 데이터를 리드/라이트(Read/Write) 하도록 되어 있으므로, 뱅크가 한번 인에이블될 때 2개의 워드라인(WL)에서 총 16개의 데이터를 리드/라이트(Read/Write) 하도록 되어있다. That is, one word line (WL) in it at a time is adapted to the eight data read / write (Read / Write) for, when the bank is once enable lead to a total of 16 pieces of data from the two word lines (WL) / light It is adapted to (Read / Write).

그리고, JEDEC의 규격(SPEC.)에 따르면, X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램의 경우 복수의 뱅크 중 어느 하나의 뱅크가 인에이블되면, 인에이블된 뱅크 내부에 속한 2개의 하프뱅크 중 어느 하나의 하프뱅크만 인에이블되어 1개의 워드 라인(WL)만 인에이블 된다. Then, the standard of JEDEC (SPEC.) In accordance, the X8 data input / if the output bandwidth DDR2 DRAM which is fixed to when any one of the banks are enabled one of a plurality of banks, the two half belonging to the inner enabled bank is the only one which enables the half-bank of the banks are enabled, only one word line (WL).

즉, 1개의 워드 라인(WL)에서는 한번에 8개의 데이터를 리드/라이트(Read/Write) 하도록 되어 있으므로, 뱅크가 한번 인에이블될 때 1개의 워드 라인(WL)에서 총 8개의 데이터를 리드/라이트(Read/Write) 하도록 결정되어 있다. That is, one word line (WL) in it at a time is adapted to (Read / Write) leads the eight data / light, when the bank is once enable lead a total of eight data in one word line (WL) / light is determined such that (Read / Write).

따라서, X16의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램 내부에 속한 복수의 뱅크는 한 번 인에이블 될 때, 내부에 속한 2개의 하프 뱅크가 모두 인에이블 되지만, X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램 내부에 속한 복수의 뱅크는 한 번 인에이블 될 때, 내부에 속한 2개의 하프 뱅크 중 1개의 하프 뱅크만 인에이블 된다. Thus, the plurality of banks belonging to the inner DDR2 DRAM which is fixed to the data input / output bandwidth of the X16 are in a time one is enabled, enabled in both the two half banks belonging to the inside, but the X8 data input / output bandwidth a plurality of banks belonging to the inner DDR2 DRAM fixed time is a time is enabled, only one half-bank of the two half-banks belonging to the inside is enabled.

때문에, X16의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램과 X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램이 같은 개수의 뱅크를 갖는다면, X16의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램에 비해 X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램이 동시에 모든 뱅크를 병렬적으로 테스트(Parallel Test)할 때 더 많은 시간 - 이론적으로는 2배의 시간이 필요함 - 을 필요로 하는 문제점이 발생한다. Since, DDR2 that if that is fixed to data input / output bandwidth of the X16 is fixed as DDR2 DRAM and the X8 data input / output bandwidth having the DDR2 DRAM a number of banks, such as, fixed by the data input / output bandwidth of the X16 DDR2 DRAM which is fixed to the data input / output bandwidth of X8 as compared to the DRAM at the same time testing all banks in parallel to (parallel test) more time-problems which require - in theory, requires twice the time this should occur.

여기서, X16의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램과 X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램은, 각각 X16과 X8로 고정된 데이터 입/출력 대역폭을 가지므로 둘 다 데이터 입/출력 대역폭을 선택할 수 없는 특수한 디램이다. Here, the data input / output bandwidth DDR2 DRAM which is fixed to the data input / output bandwidth of DDR2 DRAM and X8 which is fixed to the X16 is, since each of the data input / have an output bandwidth fixed at X16 and X8, both the data input a special DRAM can not / to select the output bandwidth.

또한, 내부에 속한 복수의 뱅크 중 각각의 뱅크를 한번에 리드/라이트(Full Read/Write) 할 수 있는 반도체 메모리 소자의 대표적인 예가, 전술한 X16의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램이다. In addition, a DDR2 DRAM in typical example of a semiconductor memory device which can read / write (Full Read / Write) for each bank at a time of the plurality of banks, are fixed to the data input / output bandwidth of the above-described X16 belonging to the inside.

마찬가지로, 내부에 속한 복수의 뱅크 중 각각의 뱅크를 한번에 리드/라이트(Full Read/Write) 할 수 없는 반도체 메모리 소자의 대표적인 예가, 전술한 X8 의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램이다. Similarly, a DDR2 DRAM in typical example of a semiconductor memory device that can not be read / write (Full Read / Write) for each bank at a time of the plurality of banks, are fixed to the data input / output bandwidth of the foregoing X8 belongs therein.

도 1은 종래의 기술에 따른 반도체 메모리 소자의 로컬 라인 증폭회로를 상세히 도시한 회로도이다. Figure 1 is a detailed circuit diagram illustrating a local line amplifier circuit of a semiconductor memory device according to the related art.

도 1을 참조하면, 종래의 기술에 따른 반도체 메모리 소자의 로컬 라인 증폭회로(10)는, 로컬 입/출력 라인 쌍(LIO, /LIO)의 데이터를 입력받아 감지증폭하여 출력하는 제1 감지증폭부(11)와, 제1 감지증폭부(11)의 데이터를 입력받아 감지증폭하여 글로벌 입/출력 라인(GIO)으로 출력하는 제2 감지증폭부(12)를 포함한다. 1, the local line amplifier circuit 10 of a semiconductor memory device according to the related art, the local input / output line pair (LIO, / LIO) first sense amplifier for outputting the sense amplifier for receiving the data from the and receiving the data of the portion 11 and the first sense amplifier portion 11, the sense amplifier includes a second sense amplifier section 12 for output to the global I / O line (GIO).

전술한 구성을 갖는 종래기술에 따른 반도체 메모리 소자의 로컬 라인 증폭회로(10)는, 전술한 리드 경로(Read Path)에서 리드(Read) 동작을 수행할 때 사용되는 장치로서 반도체 메모리 소자의 데이터 입/출력 대역폭에 대응하여 반도체 메모리 소자에 포함되는 개수가 달라진다. Local line amplifier circuit 10 of a semiconductor memory device according to the related art having the above-described configuration, the data input of a semiconductor memory device as a device for use when performing a read (Read) operation in the above-described lead path (Read Path) / in response to the output bandwidth varies, the number included in the semiconductor memory device.

예를 들어, 데이터 입/출력 대역폭을 선택할 수 없고, X16의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자는 16개의 로컬 라인 증폭회로(10)를 포함한다. For example, it can not select the data I / O bandwidth, a semiconductor memory device which is fixed to the data input / output bandwidth of X16 include 16 local line amplifier circuit (10).

마찬가지로, 데이터 입/출력 대역폭을 선택할 수 없고, X8의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자는 8개의 로컬 라인 증폭회로(10)만 포함한다. Similarly, you can not select the data I / O bandwidth, a semiconductor memory device which is fixed to the data input / output bandwidth of X8 includes only eight local line amplifier circuit (10).

하지만, 데이터 입/출력을 선택할 수 있는 반도체 메모리 소자는 선택가능한 최대 데이터 입/출력 대역폭에 대응하는 로컬 라인 증폭회로(10)를 포함한다. However, a semiconductor memory device that can be selected for the data input / output line includes a local amplification circuit 10 corresponding to the selectable maximum number of data I / O bandwidth.

전술한 봐와 같은 로컬 라인 증폭회로(10)의 개수로 인해 반도체 메모리 소 자의 리드(Read) 동작시, X16의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자는 한번에 16개의 데이터를 출력해야 한다. Due to the number of the local line amplifier circuit 10 it is fixed to the semiconductor memory cow's lead when (Read) operation, the X16 data I / O bandwidth, a semiconductor memory device such as the above-described look will at once be outputs 16 data .

마찬가지로, X8의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자는 한번에 8개의 데이터를 출력해야 한다. Similarly, a semiconductor memory device which is fixed to the data input / output bandwidth of X8 will be output at a time the eight data.

이러한 차이는 한 개의 워드 라인(WL)에서 8개의 데이터를 리드/라이트(Read/Write) 해야하는 JEDEC의 규격(SPEC.)과 맞물려서 X16의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램에 비해 X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램이 동시에 모든 뱅크를 병렬적으로 테스트(Parallel Test)할 때 더 많은 시간이- 약 2배 - 필요하도록 한다. This difference of X8 as compared to a single word line (WL) read / write (Read / Write) standard of JEDEC need eight data (SPEC.) And DDR2 DRAM which engages fixed by the data input / output bandwidth of the X16 DDR2 DRAM which is fixed to the data input / output bandwidth at the same time a longer time to test (parallel test) all banks in parallel - to be necessary - twice.

그런데, 종래의 기술에 따른 로컬 라인 증폭회로(10)는, 리드 경로(Read Path)에서 사용되고, 라이트 경로(Write Path)에서 사용되지 않는 구성요소이기 때문에, 라이트 경로(Write Path)를 통해 다음과 같이 동시에 모든 뱅크를 병렬적으로 테스트(Parallel Test)하는 동작이 가능하다. By the way, a local line amplifier circuit 10 according to the related art is used in the lead path (Read Path), since the unused components from the light path (Write Path), through the light path (Write Path) following At the same time as allowing operation of the parallel test (parallel test) all banks.

동시에 모든 뱅크를 병렬적으로 테스트(Parallel Test)하는 중이므로, 내부에 속한 복수의 뱅크 중 각각의 뱅크를 한번에 리드/라이트(Full Read/Write) 할 수 없는 반도체 메모리 소자도, 내부에 속한 복수의 뱅크 중 각각의 뱅크를 한번에 리드/라이트(Full Read/Write) 할 수 있는 반도체 메모리 소자와 마찬가지로, 반도체 메모리 소자 내부에 속한 복수의 뱅크 중 각각의 뱅크가 인에이블되면 내부에 속한 2개의 하프뱅크를 모두 인에이블 시키는 방식을 사용하여 인에이블된 뱅크에 속하는 2개의 하프뱅크에 똑같은 데이터를 2번 저장해도 상관이 없다. At the same time because the parallel in test (Parallel Test) for all the banks, a semiconductor memory device can not be read / write (Full Read / Write) for each bank at a time of the plurality of banks belonging to the interior also, a plurality of banks belonging to the internal in the same manner as each of the semiconductor memory device in the bank all at once, to read / write (Full read / write), if the respective bank of the plurality of banks belonging to the semiconductor memory device enable both the two half banks belonging to the internal even if the enable of the second half of the same data bank belonging to the enabled bank storage 2 does not matter using the method of.

마찬가지로, 동시에 모든 뱅크를 병렬적으로 테스트(Parallel Test)하는 중이므로, 저장되는 데이터의 논리 값은 미리 알 수 있다. Similarly, at the same time, because for testing all banks in parallel (Parallel Test), the logic value of the saved data can be known in advance.

하지만, 리드 경로(Read Path)를 통해 라이트 경로(Write Path)와 같은 방법으로 동시에 모든 뱅크를 병렬적으로 테스트(Parallel Test)하게 되면 전술한 로컬 라인 증폭회로(10)가 인에이블된 뱅크에 속하는 2개의 하프뱅크로부터 동시에 데이터를 입력받게 되어 데이터를 리드(Read) 하는 도중에 2개의 하프뱅크로부터 출력되는 데이터끼리 충돌하게 된다. However, the read path (Read Path), the through light paths (Write Path) and in parallel to all the banks at the same time in the same way a test (Parallel Test) that when the above-described local line amplifier circuit (10) is in belonging to the enabled bank 2 is received from the half-bank at the same time the input data is collision between the data outputted from the two half-banks while the data read (read).

즉, X8의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자를 X16의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자와 같은 방법으로 동시에 모든 뱅크를 병렬적으로 테스트(Parallel Test)하게 되면, 라이트 경로(Write Path)를 이용한 라이트 테스트(Write Test)는 저장되는 값을 미리 안다면 수행해도 큰 문제가 없지만, 리드 테스트(Read Test)의 경우에는 충돌하는 데이터를 복구할 수 있는 방법이 없다. That is, when all the bank at the same time in the same way to a semiconductor memory device which is fixed to the data input / output bandwidth of X8 as a semiconductor memory device which is fixed to the data input / output bandwidth of X16 be parallel to the test (Parallel Test), Although a large preceding know the value that is stored in advance issues write tests using the light path (write path) (write test), when the test leads (read test), there is no way to recover data that conflicts.

그 이유는, 리드 경로(Read Path) 속하는 전술한 바와 같은 종래의 기술에 따른 로컬 라인 증폭회로(10)에서 데이터 충돌이 발생하기 때문이다. The reason for this is because the data collision occurs at the local line amplifier circuit 10 according to the related art as described above belongs to the lead path (Read Path).

따라서, 전술한 봐와 같은 로컬 라인 증폭회로(10)를 포함하고, 데이터 입/출력 대역폭이 고정되어 있는 반도체 메모리 소자에서 모든 뱅크를 병렬적으로 테스트(Parallel Test)하는 동작을 정상적으로 수행하기 위해서는 JEDEC의 규격(SPEC.)에 따를 수밖에 없다. Therefore, in order to contain, and the data input / output bandwidth is performed for all the banks in a semiconductor memory device which is fixed properly the operation of parallel test (Parallel Test), the local line amplifier circuit 10, such as the above-described look JEDEC no choice but to comply with the specification (SPEC.).

결국, X8의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자와 X16의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자 내부에 포함된 뱅크의 개수가 같다면, 각각의 뱅크가 인에이블 되었을 때 테스트할 수 있는 하프 뱅크 수가 차이가 발생하므로, X8의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자가 X16의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자에 비해 모든 뱅크를 한번 이상 더 인에이블 시켜야 병렬적으로 테스트(Parallel Test)하는 동작을 완료할 수 있다. After all, if the number of banks comprising a semiconductor memory device which is fixed to the data input / output bandwidth of X8 and X16 are fixed to the data input / output bandwidth in the semiconductor memory device are the same, when the respective bank is enabled Since the number of half-bank generating a difference, which can be tested, more all-bank than a semiconductor memory device with a semiconductor memory device which is fixed to the data input / output bandwidth is fixed to the data input / output bandwidth of the X16 of X8 or more times the it is possible to complete the operation of parallel test (parallel test) to be enabled.

따라서, X8의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자의 경우, X16의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자에 비해 간단한 회로구성을 가지므로 - 예컨대, 로컬 라인 증폭회로의 개수가 적고, 그에 따른 주변회로도 더 간소화할 수 있음 - 더 작게 칩을 생산할 수 있다는 장점이 있지만, 생산과정에서 모든 뱅크를 병렬적으로 테스트(Parallel Test)할 때 시간이 약 2배 정도 더 걸린다는 문제점이 발생한다. Therefore, in the case of a semiconductor memory device which is fixed to the data input / output bandwidth of the X8, because of the simple circuit structure compared with the semiconductor memory device which is fixed to the data input / output bandwidth of the X16 - for example, the number of the local line amplifier circuit that is, to simplify further around the circuit accordingly small - smaller, but the advantage of being able to produce a chip, a time when parallel to the test (parallel test) for all banks in the process of production of about 2 times more it takes is a problem this should occur.

그리고, 전술한 문제점은 데이터 입/출력 대역폭 옵션을 갖는 일반적인 디램(DRAM)의 경우 적용되지 않는데, 그 이유는 테스트시 가장 최적화된 데이터 입/출력 대역폭으로 선택하여 테스트할 수 있기 때문이다. And, the above-mentioned problem does not apply to the case of a typical dynamic random access memory (DRAM) having a data input / output bandwidth option, because you can test to select the most optimized data input / output bandwidth for testing.

여기서, 데이터 입/출력 대역폭을 선택하는 것 - 예컨데, X4, X8, X16 - 은, 한 번의 어드레싱(addressing)에 의해서 동시에 리드(read)를 하거나 라이트(write)를 하는 데이터의 개수를 의미하는 것으로 디램(DRAM)의 사용용도에 따라 입/출력 데이터의 대역폭을 조절하기 위해 사용하는 기능이다. Here, to select the data input / output bandwidth - for example, X4, X8, X16-is, that a single lead (read) at the same time by the addressing (addressing), or indicates the number of data to the write (write) based on the intended use of the dynamic random access memory (DRAM) is a function that is used to adjust the bandwidth of the input / output data.

다시 말하면, 일반적인 디램(DRAM)에서 'X4', 'X8', 'X16' 데이터 입/출력 대역폭은 각 4-비트, 8-비트, 16-비트 구조로 데이터를 리드/라이트(Read/Write)하는 디램(DRAM)을 의미하는데, 일반적으로 양산되는 디램(DRAM)의 경우 'X4', 'X8', 'X16' 데이터 입/출력 대역폭을 모두 만족시킬 수 있도록 설계되어 제작된 다음, 외부의 옵션 - 예컨데, 특정 핀 또는 볼에 VDD를 입력하는 방식 - 을 통해 'X4', 'X8', 'X16' 중 어느 하나의 데이터 입/출력 대역폭을 선택하여 동작할 수 있다. In other words, a typical dynamic random access memory (DRAM) 'X4', 'X8', 'X16' data input / output bandwidth of each 4-bit, the read data into 8-bit, 16-bit structure / write (Read / Write) from means the dynamic random access memory (DRAM) which, in the case of dynamic random access memory (DRAM) is generally mass production 'X4', 'X8', 'X16' data input / output is designed both to meet the bandwidth produced then, the external option - may operate through 'X4', 'X8', 'X16' which select one of the data input / output bandwidth of the - for example, a specific pin or a method to input VDD to the view.

그리고, 전술한 문제점은 예를 든 X8의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자와 X16의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자 사이의 관계에서만 한정되는 것이 아니라, 데이터 입/출력 대역폭을 선택할 수 없고 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 없는 데이터 입/출력 대역폭으로 고정된 반도체 메모리 소자와, 데이터 입/출력 대역폭을 선택할 수 없고 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 있는 데이터 입/출력 대역폭으로 고정된 반도체 메모리 소자 사이의 관계에서는 전술한 문제점이 발생한다. Then, the above-mentioned problems are, for the present invention is not limited only in the relationship between a semiconductor memory device which is fixed to the data I / O bandwidth, a semiconductor memory device and the data input / output bandwidth of the X16, which is fixed in the all X8, the data input / can select the output bandwidth without the respective bank full read / write (Full read / write) is not the data input / and a semiconductor memory device fixed to the output bandwidth, the number of select data input / output bandwidth not to pool the respective bank the relationship between the read / write (Full read / write) data I / O bandwidth of a semiconductor memory device that can be fixed to the above-mentioned problems occur.

즉, X4의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자와 X16의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자와의 관계에서도 전술한 봐와 같이 모든 뱅크를 병렬적으로 테스트(Parallel Test)할 때, 테스트에 소요되는 시간이 더 많이 필요하다는 문제점이 발생한다. That is, the test for all banks in parallel as in the above-described look in relation to the semiconductor memory device which is fixed to the data I / O bandwidth of a semiconductor memory device which is fixed to the data input / output bandwidth of X4 and X16 (Parallel Test ), a problem arises that requires more time it takes to test when.

마찬가지로, 데이터 입/출력 대역폭을 선택할 수 없고, 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 없는 데이터 입/출력 대역폭으로 고정된 반도체 메모리 소자와 데이터 입/출력 대역폭을 선택할 수 있는 반도체 메모리 소자 사이 의 관계에서도 전술한 봐와 같이 모든 뱅크를 병렬적으로 테스트(Parallel Test)할 때, 테스트에 소요되는 시간이 더 많이 필요하다는 문제점이 발생한다. Likewise, the data input / output bandwidth can not select, each bank a full read / write (Full Read / Write) is not the data input / output bandwidth that can be selected for the semiconductor memory device and the data input / output bandwidth fixed to when testing all banks in parallel as in the above-described look at the relationship between the semiconductor memory device (parallel test), a problem arises that the time taken by the test requires more.

여기서, 풀 리드/라이트(Full Read/Write) 할 수 없는 데이터 입/출력 대역폭은, 전술한 X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램의 JEDEC의 규격(SPEC.) 같은 경우처럼 1개의 뱅크를 한번 인에이블할 때 내부의 모든 하프 뱅크를 한번에 인에이블 하지 못하고 선택하여 인에이블 해야하는 데이터 입/출력 대역폭을 의미한다. Here, the one, as in the case of full read / write (Full Read / Write) data I / O bandwidth that can not are, JEDEC specifications for the DDR2 DRAM which is fixed to the data input / output bandwidth of the foregoing X8 (SPEC.) and a do not enable all of the half-banks within the bank once at a time to enable the selection means to enable should the data input / output bandwidth.

따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 데이터 입/출력 대역폭을 선택할 수 없고 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 없는 데이터 입/출력 대역폭으로 고정된 반도체 메모리 소자에서 모든 뱅크를 병렬적으로 테스트(Parallel Test)할 때, 테스트에 소요되는 시간을 감소시킬 수 있는 반도체 메모리 소자의 로컬 라인 증폭회로를 제공하는데 그 목적이 있다. Accordingly, the present invention has been proposed to solve the problems of the prior art, the data input / to select the output bandwidth not each bank a full read / write (Full Read / Write) is not the data input / output to testing all banks in parallel in the semiconductor memory device with a fixed bandwidth when (parallel test), to provide a local line amplifier circuit of a semiconductor memory device which can reduce the time it takes to test it is an object.

상기의 기술적 과제를 해결하기 위한 본 발명의 일 측면에 따르면, 제1 및 제2 메모리 영역 선택신호에 의해 구분되는 제1 및 제2 메모리 영역을 구비하는 뱅크; According to an aspect of the invention for solving the technical problem of the bank having a first and a second memory area the first, it separated by a selection signal and a second memory area; 상기 뱅크의 제1 메모리 영역의 로컬 입/출력 라인 쌍의 데이터를 감지증폭하 기 위한 제1 감지증폭수단; A first sense amplifier means for amplification-based detection data from local I / O line pairs of the memory area, of the bank; 상기 뱅크의 제2 메모리 영역의 로컬 입/출력 라인 쌍의 데이터를 감지증폭하기 위한 제2 감지증폭수단; A second sense amplifier means for sensing the data on the local I / O line pair amplifier of the memory area of ​​the bank; 제1 및 제2 메모리 영역 선택신호 및 테스트 모드 신호에 응답하여, 노멀 리드 동작시에는 상기 제1 또는 제2 감지증폭수단의 출력신호를 리드 데이터로서 선택적으로 출력하고, 병렬테스트 리드 동작시에는 상기 제1 및 제2 감지증폭수단의 출력신호를 합병하여 리드 데이터로서 출력하기 위한 제어수단; First and second memory area selection signals and in response to the test mode signal, when the normal read operation is the first or second, and selectively outputs the output signal of the sense amplifying means as the read data, wherein when a parallel test read operation first and second control means for outputting a read data by merging the output signal of the second sense amplifier means; 및 상기 제어수단으로부터 출력된 리드 데이터를 감지증폭하여 글로벌 입/출력 라인으로 구동하기 위한 제3 감지증폭수단을 구비하는 반도체 메모리 소자를 제공한다. And amplifies sensing the read data output from said control means provides a semiconductor memory device having a third sense amplifier means for driving the global I / O line.

전술한 바와 같이, 데이터 입/출력 대역폭을 선택(Data Input/Output Bandwidth Option)하지 못하고, 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 없는 데이터 입/출력 대역폭을 갖는 반도체 메모리 소자일 경우, 데이터 입/출력 대역폭을 선택하지 못하고, 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 있는 데이터 입/출력 대역폭에 비해 모든 뱅크를 병렬적으로 테스트(Parallel Test)할 때 더 많은 소요시간이 필요하다는 문제점이 있다. As described above, the data input / select the output bandwidth (Data Input / Output Bandwidth Option) not not, each bank a full read / write (Full Read / Write) semiconductor memory having a data I / O bandwidth that can not be element If, it does not select the data I / O bandwidth, and the respective banks a full read / write to parallel the test (parallel test) all banks compared to the data I / O bandwidth to (Full read / write) there is a problem that more time is required.

그런데, 전술한 문제점을 갖는 반도체 메모리 소자가 모든 뱅크를 병렬적으로 테스트(Parallel Test)할 때 뱅크를 풀 리드/라이트(Full Read/Write)로 할 수 없었던 이유는, 반도체 메모리 소자의 로컬 라인 증폭회로의 개수의 개수가 고정되어 있으므로 리드 경로(Read Path)에서 리드(Read) 동작시 발생하는 출력되는 데이터의 충돌로 인해 정확한 테스트 결과를 얻을 수 없었기 때문이다. By the way, the reason why the semiconductor memory device having the above-mentioned problems which can not be a bank to test (Parallel Test) all banks in parallel with full read / write (Full Read / Write) is a local line amplifier of the semiconductor memory device is because since the number of count of the circuit is fixed due to the collision of data output during read path (read path) read (read) operation in could not obtain accurate test results.

이에 따라, 본 발명에서는 모든 뱅크를 병렬적으로 테스트(Parallel Test)할 때 전술한 문제점을 갖는 반도체 메모리 소자에서 리드 경로(Read Path)에서 리드(Read) 동작시 발생하는 출력되는 데이터의 충돌을 방지하여 정확한 테스트를 수행할 수 있는 회로 및 방법을 제공한다. Accordingly, in the present invention tested all banks in parallel (Parallel Test) the path that leads from a semiconductor memory device having the above-mentioned problems when (Read Path) read (Read) to prevent collision of data output during operation at to provide a circuit and method capable of performing an accurate test.

그 구현 수단으로는, 반도체 메모리 소자의 리드 경로(Read Path)에서 로컬 입/출력 라인(LIO)에 걸린 데이터를 증폭시켜 글로벌 입/출력 라인(GIO)으로 전달하는 로컬 라인 증폭회로의 구조 및 회로를 변경하여 제공한다. The implementation means, the lead path of the semiconductor memory device (Read Path) of the local line amplifier circuit which amplifies the data taken on the local I / O lines (LIO) transmitted to the global I / O line (GIO) structure and circuit provided by changing the.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. With reference to the accompanying drawings will be described a preferred embodiment of the present invention. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구형될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. This invention may, however, not limited to the embodiments set forth herein may be spherical in many different forms, but the present embodiment is the scope of the invention to those, and conventional knowledge to complete the disclosure of the invention It will be provided to fully inform.

도 2은 본 발명의 실시예에 따른 반도체 메모리 소자의 로컬 라인 증폭회로를 상세히 도시한 회로도이다. Figure 2 is a graph showing the local line amplifier circuit of the semiconductor memory device according to an embodiment of the present invention will be described in detail a circuit diagram.

도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자의 로컬 라인 증폭회로(20)는, 제1 및 제2 메모리 영역 선택신호(LA13H, LA13L)에 의해 구분되는 제1 및 제2 메모리 영역(Half Bank1, Half Bank2)을 구비하는 뱅크(Bank)와, 뱅크(Bank)의 제1 메모리 영역(Half Bank1)의 로컬 입/출력 라인 쌍(LIO, /LIO)의 데이터를 감지증폭하기 위한 제1 감지증폭부(21)와, 뱅크(Bank)의 제2 메모리 영역(Half Bank2)의 로컬 입/출력 라인 쌍(LIO, /LIO)의 데이터를 감지증폭하기 위한 제2 감지증폭부(22)와, 제1 및 제2 메모리 영역 선택신호(LA13H, LA13L) 및 테스트 모드 신호(TPARA)에 응답하여, 노멀 리드 동작시(Normal Read Mode)에는 제1 또는 제2 감지증폭부(21, 22)의 출력신호를 리드 데이터(D1Out, /D1Out)로서 선택적으로 출력하고, 병렬테스트 리드 동작시(Parallel Test Read Mode)에는 제1 및 제2 감지증폭부(2 2, the local line amplifier circuit 20 of the semiconductor memory device according to an embodiment of the present invention, the first and the second memory area selection signal (LA13H, LA13L) first and second memory, separated by region (Half Bank1, Half Bank2) to having a bank (bank), and a bank (bank) a first memory area a local I / O line pairs of the (Half Bank1) (LIO, / LIO) for amplifying sensed data of the a first sense amplifier section 21, a second memory area, a second sense amplifier section (22 for sensing the data on the local I / O line pair (LIO, / LIO) amplification of (Half Bank2) of the bank (bank) ), first and second, the first or the second sense amplifier (21, 22, the memory area selection signal (LA13H, LA13L) and the test mode signal (in response to TPARA), during a normal read operation (normal read mode) ) selectively outputs, and a parallel test read operation when (parallel test read Mode) with an output signal as a read data (D1Out, / D1Out) of the first and second sense amplifier section (2 1, 22)의 출력신호를 합병하여 리드 데이터(D1Out, /D1Out)로서 출력하기 위한 제어부(23), 및 제어부(23)로부터 출력된 리드 데이터(D1Out, /D1Out)를 감지증폭하여 글로벌 입/출력 라인(GIO)으로 구동하기 위한 제3 감지증폭부(24)을 구비한다. 1, to 22) merging an output signal to detect the read data (D1Out, / D1Out) controller 23, and the read data (D1Out, / D1Out) output from the control section 23 for outputting an amplification of the global I / and a third sense amplifier section 24 for driving the output lines (GIO).

여기서, 제1 감지증폭부(21)는, X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램처럼 내부에 속한 복수의 뱅크가 2개의 하프 뱅크(Half Bank)를 갖는 구조일 때, 2개의 하프 뱅크(Half Bank) 중 어느 하나의 하프 뱅크(Half Bank)의 로컬 입/출력 라인 쌍(LIO, /LIO)에서 출력되는 데이터를 증폭시킨다. Here, the first sense amplifier section 21, when gujo il having a plurality of banks of two half-banks (Half Bank) belonging to the inside, as DDR2 DRAM which is fixed to the data input / output bandwidth of the X8, two half local I / O line pairs of the bank one of the half-banks (bank half) of (half bank) amplifies the data output from the (LIO, / LIO).

마찬가지로, 제2 감지증폭부(22)는, X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램처럼 내부에 속한 복수의 뱅크가 2개의 하프 뱅크(Half Bank)를 갖는 구조일 때, 2개의 하프 뱅크(Half Bank) 중 제1 감지증폭부(21)와 연결되지 않은 하프 뱅크(Half Bank)의 로컬 입/출력 라인 쌍(LIO, /LIO)에서 출력되는 데이터를 증폭시킨다. Similarly, the second sense amplifier portion 22, when gujo il having a plurality of banks of two half-banks (Half Bank) belonging to the inside, as DDR2 DRAM which is fixed to the data input / output bandwidth of the X8, two half banks (bank half) of the local I / O line pairs of the first half-banks (bank half) that are not connected with the sense amplifier unit 21 amplifies the data output from the (LIO, / LIO).

제1 감지증폭부(21) 및 제2 감지증폭부(22)는, 로컬 입/출력 라인 쌍(LIO, /LIO)의 데이터를 증폭시키도록 제어하는 제1 증폭신호(IAMPP1)에 응답하여 동작한다. First sense amplifier section 21 and the second sense amplifier section 22, a local input / output line pair (LIO, / LIO) operating in response to the first amplified signal (IAMPP1) of controlling so as to amplify the data do.

즉, X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램처럼 내부에 속한 복수의 뱅크가 2개의 하프 뱅크(Half Bank)를 갖는 구조일 때, 2개의 하프 뱅크(Half Bank)의 로컬 입/출력 라인 쌍(LIO, /LIO)에서 출력되는 각각의 데이터를 모두 증폭시킨다. That is, as DDR2 DRAM which is fixed to the data input / output bandwidth of X8 a plurality of banks two half banks belonging to the inside when the structure having the (Half Bank), the local input / output of the two half-banks (Half Bank) line pair and amplifies all the individual data output from the (LIO, / LIO).

그리고, 제어부(23)는, 제1 감지증폭부(21)와 제2 감지증폭부(22)에서 출력되는 데이터(D0UP, /D0UP, D0DN, /D0DN)를 입력받고, 테스트 모드 신호(TPARA)에 응답하여 노멀 리드 동작(Normal Read Mode) 또는 병렬테스트 리드 동작(Parallel Test Read Mode)을 수행하는데, 병렬테스트 리드 동작(Parallel Test Read Mode)시에는 제1 메모리 영역 선택신호(LA13H) 및 제2 메모리 영역 선택신호(LA13L)와 상관없이 제1 감지증폭부(21)의 출력데이터(D0UP, /D0UP)와 제2 감지증폭부(22)의 출력데이터(D0DN, /D0DN)를 합병하여 리드 데이터(D1Out, /D1Out)로서 출력한다. And, the controller 23, the first sense amplifier section 21 and the second receiving sensed input to amplifier section 22, data (D0UP, / D0UP, D0DN, / D0DN) outputted from the test mode signal (TPARA) in response to normal read operation (normal read Mode) or a parallel test read operation (parallel test read Mode) the parallel test read operation (parallel test read Mode) when a first memory area selection signal (LA13H) and the second to perform output data (D0UP, / D0UP) and the second to detect merged output data (D0DN, / D0DN) of the amplifying unit 22, the read data of the first sense amplifier section 21, regardless of the memory area selection signal (LA13L) and outputs it as a (D1Out, / D1Out).

또한, 제1 메모리 영역 선택신호(LA13H) 및 제2 메모리 영역 선택신호(LA13L)에 응답하여 2개의 하프 뱅크(Half Bank) 중 인에이블 되는 하프 뱅크(Half Bank)를 선택하는데, 노멀 리드 동작(Normal Read Mode)시에는 제1 메모리 영역 선택신호(LA13H) 또는 제2 메모리 영역 선택신호(LA13L) 중 어느 하나의 신호가 선택되어 활성화됨으로써 제1 감지증폭부(21)의 출력데이터(D0UP, /D0UP) 또는 제2 감지증폭부(22)의 출력데이터(D0DN, /D0DN) 중 어느 하나의 데이터를 리드 데이터(D1Out, /D1Out)로서 출력한다. In addition, the first to select a half-banks (Half Bank) are enabled in the memory area selection signal (LA13H) and the second memory area selection signal in response to (LA13L) 2 two half-banks (Half Bank), a normal read operation ( the output data of either one being the activation signal is selected, the first sense amplifier section 21 of the Normal Read Mode) when a first memory area selection signal (LA13H) or the second memory area selection signal (LA13L) (D0UP, / any one of the data of the output data (D0DN, / D0DN) of D0UP) or the second sense amplifier section 22 and outputs it as read data (D1Out, / D1Out).

그리고, 제3 감지증폭부(24)는, 제2 증폭신호(IAMPP2)에 응답하여 리드 데이터(D1Out, /D1Out)를 감지증폭하여 글로벌 입/출력 라인(GIO)으로 출력한다. And a third sense amplifier section 24, a second amplifier responsive to a signal (IAMPP2) amplifies the detected read data (D1Out, / D1Out) and outputs to the global I / O line (GIO).

도 2에서 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 로컬 라인 증폭회로(20)는, 종래기술에서 문제점을 지적하기 위해 예시한 X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램에서 종래기술에 따른 문제점을 해결하기 위해 적용할 수 있는 로컬 라인 증폭회로(20)를 상세히 도시한 회로도이다. FIG local line amplifier circuit 20 of the semiconductor memory device according to an embodiment of the present invention shown in FIG. 2, in the DDR2 DRAM which is fixed to the data input / output bandwidth of the one illustrated X8 to point out the problems in the prior art conventional a local line amplifier circuit (20) that can be applied to solve the problem of the technology is a detail showing the schematic.

즉, 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 로컬 라인 증폭회로(20)는 X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램에 적용되었을 때 효과가 발생한다. That is, the local line amplifier circuit 20 of the semiconductor memory device according to an embodiment of the invention shown in Figure 2 is generated is effective when applied to DDR2 DRAM which is fixed to the data input / output bandwidth of X8.

하지만, 도 2에 도시된 로컬 라인 증폭회로(20)는, 반도체 메모리 소자 내부에 속한 복수의 뱅크가 각각의 뱅크당 2개의 하프 뱅크(Half Bank)를 갖는 구조인 경우를 가정한 상태에서 본 발명의 사상이 적용된 하나의 실시예이므로, 데이터 입/출력 대역폭을 선택할 수 없고 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 없는 데이터 입/출력 대역폭으로 고정된 반도체 메모리 소자라면 내부의 설계를 수정하여 본 발명의 사상을 적용할 수 있다. However, the local line amplifier circuit 20 shown in Figure 2, the invention in an assumed case where a plurality of banks belonging to the semiconductor memory element is a structure with two half-banks (Half Bank) per each bank status this applied if so one embodiment, the data input / to select the output bandwidth not fixed to each bank as a full read / write (Full read / write) is not the data input / output to the bandwidth semiconductor memory device within the spirit It can be applied by modifying the design concept of the present invention.

예를 들면, 반도체 메모리 소자 내부에 속한 복수의 뱅크가 각각의 뱅크당 4개의 쿼드 뱅크(Quad Bank)를 갖는 구조라면, 본 발명의 실시예에 따른 로컬 라인 증폭회로는, 각각의 쿼드 뱅크(Quad Bank)에 연결된 제1 내지 제4감지증폭부와 노멀 리드 동작(Normal Read Mode)시 제1 내지 제4감지증폭부에서 출력되는 데이터 중 어느 하나의 데이터를 선택하여 출력하고, 병렬테스트 리드 동작시(Parallel Test Read Mode) 제1 내지 제4감지증폭부에서 출력되는 데이터를 합병하여 출력하는 제어부, 및 제어부에 출력되는 데이터를 감지증폭하여 글로벌 입/출력 라인(GIO)으로 출력하는 제5감지증폭부를 포함하는 구성으로 바뀔 수 있다. For example, if a plurality of banks belonging to the semiconductor memory element structure with four quad-bank (Quad Bank) per each bank, a local line amplifier circuit according to an embodiment of the present invention, each of the quad-bank (Quad the first to fourth sense amplifier portion and a normal read operation (normal read Mode) when the first to fourth detection selecting one of the data of the data output from the amplifier unit to the output, and a parallel test read operation is connected to the Bank) (Parallel Test Read Mode) the first to fourth detection control section for merger and outputting the data output from the amplification unit, and a fifth sense amplifier amplifies sensed data to be output to the controller for output to the global I / O line (GIO) It can be changed in a configuration that includes a.

즉, 반도체 메모리 소자의 내부에 속한 복수의 뱅크가 각각의 뱅크당 몇 개의 내부 뱅크 - 하프 뱅크, 쿼드 뱅크 - 를 갖는 구조인지에 따라 본 발명의 실시예에 따른 로컬 라인 증폭회로의 구성도 바뀔 수 있다. That is, a plurality of banks belonging to the interior of the semiconductor memory device of each of the number of internal banks per bank, - to change a configuration of the local line amplifier circuit according to an embodiment of the present invention, depending on whether the structure has a half-bank, a quad-bank have.

그리고, 종래기술의 문제점은 디램 생산시 실시하는 테스트 중 리드 경로(Read Path)와 라이트 경로(Write Path) 및 복수의 셀(CELL)이 정상적으로 알아보기 위한 테스트(Operation availability Test) 즉, 디램 내부의 모든 뱅크에 설정된 데이터를 병렬적으로 라이트/리드 테스트(Parallel Write/Read Test) 도중에 발생한다. Then, the problems of the prior art dynamic random access memory read path (Read Path) and the light path (Write Path) and test (Operation availability Test) to find out the normally a plurality of cells (CELL) of the test carried out during the production that is, inside the DRAM and it generates a data set to all banks during the parallel write / read test (parallel write / read test).

그런데, 도 2에 도시된 본 발명의 실시예에 따른 로컬 라인 증폭회로(20)는 종래기술에서 설명한 바와 같이 반도체 메모리 소자의 리드 경로(Read Path)에서 사용되는 장치이다. By the way, a local line amplifier circuit 20 according to an embodiment of the invention shown in Figure 2 is a device used in the lead path of the semiconductor memory device (Read Path) as described in the prior art.

즉, 본 발명의 실시예에 따른 로컬 라인 증폭회로(20)는, 디램 내부의 모든 뱅크에 설정된 데이터를 병렬적으로 라이트(Parallel Write)하는 테스트 동작이 정상적으로 종료되고, 모든 뱅크에 설정된 데이터를 병렬적으로 리드(Parallel Read)하는 테스트 동작에서 사용된다. That is, the local line amplifier circuit 20 according to an embodiment of the present invention, the data set for all banks within the DRAM test operation to parallel the light (Parallel Write) is terminated normally, the parallel data is set in all the banks typically it is used in a test operation of the lead (Parallel read).

때문에, 디램 내부의 모든 뱅크에 설정된 데이터를 병렬적으로 라이트(Parallel Write)하는 테스트 동작이 정상적으로 종료되었을 때의 X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램 상태는 종래기술에서 설명한 봐와 같이 내부에 속하는 복수의 뱅크 중 인에이블 된 뱅크에 속하는 2개의 하프뱅크가 서로 동일한 셀(CELL) 영역에 동일한 데이터를 저장한 상태이다. Since, DDR2 DRAM state is fixed by the data input / output bandwidth of X8 in the time data set to all banks within the DRAM when in parallel light ended normally test operation of (Parallel Write) is as look explained in the prior art the two half-banks belonging to the enabled bank of the plurality of banks belonging to the internal storing the same data in the same cell (cELL) region with each other.

즉, 인에이블 된 뱅크에 속하는 일측 하프뱅크와 타측 하프뱅크는, 동일한 데이터를 각각 저장하고 있다. That is, in one half-bank and the other half-bank belonging to the enabled bank, and store the same data, respectively.

도 3은 도 1에서 도시된 본 발명의 실시예에 따른 로컬 라인 증폭회로의 구성요소 중 제어부를 상세히 도시한 회로도이다. 3 is a circuit diagram of the local line configuration of a control unit shown in detail elements of the amplifier circuit according to an embodiment of the present invention shown in FIG.

도 3을 참조하면, 본 발명의 실시예에 따른 로컬 라인 증폭회로(20)의 구성요소 중 제어부(23)는, 테스트 모드 신호(TPARA)와 제1 메모리 영역 선택신호(LA13H) 및 제2 메모리 영역 선택신호(LA13L)의 논리를 조합하여 출력하는 논리조합부(231), 및 3, the configuration controller 23 of the elements of a local line amplifier circuit 20 according to an embodiment of the present invention, a test mode signal (TPARA) in the first memory area selection signal (LA13H) and second memory logical combining unit 231 to combine the logic of the area selection signal (LA13L) output, and

제1 및 제2 감지증폭부(21, 22)의 출력되는 데이터(D0UP, /D0UP, D0DN, /D0DN)를 입력받아 논리조합부(231)의 출력신호에 응답하여 리드 데이터(D1Out, /D1Out)로서 출력하는 리드 데이터 출력부(232) 구비한다. First and second sense amplifier (21, 22), data output (D0UP, / D0UP, D0DN, / D0DN) of the input received in response to the output signal of the logic combination unit 231, the read data (D1Out, / D1Out ) and a read-data output section 232 for outputting a.

제어부(23)의 동작은 다음과 같다. Operation of the controller 23 is as follows.

테스트 모드 신호(TPARA)가 로직'로우'(Low)가 되면 노멀 리드 동작(Normal Read Mode)으로 동작하므로 제1 메모리 영역 선택신호(LA13H) 또는 제2 메모리 영역 선택신호(LA13L) 중 로직'하이'(High)로 활성화되는 어느 하나의 신호에 응답하여 제1 감지증폭부(21)에서 출력되는 데이터(D0UP, /D0UP) 또는 제2 감지증폭부(22)에서 출력되는 데이터(D0DN, /D0DN) 중 어느 하나의 데이터를 리드 데이터(D1Out, /D1Out)로서 출력한다. A test mode signal (TPARA) that when a logic "low" (Low) normal read operation (Normal Read Mode) with the operation because the logic 'high in the first memory area selection signal (LA13H) or the second memory area selection signal (LA13L) data output from the '(High) detecting a first response to any one of the signal that is activated with data output from the amplification section (21) (D0UP, / D0UP) or the second sense amplifier section (22) (D0DN, / D0DN ) and outputs any one of the data as read data (D1Out, / D1Out).

테스트 모드 신호(TPARA)가 로직'하이'(High)가 되면 병렬테스트 리드 동작(Parallel Test Read Mode)으로 동작하므로 제1 메모리 영역 선택신호(LA13H) 및 제2 메모리 영역 선택신호(LA13L)의 논리레벨과 관계없이 제1 감지증폭부(21)에서 출력되는 데이터(D0UP, /D0UP)와 제2 감지증폭부(22)에서 출력되는 데이터(D0DN, /D0DN)를 합병하여 리드 데이터(D1Out, /D1Out)로서 출력한다. The logic of the test mode signal (TPARA) is a logic "high" when the (High) operates in a parallel test read operation (Parallel Test Read Mode) the first memory area selection signal (LA13H) and the second memory area selection signal (LA13L) level to the first detection data output from the amplifier section 21, regardless of (D0UP, / D0UP) and the second detection data output from the amplification section (22) (D0DN, / D0DN) read data by merging (D1Out, / and outputs it as D1Out).

그런데, 병렬테스트 리드 동작(Parallel Test Read Mode)시에는 제1 감지증폭부(21)에서 출력되는 데이터(D0UP, /D0UP)와 제2 감지증폭부(22)에서 출력되는 데이터(D0DN, /D0DN)를 합병하여 출력하므로 논리레벨이 결정된 리드 데이터(D1Out, /D1Out)가 정확한 데이터 인지 판정할 수 있어야 하는데, 그 방법은 다음과 같다. However, the parallel test read operation (Parallel Test Read Mode) when a first detection data output from the amplifier section 21, data output from the (D0UP, / D0UP) and a second sense amplifier section (22) (D0DN, / D0DN ), so the merged to the output must be able to determine that the correct data, the read data (D1Out, / D1Out a logic level determined), the method is as follows.

첫 번째, 제1 감지증폭부(21)에서 출력되는 데이터(D0UP, /D0UP)와 제2 감지증폭부(22)에서 출력되는 데이터(D0DN, /D0DN)에서 모두 오류가 발생하지 않는 경우에는, 제1 감지증폭부(21)에서 출력되는 데이터(D0UP, /D0UP)와 제2 감지증폭부(22)에서 출력되는 데이터(D0DN, /D0DN)가 전술한 바와 같이 같은 데이터이므로 테스트 라이트 동작(Test Write Mode)시 일측 하프뱅크와 타측 하프뱅크에 저장했던 데이터와 같은 데이터가 리드 데이터(D1Out, /D1Out)로서 출력된다. In the first case, the first sense amplifier section 21 is not an error occurs in both the data (D0UP, / D0UP) and a second sense amplifier unit (22) data (D0DN, / D0DN) outputted from the output from, first detection data output from the amplification section (21) (D0UP, / D0UP) and the second detection data output from the amplification section (22) (D0DN, / D0DN) the data, so the test write operation (test, such as described above, Write Mode) when data, such as data that was saved in one half-bank and the other half-bank is outputted as the read data (D1Out, / D1Out).

따라서, 테스트 라이트 동작(Test Write Mode)과 병렬테스트 리드 동작(Parallel Test Read Mode)이 모두 정상적으로 이루어진 것을 알 수 있다. Thus, the test write operation (Write Test Mode) and a parallel test read operation (Parallel Test Read Mode) it can be seen that both made normally.

두 번째, 제1 감지증폭부(21)에서 출력되는 데이터(D0UP, /D0UP) 또는 제2 감지증폭부(22)에서 출력되는 데이터(D0DN, /D0DN) 중 어느 하나의 데이터에서 오류가 발생하여 논리레벨이 반대로 바뀌는 경우, 제1 감지증폭부(21)에서 출력되는 데이터(D0UP, /D0UP)와 제2 감지증폭부(22)에서 출력되는 데이터(D0DN, /D0DN)가 서로 반대 논리레벨을 갖게 되므로, 합병시 서로 충돌하여 논리레벨이 상쇄된다. Two to the second, the first sense amplifier section (21) errors in any one data of the data output (D0UP, / D0UP) or the second sense amplifier portion 22, data output from the (D0DN, / D0DN) in the generation If the logic level changes other hand, the first sense amplifier section 21, the data (D0UP, / D0UP) and the second detection data output from the amplification section (22) (D0DN, / D0DN) the opposite logic level output from the have therefore, it becomes a logic level offset to one another collision merger.

즉, 리드 데이터(D1Out, /D1Out)의 논리레벨은 로직'하이'(High)도 아니고, 로직'로우'(Low)도 아닌 상태로 출력된다. That is, the logic level of the read data (D1Out, / D1Out) is not a logic "high" (High), is output to the state is neither the logic "low" (Low).

따라서, 테스트 라이트 동작(Test Write Mode)시 일측 하프뱅크 또는 타측 하프뱅크에 중 어느 하나의 하프뱅크에 데이터를 제대로 저장하지 못했거나, 병렬테스트 리드 동작(Parallel Test Read Mode)시 일측 하프뱅크에서 출력되는 데이터 또는 타측 하프뱅크에서 출력되는 데이터 중 어느 하나의 데이터가 깨진 것을 알 수 있다. Thus, the test write operation (Test Write Mode) When one side of a half bank or or not properly store the data in any one of the half-bank of on the other half-bank, a parallel test read operation (Parallel Test Read Mode) when the output from the one half-bank in which data output from the data bank or the other half can be seen that any of the data is broken.

세 번째, 제1 감지증폭부(21)에서 출력되는 데이터(D0UP, /D0UP)와 제2 감지증폭부(22)에서 출력되는 데이터(D0DN, /D0DN)에서 모두 오류가 발생하여 논리레벨이 반대로 바뀌는 경우, 두 번째 경우처럼 데이터가 충돌하여 논리레벨이 상쇄되지는 않지만 출력되는 리드 데이터(D1Out, /D1Out)와 테스트 라이트 동작(Test Write Mode)시 일측 하프뱅크와 타측 하프뱅크에 저장했던 데이터가 서로 반대되는 논리레벨을 갖는다. The third, first detection data output from the amplification section (21) (D0UP, / D0UP) and the second by an error in both the sense amplifier unit 22, data (D0DN, / D0DN) output from the logic level as opposed If changed, the two read data (D1Out, / D1Out) and a test write operation of data that was saved in one half-bank and the other half-bank when (test write Mode) to the data collision, as the second case to be output, but not a logic level offset is It has a logical level opposite to each other.

따라서, 테스트 라이트 동작(Test Write Mode)시 일측 하프뱅크 및 타측 하프뱅크 모두에 데이터를 제대로 저장하지 못했거나, 병렬테스트 리드 동작(Parallel Test Read Mode)시 일측 하프뱅크에서 출력되는 데이터 및 타측 하프뱅크에서 출력되는 데이터가 모두 깨진 것을 알 수 있다. Thus, the test write operation (Test Write Mode) when one half-bank and the other half-bank or both not properly store the data in the parallel test read operation (Parallel Test Read Mode) when the data and the other half-bank is output from the one half-bank data output from the can see that both broken.

도 4a는 반도체 메모리 소자의 셀 라인에 저장하는 데이터(D1In, /D1In)의 파형을 도시한 타이밍 다이어그램이다. Figure 4a is a timing diagram showing a waveform of the data (D1In, / D1In) for storing a cell line of a semiconductor memory device.

도 4b는 본 발명의 실시예에 따른 로컬 라인 증폭회로에서 출력되는 리드 데이터 파형의 일 예를 도시한 타이밍 다이어그램이다. Figure 4b is a timing diagram illustrating an example of the read waveform data outputted from the local line amplifier circuit according to an embodiment of the invention.

도 4b를 참조하면, 출력되는 리드 데이터(D1Out, /D1Out)의 논리레벨이 로직'하이'(High)도 아니고, 로직'로우'(Low)도 아닌 경우에는 테스트가 실패(fail) 했다는 것을 알 수 있다. Referring to Figure 4b, the read data output (D1Out, / D1Out) of the logic level is not a logic "high" (High), when neither the logic "low" (Low) is seen that the test fails (fail) can.

하지만, 출력되는 리드 데이터(D1Out, /D1Out)의 논리레벨이 도 4a에서 도시된 저장하는 데이터(D1In, /D1In)의 논리레벨과 같다면 테스트가 성공(Pass) 했다는 것을 알 수 있다. However, the read data output (D1Out, / D1Out) equal to the logic level of the stored data shown in Figure 4a the logic level (D1In, / D1In) side of the test it can be seen that the successful (Pass).

도 4c는 본 발명의 실시예에 따른 로컬 라인 증폭회로에서 출력되는 리드 데이터 파형의 일 예를 도시한 타이밍 다이어그램이다. Figure 4c is a timing diagram illustrating an example of the read waveform data outputted from the local line amplifier circuit according to an embodiment of the invention.

도 4c를 참조하면, 출력되는 리드 데이터(D1Out, /D1Out)의 논리레벨이 로직'하이'(High) 또는 로직'로우'(Low)로 나누어져서 테스트 성공(Pass)처럼 보이지만, 도 4a에서 도시된 저장하는 데이터(D1In, /D1In)의 논리레벨과 반대되는 논리레벨을 갖으므로 테스트가 실패(fail) 했다는 것을 알 수 있다. Shown in Fig. Referring to 4c, the logic level of the read data output (D1Out, / D1Out) is so divided into a logic "high" (High) or a logic "low" (Low) looks like a test successful (Pass), Figure 4a the stored data (D1In, / D1In), so have a logic level opposite to the logic level of it can be seen that the test fails (fail).

이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 데이터 입/출력 대역폭을 선택할 수 없고, 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 없는 데이터 입/출력 대역폭으로 고정된 반도체 메모리 소자를 병렬적으로 테스트(Parallel Test)하는데 걸리는 시간을 1/2로 단축시켜, 데이터 입/출력 대역폭을 선택할 수 없고, 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 있는 데이터 입/출력 대역폭으로 고정된 반도체 메모리 소자를 병렬적으로 테스트(Parallel Test)하는데 걸리는 시간과 동일하게 할 수 있다. Applying the embodiment of the present invention As described above, the data input / can not select the output bandwidth, each of the fixed semiconductor banks on a full read / write data I / O bandwidth that can not be (Full Read / Write) data in the memory device can shorten the time required for the parallel test (parallel test) to one-half, the data input / output can not select bandwidth, a full read / write (Full read / write) for each bank testing a semiconductor memory device with a fixed I / O bandwidth in parallel can be made equal to the time it takes for (parallel test).

결국, 반도체 메모리 소자를 생성하는 TAT(Turn Around Time)를 줄이고, 이는 반도체 메모리 소자의 생산성 향상 및 비용 감소를 가져올 수 있다. After all, reducing the TAT (Turn Around Time) for generating a semiconductor memory device, which can lead to improved productivity and cost reduction of the semiconductor memory device.

데이터 입/출력 대역폭을 선택할 수 없고, 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 없는 데이터 입/출력 대역폭으로 고정된 반도체 메모리 소자를 병렬적으로 테스트(Parallel Test)하는데 걸리는 시간을 1/2로 단축시켜, 데이터 입/출력 대역폭을 선택할 수 없고, 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 있는 데이터 입/출력 대역폭으로 고정된 반도체 메모리 소자를 병렬적으로 테스트(Parallel Test)하는데 걸리는 시간과 동일하게 할 수 있다. The data input / can not select the output bandwidth, it takes a semiconductor memory device fixed to each bank as a full read / write data I / O bandwidth that can not be (Full Read / Write) in parallel to the test (Parallel Test) time to shorten to a half, the semiconductor memory device holding the respective banks can not select the data I / O bandwidth, a data I / O bandwidth that can be full read / write (Full read / write) in parallel testing can be the same as the time it takes for (Parallel test).

결국, 반도체 메모리 소자를 생성하는 TAT(Turn Around Time)를 줄이고, 이는 반도체 메모리 소자의 생산성 향상 및 비용 감소를 가져올 수 있다. After all, reducing the TAT (Turn Around Time) for generating a semiconductor memory device, which can lead to improved productivity and cost reduction of the semiconductor memory device.

Claims (6)

  1. 제1 및 제2 메모리 영역 선택신호에 의해 구분되는 제1 및 제2 메모리 영역을 구비하는 뱅크; The first bank having a first and second memory areas divided by the first and second memory area selection signal;
    상기 뱅크의 제1 메모리 영역의 로컬 입/출력 라인 쌍의 데이터를 감지증폭하기 위한 제1 감지증폭수단; A first sense amplifier means for sensing the data on the local I / O line pair amplifier of the memory area of ​​the bank;
    상기 뱅크의 제2 메모리 영역의 로컬 입/출력 라인 쌍의 데이터를 감지증폭하기 위한 제2 감지증폭수단; A second sense amplifier means for sensing the data on the local I / O line pair amplifier of the memory area of ​​the bank;
    제1 및 제2 메모리 영역 선택신호와 테스트 모드 신호에 응답하여, 노멀 리드 동작시에는 상기 제1 또는 제2 감지증폭수단의 출력신호를 리드 데이터로서 선택적으로 출력하고, 병렬테스트 리드 동작시에는 상기 제1 및 제2 감지증폭수단의 출력신호를 합병하여 리드 데이터로서 출력하기 위한 제어수단; First and second memory area selection signals and in response to a test mode signal, when the normal read operation is the first or second, and selectively outputs the output signal of the sense amplifying means as the read data, wherein when a parallel test read operation first and second control means for outputting a read data by merging the output signal of the second sense amplifier means; And
    상기 제어수단으로부터 출력된 리드 데이터를 감지증폭하여 글로벌 입/출력 라인으로 구동하기 위한 제3 감지증폭수단 The third sense amplifier means amplifies detect the read data output from said control means for driving the global I / O lines
    을 구비하는 반도체 메모리 소자. The semiconductor memory device comprising a.
  2. 제1항에 있어서, According to claim 1,
    상기 제어수단은, It said control means,
    상기 테스트 모드 신호와 제1 메모리 영역 선택신호 및 제2 메모리 영역 선 택신호의 논리를 조합하여 출력하는 논리조합부; The test mode signal in the first memory area selection signals and the logic combination unit which outputs the second memory area the logical combination of the select signal; And
    상기 제1 및 제2 감지증폭수단에서 출력되는 데이터를 입력받아 상기 논리조합부의 출력신호에 응답하여 상기 리드 데이터로서 출력하는 리드 데이터 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자. The semiconductor memory device comprising: a read data output portion for the first and second sense input data outputted from the amplifying means receives the output as the read data in response to the logical combination of the output signal portion.
  3. 제1항에 있어서, According to claim 1,
    상기 제어수단은, It said control means,
    상기 테스트 모드 신호가 로직'로우'(Low)로 비활성화되면 상기 노멀 리드 동작을 수행하고, 상기 테스트 모드 신호가 로직'하이'(High)로 활성화되면 상기 병렬테스트 리드 동작을 수행하는 것을 특징으로 하는 반도체 메모리 소자. And if the test mode signal is inactive at a logic "low" (Low) performing the normal read operation, and wherein the test mode signal when activated to a logic "high" (High), characterized in that for performing the parallel test read operation The semiconductor memory device.
  4. 제1항에 있어서, According to claim 1,
    상기 제어수단은, It said control means,
    노멀 리드 동작을 수행 중 일 때, 상기 제1 메모리 영역 선택신호가 로직'하이'(High)로 활성화되고, 상기 제2 메모리 영역 선택신호가 로직'로우'(Low)로 비활성화되면, 상기 제1 감지증폭수단에서 출력되는 데이터를 상기 리드 데이터로서 출력하는 것을 특징으로 하는 반도체 메모리 소자. When performing a normal read operation, when the first selected memory area signal is activated to a logic "high" (High), the second memory area selection signal is disabled, a logic "low" (Low), the first a semiconductor memory device, characterized in that for outputting a data output from the sense amplifier means as the read data.
  5. 제1항에 있어서, According to claim 1,
    상기 제어수단은, It said control means,
    노멀 리드 동작을 수행 중 일 때, 상기 제2 메모리 영역 선택신호가 로직'하이'(High)로 활성화되고, 상기 제1 메모리 영역 선택신호가 로직'로우'(Low)로 비활성화되면, 상기 제2 감지증폭수단에서 출력되는 데이터를 상기 리드 데이터로서 출력하는 것을 특징으로 하는 반도체 메모리 소자. If when performing a normal read operation, selecting said second memory area, a signal is activated to a logic "high" (High), the first memory area selection signal is disabled, a logic "low" (Low), the second a semiconductor memory device, characterized in that for outputting a data output from the sense amplifier means as the read data.
  6. 제1항에 있어서, According to claim 1,
    상기 제어수단은, It said control means,
    병렬테스트 리드 동작을 수행 중 일 때, 상기 제2 메모리 영역 선택신호와 상기 제1 메모리 영역 선택신호에 상관없이 상기 제1 및 제2 감지증폭수단에서 출력되는 데이터를 합병하여 상기 리드 데이터로서 출력하는 것을 특징으로 하는 반도체 메모리 소자. When performing a parallel test read operation, the second memory area selection signal and the first to the first and second sensing merging the data output from the amplification means output as the read data, regardless of the selected memory region signal the semiconductor memory device according to claim.
KR1020060134349A 2006-12-27 2006-12-27 Semiconductor memory device KR100856068B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060134349A KR100856068B1 (en) 2006-12-27 2006-12-27 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060134349A KR100856068B1 (en) 2006-12-27 2006-12-27 Semiconductor memory device

Publications (2)

Publication Number Publication Date
KR20080060373A KR20080060373A (en) 2008-07-02
KR100856068B1 true KR100856068B1 (en) 2008-09-02

Family

ID=39812906

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060134349A KR100856068B1 (en) 2006-12-27 2006-12-27 Semiconductor memory device

Country Status (1)

Country Link
KR (1) KR100856068B1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0944412A (en) * 1995-08-03 1997-02-14 Oki Electric Ind Co Ltd Memory testing circuit
JP2000339997A (en) 1999-05-31 2000-12-08 Fujitsu Ltd Test circuit capable of performing compressive test
KR20060121523A (en) * 2005-05-24 2006-11-29 삼성전자주식회사 Semiconductor memory device and data write and read method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0944412A (en) * 1995-08-03 1997-02-14 Oki Electric Ind Co Ltd Memory testing circuit
JP2000339997A (en) 1999-05-31 2000-12-08 Fujitsu Ltd Test circuit capable of performing compressive test
KR20060121523A (en) * 2005-05-24 2006-11-29 삼성전자주식회사 Semiconductor memory device and data write and read method thereof

Also Published As

Publication number Publication date
KR20080060373A (en) 2008-07-02

Similar Documents

Publication Publication Date Title
KR0151884B1 (en) Clock synchronous type semiconductor memory device
EP1084497B1 (en) On-chip circuit and method for testing memory devices
US6421286B1 (en) Semiconductor integrated circuit device capable of self-analyzing redundancy replacement adapting to capacities of plural memory circuits integrated therein
KR100901404B1 (en) Memory circuit having parity cell array
US6546503B2 (en) Synchronous semiconductor memory device capable of reducing test cost and method of testing the same
US7330378B2 (en) Inputting and outputting operating parameters for an integrated semiconductor memory device
US6816422B2 (en) Semiconductor memory device having multi-bit testing function
US20020118575A1 (en) Semiconductor device
US6650583B2 (en) Test circuit device capable of identifying error in stored data at memory cell level and semiconductor integrated circuit device including the same
US6310807B1 (en) Semiconductor integrated circuit device including tester circuit for defective memory cell replacement
US6907555B1 (en) Self-test circuit and memory device incorporating it
US6108252A (en) Integrated circuit memory devices having self-test circuits therein and method of testing same
US7506226B2 (en) System and method for more efficiently using error correction codes to facilitate memory device testing
KR100641704B1 (en) Semiconductor memory device and bit line sense amplifier offset voltage measuring method of it
US5640354A (en) Dynamic random access memory having self-test function
EP0620556B1 (en) Semiconductor memory device having register for holding test resultant signal
KR960016804B1 (en) Semiconductor memory having parallel bit test mode
KR20040040327A (en) System-in-package type semiconductor device
JPH08315567A (en) Semiconductor memory
KR100386442B1 (en) Memory device circuit and method of simultaneous addressing of multi-bank columns of a multi-bank memory array
US5959911A (en) Apparatus and method for implementing a bank interlock scheme and related test mode for multibank memory devices
US7190625B2 (en) Method and apparatus for data compression in memory devices
US6741511B2 (en) Semiconductor memory device
US6252805B1 (en) Semiconductor memory device including programmable output pin determining unit and method of reading the same during test mode
US6215712B1 (en) Semiconductor memory device capable of multiple word-line selection and method of testing same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee